TW201504846A - 半導體裝置 - Google Patents

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Abstract

包括致能產生電路(10)，產生與時脈信號同步的脈衝列之致能信號，對保護對象電路(30)供給致能信號；以及第1異常檢出電路(20)，根據時脈信號與致能產生電路產生的致能信號的比較，檢出對時脈信號導入尖峰引起的時脈時序異常；因此得到能夠檢出局部時脈異常的半導體裝置。

Description

半導體裝置
本發明係關於半導體裝置，有關認證處理、加密處理等的安全裝置，並用以對以上述裝置為對象的特定攻擊執行對策。
近年來，隨著行動電話代表的內建機器的網路化，為了認證以內建機器處理的資料的隱藏或完整性的保持及內建機器本身，內建機器提高執行資訊安全的相關處理的必要性。這些資訊安全的相關處理，藉由加密演算或認證演算實現。
實行加密演算或認證演算方面，大前提為各機器「安全地」執行計算。在此，所謂「安全」，係指能夠正當利用此機器者以外，難以進行按鍵資料的讀取或竄改。因此，對於介入機器本身的攻擊者，也要求計算內容成為秘密的實裝方式。
如此的攻擊中，藉由在上述內建機器中意圖引發計算錯誤，試著密碼解讀(以下，如此的攻擊稱作「錯誤攻擊」)。如此的錯誤攻擊係由物理刺激引發對象電路的計算錯誤，並觀察此舉動，藉此執行暗號解讀的手法。錯誤插入法雖然多樣，但代表性的有插入尖峰至輸入電路的時脈信號。包含如此的尖峰的時脈信號，結果引起對象電路的誤動作係眾所周知的。
關於錯誤攻擊，以往也思考了對策技術。對策技 術，大致分為2類。即，(i)計算錯誤的檢測以及(ii)異常狀態的檢測。(i)計算錯誤的檢測係由驗算或錯誤檢測符號發現計算錯誤，並執行處理的中斷或訂正的手法。作為如此手法的一範例，例如，專利文件1。
另一方的(ii)的異常狀態檢測，係藉由安裝感測器 等，檢出具有引起計算錯誤的可能性的異常動作環境。檢出時脈信號的異常，例如非專利文件1，檢出雷射照等，例如專利文件2。
[先行技術文件] [專利文件]
[專利文件1]日本第2009-278576號公開公報
[專利文件2]日本第2004-206680號公開公報
[專利文件3]日本昭和63年第310211號公開公報
[非專利文件]
[非專利文件1] N. Selmane、S. Bhasin、S. Guilley、T. Graba和J. -L. Danger，”WDDL is Protected against Setup Time Violation Attacks(保護WDDL不受裝設時間侵犯攻擊)”，FDTC2009。
[非專利文件2]T. Sugawara、N. Homma、T. Aoki和A. Satoh，”High-performance Architecture for Concurrent Error Detection for AES Processors(AES處理器的共存錯誤偵測的高 性能結構)”，IEICE Trans. Fundamentals of Electronics、Communications and Computer Sciences(電子、通訊和電腦科學的基礎)，E94-A卷，第10號，第1971-1980頁，2011年10月。
[非專利文件3]Y. Li、K. Sakiyama、S. Gomisawa、T. Fukunaga、J. Takahashi、K. Ohta：Fault Sensitivity Analysis(錯誤敏感度分析)CHES 2010：320-334。
不過，本發明在習知技術中有以下的課題。
如上述，雖然開發對策技術，殘留既存的對策手法防不勝防的課題。關於(i)的計算錯誤的檢測「具有不能檢出特定錯誤的可能性。例如，非專利文件2中，記述插入連續2次的錯誤時(時序雙重錯誤)時，限定專利文件1的錯誤檢出能力。
又，例如，使用稱作如非專利文件3中記載的「故障感度解析」之攻擊法時，眾所周知即使驗算的情況下也可能攻擊。
另一方面，關於(ii)異常狀態的檢測，雷射照射等產生的錯誤照射，也考慮迂迴感測器。又，如專利文件2中所記載的，雖然也存在以光感測器等檢出雷射照射的手法，但還是有漏取局部照射的可能性。
又，如專利文件3中記載的，雖然存在用以檢出局部時脈異常的裝置，但因為只是用以處理一般電路的異常系統之發明，不能防止有惡意的攻擊者的錯誤插入。
整理關於習知技術的課題時，可以列舉以下4個問題點。
(問題點1)存在以驗算．錯誤檢出符號不能對抗的攻擊法(多重故障、故障感度解析等)。
(問題點2)感測器的迂迴。
(問題點3)不能使用兩邊緣。
(問題點4)不能利用標準單元構成。
首先，說明關於問題點1。根據驗算．錯誤檢出符號產生的對策，有2個課題。第1個課題，具有不能檢出多重故障的可能性的點。同時插入複數的錯誤時，不止是作為保護對象的計算，驗算．錯誤檢出符號的計算也有同時錯誤的可能性。結果，漏取本來應檢出為錯誤的狀況，具有錯誤檢出失敗的可能性。
第2個課題，係不能防止故障感度解析。習知的錯誤攻擊係根據包含錯誤的輸出解析執行攻擊。因此，檢出錯誤，並抑制錯誤的計算結果輸出的話，完成對策。
不過，故障感度解析，只利用計算錯誤．無誤的資訊進行攻擊。如此的「計算錯誤．無誤」資訊，當驗算．錯誤檢出符號在錯誤檢出成功時也輸出至外部。因此，根據驗算．錯誤檢出符號產生的對策即使存在，攻擊也成立。
其次，說明關於問題點2。根據感測器的對策中，具有不能檢出局部錯誤的可能性。即，具有不影響感測器，應用只有使對象的電路錯誤的錯誤插入方法之可能性。
例如，說明關於時脈異常產生的局部錯誤。第8 圖係顯示習知技術中時脈異常檢出電路迂迴的機制說明圖。一般的電路中，晶片外部供給的時脈信號以時脈分配電路100放大，供給至各電路。時脈異常檢出電路101，安裝至時脈分配電路100的端子之一。此時，保護對象電路102，在時脈分配電路100中，考慮連接至與時脈異常檢出電路不同的端子。
攻擊者，以雷射照射等的裝置，對時脈分配電路 100的一部分施加物理刺激103。結果，不提供刺激給時脈異常檢出電路101，而在保護對象電路102的時脈中可以引起異常。此時，因為供給至時脈異常檢出電路101的時脈是正常的，不能檢測異常。
其次，說明關於問題點3。與時脈同步動作的電路 中，檢出時脈信號的上升、下降或兩方而動作。如非專利文件1所記載的，檢出習知的時脈信號異常的方式中，其構成只以時脈的上升或下降中任一方動作。因此，具有不能應用於使用時脈信號的上升與下降兩方的電路之問題。
其次，說明關於問題點4。通常的數位電路設計 中，使用半導體製造業者提供的標準單元(通用電路元件)，進行電路設計。不過，專利文件2、專利文件3中的檢出電路，以標準單元構成是困難的。不能以標準單元構成時，因為必須進行專用設計，結果設計成本與製造成本上升，成為問題。
本發明係用以解決上述的課題而形成，以得到能夠檢出局部的時脈異常之半導體裝置為目的。
根據本發明的半導體裝置，包括致能產生電路， 產生與時脈信號同步的脈衝列之致能信號，對保護對象電路供給致能信號；以及第1異常檢出電路，根據時脈信號與致能產生電路產生的致能信號的比較，檢出對時脈信號導入尖峰引起的時脈時序異常。
根據本發明，由於具有異常檢出電路，依照與時脈信號同步的致能信號、以及時脈信號本身的邏輯演算，能夠檢出導入至時脈信號的尖峰，可以得到能夠檢出局部時脈異常之半導體裝置。
1、2‧‧‧時脈緩衝器
3、4、5、6‧‧‧及閘(AND gate)
10‧‧‧致能產生電路
11、12‧‧‧暫存器
13、14‧‧‧延遲電路
15、16‧‧‧互斥或閘(XOR gate)
20‧‧‧異常檢出電路
20a‧‧‧異常檢出電路群
21、22‧‧‧或閘(OR gate)
23、24‧‧‧暫存器
25、26‧‧‧及閘(AND gate)
27‧‧‧或閘(OR gate)
30‧‧‧保護對象電路
31‧‧‧暫存器
32‧‧‧暫存器
40‧‧‧異常檢出電路
100‧‧‧時脈分配電路
101‧‧‧時脈異常檢出電路
102‧‧‧保護對象電路
103‧‧‧物理刺激
[第1圖]係說明本發明第一實施例中的半導體裝置的一構成圖；[第2圖]係用以說明本發明第一實施例中的致能產生電路的內部構成與動作圖；[第3圖]係本發明第一實施例中的時脈緩衝器中產生錯誤之際的說明圖；[第4圖]係顯示本發明第一實施例中的異常檢出電路的內部構成與動作圖；[第5圖]係說明本發明第二實施例中的半導體裝置的一構成圖；[第6圖]係說明本發明第三實施例中的半導體裝置的一構成圖；[第7圖]係說明本發明第四實施例中的半導體裝置的一 構成圖；以及[第8圖]係顯示習知技術中，時脈異常檢出電路迂迴的機制說明圖。
以下，使用圖面說明關於適合本發明的半導體置的實施例。
[第一實施例]
第1圖係說明本發明第一實施例中的半導體裝置的一構成圖。本第一實施例中的半導體裝置包含致能產生電路10、異常檢出電路20(相當於第1異常檢出電路)而構成，使用這些，防止或檢出保護對象電路30的誤動作。
保護對象電路30假設包含以上升緣動作的暫存器31、以下降緣動作的暫存器32中其一或兩方。以上升緣動作的暫存器31，連接時脈信號與上升致能信號通過及(AND)閘3之信號。以下降緣動作的暫存器32，連接時脈信號與下降致能信號通過及閘4之信號。
上升致能信號與下降致能信號，係與時脈信號同步致能產生電路10產生的脈衝列。詳情後述。對致能產生電路10與第1異常檢出電路20，經由時脈緩衝器1、2，從外部供給時脈信號。
其次，第1圖的電路構成中，說明關於時脈信號中插入錯誤時的舉動。錯誤可能在時脈緩衝器1、2或兩方產生。時脈緩衝器1中插入尖峰時，有可能由及閘3、4阻止。
另一方面，時脈緩衝器2內插入尖峰時，能夠以 異常檢出電路20檢出。異常的阻止．檢出方法的詳情後述。又，時脈緩衝器1、2兩方，即使同時產生錯誤時，能夠分別檢出同樣的異常。
第2圖係用以說明本發明第一實施例中的致能產生電路10的內部構成與動作圖。致能產生電路10由暫存器11、12、延遲電路13、14及互斥或(XOR)閘15、16構成。於是，具有如此構成的致能產生電路10，接收外部的時脈信號，輸出上升致能信號與下降致能信號。
如第2圖的下段的時序圖所示，上升致能信號與下降致能信號係與時脈同步的脈衝。之後，決定兩方的致能信號都是低的區域稱作無效區間，任一方的致能信號是高的區間稱作有效區間。無效區間．有效區間的比例，以延遲電路13、14產生的延遲時間控制。延遲電路13、14，如第2圖所示，可以串聯連接緩衝器構成。
此時，根據連接的緩衝器的段數，可以設計延遲時間。延遲時間根據下面的要件設計。首先，無效區間，放大為比保護對象電路30的最大延遲時間大。又，有效區間，儘量設計為短的。由於無效區間比保護對象電路30的最大延遲時間大，保護對象電路30的演算結束後，保證有效區間到來。
第2圖的電路，能夠以很少的電路元件構成的點為特長，但根據適用處的電路，有時具有用於另外用途的可變延遲電路。此時，也可以由可變延遲電路代替致能產生電路10。
其次，更詳細說明關於第1圖的時脈緩衝器1中產生錯誤之際的動作。第3圖係本發明第一實施例中的時脈緩 衝器1中產生錯誤之際的說明圖。可能的舉動分類為2種類。 即，致能為低的區間(無效期間)插入尖峰的情況及致能為高的區間(有效期間)插入尖峰的情況。
首先，考慮無效期間導入圖示的尖峰的情況。此 時間點，因為上升致能信號未到達，及閘3的輸出(信號A)或及閘4的輸出(信號B)維持在低。因此，導入的尖峰不傳播至及閘3、4的輸出而消滅。結果，忽視錯誤插入，計算錯誤不發生。
其次，考慮導入尖峰至有效期間的情況。此情況 下，因為插入的時脈不以及閘3、4阻止，尖峰到達保護對象電路30。如此的尖峰引起保護對象電路30的時序違反，結果錯誤插入成功。
不過，由於儘量縮小設計有效期間，很難能夠實 行需要尖峰導入的精密時序操作之攻擊(例如：故障感度解析)。又，關於想要檢出如此的有效期間中的尖峰插入時的對策，在後述的第二實施例中詳細說明。
第4圖係顯示本發明第一實施例中的異常檢出電 路20的內部構成與動作圖。第一實施例中的異常檢出電路20包含或(OR)閘21、22、暫存器23、24、及(AND)閘25、26以及或(OR)閘27而構成。於是，異常檢出電路20接收上升致能信號、下降致能信號以及時脈信號，並根據這些的比較結果，輸出警報信號。
異常檢出，根據第4圖的下段顯示的控制條件的 表執行。表中，正常系統是○，異常系統是×。即，附上×的輸 入，只有插入錯誤時產生。因此，藉由檢出附上×的輸入，可以檢出異常輸入。第4圖所示的異常檢出電路20係執行如此檢出動作的電路構成的一範例。
又，使用第4圖所示的或(OR)閘21、22的構成法， 係實裝的一範例，具有同等的能力之另外的邏輯電路也可以代替。又，暫存器23、24的輸出，復位時設定為低，只要無異常，繼續保持低。異常系統中，或(OR)閘21、22的輸出為1，其值取入至暫存器23、24。
又，暫存器23、24的輸出，經由閘25、26回饋 至暫存器23、24的時脈埠。由於此回饋，暫存器23、24一次取入高時，只要不復位，繼續保持1。結果，警報信號，在錯誤產生之際設定為高，而且直到接受設定輸入為止，維持在高。根據此性質，防止多重錯誤異常檢出電路20誤檢出。
如上述，根據第一實施例，包括異常檢出電路， 根據致能產生電路中產生的致能信號、與時脈信號，能夠檢出無效期間導入的尖峰。又，由於儘量縮小設計有效期間，可能難以實行需要尖峰導入的精密時序操作之攻擊。結果，可以實現能夠檢出局部時脈異常的半導體裝置。
[第二實施例]
本第二實施例中，說明有關有效期間中可以檢出尖峰插入的半導體裝置之具體構成。
第5圖係說明本發明第二實施例中的半導體裝置的一構成圖。本第二實施例中的第5圖的構成，相對於前面的第1圖所示的第一實施例的構成，成為追加異常檢出電路40(相當於第 2異常檢出電路)。於是，因為具有複數的異常檢出電路(20、40)，可以提高局部的時脈異常對策的效果。具體而言，由於追加異常檢出電路40，變成也可以檢出先前的第3圖中說明的有效期間中的尖峰。
使用第5圖的下段所示的時序圖，說明關於有效 期間導入尖峰的情況下，本第二實施例的半導體裝置的動作。 有效期間導入的尖峰，對應於前面第4圖所示的限制條件的表中×的輸入狀態。因此，交納至時脈緩衝器1(相當於第2時脈緩衝器)的尖峰，即使在有效期間的情況下，由於異常檢出電路40，也變得能夠檢出。藉由適當處理異常檢出電路40的輸出之警報信號，不只提高錯誤插入的難易度，還可以成為不可能。
如上述，根據第二實施例，包括第2異常檢出電 路，根據致能產生電路中產生的致能信號、以及不供給至致能產生電路的時脈信號，能夠檢出有效期間導入的尖峰。結果，可以實現能夠比前面第一實施例更提高檢出局部時脈異常的效果之半導體裝置。
[第三實施例]
本第三實施例中，說明關於使異常檢出電路20(或是異常檢出電路40)的輸出之警報信號反映提供給保護對象電路30的致能信號之情況。
第6圖係說明本發明第三實施例中的半導體裝置的一構成圖。本第三實施例係顯示警報信號的使用方法的一範例。第6圖所示的本第三實施例的構成中，對異常檢出電路20(40)追加 及閘(AND gate)5、6。
及閘(AND gate)5、6，以異常檢出電路20(40)輸出 的警報信號遮蔽輸入的上升．下降致能信號。異常檢出電路20(40)檢出異常時，警報信號固定在高。於是，及閘(AND gate)5、6的輸出之上升致能信號與下降致能信號固定在零。 結果，以上升致能信號與下降致能信號遮蔽的時脈動作的保護對象電路30，在異常檢出電路20(40)產生的異常檢出後，變得不能取入值。
結果，異常檢出電路20(40)與保護對象電路30直 到再次投入復位為止停止動作。因此，能夠實現自動停止保護對象電路30。於是，根據本第三實施例，只以很少的電路(及閘5、6)可以有效利用異常檢出電路20(40)輸出的警報信號。
如上述，根據第三實施例，具有以下的構成，係 以簡單的電路構成，利用異常檢出電路產生的警報信號，可以遮蔽提供給保護對象電路的致能信號。結果，對時脈信號插入尖峰之際，變得能夠自動停止保護對象電路。
[第四實施例]
本第四實施例中，說明關於藉由多重化異常檢出電路20，更提高局部時脈異常對策的效果的情況。
第7圖係說明本發明第四實施例中的半導體裝置的一構成圖。本第四實施例中第7圖的構成，相當於前面的第1圖所示的第一實施例的構成，或是前面第5圖所示的第二實施例的構成中，多重化異常檢出電路20的情況。
本第四實施例中的異常檢出電路群20a以複數的 異常檢出電路20(1)~20(N)構成(N係2以上的整數)。前面的第一~三實施例中說明的異常檢出電路20，檢出異常狀態，並收納其結果至暫存器。因此，直接改寫暫存器的攻擊者的話，可能可以使其結果無效。相對地，本第四實施例中，異常檢出電路群20a具有複數的異常檢出電路20(1)~20(N)，成為多重化異常檢出電路20的構成。此結果，攻擊者必須使所有的異常檢出電路錯誤，結果，可以提高攻擊的難易度。
如上述，根據第四實施例，具有多重化異常檢出 電路的構成。結果，對於直接改寫暫存器的攻擊者，也可以提高攻擊的難易度，並可以得到能夠檢出局部時脈異常的半導體裝置的同時，可以提高其可靠性。
又，本發明，雖然能夠在兩邊緣使用，但藉由只 使用上升致能信號，也能夠適用於只利用單側邊緣的系統。因此，以1種類的電路，可以保護複數的保護對象。
又，保護對象電路30內，可以具有驗算功能作為 錯誤攻擊的對策。
1、2‧‧‧時脈緩衝器
3、4‧‧‧及閘(AND gate)
10‧‧‧致能產生電路
20‧‧‧異常檢出電路
30‧‧‧保護對象電路
31‧‧‧暫存器
32‧‧‧暫存器

Claims (6)

  1. 一種半導體裝置，包括：致能產生電路，產生與時脈信號同步的脈衝列之致能信號，對保護對象電路供給上述致能信號；以及第1異常檢出電路，根據上述時脈信號與上述致能產生電路產生的上述致能信號的比較，檢出對上述時脈信號導入尖峰引起的時脈時序異常。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，上述致能產生電路，包含暫存器與延遲電路而構成，與輸入的上述時脈信號同步，產生上述致能信號作為具有所希望的脈衝寬的脈衝列。
  3. 如申請專利範圍第1或2項所述的半導體裝置，其中，上述第1異常檢出電路，在上述時脈時序異常之際，直到接收復位信號為止，輸出維持異常狀態的警報信號。
  4. 如申請專利範圍第1或2項所述的半導體裝置，更包括：第1時脈緩衝器，用以供給上述時脈信號給上述致能產生電路；第2時脈緩衝器，為了供給上述時脈信號，與上述第1時脈緩衝器並聯設置；其中，根據上述第2時脈緩衝器輸出的時脈信號與上述致能產生電路產生的上述致能信號的比較，對於經由上述第2時脈緩衝器的時脈信號，檢出導入尖峰產生的時脈時序異常。
  5. 如申請專利範圍第1或2項所述的半導體裝置，其中，上 述第1異常檢出電路，以多重化檢出上述時脈時序異常的電路構成。
  6. 如申請專利範圍第3項所述的半導體裝置，更包括：AND(及)電路，根據上述致能產生電路產生的上述致能信號、與上述第1異常檢出電路產生的上述警報信號之間的邏輯積，輸出供給給上述保護對象電路的致能信號，並維持上述異常狀態之期間，停止對保護對象電路供給的上述致能信號。
TW102140422A 2013-07-16 2013-11-07 Semiconductor device TWI516981B (zh)

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