CN103675514A - 逻辑电路以及采用了该逻辑电路的控制装置 - Google Patents

Abstract

本发明的逻辑电路的目的在于，提供一种使高速处理器的导入进入到视线中，解决在高速动作时注入测试码模式的单元间的动作偏移的问题的手段。为此，对注入测试码模式的单元间的同步，不是通过使动作时钟相同，而是通过与来自功能模块的输出定时相一致来进行同步。通过该手段，以比动作时钟更低的周期即来自功能模块的输出定时使注入测试码模式的单元进行同步，由此能够缓和信号延迟的偏差(偏移)的影响。

Description

逻辑电路以及采用了该逻辑电路的控制装置

技术领域

本发明涉及逻辑电路，特别是涉及具有错误检测功能的逻辑电路。

背景技术

为了检测处理器的故障、误动作等的异常动作，一直以来采用将处理器进行2重化而比较其输出的方法。作为损害该方法的效果的一大主要原因，可以列举用于比较输出的电路(比较器)的故障。为了避免这样的弊端，一直以来提出向比较器注入测试码模式(test pattern)，例如在JP特开平7-234801(专利文献1)中作为测试码模式注入正交函数使得能够有效地检测比较器的故障。

处理器的性能按照摩尔定律逐年在提高。处理器的动作频率、时钟频率也随之在提高。在专利文献1中还公开了为了对应处理器的高速化，将进行了2重化的处理器、比较器安装于单一芯片的方法。

【在先技术文献】

【专利文献】

专利文献1：JP特开平7-234801号公报

发明内容

【发明要解决的课题】

以上所述的现有技术中，在处理器侧具备注入测试码模式的单元的实施方式中，关于对处理器的高速动作时的测试码模式进行注入的单元的动作延迟的偏差需要更进一步的考虑。

将来，在处理器的动作高速化的情况下，例如即使将进行了2重化的处理器以及比较器安装于单一芯片，起因于芯片上的时钟信号的延迟、该延迟的系统间的偏差，进行了2重化的处理器、以及它们所附带的进行了2重化的测试码模式注入单元间的动作延迟的偏差逐渐成为问题。即，由于若处理器进行高速动作，则比较器也进行高速动作，因此若在各系统的输出定时上产生偏差，则会产生在比较器中不能进行正常的处理的问题。

因此本发明的目的在于，减少注入测试码模式的单元的系统间的动作延迟的偏差。

此外，根据日新月异的趋势的处理器的高速化的动向，最新的处理器以短间隔陆续登场，如前所述的将进行了2重化的处理器、比较器安装在单一芯片上的方法将不能享受最新的处理器技术的好处。如果通过本发明提供一种解决在高速动作时注入测试码模式的单元的系统间的动作延迟的偏差的问题的手段，那么无需再将进行了2重化的处理器、比较器安装在单一芯片上，而能够利用最新的能够进行高速动作的处理器。

【解决课题的手段】

为了达成上述目的，在本发明中，对注入测试码模式的单元间的同步，通过与来自功能模块的数据输出定时相一致来进行同步。

通过以上的手段，通过按照比动作时钟更低的周期即来自功能模块的数据输出的周期使注入测试码模式的单元进行同步，由此来缓和信号延迟的偏差(偏移)的影响。

【发明效果】

根据本发明，能够缓和注入测试码模式的单元的系统间的信号延迟的偏差(偏移)的影响。

附图说明

图1是示出本发明的一个实施方式中的功能构成的图。

图2是示出本发明的一个实施方式中的详细的布局的图。

图3是示出本发明的同步单元250的一个实施方式的图。

图4是示出C元件(element)211的输入输出关系的图。

图5是示出C元件211的输入输出关系的其他的示例的图。

图6是示出一个实施方式中的动作时序图的图。

图7是示出通过数据增量信号增加测试码模式的实施方式中的功能构成的图。

图8是示出将同步单元250进行了冗余化的实施方式中的功能构成的图。

图9是示出每个步骤的具体的测试码模式转变的图。

图10是示出每个步骤的具体的测试码模式转变的其他的示例的图。

图11是示出引数x和测试码模式的关联的一个实施方式的图。

图12是示出引数x和测试码模式的关联的其他的实施方式的图。

图13是示出用于按照图11的编排方法来实现图10的测试码模式的注入方法的x的输出顺序的图。

图14是示出用于按照图11的编排方法来实现图9的测试码模式的注入方法的x的输出顺序的图。

图15是示出用于按照图12的编排方法来实现图9的测试码模式的注入方法的x的输出顺序的图。

图16是示出用于按照图12的编排方法来实现图10的测试码模式的注入方法的x的输出顺序的图。

图17是示出将正交函数生成电路100和计数器212-1、正交函数生成电路101和计数器212-2合并在一起的实施方式中的功能构成的图。

图18是示出在控制装置中应用了本发明的情况的功能构成的图。

具体实施方式

以下，按照附图，对本发明的实施例进行说明。

【实施例1】

本发明的基本的实施例中的功能构成图在图1中示出。在区域0(200)中存在比较电路30～3n、集成电路5。在集成电路5中将比较电路30～3n的输出40～4n汇集起来作为输出6。在区域1(201)中存在正交函数生成电路(测试码模式生成电路)100、功能模块A(110)、测试码模式注入电路80～8n，在区域2(202)中同样地存在正交函数生成电路(测试码模式生成电路)101、功能模块B(111)、测试码模式注入电路90～9n。在区域1中，功能模块A(110)，作为处理结果输出比特列[A0～An]，正交函数生成电路(测试码模式生成电路)100向功能模块A(110)的输出的每个比特注入错误。在区域2中也是同样，功能模块B(111)，作为处理结果输出比特列[B0～Bn]，正交函数生成电路(测试码模式生成电路)101向功能模块B(111)的输出的每个比特注入错误。

这些区域0(200)、区域1(201)、区域2(202)在1个芯片内通过布局隔开了距离，或者采用不同的芯片构成，如图1所示，区域1(201)、区域2(202)分别从不同的时钟源CLK1、CLK2供给时钟信号，或者区域1(201)、区域2(202)具备通过相同的时钟源而执行动作的各自不同的倍频电路，分别被供给通过倍频电路而生成的时钟信号。倍频电路，能够通过例如PLL(Phase Locked Loop，锁相环路)来实现。并且在本发明中具有同步单元250，使区域1的正交函数生成电路(测试码模式生成电路)100和区域2的正交函数生成电路(测试码模式生成电路)101进行同步，生成作为整体有条理的测试码模式。

在此，通过区域1的正交函数生成电路(测试码模式生成电路)100和区域2的正交函数生成电路(测试码模式生成电路)101之间的同步单元250而进行的同步处理的执行定时，不限于动作时钟程度，也可以与比动作时钟周期更长的功能模块A(110)、B(111)的输出定时相一致。通过与功能模块A(110)、B(111)的输出定时相一致地执行测试码模式生成电路的同步处理，能够相对地减轻因两者的距离所引起的信号传播时间或信号传播时间的偏差、偏移(skew)的影响。此外，同步所需的信息既可以通过专用的布线进行交换，也可以以数据的形式放在数据总线进行交换。

另外，功能模块A(110)、功能模块B(111)在近几年多由微处理器来实现。

根据如上所述的实施例，即使在功能模块A(110)、功能模块B(111)的动作频率变高，不能无视因两者的距离所引起的信号传播时间或其偏差、偏移的情况下，也能够通过同步单元250使正交函数生成电路(测试码模式生成电路)100和正交函数生成电路(测试码模式生成电路)101以从功能模块输出的消息为单位进行同步，能够享受最新的处理器技术的好处。进而，将安装了处理器即功能模块A(110)的区域1(201)，以及安装了功能模块B(111)的区域2(202)，设为和安装了比较电路30～3n的区域0(200)不同的芯片，即使在不能无视因两者的距离所引起的信号传播时间或其偏差、偏离的情况下，也能够通过本实施例所提供的同步单元250使正交函数生成电路(测试码模式生成电路)100和正交函数生成电路(测试码模式生成电路)101进行同步，并能够容易地将功能模块A(110)、功能模块B(111)置换为最新的处理器，能够享受最新的处理器技术的好处。

图2是对图1所示的功能构成进一步进行了详细的记载的布局图。来自功能模块A110的信号a0～an(10～1n：下标的数字表示比特位置)通过选通信号130被锁存器(latch)120锁存，并由换码器(permuter)80～8n与正交波形生成电路100的正交波形取异或，成为a0′～an′(10′～1n′：下标的数字表示比特位置)。同样，来自功能模块B111的信号b0～bn(20～2n)通过选通信号131被锁存器121锁存，并由换码器90～9n与正交波形生成电路101的正交波形取异或，成为b0′～bn′(20′～2n′)。采用以上的方式所生成的信号a0′～an′(10′～1n′)、b0′～bn′(20′～2n′)由比较电路30～3n进行比较而成为比较结果c0～cn(40～4n)，并通过集成电路5成为标志输出(signature output)6。

在此，将比较电路30～3n、集成电路5分配给区域0(200)，将功能模块A110、锁存器120、正交波形生成电路100、换码器80～8n分配给区域1(201)，将功能模块B111、锁存器121、正交波形生成电路101、换码器90～9n分配给区域2(202)这2个区域。在对这些电路采用单独的芯片的情况下，对区域0(200)、区域1(201)、区域2(202)的每一个采用不同的芯片。此外，在将这些电路收纳在相同的芯片的情况下，只要通过布局在区域0(200)、区域1(201)、区域2(202)的相互间隔开距离，或使电源接地不同，就能够防止障碍的波及。

并且，同步单元250向区域1(201)的正交波形生成电路100以及区域2(202)内的正交波形生成电路101传递用于生成正交波形的信息(例如引数x)，正交波形生成电路100、101基于用于生成正交波形的信息而生成正交波形。例如在用于生成正交波形的信息为引数x的情况下，正交波形生成电路100、101分别生成正交函数fi(x)、fj(x)。

根据以上所述的本实施例的布局，因为能够将有关联的信号、即ai、bi之间以及pi、ci之间进行几何的、物理的、或者电的隔离，所以能够防止由于混触而导致的伪标志的产生的影响。

在设计高性能的LSI时，大致的布局(平面图：floor plan)依靠人们的经验和直觉这种启发式手法，对细节部分基于一定的算法自动地进行布线的方法一般来说效率较高。因此，现有的自动布线工具的大部分具有由人来输入大致的布局(平面图)，对细节部分的布线自动地进行布线的功能。因此，本实施例的方法与现有的自动布线工具的功能的匹配性(兼容性)良好，能够最大限度地活用这些自动布线工具的功能。

根据以上所述的本实施例，对通过通常的逻辑设计而得到的功能模块只进行逻辑的或者光学的拷贝，通过和由比较电路30～3n、集成电路5构成的区域0(200)组合在一起能够容易地实现自检化，不仅能够提高可靠性，还能够大幅地削减开发成本工时。

图3是示出同步单元250的一个实施方式的图。同步单元250如图3所示由C元件211、213和计数器212构成。另外，C元件211是具有图4所示的输入输出关系，在输入A、B都成为High(高)时输出Y变为High，在输入A、B都成为Low(低)时输出Y变为Low，在输入A、B不同时继续输出前面的输出信号的顺序电路。或者，也能够如图5所示通过多数决定电路(majority circuit)(V)来实现。

C元件211用于等候来自功能模块A(110)、功能模块B(111)的正交波形增量信号，生成对生成引数x的计数器212进行增量的信号(所谓时钟信号)。C元件213用于等候来自功能模块A(110)、功能模块B(111)的复位信号，将生成引数x的计数器212复位。

此外，C元件214用于等候来自功能模块A(110)、功能模块B(111)的数据增量信号来取得输出下一个数据(由多个比特列构成的消息)的定时的同步。

图6是示出本实施例的动作的时序图。首先对于C元件213，在执行动作之前，输出对来自功能模块A(110)、功能模块B(111)的复位信号213_A(表示是C元件213的输入A)、213_B(表示是C元件213的输入B)进行了等候的结果的信号213_Y(表示是C元件213的输出Y)，并对生成引数x的计数器212进行初始化。

接下来，C元件211每当输入来自功能模块A(110)、功能模块B(111)的正交波形增量信号211_A、211_B时输出进行等候的结果的信号211_Y，并对生成引数x的计数器212进行增量。其结果，计数器212如图6所示交替地输出表示不注入测试码模式的状态(NT)的x、和表示注入测试码模式的状态(Ti，i：测试码模式的编号)的x。正交波形生成电路100、101，在接收到表示注入测试码模式的状态(Ti，i：测试码模式的编号)的x的情况下，输出与i(测试码模式的编号)相应的测试码模式，在接收到表示不注入测试码模式的状态(NT)的x的情况下，不输出测试码模式。

并且，C元件214输出对来自功能模块A(110)、功能模块B(111)的数据增量信号214_A、214_B进行了等候的结果的信号204_Y，基于信号214_Y，功能模块A(110)、功能模块B(111)如图6所示输出原数据a0～an(10～1n)、b0～bn(20～2n)。另外，图中将由某个期间中的多个比特所构成的原数据a0～an(10～1n)、b0～bn(20～2n)进行汇总表示为Di(其中，i：数据(消息)的系列编号)。因此，基于等候后的数据增量信号214_Y，数据(消息)的系列编号i增大。

通过以上的动作，原数据a0～an(10～1n)、b0～bn(20～2n)由换码器80～8n、90～9n取得与由正交波形生成电路100、101生成的测试码模式的异或而成为数据a0’～an’(10’～1n’)、b0’～bn’(20’～2n’)。另外，在图中，将向原数据Di注入了测试码模式Tj的数据表示为Di+Tj。

另外，针对1个数据(消息)重复不注入测试码模式的状态(NT)和注入测试码模式的状态(Ti，i：测试码模式的编号)，是为了下面的2个目的。第1目的是为了，在不注入测试码模式的状态下确认数据的一致，在注入测试码模式的状态下确认后级的比较电路的正常性。第2目的是为了，在后级的比较电路，交替地重复一致(不注入测试码模式的状态)、不一致(注入测试码模式的状态)而生成交变信号。

如图6进行的说明，由于使得每当功能模块110、111输出1个系列的数据(消息)，正交波形生成电路100、101能够在相同的定时接收成为输出测试码模式的触发的信息(引数x)，因此能够以功能模块110、111所输出的消息为单位，使测试码模式注入进行同步。

【实施例2】

图7是将对来自功能模块A(110)、功能模块B(111)的数据增量信号214_A、204_B进行了等候的结果的C元件214的输出通过倍频电路205输入到生成引数x的计数器212的时钟的实施例。倍频电路205是对于1个输入脉冲输出预先规定的间隔的2个脉冲的电路，能够通过计时器等来实现。根据本实施例，通过输出来自功能模块A(110)、功能模块B(111)的数据增量信号，能够按照预先规定的间隔对生成引数x的计数器212进行2次增量。因此，对于1个数据(1次的数据增量信号)，能够隔开时间差生成并注入2个测试码模式，能够对1个数据重复不注入测试码模式的状态(NT)和注入测试码模式的状态(Ti，i：测试码模式的编号)。

【实施例3】

图8是示出将同步单元250冗余化，并使其分散在区域1(201)、区域2(202)的实施方式中的功能构成的图。对于构成同步单元250的C元件211、213、计数器212，分别按照区域1(201)、区域2(202)冗余地具有C元件211-1、211-2、213-1、213-2、计数器212-1、212-2。根据本实施例，在C元件211-1、211-2、213-1、213-2、计数器212-1、212-2的任意一个发生异常的情况下，以上的影响不会波及区域1(201)、区域2(202)的双方，而是止于任意一方的区域。因此，由于对正交波形生成电路输入引数x的定时在区域1和区域2不同，所以作为结果能够根据输出彼此之间的不一致，由比较电路作为错误进行检测。

【实施例4】

图9、图10是示出每个步骤的具体的测试码模式转变的图。另外图中从上向下由步骤(step)表示时刻的经过，测试码模式一栏的NT表示不注入测试码模式的状态，Ti(i：测试码模式的编号)表示注入测试码模式的状态及其编号。fi(x)、fj(x)表示测试码模式，下面的数字表示作为测试码模式注入错误的比特位置，表示在出现1的比特位置注入错误。例如在fi(x)的k比特的位置出现1的情况下，表示用于使ak(1k)反转的测试码模式，在fj(x)的k比特的位置出现1的情况下，表示用于使bk(2k)反转的测试码模式。原数据a0～an(10～1n)、b0～bn(20～2n)由换码器80～8n、90～9n将该测试码模式注入(进行异或)，成为数据a0’～an’(10’～1n’)、b0’～bn’(20’～2n’)。

图9是最初向从功能模块A(110)输出的a0～an(10～1n)按每比特来注入测试码模式，接下来向从功能模块B(111)输出的b0～bn(20～2n)按每比特来注入测试码模式的实施例。

图10是向从功能模块A(110)输出的a0～an(10～1n)和从功能模块B(111)输出的b0～bn(20～2n)交替地按每比特注入测试码模式的实施例。

【实施例5】

图11、图12是示出引数x和测试码模式的关联的实施方式的图。另外，图中从左到右由步骤表示时刻的经过，并示出了各个时刻的数据Di以及测试码模式的引数x。

图11是对不注入测试码模式的状态(NT)分配x＝0，对注入测试码模式的状态(Ti，i：测试码模式的编号)分配了x＝i的实施例。

图12是不区别交替地重复的不注入测试码模式的状态(NT)和注入测试码模式的状态(Ti，i：测试码模式的编号)地对一系列的x进行分配的实施例。

哪个实施例都是对每个数据Di，交替地重复不注入测试码模式的状态(NT)和注入测试码模式的状态(Ti，i：测试码模式的编号)。

图12的实施例，因为单调地使x增加即可所以计数器212能够由单纯的二进制计数器构成并简单地完成，另一方面，图11的实施例的计数器212的构成需要对二进制计数器采用译码器的组合变得稍微复杂。

图13是示出用于按照图11的编排方法来实现图10的测试码模式的注入方法的x的输出顺序的图。图14是示出用于按照图11的编排方法来实现图9的测试码模式的注入方法的x的输出顺序的图。

图15是用于按照图12的编排方法来实现图9的测试码模式的注入方法的x的输出顺序的实施例，图16是用于按照图12的编排方法来实现图10的测试码模式的注入方法的x的输出顺序的实施例。

【实施例6】

图17是将正交函数生成电路100和计数器212-1、正交函数生成电路101和计数器212-2合并起来实现的实施例。通过对来自功能模块A(110)、功能模块B(111)的复位信号进行了等候的结果的C元件213的输出，分别构成正交函数生成电路100、101的最左边的触发器(flip flop)被预置(作为初始值设定1)，其他的触发器被复位(作为初始值设定0)。即，在分别构成正交函数生成电路100、101的触发器列中1，0，0，0，0，…0的值被设定。在复位后按照对来自功能模块A(110)、功能模块B(111)的正交波形增量信号进行了等候的结果的C元件211的输出，1，0，0，0，0，…0的模式依次移动而生成图13所示的测试码模式。另外，若变更从触发器列引出测试码模式的部位则还能够生成图12所示的测试码模式。

【实施例7】

图18是示出将本发明应用于控制装置的情况的功能构成的图。将集成电路5的输出输入到高通滤波器或具有高通特性的放大器7，高通滤波器7的输出由整流电路8进行整流而驱动继电器9的绕组。继电器9的接点将功能模块A(110)、B(111)的任意一个输出260(在图中为功能模块B(111))和作为控制对象的外部装置的连接状态设为接通/断开(on/off)。在功能模块A(110)、B(111)、正交波形生成电路100、101、比较电路30～30n、集成回路5全部正常时在集成电路5的输出6出现交变信号，通过高通滤波器或者具有高通特性的放大器7后由整流电路8变为直流而驱动继电器9的绕组，继电器9的接点成为接通，功能模块A(110)、B(111)的任意一个的输出260被输出。在功能模块A(110)、B(111)、正交波形生成电路100、101、比较电路30～30n、集成电路5的某一个中产生异常的情况下集成电路5的输出6的交变信号停止，不再能够得到高通滤波器或具有高通特性的放大器7的输出，不再能够由整流电路8得到直流电流，不再能够驱动继电器9的绕组，继电器9的接点成为断开，功能模块A(110)、B(111)的任意一个的输出260通过继电器被断开。

如上所述根据本实施例在功能模块A(110)、B(111)中产生异常的情况下，能够通过继电器9的接点可靠地停止输出260，能够确保安全性。

此外，通过利用继电器9的接点断开作为控制对象的装置的电源，从而防止作为控制对象的装置的危险的动作，由此也能够确保安全性。

【符号说明】

100、101  正交函数生成电路

110  功能模块A

111  功能模块B

200  区域0

201  区域1

202  区域2

212  计数器

211、213、214  C元件

250  同步单元

Claims (11)

1.一种逻辑电路，其具备：

多个功能模块，构成多重系统，分别输出由比特列构成的数据；

多个测试码模式生成电路，向从所述多个功能模块输出的数据中注入异常探测用的测试码模式；和

比较电路，其对测试码模式注入后的所述数据进行比较，

所述逻辑电路还具备同步单元，该同步单元向各系统的所述测试码模式生成电路输出成为测试码模式注入的触发的时钟信号，以从所述功能模块输出的数据为单位使测试码模式的注入同步。

2.根据权利要求1所述的逻辑电路，其特征在于，

所述同步单元，按照各系统的所述功能模块输出所述数据的每个周期，从各系统的所述功能模块接收增量信号，在从各系统的所述功能模块接收增量信号结束的情况下，向各系统的所述测试码模式生成电路输出所述时钟信号。

3.根据权利要求1所述的逻辑电路，其特征在于，

所述测试码模式生成电路，在从所述功能模块输出1个周期的所述数据的期间，注入测试码模式的状态和不注入测试码模式的状态各为1次，注入测试码模式的状态和不注入测试码模式的状态交替地连续。

4.根据权利要求1所述的逻辑电路，其特征在于，

对包含各系统的所述功能模块以及所述测试码模式生成电路在内的区域，分别从不同的时钟源供给时钟信号。

5.根据权利要求4所述的逻辑电路，其特征在于，

所述不同的时钟源为不同的振荡电路。

6.根据权利要求4所述的逻辑电路，其特征在于，

所述不同的时钟源为不同的时钟倍频电路。

7.根据权利要求1所述的逻辑电路，其特征在于，

所述多个功能模块由多个微处理器构成。

8.根据权利要求1所述的逻辑电路，其特征在于，

所述测试码模式为正交波形。

9.根据权利要求1所述的逻辑电路，其特征在于，

隔开距离地形成包含各系统的所述功能模块以及所述测试码模式生成电路的区域与包含所述比较电路的区域。

10.根据权利要求1所述的逻辑电路，其特征在于，

分别在不同的半导体芯片上形成包含各系统的所述功能模块以及所述测试码模式生成电路的区域与包含所述比较电路的区域。

11.一种控制装置，其特征在于，具有：

权利要求1～10所述的逻辑电路、高通滤波器或具有高通特性的放大器、整流电路、继电器，

所述控制装置将所述比较电路的输出输入到所述高通滤波器或具有高通特性的放大器，通过由所述整流电路对所述高通滤波器或具有高通特性的放大器的输出进行整流后的输出来驱动所述继电器，由所述继电器使所述功能模块的输出与控制对象的外部装置接通断开。

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