JPH01269151A - 多重プロセツサシステム試験方法 - Google Patents
多重プロセツサシステム試験方法Info
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- JPH01269151A JPH01269151A JP63096924A JP9692488A JPH01269151A JP H01269151 A JPH01269151 A JP H01269151A JP 63096924 A JP63096924 A JP 63096924A JP 9692488 A JP9692488 A JP 9692488A JP H01269151 A JPH01269151 A JP H01269151A
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- 238000012360 testing method Methods 0.000 title claims abstract description 30
- 238000012545 processing Methods 0.000 claims abstract description 56
- 230000001360 synchronised effect Effects 0.000 claims abstract description 7
- 238000010998 test method Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 9
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
- G06F11/1691—Temporal synchronisation or re-synchronisation of redundant processing components using a quantum
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G06F11/273—Tester hardware, i.e. output processing circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重プロセッサ構成のデータ処理システムの
試験に関し、特に、複数のプロセッサに共有される装置
への処理要求が込み合う状況下での、障害処理機能の試
験に関する。
試験に関し、特に、複数のプロセッサに共有される装置
への処理要求が込み合う状況下での、障害処理機能の試
験に関する。
データ処理システムには、その信頼性を高めるために、
各種の障害処理機能（障害発生の報告。
各種の障害処理機能（障害発生の報告。
障害情報の収集、リトライ、障害部分の切離し等）のた
めのハードウェア及びソフトウェアが備えられている。
めのハードウェア及びソフトウェアが備えられている。
データ処理システムの試験に際しては、これらの障害処
理機能も試験する必要があり、そのために、擬似的な障
害が発生される。
理機能も試験する必要があり、そのために、擬似的な障
害が発生される。
最も初歩的な擬似障害発生方法は、バックパネル上の信
号ピンの電位を、手動的にある値にクランプすることで
ある。しかし、この方法によったのでは、単にそのため
の手動操作が面倒であるに止まらず１間違ったピンを選
択するなどの１−ラブルが生じ易く、更に、擬似障害が
発生されるプログラム中の位置を精密に制御することが
困難である。一つの改良として、例えば特開昭６０−１
９３０５２号公報に記載された装置では、試験のために
プログラム中の適当な位置に挿入された特別の命令が、
指定された値をカウンタにセットし、以後、この値は命
令の実行のたびにカラン１ヘダウンされて、それが“０
″に達すると、擬似障害が発生される。
号ピンの電位を、手動的にある値にクランプすることで
ある。しかし、この方法によったのでは、単にそのため
の手動操作が面倒であるに止まらず１間違ったピンを選
択するなどの１−ラブルが生じ易く、更に、擬似障害が
発生されるプログラム中の位置を精密に制御することが
困難である。一つの改良として、例えば特開昭６０−１
９３０５２号公報に記載された装置では、試験のために
プログラム中の適当な位置に挿入された特別の命令が、
指定された値をカウンタにセットし、以後、この値は命
令の実行のたびにカラン１ヘダウンされて、それが“０
″に達すると、擬似障害が発生される。
この方法によれば、プログラム中の所望の箇所で、自動
的に擬似障害を発生することができる。しかしながら、
これらの従来方法は、多重プロセッサシステムの試験の
ための特別な工夫を欠く。
的に擬似障害を発生することができる。しかしながら、
これらの従来方法は、多重プロセッサシステムの試験の
ための特別な工夫を欠く。
多重プロセッサシステムには、複数の命令プロセッサに
共有される各種の装置が存在する。例えば、記憶制御装
置が、複数の命令プロセッサからの主記憶アクセス要求
を受けて、それらを順次遂行する。このような共有され
る装置の障害には、特別な問題がある。例えば、複数の
命令プロセッサからの処理要求が込み合っている時に障
害が生しると、その時点でサービスを受けつつあった処
理要求が影響を受けるだけでなく、後続する処理要求の
キューが破壊されるかも知れない。
共有される各種の装置が存在する。例えば、記憶制御装
置が、複数の命令プロセッサからの主記憶アクセス要求
を受けて、それらを順次遂行する。このような共有され
る装置の障害には、特別な問題がある。例えば、複数の
命令プロセッサからの処理要求が込み合っている時に障
害が生しると、その時点でサービスを受けつつあった処
理要求が影響を受けるだけでなく、後続する処理要求の
キューが破壊されるかも知れない。
したがって、このような共有される装置のための障害処
理機能を十分に試験するには、それへの処理要求が込み
合っている状況を意図的に作り出して、その状況下で擬
似障害を発生ずる必要がある。しかるに、知られる限り
において、このように試験方法は未だ確立されていない
。
理機能を十分に試験するには、それへの処理要求が込み
合っている状況を意図的に作り出して、その状況下で擬
似障害を発生ずる必要がある。しかるに、知られる限り
において、このように試験方法は未だ確立されていない
。
本発明の課題は、複数の命令プロセッサに共有される装
置において、それへの処理要求が込み合っている状況を
作り出すどともに、そのような状況下でその共有装置中
で擬似障害を発生し、それにより、多重プロセッサシス
テムの障害処理機能の試験を、−層効果的なものとする
にある。
置において、それへの処理要求が込み合っている状況を
作り出すどともに、そのような状況下でその共有装置中
で擬似障害を発生し、それにより、多重プロセッサシス
テムの障害処理機能の試験を、−層効果的なものとする
にある。
本発明は、複数のプロセッサから共有装置へのそれぞれ
の処理要求の発行を同期させ、こうして同期された処理
要求の発行の間に、共有装置において擬似障害を発生さ
せる。
の処理要求の発行を同期させ、こうして同期された処理
要求の発行の間に、共有装置において擬似障害を発生さ
せる。
処理要求の発行の同期化は、例えば、それぞれのプロセ
ッサに、共有装置での処理を必要とする命令のそお、ぞ
れの列の実行を同期して開始させることににって、行な
うことができ、その場合、擬似障害は、あるプロセッサ
がそれの命令列の所定部分中の任意の一命令を実行する
時に、発生すれば」：い。
ッサに、共有装置での処理を必要とする命令のそお、ぞ
れの列の実行を同期して開始させることににって、行な
うことができ、その場合、擬似障害は、あるプロセッサ
がそれの命令列の所定部分中の任意の一命令を実行する
時に、発生すれば」：い。
複数のプロセッサから共イｊ′装置ｎへのそれぞれの処
理要求の発行を同期させることにより、共有装置への処
理要求が込み合う状態が作られ、その状態で共有装置に
おいて擬似障害を発生することにより、所期の条件の下
で障害処理機能を試験することができる。
理要求の発行を同期させることにより、共有装置への処
理要求が込み合う状態が作られ、その状態で共有装置に
おいて擬似障害を発生することにより、所期の条件の下
で障害処理機能を試験することができる。
各プロセッサに、共有装置での処理を必要とする命令の
列を実行させること、及び命令列の所定部分中の任意の
一命令の実行時に擬４９．障害を発生することは、同期
化に要求されるタイミングの臨界性を緩和する。
列を実行させること、及び命令列の所定部分中の任意の
一命令の実行時に擬４９．障害を発生することは、同期
化に要求されるタイミングの臨界性を緩和する。
（実施例〕
第２図は、本発明を適用しうる多重プロセッサシステム
の一例を示す。このシステムでは、主記憶装置（ＭＳ）
１が、記憶制御装置（ｓｃＵ）２を介して、２台の命令
プロセッサ（ＩＰＩ、ＩＰｌｌ）３ａ、３ｂ並びに２台
の入出カプロセッサ（ＩＯＰＩ、ＩＯＰ■）４ａ、４ｂ
に接続される。
の一例を示す。このシステムでは、主記憶装置（ＭＳ）
１が、記憶制御装置（ｓｃＵ）２を介して、２台の命令
プロセッサ（ＩＰＩ、ＩＰｌｌ）３ａ、３ｂ並びに２台
の入出カプロセッサ（ＩＯＰＩ、ＩＯＰ■）４ａ、４ｂ
に接続される。
換言すれば、これらの命令プロセッサ３ａ、３ｂが、記
憶制御装置２を共有する。記憶制御装置２は、主記憶装
置１の内容の一部の写しを保持する中間バッファ記憶装
置２１を有し、諸プロセッサからの主記憶アクセス要求
が指定するアドレスのデータが中間バッファ記憶装置２
１にあれば、それに対してそれらのアクセス要求を実行
し、そこにない場合は、主記憶装置ｆ’！１にアクセス
する。命令プロセッサ３ａは、マスク命令プロセッサ（
以下マスクＩＰと略記する）として用いられ、命令プロ
セッサ３ｂは、スレーブ命令プロセッサ（以下スレーブ
ＩＰと略記する）として用いられる。
憶制御装置２を共有する。記憶制御装置２は、主記憶装
置１の内容の一部の写しを保持する中間バッファ記憶装
置２１を有し、諸プロセッサからの主記憶アクセス要求
が指定するアドレスのデータが中間バッファ記憶装置２
１にあれば、それに対してそれらのアクセス要求を実行
し、そこにない場合は、主記憶装置ｆ’！１にアクセス
する。命令プロセッサ３ａは、マスク命令プロセッサ（
以下マスクＩＰと略記する）として用いられ、命令プロ
セッサ３ｂは、スレーブ命令プロセッサ（以下スレーブ
ＩＰと略記する）として用いられる。
これらの命令プロセッサ３ａ、３ｂは、サービスユニッ
ト（ＳＶＵ）５を介して、サービスプロセッサ（ＳＶＰ
）６に接続される。サービスユニッ１−５は、命令プロ
セッサ３ａ、３ｂとサービスプロセッサ６の間のインタ
フェースとして機能するほかに、試験のための命令プロ
セッサ間通信を仲介する。両命令プロセッサ３ａ、３ｂ
からの相次ぐ主記憶アクセス要求が記憶制御装置２に殺
到することがありうるので、そのような状況の下で障害
処理機能を試験することが望まれろ。
ト（ＳＶＵ）５を介して、サービスプロセッサ（ＳＶＰ
）６に接続される。サービスユニッ１−５は、命令プロ
セッサ３ａ、３ｂとサービスプロセッサ６の間のインタ
フェースとして機能するほかに、試験のための命令プロ
セッサ間通信を仲介する。両命令プロセッサ３ａ、３ｂ
からの相次ぐ主記憶アクセス要求が記憶制御装置２に殺
到することがありうるので、そのような状況の下で障害
処理機能を試験することが望まれろ。
第１図は、第２図のシステムを本発明に従って試験する
ための機構の一例を、機能ブロック図の形で示す。マス
クＩＰ３ａには、状態制御部１１が設けられる。状態制
御部１１は、試験の遂行を統括する。すなわち、それは
、後で詳述するように１両命令プロセッサ３ａ、３ｂの
動作環境の初期設定と、スレーブＩＰ３ｂの起動とを行
なうとともに、サービスプロセッサ６に対して、擬似障
害を発生すべき時機と位置を指定し、かつ、擬似障害発
生要求を発行する。
ための機構の一例を、機能ブロック図の形で示す。マス
クＩＰ３ａには、状態制御部１１が設けられる。状態制
御部１１は、試験の遂行を統括する。すなわち、それは
、後で詳述するように１両命令プロセッサ３ａ、３ｂの
動作環境の初期設定と、スレーブＩＰ３ｂの起動とを行
なうとともに、サービスプロセッサ６に対して、擬似障
害を発生すべき時機と位置を指定し、かつ、擬似障害発
生要求を発行する。
マスクＩＰ３ａとスレーブＩＰ３ｂには、それぞれ、同
期化処理部１２．１３と、障害検出処理部１４．１５と
、障害情報収集部１６．１７とが設けられ、マスタＩＰ
３ａには、更に１編集出力部１８が設けられる。同期化
処理部１２．１３は。
期化処理部１２．１３と、障害検出処理部１４．１５と
、障害情報収集部１６．１７とが設けられ、マスタＩＰ
３ａには、更に１編集出力部１８が設けられる。同期化
処理部１２．１３は。
後述するように協同して、マスクＩＰ３ａとスレーブＩ
Ｐ３ｂのそれぞれの障害検出処理部１４゜１５の起動を
同期化する。障害検出処理部１４゜１５は、後述するよ
うな試験用命令列をそれぞれ実行し、その間における障
害の発生を検出する。
Ｐ３ｂのそれぞれの障害検出処理部１４゜１５の起動を
同期化する。障害検出処理部１４゜１５は、後述するよ
うな試験用命令列をそれぞれ実行し、その間における障
害の発生を検出する。
本実施例では、両試験用命令列は、中間バッファ記憶装
置２１の同一領域の内容を、繰返して書替えるものであ
る。障害情報収集部１６．１７は。
置２１の同一領域の内容を、繰返して書替えるものであ
る。障害情報収集部１６．１７は。
サービスプロセッサ６からマスタＩＰ３ａとスレーブＩ
Ｐ３ｂにそれぞれ報告される障害に関する情報を、収集
・蓄積する０編集出力部１８は、マスタＩＰの障害情報
収集部１６が収集した障害情報を期待値と比較し、不一
致ならばそれを編集して出力する。これらの機能部１１
〜１８は１本実施例ではソフトウェアにより実現される
が、それらの少なくとも一部分はハードウェアで実現さ
れてもよい。
Ｐ３ｂにそれぞれ報告される障害に関する情報を、収集
・蓄積する０編集出力部１８は、マスタＩＰの障害情報
収集部１６が収集した障害情報を期待値と比較し、不一
致ならばそれを編集して出力する。これらの機能部１１
〜１８は１本実施例ではソフトウェアにより実現される
が、それらの少なくとも一部分はハードウェアで実現さ
れてもよい。
サービスプロセッサ６は、障害注入処理部１９を備える
。これは、マスタＩＰの状態制御部１１から、擬似障害
を発生すべき時機、すなわち試験用命令列中の位置と、
それを発生すべき物理的位＠（第１図に示された例では
中間バッファ記憶装置の特定領域）とを指定する情報を
受けて、試験用命令列の実行中に、指定された時機に指
定された位置で擬似障害を発生する。この障害注入処理
部１９は、高速動作が要求されるので、ハードウェア又
はハードウェアとマイクロプログラムの組合せで実現す
るのがよい。なお、試験の統括はスレーブＩＰが行なっ
てもよく、その場合には、機能部１１〜１８の所属は、
マスタＩＰ側とスレーブＩＰ側の間で逆になる。
。これは、マスタＩＰの状態制御部１１から、擬似障害
を発生すべき時機、すなわち試験用命令列中の位置と、
それを発生すべき物理的位＠（第１図に示された例では
中間バッファ記憶装置の特定領域）とを指定する情報を
受けて、試験用命令列の実行中に、指定された時機に指
定された位置で擬似障害を発生する。この障害注入処理
部１９は、高速動作が要求されるので、ハードウェア又
はハードウェアとマイクロプログラムの組合せで実現す
るのがよい。なお、試験の統括はスレーブＩＰが行なっ
てもよく、その場合には、機能部１１〜１８の所属は、
マスタＩＰ側とスレーブＩＰ側の間で逆になる。
第４図は、障害検出処理部１４と１５がそれぞれ実行す
る試験用命令列と、それらの命令列により書替えられる
中間バッファ記憶装置２１の領域を示す。マスクＩＰの
障害検出処理部１４が実行する命令列は、命令”Ｌ
ＧＲＸ、Ｂ”と、それに続く一連の同じ命令“ＳＴ
ＧＲＸ、Ａ”とを含み、スレーブＩＰの障害検出処理部
１５が実行する命令列は、一連の同じ命令“ＭＶＣＡ（
４）。
る試験用命令列と、それらの命令列により書替えられる
中間バッファ記憶装置２１の領域を示す。マスクＩＰの
障害検出処理部１４が実行する命令列は、命令”Ｌ
ＧＲＸ、Ｂ”と、それに続く一連の同じ命令“ＳＴ
ＧＲＸ、Ａ”とを含み、スレーブＩＰの障害検出処理部
１５が実行する命令列は、一連の同じ命令“ＭＶＣＡ（
４）。
Ｃ”を含む。命令“ＬＧＲＸ、Ｂ”は、領域Ｂの内容を
汎用レジスタＸに読出すことを命じ、命令“ＳＴ Ｇ
ＲＸ、Ａ”は、汎用レジスタＸの内容（すなわち、領域
Ｂから読出された情報）を領域Ａに書込むことを命じ、
命令”ＭＶＣＡ（４）。
汎用レジスタＸに読出すことを命じ、命令“ＳＴ Ｇ
ＲＸ、Ａ”は、汎用レジスタＸの内容（すなわち、領域
Ｂから読出された情報）を領域Ａに書込むことを命じ、
命令”ＭＶＣＡ（４）。
Ｃ１１は、領域Ｃの内容（４バイト）を領域Ａに移すこ
とを命じる。両命令列がそれぞれの命令プロセッサで並
行して実行されると、領域Ａへの書込処理が競合する。
とを命じる。両命令列がそれぞれの命令プロセッサで並
行して実行されると、領域Ａへの書込処理が競合する。
そこで、そのような状態において領域Ａで擬似障害を発
生させれば、所期の試験条件を実現することができる。
生させれば、所期の試験条件を実現することができる。
領域Ｂと領域Ｃには、後述する擬似障害発生機構の都合
から、少なくとも特定のピッ°ト位置の値が等しいビッ
トパターンが、それぞれ予めセットされる。
から、少なくとも特定のピッ°ト位置の値が等しいビッ
トパターンが、それぞれ予めセットされる。
第３図は、状態制御部１１により行なわれる処理をフロ
ーチャートで示す、マスタＩＰ３ａにおいて、状態制御
部１１は、まず、マスタＩＰ３ａとスレーブＩＰ３ｂの
動作環境の初期設定（アドレス変換テーブル、バッファ
記憶装置、主記憶領域等の初期設定）と、諸機能部１２
〜１８の初期設定とを行ない（ステップ１０１）、次い
で、スレーブＩＰ３ｂに起動要求を発して、それからの
動作報告を待つ（ステップ１０２．１０３）、起動が成
功すると、擬似障害を発生すべきプログラム中の位置と
物理的位置を、サービスプロセッサ６中の障害注入処理
部１９に転送する（ステップ１０４．１０５）。Ｂ似障
害発生のプログラム中の位置は、第４図に示された命令
列中におけるし命令のためのマイクロプログラムの先頭
アドレスと、ＭＶＣ命令列の適当な区間（同期化の誤差
にかかわらずＭＶＣ命令列とＳ′ｒ命令列の実行が確実
に並行する区間）を示す上限及び下限の主記憶アドレス
として与えられ、擬似障害発生の物理的位置は、領域Ａ
の位置識別情報として与えられる。
ーチャートで示す、マスタＩＰ３ａにおいて、状態制御
部１１は、まず、マスタＩＰ３ａとスレーブＩＰ３ｂの
動作環境の初期設定（アドレス変換テーブル、バッファ
記憶装置、主記憶領域等の初期設定）と、諸機能部１２
〜１８の初期設定とを行ない（ステップ１０１）、次い
で、スレーブＩＰ３ｂに起動要求を発して、それからの
動作報告を待つ（ステップ１０２．１０３）、起動が成
功すると、擬似障害を発生すべきプログラム中の位置と
物理的位置を、サービスプロセッサ６中の障害注入処理
部１９に転送する（ステップ１０４．１０５）。Ｂ似障
害発生のプログラム中の位置は、第４図に示された命令
列中におけるし命令のためのマイクロプログラムの先頭
アドレスと、ＭＶＣ命令列の適当な区間（同期化の誤差
にかかわらずＭＶＣ命令列とＳ′ｒ命令列の実行が確実
に並行する区間）を示す上限及び下限の主記憶アドレス
として与えられ、擬似障害発生の物理的位置は、領域Ａ
の位置識別情報として与えられる。
第３図に戻り、続いて、同期化処理（ステップ１０６）
と、その結果としての、障害検出処理部１４．１５の起
動（ステップ１０７）とが行なわれ、それにより、第４
図に示された両命令列の同時実行が保証される。同期化
処理は、同期化処理部１２．１３により実行され、その
詳細は、第５図にフローチャーＩ〜の形で示されている
。スレーブＩＰ３ｂは、起動された後、主記憶装置１の
特定の領域の内容を書替える（ステップ５１）。その間
、マスクＩＰ３ａは、この特定領域の内容を監視しくス
テップ５２）、それが護替えられたことを検出すると、
それをもう−度書替える（ステップ５３）。スレーブＩ
Ｐ３ｂも、ステップ５１での書替えの後、その特定領域
の内容を監視しくステップ５４）、それが再度書替えら
れたことを検出すると、直ちにその障害検出処理部１５
を起動する（ステップ５５）。他方、マスクＩ Ｐ ３
ａは、ステップ５３での書替えの後、適当数のダミー命
令（例えばｎｏ ｏｐｅｒａｔｉｏｎ命令）５６を実行
した後に、その障害検出処理部１４を起動する。
と、その結果としての、障害検出処理部１４．１５の起
動（ステップ１０７）とが行なわれ、それにより、第４
図に示された両命令列の同時実行が保証される。同期化
処理は、同期化処理部１２．１３により実行され、その
詳細は、第５図にフローチャーＩ〜の形で示されている
。スレーブＩＰ３ｂは、起動された後、主記憶装置１の
特定の領域の内容を書替える（ステップ５１）。その間
、マスクＩＰ３ａは、この特定領域の内容を監視しくス
テップ５２）、それが護替えられたことを検出すると、
それをもう−度書替える（ステップ５３）。スレーブＩ
Ｐ３ｂも、ステップ５１での書替えの後、その特定領域
の内容を監視しくステップ５４）、それが再度書替えら
れたことを検出すると、直ちにその障害検出処理部１５
を起動する（ステップ５５）。他方、マスクＩ Ｐ ３
ａは、ステップ５３での書替えの後、適当数のダミー命
令（例えばｎｏ ｏｐｅｒａｔｉｏｎ命令）５６を実行
した後に、その障害検出処理部１４を起動する。
これらのダミー命令の個数は、マスタＩＰ３ａによる書
替え（ステップ５３）からスレーブｒＰ３ｂにおける障
害検出処理部の起動（ステップ５５）までの間の時間遅
れを、埋めるように選ばれる。
替え（ステップ５３）からスレーブｒＰ３ｂにおける障
害検出処理部の起動（ステップ５５）までの間の時間遅
れを、埋めるように選ばれる。
以上の同期化処理の結果５、マスタＩＰ３ａとスレーブ
ＩＰ３ｂは、第４図に示されたそれぞれの命令列を、並
行して実行する。
ＩＰ３ｂは、第４図に示されたそれぞれの命令列を、並
行して実行する。
再び第３図に戻り、ｐａ雷害検出処理１４．１５の前述
のような同期的起動に続いて、状態制御部１１は、サー
ビスプロセッサ６に、障害注入要求を発行する（ステッ
プ１０８）。本実施例では、この要求は、いわゆるｏｎ
ｅ ５ｈｏｔ ５ｃａｎ ｊ、ｎ要求として与えられる
。この要求を受けたサービスプロセッサ６は、第６図に
示される障害注入処理を行なう。すなわち、ｏｎｅ ５
ｈｏｔ； ５ｃａｎ ｉｎ要求を受けた障害注入処理部
１９は、以後、マスタＩ Ｒ３ａが実行する各マイクロ
命令のＣ８（制御記憶）アドレスを監視しくステップ６
１）、それが先にステップ１０４で与えられたＣＳアド
レス（第４図に示されたＬ命令のためのマイクロプログ
ラムの先頭アドレス）に一致すると、次に、スレーブＩ
Ｐ３ｂが実行する各命令の主記憶アドレスを監視する（
ステップ６２）。そして、実行される命令のアドレスが
、ステップ１０４で与えられた上限アドレスと下限アド
レスの間にあれば、処理の競合が生じていると認められ
るので、ステップ１０５でその位置が指定された領域Ａ
で、擬似障害を発生させる（ステップ６３）、擬似障害
の発生は、指定された領域への内容の各ビット値を反転
することにより行なわれ、それの検出は、領域Ａの内容
の特定ビットの値が、そこに書込まれたビットパターン
のそれと一致するか否かを調べることにより行なわれる
。この理由で、第４図に関して述べたように、領域Ｂの
内容と領域Ｃの内容は、少なくとも上記特定ビットの位
置において同一でなければならないのである。
のような同期的起動に続いて、状態制御部１１は、サー
ビスプロセッサ６に、障害注入要求を発行する（ステッ
プ１０８）。本実施例では、この要求は、いわゆるｏｎ
ｅ ５ｈｏｔ ５ｃａｎ ｊ、ｎ要求として与えられる
。この要求を受けたサービスプロセッサ６は、第６図に
示される障害注入処理を行なう。すなわち、ｏｎｅ ５
ｈｏｔ； ５ｃａｎ ｉｎ要求を受けた障害注入処理部
１９は、以後、マスタＩ Ｒ３ａが実行する各マイクロ
命令のＣ８（制御記憶）アドレスを監視しくステップ６
１）、それが先にステップ１０４で与えられたＣＳアド
レス（第４図に示されたＬ命令のためのマイクロプログ
ラムの先頭アドレス）に一致すると、次に、スレーブＩ
Ｐ３ｂが実行する各命令の主記憶アドレスを監視する（
ステップ６２）。そして、実行される命令のアドレスが
、ステップ１０４で与えられた上限アドレスと下限アド
レスの間にあれば、処理の競合が生じていると認められ
るので、ステップ１０５でその位置が指定された領域Ａ
で、擬似障害を発生させる（ステップ６３）、擬似障害
の発生は、指定された領域への内容の各ビット値を反転
することにより行なわれ、それの検出は、領域Ａの内容
の特定ビットの値が、そこに書込まれたビットパターン
のそれと一致するか否かを調べることにより行なわれる
。この理由で、第４図に関して述べたように、領域Ｂの
内容と領域Ｃの内容は、少なくとも上記特定ビットの位
置において同一でなければならないのである。
こうして障害が検出されると、マスクＩＰの障害情報収
集部１６に制御が移って、障害情報が収集され（ステッ
プ１０９）、収集された障害情報は、予め用意されてい
た適正な障害情報と比較される（ステップ１１０）。こ
れらが一致すれば。
集部１６に制御が移って、障害情報が収集され（ステッ
プ１０９）、収集された障害情報は、予め用意されてい
た適正な障害情報と比較される（ステップ１１０）。こ
れらが一致すれば。
障害処理機能は正常である。しかし、不一致ならば、障
害処理機能に異常があるはずであり、そこで、収集され
た障害情報は、分析のために編集・出力される（ステッ
プ１１１）。いずれにせよ、ここで試験の一段階が終了
し、スレーブＩＰ３ｂは停止される（ステップ１１２）
。
害処理機能に異常があるはずであり、そこで、収集され
た障害情報は、分析のために編集・出力される（ステッ
プ１１１）。いずれにせよ、ここで試験の一段階が終了
し、スレーブＩＰ３ｂは停止される（ステップ１１２）
。
命令プロセッサのアーキテクチャによっては、擬似障害
の注入のタイミングの決定において、ＯＳアドレスの代
りに命令の主記憶アドレスを用いることができる。また
、試験用命令列によって行なわれる処理の種類は、共用
装置の性質に応じて変更してよい。
の注入のタイミングの決定において、ＯＳアドレスの代
りに命令の主記憶アドレスを用いることができる。また
、試験用命令列によって行なわれる処理の種類は、共用
装置の性質に応じて変更してよい。
本発明によれば、複数の命令プロセッサに共有される装
置への処理要求が込み合っている状況を作り、その状況
の下で擬似障害を発生して、それに対する障害処理機構
の応答を調べることができる。したがって、多重プロセ
ッサシステムの試験を一層充実させ、そのシステムの信
頼性を高めることができる。加えて、本発明は、その大
部分をソフトウェアで実現することができるので、擬似
障害の発生部位、その時に行なわれる処理の種類等を自
由に選ぶことができ、また、プロセッサのアーキテクチ
ャ及びシステム構成の如何にかかわらず容易に適用しう
る。
置への処理要求が込み合っている状況を作り、その状況
の下で擬似障害を発生して、それに対する障害処理機構
の応答を調べることができる。したがって、多重プロセ
ッサシステムの試験を一層充実させ、そのシステムの信
頼性を高めることができる。加えて、本発明は、その大
部分をソフトウェアで実現することができるので、擬似
障害の発生部位、その時に行なわれる処理の種類等を自
由に選ぶことができ、また、プロセッサのアーキテクチ
ャ及びシステム構成の如何にかかわらず容易に適用しう
る。
第１図は本発明の一実施例の実行機構を機能ブロックの
組合せで示す図、第２図は本発明が適用しつる多重プロ
セッサシステムの一例を示すブロックダイヤグラム、第
３図は第１図における状態制御部により行なわれる処理
のフローチャート、第４図は第１図における障害検出処
理部が実行する命令列を示す図、第５図は第１図におけ
る同期化処理部による同期化の過程を示すフローチャー
ト、第６図は第１図における障害注入処理部による擬似
障害の発生の過程を示すフローチャートである。 ２・・・記憶制御装置、３ａ、３ｂ・・・記憶制御装置
を共有する命令プロセッサ、６・・・サービスプロセッ
サ、１１・・・試験を統括制御する状態制御部、１２゜
１３・・・試験用命令列の実行を同期化する同期化処理
部、１４．１５・・・試験用命令列を実行して障害を検
出する障害検出処理部、１６．１７・・・障害情報収集
部、１８・・・障害情報編集出力部、１９・・・障害注
入処理部、２１・・・記憶制御装置内の中間バッファ記
憶装置。
組合せで示す図、第２図は本発明が適用しつる多重プロ
セッサシステムの一例を示すブロックダイヤグラム、第
３図は第１図における状態制御部により行なわれる処理
のフローチャート、第４図は第１図における障害検出処
理部が実行する命令列を示す図、第５図は第１図におけ
る同期化処理部による同期化の過程を示すフローチャー
ト、第６図は第１図における障害注入処理部による擬似
障害の発生の過程を示すフローチャートである。 ２・・・記憶制御装置、３ａ、３ｂ・・・記憶制御装置
を共有する命令プロセッサ、６・・・サービスプロセッ
サ、１１・・・試験を統括制御する状態制御部、１２゜
１３・・・試験用命令列の実行を同期化する同期化処理
部、１４．１５・・・試験用命令列を実行して障害を検
出する障害検出処理部、１６．１７・・・障害情報収集
部、１８・・・障害情報編集出力部、１９・・・障害注
入処理部、２１・・・記憶制御装置内の中間バッファ記
憶装置。
Claims (1)
- 【特許請求の範囲】 １、少なくとも第１及び第２のプロセッサと、これらの
プロセッサにより共有される装置とを有する多重プロセ
ッサシステムの、障害処理機能を試験するため、前記第
１及び第２プロセッサから前記共有装置へのそれぞれの
処理要求の発行を同期化するステップと、前記処理要求
の同期化された発行の間に前記共有装置において擬似障
害を発生するステップとを有する試験方法。 ２、請求項１において、前記同期化ステップは、前記共
有装置での処理を必要とする命令の第１の列の前記第１
プロセッサによる実行の開始を、前記共有装置での処理
を必要とする命令の第２の列の前記第２プロセッサによ
る実行の開始と同期化する試験方法。 ３、請求項２において、前記擬似障害発生ステップは、
前記第１命令列の所定部分に含まれる任意の一命令が実
行される時に前記擬似障害を発生する試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096924A JPH01269151A (ja) | 1988-04-21 | 1988-04-21 | 多重プロセツサシステム試験方法 |
| US07/340,081 US5046068A (en) | 1988-04-21 | 1989-04-18 | Multi-processor system testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096924A JPH01269151A (ja) | 1988-04-21 | 1988-04-21 | 多重プロセツサシステム試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01269151A true JPH01269151A (ja) | 1989-10-26 |
Family
ID=14177901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096924A Pending JPH01269151A (ja) | 1988-04-21 | 1988-04-21 | 多重プロセツサシステム試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5046068A (ja) |
| JP (1) | JPH01269151A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014056365A (ja) * | 2012-09-12 | 2014-03-27 | Hitachi Ltd | 論理回路及び該論理回路を用いた制御装置 |
| JP2020112903A (ja) * | 2019-01-09 | 2020-07-27 | ルネサスエレクトロニクス株式会社 | 動作検証プログラム、動作同期方法及び異常検出装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0653708B1 (en) * | 1993-10-15 | 2000-08-16 | Hitachi, Ltd. | Logic circuit having error detection function, redundant resource management method, and fault tolerant system using it |
| DE69431374T2 (de) * | 1993-10-15 | 2003-04-30 | Hitachi, Ltd. | Logischer Schaltkreis mit Fehlernachweisfunktion |
| US5561762A (en) * | 1995-06-06 | 1996-10-01 | Union Switch & Signal Inc. | Malicious fault list generation method |
| US5671352A (en) * | 1995-07-07 | 1997-09-23 | Sun Microsystems, Inc. | Error injection to a behavioral model |
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-
1988
- 1988-04-21 JP JP63096924A patent/JPH01269151A/ja active Pending
-
1989
- 1989-04-18 US US07/340,081 patent/US5046068A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5046068A (en) | 1991-09-03 |
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