JPS6368950A - チヤネル障害処理試験方式 - Google Patents

チヤネル障害処理試験方式

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Publication number
JPS6368950A
JPS6368950A JP61211602A JP21160286A JPS6368950A JP S6368950 A JPS6368950 A JP S6368950A JP 61211602 A JP61211602 A JP 61211602A JP 21160286 A JP21160286 A JP 21160286A JP S6368950 A JPS6368950 A JP S6368950A
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JP
Japan
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fault
channel
information
failure
level device
Prior art date
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Pending
Application number
JP61211602A
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English (en)
Inventor
Shigeru Yamamoto
茂 山本
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS6368950A publication Critical patent/JPS6368950A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 1 ’             /’l(’1〔産業
上の利用分野〕 本発明はO8を含む電子計算機システムにおけるチャネ
ルと周辺装置間及び入出力制御装置とチャネル間上のイ
ンターフェイスの障害処理機能の試験方式に関する。
〔従来の技術〕
チャネルと周辺装置間のインターフェイス試験方式とし
て特開昭55−18778号が有り、本方式はチャネル
と周辺装置間に疑似障害発生装置を接続し、周辺装置か
らのデバイス状況情報(DSB)をある条件下で予め設
定しておいた疑似DSBに置換えてチャネルに報告する
方式である。
他方、疑似周辺装置をチャネルに接続し任意にL○イン
ターフェイスに障害の発生を実現する方式がある。
〔発明が解決しようとする問題点〕
疑似障害発生装置又は疑似周辺装置を用いて試験を実施
する方式においては 1 疑似障害発生部位がチャネルと周辺装置間の□○イ
ンターフェイス上の障害のみに限定されてしまう。
2 疑似周辺装置を用いた場合、O8を含む電子計算機
システムとしての実動作(記憶容量、情報転送能力等に
おいて)が限定された範囲内での障害試験となる。
3 複数台のチャネルに関連する障害試験においては、
各チャネル下に疑似装置の接続が必要であり、かつ各疑
似装置間での障害発生同期の調整が非常に困難である。
本発明の目的はO8を含むシステム全体下において容易
にチャネルと周辺装置間及びチャネルと上位装置間イン
ターフェイスの障害シュミュレーションを実施する事に
あり、疑似周辺装置等を用いる事なく、実システム下の
周辺装置を対象とした、障害試験の実施が可能である。
〔発明が解決しようとする問題点〕
上記目的を達成するには上位装置と下位装置の間に接続
される、マイクロプログラムより制御される中位装置に
おいて、上記上位装置及び下位装置と該中位装置とのイ
ンターフェイスを該マイクロプログラムにより制御し、
該下位装置から該中位装置を経由して該上位装置へ送ら
れる情報及びその情報転送手順、又該上位装置より該中
位装置を経由して該下位装置に送られる情報及びその情
報転送手順を予め設定又は記憶しておいた障害発生条件
と一致した時点で、該中位装置のマイクロプログラムに
おいて予め設定又は記憶しておいた障害発生情報に従っ
て、転送される情報又は情報転送手順を置き換える°事
により、疑似的に該下位装置と該中位装置間及び該中位
装置と該上位装置間のインターフェイスに障害を発生さ
せる事ができる。
〔作用〕
本発明は下位装置より中位装置を経由し上位装置へ送ら
れる情報及び情報転送手順、又その逆に上位装置より中
位装置を経由して下位装置に送られる情報及び情報転送
手順を中位装置内のマイクロプログラム制御により置換
える方式である為、特別な疑似障害発生装置及び疑似周
辺装置を必要としない。
′3 ゛ 又疑似周辺装置を用いず、実際のあらゆる周辺装置を対
象とする為、O8含むシステムが稼働中に、実動作に合
った障害試験が可能である。
さらに本発明は中位装置を制御するマイクロプログラム
を障害試験用マイクロプログラムに変更するのみで試験
可能となる、従って複数台の中位装置で試験する場合、
各中位装置のマイクロプログラムを書き換えるのみで障
害試験が可能となる。
〔実施例〕
以下、本発明の一実施例を詳細に説明する。
第1図は電子計算機システムを模式的に図示したもので
上位装置として中央処理装置1、主記憶装置2、主記憶
装置2に格納されるO83、中位装置としてチャネル4
、下位装置として周辺装置5、から構成される。またチ
ャネル4はマイクロプログラム6、により制御される。
中央処理装置1、は上位インターフェイスによりチャネ
ル4、と接続され、チャネル4、はLOインターフェイ
ス8により周辺袋N5、と接続される。さらにチャネル
4、のマイクロプログラム6、及び障害発゛4 ゛ 主条件、情報の設定を実施するsvp (サービスプロ
セッサー)9と接続している。本考案はチャネル4、と
周辺装置5、とのLOインターフェイス8、及び中位処
理装置1とチャネル4、との上位インターフェイス7を
、チャネル4、のマイクロプログラム6、で疑似的に障
害を発生させ、障害情報及び障害編集情報を中央処理装
置1、を経由し、O83、に転送するもので、電子計算
機システムにおけるO83、の障害処理試験を可能にし
ている。
第2図はチャネル4、をより詳細に図示したもので周辺
装置5、とのh10インターフェイス8、を制御する下
位インターフェイス制御部12、中央処理装置1、との
上位インターフェイス7、を制御する上位インターフェ
イス制御部15、中央処理装置1、及び周辺装置5、か
ら転送情報を格納するデータレジスタ14、データレジ
スタ14、のパリティを制御するパリティ制御部13、
また障害発生条件、障害発生情報をそれぞれ障害発生条
件格納部10、障害発生情報格納部11、に設定又は記
憶させる5VP9、も合せ図示した。障害発生条件格納
部10.には周辺装置番号、障害発生時間、情報転送手
順が設定され、障害発生情報格納部11、には障害発生
手段が設定されている。
第3図は上位インターフェイス7、上においてチャネル
4、より中央処理装置1に転送する転送情報にパリティ
障害を発生させた時のシーケンスの一例である。
チャネル4と周辺装置5との情報転送終了時、周辺装置
5よりステータス、イン信号が上る。この時チャネル4
のマイクロプログラム6が障害発生条件格納部10、を
参照し障害発生条件として周辺装置番号、時間、手順が
一致したならば、障害発生情報格納部11の障害発生手
順に従って、ステータス、イン信号と同時に周辺装置5
より転送された情報をパリティ制御部13を動作させ、
パリティ障害となった情報をデータレジスタ14、に格
納し、中央処理装置1に対し上位インターフェイス7上
しこ割込み要求を起す、中央処理装置1はこの要求に対
しチャネル4に割込み応答を返えす、チャネル4のマイ
クロプログラム6は割込み応答を受は取った後、データ
レジスタ14に格納されているパリティ障害情報を上位
インターフェイス制御部15が上記インターフェイス上
に乗せ中央処理装置1、に転送、中央処理装置1はこの
パリティ障害情報を受は取った時点で上位インターフェ
イス7あるいはチャネル4内部で障害が発生した事を認
識する、中央処理装置1はチャネル4に障害分析用情報
の転送を要求。中央処理装置1は転送された情報より一
定の書式に編集し主記憶装置2の固定番地に格納しチャ
ネル4にはリセット指示、又O83に対し障害割込み要
求を起す、OS3はこの割込みに対し主記憶装置2の固
定番地に格納されている障害編集情報が一定の書式を踏
えているならば、障害発生割込を起した周辺装置5に対
し再起動を掛ける。チャネル4は障害を発生させた時点
より中央処理装置1からのリセット指示により周辺装置
5にリセット動作を実施し再起動を待つ。この一連の動
作により障害注入、発生、検出、障害情報編集、リセッ
ト、再起動の○S3を含むシステム全体の障害処理試験
を終了する。
〔発明の効果〕
本発明を用いれば周辺装置とチャネル間、及びチャネル
と中央処理装置間の各インターフェイスに疑似障害発生
装置、疑似周辺装置等特殊外部装置の接続を必要としな
い、又特殊命令が介在するわけでもない為現在稼動中の
O8を含む電子計算機システムで即障害試験が実施でき
、かつ実周辺装置を使用している為障害処理において実
動作に即答した試験が実施可能である。
LO及び上位インターフェイス上に任意の時点、任意の
箇所に各種障害を発生可能である為、障害注入、発生、
検出、障害情報編集、再起動、と一連のシステム全体の
障害試験項目において細部にわたりかつ容易に試験の実
施が可能である。
【図面の簡単な説明】
第1図は本発明の一実施例の電子計算機システムの構成
図、第2図は本発明の疑似障害発生方式のブロック図、
第3図はO8を含むシステム全体の障害発生時のタイミ
ングチャートである。 1・・・中央処理装置、2・・・主記憶装置、4・・・
チャネル、5・・・周辺装置、6・・・マイクロプログ
ラム。 7・・・上位インターフェイス、10・・・障害発生条
件格納部、11・・・障害発生情報格納部、13・・・
パリティ制御部、14データレジスタ。

Claims (1)

    【特許請求の範囲】
  1. 1、上位装置と該上位装置に接続されマイクロプログラ
    ムにより制御される中位装置と、該中位装置に接続され
    る下位装置において、該下位装置と該中位装置間及び該
    中位装置と該上位装置間のインターフェイスの障害を該
    中位装置のマイクロプログラムが障害を発生又は認識し
    、その障害内容を該上位装置に報告し上位装置での障害
    処理を試験する疑似障害試験方式であり、該上位装置と
    該下位装置間のインターフェイスを制御する手段と障害
    発生条件、情報を設定、認識する手段と、障害発生条件
    成立時転送情報に障害を注入する手段と上記インターフ
    ェイスを制御し、障害情報を該上位装置に報告する手段
    からなることを特徴とするチャネル障害処理試験方式。
JP61211602A 1986-09-10 1986-09-10 チヤネル障害処理試験方式 Pending JPS6368950A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61211602A JPS6368950A (ja) 1986-09-10 1986-09-10 チヤネル障害処理試験方式

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JP61211602A JPS6368950A (ja) 1986-09-10 1986-09-10 チヤネル障害処理試験方式

Publications (1)

Publication Number Publication Date
JPS6368950A true JPS6368950A (ja) 1988-03-28

Family

ID=16608481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61211602A Pending JPS6368950A (ja) 1986-09-10 1986-09-10 チヤネル障害処理試験方式

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JP (1) JPS6368950A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01266649A (ja) * 1988-04-19 1989-10-24 Hitachi Ltd サブチャネル試験方法
JPH0273433A (ja) * 1988-09-09 1990-03-13 Nec Corp データ転送装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01266649A (ja) * 1988-04-19 1989-10-24 Hitachi Ltd サブチャネル試験方法
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