JPS61180355A - ユ−ザインタ−フエイスプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＆Ｊし生Ａ］Ｌ この開示内容は、コンピュータネットワークの領域に関
しかつネットワークのためのメインテナンスサブシステ
ムを作動させる特殊なプロセッサに関するものである。

関連特許出願の相互　昭 この出願は、Ｄ　ａｖｉｄ　　Ａ　ｎｄｒｅｗ　　Ａ　
ｎｄｒｅａｓｅｎという発明音によって１９８４年１０
月２５日に出願され、゛コンピュータネットワークのた
めのメインテナンスサブシステム（Ｍ　ａｉｎｔｅｎａ
ｎｃ（３Ｓ　ｕｂｓｙｓｔｅｍ　　Ｆ　ｏｒ　　Ｃｏｍ
ｐｕｔｅｒ　Ｎ　ｅｔｗｏｒｋ　）”と題された同時係
属中の米国特許出願連続番号筒６６４．６７０号に関連
している。

１１九１１ コンピュータシステムネットワークの設計および開発に
おいて、最適のシステムを提供しかつ経済的な要素、サ
イズおよびスペース的な要素およびシステムの制御の多
様性の見地からどのような制限が引き出されなければな
らないかを決定するために、多（の考慮およびトレード
−オフの平衡が保たれなければならない。

ここに説明されるコンピュータネットワークシステムは
、種々の周辺タイプの装置に用いられるだけではなく遠
隔端末へのデータ通信および電話回線にも用いられて信
頼性が非常に高い程度に維持される態様でユニット間に
おけるデータの急速な転送と中央処理ユニットによる急
速なデータ処理とをもたらすように設計されている。

このシステムは、種々のエレメントおよびユニットの各
々が、開始されたときに、それ自身の自己テストルーチ
ンをもたらしかつ結果および情報をユーザインターフェ
イスプロセッサ１００と呼ばれるメインテナンスプロセ
ッサに報告するように構成されている。このプロセッサ
は、種々の遠隔端末と、“データリンクプロセッサ°′
と呼ばれるユニットを処理するように独自に設計された
Ｉ１０サブシステムを介する種々のタイプの周辺装置と
に関連して作動する。これらのタイプのデータリンクプ
ロセッシングユニットは、米国特許第４．４１５．９８
６号：第４，３９２，２０７号：第４．３１３．１６２
号；第４．３９０．９６４号および第４．３８６．４１
５号においてそれらのより初期の形式で説明されている
。

ここに含まれるメインテナンスサブシステムは、自己テ
ストデータが集められて、さらに多くの異なるロケーシ
ョンにおける非常に多くのコンピュータネットワークの
ための中央診断ユニットである遠隔診断ユニットに送ら
れるように、システムの種々のエレメントに相互接続さ
れている。遠隔端末は、問題を有するコンピュータネッ
トワークのいずれに対しても基本的な診断ルーチンを実
行しかつトラブルの特定の原因およびロケーションを１
Ｆ確に指摘するメツセージを送信し、これによりローカ
ルなオペレータは、カードを変え、モジュールを交換し
または他のどのような指定された故障または不調をも調
整することによって、故障を訂正することができる。

１旦ＯＳ！ この開示によるユーザインターフェイスプロセッサは、
メインテナンスプロセッサとして知られる特殊なプロセ
ッサであり、このメインテナンスプロセッサは、データ
リンクプロセッサを介して多数の遠隔周辺装置に接続さ
れかつ電話回線を介して他の遠隔端末に接続された中央
処理ユニットを含むコンピュータシステムネットワーク
をサポートしている。

ユーザインターフェイスプロセッサまたは“メインテナ
ンスプロセッサ”は、中央ホストプロセッシングユニッ
トへのおよび遠隔周辺装置に接続するデータリンクプロ
セッサのようなネットワークの種々の二［レメントへの
、視覚情報および診断情報を供給するオペレータのディ
スプレイ端末への、および外部キャビネットへのおよび
遠隔サポートセンタとの接続を能動化して包括的な診断
および故障−ロケーションサービスを行なう電源制御カ
ードへのインターフェイスをもたらしている。

ユーザインターフェイスプロセッサは、プロセッサイン
ターフェイスカードを介して中央ホストプロセッシング
ユニットへおよびデータリンクインターフェイス／上位
従属ポートコントローラを介して種々の周辺装置および
端末へ接続している。

７Ｍの０列通信コントローラおよび通信人力／出カニニ
ットは、通常の動作目的のためにおよびメインテナンス
および診断サービスのために、主ホストプロセッサと通
信するために１組のタイマおよび優先割込コントローラ
とともに作動している。

どのような与えられたコンピュータネットワークシステ
ム内の特定の問題をも位置決めするために、一連のロー
カルコンピュータネットワークの各々は、自己テスト手
順においてローカルにチェックされさらに包括的な診断
のために遠隔サポートセンタに接続される。多くの異な
って配置されたコンピュータシステムネットワークは、
時分割ベース上でそれらのすべてにサービスすることが
でさる１つの遠隔サポートセンタに接続される。

概観 メインテナンスサブシステム：コンピュータネットワー
クのメインテナンスサブシステムは、第１Ａ図、第１Ｂ
図、第１Ｃ図および第１Ｄ図に示されたユーザインター
フェイスプロセッサ１ｏＯの周囲に構成される。

これらの図面において見られるように、ユーザインター
フェイスプロセッサは、コンピュータシステムネットワ
ークの種々のエレメントのすべてに接続されており、す
なわち、ユーザインターフェイスプロセッサは、一方で
はプロセッサインターフェイスカードおよび主ホストプ
ロセッサに接続しており、他方では電源制御カード、メ
インテナンスカード■、オペレータのディスプレイ端末
および種々のデータリンクプロセッサに接続している。

したがって、ユーザインターフェイスプロセッサ１００
に接続されたエレメントのこれらの結合は、コンピュー
タネットワークに対する基本的なオペレーションおよび
メインテナンス機能を提供している。たとえば、ユーザ
インターフェイスプロセッサ１０゛０は、コンピュータ
ネットワークシステム全体を初期設定しかつパワーアッ
プするであろう。ユーザインターフェイスプロセッサ１
０Ｏは、自己テスト手順を開始し、これにより相互接続
されたデータリンクプロセッサの各々は、それら自身の
自己テストを実行し、検査ルーチンを実行しかつその結
果をユーザインターフェイスプロセッサに送り返す。さ
らに、ユーザインターフェイスプロセッサは、遠隔ユニ
ットへメインテナンスおよび診断の情報およびデータを
与えるために電源きり御カードに接続し、この遠隔ユニ
ットはその後、システムにおけるいずれの故障領域のロ
ケーシコンをも判断する診断をさらにもたらすことがで
きる。

ざらに、ユーザインターフェイスプロセッサは、それ自
身の“自己テスト″ルーチンを開始してそれ自身が適正
な動作状態にあることを確認しかつオペレータのディス
プレイ端末に結果を表示するであろう。

プロセッサインターフェイスカー゛　　　　　：メイン
テナンスサブシステムにおける、第１Ａ図。

第１Ｃ図のプロセッサインターフェイスカード４０は、
基本的なシステムクロックを与えるために用いられ、さ
らに８　Ｍ　Ｈｚのデータリンクインターフェイス人力
／出力クロックを提供する。このプロセッサインターフ
ェイスカード４０は、プロセッサバックプレーンへのイ
ンターフェイスをもたらしかつまたシステムイベントア
ナライザ４０ｅと呼ばれるユニットを提供している。さ
らに、ＰＩＣは、どの選択され入力信号のヒストリをも
維持するためにヒストリトレース４０ｈの４０００の１
６−ピッドワードを提供している。ざらに、このＰＩＣ
は、ユーザインターフェイスプロセッサにおける制御ス
トアのためのエラー訂正ピットを保持する１６にバイト
のメモリを提供している。

電源制御カード（ＰＣＣ）：第１Ａ図の電源制御カード
５０は、電源のオン／オフの連続を制御しかつＰＣＣに
直接接続された電源モジュールのすべてに対するどのよ
うなりＣ故障も検出するであろう。

ＰＣＣはまた、この影響に対する感知信号を与えるため
にどのような大気の損失もそして温度を越えるキャビネ
ットをモニタする。

電源シリ卯カードは、８−ビット並列バスを介してユー
ザインターフェイスプロセッサと通信する。

電源制御カードはさらに、Ｒ８−２３２Ｇ遠隔リンクイ
ンターフエイスを用いていずれの遠隔装置とも通信する
。これは、２線式Ｒ８−４２２直接接続データ通信プロ
トコルを用いて外部ベース上の他の電源制御カードと通
信することができる。

電源１ｆＩＩ　ＩＩＩカード５０はまた、２５６バイト
の不揮発性記憶メモリを提供することに加えて、時刻機
能を備えたバッテリバックアップを維持している。これ
はまた、ＡＣ電源ラインの故障後の自動再開オプション
を提供している。

好ましい実施例の説　： 第１Ａ図は、ネットワーク構成の一部としてのユーザイ
ンターフェイスプロセッサ１００を示している。マイク
ロプロセッサ１１０の出力バス１００ｂは、プロセッサ
インターフェイスカード４０へ、および第１Ｂ図の主プ
ロセツサ３０をメモリ制御ユニット３２および主メモリ
３４へ接続するメモリバス３０ｍへ接続されている。

第１Ａ図において、［）ＲＡＭ１５０は、電源制御カー
ド５０へ出力を与えかつ消去可能なＰＲＯＭｌ　５０は
オペレータのディスプレイ端末１００【に接続されてい
る。

電源制御カード５０（第１Ａ図）は、電源のアップ−ダ
ウンの連続を与え：電源の故障をモニタし；（電源故障
慢に）自動再開を開始させ：温度を越えているという警
告を与え；自動電源オン／オフ動作をもたらし；外部キ
ャビネットの゛遠隔”電源制御をもたらし：内部時刻ク
ロックを維持し；かつ遠隔サポートおよび診断ナービス
のための通信経路（データリンク）をもたらすように機
能する。

プロセッサインター７エイスカード４０（第１Ａ図）は
、メモリ３４（第１８図）、メモリ制御ユニット３２、
上位従属ポート５００および主プロセツサ３０の診断テ
ストのための制御およびデータの獲得をもたらすように
機能し：ＰＩＣ４０は、マイクロココードのロード、初
期設定状態およびクロック１ｂＩ３１１１１１およびデ
ィストリピューションなどの初期設定機能を提供してい
る。ＰＩＣ／１０は、マイクロコードアドレス（区切点
）のリアルタイムの追跡のために第１Ａ図のヒスドリフ
アイルを提供しており；これは断続的な故障の追跡のた
めの１６の汎用リンクを提供しており、これは、性能の
モニタリングを許容し、これにより故障の発生数を計数
するようにトラップがセットされ得る。ＰＩＣ４０は、
主システムプロセッサ３０が、電源−オフ、時刻、再ロ
ードなどに関するメインテナンス情報のためにＵ［Ｐｌ
ｏｏと通信することができるように通信経路（ＡＬＩＬ
Ｆレジスタ、ｃｓｃｐ演算子）を提供している。

第１Ｂ図において、メモリバス３０ＩＩｌは、主プロセ
ツサ３０をメモリ制御ユニット（ＭＣＵ）３２へおよび
ＵＩＰｌｏｏへ接続している。

また、上位従属ポート５００　（ＨＤＰ）がメモリバス
３０ｍに付属しており、このｌ−Ｉ　Ｄ　Ｐ　５００は
、ＤＬｒ（データリンクインターフェイス）バス５ｄを
Ｉ１０サブシステム５００Ｓへ与え、かつ周辺′！Ａ置
に接続する１／○拡張モジユール５００ｅにメツセージ
レベルインターフェイス（ＭＬＩ）バス５１を供給しい
る。

第１Ｃ図は、ＨＤＰ５００への、および主プロセツサ３
０およびＨＤＰ５００を相互接続するプロセッサインタ
ーフェイスカード（ＰＣＩ）４０へのＵＩＰｌｏｏの接
続をより詳細に示している。

第１Ｄ図は、ＵＩＰ４００がどのように、一方側部のプ
ロセッサインターフェイスカード４０および主プロセツ
サ３０へ、およびＩ１０データリンクプロセッサ１００
ｄへ、メインテナンスカード１００ｍへ、および０ＤＴ
１００ｔおよび遠隔リンク５０ｍ「へ接続されるかを示
している。

第１図のユーザインターフェイスプロセッサ１ｏＯは、
頭文字“ＵＩＰ”として指定されている。

ユーザインターフェイスプロセッサは、データリンクイ
ンターフェイス（ＤＬＩ）バックブレーンへおよび４つ
の独立した直列データ通信インターフェイスへインター
フェイスすることができる１つのロジックボードから成
り立っている。

一定のソフトウェア命令下において、ユーザインターフ
ェイスプロセッサ１００は、データリンクプロセッサ（
ＤＬＰ）として動作することができかつそのように動作
するときに１秒あたり８Ｍバイトに達するバースト率を
サポートするであろう。このユーザインターフェイスプ
ロセッサ１００はまた、１秒あたり５０　Ｋ、バイトの
バースト率をサポートする上位従属ポート（ＨＤＰ）と
して用いられ得る。したがって、ハードウェアの同一カ
ードは、要求される異なる特徴および機能を引き受ける
ように製造され得る。

ニーディンターフェイスプロセッサ１００は、メインテ
ナンス原理に基づいて作動し、これにより第１Ａ図のよ
うなコンピュータシステムにおけるカードは分離されか
つ交換され得る。゛自己テスト”および“°周辺テスト
ードライバ°′テストの組合わせは、どのような故障を
も交換可能なモジュールに分離するために用いられる。

このことは、自己テストの完了後に（オペレータのディ
スプレイ端末、ＯＤＴ、１００ｔを介して）故障してい
るボードの同一性をオペレータに示すことによって実行
される。

したがって、ユーザインターフェイスプロセッサ１００
は基本的に、単一のプリント回路基板上に配置されたマ
イクロコンピュータシステムである。このシステムは、
以下のようないくつかの重要な構成要素を含んでいる： （ａ　）　　第１図の１６ビット中央処理ユニツト１１
０； （ｂ　）　　１９２にバイト（７）ＰＲＯＭ１７０ａ　
。

ｂ（第１図）： （ｃ）　　第１図の１／２Ｍバイトに達するＲＡＭ１５
０ａ　、ｂ　； （ｄ　）　　プログラム可能な入力−出力ポート＜２０
２ａ　、２０２ｂ　）： （ｅ　）　　直列データ通信ポート（２００ａ　、２０
０６）； （ｆ　）　　Ｉ先割込：］ントロ−７（ＰＲＩＴＣ８０
０）； （ａ　）　　プログラム可能なタイマ（ＰＩＴ７００）
； （ｈ　）　　ＯＬ　Ｉ−ＨＤＰコントローラ１８０（Ｄ
ＬＩ＝データリンクインターフェイス）；（ｉ）　　第
１Ｂ図のＤＬｌ上位従属ポート（ＨＤＰ）５００ ユーザインターフェイスプロセッサ１００は、入力−出
力サブシステムのためのモジュラブロックユニット（Ｍ
　ｏｄｕｌａｒ　　Ｂ　１ｏｃｋ　　Ｕ　ｎｅｔ　　ｆ
ｏｒｒ　ｎｐｕｔ−Ｏｕｔｐｕｔ　Ｓ　ｕｂｓｙｓｔｅ
ｍ）と題された米国特許第４，０７４，３５２号におい
て開示されているようなバロースメッセージレベルイン
ターフエイスと適合する標準的なＵＩＯ−ＤＬＩバック
プレーンプロトコルを用いて、コントローラ１８０を介
しておよびＵＩＯ（汎用入力出力）バックブレーンを介
してホストコンピュータと通信することができる。

ユーザインターフェイスプロセッサは、ＤＬＩ上位従属
ポートをシミュレートすることができ、したがって“デ
ィストリビューションカード”を有していない共通ベー
スにおいてデータリンクプロセッサとそれが通信するこ
とを可能にしている。

それは、先に用いられたディストリビューションカード
に匹敵するものである。データリンクプロセッサの説明
および゛ディストリごューションカード′の使用は、デ
ータリンクプロセッサを用いるＩ１０サブシステム（Ｔ
　／　ＯＳ　ｕｂｓｙｓｔｅＩＩＩＵ＋５ｉｎａ　Ｄａ
ｔａ　Ｌ　ｉｎｋ　Ｐｒｏｃｅｓｓｏｒｓ　）と題され
た米国特許第４．３１３．１６２号およびカード−リー
ダ周辺コントローラを用いる入力／出力サブシステム（
Ｉｎｐｕｔｌｏｕｔｐｕｔ　ｓｕｂｓｙｓｔｅｍ　　Ｕ
ＳｉｎＯＣａｒｄ−Ｒｅａｄｅｒ　Ｐｅｒｉｐｈｅｒａ
ｌ　Ｃｏｎｔｒｏｌｌｅｒ　）と題された米国特許第４
．３９０．９６４号において説明されている。

ユーザインターフェイスプロセッサは、バックブレーン
メインテナンスバスとして知られたバスに対するバック
プレーンインターフェイスを含んでいる。これらのバッ
クブレーンラインは、データリンクプロセッサ自己テス
トルーチンを開始させかつ与えられたデータリンクプロ
セッサからバックプレーン上にドライブされたときにそ
の自己テストの結果を読出すために用いることができる
。

この１Ｆｆｌ示内容において、２つの上述のユーザイン
ターフェイスプロセッサポートは、それぞれＤＬＰおよ
びＨＤＰとして呼ばれるであろう。

第１図のユーザインターフェイスプロセッサ１００は、
以下のものを含むマイクロプロセッサ制御されたシステ
ムである： （ｉ）　　マイクロコンピュータサブシステム（１１０
）： （ｉｉ）　　データリンクインターフェイスコントロー
ラ（１８０）： （ｉｆｆ　）　　上位従属ポートコントローラ（１８０
）； これら３つのユニットは、ユーザインターフェイスプロ
セッサに、ＤＬＩコントローラ１８０（第１図）を介し
て第１Ｂ図のホストンコンピュータ（３０，３２，３４
）と通信させ、さらに第１Ｂ図の上位従属ポート５００
を介してＩ１０バックプレーンに接続された第１Ｄ図の
他のデータリンクプロセッサ１００ｄと通信させる。

Ｕ［Ｐｌｏｏは、この点に関してはい（つかの通信上の
制約を有している。上位従属ポート５００は、ＤＬＩ（
データリンクインターフェイス）コントローラ（１８０
）であり、これ自体はＭＬ■（メツセージレベルインタ
ーフェイス）を提供せず単にバックプレーン０１！イン
ターフエイスを提供するだけである。この点について、
上位従属ポート５００は、ファームウェアにおいてそれ
自身に対してこれらの機能を提供しているので、引用さ
れた米国特許第４．３１３，１６２号および第４．３９
０．９６４号において説明されたデータリンクプロセッ
サの構成において実行されたような、ディストリビュー
ションカード、経路選択モジュール、またはベース制御
カードとともに用いることはできない。第１図のこの特
定の上位従属ポート１８０は、第１Ｄ図のメインテナン
スカード１００ｍからもたらされるような８ＭＨｚクロ
ックを提供するベースにおいて用いられなければならな
い。

マイクロプロセッササブシステム マイクロコンピュータサブシステムは、データ通信オペ
レーションを実行するために用いられる直列および並列
の双方のインターフェイスを含んでいる。

マイクロプロセッササブシステムは、次のようないくつ
かのエレメントから構成されている：（Ｉ）　　マイク
ロプロセッサ１１０（インテル８０８６のような）； （Ｉｆ）　　５１２にバイトのダイナミックＲＡＭ（１
５０ａ、６）： （Ｉ［１）　　１９２にバイトのＰＲＯＭ　（ＥＰＲＯ
Ｍ）１７０； （■）　４つの直列データ通信ポート（２００ａ、ｂ、
２０２ａ、６）： （Ｖ）　６つの並列Ｉ／Ｏポート（４０７，４０８，４
０９の２つのユニット）： （Ｖ１）　　プログラム可能な間隔タイマ（ＰＩＴ７０
０）： （■）　プログラム可能な割込コントローラ（ＰＲｒＴ
ｃ８００） これらのエレメントは、第１図に示されている。

マイクロプロセッサ１１０：マイクロプロセッサ１１０
は、ユーザインターフェイスプロセッサ１１０をドライ
ブするために用いられかつＩＮ置８０８６−２　（ｉ　
ＡＰＸ−８６／１０）として指定された８ＭＨｚチップ
を構成している。このマイクロプロセッサチツプは、イ
ンテル資料部（ＩＮ置　　Ｌｉｔｅｒａｔｕｒｅ　　Ｄ
Ｉ）ｔ、、３０６５Ｂｏｗｅｒｓ　Ａｖｅｎｕｅ　、　
５ａｎｔａ　　Ｃ１ａｒａ、　Ｃａ　、　９５０５１）
によって発行されかつ°°マイクロブセッサおよび周辺
装置ハンドブック（Ｍ　１ｃｒｏｐｒｏｃｅｓｓ。

ｒ　ａｎｄ　Ｐｅｒｉｐｈｅｒａｌ　Ｈａｎｄｂｏｏｋ
　）　−１９８３（オーダナン／＜　　２１０８４４−
００１　）　”　トｍｇｔｔたインテルの刊行物におい
て第３−１頁ないし第３−２４頁において説明されてい
る。

このプロセッサは、８ＭＯ８技術で実現されかつ４０ビ
ンのデュアルインラインパッケージにまとめられた高性
能１６−ビットＣＰＵである。このプロセッサは、６４
にのＩ１０アドレスとともに、１Ｍバイトに達するメモ
リをアドレスすることができる。この８０８６マイクロ
プロセツサは、シングル−プロセッサ状況でのみ用いら
れるので最小モードで作動され、したがってそれ自身の
パス制御信号を発生する。

ダイナミックＲＡＭ１５０　：マイクロプロセッサ１１
０には、１２８バイトのダイナミックＲＡＭアレイへの
アクセスがもたらされている。第１図のアレイ１５０は
、４６ＫＸ１８ビットとして構成されておりかつマイク
ロプロセッサ１１０によってバイト−アドレス可能であ
る。ＲＡＭアレイ１５０は、ダイナミックＲＡＭコント
ローラチップによって制御され、その好ましいエレメン
トはナショナルＤＰ８４０９である。このチップは、ナ
ショナルセミコンダクタコーポレーション（Ｎａｔｉｏ
ｎａｌ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　Ｃｏｒｐ、
　、　２９００Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　　Ｄｒｉ
ｖｅ、　５ａｎｔａ　　Ｃ１ａｒａ、　Ｃａ　。

９５０５１）によって発行され、ＮＳＩ　６０００デー
タブツク、１９８３と題された刊行物の第３５０頁ない
し第３９１頁において説明されている。

このチップは、行および列アドレスの必要な多重化、ド
ライバおよびリフレッシュロジックをすべて提供してい
る。このチップは最も速いモードで作動されるので、待
機状態は要求されない。

“°リフレッシュ要求゛′は、リフレッシュカウンタに
よって１．６マイクロ秒ごとに要求され、このカウンタ
はさらに、（マイクロプロセッサ１１０において）８０
８６保持シーケンスが生じることを要求している。この
シーケンスが一旦認められると、ＲＡＭコントローラチ
ップ（ＤＰ８４０９）は、ＲＡＭ１５０の１つの行をア
クセスし、したがってそれをリフレッシュする。

このアクセスの持続時間は、マイクロプロセッサメモリ
アクセスサイクルの持続時間に等しく、これによりリフ
レッシュオーバヘッドタイムを最小限に減少させている
。このタイプの゛構成において、メモリバンド幅は１秒
あたり３．８３Ｍバイトである。このメモリはまた、マ
イクロプロセッサ１１０の“リセット″期間中にリフレ
ッシュされ、したがってメモリ内容の破壊を防止してい
る。

ＲＡＭアレイ１５０におけるエラー検出は、第１図の回
路１６０を介して垂直バイトパリティによって実行され
る。したがってＲＡＭ１５０の各１６−ビツドワードは
、各バイトに対して１つずつｒある、２つのパリティビ
ットを有している。

ダイナミックＲＡＭのワードまたはバイトがアクセスさ
れるときはいつも、パリティは、オペレージ」ンがワー
ド−サイクルであるかまたはバイト−メモリサイクルで
あるかに関係なく各バイトごとにチェックされる。その
ようなエラーが生じたときに、マイクロプロセッサ１１
０は、そのマスク不可能な割込を゛真″にセットし、か
つエラー記録はイの後、（そのような実施がＵＩＰ１０
０ファームウェアにおいてもたらされたときに）悪いア
ドレスを記録するように実現され得る。

ＰＲＯＭメモリ１７０：ユーザインターフェイスプロセ
ッサ１００に対するファームウェアの記憶は、２４ＫＸ
１６のマトリクスで配置された６個の（８ＫＸ８）ＰＲ
ＯＭのアレイによって提供されている。したがって、こ
れは４８にバイトの記憶容１をもたらしている。これら
の使用されるＰＲＯＭは、８ＫＸ８の消去可能型であり
、ざらに単一サイクル（待機なし）で作動する。ＰＲＯ
Ｍメモリ１７０は、マイクロプロセッサメモリマツプの
最上位ポイントにマツピングされる。これは、マイクロ
プロセッサ１１０が（６のアドレスＦＦＦＦ０である）
このポイントにリセットするという事実によるものであ
る。

直列ポート：第１図において見られるように、ユーザイ
ンターフェイスプロセッサ１００は、直列通信コントロ
ーラチップ（Ｓｃｃ）と呼ばれる２つのチップ２００ａ
および２００ｂを用いている。好ましい実施例において
、これらのチップは、１３１５　　Ｄｅｌｌ　Ａｖｅｎ
ｕｅ　、　Ｃａｍｐｂｅｌｌ　、　Ｃａ　。

９５００８の住所を有するＺｉｌｏｏ　　Ｃｏｒｐｏｒ
ａｔｉｏｎによって製造され、Ｚｉｌｏりの部品２８５
３０として°“カウンタ／ファームウェアテクニカルマ
ニュアル（ｃｏｕｎｔｅｒ／ＦｉｒｍｗａｒｅＴｅｃｈ
ｎｉｃａｌ　　Ｍａｎｕａ１）と題されＺｉｌｏａ　　
Ｃｏｒｐｏｒａｔｉｏｎによって１９８２年３月に発行
された刊行物において説明されているチップである。

ＳＣＣチップ２ｏｏａおよび２０ｏｂは各々、１秒あた
り１Ｍビットに達する同期／非同期データ速度で２つの
独立した直列全一２重データ通信チャネルを提供してい
る。これらのチップは、ＦＭ（周波数−変調）コード化
を伴って１秒あたり２５０Ｋに達するビットを提供・す
ることができ、さらにそれらはＮＲＺＩ（反転された非
ゼロ復帰）コード化を伴って１秒あたり１２５Ｋに達す
るビットを提供することができる。

ＳＣＣチップは、第３図の２つのレシーバセクション２
３２．２３４を含んでおり、その各々は、°“受信モー
ドにおいてデータの（受信データレジスタを含む）４バ
イトのバッファリングを許容する３バイトＦＩＦＯ（先
入れ先出しレジスタ）を有している。トランスミツタセ
クシミンは、トランスミッタデータレジスタとともに単
一の保持レジスタを取り入れている。

第２図は、ＺｉｌｏＯＺ８５３０ＳＣＧ　（直列通信コ
ントローラ）２００の典型的な内部特徴を示している。

これらは、直列データライン上で遠隔端末に接続する２
つのチャネル、すなわちチャネルＡ（２１５ａ）および
チャネルＢ（２１５６）である。

これらのチャネルに対する制御信号は、チャネルＡ、２
１７ａに対しておよびチャネルＢ、２１７ｂに対して“
個別的な制御および状！！！”として指定されている。

内部バス２１２は、これらのチャネルおよび制御ユニッ
トをボーレートジェネレータＡ、２１０ａに接続しかつ
ボーレートジェネレータＢ、２１０ｂに接続する。

内部バス２１２はまた、チャネルへレジスタ２１１ａお
よびチャネルＢレジスタ２１１ｂに接続し、さらに内部
制御ロジック２２０および割込制御ロジック２２２への
接続を有し、これらはその４１ｉｃｐｕパス人カー出カ
ニニット２２４に接続する。

直列通信コントローラ２００は、′割込制御ｌＩｌ装置
°′として用いるためのユーザインターフェイスプロセ
ッサ１００の動作可能な部分である。このコントローラ
は、マイクロプロセッサ割込肯定応答信号に応答してプ
ログラム可能な割込ベクトルをドライブすることかでき
る。

優先割込（ＰＲＩＴＣ８００）コントローラのカスケー
ド出力の使用（第１図）は、５ＣＣ２００を、従割込コ
ントローラとして作動可能にしている。この使用方法は
、５ＣＣ２００ベクトル割込能力を実現させる。直列通
信コントローラチップが゛°割込優先オプション″を有
している一方で、この機能は第２図の割込制御ロジック
２２２に対して許されているので、ユーザインターフェ
イスプロセッサにおいて用いられない。

直列通信コントローラチップのうちの２つを用いること
によって、これは、ライン１および２とライン３および
４として第１図において示される全体で４つの直列デー
タ通信ラインをもたらしている。これらの４つのライン
は、Ｒ８−２３２ＣまたはＴＤＩなどのようなインター
フェイスに用いるための電気的インターフェイスを提供
するために、存在するデータ通信パドルカードの使用を
許容する２つの外部の４ブレーンコネクタを介してイン
ターフェイスされる。

直列通信コントローラ２００は、以下に説明されるいく
つかの能力を有している。

（１）　　ＳＣＣの非同期、　ニ ーキャラクタあたり５．６．７または８ビット−１，１
−１／２．または２スト・ツブビット−奇数または偶数
パリティ −１，１６，３２または６４倍のクロックモード 一ブレーク発生および検出 一バリティ、オーバラン、およびフレーミングエラー検
出 （２）　　ＳＣＣのバイト−配［１０ニー内部または外
部キャラクタ同期 一別々のレジスタにおける１または２の同期キャラクタ 一自動同期キャラクタ挿入および削除 −周期冗長検査（ｃＲＣ）発生／検出 −６または８ビット同期キャラクタ （３）　　ＳＣＣの５ＤＬＣ／ＨＤＬＣ能カー打切りシ
ーケンス発生および検査 −自動ゼロ挿入および削除 一メッセージ間の自動フラグ挿入 一アドレスフィールド認識 一■−フィールド剰余処理 −ＣＲＣ発生／検出 −ＥＤＰＪｆＥ／ループエントリおよび出力を伴うＳＤ
Ｌループモード （／１）　　他（７）ＳＣＣＩカニ　　−ＮＲＺ、ＮＲ
Ｚｌ、ＦＭコード化 −８チャネルに対するボーレートジェネレーター同期ク
ロックリカバリ期間に対するデジタルフェーズロックル
ープ ＳＣＣレジスタ機能： 用いられる通信のすべてのモードは、第３図の１込レジ
スタ２３６．２３８のビット値によって確立される。

データが受信されまたは伝送されるときに、読出レジス
タ（２１１ａ、６）の値は変化する。これらの読出ステ
ータスレジスタの値は、それ以上のレジスタの変化のた
めにソフトウェアの機能を促進することができる。

第２図の直列通信コントローラ２００のブロック図を参
照すると、各チ１７ネル（ＡおよびＢ）に対するレジス
タの組（２１１ａおよび２１１ｂ＞は、１４の書込レジ
スタと７つの続出レジスタとを含んでいる。書込レジス
タのうちの１０個は制御のために用いられ、２つは同期
キャラクタ発生のために用いられ、さらに２つはボーレ
ート発生のために用いられる。残りの２つの書込レジス
タは、双方のチャネルによって共用され；一方は、゛割
込ベクトル″として用いられかつ他方は°゛主割込制御
″として用いられる。５つの続出レジスタは、゛°ステ
デース″機能を示し、２つはボーレートジェネレータ２
１０ａ、２１０ｂによって用いられ；１つは゛割込ベク
トル″のために用いられ、１つはレシーババッファのた
めに用いられ、さらに１つは割込待ちビットを読出すた
めに用いられる。

ＳＣＣトランスミッタ：直列通信コントローラ２００の
トランスミッタセクション２４０は第３図に示されてい
る。

ＳＣＣのトランスミッタセクションは、内部データバス
２１２（第２図、第３図）からロードされる８ピツト“
伝送データレジスタ”２４０を有しており、さらに同期
キ１νラクタまたはアドレスレジスタ２３８　（ＷＲ６
）、同期キ１ｔラクタまたは５ＤＬＣフラグレジスタ２
３６（第３図のＷＲ７）または伝送データレジスタ２４
０のいずれかからロードされる“伝送シフトレジスタ”
　２４４を有している。

バイト配向モードにおいて、第３図のレジスタＷＲ６（
２３８）およびＷＲ７（２３６）は、同期キャラクタに
よってプログラムされ得る。

“単一同期モード″において、８ピツトまたは６ビット
同期キャラクタがＷＲ６において用いられる一方で、１
５ビット同期キャラクタがレジスタＷＲ６およびＷＲ７
における゛双同期モード゛。

において用いられる。

ビット配向モードにおいて、レジスタＷＲ７（２３６）
に含まれるフラグは、メツセージの開始および終了にお
いて第３図の伝送シフトレジスタ２４４にロードされる
。

もし非同期データが処理されていれば、そのときは第３
図のレジスタＷＲ６およびＷＲ７は用いられずかつ°゛
伝送シフトレジスタ”２４４は、選択されたクロック速
度で伝送マルチプレクサ（２５２）にシフトアウトされ
た。“開始゛′および゛°停止°°ピットでフォーマッ
トされる。

同期データ（ＳＤＬＣ／ＨＤＬＣを除く）は、×１クロ
ック速度で伝送マルチプレクサ２５２ヘシフトされると
ともにＣＲＣ（周期冗長チェッカ）ジェネレータ２５０
ヘシフトされる。

５ＤＬＣは゛°同期デデーリンク制御″を意味する一方
で、ＨＤＬＣはそのヨーロッパ版であるということが理
解されるべきである。

５ＤＬＣ／ＨＤＬＣデータは、フラグが送られてる間不
能化されるゼロ挿入ロジック２４８を介してシフトアウ
トされる。アドレスビットＡＯは、データのストリーム
における５つの隣接する°１″に続いて、アドレスや制
御、情報およびフレームクロックの寸べてのフィールド
に挿入される。５ＤＬＣデータに対するＣＲＣジェネレ
ータ２５０の結果はまた、ゼロ挿入ロジック２４８を介
して経路指定される。

ＳＣＣレシーバ：第３図を参照すると、レシーバ２３２
．２３４ＧＥ：３）（７）８−ビットＦＩＦＯバッファ
レジスタと１つの８−ビットシフトレジスタとを有して
いる。この構成は、３−バイト遅延時間を作り出し、こ
の遅延時間は、第１Ａ図の中央処理ユニット３０に、高
速データのブロックの開始において割込をサービスする
時間を許容している。

２３２．２３４におけるＦＩＦＯのデータの受信ごとに
、エラーＦＩＦ○２３４ｅは、パリティおよびフレーミ
ングエラーと他のタイプのステータス情報とをストアす
るために設けられている。

第３図において、入ってくるデータは、モードおよびキ
ャラクタ長に従っていくつかの経路のうちの１つを介し
て経路指定される。非同期モードにおいて、もしも７ま
たは８ピツトのキャラクタ長が選択されるならば、直列
データは、エレメント２８０において３−ビット遅延に
入る。もしも５または６ビットのキャラクタ長が選択さ
れるならば、そのときはデータは受信レジスタ２３２゜
２３４に直接入る。

“同期°”モードにおいて、データ経路は、現在動作し
ている゛受信プロセス″の段階によって決定される。同
期−受信オペレーシ」ンは、プログラムされた同期キャ
ラクタ（６，８または１６ピツト）にマツチするビット
パターンがサーチされる°゛空き選択″段階で開始する
。

入つくるデータはその後、受信同期レジスタ２８２を介
して通過しかつ用いられているモードに従ってレジスタ
ＲＷ６　（２３８）またはレジスタＷＲ７（２３６）に
ストアされた同期キャラクタと比較される。

゛単一同期モードは、同期を確立するために、レジスタ
ＷＲ７（２３６）にプログラムされた同期キャラクタお
よび受信同期レジスタ（２８２）に集められたキャラク
タとマツチしている。

同期は、゛双同期°′モードにおいて異なって達成され
る。入っているデータは受信シフトレジスタ２３２．２
３４にシフトされる一方で、メツセージの次の８ビット
は受信同期レジスタ２８２に集められる。もしもこれら
の２つのキャラクタがＷＲ６（２３８）およびレジスタ
ＲＷ７　（２３６）においてプログラムされたキャラク
タとマツチするならば、同期が確立される。入ってくる
データはその後、受信同期レジスタ２８２をバイパスし
かつ３バイト遅延２８０に直接入ることができる。

オペレーションの５ＤＬＣモードは、受信同期レジスタ
２８２を用いて、受信データストリームをモニタし、か
つ必要なときには、たとえば５つの連続する“１”が受
信され、第６のビットが調査されかつもしもそれがゼロ
であればデータストリームから削除されるときに、ゼロ
の削除（２７８）を実行する。６番目のピットが°１″
に等しい場合にのみ７番目のビットが調査される。

もしも７番目のピットがゼロであれば、フラグシーケン
スが受信されかつレシーバはその特定のフラグに同期さ
れる。もしも７番目のピッドが“１°′であれば、通常
の５ＤＬＣモードまたは５ＤＬＣループモードのいずれ
かの選択に従って、“打切り′またはＥＯＰ　（ボール
の終了）が認識される。

したがって、双方の５ＤＬＣモードに対して、入ってく
るデータによって同一の経路がとられる。

再フォ−マツトされたデータは３ピツト遅延に入りかつ
受信シフトレジスタ（２３２，２３４）に転送される。

５ＤＬＣ受信オペレーシミンは、受信シフトレジスタ２
３２　（２３２）に集められたキャラクタをレジスタＷ
Ｒ７（２３６）におけるフラグパターンとマツチさせる
ように試みることによって空ぎ選択段階において開始す
る。

フラグキャラクタが認識されたときに、後続のデータは
、キャラクタ長に関係なく同一の経路を介して経路指定
される。ＣＲＣ−１６またはＣＲＣ−３ＤＬＣ周期冗長
検査整式のいずれかが単一同期および双同期モードの双
方に対して用いられ得るが：、ＣＲＣ−８ＤＬＣ整式の
みが５ＤＬＣオペレーシミンに対しても用いられる。

各モードに対してとられるデータ経路はまた異なってい
る。双同期プロトコルは、データキャラクタがＣＲＣ計
算に含まれるか否かを判断するように中央処理システム
（第１Ｂ図のホスト３０）に要求するバイト配向オペレ
ーションである。５ＤＬＣを除く、すべての同期モード
における８ピツト遅延は、このプロセスに対して認めら
れている。５ＤＬＣモードにおいて、すべてのバイトは
周期冗長チェッカ計算に含まれている。

ユーザインターフェイスプロセッサ１００は、２つの異
なる方法で直列通信コントローラ２００を使用すること
ができる。これらは＝（工）ボールされた；および（Ｉ
Ｉ）割込である。これらの双方は、初期設定およびデー
タ転送期間中のレジスタ操作を要求する。しかしながら
、割込モードで用いられるときには、５ＣＧ２００は、
より速くかつより効果的なデータ転送のためにそのベク
トル割込プロトコルを用いるようにプログラムされ得る
。

ハーク゛　　：ポーリングシーケンス期間中に、第２図
の続出レジスタ２１１ａまたは２１１ｂのステータスは
各チャネルにおいて検査される。このレジスタは、受信
または伝送データ転送が必要か否かおよび何らかの特殊
な状態が存在するか否かを示している。

Ｉ１０転送のこの方法は割込を排除している。

すべての割込機能は、装置が正確に作動するために不能
化されなければならない。どの割込も能動化されずに、
オペレーションのこのモードは読出レジスタ“ＯＩＩの
続出サイクルを開始してデータ−ハンドラルーチンヘジ
ャンブする館に入ってくるキャラクタを検出する。

ｃ’：直列通信コントローラ２００は、第１図のｐｒｃ
、すなわち優先割込コントローラ８００に類似した割込
能力を提供している。この方法の使用を通じて、スルー
プットの増大が実現される。ＳＣＣ“割込ピン”がアク
ティブなときはいつでも５ＣＣ２００はデータを転送す
る準備ができている。

第２図の続出および書込レジスタ（２１１ａ　。

２１１ｔ１）は、割込ベクトルが割込サービスルーチン
を指すようにプログラムされる。この割込ベクトルはま
た、種々のステータス条件を示すように修正され得る。

したがって、８個にも及ぶ可能な割込ルーチンが示され
得る。

伝送、受信、および外部ステータス割込はこれらの割込
の出所である。各割込の出所は、第２図のチＶネルへに
チャネルＢよりも高い優先順位を持たせながら、そして
受信、伝送および外部ステータス割込に各チ１１ネルの
各々において優先順位が付されながら、プログラム制御
下において能動化される。

ＳＣＣボーレートジェネレータ：各チャネルＡおよびＢ
に対するボーレートジェネレータは、チャネルＡに対し
て２１０ａとしでおよびチャネルＢに対して２１０ｂと
して第２図に示されている。

したがって、各チャネルは、それ自身のプログラム可能
なボーレートジェネレータを含んでいる。

各ジェネレータは、１６ビット時定数を形成する２つの
８ビット時定数レジスタ、１６ビットダウンカウンタ、
および方形波出力を保証する出力上のフリップ−フロッ
プとから構成されている。このボージェネレータは、ボ
ーレートジェネレータをドライブするために８ＭＨｚプ
ロセッザクロックから引出された４ＭＨ２り０ツクを用
いている。

時定数レジスタのローディングは、特定の×１゜ｘ１６
．ｘ３２または×６４のボーレートでカウンタをトグル
させている。

デジタルフェーズロックループ　ＤＰ、、し　＝第３図
を参照すると、直列通信コントローラ２００は、ＮＲＺ
ＩまたはＦＭコード化を伴うデータストリームからクロ
ック情報を受取るために用いることができるＤＰＬＬユ
ニット２７１を有するものとして示されている。ＮＲＺ
　Ｉは、“反転された、非ゼロ復帰″である一方で、Ｆ
　Ｍ　”は周波数変調である。

第３図のＤＰＬＬ２７１は、通常データ速度の３２倍（
ＮＲＺ　Ｉ　）　＊タハ１６倍（ＦＭ）ｔ’あるクロッ
クによってドライブされる。ＤＰＬＬは、データストリ
ームとともにこのクロックを用いてデータから°゛受信
クりック′°を作成する。このクロックはその後、ＳＣ
Ｃ受信またはＳＣＣ伝送りロックとして、またはそれら
の双方として用いることができる。

入力−出力ポート：外部インターフェイスへのアクセス
をもたらすために、第４図に示されるように、１対のカ
ウンタタイマー並列人カー出カポ−ｔ−（ｃＩＯ）が設
けられている。これらのカウンタターｉ’ｖポートは、
°“Ｚ　１ｌｏｏ　　Ｔｅｃｈ　　Ｍａｎｕａ１゛°と
題されたＺｉｌｏｇの刊行物において説明されかつ７３
１５　　Ｄｅｌｌ　　Ａｖｅｎｕｅ　、　Ｃａｍｐｂｅ
ｌ、　Ｃａ　、９５００８のＺｉｌｏａ　　Ｃｏｒｐｏ
ｒａＮｏｎによッテ製造され１９８２年３月に発表され
たｚｉｌｏｇのチップ（Ｚ８５３６）の使用を通じて与
えられる。

このＣｒＯまたはカウンタ入力−出力ポート（第１図の
２０２ａ　、２０２ｂ　）は、汎用１／Ｏポートであり
、このポートは、２つの独立した８ビットの、２重バッ
ファされた双方向人力−出力ポートおよび余分な４ビッ
トｆ／Ｏポートを提供している。これらのタイプのポー
トは、プログラム可能な極性およびプログラム可能な方
向（ピットモードにおける）を特徴としており；それら
は１”キャッチャおよびプログラム可能なオーブンドレ
イン出力を提供している。

このＣＩＯ装置はまた、３つの１６−ピッドカウンター
タイマを含んでおり、その各々は、３つの出力デユーテ
ィサイクルと、４つに及ぶ外部アクセスラインとを有し
ている。これらのタイマは、“再トリガ可能”としてま
たは″゛再再トリガ不能上してプログラム可能である。

第４図のＣｌＯ４００は、パターン認識可能でありかつ
ポートにおいて特定のパターンを認識したときに“割込
″を発生する。

第４図に示されるように、カウンタ入力−出力装置によ
って提供された３つのＩ／Ｏポートが存在する：ポート
Ａ（４０７）およびポート８（４０８）は、８−ピット
汎用ポートである一方で、ポートＣ（４０９）は４−ピ
ット専用ポートである。、２つのポートの構成が利用可
能でありかつ（１）ピッ１−ポートおよび（］ＩＩハン
ドシェイクを伴うポートとして指定される。３つのこれ
らのポートのケベでは、ビットポートとしてプログラム
され得るが、しかしながら、ポートＡおよびＢのみがハ
ンドシェイクポートとして動作可能である。

ポートＡ（４０７）およびＢ　　４０８　　：２つの“
汎用′°８−ピットポートが存在し、これらは、ポート
［３（４０８）が、第４図のカランタイマ１（４０１）
および２　（４０２）への外部アクセスをもたらすよう
にプログラムされ得るという点を除いて同一である。い
ずれのポートも、単一または２重バッフ７ポート（入力
、出力または双方向）として、または各ビットの方向が
個別的にプログラム可能な゛制御ポート″として“ハン
ドシェイク″ドライブされるようにプログラムされ得る
。

ポートＡおよびＢ（第５図）の双方は、特定のパターン
が検出されたときに割込を発生させるパターン認識ロジ
ック４１２を含んでいる。パターン認識ロジック４１２
は、このポートの機能を°“優先割込コントローラ”と
同様のものにするようにプログラムされ得る。ポートＡ
およびＢはまた、ハンドシェイク能力を伴って１６ビッ
ト人カー出力ポートにリンクされ得る。

これらのポートの各々は、１２の制御およびステータス
レジスタを有しており、これらの能力を制御している。

各ポートのデータ経路は、３つの内部レジスタから成り
立っており、これらは：（Ｉ＞入力データレジスタ４１
１；（ＩＩ）出力データレジスフ４１０：　（Ｉ［［）
およびバッファレジスタ４１５である。

出力データレジスタ４１０は、ポートデータレジスタに
書込むことによってアクセスされる一方で、入力データ
レジスタは、ポートデータレジスタを読出すことによっ
てアクセスされる。２つのレジスタ（モード指定レジス
タおよび“ハンドシェイク″指定レジスタ）は、ポート
のモードを規定しかつもしもあるならばどのタイプのハ
ンドシェイクが用いられるべきかを特定するために用い
られる。

ポートＡおよびＢにおいて、°“パターン認識ロジック
”に対する参照パターンは、以下のように指定された３
つのレジスタ（図示せず）の内容によって特定される：
（工）パターン極性レジスタ；（ＩＦ）バクーン切換レ
ジスタ；および（［［）パターンマスクレジスタ。各ビ
ット経路の詳細な特性（たとえば、データの流れの方向
または経路が反転かまたは非反転か）は、データ経路極
性レジスタ、データ方向レジスタおよび特殊Ｉ１０制御
レジスタを用いてプログラムされる。

第５図を参照すると、カウンタータイマ人カー出力ＣＩ
ｏポートΔおよびＢの各々の詳細のブロック図が示され
ている。第５図において、内部データバス２１２に接続
された出力データレジスタ４１０および入力データレジ
スタ４１１が示されている。出力データレジスタ４１０
は、データマルチプレクサ４２０に接続され、このデー
タマルチプレクサ４２０は、パターン認識ロジック４１
２へまたは入力データレジスタ４１１へまたは出力バッ
ファインバータ４１８へ伝えられ得る出力を有するバッ
ファレジスタ４１５に接続されている。出力バッファイ
ンバータ４１８は、入力バッファインバータ４２２へ出
力を与えることができ、この入力バッファインバータ４
２２は、データマルチプレクサ４２０へまたはポートＢ
（第４図の４０８）のカウンタータイマ１および２へそ
れらの出力を与えることができる。第５図のポート制御
ロジック４１３は、内部データバス２１２との通信Ｊ！
１１間中に内部ポート制御またはハンドシェイク制御を
もたらすことがＣきる。

各ポートに対して、主制御およびステータスビットは、
“°コマンドおよびステータスレジスタ″と呼ばれる単
一のレジスタ内に集められる。ポートが一旦ブＯグラム
されると、これは、はとんどの部分に対してアクセスさ
れる唯一のレジスタである。初！ｆｌ設定を促進するた
めに、ポート制御ロジック４１３は、必要とされていな
いまたは要求されていない能力に関連するレジスタが無
視されかつプログラムされないように設計されている。

第５図のブロック図は、用いられるポート構成を例示し
でおりかつポートＡおよびポートＢ（第４図４０７およ
び４０８）に適用される。

・６゛のポートＣ（４０９）：第６図において、ポート
Ｃ（第４図の４０９）内に存在している専用“４ビット
レジスタ”が含まれでいる。このレジスタの機能は、ポ
ートＡ　（４０７）およびＢ（４０８＞の機能に依存し
ている。ポートＣ（４０９）は、他の２つのポートによ
って要求されたときにハンドシェイクラインを提供して
いる。

“要求／待機°′ラインはまた、ポートＣ（４０９）に
よってもたらされ、これにより、ポートＡ（４０７）Ｌ
ＢよびＢ　（４０８）による転送は、直接メモリアクセ
スユニットまたは第１Ｂ図の中央処理ユニットＣＰＵ３
０と同期がとられ得る。ハンドシェイクラインとして用
いられていないポートＣ（４０９）のどのビットも、入
カー出カラインとしてまたはカウンタタイマ３（第４図
の４０３）への外部アクセスラインとして用いることが
ひきる。

ポートＣの機能は、（ポートＡおよびポートＢにおける
場合と同様にアクセスされる内部入力データおよび出力
データレジスタに加えて）ポート△およびＢによって主
に規定されるので、ここでは、３つのビット−経路レジ
スタ、すなわもデータ経路極性レジスタ、データ方向レ
ジスタおよび特殊［１０制御レジスタ（図示せず）のみ
が必要とされる。

カラン９フ９４フ人カー出カニニット：第４図において
、Ｃｒ０４００における３つのカウンタ／タイマ４０１
，４０２．４０３はすべて、同一タイプのユニットであ
る。その各々は、１６ピツトダウンカウンタ、（ダウン
カウンタにａ−ドされた値を保持する）１６ビット時定
数レジスタ、ダウンカウンタの内容を読出すために用い
られる１６ビットカレントーカウントレジスタ、および
！ＩＩＩＩｌｌおよびステータスのための２つの８−ビ
ットレジスタ（すなわち、モード指定、およびカウンタ
／タイマコマンドおよびステータスレジスタ）から構成
されている。

４個に及ぶ゛ポートピン°′（カウンタ入力、ゲ−１−
人力、１〜リガ入力、およびカウンタ／タイマ出力）は
、各カウンタ／タイマ（第４図）に対する専用された外
部アクセスラインとして用いることができるａ３つの異
なるカウンタ／タイマ出力デユーティサイクルが利用可
能である。これらは：（Ｉ）パルスデューティサイクル
；（■）ワンショットデユーティサイクル；および（Ｉ
［［）方形波デユーティサイクルである。このカウンタ
／タイマの動作は、再トリガ可能または再トリガ不能の
いずれかとしてプログラムされ得る。

第７図に示されるように、各カウンタ／タイマは、内部
データバス２１２へ接続されかつ２つの時定数レジスタ
７１０および７１１を有しており、これらはカレントカ
ウントレジスタ７２０および７２１への出力を有してい
る１６−ビットのダウンカウンタ７１５に接続されてい
る。さらに、カウンタ／タイマ制御＋０シックユニット
７１２はポートからの入力ラインを有しておりかつ内部
パス２１２へ接続されている。

（’［０（カ　シタ／タイマ入力出カニニット）−・　
７η゛ＩＩｆｌＩロジック： 第１図のマイクロプロセッサ１１０は、Ｃｌ０４００（
第４図）割込制御ロジック２２２から割込信号を受取る
ことができる。Ｃ，Ｉ　Ｏ４００の割込制御ロジックは
、５つのレジスタ（図示せず）を提供しており、これら
は： （Ｉ）　　主割込制御レジスタ： （ＩＩ）　　カレントベクトルレジスタ；（ＩＩＩ）　
　（ＩＶ）および（Ｖ）　　割込ロジックと関連する３
つの割込ベクトルレジスタ。

ざらに、各ポートおよびカウンタ／タイマコマンドおよ
びステータスレジスタは、割込ロジックと関連する３つ
のビットを含んでおり・・・これらは、“°割込待ちＩ
Ｚ１１サービス下の割込′″および°“割−込能動化″
である。カラン９フ９４フ人カー出カニニットごとに１
つの割込が優先割込コントローラ（第１図の８００−）
入力をドライブし、割込コントローラは従割込コントロ
ーラとしてＣｌ０４００を認識するようにプログラムさ
れている。５ＣＣ２００のオペレーションと同様に、こ
の実施はＣｌ０４００の割込ベクトル能力を完全に使用
させでいる。

プログラム可能な間隔タイマ（ＰＩＴ　：第１図におい
て児ることができるように、ユーザインターフェイスプ
ロセッサは、Ｐ［Ｔ７００またはグログラム可能な間隔
タイマを含んでいる。これらは、間隔タイマとして用い
られる３つのカウンタ／タイマを取り入れている。各装
置は、３つの１６−ピッドカウンタ／タイマのＩ１０ア
クセス可能なセットから構成される８ＭＨｚプログラム
可能す間隔タイマである。これらのタイマは、Ｃｌ０４
００における３つのカウンタと機能的に同様に作動する
。Ｐ［７７００タイマの２つの出力はともに’　ＯＲ”
処理されかつ割込レベルを第１図の優先割込コントロー
ラＰＲＩ　ＴＣ８００ヘトライブする。

これらの２つのタイマの個々の出力はまた第４図のＣ［
０４００に経路指定され、これにより第１図のマイクロ
プロセッサ１１０は、どのタイマが割込を引き起こした
かを（ｃＩＯポートからの読出しを介して）判断するこ
とができる。他のタイマはまた、異なる割込レベルを介
してプログラム可能な優先割込コントロールＰＲｒＴＣ
８００を直接ドライブする。

ＰＴＴ７００（第１図のプログラム可能な間隔タイマ）
は、以下のように説明される６つの異なるオペレーシミ
ンのモードを有している：端末カウント上の出力； ハードウェア再トリガ可能ワンショット：速度ジェネレ
ータ； 方形波ジェネレータ： ソフトウェアトリガ可能ストローブ； ハードウェアトリガされたストローブ。

プロ　ラムｂ能な　先割込コントローラ８００　：第１
図および第８図において、プロゲラ可能な優先割込コン
トローラとして指定されたＰＲＩＴＣ８００を見ること
ができる。ユーザインターフェイスプロセッサ上に設け
られた多重割込を調整するために、この割込コントロー
ラ装置８００は組み入れられている。

プログラム可能な優先割込コントローラは、８つのＴｉ
ｌ能なフコ１込を取汲うことができかつ各割込に対する
個々のベクトルとともに各割込に対する優先順位を発生
する。

ユーザインターフェイスプロセッサ１００の種々の構成
要素は、マイクロプロセッサ１１０に割込信号を供給す
ることができる。割込のこれらの種々のクイブは次のと
おりである： （ａ）　　５ＣＣ１割込： （１１）　　５ＣＣ２割込； （ｃ）　　ＣｌＯ１割込： （ｄ）　　ＣｌＯ２割込； （ｅ）　　間隔タイマυ１込（８２５４）（ともにＯＲ
処理される）； （ｆ）　　間隔タイマ割込（８２５４）：（Ω）　フォ
アブレーン受信割込： （ｈ）　　ＤＬＩコントローラ割込。

これらの割込には、優先順位が与えられかつ割込コント
ローラ装置８００は、その対応する割込入力に応答して
マイクロプロセッサ１１０におけるサービスルーチンを
指すベクトルを出力するであろう。優先順位は、プログ
ラムされた制御下にあり、かつ優先順位のレベルを各入
力に割当てるために用いることができる。プログラム可
能な優先割込コントローラＰＲＩＴＣ８００は第８図に
おいてブロック図の形で示されている。

第８図のブロック図は、ＰＲＩＴＣ８００の基本的なエ
レメント、すなわち、ユーザインターフェイスプロセッ
サ１００の優先割込コントローラを示している。ここで
、データバスバッファ８１０は、内部バス２１２に接続
され【おり、この内部バス２１２は、割込マスクレジス
タ８２２への双方向接続を有している。マスクレジスタ
８２２は、イン−サービスレジスタ８２４へ、優先順位
分解器８２６へ、および割込要求レジスタ８２８へ通信
して内部バス２１２へおよび制御ロジック８２０へ出力
を与えている。ｉｌ＋ＩＩ　ｔｌｌｌ　Ｏシック８２０
は、読出／ｍ込ロジック８１２へおよびカスケードバッ
ファコンパレータ８１４へ出力を与えている。

カラン９フ９１フ人カー出カニニットＣｌ０４００およ
び直列通信コントローラ５ＣＣ２００は、ユニットの各
々に対して別々の゛割込肯定応答′″項を要求している
。マイクロプロセッサ１１０（８０８６）は、共通割込
肯定応答（ＩＮＴＡ）をドライブするので、別々の“割
込応答″信号をデコードする方法を実行する手段が設け
られていた。

ＰＲＩＴＣ８００割込：］　ン’ｒ−ｏ−５ハ、ＣｌＯ
４００および５ＣＣ２００の割込をあたかもそれらが他
の割込コントローラ装＠（゛カスケードモード′°と呼
ばれている）からの割込であるかのよに調べるようにプ
ログラムされている。これは、ＰＲｆＴＣ８００割込コ
ントローラに３−ビットフィールド（第８図のＣＡＳＯ
−ＣＡＳ２）を出力させ、このフィールドは従割込とし
てプログラムされた各割込レベルに対して独自のもので
ある。

これらの３つの出力はデコードされかつ５ＣＣ２００お
よびＣ１○４００ユニツトによって要求される別々の“
１．１１込肯定応答″としＣ用いられる。

これは、ＳＣＣおよびＣＩＯチップの割込ベクトル能力
を完全に利用している。

上述の３つのカスケード出力（第８図のカスケードバッ
ファ８１４から出力されるＣＡＳＯ，ＣＡＳｌ、ＣＡＳ
２）はまた、フォアプレーン（ＦＰ）にドライブされて
他の外部割込ｆ／Ｊ　ｍチップを使用させ、したがって
割込の量を１５タイプの割込に増大させることができる
。

図においＣ見られるように、ユーザインターフェイスプ
ロセッサ１００は、フォアプレーンコネクタ（ＦＰ２）
に接続されたバッファマイクロプロセッサインターフェ
イスを設けている。このインターフェイスは、ＵＩＰｌ
ｏｏを、このインターフェイスを介してアプリケーショ
ン従属ロジックに接続させている。必要なメモリ制御信
号はすべて、拡張されたメモリをもたらしているロジッ
クが実行され得るように与えられている。、ＬＪ　Ｉ　
Ｐ　１ｏＯの外部の入力−出力装置はまた接続され惺る
。

これらは、入カー出カニニットまたはＵｒＰ１００ヘメ
モリマツビングされたユニットであってもよい。

各々の割込はＵＩＰのプログラム可能な優先割込コント
ローラＰＲＩ　ＴＣ８００によって受取られる。それ以
上の割込は、ＵＩＰ割込コントローラカスケード出力（
第８図の８１４のＣＡＳｏ。

１．２）を用いる他のコン１−ローラを加えることによ
ってもたらされ得る。これは、８つに及ぶ割込信号の拡
張をもたらすことができる。非常に遅いアクセスタイム
を伴う装置に対して、（マイクロプロセッサ１１０から
引出された）“入力可能″は、フォアプレーン（ＦＰ２
）にもたらされ、これによりこれらのより遅い構成要素
はマイクロプロセッサのタイミングの制約に適合するこ
とができる。

マイクロプロセッサ１１０は、フォアプレーン（第１図
のＦＰ２）のＣＴＬパス上に存在する出力信＠　ＨＬ　
Ｄ　Ａ　／を有しているが；しかしながら、入力信＠Ｈ
○１−０は存在していない。これは、フォアプレーンＦ
Ｐ２に接続されたアプリケーション従属ロジックが、た
とえばＵＩＰ　　ＲＡＭアレイ１５０への直接メモリア
クセスを実行することができないということを意味して
いる。さらに、フォアプレーン上でいくつかの信号をド
ライブするバッファは常に能動化されかつそれらはＵｒ
Ｐマイクロプロセッサ１１０によってもまたはフォアプ
レーン（第１図のＦＰ２）に装着されたアプリケーショ
ン従属ロジックによっても不能化することができない。

ユーザインターフェイスプロセッサ基板のフォアプレー
ンコネククＦＰ２にもたらされた信号のグループが存在
する。これらの信号において、方向は、双方向に対して
日で示され二人力に対して■で示され：そして出力に対
して０で示される。

フォアブレーンコネクタ上の信号のリストは次のとおり
であるニ ーマイクロプロセッサアドレスバス（２００ピツト） 一マイクロプロセッサデータバス（１６ビ　　Ｂット） 一割込コントローラ力スケードパス（３ビ　　Ｏット） 一マイクロプロセッナ制陣信号 Ｂ　ＨＥ　／　　　−バイトハイ能動化　　　　　　Ｏ
ＲＤ／　　　　−読出ストロープ　　　　　　　ＯＷ　
Ｒ／’　　　　−書込ストロープ　　　　　　　ＯＭ／
１０　　−メモリ／１０　　　　　　　　００丁／Ｒ−
データ伝送／受信　　　　　　０△ＬＥ　　　　−アド
レスラッチ能動化　　　　０ＤＥＮ／　　　−データ能
動化　　　　　　　　０１−Ｉ　Ｌ　Ｄ八　　−保持肯
定応答　　　　　　　　０ＩＮＴ　　　　−割込（割込
コントローラへ　　■の入力） ＩＮＴΔ／　−割込肯定応答　　　　　　　　０ＲＤＹ
　　　　−レディ（待機能動化）　　　　　ｒ第９図に
おいてＤＬＩ／ＨＤＰコントローラの１０ツク図が示さ
れている。”　Ｄ　Ｌ　Ｉ　”という用語は゛データリ
ンクインターフェイス”を表わしている一方で“ＨＤ　
Ｐ　”という用語は°°上位従属ポート°′を表わして
いる。

データリンクインターフェイス（ＤＬＩ／１−ＩＰ）コ
ントローラ：第１図のＤＬＩ／１−ＩＤＰコントローラ
１８０は、第９図に示されたブロック構造によってより
詳細に示されている。

ＤＬＩコントローラは、゛インターフェイス′”を提供
しており、このインターフェイスは、゛°クリア°′お
よび゛自己テスト′”開始ロジックと、ＤＬ［送信／受
信レジスフ９２２と、バーストカウンタ９１６と、バー
スト終了ロジック９２６と、水平パリティワード（ＬＰ
Ｗ）ジェネレータ９２３と、垂直パリティ発生および経
路指定と、要求および５Ｉｌ！急要求ロジツクと、ＤＬ
Ｉ／マイクロプロセッサ通信ロジックとから構成されて
いる。

パリティを伴う２４ビットステートマシン（９２５およ
び９ｏＯ）は、これらのデータエレメントから条件を受
取りかつこれらのデータエレメントを制御する。マイク
ロプロセッサ１１０はまた。

これらのエレメントの各部からステータスを受取りかつ
これらのエレメントの各部を制御している。

第９図はまた、Ｄｌｌ／ＨＤＰインターフェイスのブロ
ック図を示している。データバス９０９は、制御ス［−
ア９１０と、ｌ−Ｉ　Ｄ　Ｐレジスタ９１１と、Ｄ　Ｌ
　Ｐステータス送信／受信レジスタ９１２と、Ｄ　Ｌ、
　Ｐ要求／アドレスロジック９１３と、デークラッチ９
１４と、ホストポインタ９１５と、バーストカウンタ９
１６とを接続している。制御ストア９１０は、条件セレ
クタ９１７へおよびパリティチェック回路９１８へ信号
を与える出力をイエしている。

データラッチ９１４は、ＤＬＩ送信／受信レジスタ９２
２へのデータバス接続を有している。ホストポインタ９
１５は、垂直パリティジェネレータチェッカ９２３に接
続されたＲＡＭ９２０にアドレスを与えている。

マイクロプロセッサアドレスバス１１０ａは、アドレス
バッフＦ９１９およびデバイスデコーダ９２１へ接続さ
れている。

クリア／−己テスト開始：゛°クリア′°および゛°自
己テストパ初ｌｌ１１設定ロジック（第１図の１１２１
）は、種々のタイプのクリア信号および自己テスト信号
がいつ要求されるかを検出している。

第１図（プログラマブルアレイロジック）のクリア／自
己テストＰＡＬ１１２ｉによって検出されたクリア信号
は以下のとおりである： ＬＣＬＣＬＲ・・・ローカルクリア ＭＳＴＲＣＬＲ・・・主クリア ５ＥＬＣＬＲ・・・選択クリア ＰＬＩＰＣＬＲ・・・パワーアップクリアＰＳＳＣＬＧ
・・・経路選択モジュール発生クリアこれらの信号はク
リア自己テストＰΔＬ１１２１よって受取られかつラッ
チされ、さらに自己テストＰＡＬ　（１１２＋　＞によ
ってマスク不能割込が発生し、したがってクリア状態が
発生したことをマイクロプロセッサ１１０に知らせる。

マイクロプロセッサ１１０はその侵、このＰＬ△（１１
２１）を読出しかつどの状態が発生しかつその結果どの
ような処置をとるべきかを決定することができる。

クリア自己テストＰＡＬ（１１２ｉ）はまた、マイクロ
プロセッサ１１０リセツト信号を制御する１幾能を実行
する。ｕ＋ｐｉｏｏは、以下の条件に対してリセットし
かつクリアする： （Ｉ）　　ＰＵＰＣＬＲ・・・パワーアップクリア；（
Ｕ）　　フォアブレーンバドルカード−装着されたブツ
シュ−ボタンクリア； （Ｉｌ１）　　選択的クリアのジャンパ選択可能Ａブシ
ョン（ＳＥＬＣＬＲ）： （ＩＶ）　　他のすべてのクリア信号は、８０８６マイ
クロブロセツザ（第１図の１１０）のマスク不能割込を
発生する。

ダイナミックＲＡＭパリティエラー信号がクリア自己テ
ストＰΔＬ（１１２ａ）に組み入れられている。これは
また、マスク不能割込を発生しかつマイクロプロセッサ
１１０によって読出されてクリア信号またはパリティエ
ラーのいずれがＮＭ■割込を引き起こしたかを判断する
ことがぐきる。

ＤＬＩ送信／受信レジスタ：第９図において、Ｄ　Ｌ　
Ｉ送信／受信レジスタ９１２および９２２は、２つの２
９１７Ａ双方向レジスタ／ラツチにおいて実現される。

この２９１７Ａは、９０１　　Ｔｈ。

ｍｐｓｏｎ　　Ｐｌａｃｅ、　Ｐ、　Ｏ，Ｂｏｘ　　４
５３．３　ｕｎｎｙｖａｌｅ、　Ｃａ　、９４０８６に
住所を有するアドバンスト・マイクロ・ディバイシーズ
・インコーホレーテッド（Ａ　ｄｖａｎｃｅｄ　　Ｍ　
１ｃｒｏ　　［）　ｅｖｉｃｅｓ、　　ｒ　ｎｃ。

）によって製造されたレジスタ／ラッチであり、２９１
７Ａユニツトは、アドバンスト・マイクロ・ディバイシ
ーズ・インコーホレーテッドによって１９８１年に発行
された“バーｒポーラマイクロプロセッサロジックおよ
びインターフェイスデータブック（Ｂ　１ｐｏｌａｒ　
　ｌｖｌ　１ｃｒｏｐｒｏｃｅｓｓｏｒ　　Ｌ−ｏｑｉ
ｃａｎｄ　　Ｉｎｔｅｒｆａｃｅ　　［）　ａｔａ　　
３　ｏｏｋ　）　”において説明されている。ＤＬＩス
テータスバス（第９図）上への°゛出力能動化”は、”
　ＣＯＮ　Ｎ　［ＣＴ　”と呼ばれる信号および信号“
’［０３ＮＤ’″によって発生する。

この制御信号（ｃＯＮＮＥＣ下およびｌ０８ＮＤ）は、
要求ロジック９１３において発生する。

Ｃ０ＮＮＥＣＴおよび“”ＤＬＰ要求゛′の組合わせは
、ＤＬｒバッフ１９２２に対して°“出力能動化パを発
生し、したがって接続されたデータリンクブロセッナＤ
ＬＰからＤＬＩデータバス（第１Ｃ図および第９図）上
にデータをドライブする。マイクロプロセッサ１１０は
また、“’ＤＬＰ要求°′を、°゛偽″セットするとと
もに、゛真°′として送信することができる。

ＤＬＩからデータを受信して受信レジスタ９２２へ与え
る“ラッチ能動化″は、信号ＡＦ（同期５ＴＩＯＬ）に
よって制御される。ＤＬＩ送信レジスタへのデータのク
ロッキングが、Ｄｌｌステートマシン（９２５および９
１０）によって制御される。”　Ｐ　Ａ　Ｌ　”の用語
の使用は、°゛プログラマブルアレイロジツクを示すも
のである。

ＤＬ［バースト力　シタ９１６：第９図のバーストカウ
ンタ９１６は、８−ピットアップ−カウンタとしてプロ
グラムされたＰＡＬとして実現される。それは、マイク
ロプロセッサ１１０によって読出されかつロードされ、
カウント−能動化がＤｌｌステートマシン（９１０，９
２５＞によって発生する。ＢＵＦＦＵＬとして指定され
たオーバフローの用語はまた、カウンタがオーバフロー
するときに“バースト出力゛を発生するバーストカウン
タ９１６によって発生される。

バースト終了ロジック９２６は、信号ＴＥＲＭ（終了）
、信号ＢＬＪＦＦｕＬ　（バーストカウンタの実行）、
および信＠５ＴＩＯＬ＜ストローブＩ１０レベル）を使
用する。これらの信号は、Ｄし！ステートマシン（９２
５，９１０）に条件入力を与えて、バーストフリップ−
フロップ９２６をリセットするとともにバーストモード
を停止するために用いられる。

水平パリディ発生／チェック：パリティチェック回路９
１８は、２つのＰＡＬ（９２３）で実現される水平パリ
ティジェネレータを提供しており、これらの２つのＰＡ
Ｌは、水平パリティワード（ＬＰＷ）Ｉ算を実行するよ
うにプログラムされている。データパイプライン化ラッ
チ手段は、内部ＤＬＩデータバス９０９（第９図の“Ｄ
　Ａ　Ｔ　Ａ　”）上のタイミング要求と適合させるた
めに用いられる２つのラッチ９１４および９２３から構
成されでいる。

第１図のマイクロプロセッサ１１０は、クリアを制御し
かつＬＰＷジェネレータ（９２３）からのＮＥＱＺＥＲ
Ｏステータスを検査する。ＤＬＩステートマシン（９１
０，９２５）は、水平パリティワードＬＰＷジェネレー
タ９２３の積算および読出しを制御する。“バイブライ
ン化ラッチ能動化”（９２３）はまた、ＤＬＩステート
マシン（９１０，９２５＞によって制御される。

垂直パリティ発生ヂエック：垂直パリティ発生および経
路指定は、カッド２×１トライステートマルチプレクサ
９２２を伴う２つの９−ピットバリディジエネレータに
よって実行される。双方向レジスタ／ラッチ（２９１７
Ａ＞は、ＤＬ［データバス（第１図）上でパリティビッ
トを送信しかつ受信するために用いられる。

垂直パリティは、マイクロプロセッサシステム１１０か
らデュアルポートＲＡＭ９２０へ占込むときに発生しか
つパリティＲＡＭ９２０へ書込まれる。垂直パリティは
、Ｄｌｌインターフェイス９２２からデュアルポートＲ
ＡＭ９２０へ書込むときに検査されかつ実際のＤＬＩパ
リティはパリティＲＡＭ９２０へ書込まれる。

垂直パリティは、ＤＬＩ送信／受信レジスタ９２２へ読
出すときにパリティＲＡＭから読出される。フリップ−
７０ツブは、パリティチェックの結果をストアするため
に用いられかつ垂直パリティエラーステータス信号（Ｖ
ＰＥＲＲ）をマイクロプロセッサ１１０へ発生するため
に用いられる。

ＶＰＥＲＲは、マイクロプロセッサ１１０によって読出
されるステータス入力である。

ＤＬＰに対する要求ロジック：要求および緊急要求ロジ
ックは、要求ＰＡＬ９１３において処理される。マイク
ロプロセッサ１１０は、ＤＬＰ要求信号の送信および除
去を制御する。この要求は、ＤＬｒ（第１Ｃ図）からの
緊急要求入力をモニタしてＤＬＩバックブレーン（第１
Ｃ図）上に他のデータリンクプロセッサからの緊急要求
が存在するときにＬＪＩＰ要求を除去させる。

信号ｒＯ８ＮＤ　（入力−出力送信）もまた、要求ＰＡ
Ｌ９１３によって発生する。信号ｒＯ８ＮＤは、Ｕ　Ｉ
　Ｐ　１００がナービスを要求しがっ信号Ｃ０ＮＮＥＣ
Ｔが″゛真′°のときに自動的にセットされる。この状
況は、Ｕ　Ｉ　Ｐｌ　００が記述子リンクを第１Ｂ図の
ホストコンピュータ３０に戻すときに発生する。この信
号ｌ０３ＮＤはまた、マイクロプロセッサ１１０によっ
てセット可能である。

システム初期役 第１Δ図、第１Ｂ図、第１Ｃ図および第１Ｄ図の引用は
、ユーザインターフェイスプロセッサ（ＵＩＰｌｏｏ）
のシステムネットワーク接続と、プロセッサインター７
エイスカード４０．オペレータのディスプレイ端末１０
０ｔ、電ｍ　ｆｌｌ　ｉｌｌカード５０および電源モジ
ュール５０ｐ、モデム５０ｍおよび遠隔サポートセンタ
５０ｒ　、などのシステムネットワークにおける他のユ
ニットとの関係とを示しており、これらの伯のユニット
はすべて第１Δ図に示されている。

第１Ｂ図において、上位従属ポートＨＤＰ５００および
びＩ／○サブシステム５００ｓおよび拡張ｒ／○ベース
５００ｅに対するユーザインターフェイスプロセッサ１
００の関係が示され、主プロセッサ３０．メモリバス３
０＋ｅおよびメモリ制御ユニット３２およびメモリ記憶
カード３４に対する接続がさらに示されている。

第１Ｃ図はさらに、プロセッサインター７エイスカード
４０、主ホストプロセッサ３０．メモリ制御ユニット３
２および上位従属ポート５００に対するユーザインター
フェイスプロセッサ１００の他の相互接続関係を示して
いる。

第１Ｄ図は、プロセッサインターフェイスカード４０お
よび主ホストプロセッサ３０に関するユーザインターフ
ェイスプロセッサ１００のインターフェイス関係を示し
さらに、デーリンクプロセッサ１００ｄのグル−プ、メ
インテナンスカード１００ｍ、ローカル端末１００ｔお
よび電源制御カード５０および遠隔サポートリンク５０
＋ｒとの関係を示している。

ユーザインターフェイスプロセッサ１００は、システム
ネットワークのオペレーションおよび特に°゛初ｌｌ１
１設定″において重要な役を果たしている。

第１Ａ図、第１Ｂ図、第１Ｃ図、および第１Ｄ図に示さ
れたコンピュータネットワークシステムは、はぼ３分間
で“′電源−オン″シかつ初期設定するであろう。ハー
ドウェアおよびソフトウェアが適正にシステム内に設立
されたときに、゛電源−オン′°シーケンス期間中にオ
ペレータの介在は要求されない。このシーケンスの動作
機能および発生するかもしれない例外的な条件を扱う方
法は以下に議論されている。

電源−オン：コンピュータキャビネットの上部左手の隅
に電源ボタンが配置されており、このボタンを押すこと
によって、システムの税在の状態に従って、′電源−オ
ン”または″電源−オフ′。

シーケンスのいずれかを開始させるであろう。

゛電源−オン゛°ボタンは、電源を、キャビネット内に
組み込まれたシステムの主プロセツサ３０へおよびディ
スク−システムユニットへ接続するであろう。電源−オ
ンシーケンスが良好に完了されるために少なくとも１つ
の作動可能な組み入れられたディスクが存在することが
要求される。

電源が良好に確立された後に、ＵＩＰメインテナンスサ
ブシスデムは、″゛電源−アツブ”シーケンスの次の段
階を取扱うためにシステムネットワークを制御するであ
ろう。

コンピュータメインテナンスサブシステム自己ＬＬＬ：
コンピュータメインテナンスサブシステムはまず、それ
自身の処理エレメントおよびメモリが動作可能であると
いうことを確認するために“自己テスト°′を実行する
であろう。したがって、第１Ａ図において、自己テスト
手順は、マイクロブロセッザ１１０．タイマ７００．メ
モリＥＰＲＯＭ１７０およびＤＲＡＭｌ　５０、および
ＤＬＩ／ＨＤＰコントローラ１８０を確認するように発
生するであろう。この自己テストは、わずか数秒間を必
要とするだけであり、もしも自己テストルーヂンが関係
しているすべてのユニットを良好に通過するならば、そ
のときはオペレータのディスプレイ端末コンソール１０
０ｔ　　（第１Ａ図）にパグリーティング（（Ｉｒｆ３
ｅｔｉｎＯ）　”が表示されるであろう、。

システム初期設定の開始：説明されたコンピュータネッ
トワークにおいて、この初期設定は、はぼ３分間の時間
を必要とするであろう。もしも“読出し″が数秒以内に
コンソールディスプレイ１０ｏ【上に現われなければ、
そのときはメインテナンスサブシステムは作動不能であ
り以下の問題点に３ｆｆ遇しているらしいということが
示される；（ａ）　　外部電源がコンソールキャビネッ
トに供給されていない。電源を回復しかつ°“電源−オ
ン′°ボタンを再度押すことが必要である。

（６）”自己テスト″手順が故障している。

゛電源−オフ／’ｆｆｔ源−オン′ボタンを別の時に再
度押すことが必要である。ここで、○ＤＴスクリーン１
００を上にグリ−ティングを表示する繰返される故障は
、システムのハードウェアまたはファームウェアに問題
があることを示している。

（ｃ）　　メインテナンスサブシステムからオペレータ
のコンソール１００ｔへの“接続°′にいくつかの問題
点が存在している。ここで、オペレータの端末１ｏＯ℃
は適正に電源が供給されかつ調整されているということ
を確認しかつコンピュータキャビネットから端末１００
【へのケーブルのプラグが確実に端末に差し込まれてい
ることをチェックすることが必要である。このチェック
がなされた優に、“電源−オフ／電源−オン“ボタンを
再度押すことが必要である。

メインテナンス丈プシステムソフトウェアのローディン
グ：メインテナンスサブシステムはＢ○ＯＴ　　Ｃ０Ｄ
Ｅとして指定されたファイルからそれ自身のソフトウェ
アをロードすることが必要であり、このコードは、第１
Ｂ図の５ｄにおけるデータリンクインター７エイスライ
ンによってユーザインターフェイスプロセッサ１００に
接続される組み入れられたディスク上に配置されている
。

利用可能なりＯＯＴ　　Ｃ０ＤＥフアイルが存在しなけ
れば、そのときは使用するために１つのファイルが作り
出されなければならない。通常、このファイルは数秒間
でロードされた利用可能なそして要求されたソフトウェ
アであり、その俊才べレータは、コンソールディスプレ
イ上に簡単に現われるメツセージを蜆察することによっ
てＢＯＯｒ　　Ｃ０ＤＥフアイルが見い出されたこと認
識することがひきる。これらのメツセージは次のように
現われるであろう： ＢＯＯＴ−ＤＬＰ　　ｘｘ ＢＯＯＴ−ＵＮＩＴ　　ｘｘｘ セクターアドレス　ｘｘｘｘｘ ［３００Ｔ　−Ｄ　Ｌ　Ｐ　、　Ｂ　ＯＯＴ　−ユニッ
トｔ３　ヨＵセクターアドレスレ二対して番号が現われ
るときに、したがってＢＯＯＴ　　Ｃ０ＤＥフアイルを
含むユニットが選択される。

さらに、スクリーンの底部におけるステータスライン（
ユ、“°メインテナンスソフトウェアのローディング″
を示すであろう。

ＢＯＯＴ　　Ｃ０ＤＥのロードの失敗：メインテナンス
ソフトウェアのロードのどのような失敗もオペレータの
ディスプレイスクリーン上に表示されるであろう。スク
リーンの底部におけるステータスラインは、失敗の原因
を示しかつオペレータが何らかの処置を行なうことを要
求するであろう。

したがって、表示される故障の可能な原因は次のとおり
である： （ａ　）　　ＢＯＯＴユニットが見い出されなかった； （ｂ　）　　入カニニットＸＸＸ上でＢＯＯＴ　　Ｃ０
ＤＥフ？イルが見い出されなかった。

（ｃ）　　入カニニットｘｘｘがレディではなかった。

この結果、オペレータは、有効なユニット番号を特定す
るように命じられるであろう。オペレータは次に、適当
なユニットが電源−アップでありかつ進行可能であると
いうことを確認しなければならず、その侵オペレータは
用いられるべきユニット番号をタイプインすることがで
きる。メインテナンスＩ１０構成は、コンソール上に表
示されて、ＢＯＯＴ　　Ｃ０ＤＥフアイルを見い出しま
たはアクセスする最後の試みにおいて見い出されたユニ
ットのセットをオペレータに示すであろう。

もしも正しいユニットがテーブルに現われなければ、そ
のときは第１Ｂ図のＩ１０サブシステム５００Ｓに問題
があるように思われる。

もしもユニットがテーブルに存在するが、ＢＯＯＴ　　
Ｃ０ＤＥフ？イルが特定ユニット上で見い出されなけれ
ば、そのときはＢＯＯＴ　　Ｃ０ＤＥフアイルはその特
定のユニット上では決して作り出されないように思われ
る。

曲の可能性は、問題のディスクが破損しておりまたは劣
化しているということであり、オペレータはその侵、そ
のようなディスクが１つ存在するならばバックアップユ
ニットを特定すべきであり、ざらなければ説明されたコ
ンピュータネットワークシステムに与えられたＢＯＯＴ
　　Ｃ０ＤＥテープからソフトウェアをロードすべきで
ある。

もしも゛バックアップ”　ＢＯＯＴユニットが存在すれ
ば、イれは、試みるべき次のユニットとして特定される
。しかしながら、もしもＢＯＯＴユニットが見い出され
なければ、そのときは、そのリストは既にサーチされて
しまっているので、■１０構成のテーブルに既に表示さ
れたユニットの１つを試みることは有益ではない。予想
されるＢ００Ｔユニットが作動可能なことを確認し、も
しそうでなければ、ＢＯＯＴユニットを動作可能な状態
にもって行くように処置することが必要であり、その侵
オペレータはユニット番号を特定することによってその
オペレーションを再度式みるべきである。

ＢＯＯＴ　　Ｃ０ＤＥユニツトが配置されるがしかしパ
リティエラーがソフトウェアのローディングＩＩ］間中
に遭遇されるということも起こりつる。

このような状況が発生するときに、オペレータは、他の
ＢＯＯＴユニットを特定するように命じられるであろう
。したがって、バックアップユニットは、存在のかつ利
用可能なものが存在すれば、特定されるべきである。

もしもソフトウェアのローディングがメインテナンスサ
ブシステムメモリにおけるエラーのために一貫して失敗
するならば、システムは、゛電源−オン′′シーケンス
が良好に完了される前に故障したエレメントを交換する
ようにサービスされなければならない。

のテープローディングのためのこの手順は、ＢＯＯＴユ
ニットの破滅的な損失（たとえば、ヘッドの破損）の場
合またはもしもコンピュータシステムがそのＢＯＯＴユ
ニットを決して初期設定しない場合にのみ必要である。

もしも、ＢＯＯＴコードファイルが利用可能でなければ
、メインテナンスサブシステムは゛テープロード″され
なければならない。この手順は、メインテナンスサブシ
ステムで見ることができるテープユニット上に最初に８
００丁　Ｃ０ＤＥテープを装着しぞの後このユニットを
ＢＯＯＴユニットとして特定することにより実行される
（オペレータのコンソール１００を上のスクリーンはそ
の後オペレータがそれを特定するまで待機すべきである
ン。

メインテナンスサブシステムはその後、ディスクユニッ
トよりもむしろテープユニットから作動するであろう。

テープユニットは、後続のファイルを読出させるために
初ＩＩ設定シーケンスを通じて装着された状態に留まら
なければならない。ＭＣＰ（主制御プログラム動作シス
テム）は最終的に活動しているときに、オペレータは、
組み入れられたディスク上でＢＯＯＴ　　Ｃ０ＤＥフア
イルを作り出さなければならず、再度システムの゛電源
−オフ／電源〜オン″スイッチを始動しなければならな
い。゛°電源−オン゛″の次のおよびすべての後続の使
用はディスク上でＢＯＯＴ　　Ｃ０ＤＥフアイルを見い
出しかつ使用し、したがって８００７　　Ｃ０ＤＥテー
プはその後取り外される。

システムマイクロコードのローディング：次のステップ
は、電源−オンシーケンスにおいて自動的に実行される
。このステップは、ＢＯＯＴ　　Ｃ０ＤＥフアイルから
のくまたはシステムがテープロードされているかどうか
に依存してテープから）コンピュータシステムマイクロ
コードをローディングすることである。

オペレータのスクリーンの底部における“ステータスラ
イ・ン°°はこの状態を示すであろう。このローディン
グは、はぼ３０秒を要するであろう。

もしもローディングが失敗すると、その理由はその後デ
ィスプレイユニット１００ｔのコンソールに示されるで
あろう。もしもこの失敗がＢｏＯＴユニット上のＩｌｏ
の問題によるものであれば、そのときはオペレータは、
可能ならばバックアップ８００Ｔユニツトを特定するこ
とによってシステムを再開すべきである。

もしもプロセッサ３０の１ｌＩＩＩｔＩＩストア（シス
テムのマイクロコードがストアされるメモリ）における
エラーのためにローディングが失敗すれば、そのとぎは
故障したエレメントはサービスされなければならない。

システムの信頼性テスト：システムのマイクロコードが
ロードされた後に、信頼性テストがコンピュータネット
ワーク上で実行されるであろう。

このテストはそれぞれ約３０秒を要し、プロセッサ３０
における制御ストアが適正にロードされていることおよ
びシステムの処理エレメントが作動可能であるというこ
とを示す。このシステムは主制御プログラムをＢＯＯＴ
可能である。

動作システムの初ｆｌｌｌＨ定：この点で、メインテナ
ンスサブシステムは、電源−アップシーケンスにおいて
実行するために残されたもう１つのタスクを有している
。ここで、このタスクは、”　Ｓ　ＹＳＴＥＭ／ＵＴ　
Ｉ　ＬＯＡＤＥＲ”として指定されたプログラムをコン
ピュータシステムにロードしなければならない。このプ
ログラムはＢＯＯＴＣＯＤＥファイルからロードされ、
さらにこれは約３０秒を要する。

ＳＹＳＴＥＭ／Ｕ　Ｉ　ＴＬＯＡＤＥＲプログラムのロ
ードのどのような失敗も、ＢＯＯＴユニットに関するＩ
ｌｏの問題またはいくつかのシステムの問題によるもの
である。故障した場合に、問題点の原因はオペレータの
コンソール１００℃上に表示されるであろう。その後、
オペレータは、バックアップＢＯＯＴユニット上で゛電
源−オン゛シーケンスを再開するかまたは故障したエレ
メントをサーごスするかのいずれかによって適当な処置
を行なわなければならない。

メインテナンス原理 コンピュータシステムネットワークにおける初期設定お
よびメインテナンスに対する要求は類似しているので、
この類似性は、アクセスインターフェイスハードウェア
を共用することによってコストを１４に有意義に減少さ
せるために利用されている。初！ｆｌ　１定のためのお
よびメインテナンスのためのハードウェアの共用は、局
所的にまたは遠隔的に故障を報告させかつ回路の小さな
機能的なピットのみによって初期設定を生じさせる。

この共用されたハードウェアの他の利点は、システムネ
ットワーク全体におけるサブシステムのすべてに対する
高度の可視性である。この直接的な可視性は故障および
故障の解決に対する優れた分析をもたらしている。

コンピュータネットワークシステムのための初期設定お
よびメインテナンス機能のアクセスおよび実現可能性は
、ユーザインターフェイスプロセッサ１００の使用を通
じてもたらされる。

ここに開示された特定のコンピュータネットワークシス
テムは以下の項目から構成されている：データカードお
よび制御カードを含む主中央プロセッサ； メモリ制御ユニット（ＭＣＬＪ）： 上位従属ポート（）−ＩＤＰ）； データリンクプロセッサ（ＤＬＰ）。

基本的にこの開示されたコンピュータネットワークのメ
インテナンスおよび初期設定サブシステムである゛メイ
ンテナンスサブシステム′″は、以下の項目から構成さ
れている： ユーザインターフェイスプロセッサ１００：プロセッサ
インターフェイスカード（ＰＩＣ）：電源制御カード（
ＦＣＣ）。

診断要求： 上述のコンピュータシステムネットワークにおいて診断
ルーチンが発生するために、いくつのかパラメータおよ
び要求が含まれている。これらは＝（ａ　）　　すべて
の診断テストは局所的および遠隔的の双方で実行されな
ければならない（そしてそれらは同じフォーマットで現
われかつ同じコマンドを受入れなければならない）； （ｂ　）　　診断テストはどのようなシステムの故障も
°゛カード″レベルまたは゛カード″レベルにおいて分
離しなければならない； （ｃ）　　ｍ％テスト・は、エンジニアリングデバッグ
をナル−１−シ、顧客の位置をサポートするために、そ
してテストエンジニアリングのために使用可１指でなけ
ればならない。

初ｌｌｌ１設定要求： 以下のエレメントは、開示されたコンピュータネットワ
ークの初期設定のために必要である：（ａ　”）　　シ
ステムの初期設定は、局所的な位置および／または遠隔
的な位置のいずれかから実現可能である； （６）　　システムの初期設定は、どのような種類のオ
ペレータの介在もなく、すなわち局所的な位置における
オペレータなしに可能であり得る；（ｃ）　　初期設定
期間中の構造的な故障（相互接続およびラインの故障）
は、マシーンの完全性に反する検出がなされ１ｑる前に
検出され得る。

テストオペレーション： このシステムに含まれる診断プログラムは、２つの主要
な機能を有しており、第１の機能はどの良好に規定され
たサブシステム上でも信頼性テストとして機能すること
であり；第２の機能は信頼性ルーチンによって検出され
たどの故障も特定のカードユニットの位置に分析するこ
とである。

ｌ匡り入Ｌ： マイクロプロセッサを有するすべてのサブシステムは自
己テストを実行できなければならない。

マイクロプロセッサを有しないこれらのユニットのため
に、自己テストのための診断アクセスハードウェアが各
プリント回路基板上に設けられている。自己テストは、
情報を与えてプロセッサインター７エイスカード４０を
介してテストをドライブするユーザインターフェイスプ
ロセッサ１００と接続することによって実現される。

システムテスト： これらのテストは、システムレベルにおいてダイナミッ
クにテストするための手段をもたらす診断テストとして
ｒＭ発されている。このダイナミックテストは、ブロセ
ッナインターフェイスカード４０のイベントアナライザ
とプロセッサインターフェイスカード４０のヒスドリフ
アイルとを組み入れている。

故障のタイプ： このシステムにおいて検出されるべき故障のタイプは、
故障を検出するために要求されるテストのレベルと、故
障を訂正するのに要求される熟練のレベルと、故障が検
出される時間とによって分類される。コンピュータシス
テムネットワークにおける検出のために４つの故障のタ
イプが考えられる。

故障タイプ■：これらのタイプの故障は、電源−アップ
の失敗；コンソールユニツト（オペレータのディスプレ
イ端末）上での無応答；または発生する動作的な問題の
解決の失敗などの故障である。

ここで、容易に利用可能な診断プログラムではなく、ま
たは１つ以上の故障が存在している。コアロジック回路
に故障が存在する可能性が高い。

このタイプの故障は、遠隔サービスヒンタから確認する
ことはできない。

故障のタイプ■：これらのタイプの故障は、ロジックカ
ードおよび故障を特定するコンソールメツセージが表示
されるときにシステムの初期設定時に検出される。タイ
プ■の故障はまた、診断プログラムを実行しているとき
に検出され、ここで同一のコンソールメツセージが表示
される。

このタイプの故障の特徴は、構造的な故障・・・１にお
けるスタック（ｓｔｕｃｋ　）　、　Ｏにおけるスタッ
クまたは短絡回路である。このタイプの問題の訂正は単
に、メインテナンスディスプレイコンソール上で求めら
れるカードを交換することを要求している。

故障のタイプ■： タイプ■の故障は、メインテナンスログにおいて報告さ
れた多数の装置の故障；初期設定するための主制御プロ
グラム（ＭＣＰ）の故障；停止−ロードによってクリア
されない連続的なダンプ；および／または内部診断（Ｅ
−モード診断）プログラムを実行することによって表示
されるエラーメツセージによって検出される。

このタイプ■の故障の特徴は二周辺装置の故障またはメ
モリユニットの故障であり；遠隔サービスセンタから確
認することができる故障である。

このタイプの問題における訂正のための要素は、周辺装
置の調整またはロジックカードの交換またはこれらの双
方を含んでいる。

故障のタイプ■Ｖ：このタイプの故障の例は、マシンチ
ェックによって引き起こされるシステムダンプ；または
特定のイベントに関してデータを捕獲するイベントトラ
ップである。

このタイプの故障の特徴は：データに従う故障、断続的
なハードウェアの故障またはソフトウェアの故障である
。しかしながら、これらの故障は、それらが遠隔サポー
トセントから確認され得るものでなければならない。こ
のタイプの問題は、訂正に高度の熟練を要する。この問
題は、実行されているシステム状況においてまたはダン
プの分析ににってのみ特定され得る。

テストレベル： 含まれている診断テストは、４つのレベルに分割され、
ここでその各々は特定の故障タイプを扱うことを意図す
るものである。一般に、テストケースの実行は、テスト
が完全に独立したロジックを扱いまたはカバーするため
に用いられなければ、先行しているテストケースの良好
な実行に依存する。各テストケースは、予めテストされ
ていないハードウェアの使用を排除するように構成され
ている。

ベーシックボードテストおよび自己テストレベル１： このタイプのテストは、含まれるハードウェアにおける
構造上のおよび機能上の信頼性の最小限のレベルを得る
ために用いられる。その目的は、システムの電源−アッ
プ期間中の初期設定経路を確認して、デバッグ期間中に
信頼性テストとしておよびその後で製造テストとして機
能することである。これらのテストは、ＵＩＰ（ベーシ
ックボードテスト）またはオンボードマイクロプロセッ
ザステートマシン（自己テスト）のいずれか上で実行さ
れている診断コードを用いる。

レベル１テス［・は、主中央プロセッサ３０、メ［り制
御ユニット３２、上位従属ポート５００、およびプロセ
ッサインター７エイスカード４０を含むテストをカバー
しており、これによりこれらの４つのユニットの各々に
は、ユーザインターフェイスプロセッサ１００によって
ドライブされるベーシックボードテストが与えられる。

レベル１テストはまた、オンボードマイクロプロヒッサ
ユニットによってドライブされる“自己テスト″として
規定される一定の他のユニットをもカバーしている。マ
イクロプロセッサを介して自己テストが与えられるこれ
らのユニットは、ユーザインターフェイスプロセッサ１
００．？ｌｆ源制御カード５０、記憶モジュールディス
ク−データリンクプロセッサ、プリンタテープ−データ
リンクプロセッサおよびデータ通信データリンクプロセ
ッサである。

マイクロ−コード化診断−レベル２： これらのテストは、制御された状況でザブモジュール間
の相互作用をテストすることによって主フレームハード
ウェアにおけるより高いレベルの信頼性を得るために用
いられかつメモリサブユニットの使用として使用される
。これらのテストは○ＨＮＥマイクロコードに書込まれ
かつ通常のクロック速度（４ＭＨｚ　）で中央プロセッ
サ３０上で実行され、ユーザインターフェイスプロセッ
サ１００上で実行されているドライバは、テストケース
の実行を制御しかつその結果をモニタする。

これらのレベル２テストは、以下の項目をカバーしてい
る： （ａ　）　　中央プロセッサ３０： （６）　　メモリ制御ユニット３２およびメモリ記憶ボ
ード３４； （０）　　上位従属ボーｔ−５００（第１Ｂ図）：（ｄ
　）　　ユーザインターフェイスプロセッサ１００、プ
ロセッサインターフェイスカード４ｏお」；び電源制御
カード５０を含むメインテナンスサブシステム。

Ｅ−モード孤立診断−レベル３： Ｅ−モード孤立診断は、通常のシステムマイクロコード
のトップで実行されるＮＥＷＰ（新しいプログラミング
言語）のコンパイルされたＥ−モードプログラムである
。この°°Ｅ−モード″は、バ【］−ススタック構造を
含んでおりかつ１９８３年１０月１１日から１４日のマ
イクロプログラミングに関する第１６回年次研究集会の
議事録において八〇Ｍ（計算機協会（Ａｓｓｏｃｉａｔ
ｉｏｎ　ｆｏｒ　　Ｃｏｍｐｕｔｉｎａ　　Ｍａｃｈｉ
ｎｅｒｙ＞　）によって発行された、Ｑ、　Ｗａｇｎｅ
ｒおよびＪ、　Ｗ、　Ｍａｉｎｅによる゛’Ｅ−マシン
ワークベンチ（Δｎ　Ｅ−Ｍａｃｈｉｎｅ　　Ｗｏｒｋ
ｂｅｎｃｈ）　”と題された論文において説明されてい
る。

それらは、以下のテストのために構成することによって
主フレームハードウェアにおいてより高いレベルの信頼
性を得るために用いられる：（ａ＞　　制御されたＥ−
モード状態におけるサブモジュール間の相互作用； （６）　　マイクロコードおよびハードウェア間の相互
作用； （ｃ）　　より低いレベルのテストにおいてカバーされ
ないシステムおよび［１０インターフエイス。

これらのレベル３のテストは、２つのグループ、すなわ
ちプロセッサグループおよびＩ１０グループに分割され
る。

プロセッサグループのテストは、主制御プログラムの複
雑性が含まれていない状況においてＥ−モードオペレー
ションをテストするように設計されている。単独で、対
になっておよび３重でオペレーションを実行する標準的
なテストケースが提供されている。技術者が主制御プロ
セッサ状況から誤ったコードを取出すのを可能にするた
めにパッチＮＥＷＢコンパイラを用いてテストケースを
発生し、かつ診断を補助するために、この特定のプログ
ラムにもたらされている広範囲のデパック特徴を用いる
とともに、゛イベントおよびヒストリロジック゛′のコ
ンピュータネットワークの特徴を用いて診断状況におい
て実行するだめのオプションが存在している。

Ｉ１０グループは、Ｅ−モードから、プロセッサ３０お
よび上位従属ポート５００マイクロコード−ハードウェ
ア、メツセージレベルインターフェイス／データリンク
インターフェイス（ＭＬＩ、、ｚ　Ｄ　Ｌ　＋　）　、
およびデータリンクプロセッサを介して周辺装置自体に
至る完全な経路をテストするように設に１された診断装
置である。これは、比較的ｌ！巾な制御された状況にあ
り、この状況は、イベンｌ〜およびヒストリロジックと
、これらのプログラムの広範囲なデバッグ特徴とを用い
ることができる。

相し７作用テストーレベル４ニ レベル４テストは、パシステム状況°°においてのみ発
生する故障を発見するために用いられる。

コンピュータメインフレーム３０が適正に礪能している
ことが確認された後に、主制御プログラムは、主制御プ
ログラム状況における問題をさらに診断するために相互
作用テスト（ＰＴＤおよびＳＹ　Ｓ　Ｔ　Ｅ　Ｓ　Ｔ　
Ｓ　）をドライブすることができる。

さらに、イベントおよびヒストリロジックはまた、シス
テムの実行期間中にまたはアプリケーションソフトウェ
アの実行期間中にのみ発生する故障をとらえるために用
いることができる。

診断の分析およびエラーの処理： エラーが発生したとぎに、診断システムは、どの基板が
誤動作しているかを示す゛°エラーメツセージ″を与え
るであろう。

ベーシックボードまたは相互作用レベルにおいて、ハー
ドウェアは、別々に構成されたブロックでテスト・され
、１つのブロックのテストは先行するブロックの良好な
テストの完了に依存している。

したがって、診断テストは、テスト下のモジュール内の
エラーの発生時に終了するが、しかし診断テストは、１
つ以上のモジュールに潜在的に影響可能なＭ−バスまた
は制御バスのようなエリアにおける故障をさらに診断す
るためにテストが前のテストに従属しないならば、他方
のモジュール上でテストを実行し続けるであろう。

回復可能なエラーの発生時に、たとえば、パターン感度
テス１〜におけるデータの誤った比較の時に、診断テス
トは、エラーが発生したときにエラーに関連する情報を
すべて記録しかつ完了するまで継続するであろう。

診断の格付け： 診断は、ＤＤＲＩＶＥ　（テストケースを発生するため
のプログラム）によって発生することができる故障のリ
ストに対して実行することによって格付けされる。診断
テストによって検出された故障の数は、必要なテストの
割合を決定するために用いることができる。

メインテナンスインターフェイス： ６つのメインテナンスインターフェイスが以下に議論さ
れるであろう： （ａ　）　　ＴＥＳＴ　　ＲＵＮＮＥＲ−メ−（’、／
−ｒナンスソフトウエアへインターフェイスされる；（
１１）　　コンピュータシステムメインフレーム診断イ
ンターフェイス； （ｃ）　　コンピュータシステムＩ／（８１断インク−
フェイス： （ｄ）　　メインテナンス端末およびオペレータのディ
スプレイ端末機能： （ｅ）　　データリンクインターフェイス（ＤＬＩ）イ
ンターフェイス； （ｄ　＞　　ユーザインターフエイスブロセツ丈診断能
力。

メインテナンスソフトウェアへのＴＥＳＴ　　ＲＵＮＮ
ＥＲインターフェイス 統一されたアプローチ、すなわら診断へのインターフェ
イスをもたらすために、”ＴＥＳＴ　　ＲＵ　Ｎ　Ｎ　
Ｅ　Ｒ”と呼ばれる実行プログラムは、オフライン診断
のすべての実行、インターフェイスおよびエラー記録を
制御するであろう。このＴ　ＩＥ　ＳＴ　　ＲＵＮＮＥ
Ｒは、簡単なメニューでドライブされたプログラムであ
り、このプログラムは、ボードレベルにおいて故障の明
白な詳細を与えかつ交換され得るユニットに対する問題
解決の全体的なメインテナンス原理を完成するように設
計されている。

ＴＥＳＴ　　ＲＵＮＮＥＲのための２つのモードのオペ
レーションが存在している。最初に、゛自動モード″は
、システムの初期設定シーケンス期間中に含まれかつ診
断のサブヒツトを実行する。

このモードの期間中に検出されたどの臨界的な故障もシ
ステムを自動から外して手動初Ｗ１設定モードに入れ、
ここで診断は問題を確認しまたはざらに分離するように
実行され）ｑる。検出されたどのような非臨界的故障（
たとえば、初期設定のために要求されないモジュールま
たはデータリンクプロセッサ以外のメモリモジュール）
は、オペレータにフラグされるが、初１１＋１設定を継
続させるであろう。

第２に、ＭＡＮＵＡＬまたはＩＮＴＥＲＡＣＴＩＶＥ　
　ＭＯＤＥが存在する。このモードは、システムの初期
設定期間中に入ることができ、または自動モード期間中
の臨界的な故障の結果として入るであろう。このモード
は、どの診断が実行されるべきかを指定させかつシステ
ムの状態をとらえおよび／または検査するためにハード
ウェア／ソフ］−ウェアのスクリーンおよびイベント／
ヒストリロジックを使用させている。

主プロセツサ３ｏ、メモリ制御ユニット３２および上位
従属ポート５００に対する診断テストは、ユーザインタ
ーフェイスプロセッサ１００から開始させられる。ここ
で、ユーザインターフェイスプロセッサは１次のように
機能する： （ａ　）　　コンピュータシステムネットワークを始動
させる； （６）　　コンピュータシステムネットワークへのオン
サイトおよび遠隔サービスアクセスを提供する。これは
、主制御プロセッサ３ｏへのインターフェイスと、シフ
トチェーンのコンピュータネットワークシステムへの操
作と、コンピュータシステムネットワークを停止させる
ためのシステムク（コックおよびイベント分析の制御と
を含んでいる； （ｃ）　　コンピュータシステムからの制御ストアパリ
ティおよび超停止割込のようなリアルタイム割込に応答
する； （ｄ　）　　コンピュータシステムネットワークからソ
フトウェア（ソフトフロントパネル）を供給する。

ユーザインターフェイスプロセッサハードウェアおよび
その機能性は、明ｔｉａｍの第１図ないし第９図に関連
して議論されている。

コンピュータシステム人力／出力診断インターフェイス
： ユーザインターフェイスプロセッサ１００は、制限され
た入力／出力能力を有するプロセッサである。Ｕ　Ｉ　
Ｐｌ　００は、データリンクインターフェイスを介して
システムに構成された周辺装置と通信することができる
。電源制御カード４０を介するユーザインターフェイス
プロセッサ１００は、第１Ａ図において５０ｒとして示
された遠隔サポートセンタへのリンクを提供している。

これは遠隔診断機能を許容している。

ユーザインターフェイスプロセッサ１００はまた、メイ
ンテナンスのためのおよび作動的ディスプレイ端末１０
０ｔの機能のためのローカル端末へのリンクを提供して
いる。さらに、ユーザインターフェイスプロセッサ１０
０は、バロースダイレクトインターフエイス（第１Ｂ図
および第１Ｄ図に示された８０１）を介してテストバス
機能を提供している。

ＵＩＰｌｏｏは、システムメインテナンスを提供し、オ
ペレータのマイクロコードをＲＡＭにロードし、診断を
実行し、遠隔メインテナンスを能動化しかつ停止−ロー
ドを提供するために、周辺装置と通信する能力を有して
いる。これを実行するソフトウェアプログラムは、周辺
装置上に存在しており、これらの周辺装置のデータリン
クプロセッサは、データリンクインターフェイス上で接
続されている（すなわち、ユーザインターフェイスプロ
セッサ１００によって用いられるシステムメインテナン
スプログラム）。

メインテナンス端末およびオペレータのディスム区ｇ： ＵＰＩは、ＴＤｒリンク（＠末直接インターフェイス）
を介して端末と通信している。これらの端末は、コンピ
ユークシステムネットワークに別々のウィンドーを提供
している。システムが″″メインテナンスモード″あり
かつ端末がメインテナンスディスプレイ端末（ＶＤＴ）
であるときに１つのウィンドーが生じる。このモードに
おいて、ユーザは、状態をアクセスし、システムの診断
を実行し、他のローレベルの機能を実行してもよい。

システムが主制御プログラム（ＭＣＰ）制御下にあると
きに他のウィンドーが発生する。この端末はその後、Ｏ
ＤＴまたはオペレータのディスプレイ端末である。ｕ＋
ｐｉｏｏは、システムに対するオペレータディスプレイ
端末−データリンクプロセッサの機能を提供している。

２つに及ぶオペレータディスプレイ端末はどのような１
つのコンピュータシステムネットワークにおいて構成さ
れてもよい。

データリンクインターフェイス： ＵＩＰｌｏｏは、第１Ｂ図、第１Ｃ図および第１Ｄ図に
示されたデータリンクインターフェイスを介してデータ
リンクプロセッサと通信することができる。データリン
クプロセッサに対して、Ｕｒｐ１ｏｏコマンドは、第１
Ｃ図および第１Ｂ図の上位従属ポート５００によって送
られたコマンドのようなものであり、すなわらユーザイ
ンターフェイスプロセッサ１００は、データリンクイン
ターフェイス上に接続された装置を制御する能力を有し
ている。

データリンクインターフェイス上のデータリンクプロセ
ッサに対して８個の利用可能なアドレス（０−７）が存
在スル。ＵＩＰｌｏｏＬｌｔ、データリンクインターフ
ェイス上で第１のアドレス（０）を占ａする。プリンタ
テープーデータリンクプセッサは、１−カードデータリ
ンクプロセッサでありかつ２つのタイプの周辺装置と通
信する２つのデータリンクプｏ　ｔツザとして論理的に
考えられているので、１つのスロットを占有している。

ＳＭＤ−ＤＬＰ　（記憶上ジュールディスクーデータリ
ンクプロセッサ）は、データリンクインク−フェイス上
で第４のアドレスを占有している。

これは、４つのアドレスを拡張のために利用可能な状態
に残している。

ユーザインターフェイスプロセッサ１００は、データリ
ンクプロセッサにＩ１０記述子を送信しかつデータリン
クプロセッサからＩ１０結果記述子を受信することによ
って周辺装置と通信することができる。

システムの構成を決定するために、ＵＩＰｌ。

○は、データリンクインターフェイス上で周辺装置にテ
ストＩ１０オペレーションを送信する。この情報から、
データリンクインターフェイス構成テーブルが構成され
得る。

ここに開示されたコンピュータシステムネットワークは
、いくつかのＵＩＯ（汎用入力出力）ベースを有してい
てもよい。１つのベースは、データリンクインターフェ
イス上のデータリンクプロセッサおよび周辺装置のすべ
てを含んでいる。個別的なベースはまた、第１Ｂ図およ
び第１Ｃ図に示されるように、）−ＩＤＰ５００上でメ
ツセージレベルインターフェイス（ＭＬＩ）ポート・上
で構成されてもよい。

ＵＩＰｌｏｏは、メツセージレベルインターフェイス上
の周辺装置とは直接通信することはできない。したがっ
て、診断および伯のメインテナンス機能を実行するため
にＬＩｒＰｌｏｏによって用いられるソフトウェアプロ
グラムおよびファイルは、そのデータリンクプロセッサ
がデータリンクインターフェイス上にある周辺装茸上に
存在しなければならない。

説明されたコンピュータシステムネットワークの電源−
アップは、いくつかの特定の場合を除いて、一般的にオ
ペレータの介在を要求しないイベントの１仙シーケンス
である。もしも故障経路が機能的でなければ（たとえば
、システムディスクが作動的でなければ）、そのときは
システムを停止さぼる他の手段が設けられる。オペレー
タの介在を要求するい（つかのオプションは以下のとお
りである： （ａ）Ｅ−モードプログラム（ローダと呼ばれる）をロ
ーディングすることを必要とするコールドスタートまた
はクールスタートを実行するために必要とされるオペレ
ータの介在； （ｂ　）　　メツセージリンクインターフェイス上でＩ
１０システムの構成を決定するためにオペレータの介在
が要求される。・・・これはまた、ｊｌｔｉｌ。

ａｄｅｒと呼ばれるＥ−モードプログラムのローディン
グを必要としている； （ｃ）　　省略停止−ロードユニットではない停止−ロ
ードユニットを用いる・・・これは、他のオペレータの
マイクロコードのローディングを実行するときにオペレ
ータの介在を必要とする。

Ｕｎｌｏａｄｅｒおよび［］−ダの双方は、データリン
クインターフェイスに接続された周辺辣置土に存在しな
ければならないということに注意すべきである。

ユーザインターフェイスプロセッサ　　、　：ＵＴＰｌ
ｏｏは、Ｉ１０サブシステムのためのいくつのか診断能
力を備えている。ＵＩＰｌｏｏは、データリンクインタ
ーフェイス上の構成を決定して、基本的なインターフェ
イステストを実行することができる。さらに、ｕｒｐｉ
ｏｏは、記１！！モジュールディスクおよびプリンター
テープデータリンクブロレッザ上で自己テストを開始す
ることができる。

最後に、ＵＩＰは、バロース直接インターフェイス（Ｂ
Ｄ　ｒ　）　、すなわちテストバス機能を介してシステ
ムｈ１成の部分である他のデータリンクプロセッサ上で
テストを実行する。

Ｕ　ｒＰｌ　００　（ＰＣＣ４０を介する）はまた、遠
隔診断のために遠隔サポートセンタ５０ｒにリンクを提
供している。

ニー１１インターフエイスプロセツサおよびそのメイン
テナンスシステムの好ましい実施例が説明されたが、持
分請求の範囲によって規定されるこの開示の慨念の中で
他の同等の実施例が発展されてもよい。

【図面の簡単な説明】

第１−１図および第１−２図は、メインテナンスシステ
ムネットワークに用いられるユーザインターフェイスプ
ロセッサのブロック図である。 第１図は、第１−１図および第１−２図の関係を示す図
である。 第１Ａ図、第１Ｂ図、第１Ｃ図および第１Ｄ図は、ユー
ザインターフェイスプロセラモジュールがシステムネッ
トワークの他のエレメントにどのように接続してメイン
テナンスサブシステムを提供しているかを示すシステム
およσネッ１−ワークの図である。 第２図は、ユーザインターフェイスプロセッサの直列通
信コントローラエレメント・のブロック図である。 第３Ａ図および第３Ｂ図は、直列通信コントローラに含
まれるデータ経路を示づブロック図である。 第３図は、第３Δ図および第３Ｂ図の関係を示す図であ
る。 第４図は、ユーザインターフェイスプロセッサの通信人
力／出カニニットエレメントのブロック図である。 第５図は、通信人力／出カニニットのポートを示すブロ
ック図ぐある。 第６図は、ポートＣとして指定された通信入力出力ポー
トのブロック図である。 第７図は、第４図の通信人力／出カニニットのカウンク
クイマのブロック図である。 第８図は、ユーザインターフェイスプロセッサの曙光割
込コントローラ（ＰＲ［ＴＣ）のブロック図である。 第９Δ図および第９Ｂ図は、データリンクインターフェ
イス／ト位従属ポートとして指定されたユニットのブロ
ック図である。 第９図は、第９Ａ図および第９Ｂ図の関係を示す図であ
る。 図において、３０は主プロセツサ、３２はメモリ制御ユ
ニット、３４は主メモリ、４０はプロセッサインターフ
ェイスカード、５０は電源制御カード、１００はユーザ
インターフェイスプロセッサ、１１０はマイクロプロセ
ッサ、１２０は周辺インターフェイス、１８０はＤＬＩ
／ＨＤＰコントローラ、５００は上位従属ポートを示す
。 （（１か２石〕 ＦＩＧ、　１−　！５’。 メブ亡−ジ゛レベ゛ノムイシター人イスＭＣＵ−メモ、
ソ幻待Ｐユニット ＨＯＰ・　上イｔＬｔ友、為〆一ト ｔテ名ｆ）ＰＣＣ

Claims (1)

1. 【特許請求の範囲】 （１）データリンクプロセッサ（Ｉ／Ｏコントローラ）
   を介して周辺ユニットに接続されたホストコンピュータ
   およびＩ／Ｏサブシステムを有するコンピュータネット
   ワークにおいてオペレーションをサポートしかつ維持す
   るユーザインターフェイスプロセッサであって、 （ａ）マイクロプロセッササブシステムを備え、前記マ
   イクロプロセッササブシステムは、（ａ１）命令および
   データ転送オペレーションを実行するマイクロプロセッ
   サ手段を含み、前記マイクロプロセッサ手段は、メモリ
   手段と、複数の直列通信コントローラと、複数のＩ／Ｏ
   ポート手段と、プログラム可能な優先割込コントローラ
   とに接続され、 （ａ２）前記メモリ手段は、 （ａ２ａ）ファームウェア命令データをストアするＰＲ
   ＯＭメモリ手段と、 （ａ２ｂ）初期設定およびメインテナンスルーチンを実
   行するコードを一時的に記憶するためのＲＡＭメモリ手
   段とを含み、 （ａ３）前記複数の直列通信コントローラは、外部ユニ
   ットの第１の組へのデータ通信ラインに直列データチャ
   ネルを提供し、 （ａ４）前記複数のＩ／Ｏポート手段は、外部ユニット
   の第２の組への双方向並列データ転送接続のためのもの
   であり、 （ａ５）前記マイクロプロセッサ手段に接続されて前記
   直列通信コントローラおよび前記Ｉ／Ｏポート手段から
   割込信号を受信しかつ優先順位を与えるプログラム可能
   な優先割込コントローラ手段をさらに含み、前記プログ
   ラム可能な優先割込コントローラ手段は、 （ａ５ａ）前記マイクロプロセッサ手段にベクトルデー
   タ信号を出力してサービスルーチンを選択する手段を有
   し、 （ａ６）前記マイクロプロセッサ手段から命令データを
   受取りかつ前記優先割込コントローラ手段に時間−間隔
   信号を供給する複数のプログラム可能な間隔タイマをさ
   らに含み、 （６）前記マイクロプロセッサ手段と、前記直列通信コ
   ントローラと、前記Ｉ／Ｏポート手段と、前記優先割込
   コントローラ手段とに接続された二重機能コントローラ
   をさらに備え、前記二重機能コントローラは、データ転
   送のためのインターフェイスを提供しかつ （ｂ１）前記データリンクプロセッサへのデーリンク転
   送インターフェイスとして転送オペレーションを実行す
   る手段と、 （ｂ２）前記ホストコンピュータへのメッセージレベル
   インターフェイスとしてデータ転送オペレーションを実
   行する手段とを含む、ユーザインターフェイスプロセッ
   サ。 （２）前記直列通信コントローラの各々は、同期および
   非同期プロトコルの双方で動作可能な、２つの独立した
   、直列の、全二重データ−通信チャネルを提供している
   、特許請求の範囲第１項記載のユーザインターフェイス
   プロセッサ。 （３）前記直列通信コントローラの各々は、前記優先割
   込コントローラ手段からの優先順位信号に従って従割込
   制御装置として動作する、特許請求の範囲第１項記載の
   ユーザインターフェイスプロセッサ。 （４）前記直列通信コントローラの各々は、（ａ）トラ
   ンスミッタセクション手段を含み、前記トランスミッタ
   セクション手段は、 （ａ１）バイト−配向モードで周期キャラクタをプログ
   ラムする手段と、 （ａ２）単一同期モードに対して６−ビットまたは８−
   ビット同期キャラクタをプログラムする手段と、 （ａ３）双同期モードで１５−ビット同期キャラクタを
   プログラムする手段と、 （ａ４）非同期データ伝送のためにプログラムする手段
   とを含む、特許請求の範囲第１項記載のユーザインター
   フェイスプロセッサ。 （５）前記直列通信コントローラの各々は、（ａ）レシ
   ーバセクション手段を含み、前記レシーバセクション手
   段は、 （ａ１）非同期／同期モードで少なくとも３バイトの入
   ってくるデータをバッファするレジスタ手段と、 （ａ２）同期モードで少なくとも３ビットの直列データ
   を遅延させる手段とを含む、特許請求の範囲第４項記載
   のユーザインターフェイスプロセッサ。 （６）前記レシーバセクション手段は、 （ａ）プログラムされたビットまたはバイトパターンと
   マッチする入ってくるビットまたはバイトパターンをサ
   ーチしかつ検出し、さらに同期信号を確立する手段を含
   む、特許請求の範囲第５項記載のユーザインターフェイ
   スプロセッサ。 （７）前記マイクロプロセッサ手段は、前記直列通信コ
   ントローラの各々をセットしてポーリングモードまたは
   割込モードで動作することができ、前記マイクロプロセ
   ッサ手段は、 （ａ）前記直列通信コントローラが受信−データまたは
   伝送−データオペレーションを要求しているかどうかを
   判断しかつ割込なしで前記データ転送オペレーションを
   実行するポーリング手段と、 （ｂ）割込信号によって直列通信コントローラにおいて
   受信または伝送オペレーションがいつ要求されたかを判
   断する手段とを含む、特許請求の範囲第１項記載のユー
   ザインターフェイスプロセッサ。 （８）前記Ｉ／Ｏポート手段の各々は、 （ａ）前記外部ユニットの第２の組にハンドシェイクデ
   ータ転送オペレーションをもたらす２つの８−ビット並
   列汎用ポートと、 （ｂ）前記２つの８−ビット汎用ポートの各々にハンド
   シェイクラインをもたらす１つの４−ビット並列専用ポ
   ートとを含む、特許請求の範囲第１項記載のユーザイン
   ターフェイスプロセッサ。 （９）前記Ｉ／Ｏポート手段の各々は、 （ａ）入ってくるデータパターンが予めプログラムされ
   たパターンとマッチするときを検出する手段と、 （ｂ）前記マッチが発生したときに前記マイクロプロセ
   ッサ手段に割込を信号で知らせる手段と、 （ｃ）前記直列通信コントローラが受信データまたは伝
   送データオペレーションを要求しているかどうかを判断
   しかつ割込なしで前記データ転送オペレーションを実行
   するポーリング手段と、（ｄ）割込信号によって前記通
   信コントローラにおいて受信または伝送オペレーション
   がいつ要求されたかを判断する手段とを含む、特許請求
   の範囲第８項記載のユーザインターフェイスプロセッサ
   。 （１０）前記プログラム可能な優先割込コントローラ手
   段は、 （ａ）前記直列通信コントローラの各々から割込信号を
   受信する手段と、 （ｂ）前記Ｉ／Ｏポート手段の各々から割込信号を受信
   する手段と、 （ｃ）前記プログラム可能な間隔タイマの各々から割込
   信号を受信する手段と、 （ｄ）前記二重機能コントローラから割込信号を受信す
   る手段とを含む、特許請求の範囲第１項記載のユーザイ
   ンターフェイスプロセッサ。 （１１）前記二重目的コントローラは、 （ａ）外部ユニットの前記第１の組および第２の組への
   データのブロックのバーストモードデータ転送を実行す
   る手段を含む、特許請求の範囲第１項記載のユーザイン
   ターフェイスプロセッサ。 （１２）前記二重目的コントローラは、 （ａ）前記データリンクプロセッサへ／前記データリン
   クプロセッサからのデータ転送を実行する手段を含む、
   特許請求の範囲第１項記載のユーザインターフェイスプ
   ロセッサ。 （１３）（ａ）前記主ホストコンピュータ へ／前記主ホストコンピュータからのデータ転送のため
   の手段を含むバッファされたインターフェイス手段をさ
   らに備えた、特許請求の範囲第１項記載のユーザインタ
   ーフェイスプロセッサ。