JPS63192134A - 制御記憶ロード装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 本願と同じ譲受人に譲渡され本願と同日付で出願された
下記の特許出願は関連した主題を有する。本文に記載さ
れるシステムおよびプロセスのある部分は本発明ではな
く、下記特許出願における特許請求の範囲に記載された
如き下記の発明者の発明である。即ち、 １　、　Ｒ，Ｃ，Ｚｃｌｌｅｙ％Ｍ、　Ｊ、にｅｎｎａ
、　Ｊｒ、およびＷ。

八、　Ｍａｒｔｌａｎｄの米国特許出願第　　　　号［
中央サブシステムの制御ストア・メモリーをロードする
装置および方法」 ２　、　Ｇ、　Ｊ、　ｌ）ａｒｌｏｗ、Ａ、　ＰｅＬｅ
ｒｓ　、　１１．　Ｃ−Ｚｅｌｌｅｙ。

Ｅ、　Ｗ、　Ｃａｒｒｏｌｌ　、　Ｃ，Ｍ、　Ｎ１ｂｂ
ｙ、　Ｊｒ、およびＪ、　Ｗ。

に６ｅｌｅｙの米国特許第　　　　号「別のサブシステ
ムの代りに１つのサブシステムにより生成されるバス指
令を有するデータ処理システム」３、　Ｒ，Ｃ，Ｚｅｌ
ｌｅｙ、　Ｍ、　Ｊ、にｅｎｎａ、　Ｊｒ、およびＷ。

Ａ、　Ｍａｒｙｌａｎｄの米国特許第　　　　号「多重
パーソナリティ・システムを提供するため異なる制御ス
トアをロードする装置および方法」下記の特許出願は、
本願と同じ譲受人に譲渡されかつ本願お関連している。

即ち、１．１９８６年ｌＯ月３１日出願のＪ、八、　Ｋ
ｌａｓｈｋａ　、　　Ｓ、　Ｌ、にａｕｆｍａｎ。

に、　八、　にｏｗａｌ　　、　ＩＬ　Ｐ、　　Ｌｅｗ
ｉｓ　　、　　Ｓ、　　Ｌ、　　ｎａｉｓｂｅｃｋおよ
びＪ、　Ｌ、　ＭｃＮａｍａｒａ　Ｊｒ、の米国特許出
願第　　　　号「ブーストラップロード可能なラムウェ
アを自己構成する汎用周辺コントローラ（ＬＩｎｉｖｅ
ｒｓａＬ　Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｎｔｒｏｌｌｅ
ｒＳｅｌｆ−Ｃｏｎｆｉｇｕｒｉｎｇ　　Ｂｏｏｔｌｏ
ａｄａｂｌｅ　　Ｒａｍｗａｒｅ）」２．１９８６年５
月３０日出願のＧ、　Ｊ、　Ｂａｒｌｏｗ、Ｅ、　１９
゜にａｒｒｏｌｌ　　、　　Ｊ、Ｗ、にｅｅｌｅｙ、　
　Ｗ、　　八、Ｍａｒｙｌａｎｄ、　　Ｖ。

Ｍ、　ＭｏｒｇａｎＬ＋　、八、　ＰｅＬｅｒｓおよび
Ｒ，（：、　Ｚｅｌｌｅｙの米国特許出願第　　　　号
「多重プロセッサ・システム用のシステム管理装置」 〔産業上の利用分野〕 本発明は、データ処理システムに関し、特に中央サブシ
ステムの制御ストアに対するファームウェアのローディ
ングおよび検査に関する。

（従来の技術〕 データ処理システムは、中央処理装置 （ｃｐｕ）、主記憶装置および多数の周辺サブシステム
を含んでいる。主記憶装置は命令および演算子を記憶す
る。命令は主記憶装置からこれら命令が実行されるＣＰ
Ｕへ転送される。ＣＰＵは、演算子について命令により
指示される動作を行なう。

ｃｐｕは、命令の指令部分を復号して多数の子め定めた
マイクロステップを実施することにより命令を実行する
。早い上代のＣＰＵは、ハードワイアド・ロジックによ
りこれらマイクロステップを実施した。それより後のシ
ステムは、マイクロステップまたはファームウニ′アを
記憶するための読出し専用メモリーを用いることにより
更に融通性に富むものになった。

このような今日のＣＰＵのあるものはそのファームウェ
アをランダム・アクセス・メモリー（ＲＡＭ）に格納す
ることにより、ＲＡＭあるいはこれまで制御ストアと呼
ばれたものに別のファームウェアを記憶することにより
ＣＰＵのパーソナリティにおける変更を可能にしている
。

米国特許第４，３９１）、９８１号「二重モード動作処
理機構を備えた制御ストア装置」は、書込み可能な制御
ストアを備えたデータ処理システムについて記載してい
る。

マイクロプログラミング、特に書込み可能な制御ストア
については、５．　Ｓ、　ｌ１ｕｓｓｏｎ著「マイクロ
プログラミング−規則および実際」（ＰｒｅｎＬｉｃｅ
−１１ａｌ１社、１９７０年版）なる文献に記載されて
いる。更に、米国特許第４，０４２，９７２号ｒマイク
ロプログラム・データ処理の手法および装置」は、中央
プロセッサの内部に置かれた制御ストアに加えて書込み
可能制御ストアが用いられるコンピュータ・システムに
ついて記載している。

〔発明の目的〕

従って、本発明の目的は、改善されたデータ処理システ
ムの提供にある。

本発明の別の目的は、データ処理システムの改善された
中央サブシステムの提供にある。

本発明の更に別の目的は、ファームウニ′アがロードさ
れ、ファームウェアのロードが検査される書込み可能な
制御ストアを備えた改善された中央サブシステムの提供
にある。

（本発明の要約） データ処理システムの中央サブシステム（ＣＳＳ）は、
システム・バス・ロジックによりシステム・バスに対し
て接続された１対の中央プロセッサ／仮想メモリー管理
（ＣＰＵ／ＶＭＭＵ）装置を含んでいる。このシステム
・バス・ロジックは、ＣＰＵ０／ＶＭＭＵＯをシステム
・バスに接続するためのボート０と、ｃ　ＰＵ　１／Ｖ
ＭＭＵ　ｌをシステム・バスに接続するためのボート１
とを含んでいる。

共通制御ストアは、両方のＣＰＵ／ＶＭＭＵ対を制御す
るためファームウェアでロードされる。

この制御ストアは、ボートＯまたはボート１のいずれか
一方からロードすることができる。

これもまたシステム・バスと接続されるシステム管理機
構（ＳＭＦ）は、あるポートを指示するチャネル番号お
よびこのポートが行なう動作を指示する機能コードを含
む一連の指令を生じる。

各ポートにおける制御ロジックは、そのチャネル番号に
応答して機能コード・ビットを復号して一連の信号を生
成する。

；し制御ロジックは、あるロード・モードの機能コード
に応答してロード・モード信号を生じ、また書込みアド
レス機能コードに応答してロード・アドレス信号および
ロード同期信号を生じる。これらの信号は、制御ストア
・アドレス・カウンタを初期化して、１０４ビツトの最
初の制御ストア・ワードが書込まれる制御ストア場所に
アドレスを格納する。

この時、ＳＭＦは、一連のメモリー照合指令をこれもま
たシステム・バスと接続された主記憶装置に対して送出
し、指令中に含まれたチャネル番号により指示されるポ
ートに対して送るため、ダブルワードである３２ビツト
を読出す。このダブルワードは、カウンタにより指示さ
れる場所に対し書込まれる。制御ストアの異なる部分が
ダブルワードを受取るように可能状態にされる。

制御ストアのアドレスは４番目の読出しサイクル毎に増
分される。

ＳＭＦは、リセット・ロード・モード機能コードを送出
してロード・モード信号をリセットする。ロード兼検査
信号がこのロード・モード信号によりセットされ、セッ
トされた状態を維持する。ＳＭＦがボート・オン・ライ
ン指令を送出する時、検査信号が生成されて制御ストア
の各場所が読出され、全ての場所における制御ストア・
ワードのパリティを調べることにより検査される。

使用中信号がロード・モード動作の開始時にセットされ
、もしパリティ・エラーが見出されなければリセットさ
れる。この使用中信号は、槓示されたボートと関連する
シンドローム（症状）レジスタに格納される。ＳＭＦ指
令はこの症状レジスタの内容をＳＭＦに対して転送する
。

ＳＭＦは使用中ビットの状態を調べ、適当な動作を行な
う。もし使用中ビットがセットされなければ、ＳＭＦは
ロード・モード指令を送出して次のＣ８Ｓの制御ストア
のローディングを開始する。

もし使用中ビットがセットされるならば、ＳＭＦは再試
行を開始して、他のボートを試行するか、あるいはこの
Ｃ８Ｓに対する制御ストアのローディングを打切ること
ができる。

〔実施例〕

第１図は、緊密に接続された多重プロセッサ・データ処
理装置（ＤＰＵ）ｌを示し、この装置は、それぞれシス
テム・バス・インターフェース２−　ＩＯＡおよび２−
１０Ｂと接続された複数の中央サブシステム（Ｃ３Ｓ）
３乃至５と、ａ数の主記憶装置ｌＯ乃至１２、複数の周
辺コントローラ１４乃至１６と、システム管理機構（Ｓ
ＭＦ）２０とを含み、これらの全てはその各々のシステ
ム・バス・インターフェース２−１Ｏを介して１つのシ
ステム・バス２と共通に接続されている。

複数の装置１１８が周辺コントローラ１　１４と接続さ
れ、複数の装置Ｎ　　１７が周辺コントローラＮ　　１
６と接続されている。この複数の周辺コントローラ１４
乃至１６は、ディスク・コントローラ、テープ・コント
ローラ、通信コンｉ・ローラ、およびその各々のディス
ク・ドライブ、テープ・ドライブ、通信回線およびユニ
ット・レコード装置が接続されるユニット・レコード装
置を含むことができる。

複数のＣ３Ｓ３乃至ＣＳＳ　５の各々の構成は同じもの
である。Ｃ３Ｓ３は、システム・バス２に接続されたキ
ャッシュ１８を備え共に相互に独立的に作動する中央プ
ロセッサ装置（ＣＰＵＩＡ　４およびＣＰＵＩＢ　　６
）を含んでいる。

Ｃ３Ｓ５は、システム・バス２と接続されたキャッシュ
Ｎ２Ｂを備えた共に相互に独立的に作動するＣ　Ｐ　Ｕ
　Ｎ　Ａ　　２４とＣＰ　Ｕ　Ｎ　Ｂ　　２６を含む。

ＣＰ　Ｕ　Ｎ　Ａ　　２４およびＣＰ　Ｕ　Ｎ　Ｂ　　
２６は、キャッシュＮ２８を介して主記憶装置１２を経
て主記憶装置ｌＯをアクセスする。Ｃ３Ｓ　　３乃至ｃ
ｓｓ　　ｓは緊密に接続された多重プロセッサとして作
動するが、これはこれらが１つの共通のオペレーティン
グ・システムを実行しかつ１つの共通の主記憶装置を共
有するためである。

ＣＰＵＩＡ　　４およびＣＰＵＩＢ　　６は、以下本文
においてＣＰＵ４およびＣＰＵ６として識別されること
を留意されたい。同様に、ＣＰＵＮＡ２４およびＣＰ　
Ｕ　Ｎ　Ｂ　　２６はＣＰＵ２４およびＣＰＵ２６とし
て識別される。ボート　０およびボート１はそれぞれＣ
ＰＵ４およびＣＰｔＪ６をインターフェース２−１０Ａ
に接続し、ボート　２およびボート　３はＣＰ　Ｕ　２
４およびＣＰ　Ｕ　２Ｂをそれぞれインターフェース２
−１０Ｂに接続する。

Ｓ　Ｍ　Ｆ　２０は、ＤＰＵＩの集中制御を行なう。

この集中制御は、ＤＰＵＩシステム全体の初期化、品質
論理テスト（ＱＬＴ）演算の集中制御、システム・タイ
マーの集中化、およびシス・テム・バス２と接続された
サブシステムに対する電源右よび筺体温度の警報の提供
を含む。多数の制御信号が、電源制御インターフェース
（Ｐｃｔ）２１を介して電源システム２２と５ＭＦ２Ｏ
間に与えられる。電源システム２２からの制御信号は、
５ＭＦ２Ｏに対してＤＰＵＩの給電状態を表示する。Ｐ
ＣＩｚｌ上の５ＭＦ２Ｏから電源システム２２に対する
制御信号は、電源システム２２がＤＰＵＩをテストする
ため作動すべき予め定めた電圧マージンを指定する。５
ＭＦ２Ｏは、不良の論理要素を隔離して識別するため予
め定めた電圧マージンにおけるＱＬＴ動作を実行するこ
とになる。

ディスプレイ・コンソール３４は、オペレータが５ＭＦ
２Ｏに対するディスプレイ・ターミナル・インターフェ
ース（ＤＴＩ）２９を介してＤＰＵｌと通信することを
許容する。５ＭＦ２Ｏは、ディスプレイ・コンソール３
４から情報を受取り、これをコンソール・アダプタ・イ
ンターフェース（ＣＡＩ）３１８よびコンソール・アダ
プタ３０を介してシステム・バス２に与える。ＤＰＵ　
　１からの情報は、システム・バス２、コンソール・ア
ダプタ３０、ＣＡＩ：１１．５ＭＦ２ＯおよびＤ’１Ｍ
２９を介してディスプレイ・コンソール３４により受取
られる。ディスプレイ・コンソール３４は、典型的には
、手動操作キーボードおよび陰極線管（ＣＲＴ）ディス
プレイを備えたハネウェル社のＶ　Ｉ　Ｐ７１００ター
ミナルである。ＣＡｌ３１およびＤＴＩ２９は、典型的
には、ＲＳ　２３２またはＲ５４２２通信インターフェ
ースである。

Ｓ　Ｍ　Ｆ　２０は、遠隔保守能力を支持する。遠隔コ
ンソール４２は、オペレータ制御によるディスプレイ・
・ターミナルまたは人が介在しないコンピュータでよい
。遠隔コンソール４２は、ＭＯＤＥＭ３８、通信回線４
０％ＭＯＤＥＭ３６および任意の遠隔保守のインターフ
ェース（ＰＭＯ）：１７を介して５ＭＦ２Ｏと接続され
る。ＭＯＤＥＭ３６および３８は典型的にはＲＩＸＯＮ
　　ＭＯＤＥＭ”ｔ’あり、例えば３００ボーの呼出し
を始めるＴ１１３ＣＭＯＤＥＭ、３００ボー呼出しを開
始し応答するＴ１０３ＪＭＯＤＥＭ％および１２００ボ
俸呼出しを開始し応答するＴ２１２Ａ　　ｕｏｏＥｉで
ある。

遠隔保守動作は、遠隔の地においてソフトウェアおよび
動作の障害を解明し、ハードウェア障害を識別し、中央
ＤＰＵＩシステムに対するソフトウェア・バッチの如き
情報の送出、および現地の保守操作に対する支援の提供
を可能にする。

５ＭＦ２Ｏは、適正なパスワードが５ＭＦ２Ｏにより受
取られるならば、５ＭＦ２Ｏを介してＤＰＵｌに対する
遠隔地点のアクセスの機会を与えることになる。

予備装置インターフェース（ＡＤＩ）３３、典型的には
ＲＳ２：１２ｃインターフエースが予備装置３２を５Ｍ
Ｆ２Ｏに対して接続する。予備装置３２は、典型的には
、状態の情報を記録し、あるいはディスプレイ・コンソ
ール３４のＣＲＴに表示される情報のハード・コピーを
提供するためのプリンタである。

５ＭＦ２Ｏは、ＤＰＵＩの始動中、全てのサブシステム
がシステム・バス２と接続され適正に作動中であること
を保証するため品質論理テスト（ＱＬＴ）を開始する。

もしテストが不成功であるならば、５ＭＦ２ＯはＰＣＩ
２１を介して電源システム２２に対し信号して状態を表
示し、またディスプレイ・コンソール３４、遠隔コンソ
ール４２および予備装置３２におけるエラーを表示する
。

全てのサブシステムがシステム・バス２に対するアクセ
スを求め、最も高い優先順位のサブシステムがアクセス
を得る。５ＭＦ２Ｏが電源故障の検出の如きある実時間
のシステム条件に対し迅速に反応するという要件のため
、Ｓ　Ｍ　Ｆ　２０はシステム・バス２をアクセスする
最も高い優先順位が与えられている。

第２図は、システム・バス２と接続された５ＭＦ２Ｏを
示すブロック図である。システム・バス２は、システム
・バス（制御）２−２、システム・バス（データ）２−
４およびシステム・バス（アドレス）２−６として示さ
れている。

システム・バス・インターフェース２−１０は、一般に
、Ｇ、　Ｊ、　［ｌａｒｌｏｗの米国特許第３，９９５
．２５８号［データ保全法を備えたデータ処理システム
」に開示されるように作動する。

マイクロプロセッサ２０−２は、マイクロプロセッサの
ランダム・アクセス・メモリー（ＲＡＭ）２０−４４に
格納されたソフトウェア・ルーチンを介してＳ　Ｍ　Ｆ
　２０／システム・バス２のインターフェースを制御す
る。マイクロプロセッサ２０−２は、Ｚｉｌｏｇ　Ｇｏ
ｌｄ　Ｂｏｏｋ　１９８３／　１９８４（：ｏｍｐｏｎ
ｅｎｔｓ　Ｄａｔａ　Ｂｏｏｋ第３巻、第１０版に記載
されたＺｉｌｏｇ社のＺ　８０ＣＰ　Ｕである。このマ
イクロプロセッサ２０−２はそれ自体、マイクロプロセ
ッサのプログラム可能読出し専用メモリー（ＰＲＯＭ）
２０−３８に格納されたソフトウェアにより制御される
。ＲＡＭ２Ｏ−４４およびＰＲＯＭ２Ｇ−３８の双方は
、駆動回路２Ｇ−２４を介して１８ビツト・マイクロプ
ロセッサのアドレス・バス２０−５４上によりマイクロ
プロセッサ２０−２からアドレス信号ＡＯ乃至Ａ１５を
受取る。データ信号ＤＯ乃至Ｄ７は、ＲＡ　Ｍ　２０−
４４およびマイクロプロセッサ２０−２間に、また８ビ
ツト・マイクロプロセッサのデータ・バス２０−５６お
よびトランシーバ２０−２８を介してＰＲＯＭ２Ｏ−３
８から転送される。

５ＭＦ２Ｏがシステム・バス２に対するアクセスを行な
う時、３２のデータイ３号ＢＳＤＴＯＯ−３１がレシー
バ２０−６８により受取られ、システム・データ・バス
２−４から人力データ・レジスタ２０−１６に格納する
ことができる。マイクロプロセッサ２０−２の制御下で
は、データはレジスタ２０−１６から読出され、マルチ
プレクサ（ＭＵＸ）２０−１７、データ・バス２０−５
２、トランシーバ２０−２２、トランシーバ２０−２８
およびデータ・バス２０−５６を介してＲＡ　Ｍ　２０
−４４のある場所に一時に８ビツトずつ格納される。３
２アドレス信号ＢＳＡＤ　　Ａ−Ｈ，００−２３がレシ
ーバ２０−７０および人力アドレス・レジスタ２０−３
６によりシステムのアドレス・バス２−６から受取られ
、マイクロプロセッサ２０−２の制御下でＲＡ　Ｍ　２
０−４４の場所に一時に８ビツトずつ格納され、３２の
制御信号がレシーバ２０−６４および入力制御レジスタ
２０−１２によりシステム制御バス２−２から受取られ
、データ信号と同様に一時に８ビツトずつＲＡＭ２Ｏ−
４４の場所に格納される。マイクロプロセッサ２０−２
は、ＲＡ　Ｍ　２０−４４における場所として入力レジ
スタ２０−３６．２０−１６および２０−１２を識別し
、駆動回路２０−．２４およびアドレス・バス２０−５
４を介して適当なアドレスをＲＡ　Ｍ　２０−４４に対
して送出する。

マイクロプロセッサ２０−２は、ＲＡ　Ｍ　２０−４４
における対応する場所をアドレス指定してデータを一時
に８ビツトずつ読出すことにより、３２ビツトの出力デ
ータ・レジスタ２０−１４に対するデータ信号ＢＳＤＴ
ＯＯ−３１のローディングを開始する。３２ビツトの出
力アドレス・カウンタ２０−３４は、ＲＡＭ２Ｏ−４４
の対応する場所をアドレス指定してアドレス信号を一時
に８ビツトずつ読出すマイクロプロセッサ２０−２によ
りアドレス信号ＢＳＡＤＯＯ−３１でロードされる。同
様に、３２ビツトの出力制御レジスタ２０−１０は、Ｒ
ＡＭ２０−４４における対応する場所をアドレス指定し
て制御情報を一時に８ビツトずつ読出すマイクロプロセ
ッサ２０−２によりバス制御情報でロードされる。

ブート兼ＱＬＴＲＯＭ２０−３９は、主記憶装置ＩＯ乃
至１２に対して−Ｆ込まれるテスト・パターンおよびソ
フトウェア・テスト・ルーチンを格納する。Ｃ３Ｓ３乃
至５は、これらのテスト・パターンおよびソフトウェア
・テスト・ルーチンをアクセスして、Ｃ３Ｓ３乃至５が
作動することを検査する。ＲＯＭ　２０−　：１９は、
マイクロプロセッサ２０−２の制御下で出力データ・レ
ジスタ２Ｇ−１４に対して直接ロードされる。Ｓ　Ｍ　
Ｆ　２０がシステム・バス２に対するアクセスを求めて
獲得する時、出力データ・レジスタ２０−１４、出力制
御レジスタ２０−１０および出力アドレス・カウンタ２
０−３４に格納された情報が、マイ・データ・サイクル
・ナラ信号ＭＹＤＣＮＮによって付勢される駆動回路２
Ｇ−６６，２０−６２および２０−７２によりシステム
・バス２へ転送される。

システム・タイマー２０−３２は、全てのシステム・バ
スの集中タイミング制御を行ない、実時間クロック、ウ
ォッチ・ドッグ・タイマーおよび時刻クロックおよび経
過時間数を含む。

実時間クロックは、Ｃ３Ｓ３乃至５のＣＰＵ４乃至ＣＰ
Ｕ２６からの指令により現在の時刻と実時間待ち行列の
最前部におけるプロセスの開始時間との間の差に等しい
値でロードされる。現在の時刻が開始時間と等しい時、
実時間クロック割込み信号が生成される。この信号は、
オペレーティング・システムに対し待ち行列の最前部に
おけるプロセスを始動することおよび次のプロセスのた
めの実時間を再ロードすることを警報するため実時間ク
ロックをロードしたＣＰＵに割込みを行なう指令をＳ　
Ｍ　Ｆ　２０をして生成させる。最大時間巾は約８．４
秒である。

ウォッチ・ドッグ・タイマーは、「あまりにも長く」実
行しているプロセスにより明示されるあるソフトウェア
の誤動作からＤＰＵ　　１を保護するため用いられる。

ＣＰｔＪ４乃至ＣＰＵ２６からの指令が減算中のウォッ
チ・ドッグ・タイマーを予め定めた時間でロードする。

もしウォッチ・ドッグ・タイマーが零まで減算する前に
再ロードされなければ、割込み信号が生成されて５ＭＦ
２ＯをしてＣＰＵ４乃至ＣＰＵ２６に対する指令を生じ
て、オペレーティング・システムに対しあるプロセスが
無限ループに入るおそれがあることを警告する。最大時
間［１］は約８．９５１である。

時刻クロックがバッテリ・バックアップされた実時間カ
レンダからロードされ、１μ秒毎に一回増進される。実
時間カレンダは１２桁の２進化１０進数でその年、その
月、その日、時間、分および秒を格納する。

５ＭＦ２Ｏは、システム・バス２上の動作でマスターま
たはスレーブとして作動し得る。５ＭＦ２Ｏは、これが
指令を開始してシステム・バス２と接続される他のシス
テム・バスに対して送出する時はマスターとして作動す
る。マスターとして、ＳＭＦはどのシステム・バスに対
してもシステム・バス２上に一般的指令を開始し、また
ＣＰＵ４乃至ＣＰＵ２６に対する特殊指令を開始する。

５ＭＦ２０Ｇ；！、これがＣＰＵ４乃至ＣＰＵ２６から
非請求指令を受取る時、またシステム・バス２と接続さ
れた他のどのシステム・バスからも予期される応答を受
取る時はスレーブとして作動する。

ＳＭＦは、システム・バス２の循環テスト動作中はマス
ターおよびスレーブの両方で作動し、この場合５ＭＦ２
Ｏはシステム・バス２上にマスターとしてデータを送出
し、またスレーブとして同じデータをシステム・バス２
から受取る。

第２図においては、循環テスト動作中、３２ビツトのデ
ータがＲＡ　Ｍ　２０−４４から出力データ・レジスタ
２０−１４に対してロードされる。５ＭＦ２Ｏはその時
それ自体に対して非メモリ−・システム・バス２要求を
発する。ＳＭＦ２Ｇは、この要求を認識してシステム・
バス２と接続して出力データ・レジスタ２Ｇ−１４の内
容を駆動回路２０−６６、システム・データ・バス２−
４およびレシーバ２０−６８を介して入力データ・レジ
スタ２０−１６へ転送する。

コンパレータ２０−２０は、２つのレジスタ２０−１４
および２０−１６の内容が適正な動作のため等しいこと
を検査する。

５ＭＦ２Ｏは、ハス制御信号ＢＳＹＥＬＯＯ−を含む標
準的な指令としてシステム・バス２と接続された他のシ
ステム・バスに対する指令を生成する。５ＭＦ２ＯはＣ
ＰＵＩＡ　　４乃至ＣＰＵＮＢ２６を生成し、バス制御
信号ＢＳＹＥＬＯハイおよび制御信号ＢＳＭＲ’ＥＦロ
ーはアドレス信号があるＣＰＵチャネル・アドレスおよ
び機能コードを表わしかつメモリー１ｏ乃至１２のアド
レスは表わさないことを表示する。

システム・バス要求および応答制御装置２０−１８は、
３つのタイム・アウト回路を含む。もしマスターとして
の５ＭＦ２Ｏがシステム・バス２に対するアクセスを要
求し３μ秒が経過してスレーブである要求されたサブシ
ステムから何の応答もなければ、システム・バス２サイ
クルは終了される。

もしマスターとしての他のサブシステムの１つがシステ
ム・バス２に対するアクセスを要求しかつ５μ秒内にス
レーブから何の応答もなければ、システム・バス２サイ
クルは終了させられる。

もし５ＭＦ２Ｏの読出しサイクルが開始され予期された
システム・バス２の応答サイクル（２番目の半バス・サ
イクル）が１ミリ秒内で受取られなければ、システム・
バス２の動作は終了させられる。

５ＭＦ２Ｏがスレーブとしてシステム・バス２の要求に
応答する時は、５ＭＦ２Ｏはこの要求を肯定応答するバ
ス信号ＢＳＡＣにｉか、あるいはこの要求を拒否するＢ
ＳＮＡＫＲを生成する。

ディスプレイ・コンソール３４は、ＤＴＩインターフェ
ース２９を介して通信コントローラ２０−８に接続され
る。この通信コントローラ２０−８はインターフェース
ＣＡＩ：１１およびコンソール・アダプタ３０を介して
システム・バス２と接続される。この構成は、Ｓ　Ｍ　
Ｆ　２０がコンソールとＤＰＵ　　１システムとの間の
通信を制御することを可能にする。

５ＭＦ２Ｏは、通信コンソール２０−６と接続されたイ
ンターフェースＲＭ　Ｏ３７を介して遠隔保守状態を制
御する。通信コントローラ２０−６はまた、ＡＤＩ：１
３のインターフェースを介して予備装置３２をル制御す
る。通信コントローラ２０−６および２０−８は、マイ
クロプロセッサ２０−２、駆動回路２０−２４およびア
ドレス・バス２０−６０からのアドレス信号ＡＩ４およ
びＡｌ１によフて制御される。信号Ａ１４はチャネルＡ
またはチャネルＢを選択する。信号Ａ１５はデータまた
は制御情報のいずれかをデータ・バス２０−５８回線上
に置かせる。データまたは制御情報は、マイクロプロセ
ッサ２０−２と通信コントローラ２０−６．２０−８お
よびデータ・バス２０−５８との間に転送される。

オペレータが書込み可能なＥ２ＰＲＯＭ、２０−４６は
、遠隔保守インターフェースを介する不当なアクセスを
阻止するパスワードを含み、ブート・ソフトウェアを格
納する装置およびブート・ソフトウェアが実行のため書
込まれる主記憶装置ｌＯ乃至１２の場所を識別し、ＤＰ
Ｕ　　１　　システムにより行なわれる異なるＱＬＴテ
スト機能を表示する制御ビットを識別し、がっどの周辺
装置がこのソフトウェアが書込まれる制御装置Ｃ５５３
乃至５および主記憶装置１ｏ乃至１２の場所を格納する
かを識別する情報を格納している。

モード・レジスタ２０−３０はデータ・バス２０−５２
と接続され、下記の機能を実施する。即ち、１、システ
ム・バス２の優先順位ビットの５ＭＦ２Ｏの診断制御を
規定し、 ２、出力アドレス・カウンタ２０−３４の加減算を制御
し、 ３、コンパレータ２０−２０がデータ・システム・バス
２−４の比較を行なうことを可能にし、４、Ｃ５５３乃
至５の指令に対すルＳ　Ｍ　Ｆ　２０（７）応答を制御
し、 ５、ＱＬＴおよびパワーアップの初期化中の特殊なシス
テム・バス２の動作を制御する。

モード・レジスタ２０−２は、トランシーバ２０−２０
およびデータ・バス２０−５２を介してマイクロプロセ
ッサ２０−２により書込まれかつ読出される。

モード・レジスタ２０−３０は、その論理式が下記の如
き信号ＥＮＢＬＩＸにより使用可能状態にされる。即ち
、 λ、８°・　１丁・　λ−丁ｏ−八１１・　八〇・　＾
ｌ・　八２・　λニコー・　＾１１−・　　〜「１−・
ＲＥＱ モード・レジスタ２０−３０のクロック信号ＣにＭＤＢ
Ｏ−２が下記の論理式により生成される。即ち、 ［ＮＩＩＩ、［Ｘ−λ１２−　　ＷＲ−入１３−　（八
Ｉ４−　Ａ１５）（ｃＫＭＤＢｏ（７）場合ＧｔＡＩ４
−　　Ａ１５　；　ＣＫＭＤ　Ｂ１の場合はＡｌ１・ズ
１４：ｃＫＭＤＢ２の場合は層４・訂「） 電源システム２２のインターフェースＰ　ＣＩ　２１信
号は５ＭＦ２Ｏにより受取られる。これら信号は多くの
条件を示している。

パワーオン／故障信号５ＹＳＰＷＮは、ＳＭＦ２０に対
して交流入力電圧および出力ロジック電圧が規定値内に
あることを表示する。この時５ＭＦ２ＯはＤＰＵ　　ｌ
システム初期化動作を開始する。

もし交流電源が除かれれば、パワーオン／故障信号５Ｙ
ＳＰＷＮはローとなる。しかし、出力ロジック電圧は３
ミリ秒間規定以内の状態を維持して、データの親藩を避
けるためＤＰＵ　　１システムの停止時間を与える。

電源状態信号ＰＷＲＹＬＯは、全ての電源が規定通りに
作動していることを表示する。この電源状態信号がロー
になると、不作動状態の電源を表示する。

電源システム２２は、主記憶装置ＩＯ乃至１２内のデー
タを常に妥当な状態に保持するバッテリ・バックアップ
電源を含むことができる。メモリー有効信号ＢＢＵＡＴ
Ｖは、もしローならば、バッテリ・バックアップ電力に
も拘らず、メモリー電圧が低下して主記憶装置ｌＯ乃至
１２における情報が妥当な状態でなくなり、メモリーの
再ロードが開始されることを示す。

電源システム２２の制御パネル上の１つのスイッチから
のキーロック（ｉ’＋号が、ＤＰＵ　　１システム機能
に対するオペレータのアクセスを制御するためパネル・
ロック信号を開始する。

ＰＣ［２１インターフエースから５ＭＦ２Ｏにより受取
られたこれらの信号はマルチプレクサ２０−２８に対し
て加えられる。マイクロプロセッサ２０−２はこれらの
信号をデータ・バス２０−５２およびトランシーバ２０
−２２を介して受取り適当な動作を行なう。

５ＭＦ２Ｏは、システム・バス２上にパワーオン信号Ｂ
ＳＰＷＯＮを送出して、電力が規定値以内にあることを
システム・バス２と接続された全てのサブシステムに対
して表示する。オフとなる信号Ｂ　Ｓ　ＰＷＯＮは、「
整理」するため全てのサブシステムに３ミリ秒を与える
。

また、パワーオンの間ハイとなるパワーオン／故障信号
５ＹＳＰＷＮは、駆動回路２０−６３を介してシステム
・バス２上にマスター・クリア信号ＢＳＭＣＬＲを強制
して全ての適当な論理機能をリセットする。

Ｓ　Ｍ　Ｆ　２０は、ＰＣＩ２１インターフェース上で
″ｒｒｉ、源システムシステム２２多くの信号を送出す
る。

高電圧の出力マージン制御信号ＨＩ　ＭＡＲ（ＪＳよび
低電圧の出力マージン制御信号ＬＯＭＡＲＧがテスト動
作中マイクロプロセッサ２０−２により生成され、全て
の電力サブシステム±２％に右ける出力マージンを変化
させる。

システム・バス信号ＢＳＱＬＴＩは、システム・バス２
と接続された他の全てのサブシステムが適正に取付けら
れ、パワーアップされ、かつ良好に全てのテスト・プロ
グラム（ＱＬＴ）を完了したことを表わす。ＱＬＴロジ
ック１９は、バス信号ＢＳＱＬＴＩおよび５ＭＦ２Ｏが
適正にそのＱＬＴを行なったことを示すデータ・バス２
０−５２からのデータ信号を受取り、電源システム２２
およびインターフェース２１に送られる信号ＢＳＱＬＴ
Ａを生じ、この信号はＤＰＵ　　１システムが完全に検
査を完了したことを表わす。信号Ｂ　Ｓ　Ｑ　ＬＴＡは
、どの装置がそのＱＬＴあるいはＱＬＴ障害を実行中で
あっても常に真となる。

信号ＢＳＱＬＴＡは、ＱＬＴテストが成功する時は常に
偽となる。

５ＭＦ２Ｏは、温度検出装置２０−４０を含みＤＰＵ１
システムの筺体温度を監視し、もし筺体温度が最高温度
３８℃より高い時は温度高信号ＴＭＰＹＬＯを生じる。

もし筐体時点が異常に高くなるならば、熱センサ（図示
せず）が開いて電力を遮断する。このためパワーオン／
障害信号５ＹＳＰＷ’Ｎを生じ、システム・バス２の（
ｉ号ＢｓＰＷＯＮを生じてシステム・バス２上の全ての
サブシステムに対しその各々のパワーダウン・シーケン
スに入ることを表示する。

温度高信号ＴＭＰＹＬＯはマルチプレクサ２０−２８に
加えられてこれをマイクロプロセッサ２０−２に対しア
クセス可能にする。

通信コントローラ２０−６および２０−８からの信号は
またマルチプレクサ２０−２８に対して加えられ、マイ
クロプロセッサ２０−２がデータ伝送回線をサンプルす
ること、また受取り側の装置がデータの受取りの用意が
ある時を検出することを許容する。

マルチプレクサ２０−２８は、下記の論理式によ゛り生
成される信号ＥＮＢＭＵＸにより使用可能状態にされる
。即ち、 ＥＮ八へＭＵＸ　　−に８−　　Ａ９−　　Ａｌ０−　
　　λ−丁丁−ＥＮＭＢＯＲ−ＭＩＭ　Ｉｔ　Ｅ　Ｑ 但し、 ＥＮＩＩＩＩＯ＋（−ＡＯ・　ＡＩ・　八２・　Ａ３・
　へ４信号ＭＲＥＱはマイクロプロセッサ２０−２によ
り生成され、アドレス・バス２０−５４がＲＡＭ２０−
４４のアドレスを持たないことヲ示す。信号Ｍｌはマイ
クロプロセッサ２０−２により生成され、これが命令コ
ード取出し動作ではないことを示す。

アドレス・バス２０−５４の信号Ａ１４およびＡ１５は
、４つのマルチプレクサ２０−２８の出力信号の各々を
選択する。

Ｓ　Ｍ　Ｆ　２０の出力レジスタ、出力データ・レジス
タ２０−１４、出力制御レジスタ２０−１０および出力
アドレス・カウンタ２０−３４は、それぞれ反転駆動回
路２０−６６．２０−６２および２０−７２を介してシ
ステム・バス２　（２−４，２−２，２−６）に対して
接続される。

データは、データ・バス２０−５２から一時に１バイト
ずつこれらの出力レジスタに入れられる。

これらの出力レジスタは、ＲＡ　Ｍ　２０−４４の場所
としてマイクロプロセッサ２０−２によってアドレス指
定される。出力データ・レジスタ２Ｑ−１４はまた、シ
ステム・タイマー２０−３２またはブート・テストおよ
びＱＬＴテストＲＯＭ　２０−　：１９から広巾でロー
ドすることができる。また、出力アドレス・レジスタ２
０−４１は、主記憶装置１０乃至１２に対するデータの
ブロック転送のためマイクロプロセッサ２０−２により
連続アドレスでロードされる。

出力レジスタのロードのための信号は、適当なアドレス
回線の復号およびこれら回線をマイクロプロセッサ２０
−２からの制御信号により組合せることにより生成され
る。本発明と関連しないためパリティの生成および検査
を示すロジックは本明細書には含まれていないが、当業
者はパリティがバイト転送後に検査されることが明瞭で
あろう。

パリティを含まない出力データ・レジスタ２０−１４は
、「零」入力がデータ・バス２０−５２とｔｌ！されか
つ「１」入力がブート・テストおよびＱＬＴテストＲＯ
Ｍ　２０−　：１９の出力側に接続された典型的に８個
の７４Ｌ　Ｓ　２９８マルチプレクサ・レジスタからな
っている。このレジスタ２０−１４は、下記の論ｐ１式
により示される如くアドレス・デコーダ２０−４によっ
てロードされる。即ち、使用可能信号ＩＮＯＬＯＸ＝ Ｍｌ−ＭＩＩＥＱ−ＡＯ−八ｌ−Ａ２−　　Ａ：Ｉ−八
４−　　八８−　　Ａ９−八ｌＯ・　Ａ１１ 本明細書における全ての論理式はアドレス・デコーダ２
０−４のロジックを表わすことを留意されたい。アドレ
ス・デコーダに対する入力信号は、アドレス信号ＡＯ乃
至Ａ１５、およびマイクロプロセッサ２０−２の信号Ｍ
ｌ、ＭＲＥＱ、ｌ０ＲＱ、ＷＲおよびＲＤである。アド
レス・デコーダ２０−４は、５ＭＦ２Ｏの論理要素な匍
制御する論理制御信号を生じる。

マルチプレクサ・レジスタ２０−１４は一時に２（一時
に１バイト）ずつロードされるが、これは各マルチプレ
クサ・レジスタが・クロック信号ＣＫＤＴＢＯ５ＣにＤ
ＴＢＩ、ＣＫＤＴｎ２およびＣにＤＴＢ３により４ビツ
トを格納するためである。

（：ＫＯＴＢＯ＝　　ＥＮＢＬＯＸ　　八１２・　八１
３・　八１４　・　八１５ＣＨＩ）ＴＢＳ＝　　Ｆ、Ｎ
ＢＬＯＸ　　八１２−　　Ａｌ１−　　Ａｌ１１　−　
　八１５ＣＫＤＴ［１２−ＥＮＢＬＯＸ　　Ａ１２−一
λ−１：ｌ　　−八１４　−一入下「石−ＣＫＤＴｎ：
ｌ＝　　ｌＸＮｎ１．ＯＸ　　へＩ２−コ汀丁　−Ａ１
４　−　　ＡＩ５信号ＢＰＴＤＯＴはＲＯＭ　２０−３
９の出力またはシステム・タイマー２０−３２の出力を
選択する。

ＢＰＴ、ＤＯＴに対する論理式は下記の通り。

即ち、 （八８・Ａ９・ＡＩＯ・Ａｌｌ・Ａ１２・Ａ１３・ｌ０
ＲＱ−Ｍｌ　＋ＴＯＤＲＷＳＴ） マイクロプロセッサ２０−２の１８号は下記を表示する
。ＭｌはＭＲＥＱと共に、これが命令コード取出し操作
ではないことを示す。ＭＲＥＱは、アドレス・バスがメ
モリー読出しまたは書込み操作のための有効アドレスを
保持しないことを示す。

「「は、マイクロプロセッサ２０−２がメモリーまたは
Ｉ１０装置からデータの読出しを欲する。

ＷＲはマイクロプロセッサ２０−２のデータ・バスがア
ドレス指定される記憶場所またはＩ１０場所に格納する
ための有効データを保持することを示している。

１０ＲＱ、Ｍｌは、これが入出力装置アドレスでもマイ
クロプロセッサ２０−２の命令コード取出しサイクルで
もないことを示す。信号ＴＯＤＷＴは、出力データ・レ
ジスタ２０−１４を介するシステム・バス２に対するシ
ステム・タイマー２０−３２の時刻転送を示す。

出力データ・レジスタ２０−１４の広ＩＪローディング
のために、時刻転送を表わすシステム・タイマー２０−
３２からの信号ＭＹＤＴＣＫ、あるいはマイクロプロセ
ッサ２０−２が生じた信号ＢＰ２ＭＤＴがクロック信号
ＣにＤＴＢＯ乃至ＣにＤＴＢ３を並列に生じる。

信号ＢＰ２ＶＤＴに対する論理式は、 （八８−　　八９−　　Ａ１０．−Ａｌｌ−ＡＩ３−［
０ＲＱ−Ｍｌ）出力制御レジスタ２０−１０は、典型的
には全てが８ビツトのデータ・バス２０−５２と接続さ
れた２つの７４ＬＳ２フ３レジスタと、１つの７４Ｌ　
Ｓ　Ｉ７４レジスタと、１つの７４Ｌ　Ｓ　３７４　レ
ジスタとからなっている。制御信号はそわぞれ信号ＣＫ
ＣＭＢＯ乃至ＣにＣＭＢ３によりレジスタに対してクロ
ックされる。論理式は下記の通り。即ち、 （：ＫＣＭ［ｌＯ＝　　ＥＮＩＩＬＯＸ　　八１２　−
　　八１３　−　　Ａ１４　−　　Ａ１５（：ＫＣＭＢ
ｌ＝　　ＥＮＢＬＯＸ　　八Ｉ２　−　　八１３　−　
　八１４　−　　Ａ１５［：Ｋ（：Ｍｎ２＝　　ＥＮＢ
ＬＯＸ　　Ａ１２　−　　Ａ１３　−　　八１４　−　
　八１５ＧＫＣＭＢ３＝　　ＥＮＢＬＯＸ　　Ａ１２　
−　　ＡＩ３　−　　Ａ１４　−　　へ１．５信号ＴＤ
ＳＨＢＤは、時刻転送の開信号ＣＫＣＭＢＯによりクロ
ックされる７４Ｌ　Ｓ　３７４レジスタの出力を使用不
能状態にする。システム・リセット信号ＣＬＲＦＬＰは
残りの３つのレジスタをリセットする。

７４Ｌ　Ｓ　３７４レジスタは、第５Ａ図乃至第５Ｅ図
に示された８つの指令信号を格納する。これらは、信号
ＢＳＹＥＬＯ，ＢＳＢＹＴＥ、ＢＳＤＢＰＬ、ＢＳＤＢ
ＷＤ、Ｂ５５ＨＢＣ，ＢＳＬＯＣＫ、ＢＳＷＲＩＴおよ
びＢＳＭＲＥＦである。非時刻転送の間、これらのバス
信号は直接駆動回路２０−８２に対して加えられる。

出力アドレス・カウンタ２０−３４は、ＴｅｘａｓＩｎ
ｓｔｒｕｍｅｎｔｓ社のＡＬＳ／ＡＳ論理回路データ・
ブック＋９＋１：ｌ（進展型低電カシヨツトキー／進展
型ショットキー）において記載された４つの７４Ａ　５
８６９カウンタを含む。このカウンタは４つの動作モー
ド、即ちクリア、減退、ロードおよび増進モードを有す
る。ロード・カウンタの動作は、この４つのカウンタに
加えられる信号ＭＹＡＤＵＰおよび各カウンタに加えら
れる信号ＣにＡＤＢＯ乃至ＣにＡＤＢ３により開始され
る。論理式は下記の通り。即ち、 ＣＫ八へｎＯ＝　　　ｌ’：Ｎ１１１、Ｏｘ　人−１２
−ＡＩ：ｌ　　−ＡＩ４　−　　Ａ丁「−（：ＫＡＤＢ
ｌ＝　　１ｉＮＢ１．ＯＸ　　λ−１２−Ａ１：ｌ　　
−Ａ１４　−　　八１５にＫＡＤＢ２＝　　ＥＮＢＬＯ
Ｘ　　λ＝１２　−　　ＡＩ３　−　　八Ｉ４　−　　
Ａ１５−ＣＫＡＤＩｌ’ｌｌ＝　　ＥＮ［ＩＬＯＸ　　
Ａ丁２　−　　八１３　−　　八１４　−　　へ１５信
号ＭＹＡＤＵＰはマイクロプロセッサ２０−２によりモ
ード・レジスタ２０−３０に格納され、ロードまたは増
進操作モードを表わす。ブートおよびＱＬＴ操作の間、
カウンタは最初一時に１バイトずつロードされ、次いで
出力データ・レジスタ２０−１４への転送のためＲＯＭ
　２０−３９からデータを読出すアドレス・レジスタ２
０−４１により順次増進されることになる。

クロック信号ＭＹＡＤＣには、各カウンタ２〇−３４の
クロック入力ターミナルに対して加えられてカウンタを
調時する。信号ＭＹＡＤＣには遅れたけ定応答信号ＢＳ
ＡＣＫＨによって生成される。

人力データ・レジスタ２０〜１６は、４つの７４Ｓ３７
４レジスタからなっている。入力アドレス・レジスタ２
０−：１６は４つの７４Ｌ　Ｓ　：１７４レジスタから
なり、人力制御レジスタ２０−１２は２つの７４ＬＳ３
７４レジスタ、１つの７４ＬＳ３７４レジスタおよび１
つの７４Ａ　Ｓ　８２：ｌレジスタからなっている。

７４Ａ　Ｓ　８２３レジスタは、システム・バス２上に
置かれた５ＭＦ２Ｏの指令を制御する８つのバス信号Ｂ
ＳＹＥＬＯ，ＢＳＢＹＴＥ、ＢＳＤＢＰＬ、ＢＳＤＢＷ
Ｄ、Ｂ５５ＨＢＣ％ＢＳＬＯＣに、ＢＳＷＲＩＴおよび
ＢＳＭＲＥＦを受取る。

上記の人力レジスタ２０−１６．２０−３６および２０
−１２は全て、下記の３つの条件下で生成されるクロッ
ク信号ＭＢＩＰＣにの制御下でロードされる。即ち、 １、システム・バスの要求兼応答制御装置２０−１８は
スレーブとして作動し、システム・バス２からの肯定応
答指令信号ＢＳＡＣＫＲまたは第２の半バス・サイクル
指令（ｇｉｉ号Ｂ５５ＨＢＣを受取る。

２、応答制御装置２０−１８は、循環テスト９３８秒の
タイムアウトを検出する。

３．５ＭＦ２Ｏはテスト・モードの間それ自体を肯定応
答する。

入力データ・レジスタ２０−１６からの３２の出力デー
タ信号が、循環テスト・モードの間コンパレータ２０−
２０に対して加えられる。データ信号もまた、マイクロ
プロセッサ２０−２の１制御下でデータ・バス２０−５
２に対して一時に１バイトずつ転送するためマルチプレ
クサ２０−１７に対して加えられる。マルチプレクサ２
０−１７の出力は信号ＥＮＢＬ２Ｘにより使用可能状態
になり、その論理式は下記の通り。即ち、 八〇−ＡＩ−Ａ２−　　Ａ丁・　λ４−　　Ａ８−　　
Ａ’ｌ−八ＩＯ−λ−１ｔ　　−Ｍｌ−ＲＥＱ マルチプレクサ２０−１７の選択は、信号ＲＥＧＳＬＯ
％ＲＥＧＳＬ１およびＲＥＧＳＬ２によって行なわれる
。論理式は下記の通り。即ち、 ＲＥＧＳＬＯ＝　　（ＥＮ［ＩＬ２Ｘ　　（へｌ２−Ａ
Ｉ３−Ｘ二１４　　＋　　Ａｌ２−λ−１７１−に丁「
−＋　Ａ１２・人目・に丁「Ｙ＋１ミＮ旧、２×・　Ａ
１５）１（口ｎ［ＧｓＬｌ＝　　（ＩＮＩＩ！、２Ｘ　
　（へ１２−λ−丁コ「；−人目　◆　Ａ１２−Ａｌ：
ｌ））＋　　　ＥＮ［１Ｌ２Ｘ−ＡＩ４　　）　　ＲＤ
訃ＧＳＬ２＝　　（ＥＮＢＬ２Ｘ　　（λ１２−÷　八
１２・八１３）十肺ＢＬ２Ｘ・Ａ１３）Ｒ’Ｄ 人力アドレス・レジスタ２０−３６を構成する４つのレ
ジスタは、その出力信号がそれぞれ信号ＲＤＤ０２４、
ＲＤＤＯ２５、ＲＤＤＯ２６およびＲＤＤＯ２７の制御
下でデータ・バス２０−５２に対して加えられる。入力
制御レジスタ２０−１２を構成する４つのレジスタは、
その出力信号がそれぞれ信号ＲＤＤＯ２０、ＲＤＤＯ２
１、ＲＤＤＯ２２およびＲＤＤＯ２３の制御下でデータ
・バス２０−５２に対して加えられる。信号ＭＩＢＩＰ
ＣＫがアドレス信号をレジスタ２０−３６に対してクロ
ックする。

Ｘが０から７まで変化するＲＤＤ０２Ｘに対する論理式
は下記の通り。即ち、 ＥＮＯＬ２Ｘ−ＲＤ−八Ｉ２−＾１３・＾１４−Ａ１５
但シ、２進数八ｌ：］−ＡＩ４−ＡＩ５　＝　　Ｘマイ
クロプロセッサ２０−２は、ソフトウェアの制御下の後
の動作のため、ＲＡ　Ｍ　２０−４４における予め定め
た場所に対してデータ・バス２０−５２上で受取られる
アドレス・バイト、データ・バイトおよび指令バイトを
格納する。

下記の制御信号は、システム・バス２上に送出され５Ｍ
Ｆ２Ｏによりシス“テム・バス２上がら受取られる指令
の一部として使用される。

ＢＳＹＥＬＯ（黄色） この信号は、第２の半バス・サイクルの問責である時、
付随する転送情報が訂正されたことを示す。このように
、この信号はソフトの障害を表わし、またおそらくは障
害がひどい状態になる前に保守動作を考えねばならない
ことを意味すると見做される。この信号は、読出し応答
と同時に主記憶装置ｌＯ乃至１２によって使用されて、
・発見され訂正されたエラーを表示する。

この信号は、メモリー読出し要求の問責である時読出し
要求を修飾する。読出し要求中の真のＢＳＹＥＬＯに対
する応答は、関与するメモリーおよびアドレスに依存し
ている。

Ｃ５５３乃至５に対１−る５ＭＦ２Ｏの指令の同頁であ
る時、信号ＢＳＹＥＬＯはＢＳＭＲＥＦ障害を生じるＳ
　Ｍ　Ｆ　２０の指令がアドレスのリード線がチャネル
・アドレスおよび機能コードを含むことを識別する。

ＢＳＢＹＴＥ　（バイト） この信号は、真である時、その時の転送がワード転送で
はなくバイト転送であることを示す。

ＢＳＤＢＷＤ　（ダブルワード） このイ３″＋およびＢＳＤＢＰＬは、読出し要求の間使
用されてどれだけの数のデータ・ワードがどんなフォー
マットで主記憶装置ｌＯ乃至１２から予期されるかを示
す。（メモリーから要求側への）読出し応答サイクルの
間、Ｂ　Ｓ　Ｄ　ＢＷＤはデータの１つまたは２つのワ
ードがシステム・バス２に存在するかを示す。

書込み要求の際は、この信号はＢＳＡＤ２３、ＢＳＢＹ
ＴＥおよびＢＳＤＢＰＬと組合されて用いられ、３２ビ
ツトの演算子におけるバイトのどんな組合せがメモリー
にｕＦ込まれべきるかを識別する。

ＢＳＤＢＰＬ　（ダブルプル） この信号は、ＢＳＤＢＷＤと関連して用いられる。読出
し応答サイクルの間、ＢＳＤＢＰＬは応答が最後ではな
いかあるいは最後のデータ素子が要求されたかを表示す
る。

Ｂ５５ＨＢＣ（第２の半バス・サイクル）この信号は、
読出し要求に対する応答としであるいは情報として第２
のバス・サイクルを識別してＢＳＬＯＣにと関連してロ
ックをセットあるいはリセットするよう作用することが
できる。

ＢＳＬＯＣに（ロック） この信号は、真である時、このサイクルが、通常主記憶
装置ｌＯ乃至１２であるスレー゛ブにおけるロック・フ
リップ７０ツブの状態を条件として、このサイクルがシ
ステムのプロセッサを同期させるためＢ５５ＨＢＣと関
連してロック・フリップフロップをテストするか、セッ
トするか、あるいはリセットすることを表示する。

ＢＳＷＲＩＴ（バス書込み） この信号は、真である時、この転送がマスターからスレ
ーブに対するものであることを表示する。この信号が偽
で転送を伴なう時、マスターはスレーブから情報を要求
中である。この情報は、人手される時、別個の転送とし
て与えられることになる。

ＢＳＭＲＥＦ　（メモリーの照合） この信号は、真である時、アドレス・リード線がメモリ
ー・アドレスを含むことを示す。

偽である時は、この信号はアドレス・リード線がチャネ
ル番号および機能コードを含むことを示す。

ＢＳＲＥＤＬ（赤、左方） この信号は、真である時、伴なわれる転送情報がエラー
の状態にあることを示す。この信号は、読出し応答と同
時にメモリーによって用いられて、戻された最も左方の
ワード（もし２つのワードが並列に戻されるならば）あ
るいは単一のワードにおける訂正し得ないエラーを示す
。

ＢＳＲＥＤＲ（赤、右方） この信号は、真である時、伴なわれる転送情報がエラー
の状態にあることを示す。この信号は、読出し応答と同
時にメモリーによって用いられて、（もし２つのワード
が並列に戻されるならば）戻された最も右方のワードに
おける訂正し得ないエラーを示す。

ＢＳＬにＮＣ（ロック、非メモリ−・サイクル）この（
Ｌ’１号は、ロックされたメモリー読出し要求の間のみ
、α味を有する（ＢＳＬＯＣにが真）。

真である時、このことは、同時に要求と関連する他の動
作の進行を許しながら、実際の要求された読出し操作を
禁止するようメモリーに命令する。

要求に対する応答ＢＳＡＣにＲまたはＢＳＮＡにＲは、
ＢＳＬＫＮＣが真であるか偽であるかに拘らず同じもの
となり、主記憶装置１０乃至１２におけるロック・フリ
ップフロップのセット、クリアおよびテスト動作が行な
われることになる。メモリー、モジュールのサイクル動
作は禁止され、第２の半バス・サイクルは生じず、メモ
リーは使用中の状態にならない。

ＢＳＲＩＮＴ（割込み再開） この信号は、再び割込みを受取る状態にある時、通常Ｃ
３Ｓ３乃至５によフて発される（かつある場合にはＳ　
Ｍ　Ｆ　２０により発することができる）。１つ以上の
前の割込み要求と同時に否定応答された後、割込みは周
辺コントローラ１４乃至１６において「スタック」され
る。ＢＳＲＩＮＴの真の変換を検出する同時に、これら
のコントローラは再びＣ３Ｓ３乃至５に対して割込みを
送出しようと試みる（その結果別のＮＡＣに応答を生じ
得る）。

この信号は受取り側のコントローラ１４乃至１６によっ
て非同期であるとして取扱われるが、ＢＳＲＩＮＴの送
り側は、１つ以上の駆動ソースが多重プロセッサ・シス
テムにおいである時システム・バス２上で活動状態にな
ることを禁止するため、システム・バス２のサイクルと
同期されねばならないことに注意されたい。

ＢＳＲＩＮＴは、最低１００ナノ秒間有効でなければな
らず、またＢＳＲＩＮＴの「不鮮明な」後縁部から異常
なシステム挙動を生じ得る。

ＢＳＰＷＯＮ（バス・パワーオン） この非同期信号は、通常全ての電源が正常でありかつ内
部筐体の温度が満足できる作動限度内にある時は真とな
る。この信号は、システムである（即ち、電源制御障害
、過剰ロード、「赤のレベル」の過剰温度等）時価の状
態となる。

信号ＢＳＰＷＯＮは通常電源システム２２により与えら
れる情報により５ＭＦ２Ｏによって生成されるが、ある
場合には、アップ回線のホストからのシステム回復をあ
るシミュレートするように通信コントローラ２０−６お
よび２０−８により駆動することもできる。パワーオン
の遷移期間中、ＢＳＰＷＯＮの正になる縁部はシステム
の電源が上昇して安定状態となり、かつシステムの初期
化が生じることを示す。初期化に続いて、安定したパワ
ーオン状態は、システムの動作状態の安定したセットを
表示する。障害またはパワーオン状態の送出と同時に、
ＢＳＰＷＯＮはオフの状態に遷移し、全ての周辺コント
ローラ１４乃至１６は、Ｃ３Ｓ３乃至５がシステム状Ｒ
および主記憶装置ＩＯ乃至１２（メモリーはｉｌＦ開条
件に対しては非揮発性でなければならない）における回
収情報を格納することを可能にするため、自己初期化を
行なわねばならない。ＢＳＰＷＯＮの偽になる遷移状態
は、Ｒ短３．０ミリ秒だけ直流調整の実際の損失に専攻
しなければならず、またメモリー・コントローラは、障
害が検出された後２．５乃至３ｏＯミリ秒において保護
状態に入らねばならない（バス・サイクルは受入れられ
ない）。

ＢＳＡＣＫＲ（ＡＣに） スレーブは、この信号を真にさせることによりこの転送
を受入れつつあることをマスターに対して信号する。

ＢＳＮＡにＲ（ＮＡに） このスレーブは、マスターに対してこの信号を真にする
ことによりこの転送を拒否する状態にあることを信号す
る。

ＢＳＷＡＩＴ　（ＷＡＩＴ） このスレーブは、マスターに対してこの信号を真にする
ことにより転送を一時的に拒否する状態にあることを信
号する。

ＢＳＤＣＮＮ（ＤＡＴＡ　　ＣＹＣＬＥ　　Ｎ０Ｗ）真
である時、この信号は特定のマスターがシステム・バス
２転送を行ないつつあり、かつシステム・バスｚ上にあ
る特定のスレーブにより使用される情報を置いたことを
示す。偽の時、システム・バス２は遊休状態かあるいは
バス・サイクル間にある。

ＢＳＭＣＬＲ（バス・マスター・クリア）この非同１１
ＪＩ信号は通常色であり、システム動作を完全に打切る
ことを要求するシステムの条件が検出される時に真とな
り、５ＭＦ２Ｏにより「停止」、「再始動」または「再
ブート」動作が行なわれる。マスター・クリアのソース
は通常パワーオン・シーケンスおよび制御パネル・クリ
ア押しボタン（共に５ＭＦ２Ｏが生じる）から得られる
が、取付けられたホストからのダウン回線ロードを実施
する能力を要求するある通信コントローラからも生し得
る。

ＢＳＭＣＬＲが真の時、システム・バス２上の全ての装
置が初期化することになる。更に、これを行ない得る装
置はそのＱＬＴテストを実行する。ＱＬＴの成功裡の完
了は、５ＭＦ２Ｏが信号ＢＳＱＬＴＡを受取る時に示さ
れる。

ＢＳＲＥＳＱ　（応答修飾子） この信号はＢＳＡＣＫＲと関連して駆動されて、要求側
のバス・マスターに対しスレーブが機能の呼出しを認識
して適当に応答することを示す。３つのタイプの要求が
この修飾を付した応答を選択することができる。即ち１
、・２ワードの第２の半バス・サイクルを生じ得る読出
し要求（ＢＳＤＢＷＤにより示される一一真） ・データ信号ＢＳＤＴ１６乃至ＢＳＤＴ３１を書込もう
とする試みを行なう書込み要求（ＢＳＤＢＷＤにより示
される一一真） Φ循模させることなくメモリーのロックまたはアンロッ
クを行なおうとする読出し要求（ＢＳＬにＮＣにより示
される一真） システム・バス要求兼応答制御ロジック２０−１８は、
５ＭＦ２Ｏに対するシステム・バス２の制御を獲得して
５ＭＦ２Ｏの指令またはシステム・バスｚ上の指令に対
する応答をスレーブ装置に対して送出するマスター制御
ロジックを含む。

５ＭＦ２Ｏはシステム・バス２上の最も高い優先順位位
置を占めるため、もし５ＭＦ２Ｏがシステム・バス２に
対するアクセスを要求するならば、その時のバス・サイ
クルが完了すると直ちに次のサイクルでアクセスが許与
される。ロジック２０−１８は、駆動回路２０−６６．
２０−６２および２０−７２に対して加えられる信号Ｍ
ＹＤＣＮＮを生じて、データ、アドレスおよび制御情報
をシステム・バス２に置く。ロジック２０−１８はまた
、バス信号ＢＳＤＣＮＮをシステム・バス２上に送出し
てシステム・バス２が「使用状態」にあることを全ての
サブシステムに対して表示する。

ロジック２０−　Ｉｌｌはこの時システム・バス２がら
の多くの応答を待機する。生じ得るは応答は下記の通り
。即ち、 １、応答は３μ秒間受取られない。

２、待機応答は受取られる（ＢＳＷＡＩＴ）３、否定応
答は受取られる（ＢＳＮ、ＡにＲ）４、ロック・ノー・
サイクル（ＬＫＮＣ）は肯定応答される（ＢＳＬＫＮＣ
）（ＢＳＡＣＫＲ）５、書込み（１ワード書込み即ちＢ
ＳＲＥＳＱ受取り）は肯定応答される（ＢＳＡＣにＲ）
６、書込み（ＢＳＲＥＳＱ不受取りおよびダブルワード
）はけ定応答される（ＢＳＡＣにＲ）７、読出しサイク
ルは１１定応答される（ＢＳＡＣにＲ） ロジック２０−１８はこのシステム・バス２サイクルを
終了し、もしＢＳＷＡＩＴまたはＢＳＮＡＫＲ応答が受
取られたならば、あるいは書込みダブルワード要求に対
してＢＳＡＣＫＲが受取られたならば、再びシステム・
バス２に対するアクセスを要求する。

ロジック２０−１８は、主記憶装置ｌＯ乃至１２、Ｃ５
５３乃至５あるいは周辺コントローラ１４乃至１６に対
して５ＭＦ２Ｏにより送出される読出し指令に応答して
、第２の半バス・サイクルが予期される時付勢されるス
レーブ制御ロジックを含む。あるバスサイクルが５ＭＦ
２Ｏのチャネル番号の１６進数ＯＦを含む時、スレーブ
制御ロジックもまた付勢される。もしエラー条件が存在
せず、また肯定応答ＢＳＡＣＫＲが５ＭＦ２Ｏによりシ
ステム・バス２上をマスターに対して送出されるならば
、第２の゛１バス・サイクルが５ＭＦ２Ｏにより受入れ
られる。

もし第２の半バス・サイクルが受入れられるならば、モ
ード・レジスタからの信号が制御信号ＢＳＤＢＷＤによ
り示される如く転送されつつあるデータワードに従って
、出力アドレス、・カウンタ２０−３４の増進あるいは
減退を制御する。

もしチャネル番号が＋６進数ＯＦであれば５ＭＦ２Ｏは
非請求指令を受入れ、パリティ・エラーは存在せず、こ
れは第２の半バス・サイクルではなく　（ＢＳＳＨＢＣ
偽）、バス・アドレス＜−Ｘ号は機Ｃ１ヒコードおよび
チャネル番号を含み（ＢＳＭＲＥＦｆｂＩ）、機能コー
ドは５ＭＦ２Ｏに対しては適法となる。Ｓ　Ｍ　Ｆ　２
０はシステム・バス２上で肯定応答信号ＢＳＡＣＫＲ１
および否定応答信号ＢＳＮＡＫＲと応答し、あるいはも
し不良パリティまたは違法の機能コードが存在するなら
ば指令を無視することになる。

Ｓ、Ｍ　Ｆ　２０は主記憶装置１０乃至１２を読出ず指
令を送出し、かつこの場所の内容を別のサブシステム、
典型的にはＣ３Ｓ３乃至５に対して送出する。この場合
には、第２の半バス・サイクルはＳ　Ｍ　Ｆ　２０に対
してアドレス指定されない。

主記憶装置１０乃至１２は、システム−・バス２上に信
号ＢＳＡＣにＲを送出し、また行先のサブシステムのチ
ャネル番号を有するシステム・バス２上に第２の半バス
・サイクル指令を送出する。

５ＭＦ２Ｏは第２の半バス・サイクルを受取らないため
、ＳＭＦはこの指令を終了しなければならない。

１ｉｒ定応答信号ＢＳＡＣにＲは、サイクル制御ロジッ
ク２０−１９のシステム・バス終端により受取られる。

マイクロプロセッサ２０−２は、アドレス・デコーダ２
０−４により復号されて信号ＣＫＭＤＯ２を生じるアド
レス信号を生成する；また、マイクロプロセッサ２０−
２は、データ・バス２０−５２上にデータ信号ＤＯＯを
生成する。信号ＢＳＡＣにＲ％ＣにＭＤＯ２およびＤＯ
Ｏは、システム・タイマー２０−３２に対して与えられ
る信号ＳＭＦＣＬＹと同時に５ＭＦ２Ｏのサイクルをリ
セットしてタイムアウトをリセットし、これによりこの
指令を終了する。通常の動作中は、タイムアウトは予期
される第２の半バス・サイクル指令があるｒめ定めた時
間内に５ＭＦ２Ｏにより受取られることを検査する。も
しこの指令が予め定めた時間内に受取られなければ、タ
イムアウト信号が５ＭＦ２Ｏをして読出しメモリー指令
を反復させる。

ＡＤＩ：１３のインターフェースは、予備装置３２に対
して通信コントローラ２０−６のＢチャネルを接続する
。これは、１２００ボーまでのデータ速度を有する標準
的なＥＩＡ　　Ｒ５−２：１２ｃタイプのＺインターフ
ェースである。インターフェース信号は、典型的にデー
タの送出、データ受取り、データ用意および送出要求で
ある。

ＣＡ［３１インターフエースは通信コントローラ２０−
８のＡチャネルをコンソール・アダプタ３０に対して接
続する。このインターフェースは、ＲＳ　４２２非同Ｊ
ｉｌｔインターフエース上のＲ５２３２Ｃ非同期インタ
ーフェースでよい。Ｒ３２３２Ｃインタ一フエース信号
は、データ送出、データ受取り、送出クリアおよびデー
タ用意である。

ＲＳ　４２２インタ一フエース信号はデータ送出、デー
タ受取りおよびデータ・ストリーム制御である。

ＲＭ　Ｏ３７のインターフェースは、通信コントローラ
２０−６のＡチャネルを遠隔コンソール４２に接続する
。

ＲＭ　Ｏ３１は、第１図の論議において述べたように典
型的なＭＯＤＥＭ：１６とインターフェースする。

ＤＴＩ２９のインターフェースは、通信コントローラ２
０−８のＢチャネルと接続し、ＣＡＩ：１１インターフ
エースと整合する。

通信コントローラ２０−６および２０−８は、前述のＺ
ｉｌｏｇ　Ｇｏｌｄ　ｌ１ｏｏｋに述べたＺｉｌｏｇ　
Ｚ８０Ｓ　Ｉ　Ｏ１０直列人出力コントローラである。

通信コントローラ２０−６および２０−８は、共通の割
込み回線上でマイクロプロセッサ２０−２の割込みを行
なう。マイクロプロセッサ２０−２は、Ｍｌおよびｒｏ
Ｒ１３号ならびに信号ＡＩ４およびＡｌ１を送出するこ
とにより割込みに対して応答する。割込みコントローラ
ｚＯ−６または２０−８は、データ・バス２０−５８上
に状態を送出することにより応答する。この時、マイク
ロプロセッサ２０−２は、活動の処理状態に基いてソフ
トウェア・ルーチンへ分岐する。通信コントローラ２〇
−６および２０−８の状態１２号に対して応答すること
によりソフトウェアにより行なわわる典型的な機能は、
バッファ空送出、拡張状態変更、使用可能文字の受取り
および特殊な受取り条件である。

に五二孟：工 第３図は、システム・バス・インターフェース２−１０
Ａのブロック図を示す。システム・バス２からの指令は
、レシーバ２−３０を介して先入れ先出しくＦ　Ｉ　Ｆ
Ｏ）レジスタ２−３４に対して与えられる。種々の指令
のフォーマットは、第５Ａ図乃至第５Ｅ図に示されてい
る。この指令は、指令宛先装置を指定するチャネル番号
および受取り側の装置が行なう操作を指定する機能コー
ドを含む。

ＦＩＦＯ制御装置２−３３は、レシーバ２−３０を介し
てシステム・バス２から指定された指令信号を受取る。

指定された指令信号は、ＦＩＦＯ制御装置２−３３がＦ
ＩＦＯ２−３４に対しロードされた特定の指令を持つこ
とを可能にする。

もし第５Ｃ図のＳＭＦの対主記憶装置指令が１６進数０
０のチャネル番号を持つならば、ＰＩＦＯ制御装置２−
：１１はデータ信号０〜９に応答して指令なＦ　［ＦＯ
に対しロードする信号を生じる。ＦＩＦＯ制御装置２−
３３はまた。第２の半バス・サイクルを受取るように条
件付けられる。

ＦＩＦＯ制御装置２−３３は、アドレス信号８−１７に
より指定される５ＨＢＣの対ＣＰＵ指令のチャネル番号
である１６進数００に応答して、主記憶装置の内容を第
４図の制御ストア３−２において以後格納するためＦＩ
ＦＯ２−：１４に対しロードする。

マスター・クリア信号ＢＳＭＣＬＲは制御ロジックＣＮ
ＴＬＯ２−１５およびＣＮＴＬｌ２−２５に！ｊえられ
、それぞれマスター同期信号ＰＯＭＳＹＮおよびＰ　Ｉ
　ＭＳＹＮを生成してＣ５５３の通常の動作を制御する
。ロード・モードは、チャネル番号および機能コードを
含むロード指令を送出するＳ　Ｍ　Ｆ　２０によって生
成される。制御ロジックのＣＮＴＬＯ２−１５は、チャ
ネル番号の１６進数ＯＯにより可能状態にされる。制御
ロジックＣＮＴＬＩ　　２−２５はチャネル番号ビット
の１６進数０１により可能状態にされる。システム・バ
ス・インターフェース２−１０Ｂにおける同様な制御ロ
ジックはそれぞれチャネル番号の１６進数０２および０
３に応答する。

ＣＮＴＬＯ２−１５は、もしチャネル番号の１６進数０
０が指定されるならば、ロード指令機能コードの１６進
数ＯＤに応答して信号ＰＯＣＳＬＤを生じる。ＣＮＴＬ
Ｉ　　２−２５は、もしチャネル番号の１６進数０１が
指定されるならば、機能コードの１６進数ＯＤに応答し
て信号ＰＩＣＳＬＤを生じる。

同様に、ＣＮＴＬＯ２−１５およびＣＮＴＬｌ　　２−
２５はその各々のチャネル番号およびロード制御ストア
のアドレス・カウンタ動作を指定する！６進数１１の機
能コードに応答して、信号ＰＯＬＡＤＤおよびＰＯＬＳ
ＹＮ。

あるいはＰＩＬＡＤＤおよびＰＩ　ＬＳＹＮを生成する
。

ロード制御ストアのデータ転送動作中、もしロード指令
がチャネル番号の１６進数００を指定するならば、主記
憶装置ｌＯ乃至１２からのデータはＳＭＦの内部データ
（ＰＯ）レジスタ２−１２に格納される。同様に、もし
ロード指令がチャネル番号の１６進数Ｏｆを指定するな
らば、主記憶装置ｌＯ乃至１２からのロード制御ストア
の作動データはＳＭＦデータ割込みレジスタ２−２２に
格納される。レジスタ２−１２およびレジスタ２−２２
は、レシーバ２−３０およびＦＩＦＯ２−：１４を介し
てシステム・バス２からロードされる。

症状レジスタ２−１３はボートＯから受取った情報を格
納し、症状レジスタ２−２３はボート１から受取る情報
を格納する。症状レジスタ２−１３に格納された信号Ｐ
ＯＰＲＥＳは、ＣＰＵ０　４がシステム内に存在するこ
とを示し、信号ＰＯＬＥＲＲは制御ストアのロード・エ
ラーが存在することを示し、信号ＰＯＣ５ＢＹはロード
動作が完了しなかったことを示す。症状レジスタ２−２
３に格納される信号ＰＩＰＲＥＳ、ＰＩＬＥＲＲおよび
ＰＩＣ３ＢＹは、ＣＰＵＩ　　６に対するこれら条件を
示している。

１６進数００の機能コードな打″４−る読出し症状レジ
スタ指令はＣＮ　Ｔ　Ｌ　０　２−１５を結果として生
じてＩ６進数００のチャネル番号に対する信号ＰＯ５５
ＹＥを生じ、ＣＮＴＬＩ　　２−２５を生じて１６進ｌ
ｏｔのチャネル番号に対する信号ＰＩＳＳＹＥを生じる
。症状レジスタ２−１３の内容は、信号ＰＯＳ５ＹＥに
より使用可能状態にされる時、レジスタ２−１４、デー
タ・アウト・レジスタ２−　Ｉ＋およびドライバ２−３
２を介してシステム・バス２七に現われることになる。

同様に、症状レジスタ２−２３の内容は、レジスタ２−
２４、データ・アウト・レジスタ２−２１およびドライ
バ２−３２を介してシステム・バス２上に現われること
になる。

症状レジスタ２−１３は、Ｃ５５３が有するパーソナリ
ティを表示するハードウェアの改訂番号を格納する。こ
あハードウェアの改訂番号は、ロード操作の間用いられ
て第４図の制御ストア３−２にロードされたファームウ
ェアを選択する。ボート０の症状レジスタ２−１３のみ
がハードウェアの改訂番号を格納することを留意された
い。もしハードウェアの改訂番号がボート０から読出さ
れなければ、ボート１は使用されずＣ３Ｓ３に対するフ
ァームウェアのロードは打切られる。

ＳＭＦデータ割込みレジスタ２−１２および２−２２は
、制御ロジックＣＮ　Ｔ　Ｌ　２−１５がチャネル番号
の１６進数００および１６進数０６の機能コードを有す
る指令を受取る時出力を生じて信号ＣＮＯを生じる。Ｃ
ＮＴＬＩ　　２−２５はチャネル番号の１６進数０１お
よび機能コードの１６進ｅ！１．０６を受取って信号Ｃ
ＮＩを生じる。信号ＣＮＯはレジスタ２−１２を使用可
能状態にし、信号ＣＮＩはレジスタ２−２２を使用可能
状態にする。ロード・モードの間、５ＭＦ２Ｏが１６進
数００の機能コードを送出しなければ、省略した場合は
使用可能状態の信号ＣＮＯまたはＣＮＩとなる。制御ス
トアのロード・モードにおいては、データは４バス・サ
イクルにおいて３２ビツト・レジスタ２−１２または２
−２２に対してロードされ、１０４データ・ビットを第
４図の制御ストア３−２に対し転送する。芥サイクルは
、ＰＯＬＳＹＮまたはＰｌしＳＹＮイ８号を生じる。

５ＭＦ２Ｏは、１６進数００の機能コードを有する活動
状態のボート０またはボート１に対し読出し指令を送出
して、それぞれ症状レジスタ２−１３または２−２３の
内容を読出す。

信号ＰＯＳ５ＹＥまたはＰＩＳＳＹＥは選択された症状
レジスタ２−１３または２−２３を使用可能状態にして
、レジスタ２−１４または２−２４、データアウト・レ
ジスタ２−１１あるいは２−２１およびドライバ２−３
２を介してシステム・バス２上にこの内容を置く。

第４図は、ボート０およびボート１によりシステム・バ
ス・インターフェース２−１０Ａと接続されたＣ５５３
のブロック図である。ボート０はＣＰＵ０　４−２およ
び第１図のＣＰＵＩＡ　　４のＶＭＭＵＯ４−４と共に
作動する。ボート１はＣＰＵＩＢ　　６（７）ＶＭＭＵ
Ｉ　　６−４およびＣＰＵＩ　　６−２と共に動作する
。Ｃ５５５はボート２および３を介して同様に作動する
。

制御ストア３−２は、ＣＰＵ０　４−２およびＶＭＭＵ
Ｏ４−４、およびそれらの関連したレジスタおよびロジ
ックの動作、およびＣＰＵｌ６−２およびＶＭＭＵＩ　
　６−４　およびソノ関連したレジスタおよびロジック
を制御するファームウェアを格納する。制御ストア３−
２は、ワード当たり■４ビットの１６にワードを格納す
る。

アドレス・カウンタ３−４は、制御ストアのデータが占
込まれる制御ストア３−２の場所を選択するアドレス信
号を提供する。ロード・レジスタ０　４−１４はボート
０の第３図のレジスタＰＯ２−１４と接続され、ロード
指令がチャネル番号の１６進数００を含む時、カウンタ
３−４により指定された場所における制御ストア３−２
に書込まれる始動制御ストア・アドレスおよび制御スト
ア・データ・ワードを受取る。

同様に、ロード・レジスタ１　６−１４はボート１の第
３図のレジスタＰｉ　　２−２４と接続され、１０進化
１６進数０１を含むロード指令によりカウンタ３−４に
より指定される場所における制御ストア３−２に対して
書込まれる始動制御ストア・アドレスおよび制御ストア
のデータワードを受取る。

タイミング・ゼネレータ３−８はタイミング信号を与え
、制御ストアのロード制御装置３−６は、タイミング信
号と関連してロード動作を制御する制御信号を与える。

タイミング・ゼネレータ３−８はまた、信号ＰＯＭＳＹ
ＮおよびＰＩＭＳＹＮに応答して通常の動作を制御する
タイミング信号を生じる。

もしレジスタ０４−１４またはレジスタ１６−１４から
出力された制御ストアのワードがパリティ・エラーを示
すならば、パリティＬ　　３−１８はロード操作中ロー
ド・エラー信号ＰＸＬＤＥＲを生じる。

それぞれ検査ロード動作の間、信号Ｇ、Ｍ、Ａ、Ｃｏ、
ｖＯｌあルイハイ言号Ｇ、Ｍ、Ａ、Ｃ１およびｖｌを生
じることにより、１つ以、ｌ：のパリティ検査回路３−
１２．３−１４．３−１６、ｃｐｕ。

４−２、ＶＭＭＵ　　Ｏ４−４、ＣＰＵｌ６−２および
ＶＭＭＵＩ　　６−４から受取ツタ信号がパリティ・エ
ラーを示す時、パリティ・エラー・ロジック３−２０は
制御ストアの検査ロード動作中にパリティ・エラー信号
ＰＸＶＦＥＲを生じる。

通常の動作中、制御ストア３−２は、あるアドレス・レ
ジスタ０４−６の内容により、あるいはアドレス・レジ
スタ１６−６の内容によってアドレス指定される。レジ
スタ４−６および６−６は、それぞれＣＰＵ０４−２　
またはＣＰＵ１　６−２からロードされる。ロニドおよ
び検査動作の間、制御ストア３−２はＪカウンタ３−４
の内容によってアドレス指定される。

通常動作および検査動作の両方において、制御ストア３
−２のアドレス指定された場所がレジスタＣ３−１０、
およびレジスタＰＯ４−２またはレジスタＰｉ　　６−
１２のいずれか一方に対してロードされる。

ＣＰＵ０　４−２、ＶＭＭＵＯ４−４、ＣＰＵＩ　　６
−２お、及びＶＭＭＵＩ　　６−４はレジスタＣ３−１
０から制御ストア信号を受取る。ＣＰＵ０　４−２はレ
ジスタ４−１２から制御ストア信号を受取り、ＣＰＵＩ
　　６　−　２はレジスタ６−１２から制御ストア信号
を受取る。

ＣＰＵ０　４−２は信号ＣＯを生じ、またＶＭＭＵＯ４
−４は信号ｖＯを生じる。信号ＣＯおよびｖＯはパリテ
ィ・エラー・ロジック３−２０に対して与えられる。信
号ＣＯおよびｖＯは、各装置により受取られた制御スト
アのビットの結果として得られるパリティである。

同様に、ＣＰＵＩ　　６−２は信号Ｃ１を生じ、ＶＭＭ
ＵＩ　　６−４は信号ｖ１を生じる。信号Ｃ１およびＶ
ｌは、各装置により受取られた制御ストアのビットの結
果として得られるパリティである。

レジスタ３−１０．４−１２および６−１２は、クロッ
ク信号ＰＸＡＤＬＡによってロードされる。レジスタ４
−１２および６−１２の出力は、それぞれ時間ＰＯＴＭ
Ｃ４および時間Ｐ　Ｉ　７ＭＣ４において得られる。レ
ジスタ３−１Ｏの出力はロードされた時得られる。信号
ＰＸＡＤＬＡは時間ＰＸＴＭＥ２およびＰＸＴＭＥ４に
おイテ得られる。レジスタ４−１２および６−１２は、
ＣＰＵＩ　　６−２およびＶＭＭＵＩ　　６−４＆：対
する１時間２」の前縁部においてロードされ、またＣＰ
Ｕ０　４−２およびＶＭＭＵＯ４−４に対する「時間４
」の後縁部においてロードされ、かつｃＰＵ１６−２お
よびＶＭＭＵ　１６−４に対する「時間２」の後縁部に
おいて得られ、またＣＰＵ０　４−２およびＶＭＭＵＯ
４−４に対する「時間４」の後縁部において得られる。

通常の動作中、データ出力レジスタＦ０４−８およびデ
ータ入力レジスタＴＯ４−ｔｏはｃｐυ０４−２および
ＶＭＭＵＯ４−４をボート０を介してシステム・バス・
インターフェース２−１０Ａに対して接続する。同様に
、データ出力レジスタＦｌ　　６−８およびデータ入力
レジスタＴｌ　　６−１０は、ＣＰＵＩ　　６−２およ
びＶＭＭＵＩ　　６−４をボート１を介してシステム・
バス・インターフェース２−１０Ａに対して接続する。

もしロード指令がチャネル番号の１６進数００を含むな
らば、信号ＰＯＬＳＹＮが第３図のＣＮＴＬ　　０　２
−１５により生成されてタイミング・ゼネレータ３−８
に加えられ、このゼネレータは自由クロック信号ＣＬＫ
に応答する状態となり、クロック信号Ｃ３ＴＩ乃至Ｃ５
Ｔ５を含む一連の信号を生じる。

信号ＰＯＣＳＬＤまたはＰＩＣＳＬＤがロジック３−６
に与えられて信号ＰＸＣＳＬＤを生じる。信号ＰＸＣＳ
ＬＤは両レジスタ４−１４および６−１４を使用可能状
態にする。また信号ＰＯＣＳＬＤは信号ＰＯＴＯＣ３を
生じてレジスタ４−目の出力を使用可能にする。信号Ｐ
ＩＣ５ＬＤは信号ＰＩＴＯＣ５を生じて、レジスタ６−
目の出力を使用可能にする。クロック信号Ｃ３ＴＩは始
動アドレスまたは制御ストアのデータワードをレジスタ
４−１４および６−１４に対してクロックする。ＰＸＣ
５ＬＤもまた時間Ｃ５Ｔ５においてクロック信号Ｃ５Ａ
ＣＬにを生じる。

１３号ＰＯＬＡＤＤおよびＰＩＬＡＤＤはロード制御装
置３−６に対して与えられて、もし信号ＰＯＣＳＬＤま
たは信号ＰＸＣＳＬＤのいずれか一方がセットされるな
らば、ロード・アドレス信号ＰＸＬＡＤＤを時間Ｃ５Ｔ
１において生じる。

カウンタ３−４は信号ＰＸＬＡＤＤによりロードされ、
またクロック信号Ｃ５ＡＣＬＫにより増進される。書込
み可能信号Ｃ５ＷＩ乃至Ｃ５Ｗ４は、主記憶装置１０乃
至１２からの連続する゛ダブルワード転送と同時に各Ｃ
５Ｔ４毎に順次生成される。これら信号はクロック信号
Ｃ５ＡＣＬＫにより時間Ｃ５Ｔ５において増進する内部
カウンタにより条件付けられる。

ロード動作は下記の方法で構成される。最初に、５ＭＦ
２Ｏがシステム・クリア信号ＢＳＭＣＬＲを生じ、この
信号がシステムのクリア動作中マスター同期信号ＰＭＳ
ＹＮおよびＰｉＭＳＹＮを生じ、システム・クリア動作
が完了した時これらの信号を禁止する。このため、ＣＰ
Ｕ０　４−２およびＶＭＭＵＯ４−４、オヨびＣＰＵＩ
　　６−２およびＶＭＭＵ　１６−４の動作を阻止する
。従って、ボート０が得られるものとｌ−れば、ＳＭＦ
２Ｇは１６進数００のチャネル番号および１５進数ＯＤ
の機能コードを有する制御ストア・ロード指令を生じる
。

システム・バス・インターフェース２−１０Ａは１６進
数のチャネル番号および機能コードの信号に応答して、
ボート０のロジックを条件付けるロード制御ストア信号
ＰＯＣ３ＬＤを生じる。

ロード信号ＰＸＣＳＬＤおよび検査信号ｐｘＣ５ＬＶが
更にロード制御装置３−６により生成される。

この時、５ＭＦ２Ｏは１６進数００のチャネル番号、１
６進数１１の機能コードおよび典型的に００００である
始動ｌす御ストア・アドレスを有する指令な送出３−る
。機能コード信号はＣＮＴＬＯ２−１５に対して与えら
れ、信号このアドレスは、レジスタ４−１４、レジスタ
２−１４、レジスタ２−１２、ＦＩＦＯ２−：１４、レ
シーバ２−３０およびシステム・バス２を介してカウン
タ３−４に格納される。

次いで、５ＭＦ２Ｏは始動サブシステムとしてボート０
の１６進数００のチャネル番号を有する一連の読出し指
令を主記憶装置ｌＯ乃至１２に対して送出する。読出し
指令は、制御ストア３−２のデータのダブルワードが格
納される主記憶装置ｌＯ乃至１２のアドレス場所を含む
。

主記憶装置ＩＯ乃至１２は、アドレス・フィールドに１
６進数００のチャネル番号を、またデータ・フィールド
に３２ビツトを有する第２の半バス・サイクル指令を送
出する。このデータは、レジスタ２−１４、レジスタ２
−１２、ＦＩＦＯ２−：３４、レシーバ２−３０および
システム・バス２を介して、レジスタ４−１４により受
取られる。カウンタ３−４は、ダブルワードを格納する
制御ストア３−２における場所のアドレスを与える。カ
ウンタ３−４はレジスタ４−１４で受取られる各ダブル
ワード毎に１回増進される。カウンタ３−４は最初のダ
ブルワードに対１−る書込み可能信号Ｃ５ＷＥＩを、第
２のダブルワードに対する書込み可能信号Ｃ３ＷＥ２を
、第３のダブルワードに対する一Ｆ込み可能信号Ｃ３Ｗ
Ｅ３を、また第４のダブルワードに対する一Ｆ込み可能
信号Ｃ３ＷＥ４を生成する。

第１のダブルワードは；ｔＩＩＪ御ストア３−２のビッ
ト位置００−３１に格納され、第２のダブルワードはビ
ット位置３２−６３に格納され、第３のダブルワードは
ビット位置６４乃至９５に格納され、第４のダブルワー
ドの部分はビット位置９６乃至１０３に格納される。各
１０４ビツトのワードは制御ストア３−２に格納される
パリティ・ビットを含む。５ＭＦ２Ｏは充分な数の主記
憶装置１０）′）５ｊｌ　２の読出し指令を送出して、
制御ストア３−２を所要の制御ストア・ワードでロード
する。

扶渣ｊ辷二上 マスター・クリアイ、）号ＢＳＭＣＬＲは、前に信号Ｐ
ＯＭＳＹＮおよびＰＩＭＳＹＮが循環することを禁止し
、これによりＣＰＵ０　４−２、ＶＭＭＵＯ４−４およ
びＣＰＵＩ　　６−２、ＶＭＭＵＩ　　６−４の動作を
不能にした。

しかし、制御ロジック３−６に与えられた信号ＰＯＬＳ
ＹＮおよびＰ　Ｉ　ＬＳＹＮは、ロード・モード・タイ
ミング信号Ｃ３ＴＩおよびＣ３Ｔ４およびＣ３Ｔ５を付
勢する。

Ｓ　Ｍ　Ｆ　２０のメモリー読出し指令の開制御下で所
要数のダブルワードが主記憶装置１０乃至１２から送出
された後、Ｓ　Ｍ　Ｆ　２０は１６進数０声の機能コー
ドを指定するりセット・ロード指令を生じる。これは、
信号ＰＯＣＳ　ＬＤが制御装置０　２−１５においてリ
セットされるため、信号ＰＸＣ５ＬＤをリセットする。

しかし、ロードおよび検査部５＞　Ｐ　Ｘ　ＣＳ　Ｌ　
Ｖはセット状態を維持する。信号ＰＸＣ３ＬＶは、ル制
御装置０２−１５または制御装置１２−２５ｂ）らの“
信号ＰＯＣ５ＬＤまたはＰＩＣＳＬＤのいずれか一方が
セットされた時、ロードル制御装置３−６によりロード
動作の初めにおいてセットされた。

ロード信号ＰＸＣＳＬＤがリセットされ検査信号ＰＸＣ
ＳＬＶがセット状態を維持する時、５ＭＦ２Ｏはボート
・オンライン指令の機能コードの１６進数ＯＢを生成し
、それぞれ信号ＰＯＭＳＹＣまたはＰ　Ｉ　ＭＳＹＮを
ＣＮＴＬｏ　　２−１５またはＣＮＴＬ　　１　２−２
５に生じる。タイミング・ゼネレータ３−８に与えられ
るこれらの信号は、タイミング信号ＰＯＴＭ４およびＰ
　Ｉ　７Ｍ４を含むＣＰＵタイミング・チェーンを始動
させ、この時アドレス・カウンタ３−１４が信号ＰＯＭ
ＳＹＮまたはＰ　Ｉ　ＭＳＹＮの最初の発生と同時にロ
ード制御装置３−６からのカウンタ・クリア（Ｉ’ｓ号
ＰＸＡＣＬＲにより１６進数００００にリセットされる
。このため、（＋’＋号ＰＸＡＣＬＲがリセットされか
つクロック信号Ｃ５ＡＣＬにが循環動作を開始する時、
信号ＰＯＣＳＶＦまたは信号ＰＩＣ３ＶＦを生じてアド
レス・カウンタ３−４のリセット動作を終了する。検査
動作の間クロック信号Ｃ５ＡＣＬにが各クロック信号毎
に付勢され、ロード信号ＰＸＣ５ＬＤがリセットされた
後に検査信号ＰＸＣＳＬＶにより時間ＰＯＴＭ４におい
てカウンタ３−４を増進１−る。

検査モードは、アドレス・カウンタ３−４が制御ストア
３−２の各場所の内容を読出して各ワードのパリティを
検査したことを示ずも１号Ｃ３ＤＯＮＥを生じるまで継
続する。

もしパリティ・エラーが検出されるならば、エラー信号
ＰＸＶＦＥＲが生成される。このため、使用中信号ＰＯ
Ｃ５ＢＹおよびＰＩＣＳＢＹを生じて、ポートが使用中
であること、および各症状レジスタ２−１３または２−
２３にａｌｌされた状態を維持することを表示し続けさ
せる。

ＳＭＦは検査動作が完了するのを１０ミリ秒待機し、次
いで指令を送出して症状レジスタ２−１３または２−２
３を読出す。この指令は、機能コードの１６進数００を
含む。もしパリティ・エラーがなければ、アドレス指定
された症状レジスタにおける使用中ビットはリセットさ
れ、通常の動作が継続１−ることになる。

検査動作は、ボートＯおよびボート１のいずれが遭択さ
れたかに従って、クロック信号ＰＯＴＭ４において信号
Ｃ３ＤＯＮＥが制御ストア・リセット信号ＰＯＣＳＲＴ
またはＰＩＣＳＲＴを生じる時完了する。リセット信号
ＰＯＣ５ＲＴまタハＰ　Ｉ　ＣＳ　ＲＴ　Ｇｔ検査信号
ＰＸＣＳＬＶ、オヨび信号ＰＯＣ３ＶＦまたはＰＩＣ３
ＶＦ。

およびＰＯＣ５ＢＹおよびＰＩＣＳＢＹをリセットする
。

もし症状レジスタが読出される時Ｓ　Ｍ　Ｆ　２０が使
用中ビットが依然としてセットされていることを見出す
ならば、第６図の適当なファームウェア・シーケンスに
従う、即ちボートの再試行を行なうことができ、あるい
はＣ５Ｓに対する他のボートを試行することもできる。

直立ヱエニヱ上土 第５Ａ図乃至第５Ｅ図は、望ましい実施態様において用
いられる種々の指令のフォーマットを示１−０ 第５Ａ図は、ボート読出し指令を示す。宛先のＣＰＵチ
ャネル番号は、アドレス・バス２−６のビット位置８−
１７において指定される。機能コードは、アドレス・バ
ス２−６のピット位置１　Ｂ−２３において指定される
。５ＭＦ２Ｏのチャネル番号、即ち要求側のシステム・
バスはデータ・バス２−４のビット位置０−９により指
定される。制御バス２−２のそれぞれ「１」および「０
」の信号ＢＳＹＥＬＯおよびＢＳＭＲＥＦは、これが５
ＭＦ２Ｏが生じた指令であることを示す。信号ＢＳＤＢ
ＷＤは、データ即ちダブルワードの３２ビツトがデータ
・バス２−４上に現われることを示す。信号ＢＳＤＢＰ
Ｌは、ダブルワードがこの指令の最後のデータ・ワード
であることを示す。この指令の読出し症状レジスタ指令
としての使用状態は、第７図に示されている。ＣＰＵの
チャネル番号は、ボート０をアドレス指定する１６進数
００である。機能コードは、読出し症状レジスタ動作を
開始する１６進数００である。ＳＭＦチャネル番号１６
進数０Ｆ（１６進数０３ＣＯとして置かれる）は、第２
の半バス・サイクル（ＳＨＢＣ）としてＳＭＦ２Ｑに対
し送出される症状レジスタの内容の宛先である。ＳＭＦ
のチャネル番号である１６進数ＯＦはアドレス・バス２
−６のビット位置８−１７に含まれ、ボート０の症状レ
ジスタの内容はデータ・バス２−４の位置０−３１に現
われる。指令バス２−２の信号ＢＳＷＲＩＴはバス書込
み操作を指示し、Ｂ５５ＨＢＣはこれが（第２の半バス
・サイクル）要求に対する応答であることを指示する。

第５Ｂ図は書込みボート指令を示す。第７図のタイミン
グ図に示された多数の指令は第５Ｂ図のフォーマットに
従う。ロード・モード指令の機能コードの１６進数ＯＤ
は、１６進数００００００００のデータ」フィールドを
含む。ロード・アドレス・カウンタの指令の機能コード
である１６進数１１は、最初の１０４ビツトの制御スト
ア・ワードが書込まれる制御ストア３−２の始動場所の
アドレスを格納するデータ・フィールドを含んでいる。

アドレス・カウンタ３−４は通常１６進数００００でロ
ードさｈている。しかし、もし主記憶装置ＩＯ乃至１２
がバッテリのバックアップを備えるならば、始動アドレ
スは変更し得る。このため、システムが制御ストア３−
２において主記憶装置１０乃至Ｉ２の１頁だけを回復′
４−ることをｉｉ）能にする。リセット・ロード・モー
ド指令の機能コードである１６進数ＯＦは、１６進数ｏ
ｏｏｏ　　ｏｏｏｏのデータ・フィ゛−ルドを含む。ボ
ート・オンライン指令の機能コードＯＢは、■６進数ｏ
’ｏｏｏ　　ｏｏｏｏのデータ・フィールドを含む。

それぞれ「０」およびｒｌＪにおける信号ＢＳＭＲＥＦ
およびＢＳＹＥＬＯは、５ＭＦ２Ｏが生じた指令を示す
。「１」の信号ＢＳＷＲＩＴはバス書込み指令を示す。

第５Ｃ図は、主記憶装置指令に対するＳＦＭのフォーマ
ットと、この指令に対する第２の半バス・サイクル応答
とを示している。３２ビツトのアドレス・バス２−６の
フィールド０−２３゜Ａ−Ｈは主記憶装置１０乃至１２
のアドレス場所を格納する。データ・バス２−４のビッ
ト０乃至９は、宛先サブシステムのチャネル番号、望ま
しい実施態様においてはＣＰＵのチャネル番号を格納す
る。指令バス２−２の信号ＢＳＭＲＥＦは、メモリー照
合指令を示す。第２の半バス・サイクル指令は、主記憶
装置１０乃至１２！：おいて開始される。データ・バス
２−４のビット０−３１は、アドレス指定された場所の
内容を保有する。

アドレス・バス２−６のビット８−１７は、宛先ｃｐｕ
のチャネル番号を保有する。指令バス２−２の論理値「
０」および「１」における信号ＢＳＭＲＥＦおよびＢ５
５ＨＢＣはそれぞれ、この指令がメモリー要求指令に応
答して主記憶装置１０乃至１４によって生成されること
を示している。

第５Ｄ図は、１１０装置のチャネル番号、この態様にお
いてはディスク・ドライブ、またはフロッピー・ディス
クおよび機能コードを含むＩ１０出力指令のフォーマッ
トを示している。

データ・バス２〜４のビットは、ディスク上のデータ場
所を含む。この指令は、２つのフォーマット、即ち１６
進数１１の機能コードを含む形態Ａのフォーマットおよ
び！６進数１３の機能コードを含む形態Ｂのフォーマッ
トを存する。

形態Ａのデータ・バス２−４ビツトは、もし装置がハー
ド・ディスクである場合はシリンダ番号を、あるいはも
し装置がフロッピー・ディスクであるならばシリンダお
よびトラック番号を含む。

形９．　Ｂのデータ・バス２−４ビツトは、ハード・デ
ィスクの場合はセクターおよびトラック番号を、あるい
はフロッピー・ディスクの場合はセクターおよびバイト
密度を含む。

１６進数０７の機能コードを有するＩ１０出力指令は、
これがシークまたは自動シーク動作のいずれかをデータ
・バス２−４ビツトにより示している。自動シークはシ
ークを呼出し、次いで読出しを行なう。

指令ハス２−２Ｌｆ）ｆａ号Ｂ　Ｓ　Ｗ　ＲＩ　Ｔ　Ｇ
ｌ、ハス書込み操作を示す。

第５Ｅ図は、２サイクルの入出力ロード（ＩＯＬＤ）出
力指令を示している。最初のサイクルにおいては、アド
レス・バスの２−６ビツト、Ａ−Ｈ，Ｏ−７が１６の上
位アドレス・ビットを格納し、またデータ・バス２−４
のビット０−１５は１６の下位アドレス・ビットを格納
している。上位および下位のアドレス・ビットは主記憶
装置１０乃至１２における始動アドレスを示し、この記
憶装置はディスクから主記憶装置へ転送される第１のデ
ータ・バイトを格納することになる。

第２のサイクルにおいては、データ・バス２−４ビツト
が範囲、即ち主記憶装置ｌＯ乃至１４がディスクから受
取るバイトの総数を格納する。

１６進数０９の機能コードはｌ０ＬＤ出力指令の最初の
サイクルを指示し、１６進数ＯＤの機能コードはｌ０Ｌ
Ｄ出力指令の第２のサイクルを指示する。また、Ｉ１０
装置のチャネル番号が指示される。指令バス２−２信号
ＢＳＷＲＩＴはバス３込み操作を指示する。

第６図は、Ｃ５５３乃至５の制御ストア３−２をロード
するファームウェアのブロック図を示している。この制
御ストアのファ−−ムラエアは、固定ディスク、取外し
可能ディスク、またはフロッピー・ディスクのいずれか
に格納され、５ＭＦ２Ｏの制御下で主記憶装置■０乃至
１２に対して転送される。もし主記憶装置に対する転送
後エラーが見出されなければ、制御ストアのファームウ
ェアがＳ　Ｍ　Ｆ　２０の制御下で制御ストア３−２に
対して転送される。もしＣ５５３および５の双方が同じ
ファームウェアのロードを要求するならば、この両者が
最初にロードされ、次いで両者がその各々のボートを回
線指令で受取った後妥当性検査を行なう。もしＣ５５３
および５の両者が同じファームウェア・ロードを持たな
ければ、Ｃ３Ｓ３の制御ストアがロードされて検査され
、次いでｃｓｓｓの制御ストアがロードされて検査され
る。

５ＭＦ２Ｏは、制御ストアのファームウェアの適正な改
訂がそのＣ５Ｓにロードされることを各Ｃ８Ｓが要求し
て検査するという制御ストアのファームウェアの改訂の
記録を有する。従って、異なるＣ８Ｓが受取る制御スト
アのファームウェアの特定の改訂に従って異なる機能を
持ち得ることが判るであろう。５ＭＦ２Ｏは、各Ｃ３Ｓ
のハードウェア改訂番号を格納している。ハードウェア
の改訂は、このＣ８Ｓの制゛御ストアをロードするため
用いられるべきファームウェア改訂を決定する。

第６図において、ブロック＋００がＳ　Ｍ　Ｆ　２０の
ＲＯＭに格納されるファームウェア・ルーチンを始動す
る。

ブロック＋０１は、主記憶装置１０乃至１２がバッテリ
・バックアップを備えておりかつＳＭＦのＲＡ　Ｍ　２
０−４４のある場所にこの情報を格納゛しているかどう
かを検査する。

ブロック１０２は、ＳＭＦマイクロプロセッサ２０−２
におけるあるレジスタにポインタを格納する。このポイ
ンタは、以降の使用のため制御情報を格納するＳＭＦの
ＲＡ　Ｍ　２０−４４の場所である。次いでＳ　Ｍ　Ｆ
　２０はＳＭＦディスプレイ・コンソール３４、予備プ
リンタ３２および（または）遠隔コンソール４２上にワ
ードＲＡ　ＭＷＡ　ＲＥＳＴＡＲＴＥＤを表示する。

ブロック１０６は、使用し得るボートを検査する。各Ｃ
８Ｓのシステム・バス・インターフェースは２つのボー
トを有する。第１図に示された２つのＣ５５３および５
は４つのボートを持っていた。ブロック１０６は各ボー
トに対し読出し指令を送出して、Ｓ　Ｍ　Ｆ　２０に対
し症状レジスタの内容を送出する。症状レジスタに設定
されたその時のビットはＣＰＵが使用可能であることを
示ｉ−。ボート０は！６進数０１のチャネル番号により
識別され、ボートｌは１６進数Ｏ１のチャネル番号によ
り、ボート２は１６進数０２のチャネル番号により、ま
たボート３は１６進数０３のチャネル番号によって識別
される。

ブロック１０６はまた、症状レジスタのハードウェアの
改訂ビットを読出す。これらのビットはＣ８Ｓが形成さ
れる改訂を示している。このビットは以後の使用のため
ＳＭＦのＲＡ　Ｍ　２０−４４に格納される。

判断ブロック１０８は、どのボートが使用可能であるか
を判定し、もし使用できなければ、ブロック１１０への
動作を打切る。オペレータの介入を必要とする問題があ
ることを示すメツセージが表示されることになる。

ブロック＋１２は、制御ストアのファームウェアを格納
するディスクのチャネル番号を選択する。

５ＭＦ２Ｏは、ＳＭＦのＲＡ　Ｍ　２０−４４のある場
所に前記チャネル番号を格納する。主記憶装置ｌＯ乃至
１２からファームウェア・ロードを受取るためＣ３Ｓの
２つのチャネルのどれをイ吏用するかの選択が行なわれ
る。もし最初のチャネル（ボート）が使用できなければ
、ファームウェアをロードする試みが他のチャネル（ボ
ート）により行なわれる。

ブロック１１４は、ＳＭＦのＲＡ　Ｍ　２０−４４に主
記憶装置始動アドレスを格納する。これは、受取った最
初の制御ストアのファームウェア・ワードが格納される
主記憶装置の場所である。

典型的には、このアドレスは１６進数１０００となる。

しかし、特に主記憶装置１０乃至１２がバッテリ・バッ
クアップを備えていれば、どんなアドレスでも格納する
ことができる。

ブロック１１６は、ＳＭＦから制御ストアのファームウ
ェアを格納するディスクを制御するディスクあるいはデ
ィスケット・コントローラに対して多数の指令を送出す
る。これら指令は、シリンダ番号、トラック番号、セク
タ一番号、およびもしこの情報がフロッピー・ディスク
に格納されるならばバイト密度も示す情報を含む。

ファームウェアの改訂番号は、Ｃ５Ｓハードウェア改訂
番号を用いてディスクまたはディスケット装置から読出
された索引表から見出される。これを用いて、装置にお
いて格納されたファームウェア・ロードのバス名を生成
する。このバス名はディスク・コントローラにより用い
られて装置の表面に格納されたファームウェア・ロード
情報を見出す。

もし主記憶装置がバッテリ・バックアップを備えていれ
ば、指令は典型的にはページ当たり２０４８バイトであ
るページの転送を呼出すことになる。もし主記憶装置の
バッテリ・バックアップがなければ、指令は全ての制御
ストアのファームウェア・ワードの転送を呼出すことに
なる。

もしファームウェアの改訂番号が見出されれば、典型的
にはアドレスが１６進数１０００から始まる制御ストア
のファームウェア・ワードが主記憶装置１０乃至１２に
格納される。

もしバッテリ・バックアップが存在するならば、エラー
が問題のページのみをディスクから転送させることにな
る。もしバッテリ・バックアップの備えがなければ、エ
ラーが見出された場合、全ての転送が中断°される。デ
ィスプレイ・コンソール３４は、ブロック＋２０におい
て制御ストアのファームウェアが主記憶装置１０乃至１
２に完全にロードされることを表示することになる。

判断ブロック＋１８は、もしブロック＋１６において適
正な改訂番号を有するファームウェアがディスク上に見
出されなかったならば、出口１１０を介する打切りをも
たらす結果となる。

ブロック１２２は、ＳＭＦマイクロプロセッサ２０−２
のレジスタに１■試行ビットをセットして、これが制御
ストア３−２の最初のローディングの試みであることを
示す。ブロック１２２は、この時、ディスプレイ・コン
ソール３４上で使用できる全てのＣ８Ｓボートのチャネ
ル番号を表示する。

判断ブロック１２４は、もしボートが使用できなければ
出口＋１０に向って打切りを行なう。

ブロック１２６は、制御ストアのファームウェア・バイ
トが主記憶装置１０乃至１２から転送されるＣ８Ｓのボ
ートのチャネル番号を選択して表示することになる。優
先順位の順序はチャネル番号の１６進数００．０２．０
１．０３である。

これは各制御ストアをロードする２つの経路を提供する
７ ブロック１２１１においては、５ＭＦ２Ｏが指令を主記
憶装置ｌＯ乃至１２へ送出して、その状況およびＩＤレ
ジスタの読出しおよびクリアを行なう。

主記憶装置の状況レジスタは、このように、これ以上の
診断の結果を格納するためクリアされる。

判断ブロック！３０は、もし主記憶装置の状況およびＩ
Ｄレジス多がクリアできなければ、出口＋１０への打切
りを表示する。これは、オペレータの介入を要求する主
記憶装置の障害を示す。

ブロック１３２は、ＳＭＦのＲＡＭ２Ｏ−４４に格納さ
れたメモリー状況の制御ワードをセットアツプする。こ
のビットは、新しいタイプのメモリーが搭載されている
か、メモリーがインターリーブされているか、主記憶装
置１０乃至１２に訂正不能なエラーがあフだかどうか、
これがファームウェアを通る最初のパスかどうか、再試
行が失敗したかどうか、およびこれが主記憶装置のロー
ドし直しの再試行であるかどうかを示す。

ブロック１３４は、主記憶装置１０乃至１２から選択さ
れたボートを介して制御ストア３−２への制御ストアの
ファームウェア・バイトの転送を開始する。５ＭＦ２Ｏ
は更ににロード・モード・シーケンスを開始する指令を
生成する。次いでＳＭＦは、典型的には１６進数０００
０である始動制御ストアのアドレスを提供する指令を生
じる。

この始動アドレスは、制御ストアの僅かに一部がロード
される場合には、どんな値でもよい。

判断ブロック１３６は、もしアドレス指定されたＣＰＵ
からの応答がなければ、再試行ブロック１７７へ分岐す
る。もし再試行後ｃｐｕの応答が依然としてなければ、
ファームウェアは次に使用可能なボート、即ち、ボート
０からボート１へ、あるいはボート２からボート３へと
分岐することになる。

もしボート０を介するＣＰＵ動作が再試行の後にも応答
がなければ、マスター・クリアが送出され、これがこの
ＣＰロクロツタを遮断して再試行がボート１を経て行な
われる。

ブロック１３８は、制御ストアのバイトを主記憶装置１
０乃至１２から制御ストアへ転送する。５ＭＦ２Ｏは、
読出し主記憶装置指令をＣＰＵチャネル番号を含む主記
憶装置１０乃至１２へ送出する。

従って、第２の半バス・サイクルの間、４つの制御スト
アのデータ・バイト（ダブルワードの転送）を含む主記
憶装置ｌＯ乃至１２からの指令は、アドレス指定された
ＣＰＵに対して送出されこれにより受取られる。

５ＭＦ２Ｏは、ＣＰＵがダブルワードを受取ってバス・
サイクルについての再試行を行なうため予め定めた時間
、典型的には７μ秒だけ待機する。

５ＭＦ２Ｏは主記憶装置ｌＯ乃至１２からけ定応答信号
を受取ってこの指令を終了するが、これは５ＭＦ２Ｏが
主記憶装置からデータ・ワードを受取らないためである
。

正常な動作は、装置が主記憶装置アドレスを含むメモリ
ー要求指令および主記憶装置が１′を定応答するそれ自
体のチャネル番号を送出することである。主記憶装置は
、アドレス指定された主記憶装置の場所の内容および送
出側の装置のチャネル番号を含む第２の半バス・サイク
ルを生成する。受取り側の装置は、データが受取られた
旨表示する主記憶装置に受取られる肯定応答信号を送出
する。

ブロック目Ｏは、主記憶装置の状況およびＩＤレジスタ
を読出して、制御ストア３−２の転送に対する主記憶装
置ｌＯ乃至１２におけるエラーについて調べる。もし主
記憶装置の１０がインターリーブされたメモリーを表示
するならば、各メモリーの状況ワードが調べられる。

判断ブロック１４２は、もしエラーが存在しなければ、
ブロック＋４４への分岐により再試行を開始する。もし
エラーが存在するならば、判断ブロック口２はブロック
１１０を通って打切りを行なう。

ブロック１４４は、ＳＭＦのＲＡ　Ｍ　２０−４４にお
ける主記憶装置１０乃至１２からのエラーおよび再試行
ビットを格納する。

判断ブロック１４８は主記憶装置の訂正不能（赤）のエ
ラーについてテストし、ブロック１４６はディスプレイ
・コンソール３４において赤のエラーの発生を表示する
。

判断ブロック１６０は、主記憶装置のロードし直し再試
行が記憶されるかどうかをテストし、もしそうならば、
ブロック１６８における動作を打切る。

ブロック１６２は１、もし前にセットされなかったなら
ば、メモリーのロードし直し再試行をセットする。

次いで、ブロック＋６４は、ブロック１１６におけるよ
うにディスクから主記憶装置ＩＯ乃至１２を１１０−ド
する。前のように、もし主記憶装置にバッテリ・バック
アップの備えがあれば、転送はブロック単位であり、従
って始動主記憶装置のアドレスはエラー状態にあフた前
のページのそれとなる。もしバッテリ・バックアップが
なければ、制御ストア全体のファームウェアがディスク
から主記憶装置ｌＯ乃至１２へ送出される。

判断ブロック１６６は再び、データがディスク上に見出
されなかったことをテストする。もしそうでなければ、
ブロック１６８は打切りラムウェアのロード表示を生じ
、ファームウェアはブロック２５９において出る。ブロ
ック１１Ｇの打切りがブロック１６８および２５９から
出ることを留意されたい。

もし判断ブロック１６６がデータがディスク上に見出さ
れかつ主記憶装置１０乃至１２に格納されていたことを
示すならば、ブロック１７０は主記憶装置ｌＯ乃至１２
がロードされる事実を表示する。

この時、ブロック１３３はブロック１３４へ分岐し、動
作が反復される。

もし判断ブロック１４８が赤のエラーが存在しなかった
ことを示すならば、ブロック１５０はもしセットされて
いれば主記憶装置のロードし直し再試行をリセットする
。

判断ブロック＋５２は、主記憶装置ＩＯ乃至１２が新し
いタイプのメモリーであるかどうかを示し、もしそうな
らば、判断ブロック１５４は主記憶装置１０乃至１２か
らの再試行失敗ビットをテストし、これがデータを送出
する再試行の失敗であるかどうかを示し、次いでブロッ
ク＋７７は再試行を開始する。

もし判断ブロック＋５２が再試行ビットを持たない古い
タイプのメモリーを表示するならば、ブロック１５Ｇに
おいて、５ＭＦ２Ｏはロード動作を行なうため用いられ
たボートの症状レジスタを読出ず指令を送出する。

判断ブロック１５８は、症状レジスタの内容が５ＭＦ２
Ｏにより受取られたかをテストする。もしこの内容が受
取られなかったならば、ブロック１７７が再試行を開始
する。さもなければ、判断ブロック１７２は症状レジス
タのロード・エラー・ビットをテストする。もしセット
されるならば、ブロック１７６がディスプレイ・コンソ
ール３４上にロード・エラーを表示する。

判断ブロック１７８は、ＳＭＦのＲＡ　Ｍ　２０−４４
の場所における再試行ビットがセットされるかどうかを
テストすることにより再試行操作を開始する。もし１１
試行ビットがセットされなけわば、ブロック１８０は再
試行ビットをセットし、ブロック１８２が「ボート再試
行」を表示し、ブロック１３３がブロック＋３４へ分岐
して制御ストア３−２のロード動作を反復する。

もし判断ブロック１７８が再試行ビットがセットされる
ことを示すならば、ブロック＋８４はディスプレイ・コ
ンソール３４上に「ボート再試行失敗および打切り」を
表示する。

次いでブロックｌ　１１６はボート再試行ビットをリセ
ットし、ブロック１８８はマスター・クリア信号を活動
状態のボートに送りそのＣＰＵを遮断する。

ブロック１９０は、使用可能なボートのリストから障害
ボートのボート・チャネル番号を削除する。

判断ブロック１９２は、Ｃ５Ｓの第２のボートが選択さ
れたかどうかをテストする。もしそうでなければ、ブロ
ック１９４は第２のボートを選択する。

判断ブロック＋９６は第２のボートが使用可能であるか
をテストする。もしそう゛でなければ、判断ブロック１
９８は第２のＣ８Ｓが使用可能なボートを有するかをテ
ストする。もし第２のＣ８Ｓのボートが使用可能でなけ
れば、判断ブロック２０８がどれかのボートが使用可能
であるかをテストする。もしボートが使用可能でなけれ
ば、ブロック＋２１はブロック１２２へ分岐し、このブ
ロックが使用可能なボートがないことを表示する。

判断ブロック１２３はボートが使用可能でないことをテ
ストし、ブロック＋１０はロードの打切りを生じる。

もし判断ブロック！！ｉ８が第２のＣ５Ｓが使用可能な
ボートを有することを示したならば、判断ブロック２０
０はこのボートが選択されたかどうをテストする。もし
このボートが前に選択されたならば、ブロック２０７が
次に下位のチャネル番号ボートを選択する。

もし判断ブロック２００が第２のＣ８Ｓからのボートが
前に選択されなかったことを示すならば、ブロック２０
２は更に下位のチャネル番号を持つ第２のＣ３Ｓのボー
トを選択する。゛判断ブロック２０４はこのボートが使
用可能であるかどうかをテストする。もしそうでなけれ
ば、ブロック２０６が第２のＣ３Ｓの他のボートな選択
する。

もし判断ブロック１１）６または２０４があるボートが
使用可能であることを示すか、あるいはもしブロック２
０６があるボートを選択したならば、ブロック２１Ｂが
ＳＭＦのＲＡ　Ｍ　２０−４４におけるこのボートのチ
ャネル番号を格納する。

もし判断ブロック２１０が制御ストア３−２が完全にロ
ードされていないことを見出すならば、ブロック２１２
がデータの次のページを主記憶装置１０乃至１２から読
出させ、もし主記憶装置１０乃至１２がバッテリ・バッ
クアップを備えたならば、制御ストア３−２に格納させ
る。もしそうでなければ、完全な制御ストアのファーム
ウェア・ロードがディスクから読出され、主記憶装置に
格納される。

ブロック２１４は活動状態のボートのチャネル番号を得
、ブロック２１６はＳＭＦＲＡＭ２０−４４にこのチャ
ネル番号を格納する。

ブロック２１８は選択されたボートのチャネル番号を印
字し、ブロック１３３はブロック１３４へ分岐してＣ３
Ｓをロード・モードにセットし、制御ストア始動アドレ
スをカウンタ３−４に格納する。

もし判断ブロック２１０が制御ストアがロードされるこ
とをテストするならば、ブロック２２０はＳＭＦのＲＡ
　Ｍ　２０−４４に作業チャネルをセットアツプして、
制御ストアの検査動作の用意をする。

ブロック２２２は、２つの指令即ち１６進数ＯＦの機能
コードを含むリセット・ロード・モード指令および１６
進数ＯＢの機能コードを含むボート・オンライン指令を
選択することにより検査動作を開始する。ＣＰＵは制御
ストア・データを読出し、検査パリティを検査し、検査
集計を行なう。

判断ブロック２２４は、システム・バスのインターフェ
ースが指令を肯定応答したことを検査する。もしエラ一
応答が受取られたならば、ブロック１７７が再試行動作
のためブロック＋７８へ分岐する。もし判断ブロック２
２４にエラーが生じなければ、ブロック２２６は、検査
動作がＣＰＵにより完了することを保証するためＩＯミ
リ秒間Ｓ　Ｍ　Ｆ　２０のこれ以上の動作を中断する。

ブロック２２８は指令を活動状態のボートへ送出して、
症状レジスタの内容をＳ　Ｍ　Ｆ　２０に対して送出す
る。

判断ブロック２３０は、症状レジスタの内容が５ＭＦ２
Ｏにより受取られたことをテストする。

もしこの内容が受取られたならば、判断ブロック２３２
が使用中ビットがセットされるかどうかをテストする。

もし症状レジスタの内容が受取られないかあるいは使用
中ビットがセットされたならば、ブロック２４４はディ
スプレイ・コンソール３４上に「失敗した検査」を表示
し、ブロック２４６は活動状態のボートに対してマスタ
ー・クリア信号を送出する。使用中ビットは、もし検査
動作が成功裡に完了しなかったならばセットされた状態
を維持する。

判断ブロック２４８は、ＳＭＦのＲＡＭ２Ｏ−４４にお
けるエラ−１１１試行ビットがセットされるかどうかを
テストする。もしエラーｉ＋＃試行ビットがセットされ
これが２番目の検査の失敗であることを示すならば、ブ
ロック２５２はＳＭＦのＲＡＭ２０−４４における使用
可能なボート・ビットをリセットし、５ＭＦ２Ｏは別の
ボートを探す。もし判断ブロック２４８が検査エラー再
試行がセットされないことを示すならば、ブロック２５
０はこれをセットする。

もし判断ブロック２３２が使用中ビットがセットされな
いことを示すならば、ブロック２３４はディスプレイ・
コンソール３４上に［ロードされたボート」を表示する
。ブロック２３６は後で使用するためＳＭＦのＲＡＭ２
Ｏ−４４におけるボート使用ビットをセットする。

ブロック２３８は、制御ストアが成功裡にロードされた
ボートのチャネル番号をリセットする。

ブロック２４０は、ＳＭＦのＲＡＭ２Ｏ−４４に格納さ
れた第１のボート・フラッグをリセットする。

判断ブロック２４２は、ボートの全てのチャネル番号が
使用されたかどうかを検査する。もしそうでなければ、
ブロック２２７はブロック２２８へ分岐して他のボート
の症状レジスタを検査する。

もし判断ブロック２４２がＳＭＦのＲＡＭ２Ｏ−４４に
格納されたボート・フラッグが全てクリアされないこと
を示すならば、ブロック２２７はブロック２２８へ分岐
して症状レジスタの読出しを行なう。

もしボート・フラッグが全てクリアされるならば、判断
ブロック２５４はＳＭＦのＲＡＭをテストして、再試行
のためどれかのボートが使用可能であるかどうかを判定
する。もしボートが再試行のため使用可能であるならば
、ブロック１２１はブロック１２２へ分岐して、最も低
いチャネル番号を有する再試行を要求するボートの再試
行を開始する。

もし判断ブロック２５４において再試行を要求するボー
トがなければ、即ち、全ての制御ストアがロードされる
ならば、ブロック２５６はこのボートのチャネル番号が
ロードされた情報を格納する。

判断ブロック２５８は、２つのＣ３Ｓに対するシステム
・バスのインターフェースの改訂番号を格納するＳＭＦ
のＲＡＭ２Ｏ−４４におけるワードをテストする。もし
２つの改訂番号が等しければ、ブロック２６４はディス
プレイ・コンソール３４を全ての制御ストアがロードさ
れることを示す情報′で更新する。

ブロック２６６はＣＰＵの品質論理テストを開始し、ブ
ロック２６８はロード・ファームウェア・ルーチンをオ
フラインに置くことにより終了し、またブロック２７０
はロード・ルーチンの終了を指定し、次の動作のためＳ
ＭＦが使用可能となる。

もし判断ブロック２５８が２つの改訂番号が等しくない
ことを示すならば、ブロック２６０は第２のＣＳＳに対
する新しいハードウェアの改訂番号を読出す。ブロック
２６２は第１のＣ８Ｓの改訂番号をＳＭＦのＲＡ　Ｍ　
２０−４４の場所における第２のＣＳＳ改訂番号と置換
する。次いでブロック１１はブロック！１２へ分岐し、
新しい改訂番号に対するファームウェアにより第２のＣ
３Ｓの制御ストアをロードする。Ｃ５５３はその制御ス
トアのファームウェアを最初の改訂のため有し、Ｃ３Ｓ
５は第２の改訂のため有して、Ｃ３Ｓ３および５に異な
るパーソナリティを与える。

タイミング図 第７図は、システム・バスのインターフェース２−１０
ＡのボートＯのチャネル番号の１６進数００を用いる制
御ストア３−２のロードおよび検査動作のタイミング図
を示している。ボート１を用いる時このロードおよび検
査動作のタイミング図も類似している。唯一の相違は、
第７図のタイミング図において信号Ｐ　Ｉ　ＸＸＸＸが
信号ｐｏｘｘｘｘを置換することである。

５ＭＦ２Ｏは、全てのサブシステムを初期化するシステ
ム・バス２上にバス・クリア信号ＢＳＭＣＬＲを生じる
。特に、信号ＢＳＭＣＬＲの後縁部は信号ＲＯＭ５ＹＮ
を禁止し、この信号が更にタイミング・ゼネレータ３−
８におけるクロック・リング・カウンタ（図示せず）を
停止させることにより、ＣＰＵ０４−２およびＣＰＵＩ
　　６−２を機能停止させる。ＣＰＵ０４−２がこれが
受取る制御ストアの信号のパリティを検査するため、Ｃ
ＰＵ０　４−２はロード動作については禁止されるが、
検査動作には付勢される。

５ＭＦ２Ｏは、１６進数００のチャネル番号および１６
進ＩＯＣを含む第５Ｂ図の書込みボート指令をシステム
・バス２上に送出する。このチャネル番号の１６進数０
０は第３図のＣＮＴＬ　　Ｏのロジック２−１５を付勢
する。機能コードの１６進数ＯＤは、制御ストアのロー
ド信号ＰＯＣ３ＬＤを生成する。信号ＰＯＣ３ＬＤは制
御ストアのロード制御装置３−６に対して与えられ、こ
の装置が制御ストアのロード動作を制御する信号ＰＸＣ
ＳＬＤおよびロードおよび検査動作を制御する信号ＰＸ
ＣＳＬＶを生じる。もしチャネル番号がボート０または
ボート１のいずれかをアドレス指定するならば、信号Ｐ
ＸＣ３ＬＤおよびＰＸＣ３ＬＶが生成されることに注意
されたい。

５ＭＦ２Ｏは次に、チャネル番号の１６進数００および
機能コードの１６進数１１を含む第５Ｂ図の最初におけ
るロード・アドレス・カウンタ指令を送出する。ＣＮＴ
Ｌ　　０　２−１５は機能コード信号に応答して、ロー
ド・アドレス信号ＰＯＬＡＤＤおよびロード同期信号Ｐ
ＯＬＳＹＮを生成する。

ロード同期信号ＰＯＬＳＹＮは＋ｔＩＩ制御ストアのタ
イミング・リングを開始するためタイミング・ゼネレー
タ３−８へ与えられ、カウント信号Ｃ３ＴＩおよびＣ５
Ｔ５を生じる。信号ｐｘＣ５ＬＤおよびＣ３Ｔ５は、カ
ウンタ３−４に与えられるクロック信号Ｃ５ＡＣＬにを
生じる。

信号ＰＸＬＡＤＤがロード制御装置３−６に与えられる
信号ＰＯＬＡＤＤにより生成される。

信号ＰＸＬＡＤＤはカウンタ３−４に与えられてカウン
タなロード・アドレス指令のデータ・フィールドの値、
本例では１６進数００００にセットする。５ＭＦ２Ｏは
その時、主記憶装置ｌＯ乃至１２に対し第５Ｃ図に示さ
れる如き形態の一連の指令を送出する。アドレス・フィ
ールドは制御装置３−２の各ダブルワード（３２ビツト
）の主記憶装置１０乃至１２における場所を保有する。

データ・フィールドは、“受取り側のＣＰＵボートのチ
ャネル番号、本例では１６進数００を保有する。即ち、
５ＭＦ２Ｏは読出しメモリー指令を生成し、主記憶装置
から読出されたデータがＣｐＵｏ　４−２へ送出される
。

第２の半バス・サイクル指令は、アドレス・フィールド
にＣＰＵ０　４−２のチャネル番号である１６進数００
およびデータ・フィールドにアドレス指定された主記憶
装置の場所の内容を含んでいる。

信号ＰＯＬＳＹＮは、各第２半バス・サイクル毎のタイ
ミング・リングを始動する。主記憶装置ｌＯ乃至１２か
らレシーバ２−３０、ＦＩＦＯ２−１４、レジスタ２−
１２、レジスタ２−目を介して受取ったダブルワードは
、時間Ｃ３ＴＩにおいてロード・レジスタ０　４−１４
において格納される。書込み可能イエ号Ｃ３ＷＥＩ乃至
Ｃ３ＷＥ４は、カウンタ３−４により指定されるアドレ
スにおいて；ｔ（Ｊ御ストア３−２に対しレジスタ４−
１４の内容をδ込むため時間Ｃ３Ｔ４において生成され
る。信号Ｃ５ＡＣＬＫが時間Ｃ３Ｔ５において生成され
カウンタ３−４を増進する。制御ストア３−２は、第１
のダブルワードの書込みのため信号Ｃ５ＷＥ　１により
使用可能状態にされ、第２のダブルワードの書込みのた
め信号Ｃ３ＷＥ２により、第３のダブルワードの書込み
のため（５号Ｃ５ＷＥ３により、また第４のダブルワー
ドの書込みのため信号Ｃ５ＷＥ４により使用可能状態に
される。カウンタ３−４は、指定された制御ストア３−
２の場所に対して次の４つのダブルワードを書込むため
、第２の半バス・サイクル指令毎に増進される。

５ＭＦ２０Ｌｔ、ｍｌ　ａｌｌ　ストア　３−２　ｈ”
ｉ全ｅｏ−ドされた後、機能コードの１６進数ＯＦおよ
びチャネル番号の１６進数００を含む第５Ｂ図のリセッ
ト・ロード・モード指令を送出する。その結果、ＣＮＴ
Ｌ　　Ｏ２−１５リセット信号ＰＯＣ３ＬＤを生じる。

これは、信号ＰＸＣ３ＬＤをリセットし、カウンタ３−
４のクリア信号ＰＸＡＣＬＲをロード制御装置３−６に
生成する。

５ＭＦ２Ｏは、第５Ｂ図に示された如き形態のボート・
オンライン指令を送出するが、この指令は１６進数００
のチャネル番号および１６進数ＯＢの機能コードを含む
。この指令は、マスター同期制御信号ＰＯＭＳＹＮを再
始動し、またクロック化−＋＞　ｃ　Ｓ　Ａ　ＣＬにを
生じ、この信号は信号ＰＸＡＣＬＲと関連してアドレス
・カウンタ３−４を１６進数００００にリセットする。

信号ＰＯＭＳＹＮは、リング・カウンタを始動して循環
信号ＰＯＴＭＥ４を生成し、この信号は更に信号Ｃ５Ａ
ＣＬにを生成してカウンタ３−４を増進する。制御スト
ア３−２のアドレス指定された各場所の内容は、信号Ｃ
５ＤＯＮＥが生成されて制御ストア３−２全体が検査さ
れたことを示すまで、レジスタ４−１２および３−１０
に対してロードされる。

Ｓ　Ｍ　Ｆ　２０は、読出し症状レジスタ指令を送出す
るためボート・オンライン指令を送出した後１０ミリ秒
間待機する。この時間は検査動作を成功裡に完了するた
めに充分な時間でなければならない。読出し症状レジス
タ指令は、チャネル番号である１６進数ＯＯおよび機能
コードである１６進数ＯＯを含む。症状レジスタ２−１
３の内容は、レジスタ２−目、２−１１およびドライバ
２−３２を介してシステム・バス２上に送出される。５
ＭＦ２Ｏは、信号ＰＯＣＳＢＹによりセットされる使用
中ビットを調べる。もし使用中ビットがセットされると
、制御ストアのロードは成功裡に完了されなかった。こ
の場合、５ＭＦ２Ｏが同じボート０を介するロードおよ
び検査動作を反復でき、あるいは１６進数０１のチャネ
ル番号を有するロード指令を送出することによりボート
１を介してロードするよう試みる。

以下は望ましい実施態様の信号の論理式である。第７図
におけるように、ボート０の信号のみが等しいｐｏｘｘ
ｘｘとして示されている。

当業者にはボートＯの信号をボート１のロジックに関連
付けることが明らかであるため、ボートｌに対する信号
ｐ　ｔ　ｘｘｘｘの形態における同様な式は示さない。

禁止信号ＰＯＩＮＨＳは、信号ＢＳＭＣＬＲの後縁部の
後マスター同期信号ＰＯＭＳＹＮが循環することを禁止
し、これによりＣＰＵ０　４−２を使用不能にする。

ＰＯＩＮＩＩＳ＝　ｆｌｓＭ（：ＬＲ 信号ＰＯＩ　Ｎｌ２は、信号ＲＯＭ５ＹＮを再始動させ
る１８進数ＯＢの機能コードを有するボート・オンライ
ン指令によりリセットされる。

Ｐ（）（ＮｌｌＳ＝ＦＯＣ：ＭＥＮ−ＥＮ−１９−２０
−２１−２２−ＢＳＭ［；Ｌｌ（信号ＰＯＣ５ＬＤは、
■６進数ＯＤの機能コードを有するロード・モード指令
によってセットされる。

ＰＯＣ５ＬＤ＝　ＰＯＩＮＩＩＳ−ＦＯＣＭＥＮ−１９
◆２０・２１・２２但し、信号ＦＯＣＭＥＮは、アドレ
ス信号１８および信号ＢＳＲＩＮＴを含むチャネル番号
である１６進ｅｌｌｏｏに対するｆ’を定応答ＳＭＦサ
イクルを示す。

信号ＰＯＣＳＬＤは、１６進数ＯＦの機能コードを含む
リセット・ロード・モード指令によりリセットされる。

ＰＯＣ５ＬＤ＝　ＦＯＣＭＩ：Ｎ　（＋９＋　２０＋　
２１＋　２２）ＰＸＣ５ＬＯ＝　ＰＯにＳｔ、Ｄ＋　Ｐ
ＩＣ５ＬＤ信号ＰＯＬＡＤＤは、■６進数１１の機能コ
ードを有するロード・アドレス指令によりセットされる
。

Ｐ０１４八ＤＤへＦＯＣＭ［！Ｎ−１９・　２０・　２
１・　２２但号ＰＯＬＡＤＤはシステム・バス２サイク
ルの終りにリセットされる。

信号ＰＯＬＳＹＮもまた、機能コードの１６進数１１に
よりセットされ、ロード・モード信号ＰＯＣ５ＬＤがセ
ットされるシステム・バス２の読出し５ＨＢＣ指令１１
Ｆに循環動作する。

＋１０ＬＳＹＮ＝１１０Ｃ５１，Ｄ−１）ＯＩＮＩＩＳ
−ＦＯ（：ＭＥＮ−１９・　２０・２１・　２２　　＋
　　１１０（：５ＬＤ−ＰＯＩＮＩＩＳ・１ｉ０ｃＭＵ
Ｎ−ＤＯ５ｌｌｎ八 信号ＤＯＳＨＢＡはＦＩＦＯ２−３４のサイクル毎にセ
ットされる時、５ＨＢＣ指令に対するチャネル番号の１
６進数００を受取る。

１３号ＰＸＣ３ＬＶはロードと検査の両動作に対してセ
ットされ、リセット信号ＰＯＣ３ＲＴによりリセットさ
れる。

ＰＸ（：Ｓｌ、Ｖ＝　１１０（：ＳＬＤ＋　ＰＸに５Ｌ
Ｖ−ＰＯＣＳＩＩＴ−１’ＸＭｃＬ１１信号Ｃ５ＡＣＬ
には、下記の如くロード・モードの間循環動作する。即
ち、 Ｃ５八（：ＬＫ＝　ＰＸＧＳＬＤ−ＧＳＴ５検査モード
の間は、 ｃｓ八へｔ、ｘ＝ｐｘｃｓｔ、ｏ−ｐｏｒＭｃ４−　　
ＰＴＯ３ＩＥＩ。

信号ＰＴＯ３ＥＬはＣＰＵ０　４−２選択化号である。

信号Ｃ５ＡＣＬには、信号Ｃ３ＤＯＮＨにより検査信号
の終りにおいて禁止される。

信号ＰＸＡＣＬＲは、検査モードの初めにアドレス・カ
ウンタ３−４のリセット動作を可能にする。

＋１ＸＡ（：Ｌｌｌ＝１１（１Ｆ：５ＶＩｉ−ＰＯＧＳ
ＲＴ−１１ＸＧＳ１．Ｄ−１１ＸＣ５ＬＶ−１１Ｘ　Ｍ
　ＣＬ　Ｉｔ 信号ＰＸＡＣＬＲは下記の如くセットする信号ＰＯＣＳ
ＶＦによってリセットされる。信号ＰｘＭＣＬＲはマス
ター・クリア機能を行なう。

＋１０Ｃ５ＶＦ＝（：ＳＡ（：１．に−ＰＴＯ５ＥＬ−
ＰＸＡ（：ＬＲ−１１０Ｃ５ＩｔＴ−ＰＸＭＣＬｎ ＰＴＯ５Ｅ１．＝　ＰＸＭＣｌ、Ｒ＋　ｌｌ０ＧＳ１．
Ｄ−ＰＸ（：ＳＬＶ＋　ＰＴＯ５ＩＥＬ−ＸＣ３ＬＶ 信号ｐｏｃｓＲＴは（Ａ号ＰＯＣＳＶＦをり（？？トす
る。

リセット信号ＰＯＣ３１ＩＴ＝　ＰＯＴＭＥ４・ＰＴＯ
３Ｆ、Ｌ・ＰＸＣ５ＶＦ−ＰＸＬＤＳｎ− ＰＸＶＦＥＲ−（：５ＤＯＮＥ 信号ＰＸＬＤＥＲはロード・エラーを示し、信号ＰＸＶ
ＦＥＲは検査エラーを示す。

使用中信号ＰＯＣ３ＢＹは、ボート０がある機能を実行
中でありシステム・バス２の指令には使用できないこと
を示す。

ＰＯＧＳＩＩＹ＝　ＰＸＣ５ＬＶ＋　ＰＯＩＮＩＩＳも
しリセット１３号ＰＯＣＳＲＴがセットせずロードまた
は検査エラーを表示するならば、信号ＰＸＣＳＬＶはセ
ットされた状態を維持する。

従って、使用中信号ＰＯＣＳＢＹはリセットされず、症
状レジスタ２−１３に残る。

５ＭＦ２Ｏは読出し症状レジスタ指令の機能コードであ
る１６進数ＯＯを送出し、信号ＰＯＳ５ＹＥを生成する
。

ＰＯ５５ＹＩミ＝　ＦＯ５１１ＥＮ・２０・２１・２２
信号ＰＯＳ５ＹＥは症状レジスタ２−１３の出力を使Ｊ
１１可能状悪にする。

制御ストアの書込み可能信号Ｃ５ＷＥ　１−４はカウン
タ３−４において生成される。

カウンタ３−４における内部カウンタは、４つの状態を
有する信号Ｃ３ＡＤＧＯおよびＣ３ＡＤＧＩ　（図示せ
ず）を生じ、５ＨＢＣ指令毎に増進される。信号ＰＸＬ
ＤＥＲはロード・エラーが検出されなかったことを示す
。

Ｃ３Ｗｌ’、ｌ　　＝　Ｉ）Ｘに５１．０・　Ｉ）Ｘｌ
、八ＤＤ−Ｃ５八ＯＧＯ・　Ｃ５八ＤＧＩＣ５Ｔ４−　
　＋１Ｘ１．Ｄ［ｌｔ （：５Ｗ１４２　　＝ＩＩＸ（：ＳＬＤ・　ｌｌＸ［；
八ＤＤ−ＧＳ八へＧＯ−Ｃ５八ＤＧＩ−Ｃ５Ｔ４・ＩＩ
ＸＬ旧ミ１（ ＧＳＷ［３＝ＰＸＣ５１，Ｄ−ＰＸＬＡＤＤ−（：Ｓへ
〇ＧＯ−Ｃ５ＡＩ）Ｇｌ−Ｃ５Ｔ４−１’ＸＬ［）ｌ’
、１１ にＳＷＩ：４　　＝ＰＸＣ５１，Ｄ−ＰＸにへＤＤ−Ｃ
５八ＤＧＯ−Ｃ５ＡＤＧＩ−ＧＳＴ４−　　ＰＸＬＤＥ
ｌｔ 本発明については特にその望ましい実施態様に関して示
し記載したが、当業者には上記および他の形態および細
部における変更が本発明の主旨および範囲から逸脱する
ことなく可能であることは理解されよう。

【図面の簡単な説明】

第１図はデータ処理システムのブロック図、第２図はシ
ステム管理機構のブロック図、第３図はシステム・バス
・インターフェースのブロック図、第４図は中央サブシ
ステムのブロック図、第５Ａ図乃至第５Ｅ図はシステム
・バスに対して与えられる色々な指令のフォーマットを
示す図、第６図は制御ストアをロードするファームウェ
アのフロー図、および第７図は制御ストアのロードおよ
び検査を制御する中央サブシステム信号のタイミング図
である。 １・・・多重プロセッサ・データ処理装置（ＤＰＵ）、
２−・・システム・バス・インターフェース、３．５軸
・中央サブシステム（Ｃ５Ｓ）、４．６・・・中央プロ
セッサ装置（ＣＰＵＩＡ％ＣＰＵＩＢ）、８・・・キャ
ッシュ、１０−・・主記憶装置、ｌ　２−・・主記憶装
置、１４、ｌ　６−・・周辺コントローラ、１９−Ｑ　
Ｌ　Ｔロジック、２０・・・システム管理機構（ＳＭＦ
）、２１−・・電源制御インターフェース（ＰＣＩ）、
２２・・・電源システム、２４−・・ＣＰＵＮＡ１２６
−ＣＰＵＮＢ、　ｚ９−・・ディスプレイ・ターミナル
・インターフェース（ＤＴＩ）、３０・・・コンソール
・アダプタ、３１−・・コンソール・アダプタ・インタ
ーフェース（ＣＡ　Ｉ　）　、　３２−・・予備装置、
３３−・・予備装置インターフェース（ＡＤＩ）、３４
・・・ディスプレイ・コンソール、３６．３８・−Ｍ　
ＯＤ　Ｅ　Ｍ、３７・・・遠隔保守インターフェース（
ＰＭＯ）、４０・・・通信回線、４２・・・遠隔コンソ
ール、２−２・・・システムｉｔ’制御バス、２−４・
・・システム・データ・バス、２−１１・・・データ・
アウト・レジスタ、２−２−１２−Ｓ内部データ（ｐｏ
）レジスタ、２−１３．２−１４．２−２３−・・症状
レジスタ、２−２１・・・データ・アウト・レジスタ、
２−２２−・−ＳＭＦデータ割込みレジスタ、２−２４
−・・レジスタ、２−３０・・・レシーバ、２−３２・
・・ドライバ、２−３３・・−Ｆ　Ｉ　ＦＯ制御装置、
２−３４−・・Ｆ■ＦＯ１２０−２−・・マイクロプロ
セッサ、２〇−４・・・アドレス・デコーダ、２０−６
・・・通信コンソール、２０−８・・・通信コントロー
ラ、２０−１０−・・出力制御レジスタ、２０−１２・
・・入力制御レジスタ、２０−１４・・・出力データ・
レジスタ、２０−１６・−人力データ・レジスタ、２０
−１７−・・マルチプレクサ（ＭＵＸ）、２０−１８・
・・システム・バス要求兼応答制御装置、２０−１９・
・・サイクル制御ロジック、２０−２０−・・コンパレ
ータ、２０−２２．２０−２６−・・トラン図面の浄Ｉ
ＦＣ内容に変更なし） シーバ、２０−２４−・・駆動回路、２０−２８・・・
マルチプレクサ、２０−　：］０・・・モード・レジス
タ、２０−：１２−・・システム・タイマー、２０−３
１１−・・出力アドレス・カウンタ、２０−３６−・・
人力アドレス・レジスタ、２０−３８−・・プログラム
可能読出し専用メモリー（ＰＲＯＭ）、２０−：１９・
・・ブート兼ＱＬＴＲＯＭ温度検出装置、２０−４０・
・・温度検出装置、２０−４１・・・出力アドレス・レ
ジスタ、２０−４４・・・ランダム・アクセス・メモリ
ー（ＲＡＭ）　、２０−５２・・・データ・バス、２０
−５４・・・アドレス・バス、２０−５６・・・データ
・バス、２０−５８−・・データ・バス、２０−６０−
・・アドレス・バス、２０−６２．２０−６３．２０−
６６．２０−７２・・・駆動回路、２０−６４．２０−
６８．２０−７０・・・レシーバ、３−４・・・アドレ
ス・カウンタ、３−６・・・制御ストア・ロード制御装
置、３−８・・・タイミング・ゼネレータ、３−１２．
３−１４．３−１６−・・パリティ検査回路、３−２０
−・・パリティ・エラー・ロジック。 （外４名）

Claims (1)

1. 【特許請求の範囲】 １、ファームウェアで制御ストアをロードする装置にお
   いて、 複数の指令を生成する管理手段と、 該管理手段と接続され、第１の複数の指令に応答してア
   ドレス・レジスタ手段を初期化するアドレス・レジスタ
   手段を含む制御ストア手段と、 前記管理手段および前記制御ストア手段と 接続され、前記指令の第２の複数の指令に応答して前記
   ファームウェアを読出し、かつ前記指令の前記第２の複
   数の指令の各々に対し第１の指令を生成する記憶手段と
   を設け、該第１の指令の各々は前記ファームウェアの１
   ユニットを含み、 前記制御ストア手段は前記第１の指令の前記各々に応答
   して、前記アドレス・レジスタ手段により指定される前
   記制御ストアの場所に前記ファームウェアの前記１ユニ
   ットを格納し、前記アドレス・レジスタ手段は前記第１
   の指令の前記各々に応答して増進されることを特徴とす
   る装置。 ２、前記制御ストア手段が第３の複数の指令に応答して
   、前記制御ストアに格納されたファームウェアの各ユニ
   ットを検査することを特徴とする特許請求の範囲第１項
   記載の装置。 ３、前記指令の各々が、サブ・システムを指定するチャ
   ネル番号と、該サブ・システムが 行なう動作を指定する機能コードとを含む ことを特徴とする特許請求の範囲第１項記載の装置。 ４、前記制御ストア手段が、 前記第１の複数の指令の第１のものを受取 り、第１のチャネル番号により使用可能状態にされて第
   １の機能コードを復号しかつ第１の状態のロード信号と
   、使用中信号と、ロード兼検査信号とを生じる復号手段
   とを含み、該使用中信号はレジスタに格納されることを
   特徴とする特許請求の範囲第３項記載の装置。 ５、前記制御ストア手段が更に、 前記第１の複数の指令の第２のものを受取 り、かつ前記第１のチャネル番号により使用可能状態に
   され、第２のアドレス信号および同期信号を生じるため
   第２の機能コードを復号する前記復号手段と、 該同期信号に応答してクロック信号を生じるタイミング
   手段とを含み、 前記アドレス・レジスタ手段が、前記第１の状態の前記
   ロード信号および前記クロック信号に応答して該アドレ
   ス・レジスタ手段を初期化することを特徴とする特許請
   求の範囲第４項記載の装置。 ６、前記第２の複数の指令の各々が、前記第１のチャネ
   ル番号と、メモリー読出し動作を指定する制御信号と、
   前記記憶手段における場所を指定するアドレスとを含む
   ことを特徴とする特許請求の範囲第５項記載の装置。 ７、前記記憶手段が、前記第２の複数の指令の前記各々
   の前記制御信号により使用可能状態にされて、前記場所
   を読出し、かつ前記場所の内容と前記第１のチャネル番
   号を含む前記第１の指令の各々を生じることを特徴とす
   る特許請求の範囲第６項記載の装置。 ８、前記復号手段が前記複数の第１の指令の前記各々の
   前記第１のチャネル番号に応答して、一連の前記同期信
   号を生じることを特徴とする特許請求の範囲第７項記載
   の装置。 ９、前記タイミング手段が、前記一連の同期信号に応答
   して、一連の前記クロック信号を生じることを特徴とす
   る特許請求の範囲第８項記載の装置。 １０、アドレス・カウンタ手段が、前記一連の第１のク
   ロック信号により増進されて一連の順次のアドレス信号
   を生じることを特徴とする特許請求の範囲第９項記載の
   装置。