CN1012597B - 装入和校验中央子系统控制存贮器的装置 - Google Patents

Abstract

一个数据处理系统的中央子系统含有一个可写控制存贮器，该存贮器装入固件，用于控制中央子系统的工作。中央子系统的逻辑电路对来自系统管理装置的一组命令作出响应而对控制存贮器装入，并校验控制存贮器固件是否正确地被装入。

Description

下述的专利申请与本申请一样，被转让给同一个受让人，它们的申请日相同，具有相关的内容。这里公布的系统和过程中的某些部分不是我们的发明，而是在下面列举名字的发明者的发明，这在下面这些列举的专利申请的权利要求中具体说明：

1.向中央子系统控制存贮器装入的装置和方法（“Apparatus    and    Method    of    Loading    A    Control    Store    Memory    of    a    Central    Subsystem”），由Richard    C.Zelley、Mark    J.Kenna、Jr.和Wallace    A.Martland发明，申请号    。

2.具有由一个子系统代表另一个子系统产生总线指令的数据处理系统（“Data    Processing    System    Having    a    Bus    Command    Generated    by    One    Subsystem    on    Behalf    of    Another    Subsystem”），由George    J.Barlow、Arthur    Peters、Richard    C.Zelley、Elmer    W.Carrol、Chester    M.Nibby    Jr.和James    W.kelley发明，申请号    。

3.用于向一个多处理器装入不同的控制存贮器以提供一个多特性系统的装置和方法（“Apparatus and    Method    of    Loading    Different    Control    Stores    of    a    Multiprocessor    to    Provide    a    Multi    Pers    on    aliy    system”），由Richard    C.Zelley、Mark    J.Kenna、Jr.，和Wallace    A.Martland发明，申请号    。

下述专利申请转让给同一受让人并与本申请有关：

1.通用外围控制器自重构引导装入的固件（“Universal    Peripheral    Controller    Self-Configuring    Bootlo-adable    Ramware”），由John    A.Klashka、Sidney    L.Kaufman、Krzysztof    A.Kowal、Richard    P.Lewis、Susan    L.Raisbeck和John    L.McNamara    Jr.发明，申请号925，431，申请日1986年10月31日。

2.多处理器系统用的系统管理装置（“System    Management    Apparatus    for    a    Multiprocessor    System”），由George    J.Barlow，Elmer    W.Carroll，James    W.Keeley，Wallace    A.Martland，Victor    M.Morganti，Arthur    Peters和Richard    C.Zelley发明，申请号869，164，申请日1986年5月30日。

本发明属于数据处理系统，更具体地说，属于对中央子系统的控制存贮器装入和校验固件的范围。

数据处理系统包括一个中央处理机（CUP）、一个主存和若干外围子系统。主存存贮指令和操作数。，指令由主存传送到CPU，在那里指令被执行。CPU对操作数执行指令规定的操作。

CPU通过对指令中的命令部分进行解码和完成一系列预定的微步骤来执行指令。早期的CPU是用硬线连接的逻辑电路完成这些微步骤的，此后的系统用只读存贮器贮存微步骤，这种只读存贮器现称为固件，因而比较灵活。

目前，有些CPU在随机存取存贮器（RAM）中贮存它们的固件，因此，通过在RAM中贮存不同的固件就可改变CPU的特性，这种RAM现在一般称为控制存贮器。

美国专利号4，396，981，名称为“具有双重模式工作处理机制的控制存贮器装置”（“Control    Store    Apparatus    Having    Dual    Mode    Operation    Handling    Mechenism”），介绍了一种采用可写控制存贮器的数据处理系统。

在1970年由美国Prentice-Hall公司出版，由Samir    S.Husson所著的“微程序：概念和实践”（“Microprogramming：Precepts    and    Practice”）一书中，对微程序尤其是可写控制存贮器作了阐述。在美国专利号4，042，972，名称为“微程序数据处理技术和装置”（“Microprogram    Data    Processing    Technigue    and    Apparatus”）中介绍了一种计算机系统，它除了在中央处理机内部含有控制存贮器外，还用一个可写控制存贮器。

本发明的一个目的是提供一种改进的数据处理系统。

本发明的另一个目的是提供一种数据处理系统的改进的中央子系统。

本发明的第三个目的是提供一种具有可写控制存贮器的、改进的中央子系统，这种控制存贮器可装入固件并对装入的固件进行校验。

一个数据处理系统的中央子系统（CSS）包括由系统总线逻辑电路连接至系统总线的一对中央处理机/虚拟存贮器管理装置（CPU/VMMU）。系统总线逻辑电路包括两个端口：用于连接CPUO/VMMUO至系统总线的端口0和用于连接CPU1/VMMU1至系统总线的端口1。

一个共用的装有固件的控制存贮器用于控制一对CPU/VMMU。控制存贮器可以从端口0或端口1装入。

一个系统管理装置（SMF）也连接至系统总线，它产生一个指令序列，其中有规定了一个端口的通道号和该端口应执行的操作的功能码。

每个端口中的控制逻辑电路对其通道号作出响应，对功能码的各个位进行解码并产生一系列信号。

控制逻辑电路对一个装入工作模式功能码作出响应，产生一个装入工作信号，并对一个写地址功能码作出响应，产生一个装入地址信号和一个装入同步信号。这些信号启动控制存贮器地址计数器以便把地址贮存在控制存贮单元中，第一个104位的控制存储字就写入该单元内。

然后，SMF向主存（主存也连接至系统总线）发送一组访问主存的命令，以读出32位的双倍字，把它们传送到在命令中含有的通道号所规定的端口。双倍字被写入由计数器规定的单元。控制存贮器的不同部分被启动，以接收此双倍字，每第4 个读循环时控制存贮器地址增1。

为了重置装入工作模式信号，SMF发送一个重置装入模式功能码。装入模式信号使装入和校验信号置位并保持置位。当SMF发送一个端口联机命令时，就产生一个校验信号，控制存贮器的每个单元被读出，通过对所有单元内控制存贮器字的奇偶性进行检查而作校验。

在装入模式工作开始时，一个忙信号被置位。如果没有发现奇偶性出错，此忙信号被复位。此忙信号被贮存在与指定端口相关的一个出错寄存器（Syndrome    register）内。一个SMF命令将此出错寄存器的内容转移至SMF。SMF检查忙信号位的状态并采取相应的动作。如果忙信号位没有置位，则SMF发送一个装入模式命令以开始对下一个中央子系统的控制存贮器的装入。如果此忙信号位被置位，SMF可以启动一个重试，试用另一个端口，或中止对该CSS的控制存贮器的装入。

图1表示数据处理系统的原理方框图。

图2表示系统管理装置的原理方框图。

图3表示系统总线接口的原理方框图。

图4表示中央子系统的原理方框图。

图5A～5E表示加至系统总线上的各种命令的格式。

图6为装入控制存贮器的固件的流程图。

图7为控制存贮器进行装入时对装入和校验进行控制的中央子系统各种信号的时序图。

图1表示一种紧密连接的多处理器数据处理装置（DPU）1，它包括多个中央子系统（CSS）3～5，分别与系统总线接口2-10A和2-10B连接;还包括多个主存10～12、多个外围控制器14～16和一个系统管理装置（SMF）20，上述各个部件都通过它们各自的系统总线接口2-10连接至系统总线2上。

多个外围设备118连接至外围控制器114，多个外围设备N17连接至外围控制器N16。这些多个外围控制器14～16可以包括磁盘控制器、磁带控制器、通信控制器和装置记录控制器，它们分别与各自的磁盘驱动器、磁带装置、通信线路和装置记录器相连。

多个CSS3～CSS5的每一个的结构都是相同的。CSS3包括一个中央处理机（CPU1A4和CPU1B6），二个CPU彼此独立地与高速缓冲存贮器18一起工作，高速缓冲存贮器18与系统总线2相连。CSS5包括一个CPUNA24和一个CPUNB26，这二个CPU彼此独立地与高速缓冲存贮器N28一起工作，高速缓冲存贮器N28与系统总线2相连。CPUNA24和CPUNB26通过高速缓冲存贮器N28访问主存10～12，CSS3～CSS5作为紧密连接的多处理器而工作，因为它们执行同一个操作系统和共享一个共用的主存。

注意，在本文后面将把CPU1A4和CPU1B6标为CPU4和CPU6。类似地，CPUNA24和CPUNB26标为CPU24和CPU26。端口0和端口1分别把CPU4和CPU6连接至接口2-10A，端口2和端口3分别把CPU24和CPU26连接至接口2-10B。

SMF20提供对DPU1的集中控制。此集中控制包括整个DPU1系统的初始化、质量逻辑试验（QLT）操作的集中控制、系统定时器的集中管理、向连接至系统总线2的子系统提供电源和机柜温度报警信号。在电源系统22和SMF20之间通过一个电源控制接口（PCI）21提供一组控制信号。由电源系统22来的控制信号向SMF20指示DPU1电源的状态。由SMF20通过PCI21送到电源系统22的控制信号则规定预定的电压极限，电源系统22应该在此极限内工作以便试验DPU1。SMF20在预定的电压极限内运行QLT操作，以隔离和确定临界的逻辑部件。

一个显示控制台34使操作员能通过一个接至SMF20的显示终端接口（DTI）29与DPU1进行通信。SMF20接收来自显示控制台34的信息，再通过一个控制台适配器接口（CAI）31和一个控制台适配器30将此信息加至系统总线2。由DPU1来的信息经过系统总线2、控制台适配器30、CAI31、SMF20和DTI29被显示控制台34所接收。显示控制台一般为杭尼威尔（Honeywell）公司的VIP7300终端，具有一个手动键盘和一个阴极射线管（CRT）显示器。CAI31和DTI29一般为RS232或RS422通信接口。

SMF20支持一个远距离维护功能，一个远距控制台42可以是一个操作员控制的显示终端或一个无人看管的计算机。远距离控制台42通过一个调制解调器（MODEM）38、一个通信线路40、一 个MODEM36和一个远距维护选用接口（RMO）37接至SMF20。MODEM36和38通常为理克森（RIXON）公司的MODEM，例如T113CMODEM，它以300波特的速率发出呼叫;T103JMODEM，它以300波特的速率发出和回答呼叫;T212AMODEM，它以1200波特的速率发出和回答呼叫。

远距维护操作使得远距的工作台能解决软件和操作上的故障，确定硬件故障，向中央DPU1系统发送如软件修改等信息，以及向现场的维护操作提供支持援助。

SMF20能允许远距工作台通过SMF20访问DPU1以提供集中的控制，当然只是在SMF20接收到正确的口令时才可以。

一个辅助装置接口（ADI）33（典型的为RS232接口）将辅助装置32连接至SMF20。辅助装置32一般为一台打印机，以便记录状态信息，或提供显示控制台34的CRT上所显示的信息的硬拷贝。

在DPU1启动时SMF20将开始质量逻辑试验（QLT），以确保所有的子系统与系统总线2连接并正常地工作。如果试验失败，SMF20通过PCI21向电源系统22发出信号以指示出状态，并且，SMF还在显示控制台34、远距控制台42和辅助装置32上显示出错。

所有的子系统竞争对系统总线2的访问，优先级最高的子系统将先得到访问。由于要求SMF20应迅速地对某些实时的系统状态作出反应，如检测出电源故障，所以SMF20被赋予最高的优先级去访问系统总线2。

图2是表示SMF20连接至系统总线2的原理方框图。系统总线2表示为系统总线（控制）2-2、系统总线（数据）2-4和系统总线（地址）2-6。系统总线接口2-10一般按照在美国专利3，995，258号，发明人George    J.Barlow、题为：“具有数据完整性技术的数据处理系统”（“Data    Processing    System    Having    aData    Integrity    Technigue”）的专利中公布的原理工作。

微处理器20-2通过贮存在微处理器随机存取存贮器（RAM）20-44中的软件例行程序来控制SMF20/系统总线2接口，微处理器20-2是Zilog公司的Z80CPU，在Zilog公司金皮书，1983/1984年，元件数据册，第三卷，第10版中已阐明。微处理器20-2本身又由贮存在一个微处理机可编程只读存贮器（PROM）20-38中的软件所控制。RAM20-44和PROM20-38都通过一个16位的微处理器地址总线20-54，经由一个驱动器20-24而从微处理器20-2接收地址信号A0～A15。在RAM20-44和微处理器20-2之间的数据信号D0～D7和从PROM20-38来的数据信号，都经过一个8位的微处理器数据总线20-56和一个收发器20-26来传送。

当SMF20访问系统总线2时，接收器20-68可以从系统数据总线2-4收到32个数据信号BSDT00-31，并贮存在一个输入数据寄存器20-16中。在微处理器20-2的控制下，数据从寄存器20-16中读出，经过一个多路器（MUX）20-17、一个数据总线20-52、一个收发器20-22、收发器20-26和数据总线20-56，每次8位地贮存在RAM20-44中的一个单元内。在微处理器20-2的控制下，32个地址信号BSADA-H，00-23由接收器20-70和一个输入地址寄存器20-36，从系统地址总线2-6上接收到，每次8位地贮存在RAM20-44的单元内;与数据信号相似，32个控制信号由接收器20-64和一个输入控制寄存器20-12从系统控制总线2-2接收，每次8位贮存在RAM20-44的单元内。微处理器20-2识别输入寄存器20-36、20-16和20-12，把它们作为RAM20-44中的单元来处理，通过驱动器20-24和地址总线20-54向RAM20-44发送相应的地址。

微处理器20-2通过对RAM20-44的相应的单元寻址和读出数据（每次8位）而开始使数据信号BSDT00-31装入32位的输出数据寄存器20-14，微处理器20-2通过对RAM20-44中的相应单元寻址和读出地址信号（每次8位）而使32位的输出地址计数器20-34装入地址信号BSAD00-31。类似地，微处理器20-2通过对RAM20-44中的相应单元寻址和读出控制信息（每次8位）而使32位的输出控制寄存器20-10装入总线控制信息。

一个引导和QLTROM20-39贮存试验程式和软件测试程序，这些内容被写入主存10～12。CSS3～CSS5访问这些试验程式和软件测试例行程 序以验证CSS3～CSS5的正常工作。在微处理器20-2的控制下，ROM20-39被直接装入输出数据寄存器20-14。当SMF20竞争并取得对系统总线2的访问时，贮存在输出数据寄存器20-14、输出控制寄存器20-10和输出地址计数器20-34中的信息通过驱动器20-66、20-62和20-72而转移至系统总线2，这些驱动器被一个“现在是我的数据循环信号”MYDCNN所启动。

系统时钟对所有子系统提供集中的时间控制，它包括一个实时时钟、监视时钟（Watch    dog    timer）、时间时钟（time    of    day    clock）和一组超时信号（timc    outs）。

实时时钟由CSS3～CSS5的任何一个CPU4～CPU26来的命令装入，其值等于当前实际时间和实时队列（Real    Time    Queue）顶部那个过程的启动时间之间的差。在当前实际时间等于启动时间时，产生一个实时时钟中断信号。此信号使SMF20产生一个命令去中断装入此实时时钟的那个CPU，以警告操作系统来起动位于队列顶部的过程，并重新装入实时时钟供下一个过程用。最大的时间段约为8.4秒。

监视时钟用于保护DPU1不受某些软件故障的影响，这些故障由一个过程运行“太长”而反映。从CPU4～CPU26中的任何一个来的一个命令使减量监视时钟被装入一个预定的时间。如果监视时钟在减小到零之前没有被重新装入，则产生一个中断信号，使SMF20对CPU4～CPU26产生一个命令，以警告操作系统某个过程可能处于无限循环之中，最大时间值约为8.95分钟。

时间时钟由一个电池作备份电源的实时日历而装入，每个微秒增1。实时日历贮存有以12个二-十进制数字表示的当前年份、当前月、当前日期、小时、分和秒。

SMF20可以作为系统总线2操作的主控装置或从动装置而工作。当它启动、并向连接在系统总线2上的其它子系统发送命令时，它作为一个主控装置。作为一个主控装置，SMF20沿系统总线发出一般性命令至任何子系统，并向CPU4～CPU26发出特殊命令。

当接收来自任何一个CPU4～CPU26的一个非请求的命令时，SMF20作为一个从动装置工作。当它从连接至系统总线2的任何一个其它子系统接收到一个预期的响应时也是如此。

在系统总线2的返转试验操作期间，SMF20同时作为主控装置和从动装置。此时SMF20作为一个主控装置在系统总线2上发送数据，又作为一个从动装置从系统总线2上接收同一数据。参见图2，在返转试验操作期间，32位的数据从RAM20-44被装入输出数据寄存器20-14。然后SMF20向它自己发出一个非存贮器系统总线2请求信号。SMF20会识别此请求信号而连接至系统总线2，以便通过驱动器20-66、系统数据总线2-4和接收器20-68把输出数据寄存器20-14的内容转送至输入数据寄存器20-16。一个比较器20-20检查这两个寄存器20-14和20-16的内容是否相同，比确定其工作是否正常。

当总线控制信号BSYELO为低电平时，SMF20向连接至系统总线2的其它子系统产生的命令是标准命令。当总线控制信号BSYELO为高电平并且控制信号BSMREF为低电平，这种情况表示地址信号代表的是一个CPU通道地址和一个功能码，而不是一个主存10～12的地址，这时SMF20向CPU1A4～CPUNB26产生特殊命令。

系统总线请求和响应控制器20-18包括有三个超时电路。如果SMF20作为主控装置请求访问系统总线2，经过3微秒而被请求的子系统（从动装置）没有响应，则系统总线2的循环终止。

如果作为主控装置的一个其它子系统请求访问系统总线2，在5微秒内从动装置没有响应，则系统总线2的循环终止。

如果SMF20的一个读循环被起动，而在1毫秒内没有收到预期的系统总线2响应循环（后半个总线循环），则系统总线2的工作被终止。

当SMF20作为一个从动装置对系统总线2的请求作出响应时，SMF20或者产生总线信号BSACKR以确认此请求，或者产生BSNAKR以拒绝此请求。

显示控制台34经过一个DTI接口29连接至一个通信控制器20-8。通信控制器20-8通过一个接口CAI31以及控制台适配器30连接至系统总线2。这样的配置使SMF20能控制控制台和DPU1系统之间的通信。

SMF20通过一个连接至通信控制器20-6的接口RMO37来控制远距维护功能。通信控制器 20-6还通过ADI33接口以控制辅助设备32。通信控制器20-6和20-8由从微处理器20-2、驱动器20-24和地址总线20-60来的地址信号A14和A15所控制。信号A14选择通道A或通道B。信号A15使数据或控制信息放置在数据总线20-58的线上。数据或控制信息在微处理器20-2和通信控制器20-6和20-8及数据总线20-58间传送。

一个可由操作员写入的电可擦可编程只读存贮器（E²PROM）20-46贮存的信息包括一个防止通过远距维护接口进行未经授权访问用的口令，此信息识别贮存引导软件的器件，以及主存10～12中写入引导软件以供执行的单元，它还含有指明DPU1系统所执行的不同的QLT测试功能的控制位，并识别哪个外围装置存有控制CSS3～CSS5的软件以及此软件被写入的主存10～12的单元。

一个工作模式寄存器20-30被连接至数据总线20-52，并完成下述功能：

1.确定SMF20对系统总线2优先级位的诊断控制;

2.控制输出地址计数器20-34的可逆计数;

3.使比较器20-20执行数据系统总线2-4的比较;

4.控制SMF20对CSS3～CSS5命令的响应;

5.在QLT和通电初始化期间，控制系统总线2的特殊操作。

工作模式寄存器20-30由微处理器20-2通过收发器20-22和数据总线20-52写入和读出。

工作模式寄存器20-30被信号ENBLIX所启动，此信号的布尔方程为：

A8· A9· A10·A11·A0·A1·A2· A3· A4· MI·MRDQ.

工作方式寄存器20-30的时钟信号CKMDBO-2由布尔表达式所产生：

ENBLIX· A12·WR· A13·（A14·A15）·

（对于CKMDBO，用 A14· A15;对于CKMDB1，用A15· A14;对于CKMDB2，用A14· A15。）

电源系统22接口PCI21的信号被SMF20所接收，这些信号指示多种状态。

一个电源接通/出错信号SYSPWN向SMF20指示交流输入电压和输出逻辑电压是否在规定范围之内。SMF20然后开始DPU1系统的初始化操作。如果交流电源被切断，则电源接通/出错信号SYSPWN变为低电平，但输出逻辑电压在3毫秒内仍保持在规定的范围内，给予CPU1系统以有次序的方式关机所需的时间，以避免丢失数据。

一个电源状态信号PWRYLO表示所有的电源都在规定的范围内工作。电源状态信号变低，表示电源工作不正常。

电源系统22可以包括一个电池作备份电源，以便在任何时候都保持主存10～12内的数据有效。如果存贮器有效信号BBUATV为低电平，表示尽管有电池备份电源，但存贮器电压仍变低，在主存10～12中的信息可能无效，因而再次启动存贮器进行重装。

从电源系统22控制板上的一个开关发出的键锁定信号启动一个控制板锁定信号，以控制操作员对DPU1系统功能的访问。

由SMF20从PCI22接口所接收的这些信号被加至一个多路器20-28。微处理器20-2通过数据总线20-52和收发器20-22接收这些信号以采取相应的动作。

SMF20对系统总线2发出一个电源接通信号BSPOWN，向所有接至系统总线2的子系统表示电源在规定的范围内工作。信号“BSPWON”消失则会给所有子系统3毫秒时间作“收拾”。

在电源接通期间，电源接通/出错信号SYSPWN变高，则经过一个驱动器20-63在系统总线2上强制送出一个主控清除信号BSMCLR以重置所有相应的逻辑功能。

SMF20经过PCI21接口向电源系统22发送一系列的信号，在测试工作期间，由微处理器20-2产生一个高电压输出极限控制信号HIMARG和一个低电压输出极限控制信号LOMARG，以便使所有电源子系统的输出极限改变±2%。

一个系统总线信号BSQLTI表示所有接至系统总线2的其它子系统连接正确，已通电，并已顺利地完成所有的试验程序（QLT）。QLT逻辑电路19接收总线信号BSQLTI并从数据总线20-52接收数据信号，表示SMF20正确地完成它的QLT，并产生信号BSQLTA。此信号被送至电源系统22和接口21，表示DPU1系统已彻底检查完毕。当任何一个装置在运行其QLT或QLT出错时，信号BSQLTA为真。当QLT试验顺利完 成时，BSQLTA为假。

SMF20包括一个温度敏感器件20-40以监控DPU1系统的机柜温度。如果机柜温度超过38℃这个最高温度时，则产生一个温度高信号TMPYLO。如果机柜温度变得异常的高，则一个热敏感器（未画出）将断开，切断电源。这使得电源接通/出错信号SYSPWM产生系统总线2信号BSPWON，以便向所有接在系统总线2上的子系统表明应进入它们各自的断电顺序。

温度高信号TMPYLO被加至多路器MUX20-28，使它能被微处理器20-2所访问。

由通信控制器20-6和20-8来的信号也被加至多路器MUX20-28，以允许微处理器20-2对发送数据线采样并检测何时接收器件已准备好接收数据。

多路器MUX20-28被信号ENBMUX所启动，此信号由下述布尔表达式所产生：

ENBMUX＝ A8·A9· A10· A11· ENMBOR· NI· NRER

其中

ENMEOR＝A0·A1·A2· A3· A4·

信号MREQ由微处理器20-2所产生，它说明地址总线20-54不含有RAM20-44的地址。信号MI由微处理器20-2所产生，表示这不是一个操作码取数操作。

地址总线20-54的信号A14和A15选择4个多路器MUX20-28输出信号的每一个。

SMF20的输出寄存器、输出数据寄存器20-14、输出控制寄存器20-10和输出地址计数器20-34分别通过反相驱动器20-66、20-62和20-72连接至系统总线2（2-4、2-2、2-6）。

数据从数据总线20-52被送至这些输出寄存器，每次一个字节。这些输出寄存器被微处理器20-2按RAM20-44的单元来编址。输出数据寄存器20-14也可从系统时钟20-32或引导和QLTROM20-39装入。输出地址寄存器20-41由微处理器20-2装入连续的地址，以便向主存10～12作数据的成组传送。

用于装入输出寄存器的信号是通过对相应的地址线解码和将它们与来自微处理器20-2的控制信号相结合而产生的。产生奇偶位和进行校验的逻辑电路没有包括在说明内，因它与本发明无关，具有本专业一般知识的人们都知道，奇偶性是在每个字节传输之后进行校验的。

输出数据寄存器20-14（不包括奇偶位）通常是由8个74LS298多路器寄存器组成，其“0”输入连接至数据总线20-52，“1”输入连接至引导和QLTROM20-39的输出。寄存器20-14由地址解码器20-4中的逻辑电路所装入，如以下布尔表达式所示：

一个启动信号ENBLOX＝

MI·MREQ·A0·A1· A2· A3· A4· A8· A9· A10· A11

注意，在说明中的所有布尔表达式表示地址解码器20-4的逻辑电路。地址解码器的输入信号为地址信号A0～A15和微处理器20-2的信号MI、MREQ、IORQ、WR和RD。地址解码器20-4产生逻辑控制信号，这些信号控制SMF20的逻辑部件。

多路器寄存器20-14由时钟信号CKDTB0、CKDTB1、CKDTB2和CKDTB3一次装入两个（每次一个字节），因为每个多路器寄存器贮存4位。

CKDTB0＝ENBLOX A12 A13 A14 A15

CKDTB1＝ENBLOX A12 A13 A14A15

CKDTB2＝ENBLOX A12 A13A14 A15

CKDTB3＝ENBLOX A12 A13A14 A15

信号BPTDOT选择ROM20-39的输出或系统时钟20-32的输出。BPTDOT的布尔表达式为：

（A8·A9·A10·A11·A12·A13·IORQ· MI+TODRWST）

微处理器20-2的信号说明如下。MI和MREQ一起表示这不是一个操作码取数操作，MREQ表示地址总线并没有保持一个供存贮器读或写操作的有效地址。

RD表示微处理器20-2希望从存贮器或输入/输出（I/O）装置读数据。WR表示微处理器20-2的数据总线保持有效的数据，可以贮存在被寻址的存贮器单元或I/O单元内。

IORQ·MI表示这既不是一个输入/输出设备的地址，也不是微处理器20-2的一个操作码取数循环。信号TODRWT表示系统时钟20-32的实际时间经过输出数据寄存器20-14传送至系统总线2。

对于输入数据寄存器20-14的装入来说，从系统时钟20-32来的一个信号MYDTCK（它表 示一个实际时间的传送，或一个微处理器20-2产生的信号BP2MDT）并行地产生时钟信号CKDTB0～CKDTB3。

信号BP2MDT的布尔表达式为：

（A8·A9·A10·A11·A12·A12·A13·IORQ·, MI）

输出控制寄存器20-10通常由二个74LS273寄存器、一个74LS174寄存器和一个74LS374寄存器所组成，所有这些寄存器都连接至8位数据总线20-52。控制信号分别由时钟信号CKCMB0～CKCMB3送入这些寄存器，其布尔表达式为：

CKCMB0＝ENBLOX A12· A13· A14· A15

CKCMB1＝ENBLOX A12· A13· A14·A15

CKCMB2＝ENBLOX A12· A13·A14· A15

CKCMB3＝ENBLOX A12· A13·A14·A15

在实际时间时钟传送期间，一个信号TDSHBD禁止74LS374寄存器的输出被时钟信号CKCMBO所取出。系统重置信号CLRFLP重置其余的三个寄存器。

74LS374寄存器贮存8个命令信号，如图5A～5E上所示。它们是信号BSYELO、BSBYTE，BSDBPL、BSDBWD、BSSHBC、BSLOCK、BSWRIT和BSMREF。

在非实际时间传送期间，这些总线信号被直接加至驱动器20-62。输出地址计数器20-34包括有4个74AS869计数器，这在德克萨斯仪器公司（TeXAS）ALS/AS逻辑电路数据手册，1983年（“高级低功率肖特基/高级肖特基”）中已作阐述。计数器有4种工作模式：消除、减量、装入和增量。装入计数器的工作由加至4个计数器的信号MYADUP和加至相应的计数器上的信号CKADB0～CKADB3所启动，其布尔表达式为：

CKADB0＝ENBLOX A12·A13· A14·A15

CKADB1＝ENBLOX A12·A13· A14·A15

CKADB2＝ENBLOX A12·A13·A14· A15

CKADB3＝ENBLOX A12·A13·A14·A15

信号MYADUP由微处理器20-2贮存在工作模式寄存器20-30中，以表示装入或增量工作模式。在引导和QLT工作期间，计数器作起始装入，每次装入一个字节，然后随着地址寄存器20-41从ROM20-39中读出数据送往输出数据寄存器20-14，计数器顺序地增1。

一个时钟信号MYADCK加至各计数器20-34的时钟输入端以对计数器定时。信号MYADCK由一个延迟的确认信号BSACKR所产生。

输入数据寄存器20-16由4个74S374寄存器组成。输入地址寄存器20-36由4个74LS374寄存器组成，输入控制寄存器20-12由2个74LS374寄存器、一个74LS374寄存器和一个74AS823寄存器组成。74AS823寄存器接收8个总线信号BSYELO、BSBYTE、BSDBPL、BSDBWD、BSSHBC、BSLOCK、BSWRIT和BSMREF，它们控制输至系统总线2的SMF20命令。

上述所有这些输入寄存器20-16、20-36和20-12是在一个时钟信号MBIPCK控制下装入的，此信号在三种情况下产生：

1.系统总线请求和响应控制器20-18作为从动装置和从系统总线2接收一个确认命令信号BSACKR或后半个总线循环命令信号BSSHBC。

2.在返转试验期间，响应控制器20-18检测到一个3微秒超时。

3.在测试工作期间，SMF20确认其自身。

在返转试验工作模式期间，输入数据寄存器20-16的32个输出数据信号被加至比较器20-20。在微处理器20-2的控制下，数据信号还加至一个多路器MUX20-17以便传送至数据总线20-52，每次一个字节。多路器MUX20-17的输出被信号ENBL2X所启动，它的布尔表达式为：

A0·A1· A2· A3· A4· A8· A9·A10· A11·MI·MREQ

多路器MUX20-17的选择由信号REGSLO、REGSL1和REGSL2进行，其布尔表达式为：

REGSL0＝（ENBL2X（A12·A13· A14+A12· A13· A15

+A12·A14· A15）+ ENHL2X·A15）RD

REGSL1＝（ENBL2X（A12· A13·A14+A12·A13）+

MNBL2X·A14）RD

组成输入地址寄存器20-36的4个寄存器分别在信号RDD024、RDD025、RDD026和RDD027的控制下，使其输出信号加至数据总线20-52，组成输入控制寄存器20-12的4个寄存器分别在信号RDD020、RDD021、RDD022和RDD023的控制下，使其输出信号加至数据总线 20-52。时钟信号MBIPCK把地址信号送至寄存器20-36。

RDD02X的布尔表达式（其中X从0变化至7）为：

ENBL2X·RD·A12·A13·A14·A15，其中二进数的A13·A14·A15＝X

微处理器20-2把在数据总线20-52上接收的地址字节、数据字节和命令字节贮存在RAM20-44中预定的单元内，用于以后在软件控制下的操作。

以下的控制信号用作为由SMF20在系统总线2上发送和接收的一部分命令：

BSYELO（黄）

在后半个总线循环期间，当此信号为真时，表示相应的所传送的信息已被校正。因此它表明有软故障存在，也意味着可能需考虑采取维护工作，以免变成硬故障。此信号在主存10-12对读作响应时使用，表示一个已发现并已校正的出错。

在存贮器读请求期间，当此信号为真，限定读请求。在读请求期间对BSYELO为真的响应决定于有关的存贮器和地址。

在SMF20送命令至CSS3～CSS5期间，当此信号为真，则BSYELO用来识别SMF20命令，如果BSMREF为假时，表示地址线含有一个通道地址和一个功能码。

BSBYTE（字节）

当此信号为真时，表示当前的传送是一个字节的传送而不是一个字的传送。

BSDBWD（双倍字）

此信号和BSDBPU用于在读请求期间指明将从主存10～12取出多少个数据字和以何种格式。在读响应循环期间（从存贮器至请求单元），BSDBWD表示在系统总线2上是否有1个或2个数据字。

在写请求时，此信号与BSAD23、BSBYTE和BSDBPL一起，用来识别在32位操作数中字节应以何种组合形式写入主存。

BSDBPL（双倍弹出）

此信号与BSDBWD一起使用，在读响应循环期间，BSDBPL表示此响应是否为所请求的最后一个数据元素。

BSSHBC（后半个总线循环）

此信号可用于识别对读请求作出响应的第二个总线循环，或与BSLOCK一起用作置位或重置锁定的信息。

BSLOCK（锁定）

当此信号为真时，表示此循环取决于在从动装置（通常为主存10～12）中锁定触发器的状态，用以表示此循环与BSSHBC一起，将测试及置位（或重置）锁定触发器，以便使系统的各个过程同步。

BSWRIT（总线写）

当此信号为真时，表示此传送是从主控装置至从动装置。在传送时，当此信号为假，主控装置向从动装置请求信息。当此信息具备时，将作为一次单独的传送来提供。

BSMREF（存贮器访问）

当此信号为真时，表示地址线上含有一个存贮器地址。当为假时，此信号表示地址线上含有一个通道数和一个功能码。

BSREDL（红左）

当此信号为真时，表示相应被传送的信息有错。此信号由存贮器在读响应时使用，以表示在返回的最左字（如果二个字并行地返回或一个单字中有无法校正的错误）。

BSREDR（红右）

当此信号为真时，表示相应被传送的信息有错。此信号由存贮器在读响应时使用，以表示在返回的最右字（如果二个字并行地返回）中有无法校正的错误。

BSLKNC（锁定;无存贮器循环）

此信号仅在锁定的存贮器读请求（BSLOCK为真）期间才有意义。当它为真时，它使得存贮器禁止所请求的实际的读操作，而同时允许与此请求有关的其它操作进行。作为对此请求的响应，不管BSLKNC为真或假，BSACKR或BSNAKR将不变，并且，主存10～12中锁定触发器的置位、清除和试验将被执行。存贮器模块的循环将被禁止;不再有后半个总线循环发生，存贮器将不变为忙。

BSRINT（恢复中断）

此信号一般由CSS3～CSS5发送（在某些情况下也可由SMF-20发送），当然只是在它再处于接收中断信号的状态时才如此。在对一个或几个以前的中断请求不予确认（be    NAKed）之后，这些 中断在外围控制器14～16被送入“栈”中。当检测到BSRINT的真实转换时，这些控制器将再次试图向CSS3～CSS5发出中断（这可能会导致又一个不确认（NACK）响应）。

注意，此信号由接收控制器14～16按异步处理，但是，BSRINT的发送单元必须与系统总线2的一个循环同步，以防止在一个多处理器系统中在系统总线2上同时有多于一个驱动器源在工作。

BSRINT必须在至少100毫微秒内有效，并且由于BSRINT信号“模糊的”后沿瞬态，系统的工作可能会不正常。

BSPWON（总线电源接通）

当所有的电源已调节好，机柜内部温度也处于可接受的工作极限内时，此异步信号一般为真。当系统电源出故障（即电源控制故障、超负荷、“红界”（“Red    Level”）超温等）时，此信号变假。

信号BSPWON一般由SMF20根据由电源系统22提供的信息来产生，但在某些情况下也可由通信控制器26-6和20-8所驱动，以模拟由一个在线宿主机（UP-line    host）对系线进行恢复。在通电的瞬态期间，BSPWON的一个正向边缘表示系统电源已接上并已稳定，系统的初始化正在进行。在初始化之后，一个稳定的电源接通状态表示一组稳定的系统工作状态。当检测到一个故障或电源断开状态时，BSPWON将转为断开，所有外围控制器14～16停止在总线上的所有通信并执行一个自置初始化，以便使CSS3～CSS5将系统状态和恢复信息贮存在主存10～12中（为了满足重新启动条件，存贮器必须是非易失性的），BSPWON变假的转变必须比实际的直流电压丢失至少领先3.0毫秒，在检测到故障后的2.5～3.0毫秒，存贮器控制器必须进入一个保护的状态（不接受总线循环），以保存系统状态信息。

BSACKR（确认）

从动装置向主控装置发出信号，此信号为真，说明它正在接收此信息传送。

BSNAKR（不确认）

从动装置向主控装置发出信号，此信号为真，说明它拒绝接收此信息传送。

BSWAIT（等待）

从动装置向主控装置发出信号，此信号为真，说明它暂时拒绝接收信息传送。

BSDCNN（数据循环正进行）

当此信号为真，表示一个特定的主控装置正在进行一个系统总线2的传输，并已将信息置于系统总线2上供某些特定的从动装置使用。当此信号为假，表示系统总线2空闲或处于总线循环之间。

BSMCLR（总线主控清除）

此异步信号通常为假，当检测到要求系统工作完全中止并由SMF20执行一个“暂停”、“重新启动”或“重新引导”操作时，此信号变真，主控清除的源信号一般从通电顺序和控制板清除按钮（二个都来源于SMF20）取得，但也可以来源于某些有能力执行来自所连接的宿主机的离线装入（down-lineload）的通信控制器。

当BSMCLR为真，系统总线2上的所有装置将启动。此外，具有这种能力的装置将运行它的QLT。当SMF20收到BSQLTA信号时，表示QLT测试顺利结束。

BSRESO（响应合格）

此信号与BSACKR一起被驱动，用以向请求总线的主控装置表明，从动装置识别出功能请求，并正在恰当地作出响应。3种类型的请求可确立此合格的响应：

.可能会形成一个双字、后半个总线循环（由BSDSWD为真来表示）的读请求;

.试图写入数据信号BSDT16～BSDT31（由BSDBWD为真而表示）的写请求;

.试图锁定或解除锁定一个存贮器而不必进入循环（由BSLKNC为真而表示）的读请求。

系统总线请求和响应控制逻辑电路20-18包括一个主控控制逻辑电路供SMF20取得对系统总线2的控制，以及通过系统总线2向从动装置发送SMF20的命令或发送对一个命令的响应。

由于SMF20占有对系统总线2访问的最高优先级位置，如果SMF20请求访问系统总线2，则在当前的总线循环结束后的下一个循环，它就立即被认可。逻辑电路20-18将产生信号MYDCNN，此信号被加至驱动器20-66、20-62和20-72，用于把数据、地址和控制信息放置在系统总线2上，逻辑电路20-18还通过系统总线2发送总线信号BSDCNN以便向所有子系统表明系统总线2“正在使用中”。

然后，逻辑电路20-18就等待从系统总线2来的一系列响应中的任何一个，可能的响应有：

1.3微秒后还没有收到响应。

2.收到等待响应（BSWAIT）。

3.收到一个不确认响应（BSNAKR）。

4.一个锁定无循环（LKNC）信号被确认（BSLKNC）（BSACKR）。

5.一个写（BSRESQ或收到单字写）信号被确认（BSACKR）。

6.一个写（双倍字和没有收到BSRESQ）信号被确认（BSACKR）。

7.一个读循环被确认（BSACKR）。

如果收到一个BSWAIT或BSNAKR响应，或者对于一个写双倍字请求收到一个BSACKR响应，则逻辑电路20-18将终止此系统总线2循环并重新请求对系统总线2的访问。

逻辑电路20-18包括从动控制逻辑电路，当对于由SMF20发送给主存10～12、CSS3～CSS5或外围控制器14～16的读命令作出响应而期待一个后半个总线循环时，此从动逻辑电路被启动。当一个总线循环包括有SMF20的通道号：十六进制OF时，从动控制逻辑电路也被启动。如果不存在出错状态，并且SMF20在系统总线上向主控装置发送一个确认响应BSACKR，则后半个总线循环被SMF20接受。

如果后半个总线循环被接受，则工作模式寄存器的信号将根据被传送的数据字的数量（此数量由总线控制信号BSDBWD所指示）而控制输出地址计数器20-34的递增或递减。

如果通道数为OF（HEX），无奇偶性出错，还不是一个后半个总线循环（BSSHBC为假），总线地址信号包含有一个功能码和通道号（BSMREF为假），功能码对SMF20来说是合法的，则SMF20将接收一个非请求的命令。SMF20将通过系统总线2响应一个确认信号BSACKR或一个不确认信号BSNAKR，或当存在奇偶性出错或非法的功能码时，则将忽略此命令。

SMF20可以发送一个命令去读主存10～12的单元，将该单元的内容送至另一个子系统，典型的为CSS3或CSS5。在此情况下，后半个总线循环不能用来对SMF20访问。主存10～12将向系统总线2发送确认信号BSACKR，并向系统总线2发送具有目的地子系统通道号的后半个总线循环命令。因为SMF20将不接收后半个总线循环，它必须终止此命令。

确认信号BSACKR被循环控制逻辑电路20-19的系统操作错端（bust    end）所接收。微处理器20-2产生地址信号，此信号被地址解码器20-4所解码，以产生信号CKMDO2。微处理器20-2还在数据总线20-52上产生数据信号DOO。信号BSACKR、CKMDO2和DOO重置SMF20对信号SMFCLY的循环，该信号是加至系统时钟20-32以重置超时的，以便终止该命令。在正常工作期间，超时用于校验在予定的时间内所期待的后半个总线循环命令是否被SMF20所接收。如果该命令没有在预定时间内被接收，则超时信号将使SMF20重复此读存贮器命令。

ADI33接口把通信控制器20-6的通道B与辅助设备32相连接。这是一个标准的EIARS-232CZ型接口，数据速率最高为1200波特。接口信号通常为发送数据、接收数据、数据就绪和请求发送。

CAI31接口把通信控制器20-8的通道A连接至控制台适配器30。此接口可以是RS232C异步接口或RS422异步接口，RS232C接口信号为发送数据、接收数据、清除一发送和数据就绪。RS422接口信号为发送数据、接收数据和数据流控制。

RMO37接口把通信控制器20-6的通道A连接至远距控制台42。

RMO37与一个典型的调制解调器36相连接，在图1的讨论中已作说明。

DTI29接口连接通信控制器20-8的通道B，并与CAI31接口匹配。

通信控制器20-6和20-8为Zilog公司Z80SIO/O串行输入/输出控制器，在上述“Zilog公司金皮书”中已有阐述。

通信控制器20-6和20-8通过一根共用的中断线对微处理器20-2产生中断。微处理器20-2通过发送MI和IORQ信号以及信号A14和A15对中断作出响应。通信控制器20-6或20-8通过在数据总线20-58上发送状态信号而作出响应。微处理器20-2然后就根据此状态信号而转移至一个软件例行程序以处理此动作。通过对通信控制器 20-6和20-8的状态信号作出响应而由软件完成的典型功能为：发送缓冲存贮器空、扩展状态改变、接收字符已具备和特殊的接收状态。

装入工作方式

图3表示出一个系统总线接口2-10A的方框原理图。从系统总线2来的命令经过接收器2-30被加至一个先进先出（FIFO）寄存器2-34上。各种命令的格式在图5A～5E上示出。命令包括一个规定命令目的地装置的通道号和一个规定接收装置应完成的操作的功能码。

一个FIFO控制器2-33从系统总线2经由接收器2-30接收规定的命令信号。规定的命令信号启动FIFO控制器2-33使特定的命令装入FIFO2-34。

如果图5C的SMF至主存的命令具有通道号00（HEX），则FIFO控制器2-33对数据信号0～9作出响应，产生一个信号使命令装入FIFO。FIFO控制器2-33也被调整到可以接收一个后半个总线循环。

FIFO控制器2-33响应通道号为00（HEX）的SHBC到CPU的命令（此通道号由地址信号8-17所规定）而把主存的内容装入FIFO2-34中，随后，存贮在图4所示的控制存贮器3-2之中。

主控清除信号BSMCLR也被加到控制逻辑电路CNTL02-15和CNTL12-25，以分别产生主控同步信号POMSYN和P1MSYN去控制CSS3的正常工作。装入工作模式由SMF20所产生，SMF20发送一个包括一个通道号和一个功能码的装入命令。控制逻辑电路CNTL02-15由通道号00（HEX）所启动，控制逻辑电路CNTL12-25由通道号01（HEX）所启动。系统总线接口2-10B中类似的控制逻辑电路分别对通道号02（HEX）和03（HEX）作出响应。

如果规定的是通道号00（HEX），CNTL02-15对装入命令功能码OD（HEX）作出响应，以产生信号POCSLD。如果规定的是通道号01（HEX），CNTL12-25对功能码OD（HEX）作出响应，以产生信号P1CSLD。

同样地，CNTL02-15和CNTL12-25对它们各自的通道号和一个规定装入控制存贮器地址计数器工作的功能码11（HEX）作出响应，以产生信号POLADD和P0LSYN或P1LADD和P1LSYN。

在装入控制存贮器数据传送工作期间，如果装入命令规定通道号为00（HEX），则从主存10～12来的数据被贮存在SMF的内部数据（PO）寄存器2-12内。同样，如果装入命令规定通道号01（HEX），则从主存10～12来的数据被贮存在SMF的数据中断寄存器2-22内。寄存器2-12和2-22由系统总线经由接收器2-30和FIFO2-34装入。

出错（Syndrome）寄存器2-13贮存从端口0收到的信息，出错寄存器2-23贮存从端口1收到的信息。贮存在出错寄存器2-13中的信号P0PRES表示CPUO4存在于系统中;信号P0LERR表示有一个控制存贮器装入出错;信号P0CSBY表示装入操作没有结束。贮存在出错寄存器2-23中的信号P1PRES、P1LERR和P1CSBY把这些状态指示给CPU16。

具有一个功能码00（HEX）的读出错寄存器命令将使CNTL02-15产生信号P0SSYE（对通道号00（HEX）），使CNTL12-25产生信号P1SSYE（对通道号01（HEX））。当被信号P0SSYE启动时，出错寄存器2-13的内容将经由一个寄存器2-14、数据输出寄存器2-11和驱动器2-32而呈现在系统总线2上。

同样，出错寄存器2-23的内容将经由一个寄存器2-24、数据输出寄存器2-21和驱动器2-32而呈现在系统总线2上。

出错寄存器贮存有一个硬件修改号，它指示CSS3将具有的特性，它从逻辑电路2-16装入。硬件修改号在装入工作期间被用来选择装入图4中的控制存贮器3-2的固件。注意，只有端口0的出错寄存器贮存硬件修改号。如果硬件修改号不是从端口0读出。则端口1不用，对CSS3的固件装入被中止。

当控制逻辑电路CNTL02-15接收一个含有通道号00（HEX）和功能码06（HEX）的命令的产生信号CNO时，SMF的数据中断寄存器2-12和2-22提供一个输出。CNTL12-25接收通道号01（HEX）和功能码06（HEX）以产生信号CN1。信号CNO启动寄存器2-12，信号CN1启动寄存器2-22。在装入工作模式期间，约定的 情况是信号CN0或CN1被启动，除非SMF20发送一个00（HEX）的功能码。在控制存贮器装入工作模式期间，数据被装入32位寄存器2-12或2-22，占用4个总线循环，以便把104个数据位转送至控制存贮器3-2（见图4）。每个循环产生一个P0LSYN或P1LSYN信号。

SMF20向工作端口0或端口1发送一个含有00（HEX）的功能码的读命令，以分别读出错寄存器2-13或2-23的内容。

信号P0SSYE或P1SSYE启动选定的出错寄存器2-13或2-23的输出，使得通过寄存器2-14或2-24、数据输出寄存器2-11或2-21和驱动器2-32把上述内容放置在系统总线2上。

图4为CSS3的原理方框图。CSS3由端口0和端口1连接至系统总线接口2-10A。端口0与CPU04-2和CPU1A4的VMMU04-4配合工作，见图4。端口1与CPU16-2和CPU1B6的VMMU16-4配合工作。CSS5通过端口2和端口3以相似的方式工作。

控制存贮器3-2贮存着固件，它控制CPU04-2和VMMU04-4和它们相应的寄存器与逻辑电路，以及控制CPU16-2和VMMU16-4和它们相应的寄存器和逻辑电路。控制存贮器3-2可贮存16K字，每字长104位。

一个地址计数器3-4提供地址信号，这些信号选择控制存贮器3-2的单元，使控制存贮器的数据写入其中。一个装入寄存器04-14连接至端口0的寄存器P02-14（见图3），以接收一个控制存贮器起始地址和控制存贮器数据字，当装入命令含有通道号00（HEX）时，该数据字被写入控制存贮器3-2中，其单元号由计数器3-4规定。类似地，一个装入寄存器16-14连接至端口1的寄存器P12-24（见图3），以接收控制存贮器起始地址和控制存贮器数据字，数据字被含有通道号01（HEX）的装入命令写入控制存贮器3-2中，其单元号由计数器3-4规定。

一个定时发生器3-8提供定时信号，一个控制存贮器装入控制器3-6提供控制信号，该控制信号与定时信号一起控制装入工作。定时发生器3-8还对信号P0MSYN和P1MSYN作出响应，以产生定时信号供控制正常工作之用。

在装入工作期间，如果从寄存器04-14或寄存器16-14输出的控制存贮字表明有奇偶性出错，则奇偶校验器件L3-18产生一个装入出错信号PXLDER。

在校验装入工作期间，从奇偶校验电路3-12、3-14、3-16、CPU04-2、VMMU04-4、CPU16-2和VMMU16-4中的一个或多个电路接收到的信号通过分别产生信号G、M、A、CO、VO或信号G、M、A、Cl和Vl而指明奇偶出错;于是，奇偶出错逻辑电路3-20便在控制存贮器校验装入工作期间产生出奇偶出错信号PXVFER。

在正常工作期间，控制存贮器3-2由地址寄存器04-6的内容或地址寄存器16-6的内容规定其地址。寄存器4-6和6-6分别从CPU04-2或CPU16-2装入。在装入和校验工作期间，控制存贮器3-2的地址由计数器3-4的内容所规定，在正常和校验这二种工作方式时，在控制存贮器3-2中被规定地址的单元被装到寄存器C3-10和寄存器P04-12或寄存器P16-12。

CPU04-2、VMMU04-4、CPU16-2和VMMU16-4从寄存器C3-10接收控制存贮器信号，CPU04-2从寄存器4-12接收控制存贮器信号，CPU16-2从寄存器6-12接收控制存贮器信号。

CPU04-2产生信号CO，VMMU04-4产生信号VO。信号CO和VO被加至奇偶出错逻辑电路3-20。信号CO和VO是由各个装置所接收的控制存贮器各位所形成的共同的奇偶校验。

同样，CPU16-2产生信号C1.VMMU16-4产生信号V1。信号C1和V1被加至奇偶出错逻辑电路3-20。信号C1和V1是由各个装置所接收的控制存贮器各位所形成的共同的奇偶校验。

寄存器3-10、4-12和6-12由时钟信号PXADLA所装入。寄存器4-12和6-12的输出分别在P0TMC4时间和P1TMC4时间存在。寄存器3-10的输出在被装入时存在。信号PXADLA在PXTME2和PXTME4时间存在。寄存器4-12和6-12对CPU16-2和VMMU16-4来说在“2时间”的前沿被装入;对CPU04-2和VMMU04-4来说，在“4时间”的前沿被装入;对CPU16-2和VMMU16-4来说，在“2时间”的后沿存在;对CPU04-2和VMMU04-4来说，在“4时间”的后 沿存在。

在正常工作期间，一个数据输出寄存器F04-8和一个数据输入寄存器T04-10通过端口0把CPU04-2和VMMU04-4连接至系统总线接口2-10A。同样，一个数据输出寄存器F16-8和一个数据输入寄存器T16-10通过端口1把CPU16-2和VMMU16-4连接至系统总线接口2-10A。

如果装入命令包括有通道号00（HEX），则信号P0LSYN由CNTL02-15所产生（见图3），并被加至定时发生器3-8，发生器对一个不同步的（free    running）时钟信号CLK作出响应而产生一组包括时钟信号CST1～CST5在内的信号。

信号P0CSLD或P1CSLD被加至逻辑电路3-6使产生信号PXCSLD。信号PXCSLD启动二个寄存器4-14和6-14。信号P0CSLD还产生信号P0TOCS以启动寄存器4-14的输出。信号P1CSLD产生信号P1TOCS以启动寄存器6-14的输出。时钟信号CST1把起始地址或控制存贮器的数据字按节拍送入寄存器4-14和6-14。在CST5时间，PXCSLD还产生时钟信号CSACLK。

信号P0LADD和P1LADD被加至装入控制器3-6，如果其中一个信号和PXCSLD置位，则在CST1时间就产生装入地址信号PXLADD。计数器3-4被信号PXLADD所装入，并由时钟信号CSACLK增1。在由主存10～12作连续的双倍字传送时，在每个CST4时间顺序地产生写启动信号CSW1～CSW4。这些信号被一个内部计数器所调整，此计数器在CST5时间由时钟信号CSACLK往前计数。

装入工作以下述方式进行。在系统清除工作期间，首先由SMF20产生一个系统清除信号BSMCLR，此信号又产生二个主控同步信号P0MSYN和P1MSYN，当系统清除操作结束时，就禁止上述两个同步信号，从而阻止CPU04-2和VMMU04-4以及CPU16-2和VMMU16-4的工作。然后，假定端口0是有效的，SMF20就产生一个含有通道号为00（HEX）和功能码为0D（HEX）的控制存贮器装入命令。系统总线接口2-10A对此通道号（HEX）和功能码（HEX）信号作出响应，产生装入控制存贮器信号P0CSLD，此信号再调整端口0的逻辑电路。装入信号PXCSLD及装入和校验信号PXCSLV依次由装入控制器3-6所产生。

然后，SMF20发送一个含有通道号00（HEX）、功能码11（HEX）和控制存贮器起始地址0000（HEX）（典型数值）的命令。功能码信号被加至CNTL02-15上以产生信号POLADD和POLSYN，地址则通过寄存器4-14、寄存器2-14、寄存器2-12、FIF02-34、接收器2-30和系统总线2贮存在计数器3-4中。

SMF20再向主存10～12发出一组读命令，它把通道号00（HEX）的端口0作为启动的子系统，读命令包括主存10～12的地址单元，在此单元中贮存有控制存贮器3-2数据的一个双倍字。

主存10～12发出一个后半个总线循环命令，它的地址域（address    field）有一个通道号00（HEX），数据域（data    field）为32位。数据通过寄存器2-14、寄存器2-12、FIFO2-34、接收器2-30和系统总线2被寄存器4-14所接收。计数器3-4则给出控制存贮器3-2内将贮存双倍字的单元地址。每当寄存器4-14接收到一个双倍字时，计数器3-4便递增一次。计数器3-4产生写启动信号CSWE1用于第1个双倍字，写启动信号CSWE2用于第2个双倍字，写启动信号CSWE3用于第3个双倍字，写启动信号CSWE4用于第4个双倍字。

第一个双倍字贮存在控制存贮器3-2的位位置00～31，第二个双倍字贮存在位置32～63，第3个双倍字贮存在位位置64～95，第4个双倍字的一部分贮存在位位置96～103。每个104位的字包括一个奇偶校验位，贮存在控制存贮器3-2中。SMF20发送足够数量的主存10～12读命令，以便对控制存贮器装入所需的控制存贮器字。

校验工作模式

主控清除信号BSMCLR事前已阻止信号P0MSYN和P1MSYN进行循环，从而禁止CPU04-2、VMMU04-4和CPU16-2、VMMU16-4的工作。但是，加至控制逻辑电路3-6的信号P0LSYN和P1LSYN启动装入工作模式定时信号CST1、CST4和CST5。

在SMF20读存贮器命令的控制下，当所需数量的双倍字从主存10～12送出之后，SMF20产生 重置装入命令，规定的功能码为OF（HEX）。这将重置信号PXCSLD，因为信号P0CSLD在控制逻辑电路02-15中已被重置。但是，装入和校验信号PXCSLV继续保持置位。当从控制器02-15来的信号或从控制器12-25来的信号P0CSLD或P1CSLD已被置位时，在装入工作的开始，信号PXCSLV已被置位。

当装入信号PXCSLD被重置时，校验信号PXCSLV继续保持置位。SMF20产生端口联机命令的功能码OB（HEX），使得在CNTL02-15或CNTL12-25中分别产生信号P0MSYN或P1MSYN。这些信号被加至定时发生器3-8以启动包括定时信号P0TM4和P1TM4的CPU定时信号链。然后，在首次出现信号P0MSYN或P1MSYN时，地址计数器3-14被从装入控制器3-6来的计数器清除信号PXACLR重置为0000（HEX）。当信号PXACLR被重置和时钟信号CSACLK开始循环时，这产生信号P0CSVF或信号P1CSVF，以结束地址计数器3-4的重置工作。在校验工作期间，时钟信号OSACLK在每个时钟信号时被启动，以便在装入信号PXCSLD被重置后，通过校验信号PXCSLV而在POTM4时间使计数器3-4增1。

校验工作模式一直持续到地址计数器3-4产生一个CSDONE信号，表明地址计数器3-4已读完控制存贮器3-2的每个单元的内容，并已校验每个字的奇偶性。如果检测到一个奇偶性出错，则产生出错信号PXVFER。这使得忙信号P0CSBY和P1CSBY继续存在，以表示该端口正在忙，并且这些信号继续贮存在各自的出错寄存器2-13或2-23中。

SMF等待10毫秒以便校验工作结束，然后发送命令去读出错寄存器2-13或2-23。此命令含有功能码00（HEX）。如果没有出错，被访问的出错寄存器的忙位将被重置，正常的工作将继续。

当CSDONE信号在时钟信号POTM4时间产生控制存贮器重置信号P0CSRT或P1CSRT（取决于被选择的是端口0或端口1）时，校验工作结束。重置信号P0CSRT或P1CSRT就去使校验信号PXCSLV、信号P0CSVF或P1CSVF和信号P0CSBY或P1CSBY重置。

当出错寄存器被读出时，如果SMF20发现其忙位仍置位，则遵循图6中相应的固件顺序，即可能对该端口重试，或试用CSS的另一个端口。

命令格式

图5A～图5E表示在优选在实施例中所用的各种命令格式。

图5A表示一个读端口命令。目的地CPU通道号在地址总线2-6的位置8～17中规定，功能码则规定在地址总线2-6的位位置18～23中。发请求的子系统SMF20的通道号规定在数据总线2-4的位位置0～9中。控制总线2-2的信号BSYELO和BSMREF分别为“1”和“0”，表示这是一个SMF20产生的命令。信号BSDBWD表示数据总线2-4上出现的是32位数据，是一个双倍字。信号BSDBPL表示此双倍字这这个命令的最后一个数据字。此命令作为一个读出错寄存器命令示出在图7上。CPU通道号为00（HEX），它访问端口0。功能码为00（HEX），它启动一个读出错寄存器操作。SMF的通道号OF（HEX）（根据其位置表示成为03CO（HEX））是出错寄存器内容的目的地，它作为后半个总线循环（SHBC）命令发送至SMF20。SMF通道号OF（HEX）被包括在地址总线2-6的位位置8～17中，端口0的出错寄存器的内容则出现在数据总线2-4的位位置0-31上。命令总线2-2的信号BSWRIT规定一个总线写操作，信号BSSHBC规定这是对一个请求的响应（一个后半个总线循环）。

图5B表示一个写端口命令。示出在图7时间图上的许多命令都是采取图5B的格式。装入工作模式命令的功能码为OD（HEX），它包括一个数据域0000    0000（HEX）。装入地址计数器命令功能码为11（HEX），包括一个数据域，其中存放控制存贮器3-2的起始单元（在该单元中写入第一个104位控制存贮器字）的地址。地址计数器3-4一般装入0000（HEX）。但是，如果主存10～12有电池备份电源，则起始地址可不同。它使得系统在控制存贮器3-2中仅恢复主存10～12的一个页面。重置装入工作模式命令功能码为OF（HEX），包括一个数据域0000    0000（HEX）。端口联机命令功能码为OB（HEX），包括一个数据域0000    0000（HEX）。

信号BSMREF和BSYELO分别为“0”和“1”表示这是一个SMF20产生的命令。信号 BSWRIT为“1”表示一个总线写命令。

图5C表示的是一个SMF到主存的命令和对此命令的后半个总线循环响应的格式。32位地址总线2-6的域0～23，A-H贮存主存10～12的地址单元。数据总线2-4的0～9位贮存目的地子系统的通道号（在优选的实施例中为CPU通道号）。命令总线2-2的信号BSMREF表示的是一个存贮器访问命令。后半个总线循环命令在主存10～12中启动。数据总线2-4的0～31位包括有被寻址单元的内容，地址总线2-6的8～17位含有目的地CPU的通道号。命令总线2-2的信号BSMREF和BSSHBC分别为逻辑零和逻辑1表示此命令系对存贮器请求命令作出响应而由主存10～12所产生。

图5D表示一个输入/输出（I/O）输出命令格式，它包括I/O设备的通道号，在此是一个磁盘驱动器或一个软盘，以及一个功能码。数据总线2-4的相应各位含有在磁盘上数据的位置。此命令有二个格式，一个方案A格式的功能码为11（HEX），另一个方案B格式的功能码为13（HEX）。

方案A的数据总线2-4的各位中，如果设备是一个硬盘，含有一个柱面号;或者，如果设备是一个软盘，则含有柱面号和磁道号。

方案B的数据总线2-4的各位中，含有供硬盘用的扇区号和磁道号;或者，含有供软盘用的扇区号和字节密度。

I/O输出命令含有功能码07（HEX）时，通过数据总线2-4的各位表示究竟这是一个查找操作或是一个自动查找操作。自动查找调用一个查找，然后读。

命令总线2-2的信号BSWRIT表示一个总线写操作。

图5E表示一个双循环输入/输出装入（IOLD）输出命令。对第一个循环来说，地址总线2-6的A-H，0-7位贮存16个高阶地址位，地址总线2-4的0-15位贮存16个低阶地址位。高阶和低阶地址位表示在主存10～12中的起始地址，在此地址中将贮存从磁盘向主存传送的第一个数据字节。

对第二个循环来说，数据总线2-4的各位存放的是范围，即主存10～12将从磁盘接收的总的字节数。

功能码09（HEX）规定IOLD输出命令的第一个循环，功能码OD（HEX）规定IOLD输出命令的第二个循环。I/O设备的通道号也被规定。命令总线2-2的信号BSWRIT规定一个总线写操作。

图6表示的是装入CSS3～CSS5的控制存贮器3-2用的固件的流程图。控制存贮器的固件贮存在固定式磁盘、可卸式磁盘或软盘上，它可以在SMF20的控制下传送至主存10～12。如果在传送到主存之后没有发现出错，则控制存贮器的固件在SMF20控制下被送至控制存贮器3-2。如果CSS3和CSS5都需要相同的固件装入，则它们都首先被装入，然后在收到它们各自的端口联机命令之后，二者都进行一次有效性检查。如果CSS3和CSS5没有相同的固件装入，则CSS3的控制存贮器先被装入和校验，然后CSS5的控制存贮器被装入和校验。

SMF20有一个每个CSS都需要的控制存贮器固件的修改记录，它还校验装入到它的CSS中的控制存贮器固件的修改是否适当。由此可见，不同的CSS可以有不同的特性，取决于它所收到的控制存贮器固件的特定修改。SMF20贮存每个CSS的硬件修改号。硬件修改决定用于装入该CSS的控制存贮器的固件修改。

参见图6，块100开始固件例行程序，该例行程序贮存在SMF20的ROM中。

块101检查主存10～12是否有电池备份电源，并把此信息贮存在SMF的RAM20-44的一个单元内。

块102在SMF的微处理器20-2的一个寄存器贮存一个指示字。此指示字是SMF    RAM20-44中的一个单元，在该单元中贮存控制信息供以后使用。然后SMF20在SMF显示控制台34、辅助打印机32和/或远距控制台42上显示“固件已开始装入”（RAMWARE    STARTED）字样。

块106检查有效的端口，每个CSS的系统总线接口有二个端口。图1所示的CSS3和CSS5将有4个端口。块106向每个端口发送一个读命令将出错寄存器的内容送至SMF20。出错寄存器的当前位置位表示此CPU可用。端口0用通道号00 （HEX）来标识，端口1用通道号01（HEX）标识，端口2用通道号02（HEX）标识，端口3用通道号03（HEX）标识。

块106还读出错寄存器的硬件修改位。这些位表示对CSS所作的修改，它们被贮存在SMF    RAM20-44中供以后使用。

决策块108判定是否有任何端口可用，如果没有，通过块110中止工作。同时将显示一个信息，指示存在一个问题，需要操作员干预。

块112选择存有控制存贮器固件的磁盘的通道号。SMF20将此通道号贮存在SMF    RAM20-44的一个单元内。可以选用CSS的二个通道中的任一个接收来自主存10～12的固件装入。如果第一通道（端口）不能用，则再试用另一个通道（端口）来装入固件。

块114把主存起始地址存放在SMF    RAM20-44中，在这个主存单元内贮存所收到的控制存贮器第一个固件字。此地址典型地为1000（HEX），但是，任何地址都可用来贮存，尤其是当主存10～12有电池备份电源时更是如此。

块116发送一组SMF的命令至磁盘或软盘控制器，控制器控制贮存着控制存贮器固件的磁盘。这些命令含有表示柱面号、磁道号和扇区号的信息，如果信息贮存在软盘上，则还有字节密度信息。利用从磁盘或软盘设备读出的查找表中的CSS硬件修改号而找出固件修改号。这用于产生贮存在该设备中的固件装入的通路名称。此通路名称被磁盘控制器用来找出贮存在（磁盘）设备表面的固件装入信息。

如果主存有电池备份电源，这些命令将调用页面传送，典型值为每页2048字节。如果主存没有电池备份电源，则命令将调用控制存贮器固件中全部字的传送。

如果找到固件修改号，则控制存贮器固件字将贮存在主存10～12内，典型地从地址1000（HEX）开始。

如果备份电池存在，则任何出错将仅使有问题的那个页面由磁盘传送出来。如果没有备份电池，当发现出错时，将进行全部传送。块120的显示控制台34将指示出控制存贮器固件已全部装入主存10～12。

在块116中，如果带有适当的修改号的固件在磁盘上没有被找到，则决策块118通过块110退出而中止。

块122将SMF的微处理器20-2中的一个寄存器的重试位置位，以表明这是对控制存贮器3-2装入的第一次尝试。块122然后在显示控制台34上显示CSS的所有可用的端口通道号。

如果没有端口可用，决策块124作出中止而从块110退出。

块126将选择和显示CSS的端口的通道号，控制存贮器固件字节经过此端口由主存10～12送出，其优先级次序为通道号00、02、01、03（HEX），这样，可以用二个通路进行对一个控制存贮器的装入。

在块128中，SMF20向主存10～12发送一个命令去读出和清除它的状态和标识（LD）寄存器。因此，主存状态寄存器被清除，以贮存进一步诊断的结果。

如果主存状态和标识（ID）寄存器不能被清除，决策块130作出中止而从块110退出。这表示主存有故障，需要操作员干预。

块132建立一个存贮器状态控制字，它贮存在SMF    RAM20-44中，它的各位表明，是否安装有新型的存贮器，存贮器是否为交叉存贮型，在主存10～12中是否有不可校正的错误，是否第一遍读固件，是否重试失败，以及是否这是主存的重新装入的重试。

块134开始从主存10～12经由选定的端口传送控制存贮器固件的字节至控制存贮器3-2。SMF20首先产生一个命令，起动装入工作模式的顺序。SMF然后产生一个命令，提供控制存贮器的起始地址，典型数值为0000（HEX）。在只装入控制存贮器的一部分的情况下，起始地址可以是任何数值。

如果从被访问的CPU没有得到响应，决策块136作出转移至重试块177。如果在重试之后仍然没有CPU响应，则固件将转移至下一个可用的端口，即从端口0转至端口1，或从端口2转至端口3。

如果在重试后，通过端口0CPU的操作仍没有响应，则发出一个主控清除，它停止该CPU的时钟，再通过端口1重试。

块138从主存10～12将控制存贮器字节传送 至控制存贮器。SMF20向主存10～12发送一个读主存命令，此命令含有CPU通道号。因此，在后半个总线循环期间，从主存10～12来的命令（它包括有4个控制存贮器数据字节，即一个双倍字传送）将发送至被访问的CPU并被它所接收。

SMF20等待一个预定的时间，典型值为7微秒，以便CPU接收此双倍字和重试另一个总线循环。

SMF20将从主存10～12接收一个确认信号以终止此命令，因为SMF20将不再从存贮器接收数据字。

正常的工作是由一个装置发送一个存贮器请求命令，它含有存贮器地址和它自己的为主存确认的通道号。主存产生一个后半个总线循环命令，其内容有被寻址的主存单元和发送装置的通道号。接收装置发送一个确认信号并为主存所接收，它表示数据已收到。

块140读主存状态和标识（ID）寄存器，以检查在主存10～12向控制存贮器3-2的传送过程中是否出错。如果主存的ID表明这是一个交叉存贮型存贮器，则对每个存贮器的状态字进行检查。

如果没有出错，决策块142转移至块144而启动一个重试。如果有错，决策块142经块110而中止。

块144把主存10～12的出错和重试位贮存在SMF    RAM20-44中。

决策块148测试是否有存贮器不可校正的（RED）出错，块146在显示控制台34上显示此不可校正的出错。

决策块160测试主存重新装入重试位是否置位，如果是，在块168中止工作。

如果存贮器重新装入重试位在此之前没有置位，块162将它置位。

然后，块164从磁盘重新装入主存10～12，如同在块116中一样。与上述相同，如果主存有电池备份电源，传送按块进行，因此，主存起始地址是发生出错的上一个页面的地址。如果没有电池备电源，则把整个控制存贮器固件从磁盘向主存10～12传送。

决策块166再次测试数据在磁盘上是否被找到。如果没有，则块168产生一个中止固件装入的显示，固件由块259退出。注意，块110的中止都是通过块168和块259退出的。

如果决策块166表明，在磁盘上找到数据并已贮存在主存10～12中，则块170显示主存10～12已装入这个事实。然后块133转移至块134，并重复操作。

如果决策块148指示不存在RED（不可校正的）出错，则块150使主存重新装入重试位复位（如果已置位的话）。

决策块152指示主存10～12是不是一种新类型存贮器，如果是，决策块154测试主存10～12的重试出错位（它指明这是否一个发送数据的重试出错），然后块177启动一个重试。

如果决策块152表明这是一个旧类型的存贮器，它没有一个重试位，在块156中SMF20发送一个命令去读曾用作装入的那个端口的出错寄存器。

决策块158测试出错寄存器的内容是否被SMF20所接收。如果此内容没有被收到，则块177启动一个重试。否则决策块172对出错寄存器的装入出错位进行测试。如果它置位，则块176在显示控制台34上显示装入出错。

决策块178由测试在SMF    RAM20-44的单元中的重试位是否置位而开始重试操作。如果重试位没有置位，则块180将重试位置位，块182显示“端口重试”块133转移至块134以重复对控制存贮器3-2的装入。

如果决策块178指出重试位置位，则块184在显示控制台34上显示“端口重试出错，中止工作”。

然后块186重置端口重试位，块188向工作的端口发送一个主控清除信号以停止它的OPU工作。

块190从可用端口表中除去出故障端口的端口通道号。

决策块192测试是否已选择CSS的第二个端口。如果没有，则块194选择笼二个端口。

决策块196测试是否有第2个端口可用。如果没有，则决策块198测试是否第2个CSS有一个端口可用。如果第2个CSS的一个端口不能用，则决策块208测试是否有任何端口可用，如果没有端口可用，则块121使之转移到块122，块122显示无端口可用。

决策块124测试出无端口可用，块110使装入工作中止。

如果决策块198表明第2个CSS有一个端口可用，则决策块200测试该端口是否为已被选用过的。如果端口是以前曾经被选用过的，则块207选择下一个最低的通道号端口。

如果决策块200表明第2个CSS的这个端口以前没有被选用过，则块202选用第2个CSS的具有较低通道号的端口。

决策块204测试该端口是否可用，如果不能用，则块206选择第二个CSS的另一个端口。

如果决策块196或决策块204表明有一个端口可用，或者，如果块206选择了一个端口，则块216贮存该端口的通道号于SMF    RAM20-44中。

如果决策块210发现控制存贮器3-2没有完全被装入，如果主存10～12有电池备份电源，则块212将使下一个页面的数据从主存10～12读出，并贮存在控制存贮器3-2中。如果主存没有电池备份电源，则整个控制存贮器固件装入被从磁盘读出并贮存在主存中。

块214取得工作端口的通道号，块216把通道号贮存在SMF    RAM20-44中。

块218打印出所选端口的通道号，块133则引起转移至块134而把CSS置成装入工作模式，并把控制存贮器起始地址贮存在计数器3-4中。

如果决策块210测试出控制存贮器已装入，则块220在SMF    RAM20-44中建立一个工作通道，为控制存贮器的校验工作做准备。

块222发送二个命令而开始校验工作，一个是功能码为OF（HEX）的重置装入工作模式命令，另一个是功能码为OB（HEX）的端口联机命令。CPU读出控制存贮器数据，检查奇偶性和进行检查和测试。

决策块224检查系统总线接口是否确认这些命令。如果收到一个出错响应，则块177转移至块178进行重试操作。如果在决策块224中没有形成出错，则块226暂停SMF20进一步工作10毫秒，以确保CPU完成校验工作。

块228发送一个命令给工作的端口，把出错寄存器的内容发送至SMF20。

决策块230测试出错寄存器的内容是否被SMF20所接收。如果其内容已收到，则决策块232测试其忙位是否置位，如果出错寄存器的内容没有收到，或忙位已置位，则块244在显示控制台34上显示“校验失败”，块246向工作端口发送一个主控清除信号。如果校验工作没有顺利完成，忙位继续保持置位。

决策块248测试在SMF    RAM20-44中的出错重试位是否置位，如果此出错重试位已置位，说明这是第2次校验失败，则块252重置SMF    RAM20-44中的端口有效位，SMF寻找另一个端口。如果决策块248表明此校验出错重试位没有置位，则块250将它置位。

如果决策块232表明忙位没有置位，块234在显示控制台34上显示“端口已装入”。块236把SMF    RAM20-44中的端口使用的位置位，供以后使用。

块238重置使控制存贮器得以顺利地被装入的那个端口的通道号。

块240重置贮存在SMF    RAM20-44内的第一个端口标志。决策块242检查是否所有的端口通道号已被使用。如果不是，则块227转移至块228以检查其他端口的出错寄存器。

如果决策块242表明在SMF    RAM20-44内的端口标志没有全部被清除，则块227转移至块228来读出错寄存器。

如果端口标志都已清除，块254测试SMF    RAM以决定是否有任何端口可用于重试。如果有一个端口可用于重试，则块121转移至块122，以便对具有最低通道号的要求重试的端口开始重试。

如果在决策块254中没有端口需要重试，即所有的控制存贮器都已装入，则块256贮存端口通道号已被装入的信息。

决策块258测试在SMF    RAM20-44中贮存的用于二个CSS的系统总线接口的修改号的名字。如果2个修改号相同，则块264更新显示控制台所示的信息，表示所有的控制存贮器已被装入。

块266起动CPU的质量逻辑试验，块268通过把装入固件例行程序置于脱机状态而停止其运行。块270说明装入例行程序的结束，SMF可用于下一次操作。

如果决策块258表明二个修改号不同，则块 260读第2个CSS的新的硬件修改号。块262用第2个CSS的修改号置换在SMF    RAM20-44单元之中的第一个CSS的修改号。块111然后转换至块112以便用具有新的修改号的固件装入第二个CSS的控制存贮器。如果CSS3的控制存贮器固件有一个修改号，CSS5的控制存贮器固件有另一个修改号，则使得CSS3和CSS5具有不同的特性。

时间图

图7表示的是控制存贮器3-2装入和校验工作的时间图，使用的是系统总线接口2-10A的端口0，通道号为00（HEX）。当使用端口1时，装入和校验工作的时间图相似，唯一的区别是在图7的时间图中，信号P1XXXX代替P0XXXX。

SMF20在系统总线2上产生一个总线清除信号BSMCLR，它启动所有的子系统。尤其是，信号BSMCLR的后沿禁止P0MSYN信号，从而通过暂停定时发生器3-8中的时钟环形计数器（图上未示出）而使CPU04-2和CPU16-2停止工作。CPU04-2被禁止装入操作，但对于校验操作来说则被启动，因为CPU04-2将验证它所接收的控制存贮器信号的奇偶性。

SMF20在系统总线2上发送出图5B所示的写端口命令，其通道号为00（HEX），功能码为0D（HEX）。通道号00（HEX）启动图3的CNTL02-15逻辑电路，功能码0D（HEX）产生控制存贮器装入信号POCSLD、信号POCSLD被加至控制存贮器装入控制器3-6，它产生信号PXCSLD（此信号控制控制存贮器装入工作）和信号PXCSLV（它控制装入和校验工作）。注意，只有当通道号对端口0或端口1寻址时，信号PXCSLD和PXCSLV才产生。

SMF20然后发送一个如图5B格式的装入地址计数器命令，它含有通道号00（HEX）和功能码11（HEX）。CNTL02-15对功能码信号作出响应而产生装入地址信号POLADD和装入同步信号POLSYN。

装入同步信号POLSYN被加至定时发生器3-8以起动控制存贮器的定时环（timing    ring）而产生计数信号CST1～CST5。信号PXCSLD和CST5产生时钟信号CSACLK，此信号被加至计数器3-4。信号POLADD被加至装入控制器3-6而产生信号PXLADD。信号PXLADD被加至计数器3-4，它对计数器置数此数等于装入地址命令的数据域中的值，在本例中为0000（HEX）。SMF20然后向主存10～12发送一组命令，格式如图5C所示，它的地址域含有控制存贮器3-2的每个双倍字（32位）在主存10～12中的定位，数据域含有接收的CPU端口的通道号，在本例中为00（HEX）。这就是说，SMF20产生一个读存贮器命令，从主存读取的数据被送至CPU04-2。

后半个总线循环命令在地址域中含有CPU04-2的通道号00（HEX），在数据域中含有被寻址的主存单元的内容。

信号POLSYN开始每个后半个总线循环用的定时环。从主存10～12那里出来的、经由接收器2-30、FIF02-34、寄存器2-12和寄存器2-14而收到的双倍字，在CST1时间被贮存在装入寄存器04-14中。写启动信号CSWE1～CSWE4在CST4时间产生，以便把寄存器4-14的内容写入控制存贮器3-2内由计数器3-4规定的地址。信号CSACLK在CST5时间产生，使计数器3-4增1。控制存贮器3-2被信号CSWE1所启动用于写第一个双倍字被CSWE2所启动用于写第二个双倍字：被CSWE3所启动用于写第三个双倍字;被CSWE4所启动用于写第四个双倍字。计数器3-4在每个后半个总线循环命令时增1，以便把下面4个双倍字写入控制存贮器3-2的规定的单元内。

在控制存贮器3-2完全装入后，SMF20发送一个如图5B所示的重置装入工作模式命令，其功能码为OF（HEX），通道号为00（HEX）。这使得CNTL02-15对信号POCSLD重置。这又对信号PXCSLD重置，并且在装入控制器3-6中产生计数器3-4清除信号PXACLR。

SMF20发送一个格式如图5B所示的端口联机命令，它含有通道号00（HEX）和功能码OB（HEX）。此命令既重新开始主控同步控制信号POMSYN还产生时钟信号CSACLK，时钟信号与信号PXACLK一起，把地址计数器3-4重置为0000（HEX）。

信号POMSYN开始环状计数器工作，使产生周期性信号POTME4，此信号又产生信号CSACLK使计数器3-4增1。控制存贮器3-2的每个被寻址的地址的内容被装入寄存器4-12和 3-10，直至产生信号CSDONE，表示整个控制存贮器3-2已被校验。

SMF20在发出端口联机命令后，等待10毫秒，再发送一个读出错寄存器命令。这个时间应该足够顺利地完成校验工作。读出错寄存器命令包括有通道号00（HEX）和功能码00（HEX）。出错寄存器2-13的内容经由寄存器2-14、2-11和驱动器2-32而被发送到系统总线2上。SMF20检查其忙位，它是被信号POCSBY置位的。如果忙位置位，则控制存贮器的装入没有顺利完成。在此情况下，SMF20可以通过同一个端口0重复装入和校验，或发送带有通道号为01（HEX）的装入命令而试用端口1来装入。

以下为此优选实施例的各种信号的布尔方程，如图7所示。这里只示出端口0的信号，用P0XXXX表示。适用于端口1、以信号P1XXXX形式表示的类似方程没有示出，因为对具有一般技术知识的人员来说，把端口0的信号与端口1的逻辑相关联是显而易见的。

禁止信号POINHS在信号BSMCLR的后沿之后禁止主控同步信号POMSYN进行循环，从而禁止CPU04-2工作。

POINHS＝BSMCLR

信号POINHS被含有功能码为OB（HEX）的端口联机命令所重置，以重新启动信号POMSYN。

POINHS＝FOCMEN· 19·20· 21·22· BSMCLR

信号POCSLD被含有功能码为OD（HEX）的装入工作模式命令置位。

POCSLD＝POINHS·FOCMEN· 19·20·21· 22

其中信号FOCMEN表示在地址信号 18和信号 BSRINT时，SMF对通道号00（HEX）的一个确认的SMF循环。

信号POCSLD被含有功能码为OF（HEX）的重置装入工作模式命令所重置。

POCSLD＝FOCMEN（ 19+ 20+ 21+22）

PXCSLD＝P0CSLD+P1CSLD

信号P0LADD被含有功能码为11（HEX）的装入地址命令置位。

P0LADD＝FOCMEN·19· 20· 21· 22

信号POLADD在系统总线2循环结束时被重置。

信号P0LSYN也被功能码11（HEX）置位，并在每个系统总线2读SHBC命令时循环，因而使装入工作模式信号P0CSLD被置位。

POLSYN＝POCRLD·POINHS·FOCMEN·19· 20· 21· 22

+POCSLD·POINHS· FOCMEN·DOSHBA

其中信号D0SHBA在每个FIFO2-34循环时被置位，此循环在SHBC命令时接收通道号00（HEX）。

信号PXCSLV对装入和校验工作来说都被置位，并被重置信号P0CSRT所重置。

PXCSLD＝POCSLD+PXCSLV· POCSRT· PXMCLR

信号CSACLK在装入工作模式期间以下述方式循环。

CSACLK＝PXCSLD·CST5

在校验工作模式期间为：

CSACLK＝ PXCSLD·POTME4·PTOSEL·

信号PTOSEL是CPU04-2的选择信号。

信号CSACLK在校验信号结束时被信号CSDONE所禁止。

信号PXACLR在校验工作模式开始时启动对地址计数器3-4的重置。

PXACLR＝ PCCSVF· POCSRT· PXOSLD·PXCSLV· PXMOLR

信号PXACLR被信号P0CSVF所重置，P0CSVF的工作如下。信号PXMCLR执行主控清除功能。

POCSVF＝CSACLK·PT0SEL·PXACLR· PCCSRT· PXMOLM

PTOSEL＝PXMCLR+POCSLD· PXCSLV+PTOSEL·PXCSLV

信号P0CSRT重量置信号P0CSVF。

重置信号

POCSRT＝POTME4·PTOSEL·PXCSVF· PXLDSR·

· PXVFER·CSDONE。

信号PXLDER表示一个装入出错，信号 PXVFER表示校验出错。

忙信号P0CSBY表示端口0正在执行一项功能，不能为系统总线2的命令使用。

P0CSBY＝PXCSLV+P0INHS

如果重置信号P0CSRT没有置位，表示有一个装入或校验出错，则信号PXCSLV继续保持置位。因而忙信号P0CSBY不被重置，继续保留在出错寄存器2-13中。

SMF20发送一个读出错寄存器命令，其功能码为00（HEX），以产生信号P0SSYE。

P0SSYE＝F0SHEN· 20· 21· 22

信号POSSYE启动出错寄存器2-13的输出。

控制存贮器写启动信号CSWE1-4是在计数器3-4中产生的。

在计数器3-4中的一个内部计数器产生信号CSADG0和CSADG1（未示出），它们有4个状态，在每个SHBC命令时增1。信号 PXLDER表示没有检测到装入出错。

CSWE1＝PXCSLD· PXLADD· CSAOGO· CSADG1·CST4· PXLDER

CSWE2＝PXCSLD· PXCADD· CSADGO·CSADG1·CST4· PXLDER

CSWE3＝PXCSLD· PXLADD·CSADG0· CSADG1·CST4· PXLDER

CSWE4＝PXCSLD· PXCADD·CSADG0·CSADG1·CST4· PXLDER

以上对本发明作了说明，并在一个优选的实施例上予以阐明。熟悉本专业领域的技术人员不难看出，在本发明的思路和范围内，可以实现上述的和其它的在形式和细节方面的变动。

Claims (10)

1、在数据处理系统中的用于将固件装入控制存储器(3-2)的装置，该系统具有连接到系统总线(2)上的至少一个数据处理器(3，5)和存储器(10，12)；该装置其特征在于，包括：

用于产生包括第一命令和第二命令的多个命令的管理装置(20)，该装置与上述系统总线(2)连接；

上述控制存储器装置，包括一地址寄存器(4-6)，响应在上述总线(2)上的由管理装置发出的第一命令，以对上述地址寄存器进行初始化。

上述存储器(10，12)和上述控制存储器根据在总线(2)上由上述管理装置发送的第二命令，以从存储器中读出固件和为每一第二命令产生一第一命令，每一个第一命令控制所述固件的一个部件；和

上述控制存储器响应上述每个第一命令在地址寄存器指定的控制存储器的一单元中存储该固件的部件；该地址寄存器响应每一个第一命令而递增其内容。

2、根据权利要求1的装置，其特征在于上述的控制存贮器装置对第三命令作出响应，以校验贮存在上述的控制存储器中的每个固件单元。

3、根据权利要求1的装置，其特征在于每个上述的命令包括一个规定一个子系统的通道号和一个规定将由上述的子系统执行的一个操作的功能码。

4、根据权利要求3的装置，其特征在于上述的控制存储器装置包括：

解码器装置，用于接收第一个上述的第一命令，它被第一个通道号所启动，以对第一个功能码进行解码，并产生在第一个状态下的一个装入信号、一个忙信号、一个装入和校验信号，上述的忙信号被储存在一个寄存器内。

5、根据权利要求4的装置，其特征在于上述的控制存储器装置还包括：

上述的解码器装置，用于接收第二个上述的第一命令，它被上述的第一个通道号所启动，以对第二个功能码进行解码而产生一个地址信号和一个同步信号;

定时装置，它对上述的同步信号作出响应以产生一个时钟信号;

上述的地址寄存器装置，它在上述的第一个状态下对上述的装入信号、和对上述的时钟信号作出响应，以对上述的地址寄存器装置初始化。

6、根据权利要求5的装置，其特征在于每个上述的第二命令包括上述的第一个通道号、规定一个存储器读操作的控制信号和规定在上述的存贮器装置中一个单元的一个地址。

7、根据权利要求6的装置，其特征在于，上述的存储器装置被上述的每个第二命令的上述的控制信号所启动，以读出上述的单元和产生每个上述的第一命令，命令含有上述的单元的内容和上述的第一个通道号。

8、根据权利要求7的装置，其特征在于上述的解码装置对每个上述的第一命令的上述的第一个通道号作出响应，以产生一个上述的同步信号序列。

9、根据权利要求8的装置，其特征在于上述的定时装置对上述的同步信号的上述序列作出响应，以产生一个上述的时钟信号序列。

10、根据权利要求9的装置，其特征在于所述的地址计数器装置由上述第一个时钟信号的上述序列所增1，以产生顺序的地址信号序列。

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