PT86392B - Aparelho proprio para efectuar a carga e a verificacao de uma memoria de armazenamento de controlo de um subsistema central - Google Patents

Description

APARELHO PROPRIO PARA EFECTUAR A CARGA E A VERIFICAÇÃO DE UMA MEMÓRIA DE ARMAZENAMENTO DE CONTROLO DE UM SUBSISTEMA CENTRAL

zenamento de controlo e verificar se o firmware do armazenamento de controlo se acha correctamente carregado.

Os seguintes pedidos de patente, que são atribuídos à mesma titular do presente pedido, foram depositados numa mesma data com o presente pedido, tendo assunto afim. Certas partes do sistema e processos aqui revela_ dos não são de nossa invenção, mas são a invenção dos inventores abaixo designados conforme definido pelas reivindicações de patente seguintes:

1. Aparelho e Método de Carga duma Memória de Armazenamento de Controlo dum Subsistema Central, inventados por Richard C. Zelley. Mark d. Kenna. Jr., e Wallace A. Martland, | 2. Sistema de Processamento de Dados Teji do um Comando de Enlace Comum Gerado por Um Subsistema a Favor Doutro Subsistema, inventado por George J. Barlow, Arthur li Peters, Richard C. Zelley, Elmer W. Carroll, Chester M. Nibby, ίι . Jr . , e James W . Kee 1 ey .

i; 3. Aparelho e Método de Carga de Diversos ί Armazenamentos de Controlo dum Multiprocessador para Proporί cionar um Sistema de Personalidade Múltipla, inventados por Richard C. Zelley. Mark J. Kenna. Jr., e Wallace A. Martland.

Os seguintes pedidos de patente são atribuídos à mesma titular e estão relacionados com o pre sente pedido:

1. Controlador Universal Perificado Auto-Configurador de Ramware Carregãvel de Inicio, inventado por John A. Klashka. Sidney L. Kaufman. Krzysztof A. Kowal, Richard P. Lewis. Susan L. Raisbeck e John L. McNamara Jr., N^e de série 925.431. depositado a 31 de Outubro 1986.

2. Aparelho de Gestão de Sistemas para um Sistema Mu 11iprocessador . inventado por George J. Barlow, Elmer W. Carroll, James W. Keeley, Wallace A. Martland, Vic-

tor M. Morganti, Arthur Peters e Richard C. Zelley. N⁹ de Série 869,164, depositado a 30 Maio 1986.

FUNDAMENTO DA INVENÇÃO

Campo da Invenção

Esta invenção refere-se a sistemas de processamento de dados e mais particu I armente à carga e verificação de firmware num armazenamento de controlo de subs i stema centra 1.

Descrição de Técnica Anterior

Os sistemas de processarnento de dados incluem uma unidade de processamento central (CPU). uma memória principal, e um número de subsistemas periféricos. A memória principal armazena instruções e operandos. As instruções são transferidas da memória principal para a CPU. onde são executadas. A CPU realiza operações especificadas pelas instruções sobre os operandos.

A CPU executa a instrução descodificando a parte de ordem da instrução e realizando um número de micro-passos predeterminados. Gerações iniciais de CPU's realizavam estes micro-passos com módulos lógicos de estado sólido. Sistemas posteriores foram tornados mais versáteis usando uma memória só de leitura para armazenar os micro-passos, ou firmware. como agora se chama.

Algumas destas CPU’s actuais armazenam o seu firmware em memórias de acesso aleatório (RAM's) permitindo assim uma mudança na personalidade da CPU por armazenamento dum conjunto de firmware diferente na RAM; ou, como é convencionalmente chamado, um armazenamento de contro-β10.

A patente dos E.U. 4,395.981 intitulada Aparelho de Armazenamento de Controlo Tendo Mecanismo de Manejo de Operação de Modo Duplo descreve um sistema de processamento de dados com um armazenamento de controlo com escrita.

A microprogramação e mais particularmente um armazenamento de controlo com escrita estão desj critos num livro intitulado Microprogramming: Precepts and

Practide (Microprogramação: Preceitos e Prática), por Samir

S. Husson, 1970, Prentice-Ha11, Inc. Além disso, a Patente ;; dos E.U. N⁵ 4,042.972 intitulada Técnica e Aparelho de ProΗ ίί cessamento de Dados por Microprogramas descreve um sistema | de computador em que é usado um armazenamento de controlo com i escrita além do armazenamento de controlo situado internameni te no processador central.

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OBJECTIVOS DA INVENÇÃO

Por consequência, é um objectivo da invenção ter um sistema de processamento de dados aperfeiçoado.

E outro objectivo da invenção ter um subsistema central aperfeiçoado, do sistema de processamen to de dados.

E ainda outro objectivo da invenção ter um subsistema central aperfeiçoado, com um armazenamento de controlo com escrita que é carregado com firmware e sendo a carga de firmware verificada.

ι SUMARIO DA INVENÇÃO

I i

Um subsistema central (CSS) dum sistema de processamento de dados inclui um par de unidades de processador centra 1/gestão de memória virtual (CPU/VMMU) ligado a um enlace comum do sistema pela lógica de enlace comum do sistema. A lógica de enlace comum do sistema inclui uma porta 0 para ligar CPUO/VMMUO ao enlace comum do sistema e uma porta 1 para ligar CPU1/VMMU1 ao enlace comum do sistema .

Um armazenamento de controlo con mum é carregado com firmware para controlar ambos os pares | CPU/VMMU. 0 armazenamento de controlo pode ser carregado a | partir da porta 0 ou da porta 1.

Um dispositivo de gestão de sistemas (SMF), também ligado ao enlace comum do sistema, gera uma | sequência de comamdos que incluem um número de canal especii ficando uma porta e um código de função especificando a opeί ração que a porta há-de realizar.

A lógica de controlo em cada porta responde ao seu número de canal para descodificar os bits do código de função e gerar uma série de sinais.

A lógica de controlo responde a um código de função de modo de carga para gerar um sinal de modo de carga. e responde a um código de função de endereço de escrita para gerar um sinal de endereço de carga e um sinal de sincronização de carga. Estes sinais inicializam o contador de endereços do armazenamento de controlo para armazenar o endereço na localização do armazenamento de controlo na qual é escrita a primeira palavra de armazenamento de controlo de 104 bits.

SMF envia então uma série de comandos de referência de memória para a memória principal, tam bém ligada ao enlace comum do sistema, para ler palavras duplas, 32 bits, para transferência para a porta especificada pelo número de canal incluído no comando. As palavras duplas são escritas para a localização especificada pelo contador. Diversas partes do armazenamento de controlo são activadas para receber a palavra dupla. Um endereço de armazenamento de controlo é incrementado de quatro em quatro ciclos de leitura .

SMF envia um código de função de i modo de carga de rearmar para rearmar o sinal de modo de carga. Um sinal de carga e verificação foi fixado pelo sinal de modo de carga e permanece fixado. Quando o SMF envia um co' mando de porta em linha, o sinal de verificação é gerado e I cada localização do armazenamento de controlo é lida e veriI ί ficada por comprovação da paridade da palavra de armazenamen! to de controlo em todas as localizações.

!

i í Um sinal de ocupado foi fixado no

I j arranque da operação de modo de carga e é rearmado se não fo- i rem achados erros de paridade. 0 sinal de ocupado é armazenado num registo de síndroma associado a porta especificada. Um comando do SMF transfere o conteúdo do registo de síndroma para o SMF. 0 SMF examina o estado do bit ocupado e empreende acção apropriada. Se o bit ocupado não está fixado, então o SMF enviará um comando de modo de carga para iniciar a carga do armazenamento de controlo do CSS seguinte. Se o bit ocu, pado está fixado, o SMF pode iniciar uma repetição, tentar a outra porta ou abortar a carga do armazenamento de controlo para esse CSS.

BREVE DESCRIÇÃO DOS DESENHOS

A Figura 1 mostra um diagrama de blocos do sistema de processamento de dados.

A Figura 2 mostra um diagrama de blocos do dispositivo de gestão de sistema.

A Figura 3 mostra um diagrama de blocos dum interface de enlace comum do sistema.

A Figura 4 mostra um diagrama de blocos dum subsistema central.

As Figuras 5A e 5E mostram os formatos de vários comandos que são aplicados a um enlace comum do sistema.

A Figura 6 é um diagrama de fluxo do firmware que carrega o armazenamento de controlo.

A Figura 7 é um diagrama de temporização dos sinais do subsistema central que controlam a carga e verificação da carga do armazenamento de controlo.

DESCRIÇÃO DA REALIZAÇÃO PREFERIDA

A Figura 1 mostra uma unidade de processamento de dados (DPU) (1) multiprocessadora, estreitamente ligada, que inclui uma pluralidade de subsistemas centrais (CSS) (3 a 5) ligados a um interface de enlace comum do sistema (2-10A) e (2-10B) respectivamente; e uma pluralidade de memórias principais (10 a 12). uma pluralidade de controladores periféricos (14 a 16) e um dispositivo de gestão de sistemas (SMF) (20). todos ligados em comum a um enlace comum do sistema (2) via seu respectivo interface de enlace comum do sistema (2-10).

Uma pluralidade de dispositivos (1 a 18) estão ligados a contro1 adores periféricos (1 a 14) e uma pluralidade de dispositivos N(17) estão ligados a controladores periféricos N (16). A pluralidade de controladores periféricos (14) a (16) pode incluir controladores de disco, controladores de fita, controladores de comunicação e controladores de registo unitário, aos quais estão ligados os seus respectivos impulsores de disco, dispositivos de fita, linhas de comunicação, e dispositivos de registo unitário.

A organização de cada um da pluralidade de CSS (3) a CSS (5) e a mesma. CSS (3) inclui uma uni dade processadora central CPU1A (4) e uma CPU1B (6), ambas a funcionar independentemente uma da outra, com uma reserva (1 8) que está ligada ao enlace comum do sistema (2). CSS (5) inclui uma CPUNA (24) e uma CPUNB (26). ambas a funcionar independentemente uma da outra, com uma reserva N (28) que está ligada ao enlace comum do sistema (2). CPUNA (24) e CPUNB (26) têm acesso da memória principal (10) até à memória principal (12) via reserva N (28). CSS (3) a CSS(5) funcionam como multiprocessadores estreitamente ligados, uma vez que executam um sistema operativo comum e partilham uma memória principal comum.

I Queiram notar que CPU1A (4) e !

CPU1B (6) são identificados daqui em diante como CPU (4) e | CPU (6). Semelhante. CPUNA (24) e CPUNB (26) são identifica| das como CPU (24) e CPU (26). Uma porta 0 e uma porta 1 ligam CPU (4) e CPU (6) respectivamente ao interface (2-10A), e uma porta 2 e uma porta 3 ligam CPU (24) e CPU (26) respectivamente ao interface (2-10B).

SMF (20) proporcionou controlo centralizado da DPU (1). Este controlo centralizado inclui a inicia 1 ização do sistema DPU ( Γ) global, controlo centralizado da operação de Teste de Lógica de Qualidade (QLT). centra| lizado do temporizador do sistema, e fornecer alertas de ali| mentação de energia e temperatura da caixa aos subsistemas

I ! ligados ao enlace comum (2) do sistema. São fornecidos alguns

I sinais de controlo entre um sistema de energia (22) e o SMF

I (20) via um interface de controlo de energia (PCI) (21). Sinais de controlo provenientes do sistema de energia (22) indicam ao SMF (20) o estado da energia da DPU (1). Sinais de controlo provenientes do SMF (20) para o sistema de energia (22) através do PCI (21) especificam as margens de tensão prescritas a que o sistema de energia (22) deve funcionar a fim de testar a DPU (1). 0 SMF (20) efectuará a operação QLT nas margens de tensão prescritas para isolar e identificar elementos lógicos marginais.

Uma consola de visualização (34) permite a um operador comunicar com a DPU (1) via um interface de terminal de visualização (DTI) (29) ao SMF (20). O SMF (20) recebe informação da consola de visualização (34) e aplj_ ca-se a um enlace comum do sistema (2) via um interface de adaptador de consola (CAI) (31) e um adaptador de consola (30) A informação da DPU (1) é recebida pela consola de visualização (34) via enlace comum do sistema (2) adaptador de consola (30). CAI (31). SMF (20) e DTI (29). A consola de visualização (34) é tipicamente um terminal Honeywell VIP 7300. que tem um teclado manual e um visualizador de vãvula de raios

catódicos (CRT). 0 CAI (31) e DTI (29) sao tipicamente interfaces de comunicação RS232 ou RS422.

SMF (20) apoia uma capacidade de manutenção remota. Uma consola remota (42) pode ser um terminal de visualização controlado por operador ou um computador não assistido. A consola remota (42) está ligada ao SMF (20) via um MODEM (38). uma linha de comunicação (40) um MODEM (36), e um interface de opção de manutenção remota (RMO) (37). Os MODEMS (36) e (38) são tipicamente M ODEMS RIXON, por exemplo, um MODEM T113C que origina chamadas a 300 baud, um MODEM T103J que origina e responde chamadas a 300 baud. e um MODEM T212A que origina e responde chamadas a 1200 baud.

A operação de manutenção remota permite ao local remoto resolver anomalias de software e operacionais, identificar avarias de hardware. enviar infor mações tais como remendos de software ao sistema central DPU (1). e fornecer assistência de reserva à operação de manutenção no local.

SMF (20) só dará acesso ao acesso do local remoto à DPU (1) através do SMF (20). para proporcionar controlo centralizado, se a senha adequada for recebida pelo SMF (20).

Um interface de dispositivo auxiliar (ADI) (33). tipicamente um interface RS232C. liga um di£ positivo auxiliar (32) ao SMF (20). 0 dispositivo auxiliar (32) é tipicamente uma impressora para registar informações de situação ou fornecer cópia firme da informação de situação ou fornecer exposta na CRT da consola de visualização (34).

Durante o arranque da DPU (1), o SMF (20) iniciará testes de lógica de qualidade (QLT’s), para assegurar que todos os subsistemas estão ligados ao enlace comum do sistema (2) e estão a actuar correctamente. Se os

testes não forem bem sucedidos, o SMF (20) envia sinal ao ^: sistema de energia (22) via PCI (21) para indicar a condição e também exibe o erro na consola de visualização (34), consola remota (42) e dispositivo auxiliar (32).

Todos os subsistemas se propõem para acesso ao enlace comum do sistema (2). com o subsistema de prioridade mais elevada que se propõe a ganhar o acesso. Devido à exigência de que o SMF (20) reaja rapidamente a certas condições do sistema em tempo real, tais como detecção de falha de energia, é concedida ao SMF (20) a mais elevada prioridade para acesso ao enlace comum do sistema (2).

I

A Figura 2 é um diagrama de blocos que mostra o SMF (20) ligado ao enlace comum do sistema (2). ί 0 enlace comum do sistema (2) é mostrado como enlace comum do sistema (controlo) (2-2). enlace comum do sistema (dados) ί (2-4) e enlace comum do sistema (endereço) (2-6). 0 interface j I do enlace comum do sistema (2-10) funciona dum modo geral co- I mo divulgado na Patente dos E.U. N⁵ 3,995,258 intitulada 'Sis- I tema de Processamento de Dados Tendo uma Técnica de Integri- ! dade de Dados, inventada por George J. Barlow.

Um microprocessador (20-2) controla o interface SMF (20)/enlace comum do sistema (2). via rotinas de software armazenadas numa memória de acesso aleatório (RAM) microprocessadora (20-44). 0 microprocessador (20-2) é uma CPU Zilog Z80 descrita no Zilog Gold Book 1983/ 1984 Components Data Book. Volume 3, 10² Edição. 0 microprocessador (20-2) é ele próprio controlado por software armazenado numa memória só de leitura (PROM) progamável microprocessadora (20-38). Tanto a RAM (20-44) como a PROM (20-38) receberem sinais de endereço AO a A15 do microprocessador (20-2) através dum enlace comum de endereço de microprocessador de 16 bits (20-54) via um excitador (20-24). Os sinais de dados DO a D7 são transferidos entre a RAM (20-44) e o mi

-15croprocessador (20-2). e a partir da PROM (20-38) via enlace comum de dados de microprocessador de 8 bits (20-56) e um emissor-receptor (20-26).

I

Quando o S M F (20) tem acesso ao enlace comum do sistema (2). trinta e dois sinais de dados BSDTOO-31 podem ser recebidos pelos receptores (20-68) e armazenados num registo de dados de entrada (20-16) vindos do enlace comum de dados do sistema (2-4). Sob controlo do micro processador (20-2). os dados são ligados do registo (20-16) e armazenados numa localização na RAM (20-44). 8 bits de cada i

i vez, via um multiplexor (MUX) (20-17). um enlace comum de da! dos (20-52). um amissor-receptor (20-22), emissor-receptor (20-26) e enlace comum de dados (20-56). Trinta e dois sinais de endereço BSAD A-H. (00-23) são recebidos do enlace comum .de endereço do sistema (2-6) pelos receptores (20-70) e um registo de endereços de entrada (20-36) e armazenados em localizações na RAM (20-44). 8 bits de cada vez, sob controlo do microprocessador (20-2). e trinta e dois sinais de controlo sao recebidos do enlace comum de controlo do sistema (2-2) pelos receptores (20-64) e um registo de controlo de entrada (20-12) e armazenados em localizações na RAM (20-44). 8 bits de cada vez, de maneira semelhante à dos sinais de dados. 0 microprocessador (20-2) identifica os registos de entrada (20-36), (20-16) e (20-12) como localizações na RAM (20-44) e envia o endereço apropriado para a RAM (20-44) via excitador (20-24) e enlace comum de endereço (20-54).

microprocessador (20-2) inicia a carga dos sinais de dados BSDTOO-31 para um registo de dados de saída de 32 bits (20-14). endereçando correspondentes localizações na RAM (20-44) e fazendo leitura de dados, 8 bits de cada vez. Um contador de endereços de saída de 32 bits (20-34) é carregado com sinais de endereço BSAD00-31 pelo microprocessador (20-2) a endereçar correspondentes localizações na RAM (20-44) e a fazer leitura dos sinais de endereço, 8 bits de cada vez. Semelhante, um registo de controlo

de saída de 32 bits (20-10) é carregado com informação de con_ i ( · ; trolo de enlace comum pelo microprocessador (20-2) a endereçar correspondentes localizações na RAM (20-44) e a fazer lei tura da informação de controlo. 8 bits de cada vez.

Uma ROM de início e QLT (20-39) armazena configurações de teste e rotinas de teste de soft- i ware que são escritas na memõria principal (10 a 12). 0 CSS (3 a 5) tem acesso a esteas configurações de teste e rotinas de teste de software para verificar se o CSS (3 a 5) está operativo. A ROM (20-39) é carregada directamente para o reI gísto de dados de saída (20-14) sob controlo do microproces sador (20-2). Quando o SMF (20) solicita e ganha acesso ao enlace comum do sistema (2), a informação armazenada no registo de dados de saída (20-14). registo de controlo de saí! da (20-10) e contador de endereços de saída (20-34) é transi ferida para o enlace comum do sistema (2) pelos excitadores (20-66). (20-62) e (20-72). que sao activados por um sinal de meu-ciclo-de-dados-agora MYDCNN.

temporizador do sistema (20-32) proporciona controlo de temporização centralizado de todos os subsistemas e inclui um relógio de tempo real, um temporizador de guarda e um relógio horário, e um número de intervalos entre operações.

relógio de tempo real é carregado por um comando vindo de qualquer das CPU (4) a CPU (26) dos CSS (3 a 5). com um valor igual à diferença entre a hora do dia actual e a hora de arranque do processo no topo da Fila de Tempo Real. Quando a hora do dia actual iguala a hora de arranque, é gerado um sinal de interrupção do relógio de tempo real. Este sinal faz com que o SMF (20) gere um comando para interronper a CPU que carregou o relógio de tempo real, a fim de alertar o sistema operativo para arrancar com o processo no topo da fila e recarregar o relógio de tempo real para o processo seguinte. 0 espaço de tempo máximo é aproximadamente de 8,4 segundos.

temporizador de guarda é usado para proteger a DPU 1 contra certas falhas de funcionamento de software que se manifestam por um demasiado longo decurso de processo. Um comando vindo de qualquer das CPU (4) a CPU (26) carrega o temporizador de guarda em decremento com um tempo predeterminado, Se o temporizador de guarda não estiver recarregado antes de decrementar para zero, é gerado um sinal de interrupção que faz o SMF (20) gerar um comando para as CPU (4) a CPU (26) para alertar o sistema operativo de que algum processo pode estar encravado num lacete infinito. 0 espaço de tempo máximo é aproximadamente de 8.95 minutos.

relógio horário é carregado a partir dum calendário de tempo real com reserva de bateria e é incrementado uma vez em cada microsegundo. O calendário de tempo real armazena, em 12 dígitos decimais de código binário, o ano corrente, o mês corrente, data corrente, hora, minuto e segundo.

SMF (20) pode funcionar como mes tre ou escravo em operações do enlace comum do sistema (2). 0 SMF actua como mestre quando inicia e envia comandos aos outros subsistemas ligados ao enlace comum do sistema (2). Como mestre, o SMF inicia comandos gerais no enlace comum do sistema (2) para qualquer subsistema e inicia comandos especiais para CPU (4) a CPU (26).

SMF (20) actua como escravo quan_ do recebe um comando não solicitado de qualquer das CPU (4) a CPU (26), e também quando recebe uma resposta esperada de quaj_ quer dos outros subsistemas ligados ao enlace comum do sistema (2).

SMF actua tanto como mestre como como escravo durante uma operação de teste de reinicio cíI

clico do enlace comum do sistema (2). em que o SMF (20) envia dados para o enlace comum do sistema (2) como mestre e recebe os mesmos dados do enlace comum do sistema (2) como escravo. Referindo-nos a Figura 2, durante a operação de teste de reinicio cíclico, são carregados 32 bits de dados para o registo de dados de saída (20-14), vindo da RAM (20-44). 0 SMF (20) emite então um pedido de não-memória de enlace comum do sistema (2), a si mesmo. 0 SMF (20) reconhecerá este pedido e ligará ao enlace comum do sistema (2) para transferir o conteúdo do registo de dados de saída (20-14) para o registo de dados de entrada (20-16) via excitadores (20-66), enlace comum de dados do sistema (2-4) e receptores (20-68).

Um comparador (20-20) verifica se os conteúdos dos dois registos (20-14) e (20-16) estão iguais para operações correcta.

SMF (20) gera comandos para os i

j outros subsistemas ligados ao enlace comum do sistema (2) como comandos normais com sinal de controlo de enlace comum BSYELO baixo. 0 SMF (20) gera comandos especiais para CPU1A (4) a CPUNB (26), com sinal de controlo de enlace comum BSYELO alto e sinal de controlo de enlace comum BSMREF baixo indicando que os sinais de endereço representam um endereço de canal de CPU e um código de função e não um endereço das memórias (10 a 12).

controlo de pedido e resposta do enlace comum do sistema (20-18) inclui três circuitos de intervalo entre operações. Se o SMF (20). como mestre, pede acesso ao enlace comum do sistema (2) e passam três microsegundos sem resposta do subsistema solicitado, o escravo, então o ciclo do enlace comum do sistema (2) fica terminado.

Se um dos outros subsistemas, como mestre, pede acesso ao enlace comum do sistema (2) e não há resposta do escravo dentro de 5 microsegundos, então o ciclo do enlace comum do sistema (2) fica terminado.

-19ι Se um ciclo de leitura do SMF (20)

I | é iniciado e não é recebido num milisegundo um ciclo de resposta esperado do enlace comum do sistema (2) (ciclo de enlace comum de segunda metade), então a operação do enlace comum do sistema (2) fica terminada.

Quando o SMF (20) responde a um j pedido do enlace comum do sistema (2) como escravo, o SMF (20)\ gera sinais de enlace comum BSACKR para confirmar o pedido ou 8SNAKR para recusar o pedido.

I

A consola de visualização (34) es> tá ligada a um controlador de comunicações (20-8) via interface DTI (29). 0 controlador de comunicações (20-8) está li- i gado ao enlace comum do sistema (2) via interface CAI (31) e | adaptador de consola (30). Esta disposição permite ao SMF (20) j controlar a comunicação entre a consola e o sistema DPU (1).

SMF (20) controla a manutenção remota via interface RMO (37) ligado a um controlador de coi municação (20-6). 0 controlador de comunicação (20-6) também controla o dispositivo auxiliar (32) via interface ADI (33). Os controladores de comunicação (20-6) e (20-8) são controlados pelos sinais de endereço A14 e A15 provenientes do microprocessador (20-2). excitador (20-24) e enlace comum de endereços (20-60). 0 sinal A14 selecciona o canal A ou o canal B. 0 sinal A15 origina que informações de dados ou de controlo sejam colocadas nas linhas do enlace comum de dados (20-58). A informação de dados ou controlo é transferida entre o microprocessador (20-2) e os contro1 adores de comunicação (20-8) e o enlace comum de dados (20-58).

Uma PROM E^ (20-46), de escrita por operador, armazena informação que inclui uma senha para evitar acesso não autorizado via interface de manutenção remota; identifica o dispositivo que armazena software de alimentação de início e também as localizações nas memórias

-20I ΐ

I ί

principais (10-12) em que o software de alimentação de inicio é escrito para execução; dá bits de controlo para indicar diferentes funções de teste de QLT a serem executadas pelo sistema DPU 1, e identifica qual o dispositivo periférico que armazena o software para controlar os CSS (3 a 5) e as localizações nas memórias principais (10 a 12) para omde este software é escrito.

Um registo de modo (20-30) está ligado ao enlace comum de dados (20-52) e executa as seguintes funções:

1. define o controlo de diagonostico do SMF (20) dos bits de prioridade do enlace comum do sistema (2);

2. controla a contagem crescente/decrescente do contador de endereços de saída (20-34);

2. activa o comparador (20-20) para que rea lize comparações do enlace comum de dados do si stema (2-4) ;

4. controla respostas do SMF (20) a comandos dos CSS (3 a 5); e

5. controla operações especiais do enlace comum do sistema (2) durante a inicialização de QLT e energia para cima.

registo de modo (20-30) é escrito e lido pelo microprocessador (20-2) via emissor-receptor (20-22) e enlace comum de dados (20-52).

registo de modo (20-30) é activa. do pelo sinal ENBLIX cuja equação booleana é

-21ΑΗ.Μ.7ΓΠΤ.Α11 .Α0.Α1 .A2.7n.7VT.MT.MREQ.

Os sinais de relógio CKMDBO-2 do registo de modo (20-30) são gerados pela expressão de Boole

ENBL1X . 7ΓΓΣ . WR . 7VT3 . (A14.A15).

(Para CKMDBO, A14. ΑΊ 5; para CKMDB1. A15.7VTT, e para CKMDB2, AI 4 .ΤΗΤ).

Os sinais do interface PCI (21) do sistema de energia (226 são recebidos pelo SMF (20). Estes s_i_ nais indicam uma série de condições.

Um sinal SYSPWN de energia LIGADA/ Falha indica ao SMF (20) se a tensão de entrada de CA e as tensões lógicas de saída estão dentro das especificações. 0 SMF (20) dá então início às operações de inicia 1ízação da sistema DPU (1). Se a energia em corrente alternada é retirada, o sinal SYSPWN de Energia LIGADA/Falha fica baixo. Contudo, a tensão lógica de saída permanecerá dentro da especificação por três mi1isegundos, dando ao sistema DPU (1) tempo para paragem temporária numa maneira ordenada para evitar perder.dados .

Um sinal PWRYLO de estado da energia indica se todas as alimentações de energia estão a funcionar de acordo com a especificação. 0 sinal de estado da energia a ficar baixo indica uma fonte de alimentação não-operatóri a.

sistema de energia (22) pode incluir uma alimentação de energia por reserva de bateria para manter válidos em todas as ocasiões os dados das memórias prin cipais (10 a 12). Um sinal BBUATV de memória válida, se esti-

-22ver baixo, indica que, apesar da energia de reserva de bateria, a tensão da memória ficou baixa e a informação em memória principal (10 a 12) pode não estar válida e a recarga da memór i a é iniciada.

Um sinal de bloqueio vindo dum comutador no painel de controlo do sistema de energia (22) inicia um sinal de painel bloqueado para controlar o acesso dum operador à funcionalidade do sistema DPU (1).

Estes sinais recebidos pelo SMF (20) do interface PCI (21) são aplicados a um multiplexor (20-28). 0 microprocessador (20-2) recebe estes sinais via enlace comum de dados (20-52) e emissor-receptor (20-22) para encetar acção apropriada.

SMF (20) envia um sinal BSPWON de energia ligada no enlace comum do sistema (2) para indicar a todos os subsistemas ligados ao enlace comum do sistema (2) que a energia está dentro da especificação. 0 sinal BSPWON, ao passar a desligada, dá a todos os subsistemas 3 milisegundos para se arrumarem.

Também, o sinal SYSPWN de energia 1 igada/falha passando a alto durante Energia-Ligada força um sinal de limpeza de mestre BSMCLR sobre o enlace comum do sis

tema	(2) via	um	exc i tador	(20-63 ) . para rearmar	todas	a s	f un-
ções	lógicas	apropri adas.
				0 SMF (20) envia uma	série	de	s i -
na i s	ao sistema	de energia	(22) pelo interface	PCI (21 ).	Um

sinal de controlo de margem de saída de baixa tensão LOMARG são gerados pelo microprocessador (20-2) durante operações de teste para variar as margens de saída em todos os sistemas de energia í 2%.

-23Um sinal do enlace comum do sistema BSQLTI indica que todos os outros subsistemas ligados ao enlace comum do sistema (2) estão correctamente ligados, alimentados em energia e completaram com êxito todos os programas de teste (QLT’s). A lógica de QLT (19) recebe o sinal de enlace comum BSQLTI e um sinal de dados vindo do enlace comum de dados (20-52) indicando que o SMF (20) efectuou correctamente o seu QLT e gera o sinal BSQLTA que é enviado ao sistema de energia (22) e interface (21) e que indica que o sistema DPU (1) está completamente verificado. 0 sinal BSQLTA é verdadeiro sempre que qualquer unidade está no decurso do seu QLT ou de qualquer falha no QLT. 0 BSQLTA é falso sempre que o teste QLT é bem sucedido.

SMF (20) inclui um dispositivo sensor de temperatura (20-40) para monitoria da temperatura da caixa do sistema DPU (1) e gera um sinal de temperatura alta TMPYLO se a temperatura da caixa estiver acima da temperatura máxima de 38^SC. Se a temperatura da caixa se tornar anormalmente alta, um sensor térmico (não mostrado) abrir-se-á, cortando a energia. Esta paragem dá origem a que o sinal SYSPWN de energia 1igada/falha gere o sinal BSPWON do enlace comum do sistema (2) para indicar a todos os subsistemas do enlace comum do sistema (2) que entrem nas suas respectivas sequências de energia em baixo.

O sinal de temperatura alta TMPYLO é aplicado ao MUX (20-28) para que se torne acessível ao microprocessador (20-2).

Sinais dos contro1 adores de comunicação (20-6) e (20-8) também são aplicados ao MUX (20-28) para permitir ao microprocessador (20-2) fazer amostragem das linhas de dados de transmissão e também detectar quando o di£ positivo receptor está pronto para receber os dados.

I

MUX (20-28) é activado pelo sinal ENBMUX que é gerado pela seguinte expressão Booleana:

ENBMUX = ΤίΚ . A9 . ÃTU . 7ΓΓΤ . ENMBOR . MT . MTTÚ em que

ENMBOR = AO . A1 . A2 . . 7ΡΓ.

i ! 0 sinal MREQ é gerado pelo micro, processador (20-2) para indicar que o enlace comum de enderei ços (20-54) não contém um endereço da RAM (20-44). 0 sinal

MI é gerado pelo microprocessador (20-2) para indicar que es| ta operação não é uma operação de busca de código de operação. I i : Os sinais A14 e A15 do enlace coI mum de endereços (20-54) selecionam cada um dos quatro sinais de saída do MUX (20-28) .

Os registos de saída do SMF (20) o registo de dados de saída (20-14). o regiqto de controlo de saída 20-10 e o contador de endereços de saida (20-34) estão ligados ao enlace comum do sistema (2) (2-4. 2-2, 2-6) via excitadores inversores (20-66).(20-62) e (20-72). res pect i vamente.

Os dados são introduzidos nestes registos de saída, um byte de cada vez. vindos do enlace comum de dados (20-52). Estes registos de saída são endereçados pelo microprocessador (20-2) como localizações na RAM (20-44). 0 registo de dados de saída (20-14) pode tembém ser carregado lateralmente a partir do temporizador do sistema (20-32) ou da ROM (20-39) de Alimentação de Início e QLT. Também, um registo de endereços de saida (20-41) é carrega-

-25do com endereços sucessivos pelo microprocessador (20-2) para uma transferência em bloco de dados para memória princi pa1 (10 a 12).

Os sinais para acrregar os registos de saída são gerados descodificando linhas de endereço apropriadas e combinando-as com sinais de controlo vindos do microprocessador (20-2). A lógica que mostra a geração e verificação de paridade não está incluída na especificação vi_s to não ser pertinente à invenção, mas é obvio para alguém de ! comum perícia na técnica compreender que a paridade é verif_i_ cada após cada transferência de bytes.

I j 0 registo de dados de saída(20! 14), não incluindo paridade, é composto de. tipicamente. o_i_ j to registos mu 11ip1 exores 74LS298 com a entrada zeroli -

I gada ao enlace comum de dados (20-52 ) e a entrada um1 ig£ da a saída da ROM (20-39) de Alimentação de Inicio e QLT.

registo (20-14) é carregado por lógica nos descodificadores de endereços (20-4) como indicado pela seguinte expressão Booleana:

Um sinal activador ENBLOX =

MT . MREQ . A0 . A1 . ΆΣ . 7Π . ΛΤ . TO . TO . W . 7ΓΓΤ

Queiram notar que todas as expre^ sões Booleanas da especificação representam a lógica dos des codificadores de endereços (20-4). Os sinais de entrada para os descodificadores de endereços são os sinais de endereço AO a A15 e os sinais MI. MREQ.IORQ. WR e RD do micropro cessador (20-2). Os descodificadores de endereços (20-4) ge ram os sinais de controlo de lógica que controlam os elemein tos lógicos do SMF (20). Os registos mu 11ip1 exores (20-14)

I

são carregados dois de cada vez (um byte de cada vez) visto que cada registo multiplexor armazena 4 bits, pelos sinais de relógio CKDTBO, CKDTB2 e CKDTB3.

CKDTBO	= ENBLOX	A1 2	A13	A1 4	A1 5
CKDTB1	= ENBLOX	A1 2	Al 3	A1 4	A15
CKDTB2	= ENBLOX	A1 2	A1 3	A1 4	Al 5
CKDTB3	= ENBLOX	A1 2	Al 3	A14	A1 5

sinal BPTDOT selecciona a saída da ROM (20-39) ou a saída dos temporizadores do sistema (20-32). A expressão de Boole para BPTDOT é:

(A8 . A9 . A10 . A1 1 . A12 . A13 . IORQ . MI + TODRWST)

Os sinais do microprocessador (20-2) indicam os seguintes. MT junto com MREQ indica que esta não é uma operação de busca de código de operação. MREQ indica que o enlace comum de endereços não contém um endereço válido para uma operação de leitura ou escrita de memór i a.

RD indica que o microprocessador (20-2) precisa de ler dados da memória ou dum dispositivo de 1/0 (Entrada/Saida). WR indica que o enlace comum de da dos do microprocessador (20-2) contém dados válidos para o armazenamento na localização de memória ou localização de 1/0 endereçada.

IORQ . MT indica que este não é um endereço de dispositivo de entrada/saída nem um ciclo de busca de código de operação do microprocessador (20-2). 0

-27sinal TODRWT indica uma transferência horária do temporizador do sistema (20-32)para o enlace comum do sistema (2) via registo de dados de saída (20-14).

Para a carga lateral do registo de dados de saída (20-14), um sinal MYDTCK do temporizador do sistema (20-32) indicando uma transferência horária, ou um sinal BP2MDT gerado pelo microprocessador (20-2) gera os sinais de relógio CKDTBO a CKDTB3 em paralelo.

A expressão de Boole para o sinal j BP2MDT é:

j (A8 . A9 . A10 . A11 , A12 . A12 . A13 . IORQ . MT) registo de controlo de saída (20-10) é tipicamente constituído por dois registos 74LS273. um registo 74LS374, todos ligados ao enlace comum de dados de 8 bits (20-52). Os sinais de controlo são introduzidos por relógio nos registos pelos sinais CKCMBO a CKCMB3. respectivamente.

As expressões de	Boole são:
CKCMBO = ENBLOX	M7	. A13	. MT	. MS
CKCMB1 = ENBLOX	7MZ	. M”J	. MT	. A15
CKCMB2 = ENBLOX	M7	. MT	. A14	. MS
CKCMB3 = ENBLOX	M7	. 7Π3	. A14	. A15
	Um	sinal	TDSHBD	desactiva a saída

do registo 74LS374 sincronizado pelo sinal CKCMBO durante uma transferência do relógio horário. 0 sinal de rearmar do sistema CLRFLP rearma os três registos restantes.

registo 74LS374 armazena os oito sinais de comando mostrados nas Figuras 5A-5E. São os sinais BSYELO, BSBYTE, BSDBPL, BSDBWD, BSSHBC, BSLOCK, BSWRIT

-28e BSMREF. Durante a transferência não horária, estes sinais de enlace comum são aplicados directamente ao excitador (20ί -62).

I contador de endereços de saída (20-34) inclui quatro contadores 74AS869 descritos no Texas Instruments ALS/AS Logic Circuits Data Book 1983 (Advanced i Low-Power Schottky/Advanced Schottley) (Livro de Dados sobre | os Circuitos Lógicos ALS/AS 1983 da Texas Instruments - Avançado Baixa-Energia Schottky/Avançado Schottley). Os contadoj res têm quatro modos de operações: limpeza, decremento, carI ga e incremento. Uma operação de contador de carga é iniciada pelo sinal MYADUP aplicado aos quatro contadores e pelos 'i sinais CKADBO a CKADB3 aplicados ao contador respectivo. As ΐ expressões booleanas são:

CKADBO	= ENBLOX	7ΓΓΣ .	AI 3	. 7ΓΠΤ	. 7FTR
CKADB1	= ENBLOX	7ΓΓΣ .	A1 3		. A15
CKADB2	= ENBLOX	7ΓΓΣ .	AI 3	. A14	. ΆΤΙ)
CKADB3	= ENBLOX	7ΓΓΖ .	A1 3	. A14	. A15

sinal MYADUP é armazenado no registo de modo (20-30) pelo microprocessador (20-2) para indicar um modo de operação de carga ou de incremento. Durante uma operação de alimentação de início e QLT, os contadores seriam carregados inicialmente a um byte de cada vez, e depois incrementados em sequência com o registo de endereços (20-41) a ler os dados da ROM (20-39) para transferência para o registo de dados de saída (20-14).

Um sinal de relógio MYADCK é aplicado a um terminal de entrada de relógio de cada contador

-29\ C(20-34) para temporizar ο contador. 0 sinal MYADCK é gerado por um sinal de confirmação atrasada BSACKR.

i registo de dados de entrada (20-16) é constituído por quatro registos 74S374. 0 registo de endereços de entrada (20-36) ê constituído por quatro registos 74LS374 e o registo de controlo de entrada (20-12) é constituído por dois registos 74LS374, um registo 74LS374 e um registo 74AS823. 0 registo 74AS823 recebe os oito sinais de enlace comum BSYELO, BSBYTE. BSOBPL, BSDBWD, BSSHBC, BSLOCK, BSWRIT, e BSMREF que controlam os comandos do SMF (20) aplij cados ao enlace comum do sistema (2).

Todos os registos de entrada (20; 16), (20-36) e (20-12) acima mencionados são carregados sob j controlo dum sinal de relógio MBIPCK que é gerado sob três ; condições.

í j 1. 0 controlo de pedido e resposta do enlace comum do sistema (20-18) actua como escravo e aceita um sinal de comando de confirmação BSACKR ou um sinal de comando de ciclo de enlace comum de segunda metade BSSHBC do enlace comum do sistema (2).

2. 0 controlo de resposta (20-18) detectava um intervalo de 3 microsegundos durante um teste de reinicio cíclico.

3’. 0 SMF (20) confirmou-se a si próprio durante ! um modo de teste.

Os trinta e dois sinais de dados de saída provanientes do registo de dados de entrada (20-16) são aplicados ao comparador (20-20) durante o modo de teste de reinicio cíclico. Os sinais de dados são também aplicados a um MUX (20-17) para transferência para o enlace comum de daI

I

-30dos (20-52), a um byte de cada vez, sob controlo do microprocessador (20-2). Assaidas do MUX (20-17) são activadas pelo sinal ENBL2X, cuja expressão de Boole é:

AO . AI . FZ . Ό . M . AH . . AIO . ATT . HT . MREQ

A selecção do MUX (20-17) é feita pelos sinais REGSLO, REGSL1, e REGSL2. As expressões de Boole são:

REGSLO - (ENBL2X (A12 . A13 . ATT + A12 . 7VT3 . ΑΤΠ + A12

A14 . ATF) + ENBL2X . A15) RD

REGSL1 = (ENBL2X (A12 .

A14) RD

7ΓΠ . Α14 + Α12 . Α13) +

REGSL2 = (ENBL2X (AT7 +

AI 2 . AI 3) + ENBL2X . A13) RD

Os quatro registos que constituem entrada (20-36) têm os seus sinais registo de endereços de o

de saída aplicados ao enlace comum de dados (20-52) sob controlo dos sinais RDD024, RDD025, RDD026 e RDD027, respectivamente. Os quatro registos que constituem o registo de controlo de entrada (20-12) têm os seus sinais de saída aplicados ao enlace comum de dados (20-52) sob controlo dos sinais RDD020, RDD021, RDD022 e RDD023, respectivamente. 0 sinal MBIPCK sincroniza os sinais de endereço para entrada no registo 2036.

A expressão de Boole para RDD02X onde X varia de 0 a 7 é:

i

-31 ENBL2X . RD . A12 . A13 . A14 . A15 onde os binários

A13 . A14 . A15 = X microprocessador (20-2) armazena os bytes de endereço, bytes de dados e bytes de comando recebidos no enlace de dados (20-52), em localizações predeterminadas na RAM (20-44) para acção posterior sob controlo de software.

Os sinais de controlo seguintes são usados como parte dos comandos enviados para e rebidos do enlace comum do sistema (2) pelo SMF (20).

BSYELO (Amarelo)

Este sinal, quando verdadeiro duí rante um ciclo de enlace comum de segunda metade, indica que a concomitante informação transferida foi corrigida. Assim, designa uma falha ligeira e é considerado como significando que talvez deva ser decidida uma acção de manutenção antes que a falha se torne grave. Este sinal é usado pela memória principal (10 a 12) numa resposta de Leitura para indicar um erro que foi encontrado e corrigido.

Este sinal, quando verdadeiro durante um pedido de leitura de memória, qualifica o pedido de leitura. A resposta ao BSYELO verdadeiro durante um pediodo de leitura da memória e endereço em causa.

Quando verdadeiro durante um comando do SMF (20) aos CSS (3 a 5). o BSYELO falso indicando que os condutores de endereços contêm um endereço de canal e

-32| um codigo de função.

i

BSBYTE (Byte)

Este sinal indica, quando verdadeiro. que a corrente transferência é uma transferência de Η bytes mais do que uma transferência de palavras.

BSDBWD (Palavra Dupla)

Este sinal e o BSDBPL são usados durante pedidos de leitura para indicar quantas palavras de dados, e em que formato, são esperadas da memória principal (10 a 12). Durante os ciclos de resposta de leitura (da memória para o solicitante), o BSDBWD indica se estão ou não uma ou duas palavras de dados no enlace comum do sistema (2).

Em pedidos de escrita, este sinal é usado em combinação com os BSAD23, BSBYTE, e BSDBPL para identificar que combinação de bytes num operando de 32 bits deve ser escrita em memória.

-33BSDBPL (Dupla Tiragem)

Este sinal é usado em conjunto com o BSDBWD. Durante ciclos de resposta de leitura, o BSDBPL indica se a resposta é não o ultimo ou o último elemento de dados pedido.

BSSHBC (Ciclo de Enlace Comum de Segunda-Metade)

Este sinal pode servir ou para identificar o segundo ciclo de enlace comum como resposta a um pedido de leitura, ou como informação para armar ou remar o bloqueio em conjunto com o BSLOCK.

BSLOCK (Bloqueio)

Este sinal, quando verdadeiro, indica que este ciclo é condicional quanto ao estado do flip-flop de bloqueio no escravo, usualmente memória principal (10 a 12). para indicar que este ciclo vai ou testar e armar, ou rearmar o flip-flop de bloquei em conjunto com o BSSHBC, a fim de sincronizar processos do sistema.

-34BSWRIT (Escrita de Enlace Comum)

Este sinal indica, quando verdadeiro, que esta transferência é de mestre para escravo. Quando este sinal é falso a acompanhar uma transferência, está o mestre a pedir do escravo informação. A informação, quando ficar disponível, será fornecida como transferência separada.

BSMREF (Referência de Memória)

Este sinal indica, quando verdadeiro, que os condutores de endereços contêm um endereço de memória. Quando falso, este sinal indica que os condutores de endereços contêm um número de canal e um código de função.

BSREDL (Vermelho à Esquerda)

Este sinal, quando verdadeiro, indica que a concomitante informação transferida está com erro. Este sinal é usado por memória em resposta de Leitura para um erro não corrigível na palavra devolvida mais à esquerda (se são devolvidas duas palavras em paralelo) ou numa palavra única.

-35' BSREDR (Vermelho à Direita) i

( ! Este sinal, quando verdadeiro, in| dica que a concomitante informação transferida está com erro, j Este sinal é usado por memória em resposta de Leitura para | indicar um erro não corrigível na palavra devolvida mais à i direita (se não devolvidas duas palavras em paralelo).

!; BSLKNC (Bloqueio; Não Há Ciclo de Memória)

P

P |i Este sinal só tem significado dup rante pedidos de leitura de memória bloqueada (BSLOCK verdaj deiro). Quando verdadeiro, instrui a memória para inibir a i operação efectiva de leitura pedida, enquanto está ao mesmo ji tempo a permitir que prossigam as outras operações relacionaI das com o pedido. A resposta ao pedido, BSACKR ou BSNAKR, sei rá a mesma quer BSLKNC seja verdadeiro ou falso, e a fixação.

limpeza e ensaios do flip-flop de bloqueio na memória principal (10) a (12) serão realizados. A ciclagem do modulo de memória será inibida; não se dá o ciclo de enlace comum de segunda-metade, e a memória não ficará ocupada.

BSRINT (Retomar Interrupção)

Este sinal é usualmente emitido pelos CSS (3 a 5) (e pode nalguns casos ser emitido pelo SMF i

I

I: (20) quando está. novamente, em estado de receber interrup- j j, ções. Depois de ter(em) sido não-conf i rmada (s) com NAK num l ou mais anteriores pedidos de interrupção, a(s) interrupção j, (interrupções) são Empilhadas nos controladores periféricos J j, (14 a 16). Ao detectarem uma transição verdadeira do BSRINT, | n esses contro1 adores tentar^ de novo enviar a interrupção pa- í ra os CSS (3 a 5) (o que pode resultar noutra resposta NACK). I i

Queiram notar que este sinal éj tratado pelos controladores recptores (14 a 16) como assín- j ! cronos; no entanto, um emissor do BSRINT tem de estar sincro-i j· nizado com um ciclo do enlace comum do sistema (2) a fim de'

I / evitar que mais do que uma fonte excitadora esteja activa deí j; cada vez no enlace comum do sistema (2) num sistemma multi-!

j processador.

BSRINT tem de ser vãlido num mí- i Γ’ nimo de 100 nanosegundos e pode ter comportamento anómalo no > i| sistema derivado a transições confusas do bordo final do !: BSRINT.

|l il

I!

BSPWON (Energia de Enlace Comum Ligada)

Este sinal assíncrono é normalmente verdadeiro quando todas as alimentações de energia estão em regulação e a temperatura interna da caixa está dentro de limites de funcionamento aceitáveis. 0 sinal torna-se falso quando um sistema tem anomalia (isto é, falha de controlo de energia, sobrecarga, excesso de temperatura de Nível Vermelho, etc. ).

sinal BSPWON é normalmente ge- | rado pelo SMF (20) através de informação fornecida pelo sistema de energia (22), mas pode nalguns casos ser accionado por certos controladores de comunicação (20-6) e (20-8) para simular uma recuperação do sistema a partir dum hospedeiro a montante. Durante uma transição de Energia-Ligada, um j bordo de tendência positiva do BSPWON indica que surgiu a !

energia do sistema e se tornou estável, indo dar-se uma inicialização do sistema. Subsequente à inicia 1ização, um firme estado de ligação de energia indica um conjunto de condições de funcionamento do sistema. Ao detectar uma falha, ou condição de Energia Desligada, o BSPWON fará transição para desligado e todos os contro1 adores periféricos (14 a 16) têm de cessar todo o tráfego no enlace comum, e efectuar uma auto-inicia 1ização a fim de activar os CSS (3 a 5) para armazenar a informação de estado do sistema e recuperação do mesmo na memória principal (10 a 12) (a memória tem de ser não-volãtil para condições de Reinicio). Uma transição para falso do BSPWON tem de preceder a perda efectiva de regulação de corrente contínua, de um mínimo de 3,0 mi 1isegundos, e os t controladores de memória têm de entrar num estado protegido (não sendo aceites ciclos de enlace comum) a 2.5 a 3,0 milisegundos após ser detectada uma falha, para preservar a informação do estado do sistema.

BSACKR (ACK) (Confírm. posit.) escravo sinaliza ao mestre que está a aceitar esta transferência tornando este sinal verda de i ro.

BSNAKR (NAK) (Confirm. negat.)

O escravo sinaliza ao mestre que está a recusar esta transferência tornando este sinal verda- i de i ro . !

í i j BSWAIT (ESPERA)

I . ., - . — ——

I ii

O escravo sinaliza ao mestre que está a recusar temporariamente a transferência tornando este sinal verdadeiro.

BSDCNN (Ciclo de Dados Agora)

Quando verdadeiro, este sinal indica que um mestre específico está a fazer uma transferência do enlace (2) e colocou informação no enlace comum do sistema (2) para uso por algum escravo específico. Quando falso, o enlace comum do sistema (2) está inactivo ou entre ciclos de enlace comum.

i BSMCLR (Mestre de Enlace Comum Limpo) )

i | Este sinal assíncrono é normalmente falso e torna-se verdadeiro quando é detectada uma condição do sistema que exige que a operação do sistema seja completamente abortada, devendo ser realizada pelo SMF (20) uma operação de Paragem, Reinicio ou Rea1imentação de Início. Fontes de Mestre Limpo são normalmente derivadas da sequência de Energia-Ligada e da Tecla de Comando de Painel de j Controlo Limpo (ambas originadas do SMF (20), mas podem ser i originadas de certos controladores de Comunicação que têm a | capacidade de efectuar uma carga para jusante a partir dum hospedeiro 1i gado.

i

Quando o BSMCLR é verdadeiro, todas as unidades no enlace comum do sistema (2) se inicializam. Além disso, unidades que sejam capazes de o fazer procederão aos seus QLT’s. Uma conclusão bem sucedida dos QLT's ê indicada quando o SMF (20) recebe o sinal BSQLTA.

BSRESQ (Qualificador de Resposta)

Este sinal será accionado em conjunto com o BSACKR, para indicar ao mestre de enlace comum solicitante que o escravo reconhece a invocação da funcionalidade, e está a responder apropriadamente. Três tipos de pedidos podem eleger esta resposta qualificada:

pedidos de leitura que podem resultar num ciclo de enlace comum de segunda-metade, de duas palavras (indicados por BSDBWD--verdadeiro);

pedidos de escrita que tentam escrever sinais de dados BSDT16 a BS0T31 (indicados por BSDBWD--verdade i ro );

e

.. pedidos de leitura que tentam bloquear ou desbloquear uma memória sem a ciciarem (indicados por BSLKNC-verdadeiro). I i I

A lógica de controlo de pedido e resposta do enlace comum do sistema (20-18) inclui lógica de controlo de mestre para ganhar controlo de enlace comum do sistema (2) para o SMF (20) e enviar o comando ou resposta a um comando do SMF (20) através do enlace comum dosistema (2) para a unidade escrava.

í ί Como o SMF (20) ocupa a posição j da prioridade mais alta no enlace comum do sistema (2), se o

SMF (20) pede acesso ao enlace comum dosistema (2), é-lhe co£ cedido o próximo ciclo logo que o presente ciclo de enlace j comum esteja completado. A lógica (20-18) gerará o sinal MYDCNN que é aplicado aos excitadores (20-66), (20-62) e (20-72) para pôr informação de dados, endereços e controlo no enlace comum do sistema (2). A lógica (20-18) também envia o sinal de enlace comum BSDCNN através do enlace comum do sistema (2) para indicar a todos os subsistemas que o enlace comum do sistema (2) está em utilização.

A lógica (20-18) aguarda agora qualquer uma duma série de respostas do enlace comum do sistema (2). As respostas possíveis são:

1. Nenhuma resposta é recebida durante 3 ps.

2. E recebida resposta de espera (BSWAIT),

3. E recebida uma resposta de não-confirmação (BSNAKR).

4. E confirmado um Bloqueio Não Ciclo (LKNC) (BSLKNC) (BSACKR).

.-41-

5. Ε confirmada uma escrita (escrita de uma palavra ou BSRESQ Recebido) (BSACKR).

6. E confirmada uma escrita (BSRESQ não recebido e Palavra Dupla) (BSACKR).

7. E confirmado um ciclo de LEITURA (BSACKR).

A lógica (20-18) terminará este ciclo de enlace comum do sistema (2) e pedirá novamente acesso ao enlace comum do sistema (2) se foi recebida uma resposta BSWAIT ou BSNAKR, ou se foi recebida uma resposta BSACKR para um pedido de palavra dupla de escrita.

A lógica (20-18) inclui lógica de controlo de escravo que é activada quando um ciclo de enlace comum de segunda metade é esperado em resposta a um comando de leitura enviado pelo SMF (20) à memória principal (10 a 12), aos CSS(3 a 5), ou aos contro1 adores periféricos (14 a 16). A lógica de controlo de escravo é também activada quando um ciclo de enlace comum inclui o hexadecimal 0F de número de canal do SMF (20). 0 ciclo de enlace comum de segunda metade é aceite pelo SMF (20) se não estiverem presentes nenhumas condições de erro e for enviada uma resposta de confirmação BSACKR pelo SMF (20) no enlace comum do sistema (2) para o mestre.

Se o ciclo de enlace comum de segunda metade é aceite, então sinais provenientes do registo de modo controlam o incremento ou decremento do contador de endereços de salda (20-34) dependendo do número de palavras de dados a serem transferidas como indicado pelo sinal de controlo do enlace comum BSDBWD.

SMF (20) aceitará um comando não solicitado se o número de canal for 0F hexadecimal, se não houver erros de paridade, se não for um ciclo de enlace comum de segunda metade (BSSHBC falso), se os sinais de endereço de enlace comum contiverem um código de função e número l! I

-42de canal (BSMREF falso) e se o código de função for legal para o SMF (20). 0 SMF (20) responderá através do enlace comum do sistema (2) com um sinal de confirmação BSACKR, um sinal de não-confirmação BSNAKR ou ignorará o comando se existir má paridade ou um código de funções ilegal.

SMF (20) pode enviar um comando para ler uma localização da memória principal (10 a 12) e enviar o conteúdo dessa localização para outro subsistema, tipicamente o CSS (3) ou o CSS (5). Neste caso, o ciclo de enlace comum de segunda metade não será endereçado ao SMF (20). A memória principal (10 a 12) enviará o sinal de confirmação BSACKR para o enlace comum do sistema (2) e enviará o comando do ciclo de enlace comum de segunda metade para o enlace comum do sistema (2) tendo o número de canal do subsistema de destino. Como o SMF (20) não reberá o ciclo de enlace comum de segunda metade, o SMF (20) tem de terminar o comando.

I i

í 0 sinal de Confirmação BSACKR é recebido pela lógica de controlo de fim de ciclo do enlace comum do sistema (20-19). O microprocessador (20-2) gera sinais de endereço que são descodificados pelos descodificadores de endereços (20-4) para gerar o sinal CKMD02. 0 microprocessador (20-2) também gera o sinal de dados DOO através do enlace comum de dados (20-52). Os sinais BSACKR, CKMD02, e DOO rearmam o ciclo do SMF (20) no sinal SMFCLY que é aplicado ao temporizador do sistema (20-32) para rearmar os intervalos entre operações, terminando assim o comando. Durante operação normal, os intervalos permitem verificar se o comando esperado de ciclo de enlace comum de segunda metade é recebido pelo SMF (20) dentro dum tempo predeterminado. Se o comando não é recebido dentro do tempo predeterminado, um sinal de intervalo dará origem a que o SMF (20) repita o comando de leitura de memória.

interface ADI (33) liga o cgaàl B do controlador de comunicação (20-6) ao dispositivo auxi-

-43liar (32). Trata-se dum interface normal EIA RS-232C Tipo Z com uma velocidade de trasmissão de dados até 1200 baud. Os sinais do interface são, tipicamente, transmitir dados, receber dados, conjunto de dados pronto e pedido para enviar.

interface CAI (31) liga o canal A do controlador de comunicação (20-8) ao adaptador de conso- i la (30). Este interface pode ser o interface assíncrono RS232C ou o interface assíncrono RS (422). Os sinais do interface RS 232C são transmitir dados, receber dados, livre para enviar e conjunto de dados pronto. Os sinais do interface RS (422) são transmitir dados, receber dados e controlo do fluxo de dados.

interface RMO (37) liga o canal A do controlador de comunicação 20-6 à consola remota (42).

RMO (37) faz interface com um modem típico (36) como descrito na discussão da Figura 1.

interface DTI (29) liga o canal B do controlador de comunicação (20-8) e compara o interface CAI (31).

Os controladores de comunicação (20-6) e (20-8) são o controlador de entrada/saída série S 10/0 Zilog Z80 descrito no Zilog Gold Book anteriormente mencionado.

Os controladores de comunicação (20-6) e (20-8) interrompem o microprocessador (20-2) por uma linha de interrupção comum. 0 microprocessador (20-2) responde à interrupção enviando os sinais MT e IORQ assim como os sinais A14 e A15. 0 controlador (20-6) ou (20-8) que interrompe responde enviando a situação pelo enlace comum de dados (20-58). 0 microprocessador (20-2) deriva então para uma rotina desoftware baseada na situação para processar a

-44actividade. Funções típicas executadas pelo software respondendo aos sinais de situação dos controladores de comunicação (20-6) e (20-8) são:

intermediária de transmissão vazia, ampliar mudança de situação, caractér receptor disponível e condição de recepção espec i a 1.

Modo de carga |

j A Figura 3 mostra um diagrama de

I ! blocos do interface do enlace comum do sistema 2-10A. Comandos do enlace comum do sistema (2) são aplicados a um registo de primeiro-a-entrar primeiro-a-sair (FIFO) (2-34) através dos receptores (2-30). 0 formato dos vários comandos é mostrado nas Figuras 5A - 5E. Os comandos incluem um número de canal que especifica a unidade de destino do comando e um código de função que especifica a operação que a unidade receptora irá efectuar.

Um controlo FIFO (2-33) recebe sinais de comando especificados vindos do enlace comum do sistema (2) via receptores (2-30). Os sinais de comando especificados possibilitam ao controlo FIFO (2-33) ter os comandos específicos carregados para o FIFO (2-34).

Se o comando do SMF para a memória principal da Figura 5C tem o número de canal do hexadecimal 00, então o controlo FIFO (2-33) responde aos sinais de dados 0-9 para gerar um sinal para carregar o comando no FIFO, 0 controlo FIFO (2-33) está também condicionado para receber um ciclo de enlace comum de segunda metade.

-450 controlo FIFO (2-33) responde ao SHBC para o hexadecimal 00 de número de canal de comando de CPU especificado pelos sinais de endereço (8-17) para carregar o conteúdo da memória principal no FIFO (2-34), para subsequente armazenagem no armazenamento de controlo (3-2) da Figura 4.

sinal de mestre limpo BSMCLR é aplicado à lógica de controlo CNTL 0 (2-15) e CNTL 1 (2-25) para gerar os sinais síncr. de mestre POMSYN e P1MSYN, respectivamente, para controlar a operação normal do CSS (3). 0 modo de carga é gerado pelo SMF (20), que envia um comando | de carga que inclui um número de canal e um código de função A lógica de controlo CNTL 0 (2-15) é activada pelo 00 hexadecimal de número de canal. A lógica de controlo CNTL 1 (2-25) é activada pelos bits de número de canal hexadecimal 01. A j lógica de controlo semelhante no interface de enlace comum I do sistema 2-10B responde aos números de canal hexadecimal 02 e 03 respectivamente.

A CNTL 0 (2-15) responde ao hexadecimal OD do código de função do comando de carga, para gerar o sinal POCSLD se é especificado o número de canal hexadecimal 00. A CNTL 1 (2-25) responde ao código de função hexadecimal OD, para gerar o sinal P1CSLD se é especificado o número de canal hexadecimal 01.

Semelhantemente, CNTL 0 (2-15) e CNTL 1 (2-25) respondem aos seus respectivos números de canal e a um código de função de hexadecimal (11) que especifica uma operação de contador de endereços de armazenamento de controlo de carga, para gerar os sinais POLADD e POLSYN ou P1LADD e P1LSYN.

Durante a operação de transferência de dados de armazenamento de controlo de carga, dados vindos da memória principal (10 a 12) são armazenados no re gisto (2-12) de dados internos (PO) do SMF, se os comandos de carga especificam o número de canal hexadecimal 00. Se me 1 hantemente, os dados da operação de armazenamento de cori trolo de carga vindos da memória principal (10 a 12) são armazenados no registo (2-22) de interrupção de dados do SMF, se os comandos de carga especificam o número de canal hexadecimal 01. 0 registo (2-12) e o registo (2-22) são carregados a partir do enlace comum do sistema 2 via recep tores (2-30) e FIFO (2-34).

Um registo de síndroma (2-13) a£ mazena informação recebida do porta 0, e um registo de síndroma (2-23) armazena informação recebida da porta 1. 0 sinal POPRES armazenado no registo de síndroma (2-13) indica que a CPUO (4) está presente no sistema, o sinal POLERR indica que houve um erro de carga do armazenamento de controlo, e o sinal POCSBY indica que a operação de carga não foi completada. 0 sinal P1PRES e os P1LERR e P1CSBY armazena dos no registo de síndroma (2-23) indicam estas condições para a CPU1 (6).

Um comando de registo de síndroma de leitura tendo um código de função de hexadecimal 00 dará como resultado a CNTL 0 (2-15) gerar o sinal POSSYE p£ ra um número de canal de hexadecimal 00 e a CNTL 1 (2-25) gerar o sinal P1SSYE para um número de canal de hexadecimal 01. 0 conteúdo do registo de síndroma (2-13), quando activ£ do pelo sinal POSSYE, aparecerá no enlace comum do sistema (2) via um registo (2-14) um registo de dados saída (2-11) e excitadores (2-32).

Semelhantemente, o conteúdo do registo de síndroma (2-23)aparecerá no enlace comum do sistema (2) via um registo (2-24), um registo de dados saída (2-21) e excitadores (2-32).

I 0 registo de síndroma (2-13) arj mazena um número de revisão de hardware que indica a perj sonalidade que o CSS (3) terá. E carregado a aprtir da ló gica (2-16). 0 número de revisão de hardware é usado du rante a operação de carga para seleccionar o firmware car. regado no armazenamento de controlo (3-2) da Figura 4. Queiram notar que só o registo de síndroma (2-13) da porta 0 armazena o número de revisão de hardware. Se o número de revisão de hardware não é lido a partir da porta 0, então a porta 1 não é usada e a carga de firmware para o CSS (3) é abortada.

Os registos de interrupção de d£ | dos do SMF (2-12) e (2-22) fornecem uma saída quando a lógi i ca de controlo CNTL 0 (2-15) recebe um comando que tem o número de canal hexadecimal 00 e o código de função de hex£ decimal 01 e o código de função hexadecimal 06 para gerar o sinal CN1 . 0 sinal CNO activa o registo 2-12 e o sinal CN1 activa o registo (2-22). Durante o modo de carga. o caso de revelia é activado pelo sinal CNO ou CN1. a menos que o SMF (20) envie um código de função de hexadecimal 00. Ou| rante o modo de carga do armazenamento de controlo, os da dos são carregados nos registos de 32 bits (2-12) ou (2-22) em 4 ciclos de enlace comum para transferir 104 bits de dados para o armazenamento de controlo (3-2) Figura 4. Cada ciclo gera um sinal POLSYN ou P1LSYN.

SMF 20 envia um comando de leitura à porta 0 ou porta 1 activas, com um código de função de hexadecimal 00, para ler o conteúdo dos registos de síndroma (2-13) ou (2-23) respectivamente.

Os sinais POSSYE ou P1SSYE activam a saída do registo de síndroma seleccíonado (2-13) ou (2-23) para colocar o conteúdo no enlace comum do sistema 2 via registo (2-14) ou (2-24) registo de dados saída (2-11)

I \ L·—-48*--ou (2-21) e excítadores (2-32).

A Figura 4 é um diagrama de blocos do CSS (3) que está ligado ao interface do enlace comum do sistema 2-10A pela porta 0 e pela porta 1. A porta 0 fuji ciona com a CPUO (4-2) e VMMUO (4-4) da CPU1A (4) Figura 1. A porta 1 funciona com a CPU1 (6-2) e VMMU1 (6-4) da CPU1B (6). 0 CSS 5 funciona de maneira semelhante através das portas 2 e 3.

armazenamento de controlo (3-2) armazena o firmware para controlar o funcionamento da CPUO (4-2) e VMMUO (4-4) e os seus registos e lógica assocj_ ados; e também o funcionamento da CPU1 (6-2) e VMMU1 (6-4) e seus registos e lógica associados. 0 armazenamento de co£ trolo (3-2) armazena 16« palavras de 104 bits por palavra,

Um contador de endereços (3-4) fornrce sinais de endereço que seleccionam localizações do armazenamento de controlo (3-2) nas quais são incritos os dados de armazenamento de controlo. Um registo de carga 0 (4-14) está ligado ao registo PO (2-14), Figura 3, da por. ta 0 para receber um endereço de arranque de armazenamento de controlo e palavras de dados de armazenamento de controlo que são escritas no armazenamento de controlo (3-2) em localizações especificáveis pelo contador (3-4). quando o comando de carga inclui um numero de canal hexadecimal 00. De maneira semelhante, um registo de carga 1 (6-14) está H gado ao registo P1 (2-24). Figura 3. da porta 1 para receber o endereço de arranque de armazenamento de controlo e palavras de dados de armazenamento de controlo que são escritas no armazenamento de controlo (3-2) em localizações especificadas pelo contador (3-4) pelo comando de carga que inclui o numero de canal hexadecimal 01.

Um gerador de temporização (3-8) fornece sinais de temporização e um controlo de carga do ar-

mazenamento de controlo (3-6) fornece sinais de controlo que, em conjugação com os sinais de temporização, controlam a ope ração de carga. 0 gerador de temporização (3-8) também res ponde ao sinal POMSYN e P1MSYN para gerar sinais de temporização para controlar operações normais.

A L de paridade (3-18) gera um sinal de erro de carga PXLDER durante a operação de carga se as palavras de armazenamento de controlo de saídas do registo 0 (4-14) ou registo 1 (6-14) indicam um erro de paridade.

A lógica de erro de paridade (3-20) gera um sinal de erro de paridade PXVFER durante uma operação de verificação de carga do armazenamento de controlo, quando os sinais recebidos de um ou mais circuitos de verificação de paridade (3-12). (3-14). (3-16). CPU 0 (4-2), VMMU 0 (4-4). CPU 1 (6-2) e VMMU1 (6-4) indicam um erro de paridade gerando os sinais G. Μ. A. CO, V0; ou os sinais G, Μ, A, C1 e VI respectivamente durante a operação de verifi car carga.

Durante a operação normal, o armazenamento de controlo (3-2) é endereçado pelo conteúdo de registo de endereços 0 (4-6) ou pelo conteúdo do registo de endereços 1 (6-6). Os registo (4-6) e (6-6) são carregados a partir da CPUO (4-2) ou CPU1 (6-2) respectivamente. Durante a operação de carga e verificação, o armazenamento de con_ trolo (3-2) é endereçado pelo conteúdo de contador (3-4). Tanto na operação normal como na verificação, a localização endereçada do armazenamento de controlo (3-2) é carregada para um registo C (3-10) e ou para o registo PO (4-12) ou para o registo P1 (6-12).

A CPUO (4-2) . VMMUO (4-4), CPU1 (6-2) e VMMU1 (6-4) recebem os sinais de armazenamento de controlo do registo C (3-10). A CPUO (4-2) recebe os sinais de armazenamento de controlo do registo (4-12) e a CPU 1

50(6-2) recebe os sinais de armazenamento de controlo do registo 6-12.

A CPUO (4-2) gera o sinal C0 e VMMUO (4-4) gera o sinal VO. Os sinais CO e VO são aplicados à lógica de erro de paridade (3-20). Os sinais CO e VO são a paridade resultante dos bits de armazenamento de controlo recebidos pelas unidades respectivas.

Semelhante, a CPU1 (6-2) gera o sinal C1 e VMMU1 (6-4) gera o sinal V1. Os sinais Cl e V1 são aplicados à lógica de erro de paridade (3-20), sendo os sinais C1 e V1 a paridade resultante dos bits de armazenamento de controlo recebidos pelas unidades respectivas.

Os registos (3-10), (4-12) e (6-12) são carregados pelo sinal de relógio PXADLA. As saídas dos registos (4-12) e (6-12) ficam disponíveis à hora P0TMC4 e ã hora P1TMC4 respectívamente. A saída do registo (3-10) fica disponível quando carregada. 0 sinal PXADLA fica disponível à hora PXTME2 e PXTME4. Os registos (4-12) e (6-12) são carregados no bordo inicial de hora 2 para CPU1 (6-2) e VMMU1 (6-4) e carregados no bordo inicial dehora 4 para CPUO (4-2) e VMMUO (4-4). e disponíveis no bordo final de hora 2 para CPU1 (6-2) e VMMU1 (6-4) e disponíveis no bordo final de hora 4 para CPUO (4-2) e VMMUO (4-4).

Durante operação normal, um registo de saída de dados F0 4-8 e um registo de entrada de dados T0 (4-10) ligam CPUO (4-2) e VMMUO (4-4) ao interface de enlace comum do sistema 2-10A via porta 0. Semelhantemente, um registo de saída de dados F1 (6-8) e um registo de entrada de dados TI (6-10) ligam CPU1 (6-2) e VMMU1 (6-4) ao interface de enlace comum do sistema 2-10A via porta 1.

Se o comando de carga inclui o número de canal hexadecimal 00. então o sinal POLSYN é gerado

-51 j pela CNTL Ο (2-15), Figura 3, e aplicado ao gerador de tempo• rização (3-8) que se torna responsivo a um sinal de relógio de processamento livre CLK e gera uma sequência de sinais que incluem do sinal de relógio CST1 até sinal de relógio CST5.

Os sinais POCSLD ou P1CSLD são aplicados à lógica (3-6) para gerar o sinal PXCSLD. 0 sinal PXCSLD activa ambos os registos (4-14) e (6-14). Também o sinal POCSLD gera o sinal POTOCS para activar a saída do registo (4-14). 0 sinal P1CSLD gera o sinal P1TOCS para activar a saída do registo (6-14). 0 sinal de relógio CST1 sincroniza as palavras de dados do endereço de arranque ou de armazenamento de controlo nos registos (4-14) e (6-14). 0 PXCSLD também gera o sinal de relógio CSACLK à hora CST5.

Os sinais POLADD e P1LADD são aplicados ao controlo de carga (3-6) para gerar o sinal de endereço de carga PXLADD à hora CST1 se um ou outro dos sinais e o sinal PXCSLD estão fixados. 0 contador (3-4) é carregado pelo sinal PXLADD e incrementado pelo sinal de relógio CSACLK. Os sinais de activação de escrita CSW1 a CSW4 são gerados sequência Imente cada hora CST4 em transferêncías sucessivas de palavra dupla da memória principal (10-12). Os sinais são condicionados por um contador interno que avança à hora CST5 pelo sinal de relógio CSACLK.

A operação de carga é implementada da seguinte maneira: Inicialmente, o SMF (20) gerou um sinal de limpeza do sistema BSMCLR o qual gera os sinais sincr. de mestre POMSYN e P1MSYN durante a operação de limpeza do sistema e inibe estes sinais quando a operação de limpeza do sistema está completada. Este procedimento impede operação das CPU1 (6-2) e VMMUi (6-4). Então, supondo que a porta 0 está disponível, o SMF (20) gera depois um comando de carga de armazenamento de controlo que tem um número de canal de hexadecimal 00 e um código de função de hexadecimal OD. 0 interface do enlace comum do sistema 2-10A responde ao número de canal

-52hexadecimal e aos sinais do código de função para gerar o sinal de armazenamento de controlo de carga POCSLD que condiciona a lógica da porta 0. 0 sinal de carga PXCSLD e o sinal de carga e verificação PXCSLV são sucessivamente gerados pelo controlo de carga 3-6.

SMF (20) envia então um comando que tem um comando que tem um número de canal de hexadecimal 00, um código de função de hexadecimal (11) e um endereço de arranque de armazenamento de controlo tipicamente hexadecimal 0000. Os sinais de código de função são aplicados à CNTL 0 (2-15) para gerar os sinais POLADD e POLSYN, 0 endereço é armazenado no contador (3-4) via registo (4-14). registo (2-14) registo (2-12). FIFO (2-34). receptores (2-30) e enlace comum do si stema.(2).

SMF 20 envia depois uma série de comandos de leitura à memória principal (10 a 12), com o número de canal hexadecimal 00 da porta 0 como subsistema iniciante. 0 comando de leitura inclui a localização de endereços da memória principal (10 a12) na qual estã armazenada uma palavra dupla dos dados do armazenamento do controlo (3-2).

A memória principal (10 a12) envia um comando de ciclo de enlace comum de segunda metade queitem um número de canal de hexadecimal 00 no campo de endereços e 32 bits no campo de dados. Os dados são recebidos pelo registo (4-14) via registo (2-14), registo (2-12). FIFO (2-34), receptores (2-30) e enlace comum do sistema (2). 0 contador (3-4) aplica o endereço da localização no armazenamento de controlo (3-2) que hã-de armazenar a palavra dupla. 0 contador (3-4) incrementa uma vez por cada palavra dupla recebida pelo registo (4-14). 0 contador (3-4) gera o sinal de activação de escrita CSWE1 para a primeira palavra dupla, o sinnal de activação de escrita CSWE2 para a segunda palavra dupla, o sinal de activação de escrita CSWE3 para a terceira palavra dupla e o sinal de actividade de escrita CSWE4 para a quarta

palavra dupla.

A primeira palavra dupla é armazenada nas posições de bits 00-31 do armazenamento de controlo (3-2) a segunda palavra dupla é armazenada nas posições de bits 32-63, a terceira palavra dupla é armazenada nas posições de bits 64 a 95 e as partes da quarta palavra dupla são armazenadas nas posições de bits 96 a 103. Cada palavra de 104 bits inclui bit de paridade que é armazenado no armazenamento de controlo (3-2). 0 SMF 20 envia um número suficiente de comandos de leitura da memória principal 10 a12 para carregar a armazenamento de controlo 3-2 com as palavras de armazenamento de controlo requeridas.

Modo de Verificação sinal de limpeza de mestre BSMCLR tinha anteriormente impedido os sinais POMSYN e P1MSYN de fazer ciclagem. desactivando desse modo a operação CPUO (4-2), VMMUO (4-4) e CPU1 (6-2). VMMU1 (6-4). Contudo, os sinais POLSYN e P1LSYN aplicados à lógica de controlo (3-6) activam os sinais de temporização do modo de carga CST1 e CST4 e CST5.

Depois do número requerido de palavras duplas ser enviado da memória principal (10 a 12) sob controlo do comando de memória de leitura do SMF (20), o SMF (20) gera o comando de carga de rearmar que especifica o código de função de hexadecimal 0F. Este rearma o sinal PXCSLD uma vez que o sinal POCSLD é rearmado no controlo 0 (2-15). No entanto, o sinal de carga e verificação PXCSLV permanece armado. 0 sinal PXCSLV foi armado no início da operação de

carga pelo controlo de carga (3-6) quando um ou outro dos sinais POCSLD ou P1CSLD do controlo 0 (2-15) ou do controlo 1 (2-25) foi armado.

Quando o sinal de carga PXCSLD é rearmado e o sinal de verificação PXCSLV permanece armado, o SMF (20) gera o comando de porta na linha de código de função hexadecimal 0B para gerar o sinal POMSYC ou P1MSYN na CNTL 0 (2-15) ou CNTL 1 (2-25) respectivamente. Estes sinais aplicados ao gerador de temporização (3-8) iniciam a cadeia de temporização de CPU que inclui os sinais de tem porização P0TM4 e P1TM4. e então o contador de endereços (3-14) é rearmado para o hexadecimal 0000 pelo sinal de 1im peza de contador PWACLR proveniente do controlo de carga (3-6) na primeira ocorrência dos sinais POMSYN ou P1MSUN. Isto gera o sinal POCSVF ou o sinal P1CSVF para terminar a operação de rearmar o contador de endereços (3-4) quando o sinal PXACLR é rearmado e o sinal de relógio OSACLK começa a ciciar. Durante a operação de verificação, o sinal de relógio CSACLK é activado a acda sinal de relógio para incrementar o contador (3-4) à hora P0TM4 pelo sinal de verifica_ ção PXCSLV depois do sinal de carga PXCSLD ser rearmado.

modo de verificação continua até o contador de endereços (3-4) gerar um sinal CSDONE indicando que o contador de endereços (3-4) leu o conteúdo de cada localização do armazenamento de controlo (3-2) e verificou a apridade de cada palavra. 0 sinal de erro PXVFER é gerado se for detectado um erro de paridade. Este facto dá origem a que os sinais de ocupado POCSBY e P1CSBY continuem a indicar que a porta está ocupada e permaneçam armazenados no respectivo registro de síndroma (2-13) ou (2-23).

SMF (20) espera 10 milisegundos para que a operaçao de verificação seja completada e depois envia o comando para ler o registo de síndroma (2-13) ou

(2-23). 0 comando inclui o código de função hexadecimal 00.

i | Se não houve erros de paridade, o bit de ocupado no registo de síndroma endereçado será rearmado e a operação normal cont i nuará.

A operação de verificação está completada quando o sinal CSDONE gera o sinal de rearmar do armazenamento de controlo POCSRT ou P1CSRT à hora do sinal de relógio POTM4, dependendo de ter sido seleccionada a porta 0 ou a porta 1. 0 sinal de rearmar POCSRT ou P1CSRT rearma o sinal de verificar PXCSLV e os sinais POCSVF ou P1CSVF e POSCBY e P1CSBY.

Se o SMF (20) acha que o bit ocupado está ainda armado quando é lido o registo de síndroma, então é seguida a sequência de firmware apropriada da Figura 6, isto é. pode haver uma repetição da porta; ou pode ser tentada a outra porta para o CSS.

Formatos de Comando

As Figuras 5A e 5E mostram os for. matos dos vários comandos usados na realização preferida.

A Figura 5A mostra um comando de porta de leitura. 0 número de canal da CPU de destino é e_s pecificado nas posições de bits 8-17 do enlace comum de en_ dereços (2-6). 0 código de função é especificado nas posições de bits 18-23 do enlace comum de endereços (2-6). 0 número de canal do SMF (20). o subsistema solicitante, é especificado pelas posições de bits 0-9 do enlace comum de .-56-

dados (2-4). Os sinais BSYELO e BSMREF do enlace comum de controlo (2-2), em 1 e 0 respectivamente, indicam que este comando é um comando gerado pelo SMF (20). 0 sinal BSDBWD indica que trinta e dois bits de dados, uma palavra dupla, aparecem no enlace comum de dados (2-4). 0 sinal BSDBPL indica que a apalavra dupla é a ultima palavra de d£ dos deste comando. 0 uso deste comando como comando de leitura de registo de síndroma é mostrado na Figura 7. 0 número de canal de CPU é o hexadecimal 00 que nedereça a porta 0. 0 código de função é o hexadecimal 00 que inicia uma operaçao de leitura de registo de síndroma. 0 número de canal de SMF hexadecimal 0F (posicionado como hexadecimal 03C0) é o destino do conteúdo do registo de síndroma que é enviado como um comando de ciclo de enlace comum de segunda metade (SHBC) para o SMF (20). 0 numero de canal de SMF hexadecimal 0F, é incluído nas posições de bits 8-17 do e£ lace comum de endereços (2-6) e os conteúdos do registo de síndroma da porta 0 aparecem nas posições de bits 0-31 do enlace comum de dados (2-4). 0 sinal BSWR1T do enlace comum de comandos (2-2) especifica uma operação de escrita de enlace comum e o sinal BSSHBC especifica que esta é a resposta a um pedido (um ciclo de enlace comum de segunda metade).

A Figura 5B mostra um comando de escrita de porta. Uma série de comandos mostrados no gréfj, co de temporização da Figura 7 estão no formato da Figura 5B. 0 comando de modo de carga, código de função hexadecimal OD, inclui um campo de dados de hexadecimal 0000 0000. 0 código de função hexadecimal 11 de comando do contador de endereços de carga inclui um campo de dados que armazena o endereço da localização de arranque do armazenamento de controlo (3-2) na qual é escrita a primeira palavra de armazenamento de controlo de 104 bits. 0 contador de endereços (3-4) é usualmente carregado com hexadecimal 0000. Contudo, se a memória principal (10 a12) tem apoio de bate57-

j ria, o endereço de aranque pode variar. Isto possibilita ao sistema armazenar de novo no armazenamento de controlo (3-2) exactamente uma página da memória principal (10 a 12). 0 código de função hexadecimal 0F de comando de modo de carga de rearmar inclui um campo de dados de hexadecimal 0000 0000. 0 comando de porta em linha, código de função 0B, inclui um campo de dados de hexadecimal 0000 0000.

Os sinais BSMREF e BSYELO em 0 e 1 respectivamente indicam um comando gerado pelo SMF (20). 0 sinal BSWRIT em 1 indica um comando de escrita de enlace comum.

A Figura 5C mostra o formato dum comando do SMF à memória principal e a resposta de ciclo de enlace comum de segunda metade a esse comando. 0 campo 0-23, A-H do enlace comum de endereços (2-6) de 32 bits ar. mazena a localização de endereço da memória principal 10 a

12. Os bits 0 a 9 do enlace comum de dados 2-4 armazenam o numero de canal do subsistema de destino, na realização preferida um número de canal de CPU. 0 sinal BSMREF do enlace comum de comandos (2-2) indica um comando de referência de memória. 0 comando de ciclo de enlace comum de se gunda metade é iniciado na memória principal (10 a 12). Os bits (0-31) do enlace comum de dados (2-4) contêm o conteúdo da localização endereçada. Os bits 8-17 do enlace comum de endereços (2-6) contêm o número de canal da CPU de des tino. Os sinais BSMREF e BSSHBC do enlace comum de comandos (2-2). no ZERO e UM lógicos respectivamente, indicam que es. te comando é gerado pela memória principal (10 a 14) em re£ posta ao comando de pedido de memória.

A Figura 5D mostra o formato dum comando de saída de 1/0 que inclui o número de canal do dispositivo 1/0. neste caso um mecanismo impulsor de dis cos ou um disco flexível, e um código de função. Os bits

do enlace comum de dados (2-4) incluem a localização dos da^ dos no disco. Este comando tem dois formatos, um formato de configuração A com um código de função de hexadecimal 11 e um formato de configuração B com um código de função de hexadecimal 13.

Os bits do enlace comum de dados (2-4) de configuração A incluem um número de cilindro se o dispositivo é um disco rígido ou um cilindro e números de pista se o dispositivo é um disco flexível.

Os bits do enlace comum de dados (2-4) de configuração B incluem os números de sector e pista para o disco rígido ou os números de sector e densidade de bytes para o disco flexível.

comando de saída de 1/0 que tem um código de função de hexadecimal 07 indica pelos bits do enlace comum de dados (2-4) se esta operação é uma operação de procura ou de procura automática. A procura automática pede uma procura, depois leitura.

sinal BSWRIT do enlace comum de comandos (2-2) índica uma operação de escrita de enlace comum.

A Figura 5E mostra um comando de saída de carga de entrada/saida (IOLD) de dois ciclos. Para o primeiro ciclo, os bits A-H. 0-7 do enlace comum de endereços (2-6) armazenam os 16 bits de endereço de ordem alta e os bits 0-15 do enlace comum de dados (2-4) armazenam os 16 bits de endereço de ordem baixa. Os bits de endereço de ordem alta e ordem baixa indicam o endereço de ar ranque na memória principal (10 a 12) que vai armazenar o primeiro byte de dados transferido do disco para a memória principal.

59Para o segundo ciclo, os bits do enlace comum de dados (2-4) armazenam a escala, isto é, o numero total de bytes que a memória principal (10 a 14) vai receber do disco.

Um código de função de hexadeci mal 09 especifica o primeiro ciclo do comando de saída de IOLD e um código de função de hexadecimal 0D especifica o segundo ciclo do comando de saída de IOLD. Também o número de canal do dispositivo de 1/0 é especificado. 0 sinal BSWR1T do enlace comum de comandos (2-2) específica uma operação de escrita de enlace comum.

A Figura 6 mostra o diagrama de blocos de firmware que carrega o armazenamento de controlo (3-2) dos CSS (3 a 5). 0 firmware de armazehamento de controlo é armazenado ou num disco fixo, num disco amovível ou numa diskette (minidisco) flexível, e é transferido sob controlo do SMF (20) para a memória principal (10 a 12). Se não foram encontrados erros após a transferência para a memória principal, então o firmware de armazenamento de controlo é transferido para o armazenamento de controlo (3-2) sob controlo do SMF (20). Se ambos os CSS^!s (3 e 5) requerem a mesma carga de firmware. então ambos são pri meiro carregados e depois ambos executam uma verificação de validade após receberem os seus respectivos comandos de po_r ta em linha. Se ambos os CSS¹s (3 e 5) não têm a mesma carga de firmware. então o armazenamento de controlo do CSS (3) é carregado e verificado e depois o armazenamento de controlo do CSS (5) é caregado e verificado.

SMF (20) tem um registo da revj_ são do firmware de armazenamento de controlo que cada CSS requer e verifica se a devida revisão do firmware de arm£ zenamento de controlo é carregada no seu CSS. Pode-se por tanto ver que diferentes CSS^!s podem ter funcionalidade di-

ferente, dependendo da revisão especifica do firmware de armazenamento de controlo que receberem. 0 SMF (20) armazena o numero de revisão de hardware de cada CSS. A revisão de hardware determina a revisão de firmware a ser usada para carregar o armazenamento de controlo desse CSS.

Referindo-nos A Figura 6, o bloco 100 indica a rotina de firmware que está armazenada na ROM do SMF (20).

bloco (101) verifica se a memória principal (10 a 12) tem apoio de bateria de reserva e armazena essa informação numa localização da RAM (20-44) do SMF.

bloco (102) armazena um indica₇ dor num registo do microprocessador (20-2) do SMF. 0 indica_ dor é a localização na RAM (20-44) do SMF que armazena a in_ formação de controlo para uso subsequente. 0 SMF (20) exibe então as palavras RAMWARE INCIADO na consola de visuali zação 34 do SMF, na impressora auxiliar (32) e/ou na conso1 a remota (42) .

bloco (106) verifica as portas que estão disponíveis. 0 interface do enlace comum do sis tema de cada CSS tem duas portas. Os dois CSS' s (3 e 5) mos_ trados na Figura 1 teriam quatro portas. 0 bloco (106) envia um comando de leitura a cada porta para enviar o conteú_ do do registo de síndroma para o SMF (20). 0 presente con junto de bits no registo de síndroma indica que a CPU está disponível. A Porta 0 é identificada por um número de ca nal de hexadecimal 00, a Porta 1 por um número de canal de hexadecimal 01, a Porta 2 por um número de canal de hexade cimal 02 e a Porta 3 por um número de canal de hexadecimal 03.

bloco (106) também lê os bits de revisão de hardware do registo de síndroma. Estes bits indicam a revisão para a qual o CSS está construído. Os bits são armazenados na RAM (20-44) do SMF para uso mais tarde.

bloco de decisão (108) determina se estão disponíveis algumas portas e, se não estão, aborta a operação por meio do bloco (110). Será exposta uma mensagem indicando que há um problema que requer interven ção de operador.

bloco (112) selecciona o número de canal do disco que armazena o firmware de armazenamento de controlo. 0 SMF (20) armazena esse numero de canal numa localização da RAM (20-44) do SMF. Há a opção de usar um ou outro dos dois canais do CSS para receber a carga de firmware da memória principal (10 a 12). Se o primeiro canal (porta) não está disponível, então a tentativa para carregar o firmware é feita através do outro canal (porta).

bloco (114) armazena o endereço de arranque da memória principal na RAM (20-44) do SMF. Esta é a localização de memória principal na qual é armazenada a primeira palavra recebida de firmware de armazenameji to de controlo. Tipicamente o endereço seria hexadecimal 1000. Contudo, qualquer endereço pode ser armazenado, pa£ ticularmente se a memória principal (10 a 12) tem apoio de bateria de reserva.

bloco (116) envia uma série de comandos do SMF para o controlador de disco ou diskette, que controla o disco que armazena o firmware de armazenamento de controlos. Estes comandos incluem informação que indica o numero de cilindro.' o numero de pista, o numero de sector e, se a informação estã armazenada num disco flexí vel, também a densidade de bytes. 0 numero de revisão de firmware é achado usando o número de revisão de hardware do CSS proveniente duma tabela de consulta lida do dispositivo de disco ou diskette. Este é usado para gerar o nome do trajecto da carga de firmware armazenada no dispositivo. Este nome do trajecto é usado pelo controlador de disco para localizar a informação de carga de firmware armaze nada na superfície do dispositivo.

Se hã apoio de bateria de reserva da memória principal, os comandos vão chamar a transferência de páginas, tipicamente 2048 bytes por página. Se não há apoio de bateria de reserva da memória principal, então os comandos vão chamar a transferência de todas as palavras de firmware de armazenamento de controlo.

Se o número de revisão de firmware é acahdo. então as palavras de firmware de armazenamento de controlo serão armazenadas na memória principal (10 a 12) partindo, tipicamente, do endereço hexadecimal 1000.

Se existe o apoio de bateria de reserva, então qualquer erro causaria apenas que a página em questão fosse transferida de disco. Se não há apoio de bateria de reserva, então a transferência é toda suspeita se forem encontrados quaisquer erros. A consola de visualização (34) indicará no bloco (120) que o firmware de armazenamento de controlo está completamente caregado na memória principal (10 a 14).

bloco (122) fixa o bit de repetição num registo no microprocessador (20-2) do SMF para indicar que esta é a primeira tentativa de carregar o armazemaneto de controlo (3-2). 0 bloco (122) exibe então na consola de visualização (34) o número de canal de todas as

portas de CSS que estão disponíveis.

bloco de decisão (124) aborta para a saída (110) se nenhumas portas estiverem disponíveis.

bloco (126) seleccionará e exibirá o número de canal da porta do CSS através da qual os bytes de firmware de armazenamento de controlo são transferidos, provenientes da memória principal (10 a 12). A ordem de prioridade é: números de canal de hexadecimal 00, 02, 01, 03. Esta ordem de trajectos para carregar cada armazenamento de cojn troI o.

No bloco (128) o SMF (20) envia um comando à memória principal (10 a 12) para ler e limpar a sua situação e os registos de ID (identificação). 0 registo de situação da memória principal é assim limpo para armazenar os resultados de mais diagnósticos.

bloco de decisão (130) indica um aborto para a saída (110) se os registos de situação da memória principal e de ID não puderem ser limpos. Isto indica uma deficiência da memória principal que requer intervenção de operador.

bloco (132) arranja uma palavra de controlo de situação de memória que é armazenada na RAM (2044) do SMF. Os bits indicam se está instalado um novo tipo de memória, se a memória está intercalada, se houve um erro não corrigível na memória principal (10 a 12). se esta é a prime_i_ ra passagem através do firmware. se a repetição falhou, e se esta é uma repetição de recarga da memória principal.

bloco (134) inicia a transferência dos bytes de firmware de armazenamento de controlo da memória principal (10 a12) para o armazenamento de controlo (3-2) através da porta seleccionada. 0 SMF (20) gera primeiro

um comando para indicar a sequência de modo de carga. Depois o SMF gera um comando que fornece o endereço de arranque de armazenamento de controlo, tipicamente hexadecimal 0000. 0 endereço de arranque pode ser qualquer valor no caso de ser carregada apenas uma parte do armazenamento de controlo.

bloco de decisão (136) ramifica para o bloco de repetição (177) se não hà resposta da CPU endereçada. Se após uma repetição não hà ainda resposta da CPU, então o firmware derivará para a próxima porta disponível, isto é, porta 0 para a porta 1 ou porta 2 para a porta 3.

Se a operação de CPU através da porta 0 não responde após uma repetição, é então enviada uma limpeza de mestre que suspende esse relógio de CPU e é feita uma repetição através da porta 1.

bloco (138) transfere butes de armazenamento de controlo da memória principal (10 a 12) para o armazenamento de controlo. 0 SMF (20) envia um comando de leitura da memória principal para a memória principal (10 a 12) o qual inclui o número de canal de CPU. Portanto, durante o ciclo de enlace comum de segunda metade, o comando vindo da memória principal (10 a 12), inclui os quatro bytes de dados do armazenamento de controlo (uma transferência de palavra dupla), é enviada para e recebido por a CPU endereçada.

SMF (20) espera durante um tempo predeterminado, tipicamente 7 microsegundos, para a CPU receber a palavra dupla e fazer quaisquer repetições para um ciclo de enlace comum.

SMF (20) receberá um sinal de confirmação da memória principal (10 a 12) para terminar o comando, visto que o SMF (20) não receberá as palavras de dados da memória.

I,

A operação normal é para uma unid_a de enviar um comando de pedido de memória com um endereço de memória principal e o seu próprio número de canal que a memó ria principal confirma. A memória principal gera um comando de cilco de enlace comum de segunda metade com o conteúdo da localização da memória principal endereçada e o número de canal da unidade que faz o envio. A unidade que recebe envia um sinal de confirmação que é recebido pela memória principal, que indica que os dados foram recebidos.

bloco (140) lê os registos de situação da memória principal e de ID para verificar se há erros na transferência da memória principal (10 a 12) para o armazenamento de controlo (3-2), Se a ID da memória principal indica uma memória intercalada, então é examinada a palavra de situação de cada memória.

c‘ V bloco de decisão (142) inicia uma repetição derivando para o bloco (144) se não há erro. Se há um erro, o bloco de decisão (142) aborta através do blo co (110).

bloco (144) armazena os bits de erro e repetição da memória principal (10 a 12) na RAM (20-44) do SMF.

bloco de decisão (148) faz teste para verificar se há erro não corrigível (vermelho) de memória principal e o bloco (146) expõe a ocorrência do erro vermelho no consola de visualização (34).

bloco de decisão (160) testa se o bit de repetição de recarga da memória principal está fixado e se assim é aborta a operação no bloco (168).

bloco (162) fixa o bit de repetição de recarga da memória se aquele não foi anteriormente fi-66-

xado.

bloco (164) recarrega então a memória principal (10 a 12) a partir de disco como no bloco (116). Como antes, se hã apoio de bateria de memória principal, a transferência é em bloco, portanto o endereço de arranque da memória principal é o da página anterior que estava com erro. Se não há apoio da bateria, então a totalidade do firmware de armazenamento de controlo é enviada do disco para a memória principal (10 a12).

bloco de decisão (166) testa novamente se os dados foram encontrados em disco. Se não foram, então o bloco (168) faz expor um aborto de carga de ramware e o firmware sai no bloco (259). De notar que qualquer abo£ to do lboco (110) sai através dos blocos (168) e (259).

Se o bloco de decisão (166) indica que os dados foram encontrados no disco e armazenados na memória principal (10 a 12). então o bloco (170) expõe o facto de que a memória principal (10 a 12) está carregada. 0 bloco (133) deriva então para o bloco (134) e a operação é repetida.

J (' Se o bloco de decisão (148) indica que não houve um erro vermelho, então o bloco (150) rearma o bit de repetição de recarga da memória principal se fixado.

bloco de decisão (152) indica se i a memória principal (10 a 12) é uma memória de novo estilo e se o for o bloco de decisão (154) ensaia o bit de falha de repetição vindo da memória principal (10 a 12), que indica se esta é uma falha de repetição para enviar dados, depois o bloco (177) inicia uma repetição.

Se o bloco de decisão (152) indica uma memória do velho estilo que não tem um bit de repetição então no bloco (156) o SMF (20) envia um comando para leitu-67-

ra do registo de síndroma da porta que foi usada para fazer a carga.

bloco de decisão (158) ensaia se o conteúdo do registo de síndroma foi recebido pelo SMF (20). Se o conteúdo não foi recebido, então o bloco (177) inicia uma repetição. Doutro modo, o bloco de decisão (172) ensaia o bit de erro de carga do registo de síndroma. Se está fixado então o bloco (176) exibe o erro de carga na consola de visualização. (34).

bloco de decisão (178) inicia a operação de repetição testando se o bit de repetição na localização da RAM (20-44) do SMF está fixado. Se o bit de repetição não está fixado, então o bloco (180) fixa o bit de repetição, o bloco (182) exibe repetição de porta e o bloco (133) deriva para o bloco (134) para repetir a carga do armazenamento de controlo (3-2).

Se o bloco de decisão (178) indica que o bit de repetição está fixado, então o bloco (184) exibe repetição de porta falhou e é abortada na consola de visualização (34).

bloco (186) então rearma o bit de repetição de porta e o bloco (188) envia um sinal de limpeza de mestre à porta activa para suspender a sua CPU.

bloco (190) retira o número de canal de porta falhada da lista de portas disponíveis.

bloco de decisão (192) ensaia para verificar se a segunda porta do CSS foi se 1eccionada. Se não foi. então o bloco (194) selecciona a segunda porta.

bloco de decisão (196) ensaia para verificar se a segunda porta está disponível. Se não está,

o bloco de decisão (198) ensaia para verificar se o segundo CSS tem uma porta disponível. Se uma porta do segundo CSS não está disponível, então o bloco de decisão (208) ensaia para verificar se está disponível qualquer porta. Se não houver portas disponíveis, então o bloco (121) origina uma derivação para o bloco (122) que expõe não haver portas disponíveis.

bloco de decisão (123) verifica que não há portas disponíveis, e o bloco (110) origina um abortamento da carga.

Se o bloco de decisão (198) indicasse que o segundo CSS tinha uma porta disponível, então o bloco de decisão (200) verificaria se a porta estava seleccionada. Se a porta tivesse sido anteríormente se 1 eccionada, então o bloco (207 ) se 1eccionaria a porta com o número de canal imediatamente mais baixo.

Se o bloco de decisão (200) indica que a porta do segundo CSS não foi anteriormente seleccionada, então o bloco (202) selecciona a porta do segundo CSS que tem o número de canal mais baixo.

bloco de decisão (204) verifica se essa porta está disponível. Se não está, o bloco (206) selecciona a outra porta do segundo CSS.

Se os blocos de decisão (196) ou (204) indicam que uma porta está disponível ou se o bloco (206) seleccionou uma porta, então o bloco (216) armazena esse número de canal de porta na RAM (20-44) do SMF.

Se o bloco de decisão (210) acha que o armazenamento de controlo (3-2) não está completamente carregado, então o bloco (212) faz com que a página de dados seguinte seja lida da memória principal (10 a 12) e armazenada no armazenamento de controlo (3-2) se a memória principal

(10 a 12) tiver apoio de bateria. Se não tiver, eutão a carga completa de firmware de armazenamento de controlo é lida do disco e armazenada na memória principal.

bloco (214) obtem o número de canal da porta activa e o bloco 216 armazena o número de canal na RAM (20-44) do SMF.

bloco (218) imprime o número do canal da porta seleccionada e o bloco (133) deriva para o bl£ co (134) para armar o CSS no modo de carga e armazenar o endereço de arranque do armazenamento de controlo no contador (3-4).

Se o bloco de decisão (210) verifica que os armazenamentos de controlo estão carregados, então o bloco (220) arranja um canal de trabalho na RAM (20-44) do SMF para preparar para a operação de verificação do armazenamento de controlo.

bloco (222) arranca com a operação de verificação enviando dois comandos, um comando de rearmar o modo de carga que tem um código de função de hexadecimal 0F, e um comando de porta em linha tendo um código de função de hexadecimal 0B. A CPU lê os dados de armazenamento de controlo, verifica a paridade e faz uma soma de verificação.

bloco de decisão (224) verifica se o interface do enlace comum do sistema confirmou os comandos. Se foi recebida uma resposta de erro, então o bloco (177) deriva para o bloco (178) para uma operação de repetição. Se não resultou nenhum erro no bloco de decisão (224) então o bloco (226) suspende mais funcionamento do SMF (20) durante 10 mi 1isegundos para assegurar que a operação de verificação é completada pela CPU.

-700 bloco (228) envia um comamdo à porta activa para enviar o conteúdo do registo de síndroma para o SMF (20).

bloco de decisão (230) verifica se o conteúdo do registo de síndroma foi recebido pelo SMF (20). Se o conteúdo foi recebido, então o bloco de decisão (232) verifica se o bit de ocupado está fixado. Se o conteúdo do registo de síndroma não foi recebido ou o bit de ocupado estava fixado, então o bloco (244) expõe verificação falhada na consola de visualização (34) e o bloco (246) envia um sinal de limpeza de mestre à porta activa. 0 bit de ocupado permanece fixado se a operação de verificação não foi completada comsucesso.

bloco de decisão (248) verifica se o bit de repetição de erro na RAM (20-44) do SMF está fixado. Se o bit de repetição de erro está fixado indicando que esta é a segunda falha de verificação, então o bloco (252) rearma o bit de porta disponível na RAM (20-44) do SMF e o SMF (20) procura outra porta. Se o bloco de decisão (248) indica que o bit de repetição de erro de verificação não está fixado, então o bloco (250) fixa-o.

Se o bloco de decisão (232) indica que o bit de ocupado não está fixado, então o bloco (234) expõe porta carregada na consola de visualização (34). 0 bloco (236) fixa o bit de porta usada na RAM (20-44) do SMF para uso mais tarde.

bloco (238) rearma o número de canal da porta através da qual o armazenamento de controlo foi carregado com sucesso.

bloco (240) rearma a primeira bandeira de porta armazenada na RAM (20-44) do SMF. 0 bloco de decisão (242) verifica se todos os números de canal de

-71Μ

portas foram usados. Se não foram, então o bloco (227) deriva para o bloco (228) para verificar os registos de síndroma das outras portas.

Se o bloco de decisão (242) indica que as bandeiras de porta armazenadas na RAM (20-44) do SMF não estão todas limpas, então o bloco (227) deriva para o bloco (228) para ler o registo de síndroma.

Se as bandeiras de porta estão todas limpas, o bloco de decisão (254) ensais a RAM do SMF para determinar se algumas portas estão disponíveis para repetição. Se uma porta está disponível para repetição, então o bloco (121) deriva para o bloco (122) para iniciar uma repetição da porta a requerer repetição e que tem o número de canal mais baixo.

Se o bloco de decisão (254) nenhuma porta necessitar repetição, isto é, se todos os armazenamentos de controlo estiverem carregados, então o bloco (256) armazena a informação de que o número de canal da porta estava carregado.

bloco de decisão (258) testa as palavras na RAM (20-44) do SMF que armazenam o número de revisão dos interfaces de enlace comum do sistema para os dois CSS’s. Se os dois números de revisão são iguais,'então o bloco (264) actualiza a consola de visualização 34 com essa informação. que indica que todos os armazenamentos de controlo estão carregados.

bloco (266) inicia o teste de lógica de qualidade das CPU‘s, o bloco (268) conclui a rotina de carga firmware colocando-a fo.ra-de-1 inha e o bloco (270) especifica o final da rotina de carga. e o SMF fica disponível para a próxima operação.

Se o bloco de decisão (258) indica que os dois números de revisão não são iguais, então o bloco (260) lê o novo número de revisão de hardware para o segundo CSS. 0 bloco (262) substitui o número de revisão do primeiro CSS pelo número de revisão do segundo CSS na localização da RAM (20-44) do SMF. 0 bloco (111) deriva então para o bloco (112) para carregar o armazenamento de controlo do segundo CSS com o firmware para o novo número de revisão. 0 CSS (3) teria o seu firmware de armazenamento de controlo para uma revisão e o CSS (5) teria o seu firmware de armazenamento de controlo para uma segunda revisão, dando ao CSS (3) diferentes personalidades.

Diagrama de Temporização

A Figura 7 mostra um diagrama de temporização da operação de carga e verificação do armazenamento de controlo (3-2) usando a porta 0, número de canal hexadecimal 00 do interface de enlace comum do sistema 2-10A. 0 diagrama de temporização da operação de carga e verificação quando é usada a porta 1 é semelhante. A única diferença é que os sinais P1XXXX substituem os sinais POXXXX no diagrama de temporização da Figura 7.

SMF (20) gera um sinal BSMCLR de enlace comum limpo através do enlace comum do sistema (2) que inicializa todos os subsistemas. Em particular, o bordo final do sinal BSMCLR inibe o sinal POMSYN que por sua vez empata a CPUO (4-2) e a CPU1 (6-2) fazendo parar o contador em anel de relógio (não mostrado) no gerador de temporização (3-8). A CPUO (4-2) é inibida para a operação de carga mas activada para a operação de verificação, dado que a CPUO (4-2) verificará a paridade dos sinais de armazenamento de controlo que

recebe.

SMF envia o comando de porta de escrita da Figura 5B para o enlace comum do sistema (2) com um número de canal de hexadecimal 00 e o código de função de hexadecimal OD. 0 número de canal, hexadecimal 00, activa a lógica CNTL 0 (2-15) Figura 3. 0 cóidgo de função hexadecimal 00 gera o sinal POCSLD da carga de armazenamento de controle. 0 sinal POCSLD é aplicado ao controlo de carga de armazenamento de controlo (3-6) o qual gera o sinal PXCSLD que controla a operação de carga do armazenamento de controlo e o sinal PXCSLV que controla a operação de carga e verificação. Queiram notar que os sinais PXCSLD e PXCSLV são gerados se o número de canal endereçar ou a porta 0 ou a porta 1.

SMF envia a seguir um comando de contador de endereços de carga na forma da Figura 5B incluindo o número de canal, hexadecimal 00, e o código de função hexadecimal 11. A CNTL 0 (2-15) é responsiva aos sinais de código de função para gerar o sinal de endereço de carga POLADD e o sinal de sincronismo de carga POLSYN.

sinal de sincronismo de carga POLSYN é aplicado ao gerador de temporização (3-8) para iniciar o anel de temporização do armazenamento de controlo na geração de sinais de contagem CST1 a CST5. Os sinais PXCSLD e CST5 geram o sinal de relógio CSACLK que é obtido e aplicado ao contador (3-4). 0 sinal PXLADD é gerado pelo sinal POLADD sendo aplicado ao controlo de carga (3-6). 0 sinal PXLADD é aplicado ao contador (3-4) para fixar o contador no valor do campo de dados do comamdo de endereços de carga, neste exemplo hexadecimal 0000. 0 SMF (20) envia então uma série de comandos na forma de como mostrada na Figura 5C para a memória principal (10 a 12). 0 campo de endereços contém a localização na memória principal (10 a 12) de cada palavra dupla (32 bits) do armazenamento de controlo (3-2). 0 campo de dados contém o número de canal da porta CPU receptora, neste exem-744

plo. hexadecimal 00. Isto é, o SMF (20) gera um comando de leitura de memória e os dados lidos da memória principal são enviados para a CPUO (4-2).

comando de ciclo de enlace comum dê segunda metade inclui o número de canal hexadecimal 00 da CPUO (4-2) no campo de endereços e o conteúdo da localização de memória principal endereçada no campo de dados.

sinal POLSYN inicia o anel de tem porização para cada ciclo de enlace comum de segunda metade. A palavra dupla recebida da memória principal (10 a 12) via receptores (2-30), FIFO (2-34). registo (2-12), registo (2-14) é armazenada no registo de carga 0 (4-14) à hora CST1. Os sinais de activação de escrita CSWE1 a CSWE4 são gerados à hora CST4 para escrever o conteúdo do registo (4-14) no armazenamento de controlo (3-2), no endereço especificado pelo contador 3-4. 0 sinal CSACLK é gerado à hora CST5 para incrementar o contador (3-4). 0 armazenamento de controlo (3-2) é activado pelo sinal CSWE1 para escrever a primeira palavra dupla, CSWE2 para a segunda palavra dupla. CSWE3 para a terceira palavra dupla e CSWE4 para a quarta palavra dupla. 0 contador (3-4) é incrementado por cada comando de ciclo de enlace comum de segunda metade para escrever as quatro palavras duplas seguintes na localização especificada do armazenamento de controlo (3-2).

SMF (20) envia um comando de rear. mar o modo de carga, Figura 5B com código de função, hexadecimal OF, o número de canal, hexadecimal 00, depois do armazenamento de controlo (3-2) estar completamente carregado. Isto tem o resultado de a CNTL 0 (2-15) rearmar o sinal POCSLD. Este rearma o sinal PXCSLD e gera o sinal PXACLR de limpeza do contador (3-4) no controlo de carga (3-6).

SMF (20) envia um comando de porta em linha na forma como mostrado na Figura 5B, que inclui o

-75número de canal de hexadecimal 00 e o código de função de hexadecimal 0B. Este comando reinicia o controlo de sincr. de mestre POMSYN e também gera o sinal de relóigo CSACLK que, em conjunção com o sinal PXACLR, rearma o contador de endereços (3-4) para hexadecimal 0000.

sinal POMSYN inicia o contador de anel para gerar o sinal cíclico P0TME4 que, por sua vez, gera o sinal CSACLK para incrementar o contador (3-4). 0 conteúdo de cada localização endereçada do armazenamento de controlo (3-2) é carregado nos registos (4-12) e (3-10) até o sinal CSDONE ser gerado indicando que todo o armazenamento de controlo (3-2) foi verificado.

SMF (20) espera durante dez milisegundos depois de enviar o comando de Porta Em-Linha, para enviar um comando de leitura de registo de síndroma. Este período deve ser tempo suficiente para completar com êxito a operação de verificação. 0 comando de leitura de registo de síndroma inclui o número de canal, hexadecimal 00, e o código de função, hexadecimal 00. 0 conteúdo do registo de síndr£ ma (2-13) é enviado para o enlace comum do sistema (2) via registos (2-14), (2-11) e excitadores (2-32). 0 SMF (20) examina o bit de ocupado que é fixado pelo sinal POCSBY. Se o bit de ocupado está fixado, então a carga de armazenamento de controlo não foi completada com sucesso. Nesse caso, o SMF (20) pode repetir a operação de carga e verificação através da mesma porta 0 ou tentar carregar através da porta 1 enviando o comando de carga com um número de canal de hexadecimal 01.

As seguintes equações são as equações de Boole dos sinais da realização preferida. Como na Figura 7, só os sinais da porta 0 são mostrados como iguais a POXXXX. Equações semelhantes na forma do sinal P1XXXX, que se aplicam à porta 1, não são mostradas, uma vez que é óbvio para uma pessoa comummente conhecedora relacionar os sinais

-76f í I l

de lógica de porta 0 com porta 1.

sinal de inibição POINHS inibe o sinal de sincr. de mestre POMSYN de ciciar depois do bordo final do sinal BSMCLR, desactivando desse modo a CPU 0 (4-2).

POINHS = BSMCLR sinal POINHS é rearmado pelo comando de Porta em Linha, que tem um código de função de hexadecimal OB para reiniciar o sinal POMSYN.

POINHS = FOCMEN . T7 . 20 . ΣΤ . 22 . BTMCLR sinal POCSLD é fixado pelo comando de modo de carga. que tem o código de função de hexadecimal 0D.

POCSLD = POINHS . FOCMEN . T9^- . 20 . 21 . ΣΣ onde o sinal FOCMEN indica um ciclo de SMF confirmado para o número de canal hexadecimal 00 com sinal de endereço ΤΕΓ e sinal

sinal POCSLD é rearmado pelo comando de rearmar modo de sarga. que tem um código de função de hexadecimal 0F.

POCSLD = FOCMEN (T7 + TU + 7T + 22)

PXCSLD = POCSLD + P1CSLD

sinal POLADD é fixado pelo comando de endereço de carga, que tem o código de hexadecimal 11.

POLADD = FOCMEN . 19 . TH . 7T . 77 sinal POLADD é rearmado no fim do ciclo do enlace comum do sistema 2.

sinal POLSYN é também fixado pelo código de função hexadecimal 11 e cicia cada comando de leitura SHBC do enlace comum do sistema (2) para o qual é fixado o sinal de modo de carga POCSLD.

POLSYN = POCSLD . POINHS . FOCMEN . 19 . 7Π . 7T . 77 + POCSLD . POINHS . 'FOCMEN . DOSHBA

Quando o sinal DOSHBA é fixado para cada ciclo do FIFO (2-34), este recebe o número de canal hexadecimal 00 para um comando de SHBC.

sinal PXCSLV é fixado tanto para a operação de carga como para a de verificação, e rearmado pelo sinal de rearmar POCSRT.

PXCSLV = POCSLD + PXCSLV . RTCSKT . 77MCL'R sinal CSACLK é ciciado durante o modo de carga como segue:

CSACLK = PXCSLD . CST5

Durante o modo de verificação:

CSACLK = PTTSH) . P0TME4 . PTOSEL.

sinal PTOSEL é o sinal de selecção da CPUO (4-2).

sinal CSACLK é inibido no fim do sinal de verificação pelo sinal CSDONE.

sinal PXACLR activa a rearmação do contador de endereços (3-4) no início do modo de verificação.

PXACLR

POCSVF . P0CS’RT . PXTSlD.

PXCSLV.

sinal PXACLR é rearmado pelo s_[ nal POCSVF que se fixa como segue. 0 sinal PXMCLR executa a função de limpeza de mestre.

POCSVF = CSACLK . PTOSEL . PXACLR . POCSRT . PWLR

PTOSEL = PXMCLR + POCSLD . PTCSTV + PTOSEL . PXCSL V

O sinal POCSRT rearma o sinal POCSVF.

Sinal de rearmar POCSRT = P0TME4

PTOSEL . PXCSVF . PXLITSk . P'XVTER . CSDONE sinal PXLDER indica um erro de carga e o sinal PXVFER indica um erro de verificação.

sinal de ocupado POCSBY indica que a porta 0 está a executar uma função e não está dispon_í_ vel para comandos do enlace comum do sistema 2.

POCSBY = PXCSLV + POINHS

Se o sinal de rearmar POCSRT não fixa indicando um erro de carga ou verificação, então o sj_ nal PXCSLV permanece fixado. Portanto, o sinal de ocupado POCSBY não é rearmado e permanece no registo de síndroma (2-13).

SMF (20) envia um comando de leitura do registo de síndroma, cõdigo de função hexadecimal 00, para gerar o sinal POSSYE.

POSSYE = FOSHEN . TU . 7T . 77 sinal POSSYE activa a saída do registo de síndroma (2-13).

Os sinais de activação de escrita de armazenamento de controlo CSWE1-4 são gerados no conta dor (3-4).

Um contador interno no contador (3-4) gera os sinais CSADGO e CSADG1 (não mostrados) que têm quatro estados, e é incrementado a cada comando de SHBC. 0 sinal PXLDER índica que não foi detectado nenhum erro de carga.

CSWE1 = PXCSLD . 7XTÁUD . USAUGO . USAD'G! .

CST4 . PXLDER'

CSWE2 = PXCSLD . PXCADD . CSADGO . CSADG1 .

CST4 . FXIDER

CSWE3 = PXCSLD . PXLADD . CSADGO . 'CSTVDG! .

CST4 . PXLDER

CSWE4 = PXCSLD . ΡΧΓ7Π5Ό' . CSADGO . CSADG1 .

CST4 . PXLDER

Embora a invenção tenha sido particularmente mostrada e descrita com referência a uma rea lização preferida da mesma, será compreendido pelos versa dos na técnica que as precedentes e outras alterações de forma e detalhes podem ser feitas na mesma sem afastamento do espírito e âmbito da invenção.

Claims (9)

1. REIVINDICAÇÕES:

   1^ρ. - Aparelho próprio para carregar um armazenamento de controlo com firmware, caracterizado por compreender:

   meios de gestão próprios para gerarem uma série de comandos;

   meios de armazenamento de controlo que se acham ligados aos referidos meios de gestão e que incluem meios de registo de endereços que respondem a uma primeira série de comandos de maneira a efectuarem a inicia 1ização dos referidos meios de registo de endereços;

   meios de memória que se acham ligados aos referidos meios de gestão e aos referidos meios de armazenamento de controlo e que a uma segunda série dos referidos comandos de maneira a lerem o referido firmware e gerarem um primeiro comando para cada um dos comandos da referida segunda série de comandos, incluindo cada um dos referidos primeiros comandos uma unidade do referido firmware; e respondendo os referidos meios de armazenamento de controlo a cada um dos referidos primeiros comandos de maneira a armazenarem a referida unidade do referido firmware num local do referido armazenamento de controlo e_s pecificado pelos referidos meios de registo de endereços, sen_ do os referidos meios de registo de endereços incrementados em resposta a cada um dos referidos primeiros comandos.
2. 2². - Aparelho de acordo com a rej_ vindicação 1, caracterizado por os referidos meios de armazenamento de controlo responderem a uma terceira série de comandos de maneira a efectuarem a verificação de cada uma das referidas unidades de firmware armazenados no referido armazenamentos de controlo.
3. 3⁹. - Aparelho de acordo com a reivindicação 1, caracterizado por cada um dos referidos comandos incluir um número de canal especificando um subsistema e um código de função especificando uma operação que o referido subsistema deve executar.
4. 4⁹. - Aparelho de acordo com a rej_ vindicação 4, caracterizado por os referidos meios de armazenamento de controlo compreenderem:

   meios de descodificação que não são próprios para receberem um primeiro comando da referida primeira série de comandos e que são activados por um primeiro número de canal de maneira a descodificarem um primeiro código de função e a gerarem um sinal de carga num primeiro estado, um sinal de ocupado, e um sinal de carga e verificação, sendo o referido sinal de ocupado armazenado num registo.
5. 5⁹. - Aparelho de acordo com a reivindicação 5, caracterizado por os referidos meios de armazenamento de controlo compreenderem também:

   os referidos meios de descodificação que são próprios para receberem um segundo comando da referida primeira série de comandos e que são activados pelo referido pH meiro número de canal de maneira a descodifiçarem um segundo código de função a fim de gerarem um sinal de endereço e um sinal de sincronização;

   meios de temporização que respondem ao referido sinal de sincronização de maneira a gerarem um sinal de reló83- gio; e respondendo os referidos meios de registo de endereços ao referido sinal de carga no referido primeiro estado e ao referido sinal de relógio de maneira a efectuarem a inicialização dos referidos meios de registo de endereços.
6. 6^Q. - Aparelho de acordo com a re_i_ vindícação 6, caracterizado por cada um dos comandos da referida segunda série de comandos incluir o referido número de canal, sinais de controlo especificando uma operação de leitura da memória, e um endereço especificando uma localização nos referidos meios de memória.
7. 7⁹. - Aparelho de acordo com a reivindicação 7. caracterizado por os referidos meios de memória serem activados pelos referidos sinais de controlo de cada um dos comandos da referida segunda série de comandos de maneira a lerem a referida localização e gerarem cada um dos referidos primeiros comandos incluindo o conteúdo da referida localização e o referido primeiro número de canal.
8. 8⁹. - Aparelho de acordo com a reivindicação 8. caracterizado por os referidos meios de descodificação responderem ao primeiro número de canal de cada um dos comandos da referida série de primeiros comandos de manej, ra a gerarem uma sequência do referido sinal de sincronização.
9. 9⁹. - Aparelho de acordo com a reivindicação 9, caracterizado por os referidos meios de temporização responderem â referido sequência do referido sinal de sincronização de maneira a gerarem uma sequência do referido sinal de relógio.

   -8410^s. - Aparelho de acordo com a reivindicação 10, caracterizado por os meios de contagem de endereços serem incrementados pela referida sequência do referido primeiro sinal de relógio de maneira a gerarem uma sequência de sinais de endereços sequenciais.