JP2664950B2 - 入出力処理装置 - Google Patents
入出力処理装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入出力処理装置に関するもので、特に階層
FW化された入出力処理装置の制御記憶へのFWロード制御
に関する。
FW化された入出力処理装置の制御記憶へのFWロード制御
に関する。
［従来の技術］ 第３図の参照して、従来の入出力処理装置を説明す
る。
る。
まず、FWロード命令が、信号線730を介して、FW格納
制御部620に送られる。FW格納制御部620は、それに応じ
て信号線770を介して、データ格納制御部580にFWロード
要求を行う。データ格納制御部580は、データ記憶部660
にFWロード用データパス810を介してデータ格納指示を
し、第２の記憶装置520にFWデータ要求を行う。第２の
記憶装置520は、それに応じてFWロード用データパス810
を介してデータ記憶部660にFWデータを送る。データ記
憶部660は、送られてきたFWデータを格納する。以上の
動作を別の制御記憶550,560,570にも順番に行う。そし
て、全制御記憶がFWロードを完了すると、データ転送用
データパス860,871〜87nを用いて、通常のデータ転送を
行うようになっていた。
制御部620に送られる。FW格納制御部620は、それに応じ
て信号線770を介して、データ格納制御部580にFWロード
要求を行う。データ格納制御部580は、データ記憶部660
にFWロード用データパス810を介してデータ格納指示を
し、第２の記憶装置520にFWデータ要求を行う。第２の
記憶装置520は、それに応じてFWロード用データパス810
を介してデータ記憶部660にFWデータを送る。データ記
憶部660は、送られてきたFWデータを格納する。以上の
動作を別の制御記憶550,560,570にも順番に行う。そし
て、全制御記憶がFWロードを完了すると、データ転送用
データパス860,871〜87nを用いて、通常のデータ転送を
行うようになっていた。
［発明が解決しようとする課題］ しかしながら、上述した従来の入出力処理装置は、制
御記憶にFWデータを格納する時は、各制御記憶に対し
て、通常のデータ転送に使われるデータパス以外の個別
のデータパスを使って、別々に格納しなければならない
ため、時間がかかり、HW量も大きいという欠点がある。
御記憶にFWデータを格納する時は、各制御記憶に対し
て、通常のデータ転送に使われるデータパス以外の個別
のデータパスを使って、別々に格納しなければならない
ため、時間がかかり、HW量も大きいという欠点がある。
そこで本発明の技術的課題は上記欠点に鑑み、FWデー
タをロードするための特別なパスを設けることなく、上
階層から下階層、または下階層から上階層に順次、各階
層の制御記憶に同時にFWデータの格納を行うことによ
り、FWロード時間の短縮・システムの簡略化を行える入
出力装置を提供することである。
タをロードするための特別なパスを設けることなく、上
階層から下階層、または下階層から上階層に順次、各階
層の制御記憶に同時にFWデータの格納を行うことによ
り、FWロード時間の短縮・システムの簡略化を行える入
出力装置を提供することである。
［課題を解決するための手段］ 本発明によれば各制御記憶に格納されるFWデータを保
持する手段と、各制御記憶に格納されるFWデータを記憶
装置に送出する手段と、各制御記憶内に記憶装置よりの
データパスからデータを受取り記憶する手段と、１つの
階層の制御記憶のFWデータロード時、全制御記憶に同一
データ格納を指示する手段とを有し、各階層の制御記憶
は、同時にFWデータを格納するよう構成されていること
を特徴とする入出力処理装置が得られる。
持する手段と、各制御記憶に格納されるFWデータを記憶
装置に送出する手段と、各制御記憶内に記憶装置よりの
データパスからデータを受取り記憶する手段と、１つの
階層の制御記憶のFWデータロード時、全制御記憶に同一
データ格納を指示する手段とを有し、各階層の制御記憶
は、同時にFWデータを格納するよう構成されていること
を特徴とする入出力処理装置が得られる。
また、本発明によれば、各制御記憶に格納されるFWデ
ータを保持する手段と、各階層の制御記憶内に、入出力
装置からのデータパスからデータを受取り記憶する手段
と、データパスにFWデータを送出する手段と、１つの階
層のFWデータを格納する時に、制御記憶に対し、データ
送出及び受取りを指示する手段とを有することによりFW
ロード時に下階層の制御記憶から順次に格納するよう構
成されていることを特徴とする入出力処理装置が得られ
る。
ータを保持する手段と、各階層の制御記憶内に、入出力
装置からのデータパスからデータを受取り記憶する手段
と、データパスにFWデータを送出する手段と、１つの階
層のFWデータを格納する時に、制御記憶に対し、データ
送出及び受取りを指示する手段とを有することによりFW
ロード時に下階層の制御記憶から順次に格納するよう構
成されていることを特徴とする入出力処理装置が得られ
る。
［実施例］ 次に、本発明について図面を参照して説明する。
−第１実施例− 第１図に第１実施例のブロック図を示す。
第１の記憶装置１は、各階層の制御記憶６〜11に送出
されるFWデータを格納する。第２の記憶装置２は、全階
層の全制御記憶６〜11に記憶されるFWデータが保持して
ある。入出力処理装置３は、３つの階層から成り、第１
階層の制御記憶６は、FWデータと通常データの要求及び
格納指示を行うデータ格納制御部18とFWデータを格納す
るデータ記憶部12とから構成されており、第２・第３の
階層制御記憶７〜11は、制御記憶６の制御下により、FW
データと通常データの要求及び格納指示を行うデータ格
納制御部19〜23とFWデータを格納するデータ記憶部13〜
17とから構成されている。また、FWデータのロードや他
の入出力命令を受取り、第２の記憶装置２やデータ格納
制御部18に指示を出す命令制御部５も、入出力処理装置
３の中に位置する。入出力装置41〜4nは、入出力処理装
置３とFWロード完了後、各制御記憶６〜11の制御下に、
データパス27を使って通常のデータ転送を行う。
されるFWデータを格納する。第２の記憶装置２は、全階
層の全制御記憶６〜11に記憶されるFWデータが保持して
ある。入出力処理装置３は、３つの階層から成り、第１
階層の制御記憶６は、FWデータと通常データの要求及び
格納指示を行うデータ格納制御部18とFWデータを格納す
るデータ記憶部12とから構成されており、第２・第３の
階層制御記憶７〜11は、制御記憶６の制御下により、FW
データと通常データの要求及び格納指示を行うデータ格
納制御部19〜23とFWデータを格納するデータ記憶部13〜
17とから構成されている。また、FWデータのロードや他
の入出力命令を受取り、第２の記憶装置２やデータ格納
制御部18に指示を出す命令制御部５も、入出力処理装置
３の中に位置する。入出力装置41〜4nは、入出力処理装
置３とFWロード完了後、各制御記憶６〜11の制御下に、
データパス27を使って通常のデータ転送を行う。
次に第１実施例の動作の詳細を説明する。
FWロード命令が信号線24を介して命令制御部５に出さ
れると、命令制御部５は、信号線25を介して、データ可
能制御部18にFWロード指令を、第２の記憶装置２に、信
号線19を介して、第１階層のFWデータをデータパス26を
介して第１の記憶装置１に送るよう指示する。それに応
じてデータ格納制御部18は、第１階層の制御記憶６に記
憶されるFWデータを第１の記憶装置１にデータパス27を
介して要求し、データ記憶部12は、データ格納制御部18
の指示により、データパス27,28を介して第１の記憶装
置１から送られてきたFWデータを格納する。また、上記
送られてきたFWデータは、第１階層にいくつか制御記憶
を存在させても、同時に格納可能である。次に第２階層
の制御記憶7,8にFWデータを格納する場合第２の記憶装
置２から、第１の記憶装置１へデータパス26を介して、
第２階層のFWデータが送られ、第１階層の制御記憶６の
制御下において、第１の記憶装置１からデータパス27,2
9,30を介して送られてきたFWデータをデータ記憶部13、
14は同時に格納する。
れると、命令制御部５は、信号線25を介して、データ可
能制御部18にFWロード指令を、第２の記憶装置２に、信
号線19を介して、第１階層のFWデータをデータパス26を
介して第１の記憶装置１に送るよう指示する。それに応
じてデータ格納制御部18は、第１階層の制御記憶６に記
憶されるFWデータを第１の記憶装置１にデータパス27を
介して要求し、データ記憶部12は、データ格納制御部18
の指示により、データパス27,28を介して第１の記憶装
置１から送られてきたFWデータを格納する。また、上記
送られてきたFWデータは、第１階層にいくつか制御記憶
を存在させても、同時に格納可能である。次に第２階層
の制御記憶7,8にFWデータを格納する場合第２の記憶装
置２から、第１の記憶装置１へデータパス26を介して、
第２階層のFWデータが送られ、第１階層の制御記憶６の
制御下において、第１の記憶装置１からデータパス27,2
9,30を介して送られてきたFWデータをデータ記憶部13、
14は同時に格納する。
そして、次に、第３階層の全制御記憶9,10,11にFWデ
ータを格納するが、その場合においても、第２記憶装置
２から、第１の記憶装置１へデータパス26を介して、第
３階層のFWデータが送られ、第１階層の制御記憶６の制
御下において、第１の記憶装置１から、データパス27,3
1,32,33を介して送られてきたFWデータをデータ記憶部1
5、16、17は同時に格納し、全階層の全制御記憶６〜11
へのFWロードは完了する。
ータを格納するが、その場合においても、第２記憶装置
２から、第１の記憶装置１へデータパス26を介して、第
３階層のFWデータが送られ、第１階層の制御記憶６の制
御下において、第１の記憶装置１から、データパス27,3
1,32,33を介して送られてきたFWデータをデータ記憶部1
5、16、17は同時に格納し、全階層の全制御記憶６〜11
へのFWロードは完了する。
そして、この入出力処理装置３は、レディ状態とな
り、CPUからの入出力命令を持ち、入出力命令が来た
ら、全制御記憶６〜11の制御の元に、データパス27を使
って入出力装置41〜4nと、第１の記憶装置１の間で、デ
ータ転送を行う。
り、CPUからの入出力命令を持ち、入出力命令が来た
ら、全制御記憶６〜11の制御の元に、データパス27を使
って入出力装置41〜4nと、第１の記憶装置１の間で、デ
ータ転送を行う。
−第２実施例− 第２図は、本発明の第２実施例のブロック図である。
記憶装置10は、通常のデータ転送に使用する。
入出力処理装置20、３つの階層から成り、制御記憶4
0,50,70はFWデータと通常データの要求及び格納と送出
の指示を行うデータ格納制御部100,110,130と、データ
の格納を行うデータ記憶部160,170,190とから構成され
ており、制御記憶60,80,90は、制御記憶40,50,70の制御
下において、FWデータと通常データの要求及び格納と送
出の指示を行うデータ格納制御部120,140,150と、デー
タの格納を行うデータ記憶部180,200,210とから構成さ
れている。また、FWデータのロードや他の入出力命令を
受取り、データ格納制御部130に指示を出す命令制御部3
0も入出力処理装置20の中に位置する。
0,50,70はFWデータと通常データの要求及び格納と送出
の指示を行うデータ格納制御部100,110,130と、データ
の格納を行うデータ記憶部160,170,190とから構成され
ており、制御記憶60,80,90は、制御記憶40,50,70の制御
下において、FWデータと通常データの要求及び格納と送
出の指示を行うデータ格納制御部120,140,150と、デー
タの格納を行うデータ記憶部180,200,210とから構成さ
れている。また、FWデータのロードや他の入出力命令を
受取り、データ格納制御部130に指示を出す命令制御部3
0も入出力処理装置20の中に位置する。
入出力処理装置311〜31n中の１つの入出力装置311に
は、全階層の全制御記憶40〜90に格納されるFWデータが
保持してあり、入出力装置311〜31nは、FWロード完了後
入出力処理装置20とデータパス300を使って記憶装置10
との間で、通常のデータ転送を行う。
は、全階層の全制御記憶40〜90に格納されるFWデータが
保持してあり、入出力装置311〜31nは、FWロード完了後
入出力処理装置20とデータパス300を使って記憶装置10
との間で、通常のデータ転送を行う。
次に第２図の動作について説明する。
まず、FWロード命令が信号線220を介して命令制御部3
0に出されると、命令制御部30は、最初に第３階層の制
御記憶70の記憶部190にFWデータを格納するため、信号
線230介してデータ格納制御部130にFWロード指示を出
し、それに応じてデータ格納制御部130は、入出力装置3
11に、データパス300を介してデータ転送を起動する。
そして、入出力装置311からデータパス270,300を介して
送られてきた第３階層の制御記憶70〜90に格納されるFW
データを、データ記憶部190に格納する。そして、制御
記憶70の制御下において、第３階層の他の制御記憶80,9
0はデータパス270〜300を介してデータ記憶部160から送
られてきたFWデータをデータ記憶部200,210に格納し制
御記憶50配下の第３階層のFWロードは完了する。次に第
２階層の制御記憶へのFWデータ格納においては、第３階
層の制御記憶70の制御下において、入出力装置311から
データパス300を介して送られてきた第２階層の制御記
憶50、60に格納されるFWデータをデータ記憶部170は格
納し、データ格納制御部110は、第２階層の制御記憶60
のデータ記憶部180に、データパス250,260,300を介して
FWデータを送出する。よって第２階層のFWロードも完了
する。また、制御記憶60の配下にもつながりうる第３階
層の制御記憶に関しては、この第２階層のFWロード完了
後、制御記憶50の制御下においてFWロードが行われる。
そして最後に第１階層の制御記憶へのFWデータ格納にお
いても、第３階層の制御記憶70と第２階層の制御記憶50
の制御下において、上記と同様な動作でFWロードが完了
される。
0に出されると、命令制御部30は、最初に第３階層の制
御記憶70の記憶部190にFWデータを格納するため、信号
線230介してデータ格納制御部130にFWロード指示を出
し、それに応じてデータ格納制御部130は、入出力装置3
11に、データパス300を介してデータ転送を起動する。
そして、入出力装置311からデータパス270,300を介して
送られてきた第３階層の制御記憶70〜90に格納されるFW
データを、データ記憶部190に格納する。そして、制御
記憶70の制御下において、第３階層の他の制御記憶80,9
0はデータパス270〜300を介してデータ記憶部160から送
られてきたFWデータをデータ記憶部200,210に格納し制
御記憶50配下の第３階層のFWロードは完了する。次に第
２階層の制御記憶へのFWデータ格納においては、第３階
層の制御記憶70の制御下において、入出力装置311から
データパス300を介して送られてきた第２階層の制御記
憶50、60に格納されるFWデータをデータ記憶部170は格
納し、データ格納制御部110は、第２階層の制御記憶60
のデータ記憶部180に、データパス250,260,300を介して
FWデータを送出する。よって第２階層のFWロードも完了
する。また、制御記憶60の配下にもつながりうる第３階
層の制御記憶に関しては、この第２階層のFWロード完了
後、制御記憶50の制御下においてFWロードが行われる。
そして最後に第１階層の制御記憶へのFWデータ格納にお
いても、第３階層の制御記憶70と第２階層の制御記憶50
の制御下において、上記と同様な動作でFWロードが完了
される。
このようにして、全階層の全制御記憶40〜90にFWロー
ドが完了したら、この入出力処理装置20はレディ状態と
なり、CPUからの入出力命令を持ち、入出力命令が来た
ら、全制御記憶40〜90の制御の元に、データパス300を
使って入出力装置311〜31nと記憶装置10の間でデータ転
送を行う。
ドが完了したら、この入出力処理装置20はレディ状態と
なり、CPUからの入出力命令を持ち、入出力命令が来た
ら、全制御記憶40〜90の制御の元に、データパス300を
使って入出力装置311〜31nと記憶装置10の間でデータ転
送を行う。
［発明の効果］ 以上説明したように本発明は、各制御記憶に格納され
るFWデータを保持する手段と、各制御記憶に格納される
FWデータを記憶装置に送出する手段と、各制御記憶内に
記憶装置よりのデータパスからデータを受取り記憶する
手段と、１つの階層の制御記憶へのFWデータ格納時、全
制御記憶に同一データ格納を指示する手段とを有するこ
とにより、各階層の制御記憶が同時にかつ特別なパルス
を使用しないで、FWデータを格納でき、FWロード時間の
短縮、システムの簡単化ができる効果がある。
るFWデータを保持する手段と、各制御記憶に格納される
FWデータを記憶装置に送出する手段と、各制御記憶内に
記憶装置よりのデータパスからデータを受取り記憶する
手段と、１つの階層の制御記憶へのFWデータ格納時、全
制御記憶に同一データ格納を指示する手段とを有するこ
とにより、各階層の制御記憶が同時にかつ特別なパルス
を使用しないで、FWデータを格納でき、FWロード時間の
短縮、システムの簡単化ができる効果がある。
また、本発明は、各制御記憶に格納されるFWデータを
保持する手段と、各階層の制御記憶内に、入出力装置よ
りのデータパスからデータを受取り記憶する手段と、デ
ータパスにFWデータを送出する手段と、１つの階層のFW
データを格納する時に、制御記憶に対し、データ送出及
び受取りを指示する手段とを有し、下階層の制御記憶か
ら順次格納を行うことができ、特別なパスを使用するこ
となくFWロード時間の短縮、システムの簡単化ができる
効果がある。
保持する手段と、各階層の制御記憶内に、入出力装置よ
りのデータパスからデータを受取り記憶する手段と、デ
ータパスにFWデータを送出する手段と、１つの階層のFW
データを格納する時に、制御記憶に対し、データ送出及
び受取りを指示する手段とを有し、下階層の制御記憶か
ら順次格納を行うことができ、特別なパスを使用するこ
となくFWロード時間の短縮、システムの簡単化ができる
効果がある。
第１図は本発明の第１実施例を示したブロック図、第２
図は本発明の第２実施例を示したブロック図、第３図
は、従来の技術を示したブロック図である。 １……第１の記憶装置、２……第２の記憶装置、３……
入出力処理装置、41〜4n……入出力装置、５……命令制
御部、６〜11……制御記憶、12〜17……データ記憶部、
18〜23……データ格納制御部、24,25……信号線、26〜3
3……データパス、10……記憶装置、20……入出力処理
装置、40〜90……制御記憶、100〜150……データ格納制
御部、160〜210……データ記憶部、311〜31n……入出力
装置、30……命令制御部、220,230……信号線、240〜30
0……データパス、510……第１の記憶装置、520……第
２の記憶装置、530……入出力処理装置、540〜570……
制御記憶、580〜610……データ格納制御部、620〜650…
…FW格納制御部、660〜690……データ記憶部、700……
入出力制御部、711〜71n……入出力装置、730〜800,850
……信号線、810〜840……FWロード用データパス、860,
871,〜87n……データ転送用データパス。
図は本発明の第２実施例を示したブロック図、第３図
は、従来の技術を示したブロック図である。 １……第１の記憶装置、２……第２の記憶装置、３……
入出力処理装置、41〜4n……入出力装置、５……命令制
御部、６〜11……制御記憶、12〜17……データ記憶部、
18〜23……データ格納制御部、24,25……信号線、26〜3
3……データパス、10……記憶装置、20……入出力処理
装置、40〜90……制御記憶、100〜150……データ格納制
御部、160〜210……データ記憶部、311〜31n……入出力
装置、30……命令制御部、220,230……信号線、240〜30
0……データパス、510……第１の記憶装置、520……第
２の記憶装置、530……入出力処理装置、540〜570……
制御記憶、580〜610……データ格納制御部、620〜650…
…FW格納制御部、660〜690……データ記憶部、700……
入出力制御部、711〜71n……入出力装置、730〜800,850
……信号線、810〜840……FWロード用データパス、860,
871,〜87n……データ転送用データパス。
Claims (2)
- 【請求項１】多重化され、かつ複数の階層からなる制御
記憶を持ち、記憶装置と入出力装置間でデータ転送制御
を行う入出力処理装置において、 各階層の制御記憶に格納されるFWデータを保持する手段
と、 各階層の制御記憶に格納されるFWデータを前記記憶装置
に送出する手段と、 各階層の制御記憶内に、前記記憶装置からのデータパス
からデータを受取り記憶する手段と、 １つの階層の制御記憶へのFWデータ格納時に、全制御記
憶に同一データ格納を指示する手段とを有し、 各階層の制御記憶が同時にFWデータを格納することを特
徴とする入出力処理装置。 - 【請求項２】多重化され、かつ複数の階層からなる制御
記憶を持ち、記憶装置と入出力装置間でデータ転送制御
を行う入出力処理装置において、 各階層の制御記憶に格納されるFWデータを保持する手段
と、 各階層の制御記憶内に、前記入出力装置からのデータパ
スからデータを受取り記憶する手段と、 データパスにFWデータを送出する手段と、 １つの階層のFWデータを格納する時に、制御記憶に対
し、データ送出及び受取りを指示する手段とを有し、 FWロード時に下階層の制御記憶から順次に格納すること
を特徴とする入出力処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214789A JP2664950B2 (ja) | 1988-08-31 | 1988-08-31 | 入出力処理装置 |
| DE68926838T DE68926838T2 (de) | 1988-08-31 | 1989-08-30 | Datenverarbeitungssystem, geeignet zum Speichern von Firmwaredaten in Steuerungsspeichern von einem Ein-/Ausgabeprozessor mit reduzierter Hardware |
| CA000609922A CA1324838C (en) | 1988-08-31 | 1989-08-30 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
| AU40914/89A AU615330B2 (en) | 1988-08-31 | 1989-08-30 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
| EP89116004A EP0357032B1 (en) | 1988-08-31 | 1989-08-30 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
| US07/401,162 US5293492A (en) | 1988-08-31 | 1989-08-31 | Data processing system capable of storing firmware data in control memories of an input-output processor with reduced hardware |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214789A JP2664950B2 (ja) | 1988-08-31 | 1988-08-31 | 入出力処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0264759A JPH0264759A (ja) | 1990-03-05 |
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