JPS5838818B2 - 装置共用システム - Google Patents

装置共用システム

Info

Publication number
JPS5838818B2
JPS5838818B2 JP54042085A JP4208579A JPS5838818B2 JP S5838818 B2 JPS5838818 B2 JP S5838818B2 JP 54042085 A JP54042085 A JP 54042085A JP 4208579 A JP4208579 A JP 4208579A JP S5838818 B2 JPS5838818 B2 JP S5838818B2
Authority
JP
Japan
Prior art keywords
channel
cpu
control
channels
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54042085A
Other languages
English (en)
Other versions
JPS54146941A (en
Inventor
ジヨン・ホリデー・ソーグ・ジユニア
ハーラン・クレイア・スナイダー
フアーナンド・オーガスト・ルーイス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS54146941A publication Critical patent/JPS54146941A/ja
Publication of JPS5838818B2 publication Critical patent/JPS5838818B2/ja
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
    • G06F11/2007—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media
    • G06F11/201—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication media between storage system components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177—Initialisation or configuration control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2089—Redundant storage control functionality

Description

【発明の詳細な説明】 本発明は複数のＣＰＵ（中央処理装置）によって共用装
置をアクセスするシステムにおいてＣＰＵによる装置の
予約及び再接続を経路とは独立して行なうことに関する
。
更に具体的に言えば、本発明はＣＰＵと装置とを結びつ
けるためのチャネル及び制御装置を含む経路を制御装置
によって設定することに関するものである。
従来は、例えば米国特許第３７２５８６４号に開示され
ているように、ＣＰＵと記憶装置の指定された記憶域と
の間のデータの転送のために、チャネル及び制御装置を
含む物理的な経路が用いられ、制御装置は一方の側では
チャネルと非同期様式で通信し、他方の側では選択され
た装置と通信するようになっている。
ＣＰＵはスタートＩ１０命令によってデータの転送を開
始させる。
これに応じて一連のチャネル指令（ＣＣＷ）へ制御が移
される。
即ち、一連のチャネル指令はチャネルを介して制御装置
へ送られ、これに応じて記憶装置の選択及びアクセスが
行なわれ、更にインターフェースを介してデータの転送
が行なわれる。
前記の米国特許に示されているように、所与のチャネル
・プログラムに関する限り、ＣＰＵと装置との接続は１
つの専用の経路を介してだけ行なわれる。
別の経路の切断及び再接続のためには、新たなスター）
Ｉ１０命令を実行することが必要である。
結局、ＣＰＵレベルでの経路の発見及び選択のためには
、スタートＩ１０命令毎に相当な処理時間が必要となる
。
言い変えれば、従来の技術では、１回のトランザクショ
ンについて一度経路を接続すれば十分であるということ
である。
前記の米国特許には、チャネルと装置との間の切断及び
再接続の適応制御を行なうこと、即ち、ＣＰＵと装置と
の連絡を経路に依存しないようにすることも示されてい
る。
これは、Ｉ１０プログラムの計画及び実行のために複数
のチャネルを用いることによって達成されている。
各チャネル又はチャネル制御装置はクロスポイント・ス
イッチを介して装置に論理的に接続されうる。
複数のＩ１０タスクは複数のチャネルに関して共通の待
ち行列に入れられている。
チャネルは待ち行列からタスクを取り出し、それに関連
したチャネル・プログラムを実行する。
装置が動作している間、装置に対応するチャネル・プロ
グラムは装置待ち行列において待機している。
この状態において、チャネルは他のタスクに取りかかる
ことが出来る。
装置の動作がチャネル・プログラムの実行を必要とする
ところまで進むと、その装置にアクセスしうる任意の自
由なチャネルが装置待ち行列からチャネル・プログラム
を取り出して、その実行を再開する。
記憶装置や通信設備を共用するための構成は多くの文献
に示されている。
又、多重処理システムの再構成に関する文献も数多く知
られている。
前者の例としては、米国特許第３５８１２８６号は制御
装置とチャネルとの間の空間分割スイッチング技術を示
しており、又、米国特許第４００４２７７号はインテリ
ジェント・スイッチを介するＣＰＵと周辺装置との接続
経路の選択のために制御装置を用いることを示している
。
これによって、記憶装置がオフライン状態にあるとき、
それをアクセスすることによって第１のＣＰＵのオペレ
ーティング・システムを第２のＣＰＵが使用することが
可能となっている。
多重処理システムにおける再構成の制御については、例
えば米国特許第３７６８０７４号、第３３８６０８２号
、第３９３４２３２号において説明されている。
本発明の目的は、チャネル−装置間インターフェースに
おいて経路を動的様式で割当てることによって、ＣＰＵ
からみた装置の可用性を改善することである。
この目的は、直接アクセス記憶サブシステムを共用して
いる複数のＣＰＵに関して、装置の予約及び再接続を経
路と独立して行なう技術によって達成される。
この技術は、ネットワークの状態に関するマツプを形成
してネットワークの共通制御ノードのところにそのマツ
プを記憶しておくこと、ＣＰＵ及び装置の識別情＠（Ｉ
Ｄ）や接続の優先順位などの基本情報を生成し且つ維持
し、更に共通制御ノードにその基本情報を記憶しておく
こと、及び、任意の予約又は再接続の指示に応じて、所
与のＣＰＵが特定の装置に関連する一組のインターフェ
ースのメンバーであるかどうかを確認するために、少な
くとも１つの制御装置によってマツプをアクセスし、メ
ンバーであることが分かったならば、利用可能な経路を
選択する如くして、ＣＰＵと装置との間の接続を制御す
ることを含む。
本発明によるシステムにおいて、各ＣＰＵは一組の論理
出力路（チャネル）を伴ったソース・ノードである。
チャネルと１つの宛先としての装置との間には、制御ノ
ード（制御装置）が介在している。
各ＣＰＵは第１のチャネルを介して装置を予約し、その
後、第２のチャネルを介してその装置のＩ１０動作を開
始させることができる。
従来のシステムでは、Ｉ１０動作を開始させるときも第
１のチャネルを使うので、もしそれがビジィ（使用中）
であるならば、それが利用可能になるまで待たなければ
ならないのである。
本発明によるシステムでは、この様な場合でも即座にＩ
１０動作を開始させることが可能である。
経路の選択のために、制御装置によって経路の可用性を
示すマツプを利用することが本発明の要点である。
これによって、一連の指令を実行する際に、装置を成る
チャネルから切断し、その後、別のチャネルに装置を接
続することが可能となっている。
もし一連の指令全体を単一のインターフェースを介して
実行することが要求されていなければ、関連しているＣ
ＰＵに通ずる最初の空いている経路が利用される。
ＣＰＵの側からみた記憶サブシステムにおける装置の可
用性が本発明によって相当改善される。
この事は、装置とＣＰＵとの間の異なった経路の組が従
属関係に従って動的に割当てられるということに基づい
ている。
従って、予約された装置の選択や装置とＣＰＵとの再接
続の際に信号通路の接続が実際に行なわれる可能性が増
す。
なお、例えば米国特許第３５８１２８６号に示されてい
る技術と同様に、本発明においても、チャネルは独立し
た論理的処理装置とは考えられていない。
むしろ、複数のチャネルは任意のものがタスクを開始す
ることのできる一組の協働的なチャネルを形成している
。
又、どのチャネルも、適尚な経路が設定されるならば、
タスクを再開することができる。
第１図は一対のＣＰＵがＤＡＳＤサブシステムを共用し
ている従来技術を示している。
第１のＣＰＵ１はチャネル５，７及びインターフェース
１１゜１３を介して第１の制御装置２１に接続されてお
り、且つチャネル７及びインターフェース１５を介して
第２の制御装置２３にも接続されている。
第２のＣＰＵ ３はチャネル９及びインターフェース１
７を介して第２の制御装置２３に接続されている。
２つの制御装置はスイッチング回路２５を介して直接ア
クセス記憶装置（ＤＡＳＤ）２７及び２９にアクセスで
きるようになっている。
例えば米国特許第３７２５８６４号、第３３３６５８２
号、及び米国特許第３５６４５０２号に示されているよ
うな従来技術による指令及びデータの授受に関連して、
ＣＰＵ１において単一のタスクが開始されたときのＣＰ
Ｕ１とＤＡＳＤ２７との間の専用通路の接続について考
察することが有用である。
ＣＰＵとＤＡＳＤとの関係は、ＣＰＵがスタートＩ１０
命令を出すことによって始まる。
この命令はＣＰＵとアドレスされた装置との間の接続を
行ない、装置に関連したチャネル・プログラムの実行を
開始させる役目を有する。
即ち、スタートＩ１０命令により一連のチャネル指令（
ＣＣＷ）に制御が移される。
この一連のチャネル指令は、装置の選択及びアクセスと
その後のデータの転送を行なわせるために、チャネルを
介して制御装置へ送られる。
各チャネル・プログラムは、ＣＰＵの主記憶装置に存在
する一連のＣＣＷのリストから成る。
ＣＰＵと制御装置との最初の接続が行なわれた後におい
てだけ、チャネル・プログラムが制御装置へ送られて実
行される。
チャネル・プログラムに含まれている１つ１つのＣＣＷ
毎に、実質的な接続を介して、制御装置又は装置レベル
における１以上の動作が必要となっている。
勿論、ＣＣＷのシーケンスは断続的に実行可能である。
ここで、チャネル、制御装置、及び装置の間で行なわれ
る実質的な接続について考察しておくことにする。
最初の接続は、初期選択シーケンスによるものである。
このシーケンスはスタートＩ１０命令に応じて始まり、
装置アドレス（仮想アドレス／実アドレス）及び装置ス
テータス（使用可能／使用中）に応じて電気的且つ論理
的に初期経路が設定される。
次の接続はＣＣＷの転送及び実行に関するものである。
「シーク」などの制御ＣＣＷは、装置における物理的な
位置決め若しくは活動を行なわせる。
制御装置は制御ＣＣＷを受取ることに応じて、それを切
断モードで実行することができる。
即ち、制御装置は指示された動作を実行する間にチャネ
ルから切断される。
制御装置は、そのチャネルに再接続されるまでは、チャ
ネルの活動を要求しない。
前記の幾つかの米国特昨に開示されている曲型的なＩＢ
Ｍシステム／３７０の場合、制御装置は「シーク」ＣＣ
Ｗ及びパラメータ（目標アドレス）を受取った後、３０
ミリ秒若しくはそれ以上の間、チャネルから切断される
。
その３０ミリ秒というのは、ＤＡＳＤにおけるアクセス
・アームを所望のシリンダのトラックに位置づけるのに
要する平均時間である。
このような不動作時間において、チャネル及び制御装置
は自由に別の接続を行なうことができる。
切断モードで実行されるＣＣＷとは対照的に、「読出し
」や「書込み」などのようにチャネルと装置との間のデ
ータの転送を伴うＣＣＷは、制御装置がチャネルに接続
された状態に留まることを要求する。
個々のＣＣＷはＣＰＵの主記憶装置内のリストから取り
出され、チャネルを介してＣＵへ送られる。
ＣＣＷは制御装置において実行される。
ＣＣＷの実行の次に終了シーケンスが起こる。
ＣＣＷが装置における位置決めを命するような制御型の
ものである場合には、制御装置は一旦チャネルから切断
された後、動作が終了するとき再接続を行なう必要があ
る。
そして、終了シーケンスが続く。終了シーケンスには２
つの種類がある。
１つは相次ぐＣＣＷ間で同じシーケンスを行なう連鎖終
了シーケンスであり、もう１つは非連鎖シーケンスであ
る。
非連鎖終了シーケンスは一連のＣＣＷのうちの最後のＣ
ＣＷに付随するものである。
次に、切断モードでの制御装置の動作について更に詳し
く述べておくことにする。
制御装置は実質的な接続を要求しないＣＣＷに関してチ
ャネル−制御装置インターフェースから切り放される。
実質的な接続を必要としない種類のＣＣＷには記憶装置
の機械的運動を命する制御ＣＣＷが含まれる。
例えば、「シーク」ＣＣＷを受取る制御装置は目標アド
レスを受取った後チャネルから切断される。
ＣＣＷに基づいて制御装置から出される指令に従って、
装置は目標アドレスに対してヘッド・アームを位置づけ
た後、完了信号をレジスタにセットする。
制御装置は完了信号レジスタに関するポーリングを非同
期的に行なうことによって、再接続を必要とするチャネ
ルを定める。
その決定は内部のテーブルを利用して行なわれる。
次に、制御装置はチャネルに対して再接続を要求する。
なお、切断モードの場合、制御装置はある装置Ｘに「シ
ーク」の実行を命じた後、別の装置ｙに関する動作を行
なうこともできる。
同様な事がチャネルにもあてはまる。
即ち、チャネルは他のチャネル・プログラムの実行に関
与しつる。
チャネルに対する制御装置の再接続はチャネルによって
許可される。
チャネルから再接続の要求の許可を意味する要求許可信
号が与えられると、制御装置は自己及び装置の識別情報
ＩＤをチャネルへ送る。
チャネルは、そのＩＤに応じて、関連するチャネル・プ
ログラムを選択する。
本発明による動的な経路割当手段によれば、１つのシス
テムに属する複数のチャネルに関連した融通性のある経
路設定が行なわれる。
経路設定はチャネル・プログラムの初期選択の際及び制
御装置の再接続の際に行なわれる。
初期選択は、選択される制御装置による一連のＣＣＷの
実行を可能ならしめるように電気的経路及び制御接続を
設定するためのチャネルと制御装置との間の制御シーケ
ンスである。
前に述べた様に、チャネル・プログラムはＣＰＵにおい
てスター）Ｉ１０命令によって呼び出されるので、この
呼び出し時間において、例えば第３のチャネルが装置ｙ
を使用することができるか否かを確かめる論理的な資格
審査を行なう必要があるのは制御装置である。
制御装置はＣＰＵの識別情報（ＣＰＵ・ＩＤ）及びテー
ブルを用いてこれを分析する。
即ち、資格審査は次の様にして行なわれる。
先ず、第３のチャネルが第２のＣＰＵによって専用され
ているかどうかが調べられる。
もし専用されているならば、装置ｙを専用しているのは
とのＣＰＵであるかが調べられる。
制御装置による再接続に関連して、制御装置はチャネル
識別情報ではなくＣＰＵ・ＩＤによって装置の専用権を
記録していることが思い起こされる。
従って、装置の完了信号が生ずるとき、制御装置はＣＰ
Ｕ−ＩＤとチャネルやポートとの関係を示すテーブルに
基づいて、第２のＣＰＵによって専用されている全ての
チャネルを見出すことができる。
次に、再接続を要求する制御装置は、それに関連してい
て特定のＣＰＵ・ＩＤ及び装置に関係のある全てのチャ
ネルに対して同時に要求を出す。
ＣＰＵによる装置の予約についても同様な事が行なわれ
る。
ＩＢＭシステム／３７０の場合、「予約」ＣＣＷは装置
とチャネルとを関連づけるが、動的経路設定の場合には
、「予約ＪＣＣＷは装置とＣＰＵ・ＩＤとを関連づける
。
又、ＩＢＭシステム／３７０の場合、制御装置はチャネ
ルより上のレベルの識別情報をもたない。
結局、個々のチャネルが独立して取り扱われる。
例えば、もし第１のチャネル５がＤＡＳＤ２７を予約し
たならば、第２のチャネル７はＤＡＳＤ２７をアクセス
することはできないのである。
これは、第１の制御装置２１が２つのチャネルに共通す
る上位のＣＰＵ １の存在を知らないことによる。
再度強調すると、動的経路設定技術によれば、ＣＰＵ１
によるＤＡＳ Ｄ２７の予約は経路とは独立して行なわ
れる。
さてこれから第２図を参照しながら、本発明に従って複
数のＣＰＵが入出力装置（例えばＤＡＳＤ）を共用して
いるシステムについて詳しく説明する。
第１のＣＰＵＩ、第２のＣＰＵ３、第３のＣＰＵ４は、
一対の制御装置（ＣＵ）、即ち第１のＣＵ２１及び第２
のＣＵ２３に適当に交差接続されている。
ＣＰＵ１は４つのチャネル５，７，８．１０を有する。
ＣＰＵ３は２つのチャネル９，１２を有する。
ＣＰＵ４は２つのチャネル１４．１６を有する。
チャネル５及び７はインターフェース１１及び１３を介
してＣＵ２１のポートａ及びｂに通じている。
チャネル８及び１０はインターフェース１５．３１を介
してＣＵ２３のポートｅ及びｆに通じている。
チャネル９はインターフェース１７を介してＣＵ２１の
ポートｃに通じており、チャネル１２はインターフェー
ス３３を介してＣＵ２３のポートｇに通じている。
チャネル１４はインターフェース３５を介してＣＵ２１
のポートｄに通じており、チャネル１６はインターフェ
ース３７を介してＣＵ２３のポートｈに通じている。
ＣＵ２１及び２３は、装着コントローラ２８及び３０と
タグ線及びデータ線を含む要求／応答型インターフェー
スを介して複数の装置（例えばＤＡＳＤ）５３、即ち装
置Ｉ、ＩＩ、Ｉ、ＩＶに接続されている。
ＣＵ２１と装置コントローラ２８との間のインターフェ
ースには、タグ線６５、データ・イン線５７、及びデー
タ・アウト線５９が含まれている。
同様に、ＣＵ２３と装置コントローラ３０との間のイン
ターフェースには、タグ線６７、データ・イン線６１、
及びデータ・アウト線６３が含まれている。
要求／応答型インターフェースは、タグ線の信号によっ
てデータ線上の情報の種類を定めたり有効ならしめたり
する様式のものである。
これに関連して、ＣＰＵ、ＣＵ、及び装置は、この順に
命令が伝達される状況において、互いに非同期的に動作
する。
前に述べた様に、装置からチャネル又はその逆の方向の
データの転送に関してだけ、動作の実行のために構成要
素間の実質的な接続が必要である。
それ以外の場合のタスク若しくは動作は切断モードで行
なわれる。
装置５３は装置コントローラ２８又は３０を介してアク
セスされる。
装置コントローラ２８は接続論理回路３９及びシーケン
ス制御回路４１を含み、後者は線５５によって装置５３
に接続されている。
同様に、装置コントローラ３０は接続論理回路４７及び
シーケンス制御回路４９を含み、後者は線５１によって
装置５３に接続されている。
２つのＤＡＳ Ｄコントローラ２８及び３０の間には、
動的経路設定用メモリ２６が設けられている。
メモリ２６には、ＣＰＵと装置との間の接続を制御する
際にＣＵによって利用されるネットワーク・マツプ及び
必要な基本情報が記憶されている。
メモリ２６としては高速アクセス可能なものが必要であ
る。
結局、メモリ２６は一対のランダム・アクセス・メモリ
（ＲＡＭ）４３．４５を含み、これらはどちらのＣＵに
よっても適当な接続論理回路を介してアクセス可能であ
る。
即ち、ＣＵ２１は接続論理回路３９及び線５８を介して
、読取り、書込みあるいは更新のために、ＲＡＭ４３及
び４５をアクセスしうる。
同様に、ＣＵ２３は接続論理回路４７及び線６０を介し
て、ＲＡＭ４３及び４５をアクセスしつる。
装置５３のアクセスに関する動作には、装置Ｉ乃至■に
おいてヘッド・ディスク・アセンブリの様な電気−機械
的素子の駆動及び位置決めを行なうことが含まれており
、これは、ＣＵから接続論理回路及びシーケンス制御回
路を介して送られる指令及びパラメータによって制御さ
れる。
第２図から明らかなように、各ＣＰＵは、チャネル、Ｃ
Ｕ、装置コントローラのそれぞれについて選択可能性を
有する。
従って、任意の装置、例えば装置ＩをＣＰＵ１に接続し
うる経路は複数存在する。
例えば、装置コントローラ２８、ＣＵ２１、及びチャネ
ル５及び７のいずれか一方を通る経路が考えられる。
又、装置コントローラ３０、ＣＵ２３、及びチャネル８
及び１０のいずれか一方を通る経路も考えられる。
この様な経路の決定のためには、ＣＰＵが接続すること
を望む装置についての情報に基づいてネットワーク・マ
ツプを形成することが必要である。
ＣＰＵ及び装置は、特定のＣＵ及びそのポートに接続さ
れているので、対応関係をネットワークやトリー構成な
とで表わすことが可能である。
第３図はネットワーク（トリーと考えることもできる）
を示しており、又、これと等価のテーブルは本文末尾の
第１表及び第２表に示されており、且つこのテーブルに
関連スる基本情報は第３表乃至第５表に示されている。
ネットワーク・マツプ及び基本情報を用いることに関連
して、複数のＣＰＵと共用装置とを含むシステムにおい
てこの様な情報を形成するための初期設定が必要である
。
従って、ＣＵの初期設定やネットワークのステータス検
出に関連した幾つかのチャネル指令ワードの特徴につい
て述べておく。
各ＣＵは、メモリ２６に記憶されている情報をアクセス
するための指令を、関連する装置コントローラへ送る機
能を有することが必要である。
経路とは独立して装置の予約及び再接続を行なうための
動作要素としては、複数ポートを有するＣＵ、装置の群
、及び共用装置のアクセスに関する競合制御手段が含ま
れ、ＣＵは装置コントローラ間に設けられたメモリ（Ｒ
ＡＭ）の読み書きアクセスによってシステムの状況に関
するデータを共用しており且つチャネルと装置との間の
切り換えに関する必要な処理を行なう必要がある。
本発明の実施には、米国特許第３２２６６８９号や”Ｉ
ＢＭ Ｓｙｓｔｅｍ／３７０ Ｐｒ１ｎｃｉｐｌｅｓ
ｏｆＱｐｅｒａｔｉｏｎ”（フオーム・ナンバーＡ２２
−７０００−４）と題する刊行物に記載されているＣＣ
Ｗの外に、２つの新しいＣＣＷが必要である。
その２つのＣＣＷは「セット・ホストＩ Ｄ （ＳＨＩ
Ｄ ）Ｊと「センスＩＤ（ＳＮＩＤ）Ｊである。
セット・ホストＩＤ指令は装置とＣＰＵとの間の関係、
即ち、装置ＩＤとＣＰＵ・ＩＤとの間の対応関係につい
て、ＣＰＵが複数バイト識別情報を用いてＣＵを介して
宣言することを意味する。
このＣＣＷに応じてＣＵはこの対応関係情報を生成する
。
マルチプロセシングのための２以上の論理的システム、
換言すれば個々のＣＰＵ毎に２以上のＩＤを規定するに
は幾つかのバイトで十分である。
ＣＰＵは、対象となっているＣＰＵと装置との組合わせ
の１つ１つに関して新しいセット・ホストＩＤ指令を実
行しなければならない。
センスＩＤ指令は、装置に関するネットワーク（トリー
構成→を調べるためのものである。
この指令は成るＣＰＵが他のＣＰＵへ専用権を譲るとき
、即ち制御をやめるときに使用される。
複数のバイトから成るセット・ホストＩＤを示すＣＣＷ
において、第１のバイトは機能制御バイトであり、残り
のバイトはＣＰＵ・ＩＤである。
望ましくは、とのＣＣＷは他のＣＣＷを含むＣＣＷチェ
ーンに含まれるべきではない。
ＣＰＵ・ＩＤの役目は、装置のＩＤとその装置を選択す
る論理的システムのＩＤとを対応させることである。
ＣＰＵはゼロ以外の任意のＩＤを割当てることができる
。
成る時間においては、１つのＩＤだけが１つのＣＰＵに
割当てられるので、ＣＵはインターフェース毎に各装置
に関するＣＰＵ・ＩＤを記憶する必要はない。
結局、ＣＵはそれに関連している装置の数とは関係なく
各インターフェースについて１つのＣＰＵ・ＩＤだけを
保持すればよい。
ＣＵはそれに関連している任意の装置に関するセット・
ホストＩＤ指令を受は取ると、それが送られてきたイン
ターフェースに対して、指令中のＩＤを割当てる。
このＩＤの変更はシステム・リセットによってだけ行な
われる。
同じ装置あるいは他の装置に関してその後同じインター
フェースを介してＣＵへ送られるセット・ホス１−ＩＤ
指令は、同じＩＤを指定しなければならない。
そうでなければ、ＣＣＷは拒絶される。
セット・ホストＩＤ指令は、その中に含まれているパラ
メータに関するその後の使用を定める機能制御バイトを
含む。
その機能のうちで重要なものは、グループの設定である
。
なお、このグループはＣＰＵ・ＩＤと特定の装置ＩＤと
の対応関係を意味する。
他の重要な機能は、グループの解散及びグループからの
脱退に関するものである。
セット・ホストＩＤ指令はＣＵにネットワーク・マツプ
を生成させる役目を有する。
第３図及び第１表乃至第５表は、ネットワーク・マツプ
、即ち経路利用可能性マツプと基本情報とを例示してい
る。
これを用いて、マツプの情報の例とマツプの生成及び維
持に関与するシステムの構成要素について説明すること
にする。
先ずＣＰＵ １はＣＵ２１のポートａを介して装置Ｉに
つながるようになっていると仮定する。
更に、ＣＰＵ１はＣＵ２１のポートａ及びｂとＣｕ２Ｓ
のポートｅを介して装置■につながるようになっている
と仮定する。
同様に、ＣＰＵ３がＣＵ２１のポートＣ及びＣｕ２Ｓの
ポートｆを介して装置Ｉ及び■につながるようになって
いると仮定する。
最後に、ＣＰＵ４はＣＵ２１のポートｄを介して装置Ｉ
につながるようになっていると仮定する。
第３図はこの様な接続のネットワークを表わしている。
ＣＰＵ１は各ポート及び装置の予約のためのセット・ホ
ストＩＤ指令を順序立って実行する。
例えば、最初のセット・ホストＩＤ指令はポートａと装
置Ｉとを結びつけるために送られる。
次の指令はポートａと装置■とを結びつけるためのもの
である。
続いて、ポートｂと装置■とを結びつけるための指令、
ポートｅと装置■とを結びつけるための指令が順次出さ
れる。
この様な対応関係若しくは従属関係を示すマツプは２つ
のＣＵによつてアクセス可能である。
又、個々の装置に関して独立したトリー構成が維持され
る。
システムの初期設定の後、即ちマツプが生成された後、
ＣＰＵはスタートＩ１０命令によってＣＣＷシーケンス
を開始させる。
典型的には、第１のＣＣＷは「シーク」である。
このＣＣＷは、関連する装置（ＤＡＳＤ）のアクセス・
アームの移動を命じた後、この装置のためのＣＵとチャ
ネルとの連絡を断つことを強いる。
例えば、ＣＵ２１は装置■に関するシーク指令をポート
ａに受取る。
この指令によってアドレスされた装置の従属関係を示す
ようにテーブルに項目を記入する必要がある。
ＣＵ及びチャネルの両方が動作を切り換えることができ
るように、ＣＵはチャネルから切断される。
その後、装置■は動作完了信号を登録する。
ＣＵ２１は装置のステータスを調べるポーリングを非同
期的に行なう。
ＣＵ２１は従属関係テーブルをみて装置■に対応するＣ
ＰＵ・ＩＤを知ることができる。
そして、ＣＵはトリー・マツプをみてＣＰＵについなが
るチャネル及びポートを知ることができる。
第２図から明らかな様に、ＣＵ２１及びＣｕ２Ｓは装置
ステータス／完了データを並行してアクセスしうる。
第３図ａのトリーが示すように、もし装置■が動作を終
了していて他の動作のために利用可能であるときには、
２つのＣＵのいずれによってもステータスのポーリング
が可能であり、ＣＵ２１はポートａ及びｂに再接続要求
を出し且つＣｕ２Ｓはポートｅに再接続要求を出す。
ＣＰＵによる装置の予約は、予約をしたＣＰＵ以外のＣ
ＰＵによる装置のアクセスを禁止する一種のロック・モ
ードを設定することである。
システム／３７０の場合、予約された装置は予約信号が
送られてきたチャネルに従属する。
本発明によるシステムの場合、「予約Ｊ ＣＣＷが存
在しないことによってＣＣＷチェーンが完了すると、関
係するＣＰＵ・ＩＤは従属関係テーブルから除去される
。
例えは、ＣＵｆＪ′３ＣＰＵ１に関するＣＣＷチェーン
を実行している時間、あるいは、「予約Ｊ ＣＣＷが成
る装置について送られてしまっており且つ「解放」ＣＣ
Ｗがまだ出されていない時間全体にわたって、装置はＣ
ＰＵ１に従属し、その事は従属関係テーブル内のタグに
よって示される。
なお「解放Ｊ ＣＣＷは予約を打ち消す役目を有する。
こういった意味で、「経路と独立した予約」という用語
は、装置が物理的ポート（若しくはチャネル）ではなく
ＣＰＵ・ＩＤに対応づけられるということを暗示してい
る。
こうして、ＣＰＵは装置の再使用の際に任意の可能な経
路を用いることが可能である。
ＣＰＵに対する装置の予約、解放、又は再接続に関係し
て装置とＣＰＵとの間の信号経路の接続可能性を増すた
めに、本発明は、従属関係に従って異なった経路の組を
設定する（若しくは割当てる）。
動的設定に必要な情報は装置コントローラ２８及び３０
の間に設けられた共通のメモリ２６に存在する。
これから、第１表乃至第５表に示すテーブルの作り方に
ついて詳しく説明する。
最初に第３表のＣＰＵ・ＩＤＩＪストが作成される。
このリストの容量はＣＵが有するポートの数に対応して
いる。
このリストは第３図に示すような全てのソース・ノード
、即ちＣＰＵと第２レベルのノード、即ちポートとの対
応関係を示すものである。
更に、第３図に示すように各ＣＰＵに関連した１つ以上
のポートを関連づけるリンクの表示も含まれている。
ポートａはＣＰＵ１に関連しており且つポートｂへのリ
ンクを有するポートａと同様にＣＰＵ１に関連している
ポートｂはポートｅへのリンクを有する。
ポートｅはポートａへ戻ることを示すリンクを有する。
同様に、ＣＰＵ ３に関連しているポートｃ及びｆはそ
れぞれポートｆ及びＣへのリンクを有する。
最後に、ＣＰＵ４はポートｄだけに関連している。
次に第１青及び第２表に示す装置Ｉ及び■に関する装置
グループ・テーブル、換言すればＣＰＵ・ＩＤテーブル
が作成される。
８つのポート（ａ乃至ｈ）があるので、その１つ１つに
関連した８つのＣＰＵ、ひいてはＣＰＵ・ＩＤがあると
考えられる。
一方、８つの装置があるとすると（図示されているのは
４つだけ）、８つの装置はそれぞれ８つのポートに従属
する可能性があるので、８Ｘ８＝６４種類の装置−ポー
ト対が考えられる。
各装置に関する装置グループ・テーブルにおける各行は
該装置についてのトリー構造における第２レベル・ノー
ドを示している。
例えば、第３図すに示すネットワークから、装置Ｉは第
２レベル・ノード、即ちポートｃ又はｆを介してアクセ
ス可能であるので、第１表のＣ行はポートｃ及びｆの列
と交わる２つの位置に、そのことを示す「１」ビットを
有する。
これに対して第１表のａ行には、ポートａの列と交わる
位置にだけ、「１」ビットを有する。
これは、装置Ｉが第３図ａに示す如くポートａを介して
だけアクセスされることを表わしている。
第４表は典型的な使用表示ベクトルを示している。
使用表示ベクトルは装置の使用状況を表わしている。
個々の装置Ｉ、ＩＩ、Ｉ、ＩＶ、・・・・・・の使用状
況は、対応するベクトル・ビット位置０，１゜２．３．
・・・・・・のビットによって表わされる。
ベクトル・ピット位置の「０」は装置が使用中でないこ
とを表わし、「ｌ」は装置が使用中であることを表わし
ている。
装置インターフェースは装置が使用中でなければ利用可
能である。
第５表の装置従属関係テーブルはＣＵのポートａ乃至り
のステータスを装置のステータスと関連づけるためのも
のである。
装置及びポートの従属性若しくは利用可能性はダイナミ
ックに変動し、使用中の装置のために専用されるポート
がどれであるかを反映する。
このテーブルの作成及び利用態様は次の例から明らかに
なる筈である。
先ずＣＰＵ３が装置Ｉとの接続を要求し、その要求をＣ
Ｕ２１が受取ったと仮定する。
ＣＵ２１は第５表に示す装置従属関係テーブルにおける
装置Ｉに対応する行を走査し、ポートｃ及びｆに対応す
る位置に「１」があることを知る。
ところで、ポートｆはＣＵ２１に存在しないので、ＣＵ
２１は装置Ｉを使用するのにポートｃを利用することが
できるということをＣＰＵ３へ知らせる。
ＣＰＵ３はポートｃへ通ずるインターフェースにシーク
ＣＣＷを送る。
これに応じて、ＣＵ２１はアームを駆動させるための指
令を装置Ｉに与える。
ＣＵ２１はチャネルから切断される前に、その後シーク
動作が装置Ｉにおいて完了するときに適当な再接続を行
なうことができるように、関連するテーブルを更新する
。
この更新動作は、第１表に示すような装置■グループ・
テーブルのＣ行の内容を第５表に示すような装置従属関
係テーブルの装置■に対応する行へそっくり移すことを
含む。
更に、ＣＵ２１は第４表に示すように装置Ｉに対応する
使用表示ベクトル・ビットを１にする。
こうした後でＣＵはチャネルから切断される。
その後、装置Ｉはアームの位置づけを完了すると、所定
のレジスタの完了ステータス・ビットをセットする。
装置のステータスは、ＣＵによる適当なタイミングでの
ポーリングによって調べられる。
従って、もしＣＵ２１が使用中であるならば、ＣＵ２３
が装置のポーリングを行ない、装置Ｉの完了ステータス
を認識する。
このとき、ＣＵ２３は第５表に示すような装置従属関係
テーブルを走査して、装置Ｉがポートｃ及びｆに関係し
ていることを知る。
従って、ＣＵ２３はポートｆにつながっているインター
フェースにサービス要求信号を送り出す。
ＣＵ２１と装置Ｉとが切断モードにある間に別のＣＰＵ
がステ・−タス若しくは接続を要求したならば、どの様
な事になるかという問題がある。
本発明に関する限り、複数のＣＵを含む構成におけるど
ちらのＣＵも装置完了信号を認識でき、且つ装置完了信
号をチャネルに関する動作継続の要求として記録してお
くべきであることを共通のテーブルに基づいて決定する
ことができるということを述べておくことで十分であろ
う。
更に、ＣＵは装置若しくはＣＵポート従属関係テーブル
に基づいて実際のチャネルを識別することができるとい
うことに注意されたい。
再接続の要求に応答して、チャネルはＣＰＵのＩＤを知
らず、従ってとのＣＣＷリストを再び取り出すべきかを
知らない。
結局、チャネルは許容信号（セレクト・アウト）を送る
。
ＣＵは許容信号に応答して装置ＩＤを返送する。
装置ＩＤは、装置ＩＤとそれに関連するＣＣＷリストと
を対にして記憶しである主記憶装置内のＣＣＷリストに
ついてのポインターとして用いられる。
この後、チャネルは一連のＣＣＷの実行を再開する。
要約すると、装置をＣＰＵに再接続するには、次の事が
必要である。
１、ＣＵは装置完了信号のポーリングを行なう。
２、ＣＵは装置従属関係テーブルに基づいて定めること
のできる装置に関連のあるチャネルに対してリクエスト
・イン信号を送る。
３、関連する各チャネルはリクエスト・イン信号に応答
して許容信号（セレクト・アウト）を出しうる。
複数のチャネルから許容信号が出されるような場合、も
しそれらが同時ならば、最も優先順位の高いチャネルが
接続される。
そうでなければ、最初に許容信号を出したチャネルが接
続される。
４、ＣＵは再接続を要求している装置のＩＤを関連する
チャネルへ送る。
５、チャネルは装置のＩＤをポインターとして用いて再
開すべきＣＣＷＩＪストを選択する。
６、単一の装置完了信号に応じて両方のＣＵがリクエス
ト・イン信号を出すことに基づいて複数の許容信号が生
じ、両方のＣＵが同じ装置のためにチャネルをつかまえ
るような状況になったときには、どちらのＣＵに装置の
アクセスを許すかについての調停が必要である。
次に動的経路設定用メモリ２６の詳細をブロック２５′
内に示す第４ａ図及び第４ｂ図を第２図と共に参照しな
がら更に詳しく説明する。
装置コントローラ２８及び３０はそれぞれの線５５及び
５１を介して複数の装置５３をアクセスする。
各ＣＵ２１．２３は、例えばＩＢＭ３８３０磁気ディス
ク制御装置であり、装置５３は、例えばＩＢＭ３３３０
磁気ディスク装置である。
装置コントローラ２８及び３０は、装置５３への指令が
伝わるタグ線６５及び６７と、個々の装置５３とタグ線
との間でゲート作用をするタグ・ゲート（図示せず）を
有する。
データ・アウト線５９及び６３は、付加的な指令情報や
特定の装置を選択するための磁気ディスク・モジュール
番号を伝える。
ＣＵ、装置コントローラ、及び磁気ディスク装置相互の
制御及びデータ授受関係についての詳細は、本発明とは
直接関係ないので、本発明の理解の助けとなる範囲での
み説明することにする。
なお、その詳細については米国特許第３８２４５６３号
などに示されている。
タグ線６５及び６７はバッファ・レジスタ７２及び７４
を介してプログラマブル・ロジック・アレイ（ＰＬＡ）
６６及び６８に接続されている。
ＰＬＡ６６及び６８は、タグ線における一部のビットを
解読することに基づいて複数の制御線を付勢するタグ解
読器として動作する。
任意の磁気ディスク装置において、個々のトラックのア
ドレスはシリンダ・アドレスとヘッド・アドレスとの組
合わせから成る。
ＣＵは適当なタグ線及びデータ・アウト線を付勢するこ
とによって目標アドレスを要求する。
ＣＵは、アクセス機構に対して特定数のシリンダ分だけ
前方又は後方に動くように命することによって、成るシ
リンダから別のシリンダまでのシーク動作を実行させる
。
選択された磁気ディスク装置において成るトラックに関
するデータの転送を行なうことのできる位置にアクセス
・アームをセットするのに必要な指令及び情報について
の詳細は、前記の米国特許第３８２４５６３号などに十
分に示されている。
磁気ディスク装置から情報をアクセスするための指令及
びパラメータを転送する外に、装置コントローラ２８及
び３０は動的経路設定用メモリ２６から情報をアクセス
する機能も有する。
これに関して、メモリ２６は一対のランダム・アクセス
・メモリ（ＲＡＭ）４３及び４５を含む。
これらのＲＡＭには、それぞれ出カバソファ・レジスタ
７５及び８１が関連している。
記憶アドレス母線６９及び７１は記憶アドレス・レジス
タ７３及び７９の一方に直接接続されると共に母線７７
を介して他方にも接続されている。
データ・アウト母線５９及び６３は、組合わせ論理回路
７Ｂ 、 ７Ｂ及び母線９７，１０１，１０２を含む書
込み用の経路によってＲＡＭ４３及び４５の両方に接続
されている。
データ・イン母線５Ｔ及び６１はレジスタ８９，８７、
組合わせ論理回路９１．８５及び母線１０３，１０４を
含む読出し用の経路によって出カバソファ・レジスタ７
５及び８１の両方に接続されている。
ロック制御回路９３及び９４は、比較器８０及び８２か
ら線８３及び８４を介して与えられる装置利用可能信号
に応じて装置コントローラの一方又は他方によるアクセ
スを禁止するように働く。
ＰＬＡ６６及び６８は、関連するＣＵによる使用のため
に装置及び経路のステータス、ソフトウェア・ロック、
及び装置−チャネル従属関係情報を維持するための制御
を行なう。
同時アクセスのタイ・ブレークは、システム・クロック
及びタイ・ブレーク制御回路９５及び９６の制御の下に
行なわれる。
ＲＡＭ４３及び４５は、記憶アドレス母線６９及び７１
におけるアドレスに従ってアクセスされる。
アドレスは母線７７を介して記憶アドレス・レジスタ７
３及び７９において相互に比較される。
アドレスはタグ線６５又は６７に適当なタグ・アウト信
号が生じている間にデータ・アウト線５９゜６３を介し
て与えられる。
ＲＡＭ４３又は４５の読取りの場合、ア′ドレスによっ
て指定された記憶位置の内容はバッファ・レジスタ７５
又は８１へ取り出され、母線１０３又は１０４、組合わ
せ論理回路９１又は８５、及びレジスタ８９又は８７を
介してデータ・イン線５７又は６１へ送られる。
ＲＡＭ４３又は４５に対する書込みの場合、データはデ
ータ・アウト線５９又は６３、及び組合わせ論理回路７
６又は７８、及びバス１０１又は１０２を介して転送さ
れる。
装置の選択及び解放については、個々のＲＡＭの初期設
定を行なうことが必要である。
初期設定は、前述のテーブルをＦｔＡＭに記憶して、そ
の後の選択、予約、及び再接続を行なうことを含む。
初期選択の場合、ＣＵは装置コントローラ及び装置のア
ドレスをデータ・アウト線５９又は６３に送り出すと共
にタグ線６５又は６７にセレクト・アウト信号を出す。
対応する装置コントローラは選択アドレスを確認した後
、データ・アウト線におけるアドレスをその後の使用の
ために記憶する。
初期選択シーケンスは周知の態様で進行し、使用表示ベ
クトルに適当な使用中ビットがセットされ且つ通常のソ
フトウェア及びハードウェア・ロックが付勢される。
本発明の実施に際して、ＣＵから装置コントローラに与
えられる指令は、メモリ２６をアクセスし且つメモリの
内容を読取ったり修正したりすることが出来るように変
更されるだけでよい。
結局、各ＣＵは、それぞれに関連しているＲＡＭからデ
ータを読取らせるための指令を送る。
即ち、ＣＵ２１はＲＡＭ４３からのデータの読取りを令
じ、一方、ＣＵ２３はＲＡＭ４５からのデータの読取り
を令じる。
この様な読取り指令に従って、一方のＲＡＭから読取ら
れるデータは、他方のＲＡＭにおいて対応する位置から
読取られるデータと比較され、適当なデータ・イン線へ
送り出される。
なお、スタート・アドレスは指令に続いてデータ・アウ
ト線を介して装置コントローラに送られる所定数のバイ
トによって指定される。
転送されるデータの長さは、ＣＵによって制御される。
書込み指令は、ＣＵから転送したデータをＲＡＭ４３及
び４５に書込ませるためのものである。
このときも、スタート・アドレスはタグ線を介して送ら
れる指令に続いてデータ・アウト線を介して送られる所
定数のバイトによって指定される。
勿論、転送されるデータの長さは、開始ＣＵによって制
御される。
通常、装置を予約するには、ロックをセットするような
指令を用いることが必要である。
従って、ＣＵは、ＲＡＭ４３及び４５の不適当なアクセ
スを禁止するソフトウェア・ロック機能をもたらす指令
を送る。
他の指令はロックをリセットし、ステータスを感知し、
且つ一方のＲ，ＡＭの内容を他方へ転写することを含む
。
以上、複数のＣＰＵがＤＡＳＤサブシステムを共用して
いるシステムにおいて本発明を実施するものとして説明
を行なった。
但し、制御装置に接続される装置はＤＡＳＤに限らず、
他の記憶装置であってもよい。
又、スタート／ストップ装置を含む任意の入出力装置も
使用可能である。
本発明に従って経路設定のためにＣＰＵを対象とするこ
とにより、ＣＵの制御の下にある各装置は単一の経路で
はなく、ＣＰＵについて予約される。
従って、ＣＰＵは成るチャネルを介して１つの装置を予
約し、その後別のチャネルを介してその装置についての
Ｉ１０動作を開始することができる。
本発明の主要な技術的要件は、経路の設定のために制御
装置によって経路の利用可能性を示すマツプを用いるこ
とである。
これによって、各装置は成るチャネルから一旦切断され
た後、一連の指令の実行を続けるために別のチャネルに
再接続されうる。
もし装置が単一のインターフェースを介して一連の指令
全体を実行することが要求されていないときには、再接
続の際には、ＣＰＵに関する最初の空き経路を選択する
ことができる。
ネットワーク・ステータス及びそれに関連した情報は一
対の装置コントローラ間のＲＡＭに記憶される。
各ＣＵはメモリの内容を自由に利用することができる。
即ち、マツプをネットワークの共通制御ノードにおいて
利用できるようにすることが重要である。
【図面の簡単な説明】
第１図は従来技術に従って一対のＣＰＵが共用ＤＡＳＤ
サブシステムをアクセスする型のシステムを示す図、第
２図は複数のＣＰＵが共用ＤＡＳＤをアクセスする型の
システムであって本発明に従って動的経路設定を行なう
ものを示す図、第３図は初期設定段階において任意に設
定されるＣＰＵ。 ＣＵ、及び装置の間のネットワーク関係を示す図、第４
図は第４ａ図と第４ｂ図との配列関係を示す図、第４ａ
図及び第４ｂ図は第２図のシステムにおいて用いられる
動的経路設定用メモリ２６の具体的な構成を示す図であ
る。 第２図において、１，３，４・・・・・・ＣＰＵ、５゜
７．８，９，１０，１２，１４，１６・・・・・・チャ
ネル、２１，２３・・・・・・ＣＵ（制御装置）、２６
・・・・・・動的経路設定用メモリ、２８．３０・・曲
装置コントローラ、５３・・・・・・装置（ＤＡＳＤ）
Ｉ、ｎ、Ｉ。 ■。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の中央処理装置と、これらによって共用される
    複数の入出力装置と、上記複数の中央処理装置に付随す
    る複数のチャネルと、該複数のチャネルと複数の入出力
    装置との間にあって両者を結びつける機能及び該入出力
    装置をアクセスする機能を有する複数の制御機構とを含
    むシステムにおいて、 各中央処理装置から上記複数のチャネルのいずれか及び
    上記複数の制御機構のいずれかを介して各入力装置へ通
    じる利用可能な複数の異なった経路を示す第１の制御情
    報、及び任意の中央処理装置と任意の入出力装置との動
    作上の従属関係を示す第２の制御情報を記憶するための
    記憶装置が上記複数の制御機構に付随して設けられ、且
    つ、各制御機構は、それを通る特定の経路を介して特定
    の中央処理装置より特定の入出力装置に対して動作が命
    じられた後、上記特定の通路を一旦切り放して解放する
    際、上記特定の中央処理装置と特定の入出力装置とが動
    作上の従属関係にあることを示す様に上記記憶装置内の
    第２の制御情報を更新する機能、及び上記特定の中央処
    理装置と特定の入出力装置との再接続の要求が生じるこ
    とに応じて上記記憶装置内の上記第１及び第２の制御情
    報をアクセスし、それに基いて利用可能な任意の経路を
    選択して再接続を行う機能を有する。 ことを特徴とする装置共用システム。
JP54042085A 1978-05-08 1979-04-09 装置共用システム Expired JPS5838818B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/904,050 US4207609A (en) 1978-05-08 1978-05-08 Method and means for path independent device reservation and reconnection in a multi-CPU and shared device access system

Publications (2)

Publication Number Publication Date
JPS54146941A JPS54146941A (en) 1979-11-16
JPS5838818B2 true JPS5838818B2 (ja) 1983-08-25

Family

ID=25418457

Family Applications (1)

Application Number Title Priority Date Filing Date
JP54042085A Expired JPS5838818B2 (ja) 1978-05-08 1979-04-09 装置共用システム

Country Status (13)

Country Link
US (1) US4207609A (ja)
JP (1) JPS5838818B2 (ja)
AU (1) AU521915B2 (ja)
BR (1) BR7902718A (ja)
CA (1) CA1116260A (ja)
CH (1) CH637229A5 (ja)
DE (1) DE2917441C3 (ja)
ES (1) ES480295A1 (ja)
FR (1) FR2425676B1 (ja)
GB (1) GB2020456B (ja)
IT (1) IT1166776B (ja)
NL (1) NL7903614A (ja)
SE (1) SE440960B (ja)

Families Citing this family (249)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4390943A (en) * 1979-12-26 1983-06-28 Honeywell Information Systems Inc. Interface apparatus for data transfer through an input/output multiplexer from plural CPU subsystems to peripheral subsystems
US4471457A (en) * 1980-08-21 1984-09-11 International Business Machines Corporation Supervisory control of peripheral subsystems
US4415970A (en) * 1980-11-14 1983-11-15 Sperry Corporation Cache/disk subsystem with load equalization
US4413317A (en) * 1980-11-14 1983-11-01 Sperry Corporation Multiprocessor system with cache/disk subsystem with status routing for plural disk drives
US4394733A (en) * 1980-11-14 1983-07-19 Sperry Corporation Cache/disk subsystem
US4381543A (en) * 1981-02-02 1983-04-26 International Business Machines Corporation Controller port switch arrangement for sharing stored data among different systems
US4396984A (en) * 1981-03-06 1983-08-02 International Business Machines Corporation Peripheral systems employing multipathing, path and access grouping
US4455605A (en) * 1981-07-23 1984-06-19 International Business Machines Corporation Method for establishing variable path group associations and affiliations between "non-static" MP systems and shared devices
US4533996A (en) * 1982-02-23 1985-08-06 International Business Machines Corporation Peripheral systems accommodation of guest operating systems
US4837675A (en) * 1981-10-05 1989-06-06 Digital Equipment Corporation Secondary storage facility empolying serial communications between drive and controller
AU560352B2 (en) * 1981-10-05 1987-04-02 Digital Equipment Corporation Secondary storage facility employing serial communications between drive and controller
US4825406A (en) * 1981-10-05 1989-04-25 Digital Equipment Corporation Secondary storage facility employing serial communications between drive and controller
US4811278A (en) * 1981-10-05 1989-03-07 Bean Robert G Secondary storage facility employing serial communications between drive and controller
JPS5876959A (ja) * 1981-10-30 1983-05-10 Fujitsu Ltd デイスク制御方式
JPS58192159A (ja) * 1982-05-06 1983-11-09 Nippon Telegr & Teleph Corp <Ntt> プロセツサ間通信方式
JPS5930108A (ja) * 1982-08-09 1984-02-17 Toyota Motor Corp 設備の稼働制御方法
US4504927A (en) * 1982-09-08 1985-03-12 Allen-Bradley Company Programmable controller with expandable I/O interface circuitry
JPS5947625A (ja) * 1982-09-13 1984-03-17 Fujitsu Ltd 入出力割り込み方式
JPS59163659A (ja) * 1983-03-07 1984-09-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション ワ−ド・プロセシング・システムにおけるデ−タ・セツトのアクセス方式
US4573152A (en) * 1983-05-13 1986-02-25 Greene Richard E Switch matrix test and control system
US4603380A (en) * 1983-07-01 1986-07-29 International Business Machines Corporation DASD cache block staging
JPH0680492B2 (ja) * 1984-09-29 1994-10-12 株式会社日立製作所 エラー回復方法
US4697232A (en) * 1984-11-30 1987-09-29 Storage Technology Corporation I/O device reconnection in a multiple-CPU, dynamic path allocation environment
US5062076A (en) * 1985-07-12 1991-10-29 Wang Laboratories, Inc. Cascadable, high-bandwidth, multi-channel image transfer controller
US4821179A (en) * 1985-08-08 1989-04-11 American Telephone And Telegraph Company Communication system configuration detection apparatus and method
US4787028A (en) * 1985-09-03 1988-11-22 Ncr Corporation Multicommunication protocol controller
JPH087662B2 (ja) * 1985-10-18 1996-01-29 株式会社日立製作所 データ転送制御方法
JP2550311B2 (ja) * 1985-11-20 1996-11-06 株式会社日立製作所 磁気デイスクの多重制御方式
DE3645342C2 (de) * 1985-11-20 2001-09-27 Hitachi Ltd Plattenspeicher-Steuerverfahren
EP0240616B1 (en) * 1986-04-04 1993-03-24 International Business Machines Corporation Method to test and set data in a record on disk in one atomic input/output operation
US4835674A (en) * 1986-07-28 1989-05-30 Bull Hn Information Systems Inc. Computer network system for multiple processing elements
EP0290533B1 (en) * 1986-11-04 1993-12-01 Unisys Corporation I/o system for off-loading operating system functions
JPS6458013A (en) * 1987-08-20 1989-03-06 Ibm Method and data processing system for guaranteeing large area identification and management of data memory
DE3853503T2 (de) * 1987-08-20 1995-09-28 Ibm Verfahren und Vorrichtung zur Instandhaltung von Duplexpaarverteilten Geräten mittels einer Doppelkopiefunktion.
US5051887A (en) * 1987-08-25 1991-09-24 International Business Machines Corporation Maintaining duplex-paired storage devices during gap processing using of a dual copy function
US4958273A (en) * 1987-08-26 1990-09-18 International Business Machines Corporation Multiprocessor system architecture with high availability
US4970640A (en) * 1987-08-28 1990-11-13 International Business Machines Corporation Device initiated partial system quiescing
CA1299757C (en) * 1987-08-28 1992-04-28 Brent Cameron Beardsley Device initiated partial system quiescing
US4999771A (en) * 1987-08-31 1991-03-12 Control Data Corporation Communications network
JPH01126760A (ja) * 1987-11-11 1989-05-18 Toshiba Corp 並列計算機システム
JPH01187627A (ja) * 1988-01-22 1989-07-27 Toshiba Corp 情報処理装置
AU2874089A (en) * 1988-01-28 1989-08-03 Interactive Engineering Pty. Ltd. Network connection mechanism
US5247692A (en) * 1988-02-08 1993-09-21 Nec Corporation Multiple file system having a plurality of file units holding the same files in which loss of data is prevented in a failure of a file unit
US4965719A (en) * 1988-02-16 1990-10-23 International Business Machines Corporation Method for lock management, page coherency, and asynchronous writing of changed pages to shared external store in a distributed computing system
JP2762453B2 (ja) * 1988-04-06 1998-06-04 株式会社日立製作所 入出力構成変更方法
JPH0769882B2 (ja) * 1988-05-11 1995-07-31 富士通株式会社 クロスコール機能を有する入出力制御システム及びそのシステムにおける動的構成変更方法
US5450570A (en) * 1988-09-09 1995-09-12 Compaq Computer Corp. Computer implemented method and apparatus for dynamic configuration of a computer system and circuit boards including computer resource allocation conflict resolution
DE68924755D1 (de) * 1988-10-31 1995-12-14 Ibm Mehrfachverarbeitungssystem und Verfahren für gemeinsame Speichernutzung.
US5053942A (en) * 1988-11-01 1991-10-01 The Regents Of The University Of California Bit-sliced cross-connect chip having a tree topology of arbitration cells for connecting memory modules to processors in a multiprocessor system
DE68924051T2 (de) * 1988-12-30 1996-05-02 Ibm Vielfacher Ein-/Ausgabe-Kanal.
US5043874A (en) * 1989-02-03 1991-08-27 Digital Equipment Corporation Memory configuration for use with means for interfacing a system control unit for a multi-processor system with the system main memory
US5267097A (en) * 1989-03-06 1993-11-30 Hitachi, Ltd. Information transfer control system having rotary storage unit which uses a pseudo address mark
EP0409808A3 (en) * 1989-07-19 1991-11-27 International Business Machines Corporation Method for ensuring map integrity in a system-managed store of a computer
JP2531802B2 (ja) * 1989-09-28 1996-09-04 甲府日本電気株式会社 リクエストバッファ制御システム
US5239654A (en) * 1989-11-17 1993-08-24 Texas Instruments Incorporated Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode
AU650242B2 (en) * 1989-11-28 1994-06-16 International Business Machines Corporation Methods and apparatus for dynamically managing input/output (I/O) connectivity
US5140592A (en) * 1990-03-02 1992-08-18 Sf2 Corporation Disk array system
US5212785A (en) * 1990-04-06 1993-05-18 Micro Technology, Inc. Apparatus and method for controlling data flow between a computer and memory devices
KR950008837B1 (ko) * 1990-03-09 1995-08-08 후지쓰 가부시끼가이샤 멀티 프로세서 시스템용 제어시스템
US5388243A (en) * 1990-03-09 1995-02-07 Mti Technology Corporation Multi-sort mass storage device announcing its active paths without deactivating its ports in a network architecture
US5185876A (en) * 1990-03-14 1993-02-09 Micro Technology, Inc. Buffering system for dynamically providing data to multiple storage elements
US5226143A (en) * 1990-03-14 1993-07-06 International Business Machines Corporation Multiprocessor system includes operating system for notifying only those cache managers who are holders of shared locks on a designated page by global lock manager
US5301290A (en) * 1990-03-14 1994-04-05 International Business Machines Corporation Method for minimizing lock processing while ensuring consistency among pages common to local processor caches and a shared external store
JP2575543B2 (ja) * 1990-04-04 1997-01-29 インターナショナル・ビジネス・マシーンズ・コーポレイション 同時アクセス管理方法
US5202856A (en) * 1990-04-05 1993-04-13 Micro Technology, Inc. Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports
US5214778A (en) * 1990-04-06 1993-05-25 Micro Technology, Inc. Resource management in a multiple resource system
US5956524A (en) * 1990-04-06 1999-09-21 Micro Technology Inc. System and method for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources
US5261088A (en) * 1990-04-26 1993-11-09 International Business Machines Corporation Managing locality in space reuse in a shadow written B-tree via interior node free space list
US5157667A (en) * 1990-04-30 1992-10-20 International Business Machines Corporation Methods and apparatus for performing fault isolation and failure analysis in link-connected systems
JPH0540682A (ja) * 1990-06-08 1993-02-19 Internatl Business Mach Corp <Ibm> アトミシテイを有する記憶装置の高可用性耐故障再配置
JPH0776950B2 (ja) * 1990-06-22 1995-08-16 インターナショナル・ビジネス・マシーンズ・コーポレイション データ処理方法及び装置
EP0472814B1 (en) * 1990-08-31 1996-12-18 International Business Machines Corporation Channel paths in a computer I/O system
US5654695A (en) * 1991-02-22 1997-08-05 International Business Machines Corporation Multi-function network
US5495474A (en) * 1991-03-29 1996-02-27 International Business Machines Corp. Switch-based microchannel planar apparatus
US5644712A (en) * 1991-06-05 1997-07-01 International Business Machines Corporation Indirect addressing of channels via logical channel groups
US5423026A (en) * 1991-09-05 1995-06-06 International Business Machines Corporation Method and apparatus for performing control unit level recovery operations
US5388217A (en) * 1991-12-13 1995-02-07 Cray Research, Inc. Distributing system for multi-processor input and output using channel adapters
JPH05252228A (ja) * 1992-03-02 1993-09-28 Mitsubishi Electric Corp データ伝送装置及びその通信路管理方法
US5331673A (en) * 1992-03-30 1994-07-19 International Business Machines Corporation Integrity of data objects used to maintain state information for shared data at a local complex
US5379398A (en) * 1992-04-20 1995-01-03 International Business Machines Corporation Method and system for concurrent access during backup copying of data
US5261056A (en) * 1992-06-01 1993-11-09 The United States Of America As Represented By The Secretary Of The Air Force N-port wide bandwidth cross-link register
US5471609A (en) * 1992-09-22 1995-11-28 International Business Machines Corporation Method for identifying a system holding a `Reserve`
US5337414A (en) * 1992-09-22 1994-08-09 Unisys Corporation Mass data storage and retrieval system
US5452421A (en) * 1992-09-23 1995-09-19 International Business Machines Corporation System for using register sets and state machines sets to communicate between storage controller and devices by using failure condition activity defined in a request
US5463754A (en) * 1992-10-30 1995-10-31 International Business Machines Corporation Shared direct access storage device for fixed block architecture devices
JP2566728B2 (ja) * 1992-10-30 1996-12-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 論理径路スケジューリング装置及び実行方法
US5416915A (en) * 1992-12-11 1995-05-16 International Business Machines Corporation Method and system for minimizing seek affinity and enhancing write sensitivity in a DASD array
US5771367A (en) * 1992-12-17 1998-06-23 International Business Machines Corporation Storage controller and method for improved failure recovery using cross-coupled cache memories and nonvolatile stores
US5640595A (en) * 1993-06-29 1997-06-17 International Business Machines Corporation Multimedia resource reservation system with graphical interface for manual input of resource reservation value
US20030088611A1 (en) * 1994-01-19 2003-05-08 Mti Technology Corporation Systems and methods for dynamic alignment of associated portions of a code word from a plurality of asynchronous sources
US5784646A (en) * 1994-04-25 1998-07-21 Sony Corporation Hierarchical data storage processing apparatus for partitioning resource across the storage hierarchy
US5544313A (en) * 1994-05-11 1996-08-06 International Business Machines Corporation Baton passing optimization scheme for load balancing/configuration planning in a video-on-demand computer system
US5487077A (en) * 1994-05-23 1996-01-23 International Business Machines Corporation Location dependent variable error correction processing for multi-track recording media using variable length coding means
US5548791A (en) * 1994-07-25 1996-08-20 International Business Machines Corporation Input/output control system with plural channel paths to I/O devices
US5666114A (en) * 1994-11-22 1997-09-09 International Business Machines Corporation Method and means for managing linear mapped address spaces storing compressed data at the storage subsystem control unit or device level
US5671441A (en) * 1994-11-29 1997-09-23 International Business Machines Corporation Method and apparatus for automatic generation of I/O configuration descriptions
US5630045A (en) * 1994-12-06 1997-05-13 International Business Machines Corporation Device and method for fault tolerant dual fetch and store
US5634028A (en) * 1994-12-15 1997-05-27 International Business Machines Corporation Compact track address translation mapping system and method
US5680580A (en) * 1995-02-28 1997-10-21 International Business Machines Corporation Remote copy system for setting request interconnect bit in each adapter within storage controller and initiating request connect frame in response to the setting bit
JPH08249254A (ja) * 1995-03-15 1996-09-27 Mitsubishi Electric Corp マルチコンピュータシステム
US5768623A (en) * 1995-09-19 1998-06-16 International Business Machines Corporation System and method for sharing multiple storage arrays by dedicating adapters as primary controller and secondary controller for arrays reside in different host computers
US5875479A (en) * 1997-01-07 1999-02-23 International Business Machines Corporation Method and means for making a dual volume level copy in a DASD storage subsystem subject to updating during the copy interval
US5968182A (en) * 1997-05-12 1999-10-19 International Business Machines Corporation Method and means for utilizing device long busy response for resolving detected anomalies at the lowest level in a hierarchical, demand/response storage management subsystem
US6038619A (en) * 1997-05-29 2000-03-14 International Business Machines Corporation Disk drive initiated data transfers responsive to sequential or near sequential read or write requests
US6148261A (en) * 1997-06-20 2000-11-14 American Calcar, Inc. Personal communication system to send and receive voice data positioning information
US6061807A (en) * 1997-06-27 2000-05-09 International Business Machines Corporation Methods systems and computer products for error recovery of endpoint nodes
US6112277A (en) * 1997-09-25 2000-08-29 International Business Machines Corporation Method and means for reducing device contention by random accessing and partial track staging of records according to a first DASD format but device mapped according to a second DASD format
US6112255A (en) * 1997-11-13 2000-08-29 International Business Machines Corporation Method and means for managing disk drive level logic and buffer modified access paths for enhanced raid array data rebuild and write update operations
US5930497A (en) * 1997-12-11 1999-07-27 International Business Machines Corporation Method and means for generation of realistic access patterns in storage subsystem benchmarking and other tests
US6219751B1 (en) 1998-04-28 2001-04-17 International Business Machines Corporation Device level coordination of access operations among multiple raid control units
JPH11331890A (ja) * 1998-05-08 1999-11-30 Fujitsu Ltd 情報処理システム
US6070225A (en) * 1998-06-01 2000-05-30 International Business Machines Corporation Method and apparatus for optimizing access to coded indicia hierarchically stored on at least one surface of a cyclic, multitracked recording device
US6195703B1 (en) 1998-06-24 2001-02-27 Emc Corporation Dynamic routing for performance partitioning in a data processing network
US6438595B1 (en) * 1998-06-24 2002-08-20 Emc Corporation Load balancing using directory services in a data processing system
US6144994A (en) * 1998-06-25 2000-11-07 Lucent Technologies Inc. Interface for flexible address bandwidth allocation
US6421711B1 (en) * 1998-06-29 2002-07-16 Emc Corporation Virtual ports for data transferring of a data storage system
US6260120B1 (en) 1998-06-29 2001-07-10 Emc Corporation Storage mapping and partitioning among multiple host processors in the presence of login state changes and host controller replacement
US6640264B1 (en) * 1998-07-20 2003-10-28 Gary W Moore Incremental state logic methodology and apparatus for logic based program control
US7013305B2 (en) 2001-10-01 2006-03-14 International Business Machines Corporation Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange
KR100380651B1 (ko) * 1998-10-02 2003-07-18 삼성전자주식회사 에이알시네트워크의데이터다중처리방법
US6453392B1 (en) 1998-11-10 2002-09-17 International Business Machines Corporation Method of and apparatus for sharing dedicated devices between virtual machine guests
JP3696740B2 (ja) * 1998-12-07 2005-09-21 富士通株式会社 チャネルインタフェース再結合制御方法およびファイル制御装置
US6343324B1 (en) * 1999-09-13 2002-01-29 International Business Machines Corporation Method and system for controlling access share storage devices in a network environment by configuring host-to-volume mapping data structures in the controller memory for granting and denying access to the devices
CA2388260C (en) 1999-10-19 2009-01-27 American Calcar Inc. Technique for effective navigation based on user preferences
US7039657B1 (en) * 1999-11-09 2006-05-02 International Business Machines Corporation Method, system, and program for accessing data from storage systems
US7111176B1 (en) 2000-03-31 2006-09-19 Intel Corporation Generating isolated bus cycles for isolated execution
US7089418B1 (en) 2000-03-31 2006-08-08 Intel Corporation Managing accesses in a processor for isolated execution
US6934817B2 (en) * 2000-03-31 2005-08-23 Intel Corporation Controlling access to multiple memory zones in an isolated execution environment
US6957332B1 (en) * 2000-03-31 2005-10-18 Intel Corporation Managing a secure platform using a hierarchical executive architecture in isolated execution mode
US6990579B1 (en) 2000-03-31 2006-01-24 Intel Corporation Platform and method for remote attestation of a platform
US7356817B1 (en) 2000-03-31 2008-04-08 Intel Corporation Real-time scheduling of virtual machines
US6996710B1 (en) 2000-03-31 2006-02-07 Intel Corporation Platform and method for issuing and certifying a hardware-protected attestation key
US7082615B1 (en) 2000-03-31 2006-07-25 Intel Corporation Protecting software environment in isolated execution
US7013484B1 (en) 2000-03-31 2006-03-14 Intel Corporation Managing a secure environment using a chipset in isolated execution mode
US6976162B1 (en) * 2000-06-28 2005-12-13 Intel Corporation Platform and method for establishing provable identities while maintaining privacy
US6754682B1 (en) * 2000-07-10 2004-06-22 Emc Corporation Method and apparatus for enabling consistent ancillary disk array storage device operations with respect to a main application
US6954881B1 (en) 2000-10-13 2005-10-11 International Business Machines Corporation Method and apparatus for providing multi-path I/O in non-concurrent clustering environment using SCSI-3 persistent reserve
US7215781B2 (en) * 2000-12-22 2007-05-08 Intel Corporation Creation and distribution of a secret value between two devices
US6907600B2 (en) 2000-12-27 2005-06-14 Intel Corporation Virtual translation lookaside buffer
US7225441B2 (en) * 2000-12-27 2007-05-29 Intel Corporation Mechanism for providing power management through virtualization
US7035963B2 (en) 2000-12-27 2006-04-25 Intel Corporation Method for resolving address space conflicts between a virtual machine monitor and a guest operating system
US7818808B1 (en) 2000-12-27 2010-10-19 Intel Corporation Processor mode for limiting the operation of guest software running on a virtual machine supported by a virtual machine monitor
US7117376B2 (en) * 2000-12-28 2006-10-03 Intel Corporation Platform and method of creating a secure boot that enforces proper user authentication and enforces hardware configurations
US20020144121A1 (en) * 2001-03-30 2002-10-03 Ellison Carl M. Checking file integrity using signature generated in isolated execution
US7096497B2 (en) * 2001-03-30 2006-08-22 Intel Corporation File checking using remote signing authority via a network
US7272831B2 (en) * 2001-03-30 2007-09-18 Intel Corporation Method and apparatus for constructing host processor soft devices independent of the host processor operating system
US7191440B2 (en) * 2001-08-15 2007-03-13 Intel Corporation Tracking operating system process and thread execution and virtual machine execution in hardware or in a virtual machine monitor
US20030079056A1 (en) * 2001-10-18 2003-04-24 Taylor Scott E. Managing network connections in a system
US7024555B2 (en) 2001-11-01 2006-04-04 Intel Corporation Apparatus and method for unilaterally loading a secure operating system within a multiprocessor environment
US7103771B2 (en) * 2001-12-17 2006-09-05 Intel Corporation Connecting a virtual token to a physical token
US20030126454A1 (en) * 2001-12-28 2003-07-03 Glew Andrew F. Authenticated code method and apparatus
US20030126453A1 (en) * 2001-12-31 2003-07-03 Glew Andrew F. Processor supporting execution of an authenticated code instruction
US7308576B2 (en) * 2001-12-31 2007-12-11 Intel Corporation Authenticated code module
US7480806B2 (en) * 2002-02-22 2009-01-20 Intel Corporation Multi-token seal and unseal
US7631196B2 (en) 2002-02-25 2009-12-08 Intel Corporation Method and apparatus for loading a trustable operating system
US7028149B2 (en) * 2002-03-29 2006-04-11 Intel Corporation System and method for resetting a platform configuration register
US7069442B2 (en) * 2002-03-29 2006-06-27 Intel Corporation System and method for execution of a secured environment initialization instruction
US20030191943A1 (en) * 2002-04-05 2003-10-09 Poisner David I. Methods and arrangements to register code
US20030196096A1 (en) * 2002-04-12 2003-10-16 Sutton James A. Microcode patch authentication
US20030196100A1 (en) * 2002-04-15 2003-10-16 Grawrock David W. Protection against memory attacks following reset
US7058807B2 (en) * 2002-04-15 2006-06-06 Intel Corporation Validation of inclusion of a platform within a data center
US7076669B2 (en) * 2002-04-15 2006-07-11 Intel Corporation Method and apparatus for communicating securely with a token
US7127548B2 (en) * 2002-04-16 2006-10-24 Intel Corporation Control register access virtualization performance improvement in the virtual-machine architecture
US7139890B2 (en) * 2002-04-30 2006-11-21 Intel Corporation Methods and arrangements to interface memory
US20030229794A1 (en) * 2002-06-07 2003-12-11 Sutton James A. System and method for protection against untrusted system management code by redirecting a system management interrupt and creating a virtual machine container
US7142674B2 (en) * 2002-06-18 2006-11-28 Intel Corporation Method of confirming a secure key exchange
US7392415B2 (en) * 2002-06-26 2008-06-24 Intel Corporation Sleep protection
US20040003321A1 (en) * 2002-06-27 2004-01-01 Glew Andrew F. Initialization of protected system
US6996748B2 (en) * 2002-06-29 2006-02-07 Intel Corporation Handling faults associated with operation of guest software in the virtual-machine architecture
US7124327B2 (en) * 2002-06-29 2006-10-17 Intel Corporation Control over faults occurring during the operation of guest software in the virtual-machine architecture
US7296267B2 (en) * 2002-07-12 2007-11-13 Intel Corporation System and method for binding virtual machines to hardware contexts
US7165181B2 (en) * 2002-11-27 2007-01-16 Intel Corporation System and method for establishing trust without revealing identity
US20040117532A1 (en) * 2002-12-11 2004-06-17 Bennett Steven M. Mechanism for controlling external interrupts in a virtual machine system
US7073042B2 (en) * 2002-12-12 2006-07-04 Intel Corporation Reclaiming existing fields in address translation data structures to extend control over memory accesses
US20040117318A1 (en) * 2002-12-16 2004-06-17 Grawrock David W. Portable token controlling trusted environment launch
US7318235B2 (en) * 2002-12-16 2008-01-08 Intel Corporation Attestation using both fixed token and portable token
US20040128345A1 (en) * 2002-12-27 2004-07-01 Robinson Scott H. Dynamic service registry
US7900017B2 (en) * 2002-12-27 2011-03-01 Intel Corporation Mechanism for remapping post virtual machine memory pages
US20040128528A1 (en) * 2002-12-31 2004-07-01 Poisner David I. Trusted real time clock
US7076802B2 (en) * 2002-12-31 2006-07-11 Intel Corporation Trusted system clock
US7177961B2 (en) * 2003-05-12 2007-02-13 International Business Machines Corporation Managing access, by operating system images of a computing environment, of input/output resources of the computing environment
US7130938B2 (en) * 2003-05-12 2006-10-31 International Business Machines Corporation Method, system and program products for identifying communications adapters of a computing environment
US7174550B2 (en) * 2003-05-12 2007-02-06 International Business Machines Corporation Sharing communications adapters across a plurality of input/output subsystem images
US7290070B2 (en) * 2003-05-12 2007-10-30 International Business Machines Corporation Multiple logical input/output subsystem facility
US6996638B2 (en) * 2003-05-12 2006-02-07 International Business Machines Corporation Method, system and program products for enhancing input/output processing for operating system images of a computing environment
US7000036B2 (en) 2003-05-12 2006-02-14 International Business Machines Corporation Extended input/output measurement facilities
US7127599B2 (en) * 2003-05-12 2006-10-24 International Business Machines Corporation Managing configurations of input/output system images of an input/output subsystem, wherein a configuration is modified without restarting the input/output subsystem to effect a modification
US20050044292A1 (en) * 2003-08-19 2005-02-24 Mckeen Francis X. Method and apparatus to retain system control when a buffer overflow attack occurs
US8079034B2 (en) 2003-09-15 2011-12-13 Intel Corporation Optimizing processor-managed resources based on the behavior of a virtual machine monitor
US7424709B2 (en) * 2003-09-15 2008-09-09 Intel Corporation Use of multiple virtual machine monitors to handle privileged events
US7287197B2 (en) 2003-09-15 2007-10-23 Intel Corporation Vectoring an interrupt or exception upon resuming operation of a virtual machine
US7739521B2 (en) * 2003-09-18 2010-06-15 Intel Corporation Method of obscuring cryptographic computations
US7610611B2 (en) * 2003-09-19 2009-10-27 Moran Douglas R Prioritized address decoder
US7177967B2 (en) * 2003-09-30 2007-02-13 Intel Corporation Chipset support for managing hardware interrupts in a virtual machine system
US7237051B2 (en) * 2003-09-30 2007-06-26 Intel Corporation Mechanism to control hardware interrupt acknowledgement in a virtual machine system
US7366305B2 (en) * 2003-09-30 2008-04-29 Intel Corporation Platform and method for establishing trust without revealing identity
US7636844B2 (en) 2003-11-17 2009-12-22 Intel Corporation Method and system to provide a trusted channel within a computer system for a SIM device
US20050108534A1 (en) * 2003-11-19 2005-05-19 Bajikar Sundeep M. Providing services to an open platform implementing subscriber identity module (SIM) capabilities
US20050108171A1 (en) * 2003-11-19 2005-05-19 Bajikar Sundeep M. Method and apparatus for implementing subscriber identity module (SIM) capabilities in an open platform
US8156343B2 (en) 2003-11-26 2012-04-10 Intel Corporation Accessing private data about the state of a data processing machine from storage that is publicly accessible
US7826386B2 (en) * 2003-12-08 2010-11-02 International Business Machines Corporation Facilitating the configuring of communications environments
US20050133582A1 (en) * 2003-12-22 2005-06-23 Bajikar Sundeep M. Method and apparatus for providing a trusted time stamp in an open platform
US8037314B2 (en) * 2003-12-22 2011-10-11 Intel Corporation Replacing blinded authentication authority
US20050152539A1 (en) * 2004-01-12 2005-07-14 Brickell Ernie F. Method of protecting cryptographic operations from side channel attacks
US7277968B2 (en) * 2004-01-23 2007-10-02 International Business Machines Corporation Managing sets of input/output communications subadapters of an input/output subsystem
US7802085B2 (en) 2004-02-18 2010-09-21 Intel Corporation Apparatus and method for distributing private keys to an entity with minimal secret, unique information
US20050216920A1 (en) * 2004-03-24 2005-09-29 Vijay Tewari Use of a virtual machine to emulate a hardware device
US7356735B2 (en) * 2004-03-30 2008-04-08 Intel Corporation Providing support for single stepping a virtual machine in a virtual machine environment
US7620949B2 (en) * 2004-03-31 2009-11-17 Intel Corporation Method and apparatus for facilitating recognition of an open event window during operation of guest software in a virtual machine environment
US7490070B2 (en) 2004-06-10 2009-02-10 Intel Corporation Apparatus and method for proving the denial of a direct proof signature
US20050288056A1 (en) * 2004-06-29 2005-12-29 Bajikar Sundeep M System including a wireless wide area network (WWAN) module with an external identity module reader and approach for certifying the WWAN module
US7305592B2 (en) * 2004-06-30 2007-12-04 Intel Corporation Support for nested fault in a virtual machine environment
US20060020720A1 (en) * 2004-07-23 2006-01-26 Lsi Logic Corporation Multi-controller IO shipping
US7743180B2 (en) * 2004-08-10 2010-06-22 International Business Machines Corporation Method, system, and program for managing path groups to an input/output (I/O) device
US20060036790A1 (en) * 2004-08-10 2006-02-16 Peterson Beth A Method, system, and program for returning attention to a processing system requesting a lock
US7840962B2 (en) * 2004-09-30 2010-11-23 Intel Corporation System and method for controlling switching between VMM and VM using enabling value of VMM timer indicator and VMM timer value having a specified time
US8146078B2 (en) 2004-10-29 2012-03-27 Intel Corporation Timer offsetting mechanism in a virtual machine environment
US8924728B2 (en) 2004-11-30 2014-12-30 Intel Corporation Apparatus and method for establishing a secure session with a device without exposing privacy-sensitive information
US8533777B2 (en) * 2004-12-29 2013-09-10 Intel Corporation Mechanism to determine trust of out-of-band management agents
US7395405B2 (en) * 2005-01-28 2008-07-01 Intel Corporation Method and apparatus for supporting address translation in a virtual machine environment
US7809957B2 (en) 2005-09-29 2010-10-05 Intel Corporation Trusted platform module for generating sealed data
WO2007097036A1 (ja) * 2006-02-27 2007-08-30 Fujitsu Limited 中央処理装置、中央処理装置の制御方法、情報処理システム
US8014530B2 (en) 2006-03-22 2011-09-06 Intel Corporation Method and apparatus for authenticated, recoverable key distribution with no database secrets
US7689786B1 (en) 2006-09-29 2010-03-30 Emc Corporation Techniques for overriding device reservations
US7500023B2 (en) * 2006-10-10 2009-03-03 International Business Machines Corporation Facilitating input/output processing by using transport control words to reduce input/output communications
JP4930224B2 (ja) * 2007-06-29 2012-05-16 ブラザー工業株式会社 ネットワーク装置
US8001298B2 (en) * 2008-02-14 2011-08-16 International Business Machines Corporation Providing extended measurement data in an I/O processing system
US8117347B2 (en) 2008-02-14 2012-02-14 International Business Machines Corporation Providing indirect data addressing for a control block at a channel subsystem of an I/O processing system
US8478915B2 (en) 2008-02-14 2013-07-02 International Business Machines Corporation Determining extended capability of a channel path
US7941570B2 (en) * 2008-02-14 2011-05-10 International Business Machines Corporation Bi-directional data transfer within a single I/O operation
US7937507B2 (en) * 2008-02-14 2011-05-03 International Business Machines Corporation Extended measurement word determination at a channel subsystem of an I/O processing system
US7890668B2 (en) 2008-02-14 2011-02-15 International Business Machines Corporation Providing indirect data addressing in an input/output processing system where the indirect data address list is non-contiguous
US9052837B2 (en) 2008-02-14 2015-06-09 International Business Machines Corporation Processing communication data in a ships passing condition
US7934026B2 (en) * 2008-09-17 2011-04-26 International Business Machines Corporation Apparatus and method to preserve one or more logical communication paths in a data processing system
US8332542B2 (en) 2009-11-12 2012-12-11 International Business Machines Corporation Communication with input/output system devices
US8677027B2 (en) 2011-06-01 2014-03-18 International Business Machines Corporation Fibre channel input/output data routing system and method
US8738811B2 (en) 2011-06-01 2014-05-27 International Business Machines Corporation Fibre channel input/output data routing system and method
US8583988B2 (en) 2011-06-01 2013-11-12 International Business Machines Corporation Fibre channel input/output data routing system and method
US8364854B2 (en) 2011-06-01 2013-01-29 International Business Machines Corporation Fibre channel input/output data routing system and method
US9021155B2 (en) 2011-06-01 2015-04-28 International Business Machines Corporation Fibre channel input/output data routing including discarding of data transfer requests in response to error detection
US8364853B2 (en) 2011-06-01 2013-01-29 International Business Machines Corporation Fibre channel input/output data routing system and method
US8549185B2 (en) 2011-06-30 2013-10-01 International Business Machines Corporation Facilitating transport mode input/output operations between a channel subsystem and input/output devices
US8346978B1 (en) 2011-06-30 2013-01-01 International Business Machines Corporation Facilitating transport mode input/output operations between a channel subsystem and input/output devices
US8473641B2 (en) 2011-06-30 2013-06-25 International Business Machines Corporation Facilitating transport mode input/output operations between a channel subsystem and input/output devices
US8312176B1 (en) 2011-06-30 2012-11-13 International Business Machines Corporation Facilitating transport mode input/output operations between a channel subsystem and input/output devices
US8918542B2 (en) 2013-03-15 2014-12-23 International Business Machines Corporation Facilitating transport mode data transfer between a channel subsystem and input/output devices
US8990439B2 (en) 2013-05-29 2015-03-24 International Business Machines Corporation Transport mode data transfer between a channel subsystem and input/output devices
US9377958B2 (en) * 2014-08-12 2016-06-28 Facebook, Inc. Allocation of read/write channels for storage devices
US10037147B2 (en) 2015-12-14 2018-07-31 International Business Machines Corporation Sharing files in a multisystem environment

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5010937A (ja) * 1973-04-28 1975-02-04

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3274561A (en) * 1962-11-30 1966-09-20 Burroughs Corp Data processor input/output control system
US3386082A (en) * 1965-06-02 1968-05-28 Ibm Configuration control in multiprocessors
US3593302A (en) * 1967-03-31 1971-07-13 Nippon Electric Co Periphery-control-units switching device
US3564502A (en) * 1968-01-15 1971-02-16 Ibm Channel position signaling method and means
US3581286A (en) * 1969-01-13 1971-05-25 Ibm Module switching apparatus with status sensing and dynamic sharing of modules
US3639909A (en) * 1970-01-26 1972-02-01 Burroughs Corp Multichannel input/output control with automatic channel selection
US3675209A (en) * 1970-02-06 1972-07-04 Burroughs Corp Autonomous multiple-path input/output control system
US3725864A (en) * 1971-03-03 1973-04-03 Ibm Input/output control
US3716837A (en) * 1971-04-22 1973-02-13 Ibm Interrupt handling
US3812468A (en) * 1972-05-12 1974-05-21 Burroughs Corp Multiprocessing system having means for dynamic redesignation of unit functions
US4004277A (en) * 1974-05-29 1977-01-18 Gavril Bruce D Switching system for non-symmetrical sharing of computer peripheral equipment

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5010937A (ja) * 1973-04-28 1975-02-04

Also Published As

Publication number Publication date
FR2425676A1 (fr) 1979-12-07
NL7903614A (nl) 1979-11-12
AU4564079A (en) 1979-11-15
ES480295A1 (es) 1980-01-01
SE7903939L (sv) 1979-11-09
JPS54146941A (en) 1979-11-16
FR2425676B1 (fr) 1986-02-21
IT1166776B (it) 1987-05-06
DE2917441B2 (de) 1981-04-16
CA1116260A (en) 1982-01-12
SE440960B (sv) 1985-08-26
DE2917441A1 (de) 1979-11-15
DE2917441C3 (de) 1982-01-07
BR7902718A (pt) 1979-11-27
IT7922196A0 (it) 1979-04-27
AU521915B2 (en) 1982-05-06
GB2020456A (en) 1979-11-14
US4207609A (en) 1980-06-10
CH637229A5 (de) 1983-07-15
GB2020456B (en) 1982-10-13

Similar Documents

Publication Publication Date Title
JPS5838818B2 (ja) 装置共用システム
US5907684A (en) Independent channel coupled to be shared by multiple physical processing nodes with each node characterized as having its own memory, CPU and operating system image
JP4392877B2 (ja) ディスクアレイ制御装置
US4991079A (en) Real-time data processing system
KR100424242B1 (ko) 논리유닛번호에 대한 액세스 제공방법 및 ｓｃｓｉ 지속 예약커맨드의 지원방법과 드라이버
KR100985926B1 (ko) 메모리 시스템 컴포넌트들 사이에서 신호들을 리라우팅하는시스템 및 방법
JP3200500B2 (ja) ディスク装置及びディスク制御方法
JPS61109164A (ja) バス制御方法
JPH11312126A (ja) 記憶制御装置
US5146605A (en) Direct control facility for multiprocessor network
JPH11212939A (ja) 共通バスによって相互接続されたプロセッサを有するデータプロセッサユニット間でデータを交換するためのシステム
EP0658998B1 (en) Data switching apparatus
JP3516431B2 (ja) プロセッサ・バスによるｉ／ｏトラフィック伝送
US5581732A (en) Multiprocessor system with reflective memory data transfer device
US6523077B1 (en) Data processing apparatus and data processing method accessing a plurality of memories in parallel
WO2006071942A2 (en) Method and apparatus for implementing heterogeneous interconnects
EP0067519B1 (en) Telecommunications system
JP3719976B2 (ja) 二重化コントローラ構成ディスク記憶システム向けコントローラ、及び同コントローラが二重化されたディスク記憶システム
JP2003046526A (ja) ノード間データ転送方法およびデータ転送装置
JPH1078940A (ja) マルチノード情報処理システムにおけるチケット分配方法
JP4173110B2 (ja) 記憶装置システム
EP0316251B1 (en) Direct control facility for multiprocessor network
JP4179303B2 (ja) 記憶装置システム
JPH064401A (ja) メモリアクセス回路
JP2913930B2 (ja) 拡張記憶データ転送方法