JPH04318650A - 入出力処理装置 - Google Patents
入出力処理装置Info
- Publication number
- JPH04318650A JPH04318650A JP3085285A JP8528591A JPH04318650A JP H04318650 A JPH04318650 A JP H04318650A JP 3085285 A JP3085285 A JP 3085285A JP 8528591 A JP8528591 A JP 8528591A JP H04318650 A JPH04318650 A JP H04318650A
- Authority
- JP
- Japan
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- channel
- microprogram
- control
- storage
- storing
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入出力処理装置に関し
、特に、複数チャネルへのマイクロプログラム転送に関
する。
、特に、複数チャネルへのマイクロプログラム転送に関
する。
【０００２】
【従来の技術】従来、この種の入出力処理装置は、マイ
クロプログラム転送時に各チャネル毎に個別のデータパ
スを用いて、記憶装置よりチャネル制御装置を介しマイ
クロプログラムを各チャネルへ転送していた。
クロプログラム転送時に各チャネル毎に個別のデータパ
スを用いて、記憶装置よりチャネル制御装置を介しマイ
クロプログラムを各チャネルへ転送していた。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
処理装置は、マイクロプログラム転送時、各チャネル毎
に個別のデータバスを用いて、記憶装置よりチャネル制
御回路を介しマイクロプログラムを各チャネルへ転送し
ていた為に、制御が複雑という欠点がある。
処理装置は、マイクロプログラム転送時、各チャネル毎
に個別のデータバスを用いて、記憶装置よりチャネル制
御回路を介しマイクロプログラムを各チャネルへ転送し
ていた為に、制御が複雑という欠点がある。
【０００４】本発明は従来の技術に内在する上記欠点を
解消する為になされたものであり、従って本発明の目的
は、記憶装置と入出力装置間のマイクロプログラムの転
送制御を簡略化すると共に、信頼性を向上させることを
可能とした新規な入出力処理装置を提供することにある
。
解消する為になされたものであり、従って本発明の目的
は、記憶装置と入出力装置間のマイクロプログラムの転
送制御を簡略化すると共に、信頼性を向上させることを
可能とした新規な入出力処理装置を提供することにある
。
【０００５】
【課題を解決するための手段】上記目的を達成する為に
、本発明に係る入出力処理装置は、チャネル制御装置に
は、記憶装置に格納されているアドレス、パリティビッ
ト付きマイクロプログラムを第一のチャネルに転送する
手段と、第一のチャネルからの要求により指定されたア
ドレスのマイクロプログラムを第一のチャネルへ転送す
る手段とを設け、第一のチャネルには、転送されたマイ
クロプログラムを自制御記憶部へ格納する手段と、格納
後制御記憶部を読み出しパリティエラーをチェックしエ
ラー検出時には誤りデータアドレスによりチャネル制御
装置にマイクロプログラムを要求し制御記憶部に格納す
る手段と、マイクロプログラム格納終了後に自チャネル
内のマイクロプログラムを読み出し第二のチャネルへ転
送する手段と、第二のチャネルからの要求により指定さ
れた制御記憶部アドレスのマイクロプログラムを読み出
し第二のチャネルヘ送出する手段とを設け、第二のチャ
ネルには、転送されたマイクロプログラムを自制御記憶
部へ格納する手段と、格納後制御記憶部を読み出しパリ
ティエラーをチェックしエラー検出時には誤りデータア
ドレスによりマイクロプログラムが送られてきたチャネ
ルにマイクロプログラムを要求し制御記憶部に格納する
手段とを設け、ｎ−１チャネルまで次チャネルにマイク
ロプログラムを転送する手段と、第二のチャネルと同様
の方法によりｎチャネルまで送られてきたデータの制御
記憶部への格納、パリティチェック及びエラー検出時の
再転送要求とデータ再格納を行う手段とを設け、第ｎチ
ャネルにはマイクロプログラム格納時にチャネル制御装
置にマイクロプログラム格納終了を報告する手段を設け
て構成される。
、本発明に係る入出力処理装置は、チャネル制御装置に
は、記憶装置に格納されているアドレス、パリティビッ
ト付きマイクロプログラムを第一のチャネルに転送する
手段と、第一のチャネルからの要求により指定されたア
ドレスのマイクロプログラムを第一のチャネルへ転送す
る手段とを設け、第一のチャネルには、転送されたマイ
クロプログラムを自制御記憶部へ格納する手段と、格納
後制御記憶部を読み出しパリティエラーをチェックしエ
ラー検出時には誤りデータアドレスによりチャネル制御
装置にマイクロプログラムを要求し制御記憶部に格納す
る手段と、マイクロプログラム格納終了後に自チャネル
内のマイクロプログラムを読み出し第二のチャネルへ転
送する手段と、第二のチャネルからの要求により指定さ
れた制御記憶部アドレスのマイクロプログラムを読み出
し第二のチャネルヘ送出する手段とを設け、第二のチャ
ネルには、転送されたマイクロプログラムを自制御記憶
部へ格納する手段と、格納後制御記憶部を読み出しパリ
ティエラーをチェックしエラー検出時には誤りデータア
ドレスによりマイクロプログラムが送られてきたチャネ
ルにマイクロプログラムを要求し制御記憶部に格納する
手段とを設け、ｎ−１チャネルまで次チャネルにマイク
ロプログラムを転送する手段と、第二のチャネルと同様
の方法によりｎチャネルまで送られてきたデータの制御
記憶部への格納、パリティチェック及びエラー検出時の
再転送要求とデータ再格納を行う手段とを設け、第ｎチ
ャネルにはマイクロプログラム格納時にチャネル制御装
置にマイクロプログラム格納終了を報告する手段を設け
て構成される。
【０００６】
【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【０００７】図１は本発明の一実施例を示すブロック構
成図である。
成図である。
【０００８】図１を参照するに、本発明の一実施例は、
記憶装置１、入出力処理装置２、入出力装置３（１−ｎ
）とから構成され、入出力処理装置２内にはチャネル制
御装置５と、チャネル６（１−ｎ）が存在し、チャネル
制御装置５内に命令制御部１０が存在し、チャネル６に
はそれぞれ制御記憶部７、データ制御部８、パリティチ
ェック回路９が存在する。
記憶装置１、入出力処理装置２、入出力装置３（１−ｎ
）とから構成され、入出力処理装置２内にはチャネル制
御装置５と、チャネル６（１−ｎ）が存在し、チャネル
制御装置５内に命令制御部１０が存在し、チャネル６に
はそれぞれ制御記憶部７、データ制御部８、パリティチ
ェック回路９が存在する。
【０００９】次に図１を参照して本発明の一実施例の動
作について詳細に説明する。
作について詳細に説明する。
【００１０】マイクロプログラム転送命令が信号線２１
を介して命令制御部１０に出されると、命令制御部１０
は信号線２２を介してマイクロプログラム格納部４へマ
イクロプログラムをデータパス４１を介して制御記憶部
７−１へ転送するように、指示し、同時に命令制御部１
０は信号線２３を介しデータ制御部８−１へマイクロプ
ログラム転送を指示する。この指示により、データ制御
部８−１は信号線２４を介し制御記憶部７−１へマイク
ロプログラム受付可の指示を送る。これによりマイクロ
プログラム格納部４内のアドレス、パリティビット付き
マイクロプログラムはデータパス４１を介して制御記憶
部７−１へ転送される。
を介して命令制御部１０に出されると、命令制御部１０
は信号線２２を介してマイクロプログラム格納部４へマ
イクロプログラムをデータパス４１を介して制御記憶部
７−１へ転送するように、指示し、同時に命令制御部１
０は信号線２３を介しデータ制御部８−１へマイクロプ
ログラム転送を指示する。この指示により、データ制御
部８−１は信号線２４を介し制御記憶部７−１へマイク
ロプログラム受付可の指示を送る。これによりマイクロ
プログラム格納部４内のアドレス、パリティビット付き
マイクロプログラムはデータパス４１を介して制御記憶
部７−１へ転送される。
【００１１】制御記憶部７−１にマイクロプログラムが
格納されると、制御記憶部７−１は信号線２４を介しデ
ータ制御部８−１へ転送終了指示を送る。転送終了指示
を受け取ったデータ制御部８−１は、制御記憶部７−１
に対して今格納されたデータを読み出し、パリティチェ
ック回路９−１によりパリティチェックを行うよう指示
する。パリティチェック回路９−１がデータ制御部８−
１にエラーを知らせると、データ制御部８−１は、誤り
データアドレスを制御記憶部７−１より読み出し、命令
制御部１０にアドレスを指定しそのデータを転送するよ
うに指示すると共に、データ制御部８−１は信号線２４
を介して制御記憶部７−１へマイクロプログラムの受付
可の指示を送る。
格納されると、制御記憶部７−１は信号線２４を介しデ
ータ制御部８−１へ転送終了指示を送る。転送終了指示
を受け取ったデータ制御部８−１は、制御記憶部７−１
に対して今格納されたデータを読み出し、パリティチェ
ック回路９−１によりパリティチェックを行うよう指示
する。パリティチェック回路９−１がデータ制御部８−
１にエラーを知らせると、データ制御部８−１は、誤り
データアドレスを制御記憶部７−１より読み出し、命令
制御部１０にアドレスを指定しそのデータを転送するよ
うに指示すると共に、データ制御部８−１は信号線２４
を介して制御記憶部７−１へマイクロプログラムの受付
可の指示を送る。
【００１２】制御記憶部７−１のデータにパリティエラ
ーがなくなると、データ制御部８−１は信号線２４を介
し制御記憶部７−１へマイクロプログラムを第２チャネ
ル６−２内の制御記憶部７−２へ転送するように指示す
ると同時に、データ制御部８−１は信号線２８を介して
データ制御部８−２へマイクロプログラム転送を指示す
る。これによりチャネル（＃１）６−１内のデータ格納
部７−１に格納されているマイクロプログラムはチャネ
ル（＃２）６−２内の制御記憶部７−２へ転送される。
ーがなくなると、データ制御部８−１は信号線２４を介
し制御記憶部７−１へマイクロプログラムを第２チャネ
ル６−２内の制御記憶部７−２へ転送するように指示す
ると同時に、データ制御部８−１は信号線２８を介して
データ制御部８−２へマイクロプログラム転送を指示す
る。これによりチャネル（＃１）６−１内のデータ格納
部７−１に格納されているマイクロプログラムはチャネ
ル（＃２）６−２内の制御記憶部７−２へ転送される。
【００１３】チャネル（＃２）６−２の制御部７−２に
格納されたデータは、チャネル（＃１）６−１の時と同
様の方法でパリティチェックが行われ、エラーが検出さ
れるとデータ制御部８−２は、チャネル（＃１）６−１
のデータ制御部８−１に対し誤りデータアドレスを指定
してそのアドレスのデータをチャネル（＃２）６−２内
の制御記憶部７−２に転送するように指示すると同時に
、制御記憶部７−２に対してマイクロプログラム受付可
の指示を送る。
格納されたデータは、チャネル（＃１）６−１の時と同
様の方法でパリティチェックが行われ、エラーが検出さ
れるとデータ制御部８−２は、チャネル（＃１）６−１
のデータ制御部８−１に対し誤りデータアドレスを指定
してそのアドレスのデータをチャネル（＃２）６−２内
の制御記憶部７−２に転送するように指示すると同時に
、制御記憶部７−２に対してマイクロプログラム受付可
の指示を送る。
【００１４】以下同様にしてチャネル（＃ｎ−１）６−
（ｎ−１）まで次チャネルへマイクロプログラムを転送
する。またチャネル（＃２）と同様の方法により、チャ
ネル（＃ｎ）６−ｎまで送られてきたデータの格納、パ
リティチェック及びエラー検出時のデータ再転送要求と
データ再格納を行い、チャネル（＃ｎ）６−ｎ内の制御
記憶部７−ｎにマイクロプログラムが格納されると、デ
ータ制御部８−ｎは信号線３１を介して命令制御部１０
へチャネル（＃ｎ）６−ｎのマイクロプログラム転送終
了を報告する。
（ｎ−１）まで次チャネルへマイクロプログラムを転送
する。またチャネル（＃２）と同様の方法により、チャ
ネル（＃ｎ）６−ｎまで送られてきたデータの格納、パ
リティチェック及びエラー検出時のデータ再転送要求と
データ再格納を行い、チャネル（＃ｎ）６−ｎ内の制御
記憶部７−ｎにマイクロプログラムが格納されると、デ
ータ制御部８−ｎは信号線３１を介して命令制御部１０
へチャネル（＃ｎ）６−ｎのマイクロプログラム転送終
了を報告する。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
複数チャネルへのマイクロプログラム転送時に、初回記
憶装置よりチャネル制御装置を介し、第一チャネルへマ
イクロプログラムを転送し、次回より自チャネル内のマ
イクロプログラムを次のチャネル内へ転送する方法を採
り、またチャネルにマイクロプログラムが格納される毎
に、格納されたマイクロプログラムのビット誤りを検出
し、マイクロプログラムの誤りデータ部のみの転送を再
要求し格納して、第ｎチャネルまで転送が終了すると第
ｎチャネルはマイクロプログラム格納終了をチャネル制
御装置へ報告することにより、制御が簡略化し信頼性も
保持することができる効果が得られる。
複数チャネルへのマイクロプログラム転送時に、初回記
憶装置よりチャネル制御装置を介し、第一チャネルへマ
イクロプログラムを転送し、次回より自チャネル内のマ
イクロプログラムを次のチャネル内へ転送する方法を採
り、またチャネルにマイクロプログラムが格納される毎
に、格納されたマイクロプログラムのビット誤りを検出
し、マイクロプログラムの誤りデータ部のみの転送を再
要求し格納して、第ｎチャネルまで転送が終了すると第
ｎチャネルはマイクロプログラム格納終了をチャネル制
御装置へ報告することにより、制御が簡略化し信頼性も
保持することができる効果が得られる。
【図１】本発明の一実施例を示すブロック構成図である
。
。
１…記憶装置
２…入出力処理装置
３−１〜３−ｎ…入出力装置（１〜ｎ）４…マイクロプ
ログラム格納部 ５…チャネル制御装置 ６−１〜６−ｎ…チャネル（１〜ｎ） ７−１〜７−ｎ…制御記憶部 ８−１〜８−ｎ…データ制御部 ９−１〜９−ｎ…パリティチェック回路１０…命令制御
部 ２１〜３５…信号線 ４１〜４９…データパス ５０−１〜５０−ｎ…データパス
ログラム格納部 ５…チャネル制御装置 ６−１〜６−ｎ…チャネル（１〜ｎ） ７−１〜７−ｎ…制御記憶部 ８−１〜８−ｎ…データ制御部 ９−１〜９−ｎ…パリティチェック回路１０…命令制御
部 ２１〜３５…信号線 ４１〜４９…データパス ５０−１〜５０−ｎ…データパス
Claims (2)
- 【請求項１】 マイクロプログラムにより制御される
ｎ（ｎは正の整数）個のチャネルを多重制御するチャネ
ル制御装置を具備し、記憶装置と入出力装置間のデータ
転送を制御する入出力処理装置において、前記チャネル
制御装置には、前記記憶装置に格納されているアドレス
、パリティビット付きマイクロプログラムを前記ｎ個の
チャネルのうち第一のチャネルに転送する手段と、前記
第一のチャネルからの要求により指定されたアドレスの
マイクロプログラムを前記第一のチャネルへ転送する手
段とを設け、前記第一のチャネルには、転送されたマイ
クロプログラムを自制御記憶部へ格納する手段と、該格
納後に前記制御記憶部を読み出しパリティエラーをチェ
ックしエラー検出時には誤りデータアドレスにより前記
チャネル制御装置にマイクロプログラムを要求し前記制
御記憶部に格納する手段と、マイクロプログラム格納終
了後に自チャネル内のマイクロプログラムを読み出し第
二のチャネルへ転送する手段と、前記第二のチャネルか
らの要求により指定された制御記憶部アドレスのマイク
ロプログラムを読み出し前記第二のチャネルへ送出する
手段とを設け、前記第二のチャネルでは転送されたマイ
クロプログラムを自制御記憶部へ格納する手段と、格納
後に前記制御記憶部を読み出しパリティエラーをチェッ
クしエラー検出時には誤りデータアドレスによりマイク
ロプログラムが送られてきたチャネルにマイクロプログ
ラムを要求し前記制御記憶部に格納する手段とを設け、
ｎ−１チャネルまで次チャネルにマイクロプログラムを
転送する手段と、前記第二チャネルと同様の方法により
ｎチャネルまで送られてきたデータの制御記憶部への格
納、パリティチェック及びエラー検出時の再転送要求と
データ再格納を行う手段とを設け、第ｎチャネルにはマ
イクロプログラム格納時に前記チャネル制御装置にマイ
クロプログラム格納終了を報告する手段を有する、こと
を特徴とする入出力処理装置。 - 【請求項２】 前記チャネル制御装置内の前記転送手
段は命令制御部と、該命令制御部、前記記憶装置、前記
第一のチャネル間に接続されたインタフェースにより構
成され、前記第一のチャネル内に設けられた前記自制御
記憶部へのマイクロプログラムの格納手段と前記自制御
記憶部から自チャネル内のマイクロプログラムを読み出
し前記第二のチャネルへ送出する手段は前記第一のチャ
ネル内のデータ制御部であることを更に特徴とする請求
項１に記載の入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085285A JPH04318650A (ja) | 1991-04-17 | 1991-04-17 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085285A JPH04318650A (ja) | 1991-04-17 | 1991-04-17 | 入出力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318650A true JPH04318650A (ja) | 1992-11-10 |
Family
ID=13854303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085285A Pending JPH04318650A (ja) | 1991-04-17 | 1991-04-17 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1760585A2 (en) | 2005-09-02 | 2007-03-07 | Fujitsu Limited | Starting method for a plurality of chips |
-
1991
- 1991-04-17 JP JP3085285A patent/JPH04318650A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1760585A2 (en) | 2005-09-02 | 2007-03-07 | Fujitsu Limited | Starting method for a plurality of chips |
| US7822957B2 (en) | 2005-09-02 | 2010-10-26 | Fujitsu Semiconductor Limited | Method for carrying out an information processing in accordance with firmware in a plurality of chips |
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