JPS6227416B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロプログラム制御による情報
処理装置におけるマイクロプログラムロード方式
に関するものである。

従来、マイクロプログラム制御による情報処理
装置は、マイクロプログラムを蓄える外部記憶
部、及び該マイクロプログラムを該外部記憶部か
ら読出し前記情報処理装置の制御記憶に格納する
マイクロプログラムロード制御部を備え、前記情
報処理装置のリセツトあるいは電源オンにより前
記マイクロプログラムロード制御部が起動され、
マイクロプログラムのロードを行つていた。この
方式によると、複数の、マイクロプログラム制御
による情報処理装置からなるシステムにおいて
は、各情報処理装置単位に外部記憶部及びマイク
ロプログラムロード制御部を持つというむだがあ
つた。

これに対し、各情報処理装置の用いるマイクロ
プログラムを一括して蓄える外部記憶部と、各情
報処理装置に対しマイクロプログラムロードを行
う共通のマイクロプログラムロード制御部とを備
えたシステムにおいては、１ケ所に集中化された
ことによつて前記方式に比べて金物量を押えるこ
とが可能となるが、マイクロプログラムロードが
情報処理装置１台ごとに制御されるため全体のロ
ード時間の増加をまねくという欠点がある。すな
わち複数の情報処理装置から同時にマイクロプロ
グラムロード要求が送られてきた場合、その処理
は直列に行われ、後になつた装置はロード完了ま
でに余分な時間がかかることであつた。

本発明の目的は、一情報処理装置分のロード時
間で複数の情報処理装置にマイクロプログラムの
ロードをできる様にしたマイクロプログラムロー
ド方式を提供することにある。

本発明によれば、マイクロプログラムによつて
制御される複数の情報処理装置と、該複数の情報
処理装置にマイクロプログラムのロードを行う共
通のマイクロプログラムロード制御部とを有する
情報処理システムにおいて、上記マイクロプログ
ラムロード制御部は、同一のマイクロプログラム
のロードが可能な情報処理装置複数台から、同時
にマイクロプログラムロード要求が送られてきた
ことを検出し、検出信号を出力する検出回路と、
該検出信号に応答して、上記マイクロプログラム
ロード要求を送出した情報処理装置複数台を選択
する選択回路とを有し、該選択回路によつて選択
された情報処理装置複数台に対し上記マイクロプ
ログラムロード制御部から同一のマイクロプログ
ラムを同時にロードするようにしたことを特徴と
するマイクロプログラムロード方式が得られる。

次に本発明について図面を参照して詳細に説明
する。

本発明の実施例を示す第１図において、演算処
理装置１，２、入出力制御装置３，４は、それぞ
れマイクロプログラム制御による情報処理装置で
ある。また、５は該装置１，２，３，４にロード
されるマイクロプログラムを蓄える外部記憶部、
６は外部記憶部５からマイクロプログラムデータ
を読出し前記装置１，２，３，４のいずれかの制
御記憶にロードするマイクロプログラムロード制
御部である。マイクロプログラムロード制御部６
は、前記外部記憶部５から読出したデータを保持
するバツフアレジスタ７と、外部記憶部５へのデ
ータ読出し制御信号１０５、前記装置１，２，
３，４の制御記憶に対しマイクロプログラムロー
ドの起動信号およびバツフアレジスタに読出され
たデータを順次制御記憶に格納する制御信号（該
起動信号および格納制御信号がマイクロプログラ
ムロード制御信号１０８である）を送出する制御
回路８と、前記装置１〜４のいずれか一つを選択
するための選択信号１０９〜１１２を出力し装置
選択を行う装置選択回路９を含む。さらにマイク
ロプログラムロード制御部６は、演算処理装置
１，２あるいは入出力制御装置３，４に対するマ
イクロプログラムの同時ロードを制御する演算処
理装置同時ロード制御フリツプフロツプ（以下フ
リツプフロツプをFFと略称する）１０および入
出力制御装置同時ロード制御FF１９と、装置選
択回路９および同時ロード制御FF１０，１９か
らの選択信号１０９〜１１２，１２３，１２４に
より制御回路８から送出されるマイクロプログラ
ムロード制御信号１０８をゲートするAND回路
１１，１２，１３，１４と、OR回路１５，１
６，１７，１８とを含んでいる。

この第１図において、同一のマイクロプログラ
ムのロードが可能な情報処理装置複数台を同時に
選択することができる選択回路とは、演算処理装
置同時ロード制御FF１０と信号パス１２３とを
含む回路、あるいは入出力制御装置同時ロード制
御FF１９と信号パス１２４とを含む回路に相当
する。

次に第１図の動作について順を追つて説明す
る。

まず通常の装置単位のマイクロプログラムのロ
ード制御について説明する。演算処理装置１にお
いて、電源オンあるいはリセツト動作によりマイ
クロプログラムロード制御部６にマイクロプログ
ラムロード要求信号がパス１０１を通じて報告さ
れる。マイクロプログラムロード制御部６では、
制御回路８が上述のマイクロプログラムロード要
求信号によりロード対象装置を識別し装置選択回
路９に対し演算処理装置１の選択を指示する。装
置選択回路９から送出された選択信号はパス１０
９を通じてOR回路１５へさらにパス１１３を通
じてAND回路１１に送られ、AND回路１１のゲ
ートを開く。

次にロード制御部６の制御回路８は、演算処理
装置１にロードすべきマイクロプログラムの読出
しを外部記憶部５に対してパス１０５を介して要
求する。これによつて外部記憶部５からはパス１
０６を通してマイクロプログラムデータが順次読
出されバツフアレジスタ７に一旦保持される。さ
らにロード制御部６の制御回路８はマイクロプロ
グラムロード制御の起動及びバツフアレジスタに
保持されたマイクロプログラムデータの格納を行
わせる信号（すなわちマイクロプログラムロード
制御信号）をパス１０８を経由して各装置に送出
する。

前述の如く装置選択回路９により指定された装
置、すなわちここでは演算処理装置１に対するマ
イクロプログラムロード制御信号１０８のみ
AND回路１１を通過して演算処理装置１に達し
マイクロプログラムデータのロードが実行され
る。

次に複数の装置に対するマイクロプログラムの
同時ロード制御について説明する。

演算処理装置１，２は共に同一のマイクロプロ
グラムにより制御され、また入出力制御装置３，
４も共に同一のマイクロプログラムにより制御さ
れる装置である。

ここで、演算処理装置１，２が同時に電源オン
あるいはリセツトされた場合を考える。演算処理
装置１，２からマイクロプログラムロード制御部
６に対しパス１０１および１０２を通してマイク
ロプログラムロード要求信号が報告される。マイ
クロプログラムロード制御部６の制御回路８は、
演算処理装置１，２から同時にマイクロプログラ
ムロード要求が来たことを認識すると、演算処理
装置同時ロード制御FF１０をセツトする。該制
御FF１０の出力はパス１２３を介しOR回路１
５，１６に入力され、さらにAND回路１１，１
２を開く。

一方、マイクロプログラムロード制御部６から
の読出し要求１０５により順次外部記憶部５から
読出されたマイクロプログラムデータは、バツフ
アレジスタ７を通つてパス１０７を経由し、各装
置１，２，３，４に送られる。ここでAND回路
１１，１２，１３，１４の内１１，１２のみが同
時ロード制御FF１０からの選択信号により開い
ており、マイクロプログラムロード制御信号１０
８は演算処理装置１，２にのみ到達し、演算処理
装置１，２に対するマイクロプログラムデータの
ロードが実行される。ここで装置選択回路９は無
効状態になつている。

マイクロプログラムロードが終了するとロード
制御部６の制御回路８は同時ロード制御FF１０
をリセツトする。

入出力制御装置３，４に対するマイクロプログ
ラム同時ロード制御FF１９の機能についても、
このFF１９のセツトによりAND回路１３，１４
が開いて、入出力制御装置３，４に対して同時に
マイクロプログラムロードがなされることは演算
処理装置と同様である。

以上の説明から明らかなように、制御回路８
は、同一のマイクロプログラムのロードが可能な
情報処理装置複数台（即ち、１及び２の組合せ
か、３及び４の組合せに相当する）から、同時に
マイクロプログラムロード要求が送られてきたこ
とを検出し、検出信号（１２１か１２２）を出力
する検出回路を含んでいる。更に、FF１０及び
１９、OR回路１５〜１８、及びAND回路１１〜
１４の組合せは、前記検出信号に応答して、上記
マイクロプログラムロード要求を送出した情報処
理装置複数台を選択する選択回路として働く。

本発明は以上説明したように、複数の情報処理
装置から成る情報処理システムにおいて該複数の
情報処理装置の内同一のマイクロプログラムのロ
ード可能な情報処理装置複数台を同時に選択し共
通のマイクロプログラムデータを送出することに
より、一装置分のロード時間で、複数の装置にマ
イクロプログラムのロードができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図で
ある。 １……演算処理装置、２……演算処理装置、３
……入出力制御装置、４……入出力制御装置、５
……外部記憶部、６……マイクロプログラムロー
ド制御部、７……バツフアレジスタ、８……制御
回路、９……装置選択回路、１０……演算処理装
置同時ロード制御FF、１１，１２，１３，１４
……AND回路、１５，１６，１７，１８……OR
回路、１９……入出力制御装置同時ロード制御
FF。

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラムによつて制御される複数
   の情報処理装置と、該複数の情報処理装置にマイ
   クロプログラムのロードを行う共通のマイクロプ
   ログラムロード制御部とを有する情報処理システ
   ムにおいて、上記マイクロプログラムロード制御
   部は、同一のマイクロプログラムのロードが可能
   な情報処理装置複数台から、同時にマイクロプロ
   グラムロード要求が送られてきたことを検出し、
   検出信号を出力する検出回路と、該検出信号に応
   答して、上記マイクロプログラムロード要求を送
   出した情報処理装置複数台を選択する選択回路と
   を有し、該選択回路によつて選択された情報処理
   装置複数台に対し上記マイクロプログラムロード
   制御部から同一のマイクロプログラムを同時にロ
   ードするようにしたことを特徴とするマイクロプ
   ログラムロード方式。