JPH05143441A - シングルチツプ・マイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】ビット操作命令の実行の際に入力モードに設定
された入出力ポートに対しビット操作命令実行後の出力
データの再設定を不要とする１チップ・マイコンを提供
する。 【構成】シングルチップ・マイクロコンピュータにおい
て、入出力ポート１が、入出力端子１２０を出力バッフ
ァ４３を介して入力モード又は出力モードに指定する入
出力モードフラグ４０と、入出力端子１２０を介して出
力するデータを格納する出力ラッチ４１と、入出力モー
ドフラグ４０により入出力端子１２０が出力モードに指
定された時にのみ中央処理装置による出力ラッチ４１へ
のデータの書き込みを許容する第１の書き込み制限手段
２とを含んで構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシングルチップ・マイク
ロコンピュータに係り、特に１ビット単位で入力又は出
力が指定可能な入出力ポートを内蔵したシングルチップ
・マイクロコンピュータに関する。

【０００２】

【従来の技術】一般に、シングルチップ・マイクロコン
ピュータ（以下「１チップ・マイコン」という。）は、
ＶＴＲやオーディオなどの応用装置に組み込まれ、応用
装置の動作を制御している。この１チップ・マイコン
は、その入出力端子を介して応用装置内の他の回路と信
号の入出力を行いながらプログラム処理にもとづいて動
作する。特に、制御用途に使用する１チップ・マイコン
にあっては、外部から入力された信号レベルのリード
（読み込み）や、外部への信号の出力を各入出力端子毎
に行う処理の割合が非常に高い。

【０００３】そのため、１チップ．マイコンでは、ビッ
ト処理操作という命令機能をもっており、例えば８ビッ
トの中央処理装置（Central Processing Unit:以下「Ｃ
ＰＵ」という。）であっても、所定の１ビットのみのデ
ータをセット又はクリアすることが可能である。通常、
ビット処理操作は、ビット処理の対象となるデータをＣ
ＰＵが読み込み、ＣＰＵの演算にて所定の１ビットだけ
をセット又はクリアし、演算結果を読み込み先に書きも
どすという方法が採用されている。（以下、必要に応じ
てデータを読み込んでＣＰＵで演算を行い演算結果を書
きもどす操作を「リード・モデファイ・ライト」と称
す。）

【０００４】図３に、従来の１チップ・マイコンを用い
た応用例が示されている。この図において、１チップ・
マイコン１０１はＣＰＵ１０２と、メモリ１０３と、入
出力ポート１０６，１０７，１０８，１０９，１１０，
１１１，１１２，１１３と、入出力端子１２０，１２
１，１２２，１２３，１２４，１２５，１２６，１２７
と、データバス１０４とを備えている。ここで、ＣＰＵ
１０２は８ビット幅のデータ演算が可能で、８本の入出
力ポート１０６，１０７，１０８，１０９，１１０，１
１１，１１２，１１３は同一アドレスにマッピングして
いる。

【０００５】また、キー入力回路１１５は、プルアップ
抵抗１３４，１３５，１３６，１３７及びキー１３０，
１３１，１３２，１３３から成る２×２のマトリックス
方式によるキー入力の応用回路である。入出力端子１２
０が「０」レベルを出力し入出力端子１２１がハイイン
ピーダンス状態にある時に、入出力端子１２２、１２３
の入力信号レベルを読むことでキー１３０又は１３１の
いずれが押されたかを検出することができる。同様に、
入出力端子１２０がハイインピーダンス状態で入出力端
子１２１が「０」レベルを出力する時に、入出力端子１
２２、１２３の入力信号レベルを読むことでキー１３２
又は１３３のいずれが押されたかを検出することができ
る。従って、キー１３０、１３１、１３２、、１３３が
押されたかどうかを検出するためには、入出力端子１２
０、１２１は「０」の出力とハイインピーダンス状態を
繰り返し設定できなければならない。

【０００６】応用回路１０５は１チップ・マイコン１０
１により制御される回路で、１チップ・マイコン１０１
は入出力端子１２４、１２５、１２６、１２７を介して
信号の入出力を行う。入出力端子１２４を介して「１」
レベルの信号を出力するために、ビット操作命令を実行
するには、ＣＰＵ１０２は入出力ポート１０６，１０
７，１０８，１０９，１１０，１１１，１１２，１１３
を介して読み込みを行い読み込んだ値に基づいて所定の
演算（入出力端子１２４に対応したビットに「１」をセ
ットする演算）を行って演算結果を入出力ポート１０
６，１０７，１０８，１０９，１１０，１１１，１１
２，１１３に書きもどすこと（リード・モデファイ・ラ
イトすること）で入出力端子２４から「１」レベルを出
力する。

【０００７】図４には、図３における一つの入出力ポー
ト１０６の構成が示されている。この入出力ポート１０
６は、入出力モードフラグ４０と、出力ラッチ４１と、
セレクタ４２と、出力バッファ４３と、トランスファゲ
ート８０，８１，８２，８３とを含んで構成されてい
る。

【０００８】ここで、入出力モードフラグ４０は、入出
力端子１２０を入力モードとして使用するか、出力モー
ドとして使用するかを指定するフラグである。即ち、入
出力モードフラグ４０が「０」の時、出力バッファ４３
がオンになり出力ラッチ４１のデータを入出力端子１２
０を介して出力する。入出力モードフラグ４０が「１」
の時、出力バッファ４３がオフになり、入出力端子１２
０はハイインピーダンス状態になる。入出力モードフラ
グ４０は、リセット信号６０により「１」に設定される
ものとする。

【０００９】セレクタ４２は、入出力モードフラグ４０
が「０」の時に、出力ラッチ４１の内容を選択しデータ
バス１０４へ出力し、入出力モードフラグ４０が「１」
の時に入出力端子１２０を介して外部から入力された信
号を選択しデータバス１０４へ出力する選択回路であ
る。従って、入出力モードフラグ４０が「０」の時，即
ち出力モード時に、入出力ポート１０６に読み込み命令
を実行すると、出力ラッチ４１の内容が読み込まれる。
また、入出力モードフラグ４０が「１」の時，即ち入力
モード時に入出力ポート１０６に読み込み命令を実行す
ると、入出力端子１２０のレベルが読み込まれる。

【００１０】出力ラッチ４１は、入出力端子１２０を介
して出力するデータを格納するラッチであり、リセット
信号６０により「０」になるものとする。

【００１１】ここで、入出力端子１２０，１２１，１２
２，１２３をキー入力検出として使用しながらビット操
作命令を実行して入出力端子１２４を介して「１」を出
力する動作について説明する。

【００１２】まず、ＣＰＵ１０２では、入出力モードフ
ラグ４０に「０」を設定し、出力ラッチ４１に「０」を
設定する。この時、入出力モードフラグ４０が「０」で
あるので出力バッファ４３はオンになり、入出力端子１
２０を介して出力ラッチ４１のデータ「０」が出力され
る。次に、ＣＰＵ１０２では、入出力モードフラグ４０
に「１」を設定すると、出力バッファ４３がオフになり
入出力端子１２０はハイインピーダンス状態になる。す
ると、入出力端子１２０は、プルアップ抵抗３４に接続
されている（図３参照）ため、「１」レベルになる。ま
た、この場合、入出力モードフラグ４０が「１」である
ので、セレクタ４２は入出力端子１２０側を選択する。
ここで、入出力端子１２４に対してビット操作命令が実
行されると、入出力ポート１０６においてＣＰＵ１０２
は入出力端子１２０のレベル「１」を読み込み、そのま
まそのデータ「１」を出力ラッチ４１に書き込む。ビッ
ト操作命令の実行により、出力ラッチ４１が「１」に書
き替えられているので、ＣＰＵ１０２では、出力ラッチ
４１に「０」を再設定後、入出力モードフラグ４０に
「０」を設定すると、入出力端子１２０を介して「０」
が出力される。

【００１３】

【発明が解決しようとする課題】上述したように、ビッ
ト操作命令の処理をリード・モデファイ・ライト動作に
より行っている従来の１チップ・マイコンにあっては、
ビット操作命令の実行により入力モードに設定した入出
力ポートにおいて、入出力端子レベルを読み込み、読み
込んだデータを出力ラッチに書き込むことがなされてい
る。このため、ビット操作命令実行後に、出力ポートに
切り替えて使用する際に出力データを再設定する必要が
あり、プログラムのコード効率を低下させるという不都
合があった。

【００１４】

【発明の目的】本発明の目的は、かかる従来技術の有す
る不都合を改善し、ビット操作命令の実行の際に入力モ
ードに設定された入出力ポートに対しビット操作命令実
行後の出力データの再設定を不要とする１チップ・マイ
コンを提供することにある。

【００１５】

【課題を解決するための手段】本発明の１チップ・マイ
コンは、中央処理装置と、この中央処理装置への信号の
入出力を調整する複数の入出力ポートと、各入出力ポー
トにそれぞれ接続された入出力端子とを備えている。そ
して、入出力端子の内少なくとも一つが、入出力端子を
出力バッファを介して入力モード又は出力モードに指定
する第１の記憶手段と、入出力端子を介して出力するデ
ータを格納する第２の記憶手段と、第１の記憶手段によ
り入出力端子が出力モードに指定された時にのみ中央処
理装置による第２の記憶手段へのデータの書き込みを許
容する第１の書き込み制限手段とを含んで構成されてい
る。このような構成によって、前述した目的を達成しよ
うとするものである。

【００１６】

【第１実施例】以下、本発明の第１実施例を図１に基づ
いて説明する。ここで、前述した従来例と同一の構成部
分については同一の符号を付すとともに、その説明を省
略するものとする。

【００１７】図１には、本第１実施例の主要部である入
出力ポート１が示されている。この入出力ポート１は、
前述した従来例における入出力ポート１０６に替えて設
けられたものである。この入出力ポート１は、前述した
図４の入出力ポート１０６において、第１の記憶手段と
しての入出力モードフラグ４０により入出力端子１２０
が出力モードに指定された時にのみＣＰＵ１０２による
第２の記憶手段としての出力ラッチ４１へのデータの書
き込みを許容する第１の書き込み制限手段２が追加され
ている点に特徴を有する。

【００１８】即ち、この第１の書き込み制限手段２は、
アンドゲート３と、インバータゲート４とを含んで構成
されており、インバータゲート４には、入出力モードフ
ラグ４０の出力が入力され、このインバータゲート４の
出力は、アンドゲート３の一方の入力となっている。こ
のアンドゲート３の他方の入力としてはＣＰＵ１０２
（図３参照）側からの書き込み信号（ライト信号）５２
が利用されている。そして、このアンドゲート３の出力
は、トランスファゲート８２に接続されている。この入
出力ポート１のその他の部分の構成は、前述した従来例
の入出力ポート１０６と同一となっており、また、入出
力ポート以外の部分の構成は前述した従来例と同一であ
る。

【００１９】次に、このようにして構成された本実施例
において、入出力端子１２０を介してデータ「０」を出
力後、ハイインピーダンスの状態に設定し、その後ビッ
ト操作命令を実行した時の動作について説明する。

【００２０】まず、ＣＰＵ１０２では、入出力モードフ
ラグ４０に「０」を設定する。この場合、入出力モード
フラグ４０が「０」であるのでインバータゲート４の出
力は「１」になる。この状態で、ライト信号５２を
「１」にすると、アンドゲート３の出力が「１」にな
り、トランスファゲート８２がオンになる。トランスフ
ァゲート８２がオンのときに、ＣＰＵ１０２では、出力
ラッチ４１に「０」を設定する。この場合、入出力モー
ドフラグ４０が「０」であるので出力バッファ４３はオ
ンであり、入出力端子１２０を介してデータ「０」が出
力される。

【００２１】次に、ＣＰＵ１０２では、入出力モードフ
ラグ４０に「１」を設定する。この場合、入出力モード
フラグ４０が「１」であるので出力バッファ４３はオフ
になり、入出力端子１２０はハイインピーダンス状態に
なる。入出力端子１２０は前述した如くプルアップ抵抗
３４に接続されている（図３参照）ので「１」レベルに
なる。また、入出力モードフラグ４０が「１」であるの
でセレクタ４２は入出力端子１２０側を選択する。この
状態で、入出力端子１２４から「１」を出力するために
ビット操作命令を実行すると、ＣＰＵ１０２は入出力端
子１２０のレベル「１」を読み込んだ後ライト信号５２
を「１」にする。しかし、この場合、入出力モードフラ
グ４０が「１」であるのでインバータゲート４の出力が
「０」になり、アンドゲート３の出力は「０」のままで
ある。従って、ビット操作命令を実行しても、トランス
ファゲート８２がオフのままで出力ラッチ４１のデータ
は書きかわらない。

【００２２】これがため、ビット操作命令実行後に入出
力モードフラグ４０に「０」を設定すると、出力バッフ
ァ４３がオンになって入出力端子１２０が出力モードに
なり、出力ラッチ４１に設定されているデータ「０」が
入出力端子１２０を介して出力される。

【００２３】

【第２実施例】次に、本発明の第２実施例を図２に基づ
いて説明する。ここで、前述した従来例及び第１実施例
と同一の構成部分については、同一の符号を付すととも
にその説明を省略するものとする。図２には、本第２実
施例の主要部である入出力部を構成する入出力ポート１
１が示されている。この入出力ポート１１は、前述した
第１実施例における入出力ポート１に替えて設けられた
ものである。この入出力ポート１１は、前述した第１実
施例の入出力ポート１における第１の書き込み制限手段
２に替えて、ＣＰＵ１０２が第１の記憶手段としての入
出力モードフラグ４０にデータの書き込みを実行するま
での間は入出力端子１２０の設定モードの如何にかかわ
らず第２の記憶手段としての出力ラッチ４１へのデータ
の書き込みを許容し、入出力モードフラグ４０にデータ
が書き込まれた場合には入出力端子１２０が出力モード
に設定された場合にのみＣＰＵ１０２による出力ラッチ
４１へのデータの書き込みを許容する第２の書き込み制
限手段１２が設けられている点に特徴を有するものであ
る。

【００２４】即ち、この第２の書き込み制限手段１２
は、前述した第１の書き込み制限手段２におけるアンド
ゲート３とインバーターゲート４との間に、インバータ
ゲート４の出力を一方の入力としの出力がアンドゲート
３の一方の入力となるオアゲート５が介装されるととも
に、このオアゲートの他方の入力としてその出力が利用
されるＲＳフリップフロップ６が設けられたものであ
る。このＲＳフリップフロップ６のリセット入力には、
図示の如く、ライト信号５１が、セット入力にはリセッ
ト信号６０がそれぞれ利用されている。この入出力ポー
ト１１のその他の部分の構成は、前述した入出力ポート
１と同一となっており、また、入出力ポート以外の部分
の構成は前述した従来例及び第１実施例と同一である。

【００２５】次に、このようにして構成された本第２実
施例の動作について説明する。但し、ビット操作命令に
よる処理と、ビット操作命令実行後の出力動作について
は前述した第１実施例と同様であるので、その説明を省
略するものとし、リセット解除後出力ラッチ４１に
「１」を設定し、入力モードから出力モードに切りかえ
ることにより入出力端子１２０を介してデータ「１」を
出力する場合の動作について以下に説明する。

【００２６】ＣＰＵ１０２では、リセット信号６０を
「１」にすると、入出力モードフラグ４０は「１」に、
出力ラッチ４１は「０」に、ＲＳフリップフロップ６の
出力は「１」に、それぞれなる。この場合、ＲＳフリッ
プフロップ６の出力が「１」であるので、インバータゲ
ート４の出力の如何にかかわらず，即ち，入出力端子１
２０の設定モードの如何にかかわらず、オアゲート５の
出力が「１」になる。この状態で、ＣＰＵ１０２が、ラ
イト信号５２を「１」にすると、アンドゲート３の出力
が「１」になり、トランスファゲート８２がオンにな
る。トランスファゲート８２がオンの時に、出力ラッチ
４１にデータ「１」が設定される。

【００２７】次に、ＣＰＵ１０２では、入出力モードフ
ラグ４０に「０」を設定する。この場合、入出力モード
フラグ４０が「０」であるので、出力バッファ４３がオ
ンになり、入出力端子１２０を介してデータ「１」が出
力される。又、ライト信号５１を「１」にしたことによ
り、ＲＳフリップフロップ６の出力が「０」になる。

【００２８】従って、この場合には、入出力モードフラ
グ４０のデータが「０」の時はオアゲート５の出力が
「１」になり、ライト信号５２が「１」の時に出力ラッ
チ４１への書き込みが可能である。ところが、入出力モ
ードフラグ４０のデータが「１」の時は、オアゲート５
の出力が「０」になり、ライト信号５２が「１」の時で
あっても出力ラッチ４１への書き込みが不可能となって
いる。

【００２９】以上説明したように、本第２実施例による
と、前述した第１実施例と同等の作用・効果を得られる
他、リセット信号６０の解除後入出力端子１２０を介し
てデータ「０」をいったん出力することなくデータ
「１」の出力が可能である。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
出力モードに設定した入出力ポートでのみ第２の記憶手
段（例えば上記実施例の場合には出力ラッチがこれに相
当する。）へのデータの書き込みが許可されるので、ビ
ット操作命令の実行において、入力モードに設定した入
出力ポートの第２の記憶手段のデータが書き替えられな
いため、ビット操作命令の実行後第２の記憶手段に出力
データを再設定する必要がなくプログラムのコード効率
を高めることができるという従来にない優れたシングル
チップマイクロコンピュータを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の主要部の構成を示すブロ
ック図である。

【図２】本発明の第２実施例の主要部の構成を示すブロ
ック図である。

【図３】従来の１チップ・マイコンを用いた応用例を示
すブロック図である。

【図４】従来の入出力ポートの構成を示すブロック図で
ある。

【符号の説明】

１ 入出力ポート ２ 第１の書き込み制限手段 ４０ 第１の記憶手段としての入出力モードフラグ ４１ 第２の記憶手段としての出力ラッチ ４３ 出力バッファ １１ 入出力ポート １２ 第２の書き込み制限手段 １０２ 中央処理装置（ＣＰＵ） １２０ 入出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、この中央処理装置への
   信号の入出力を調整する複数の入出力ポートと、当該各
   入出力ポートにそれぞれ接続された入出力端子とを備え
   たシングルチップ・マイクロコンピュータにおいて、前
   記入出力ポートの内の少なくとも一つが、前記入出力端
   子を出力バッファを介して入力モード又は出力モードに
   指定する第１の記憶手段と、前記入出力端子を介して出
   力するデータを格納する第２の記憶手段と、前記第１の
   記憶手段により前記入出力端子が出力モードに指定され
   た時にのみ前記中央処理装置による前記第２の記憶手段
   へのデータの書き込みを許容する第１の書き込み制限手
   段とを含んで構成されていることを特徴としたシングル
   チップ・マイクロコンピュータ。
2. 【請求項２】 前記第１の書き込み制限手段に替えて、
   前記中央処理装置が前記第１の記憶手段にデータの書き
   込みを実行するまでの間は前記入出力端子の設定モード
   の如何にかかわらず前記第２の記憶手段へのデータの書
   き込みを許容し、前記第１の記憶手段にデータが書き込
   まれた場合には前記入出力端子が出力モードに設定され
   た場合にのみ前記中央処理装置による前記第２の記憶手
   段へのデータの書き込みを許容する第２の書き込み制限
   手段が、設けられていることを特徴とした請求項１記載
   のシングルチップ・マイクロコンピュータ。