JPH0528852B2 - - Google Patents

Description

【発明の詳細な説明】

（関連出願） 本願と同じ譲受人に譲渡され本願と同日付で出
願された下記の特許出願は関連した主題を有す
る。本文に記載されるシステムおよびプロセスの
ある部分は本発明ではなく、下記特許出願におけ
る特許請求の範囲に記載された如き下記の発明者
の発明である。即ち、 １ R.C.Zelley、M.J.Kenna、Jr.およびW.A.
Martlandの米国特許出願第 号「中央サブ
システムの制御ストア・メモリーをロードする
装置および方法」 ２ G.J.Barlow、A.Peters、R.C.Zelley、E.W.
Carroll、C.M.Nibby、JrおよびJ.W.Keeleyの
米国特許第 号「別のサブシステムの代りに
１つのサブシステムにより生成されるバス指令
を有するデータ処理システム」 ３ R.C.Zelley、M.J.Kenna、Jr.およびW.A.
Martlandの米国特許第 号「多重パーソナ
リテイ・システムを提供するため異なる制御ス
トアをロードする装置および方法」 下記の特許出願は、本願と同じ譲受人に譲渡さ
れかつ本願お関連している。即ち、1.1986年10月
31日出願のJ.A.Klashka、S.L.Kaufman、K.A.
Kowal、R.P.Lewis、S.L.RaisbeckおよびJ.L.
McNamara Jr.の米国特許出願第 号「ブー
ストラツプロード可能なラムウエアを自己構成す
る汎用周辺コントローラ（Universal Paripheral
Controller Self−Configuring Bootloadable
Ramware）」 2.1986年５月30日出願のG.J.Barlow、E.W.
Carroll、J.W.Keeley、W.A.Martland、V.M.
Morganti、A.PetersおよびR.C.Zelleyの米国特
許出願第 号「多重プロセツサ・システム用の
システム管理装置」 〔産業上の利用分野〕 本発明は、データ処理システムに関し、特に中
央サブシステムの制御ストアに対するフアームウ
エアのローデイングおよび検査に関する。 〔従来の技術〕 データ処理システムは、中央処理装置
（CPU）、主記憶装置および多数の周辺サブシス
テムを含んでいる。主記憶装置は命令および演算
子を記憶する。命令は主記憶装置からこれら命令
が実行されるCPUへ転送される。CPUは、演算
子について命令により指示される動作を行なう。 CPUは、命令の指令部分を復号して多数の予
め定めたマイクロステツプを実施することにより
命令を実行する。早い世代のCPUは、ハードワ
イアド・ロジツクによりこれらマイクロステツプ
を実施した。それより後のシステムは、マイクロ
ステツプまたはフアームウエアを記憶するための
読出し専用メモリーを用いることにより更に融通
性に富むものになつた。 このような今日のCPUのあるものはそのフア
ームウエアをランダム・アクセス・メモリー
（RAM）に格納することにより、RAMあるいは
これまで制御ストアと呼ばれたものに別のフアー
ムウエアを記憶することによりCPUのパーソナ
リテイにおける変更を可能にしている。 米国特許第4396981号「二重モード動作処理機
構を備えた制御ストア装置」は、書込み可能な制
御ストアを備えたデータ処理システムについて記
載している。 マイクロプログラミング、特に書込み可能な制
御ストアについては、S.S.Husson著「マイクロ
プログラミング−規則および実際」（Prentice−
Hall社、1970年版）なる文献に記載されている。
更に、米国特許第4042972号「マイクロプログラ
ム・データ処理の手法および装置」は、中央プロ
セツサの内部に置かれた制御ストアに加えて書込
み可能制御ストアが用いられるコンピユータ・シ
ステムについて記載している。 〔発明の目的〕 従つて、本発明の目的は、改善されたデータ処
理システムの提供にある。 本発明の別の目的は、データ処理システムの改
善された中央サブシステムの提供にある。 本発明の更に別の目的は、フアームウエアがロ
ードされ、フアームウエアのロードが検査される
書込み可能な制御ストアを備えた改善された中央
サブシステムの提供にある。 （本発明の要約） データ処理システムの中央サブシステム
（CSS）は、システム・バス・ロジツクによりシ
ステム・バスに対して接続された１対の中央プロ
セツサ／仮想メモリー管理（CPU／VMMU）装
置を含んでいる。このシステム・バス・ロジツク
は、CPU０／VMMU０をシステム・バスに接続
するためのポート０と、CPU１／VMMU１をシ
ステム・バスに接続するためのポート１とを含ん
でいる。 共通制御ストアは、両方のCPU／VMMU対を
制御するためフアームウエアでロードされる。こ
の制御ストアは、ポート０またはポート１のいず
れか一方からロードすることができる。 これもまたシステム・バスと接続されるシステ
ム管理機構（SMF）は、あるポートを指示する
チヤネル番号およびこのポートが行なう動作を指
示する機能コードを含む一連の指令を生じる。 各ポートにおける制御ロジツクは、そのチヤネ
ル番号に応答して機能コード・ビツトを復号して
一連の信号を生成する。 制御ロジツクは、あるロード・モードの機能コ
ードに応答してロード・モード信号を生じ、また
書込みアドレス機能コードに応答してロード・ア
ドレス信号およびロード同期信号を生ずる。これ
らの信号は、制御ストア・アドレス・カウンタを
初期化して、104ビツトの最初の制御ストア・ワ
ードが書込まれる制御ストア場所にアドレスを格
納する。 この時、SMFは、一連のメモリー照合指令を
これもまたシステム・バスと接続された主記憶装
置に対して送出し、指令中に含まれたチヤネル番
号により指示されるポートに対して送るため、ダ
ブルワードである32ビツトを読出す。このダブル
ワードは、カウンタにより指示される場所に対し
書込まれる。制御ストアの異なる部分がダブルワ
ードを受取るように可能状態にされる。制御スト
アのアドレスは４番目の読出しサイクル毎に増分
される。 SMFは、リセツト・ロード・モード機能コー
ドを送出してロード・モード信号をリセツトす
る。ロード兼検査信号がこのロード・モード信号
によりセツトされ、セツトされた状態を維持す
る。SMFがポート・オン・ライン指令を送出す
る時、検査信号が生成されて制御ストアの各場所
が読出され、全ての場所における制御ストア・ワ
ードのパリテイを調べることにより検査される。 使用中信号がロード・モード動作の開始時にセ
ツトされ、もしパリテイ・エラーが見出されなけ
ればリセツトされる。この使用中信号は、指示さ
れたポートと関連するシンドローム（症状）レジ
スタに格納される。SMF指令はこの症状レジス
タの内容をSMFに対して転送する。SMFは使用
中ビツトの状態を調べ、適当な動作を行なう。も
し使用中ビツトがセツトされなければ、SMFは
ロード・モード指令を送出して次のCSSの制御ス
トアのローデイングを開始する。もし使用中ビツ
トがセツトされるならば、SMFは再試行を開始
して、他のポートを試行するか、あるいはこの
CSSに対する制御ストアのローデイングを打切る
ことができる。 〔実施例〕 第１図は、緊密に接続された多重プロセツサ・
データ処理装置（DPU）１を示し、この装置は、
それぞれシステム・バス・インターフエース２−
１０Ａおよび２−１０Ｂと接続された複数の中央
サブシステム（CSS）３乃至５と、複数の主記憶
装置１０乃至１２、複数の周辺コントローラ１４
乃至１６と、システム管理機構（SMF）２０と
を含み、これらの全てはその各々のシステム・バ
ス・インターフエース２−１０を介して１つのシ
ステム・バス２と共通に接続されている。 複数の装置１ １８が周辺コントローラ１ １
４と接続され、複数の装置Ｎ１７が周辺コントロ
ーラＮ１６と接続されている。この複数の周辺コ
ントローラ１４乃至１６は、デイスク・コントロ
ーラ、テープ・コントローラ、通信コントロー
ラ、およびその各々のデイスク・ドライブ、テー
プ・ドライブ、通信回線およびユニツト・レコー
ド装置が接続されるユニツト・レコード装置を含
むことができる。 複数のCSS３乃至CSS５の各々の構成は同じも
のである。CSS３は、システム・バス２に接続さ
れたキヤツシユ１ ８を備え共に相互に独立的に
作動する中央プロセツサ装置（CPU１Ａ４およ
びCPU１Ｂ６）を含んでいる。CSS５は、シス
テム・バス２と接続されたキヤツシユＮ２８を備
えた共に相互に独立的に作動するCPUNA２４と
CPUNB２６を含む。CPUNA２４および
CPUNB２６は、キヤツシユＮ２８を介して主記
憶装置１２を経て主記憶装置１０をアクセスす
る。CSS３乃至CSS５は緊密に接続された多重プ
ロセツサとして作動するが、これはこれらが１つ
の共通のオペレーテイング・システムを実行しか
つ１つの共通の主記憶装置を共有するためであ
る。 CPU１Ａ４およびCPU１Ｂ６は、以下本文に
おいてCPU４およびCPU６として識別されるこ
とを留意されたい。同様に、CPUNA２４および
CPUNB２６はCPU２４およびCPU２６として
識別される。ポート０およびポート１はそれぞれ
CPU４およびCPU６をインターフエース２−１
０Ａに接続し、ポート２およびポート３はCPU
２４およびCPU２６をそれぞれインターフエー
ス２−１０Ｂに接続する。 SMF２０は、DPU１の集中制御を行なう。こ
の集中制御は、DPU１システム全体の初期化、
品質論理テスト（QLT）演算の集中制御、シス
テム・タイマーの集中化、およびシステム・バス
２と接続されたサブシステムに対する電源および
筺体温度の警報の提供を含む。多数の制御信号
が、電源制御インターフエース（PCI）２１を介
して電源システム２２とSMF２０間に与えられ
る。電源システム２２からの制御信号は、SMF
２０に対してDPU１の給電状態を表示する。PCI
２１上のSMF２０から電源システム２２に対す
る制御信号は、電源システム２２がDPU１をテ
ストするため作動すべき予め定めた電圧マージン
を指定する。SMF２０は、不良の論理要素を隔
離して識別するため予め定めた電圧マージンにお
けるQLT動作を実行することになる。 デイスプレイ・コンソール３４は、オペレータ
がSMF２０に対するデイスプレイ・ターミナ
ル・インターフエース（DTI）２９を介して
DPU１と通信することを許容する。SMF２０
は、デイスプレイ・コンソール３４から情報を受
取り、これをコンソール・アダプタ・インターフ
エース（CAI）３１およびコンソール・アダプタ
３０を介してシステム・バス２に与える。DPU
１からの情報は、システム・バス２、コンソー
ル・アダプタ３０、CAI３１、SMF２０および
DTI２９を介してデイスプレイ・コンソール３４
により受取られる。デイスプレイ・コンソール３
４は、典型的には、手動操作キーボードおよび陰
極線管（CRT）デイスプレイを備えたハネウエ
ル社のVIP7300ターミナルである。CAI３１およ
びDTI２９は、典型的には、RS232またはRS422
通信インターフエースである。 SMF２０は、遠隔保守能力を支持する。遠隔
コンソール４２は、オペレータ制御によるデイス
プレイ・ターミナルまたは人が介在しないコンピ
ユータでよい。遠隔コンソール４２は、
MODEM３８、通信回線４０、MODEM３６お
よび任意の遠隔保守のインターフエース（PMO）
３７を介してSMF２０と接続される。MODEM
３６および３８は典型的にはRIXON MODEM
であり、例えば300ボーの呼出しを始めるT113C
MODEM、300ボー呼出しを開始し応答する
T103JMODEM、および1200ボー呼出しを開始
し応答するT212A MODEMである。 遠隔保守動作は、遠隔の地においてソフトウエ
アおよび動作の障害を解明し、ハードウエア障害
を識別し、中央DPU１システムに対するソフト
ウエア・パツチの如き情報の送出、および現地の
保守操作に対する支援の提供を可能にする。 SMF２０は、適正なパスワードがSMF２０に
より受取られるならば、SMF２０を介してDPU
１に対する遠隔地点のアクセスの機会を与えるこ
とになる。 予備装置インターフエース（ADI）３３、典型
的にはRS232Cインターフエースが予備装置３２
をSMF２０に対して接続する。予備装置３２は、
典型的には、状態の情報を記録し、あるいはデイ
スプレイ・コンソール３４のCRTに表示される
情報のハード・コピーを提供するためのプリンタ
である。 SMF２０は、DPU１の始動中、全てのサブシ
ステムがシステム・バス２と接続され適正に作動
中であることを保証するため品質論理テスト
（QLT）を開始する。もしテストが不成功である
ならば、SMF２０はPCI２１を介して電源シス
テム２２に対し信号して状態を表示し、またデイ
スプレイ・コンソール３４、遠隔コンソール４２
および予備装置３２におけるエラーを表示する。 全てのサブシステムがシステム・バス２に対す
るアクセスを求め、最も高い優先順位のサブシス
テムがアクセスを得る。SMF２０が電源故障の
検出の如きある実時間のシステム条件に対し迅速
に反応するという要件のため、SMF２０はシス
テム・バス２をアクセスする最も高い優先順位が
与えられている。 第２図は、システム・バス２と接続された
SMF２０を示すブロツク図である。システム・
バス２は、システム・バス（制御）２−２、シス
テム・バス（データ）２−４およびシステム・バ
ス（アドレス）２−６として示されている。シス
テム・バス・インターフエース２−１０は、一般
に、G.J.Barlowの米国特許第3995258号「データ
保全法を備えたデータ処理システム」に開示され
るように作動する。 マイクロプロセツサ２０−２は、マイクロプロ
セツサのランダム・アクセス・メモリー
（RAM）２０−４４に格納されたソフトウエ
ア・ルーチンを介してSMF２０／システム・バ
ス２のインターフエースを制御する。マイクロプ
ロセツサ２０−２は、Zilog Gold Book 1983／
1984Components Data Book第３巻、第10版に
記載されたZilog社のZ80CPUである。このマイ
クロプロセツサ２０−２はそれ自体、マイクロプ
ロセツサのプログラム可能読出し専用メモリー
（PROM）２０−３８に格納されたソフトウエア
により制御される。RAM２０−４４および
PROM２０−３８の双方は、駆動回路２０−２
４を介して16ビツト・マイクロプロセツサのアド
レス・バス２０−５４上によりマイクロプロセツ
サ２０−２からアドレス信号Ａ０乃至Ａ１５を受
取る。データ信号Ｄ０乃至Ｄ７は、RAM２０−
４４およびマイクロプロセツサ２０−２間に、ま
た８ビツト・マイクロプロセツサのデータ・バス
２０−５６およびトランシーバ２０−２６を介し
てPROM２０−３８から転送される。 SMF２０がシステム・バス２に対するアクセ
スを行なう時、32のデータ信号BSCT00−31がレ
シーバ２０−６８により受取られ、システム・デ
ータ・バス２−４から入力データ・レジスタ２０
−１６に格納することができる。マイクロプロセ
ツサ２０−２の制御下では、データはレジスタ２
０−１６から読出され、マルチプレクサ
（MUX）２０−１７、データ・バス２０−５２、
トランシーバ２０−２２、トランシーバ２０−２
６およびデータ・バス２０−５６を介してRAM
２０−４４のある場所に一時に８ビツトずつ格納
される。32アドレス信号BSAD Ａ−Ｈ、00−23
がレシーバ２０−７０および入力アドレス・レジ
スタ２０−３６によりシステムのアドレス・バス
２−６から受取られ、マイクロプロセツサ２０−
２の制御下でRAM２０−４４の場所に一時に８
ビツトずつ格納され、32の制御信号がレシーバ２
０−６４および入力制御レジスタ２０−１２によ
りシステム制御バス２−２から受取られ、データ
信号と同様に一時に８ビツトずつRAM２０−４
４の場所に格納される。マイクロプロセツサ２０
−２は、RAM２０−４４における場所として入
力レジスタ２０−３６，２０−１６および２０−
１２を識別し、駆動回路２０−２４およびアドレ
ス・バス２０−５４を介して適当なアドレスを
RAM２０−４４に対して送出する。 マイクロプロセツサ２０−２は、RAM２０−
４４における対応する場所をアドレス指定してデ
ータを一時に８ビツトずつ読出すことにより、32
ビツトの出力データ・レジスタ２０−１４に対す
るデータ信号BSDT00−31のローデイングを開始
する。32ビツトの出力アドレス・カウンタ２０−
３４は、RAM２０−４４の対応する場所をアド
レス指定してアドレス信号を一時に８ビツトずつ
読出すマイクロプロセツサ２０−２によりアドレ
ス信号BSAD00−31でロードされる。同様に、32
ビツトの出力制御レジスタ２０−１０は、RAM
２０−４４における対応する場所をアドレス指定
して制御情報を一時に８ビツトずつ読出すマイク
ロプロセツサ２０−２によりバス制御情報でロー
ドされる。 ブート兼QLTROM２０−３９は、主記憶装置
１０乃至１２に対して書込まれるテスト・パター
ンおよびソフトウエア・テスト・ルーチンを格納
する。CSS３乃至５は、これらのテスト・パター
ンおよびソフトウエア・テスト・ルーチンをアク
セスして、CSS３乃至５が作動することを検査す
る。ROM２０−３９は、マイクロプロセツサ２
０−２の制御下で出力データ・レジスタ２０−１
４に対して直接ロードされる。SMF２０がシス
テム・バス２に対するアクセスを求めて獲得する
時、出力データ・レジスタ２０−１４、出力制御
レジスタ２０−１０および出力アドレス・カウン
タ２０−３４に格納された情報が、マイ・デー
タ・サイクル・ナウ信号MYDCNNによつて付
勢される駆動回路２０−６６，２０−６２および
２０−７２によりシステム・バス２へ転送され
る。 システム・タイマー２０−３２は、全てのシス
テム・バスの集中タイミング制御を行ない、実時
間クロツク、ウオツチ・ドツグ・タイマーおよび
時刻クロツクおよび経過時間数を含む。 実時間クロツクは、CSS３乃至５のCPU４乃
至CPU２６からの指令により現在の時刻と実時
間待ち行列の最前部におけるプロセスの開始時間
との間の差に等しい値でロードされる。現在の時
刻が開始時間と等しい時、実時間クロツク割込み
信号が生成される。この信号は、オペレーテイン
グ・システムに対し待ち行列の最前部におけるプ
ロセスを始動することおよび次のプロセスのため
の実時間を再ロードすることを警報するため実時
間クロツクをロードしたCPUに割込みを行なう
指令をSMF２０をして生成させる。最大時間巾
は約8.4秒である。 ウオツチ・ドツグ・タイマーは、「あまりにも
長く」実行しているプロセスにより明示されるあ
るソフトウエアの誤動作からDPU１を保護する
ため用いられる。CPU４乃至CPU２６からの指
令が減算中のウオツチ・ドツグ・タイマーを予め
定めた時間でロードする。もしウオツチ・ドツ
グ・タイマーが零まで減算する前に再ロードされ
なければ、割込み信号が生成されてSMF２０を
してCPU４乃至CPU２６に対する指令を生じて、
オペレーテイング・システムに対しあるプロセス
が無限ループに入るおそれがあることを警告す
る。最大時間巾は約8.95分である。 時刻クロツクがバツテリ・バツクアツプされた
実時間カレンダからロードされ、1μ秒毎に一回
増進される。実時間カレンダは12桁の２進化10進
数でその年、その月、その日、時間、分および秒
を格納する。 SMF２０は、システム・バス２上の動作でマ
スターまたはスレーブとして作動し得る。SMF
２０は、これが指令を開始してシステム・バス２
と接続される他のシステム・バスに対して送出す
る時はマスターとして作動する。マスターとし
て、SMFはどのシステム・バスに対してもシス
テム・バス２上に一般的指令を開始し、また
CPU４乃至CPU２６に対する特殊指令を開始す
る。 SMF２０は、これがCPU４乃至CPU２６から
非請求指令を受取る時、またシステム・バス２と
接続された他のどのシステム・バスからも予期さ
れる応答を受取る時はスレーブとして作動する。 SMFは、システム・バス２の循環テスト動作
中はマスターおよびスレーブの両方で作動し、こ
の場合SMF２０はシステム・バス２上にマスタ
ーとしてデータを送出し、またスレーブとして同
じデータをシステム・バス２から受取る。第２図
においては、循環テスト動作中、32ビツトのデー
タがRAM２０−４４から出力データ・レジスタ
２０−１４に対してロードされる。SMF２０は
その時それ自体に対して非メモリー・システム・
バス２要求を発する。SMF２０は、この要求を
認識してシステム・バス２と接続して出力デー
タ・レジスタ２０−１４の内容を駆動回路２０−
６６、システム・データ・バス２−４およびレシ
ーバ２０−６８を介して入力データ・レジスタ２
０−１６へ転送する。コンパレータ２０−２０
は、２つのレジスタ２０−１４および２０−１６
の内容が適正な動作のため等しいことを検査す
る。 SMF２０は、バス制御信号BSYELOローを含
む標準的な指令としてシステム・バス２と接続さ
れた他のシステム・バスに対する指令を生成す
る。SMF２０はCPU１Ａ４乃至CPUNB２６を
生成し、バス制御信号BSYELOハイおよび制御
信号BSMREFローはアドレス信号があるCPUチ
ヤネル・アドレスおよび機能コードを表わしかつ
メモリー１０乃至１２のアドレスは表わさないこ
とを表示する。 システム・バス要求および応答制御装置２０−
１８は、３つのタイム・アウト回路を含む。もし
マスターとしてのSMF２０がシステム・バス２
に対するアクセスを要求し3μ秒が経過してスレ
ーブである要求されたサブシステムから何の応答
もなければ、システム・バス２サイクルは終了さ
れる。 もしマスターとしての他のサブシステムの１つ
がシステム・バス２に対するアクセスを要求しか
つ5μ秒内にスレーブから何の応答もなければ、
システム・バス２サイクルは終了させられる。 もしSMF２０の読出しサイクルが開始され予
期されたシステム・バス２の応答サイクル（２番
目の半バス・サイクル）が１ミリ秒内で受取られ
なければ、システム・バス２の動作は終了させら
れる。 SMF２０がスレーブとしてシステム・バス２
の要求に応答する時は、SMF２０はこの要求を
肯定応答するバス信号BSACKRか、あるいはこ
の要求を否定するBSNAKRを生成する。 デイスプレイ・コンソール３４は、DTIインタ
ーフエース２９を介して通信コントローラ２０−
８に接続される。この通信コントローラ２０−８
はインターフエースCAI３１およびコンソール・
アダプタ３０を介してシステム・バス２と接続さ
れる。この構成は、SMF２０がコンソールと
DPU１システムとの間の通信を制御することを
可能にする。 SMF２０は、通信コンソール２０−６と接続
されたインターフエースRMO３７を介して遠隔
保守状態を制御する。通信コントローラ２０−６
はまた、ADI３３のインターフエースを介して予
備装置３２を制御する。通信コントロータ２０−
６および２０−８は、マイクロプロセツサ２０−
２、駆動回路２０−２４およびアドレス・バス２
０−６０からのアドレス信号Ａ１４およびＡ１５
によつて制御される。信号Ａ１４はチヤネルＡま
たはチヤネルＢを選択する。信号Ａ１５はデータ
または制御情報のいずれかをデータ・バス２０−
５８回線上に置かせる。データまたは制御情報
は、マイクロプロセツサ２０−２と通信コントロ
ーラ２０−６，２０−８およびデータ・バス２０
−５８との間に転送される。 オペレータが書込み可能なE²PROM２０−４
６は、遠隔保守インターフエースを介する不当な
アクセスを阻止するパスワードを含み、ブート・
ソフトウエアを格納する装置およびブート・ソフ
トウエアが実行のため書込まれる主記憶装置１０
乃至１２の場所を識別し、DPU１システムによ
り行なわれる異なるQLTテスト機能を表示する
制御ビツトを識別し、かつどの周辺装置がこのソ
フトウエアが書込まれる制御装置CSS３乃至５お
よび主記憶装置１０乃至１２の場所を格納するか
を識別する情報を格納している。 モード・レジスタ２０−３０はデータ・バス２
０−５２と接続され、下記の機能を実施する。即
ち、 １ システム・バス２の優先順位ビツトのSMF
２０の診断制御を規定し、 ２ 出力アドレス・カウンタ２０−３４の加減算
を制御し、 ３ コンパレータ２０−２０がデータ・システ
ム・バス２−４の比較を行なうことを可能に
し、 ４ CSS３乃至５の指令に対するSMF２０の応
答を制御し、 ５ QLTおよびパワーアツプの初期化中の特殊
なシステム・バス２の動作を制御する。 モード・レジスタ２０−２は、トランシーバ２
０−２０およびデータ・バス２０−５２を介して
マイクロプロセツサ２０−２により書込まれかつ
読出される。 モード・レジスタ２０−３０は、その論理式が
下記の如き信号ENBLIXにより使用可能状態に
される。即ち、 8・9・10・A11・A0・A1・A2・3・
A4・・MREQ モード・レジスタ２０−３０のクロツク信号
CKMDB0−２が下記の論理式により生成され
る。即ち、 ・12・WR・13・（A14・A15） （CKMDB0の場合は14・15；CKMDB1の場
合はA15・14；CKMDB2の場合はA14・15） 電源システム２２のインターフエースPCI２１
信号はSMF２０により受取られる。これら信号
は多くの条件を示している。 パワーオン／故障信号SYSPWNは、SMF２０
に対して交流入力電圧および出力ロジツク電圧が
規定値内にあることを表示する。この時SMF２
０はDPU１システム初期化動作を開始する。も
し交流電源が除かれれば、パワーオン／故障信号
SYSPWNはローとなる。しかし、出力ロジツク
電圧は３ミリ秒間規定以内の状態を維持して、デ
ータの脱落を避けるためDPU１システムの停止
時間を与える。 電源状態信号PWRYL0は、全ての電源が規定
通りに作動していることを表示する。この電源状
態信号がローになると、不作動状態の電源を表示
する。 電源システム２２は、主記憶装置１０乃至１２
内のデータを常に妥当な状態に保持するバツテ
リ・バツクアツプ電源を含むことができる。メモ
リー有効信号BBUATVは、もしローならば、バ
ツテリ・バツクツプ電力にも拘らず、メモリー電
圧が低下して主記憶装置１０乃至１２における情
報が妥当な状態でなくなり、メモリーの再ロード
が開始されることを示す。 電源システム２２の制御パネル上の１つのスイ
ツチからのキーロツク信号が、DPU１システム
機能に対するオペレータのアクセスを制御するた
めパネル・ロツク信号を開始する。 PCI２１インターフエースからSMF２０によ
り受取られたこれらの信号はマルチプレクサ２０
−２８に対して加えられる。マイクロプロセツサ
２０−２はこれらの信号をデータ・バス２０−５
２およびトランシーバ２０−２２を介して受取り
適当な動作を行なう。 SMF２０は、システム・バス２上にパワーオ
ン信号BSPWONを送出して、電力が規定値以内
にあることをシステム・バス２と接続された全て
のサブシステムに対して表示する。オフとなる信
号BSPWONは、「整理」するため全てのサブシ
ステムに３ミリ秒を与える。 また、パワーオンの間ハイとなるパワーオン／
故障信号SYSPWNは、駆動回路２０−６３を介
してシステム・バス２上にマスター・クリア信号
BSMCLRを強制して全ての適当な論理機能をリ
セツトする。 SMF２０は、PCI２１インターフエース上で
電源システム２２に対して多くの信号を送出す
る。高電圧の出力マージン制御信号HIMARGお
よび低電圧の出力マージン制御信号LOMARGが
テスト動作中マイクロプロセツサ２０−２により
生成され、全ての電力サブシステム±２％におけ
る出力マージンを変化させる。 システム・バス信号BSQLTIは、システム・
バス２と接続された他の全てのサブシステムが適
正に取付けられ、パワーアツプされ、かつ良好に
全てのテスト・プログラム（QLT）を完了した
ことを表わす。QLTロジツク１９は、バス信号
BSQLTIおよびSMF２０が適正にそのQLTを行
なつたことを示すデータ・バス２０−５２からの
データ信号を受取り、電源システム２２およびイ
ンターフエース２１に送られる信号BSQLTAを
生じ、この信号はDPU１システムが完全に検査
を完了したことを表わす。信号BSQLTAは、ど
の装置がそのQLTあるいはQLT障害を実行中で
あつても常に真となる。信号BSQLTAは、QLT
テストが成功する時は常に偽となる。 SNF２０は、温度検出装置２０−４０を含み
DPU１システムの筺体温度を監視し、もし筺体
温度が最高温度38℃より高い時は温度高信号
TMPYLOを生じる。もし筺体時点が異常に高く
なるならば、熱センサ（図示せず）が開いて電力
を遮断する。このためパワーオン／障害信号
SYSPWNを生じ、システム・バス２の信号
BSPWONを生じてシステム・バス２上の全ての
サブシステムに対しその各々のパワーダウン・シ
ーケンスに入ることを表示する。 温度高信号TMPYLOはマルチプレクサ２０−
２８に加えられてこれをマイクロプロセツサ２０
−２に対しアクセス可能にする。 通信コントローラ２０−６および２０−８から
の信号はまたマルチプレクサ２０−２８に対して
加えられ、マイクロプロセツサ２０−２がデータ
伝送回線をサンプルすること、また受取り側の装
置がデータの受取りの用意がある時を検出するこ
とを許容する。 マルチプレクサ２０−２８は、下記の論理式に
より生成される信号ENBMUXにより使用可能状
態にされる。即ち、 ENABMUX＝8・A9・10・11・
ENMBOR・ 但し、 ＝A0・A1・A2・A3・4 信号MREQはマイクロプロセツサ２０−２に
より生成され、アドレス・バス２０−５４が
RAM２０−４４のアドレスを持たないことヲ示
す。信号MIはマイクロプロセツサ２０−２によ
り生成され、これが命令コード取出し動作ではな
いことを示す。 アドレス・バス２０−５４の信号Ａ１４および
Ａ１５は、４つのマルチプレクサ２０−２８の出
力信号の各々を選択する。 SMF２０の出力レジスタ、出力データ・レジ
スタ２０−１４、出力制御レジスタ２０−１０お
よび出力アドレス・カウンタ２０−３４は、それ
ぞれ反転駆動回路２０−６６，２０−６２および
２０−７２を介してシステム・バス２，２−４，
２−２，２−６に対して接続される。 データは、データ・バス２０−５２から一時に
１バイトずつこれらの出力レジスタに入れられ
る。これらの出力レジスタは、RAM２０−４４
の場所としてマイクロプロセツサ２０−２によつ
てアドレス指定される。出力データ・レジスタ２
０−１４はまた、システム・タイマー２０−３２
またはブート・テストおよびQLTテストROM２
０−３９から広巾でロードすることができる。ま
た、出力アドレス・レジスタ２０−４１は、主記
憶装置１０乃至１２に対するデータのブロツク転
送のためマイクロプロセツサ２０−２により連続
アドレスでロードされる。 出力レジスタのロードのための信号は、適当な
アドレス回線の復号およびこれら回線をマイクロ
プロセツサ２０−２からの制御信号により組合せ
ることにより生成される。本発明と関連しないた
めパリテイの生成および検査を示すロジツクは本
明細書には含まれていないが、当業者はパリテイ
がバイト転送後に検査されることが明瞭であろ
う。 パリテイを含まない出力データ・レジスタ２０
−１４は、「零」入力がデータ・バス２０−５２
と接続されかつ「１」入力がブート・テストおよ
びQLTテストROM２０−３９の出力側に接続さ
れた典型的に８個の74LS298マルチプレクサ・レ
ジスタからなつている。このレジスタ２０−１４
は、下記の論理式により示される如くアドレス・
デコーダ２０−４によつてロードされる。即ち、 使用可能信号ENBLOX＝ ・MREQ・A0・A1・2・3・4・8・
A9・10・11 本明細書における全ての論理式はアドレス・デ
コーダ２０−４のロジツクを表わすことを留意さ
れたい。アドレス・デコーダに対する入力信号
は、アドレス信号Ａ０乃至Ａ１５、およびマイク
ロプロセツサ２０−２の信号MI，MREQ，
IORQ，WRおよびRDである。アドレス・デコー
ダ２０−４は、SMF２０の論理要素を制御する
論理制御信号を生じる。 マルチプレクサ・レジスタ２０−１４は一時に
２（一時に１バイト）ずつロードされるが、これ
は各マルチプレクサ・レジスタがクロツク信号
CKDTB0，CKDTB1，CKDTB2および
CKDTB3により４ビツトを格納するためである。 CKDTB0＝ENBLOX A12・13・14・15 CKDTB1＝ENBLOX A12・13・14・A15 CKDTB2＝ENBLOX A12・13・A14・15 CKDTB3＝ENBLOX A12・13・A14・A15 信号BPTDOTはROM２０−３９の出力また
はシステム・タイマー２０−３２の出力を選択す
る。BPTDOTに対する論理式は下記の通り。即
ち、 （A8・A9・A10・A11・A12・A13・IORQ・
＋TODRWST） マイクロプロセツサ２０−２の信号は下記を表
示する。はMREQと共に、これが命令コード
取出し操作ではないことを示す。MREQは、ア
ドレス・バスがメモリー読出しまたは書込み操作
のための有効アドレスを保持しないことを示す。 は、マイクロプロセツサ２０−２がメモリ
ーまたはＩ／Ｏ装置からデータの読出しを欲す
る。はマイクロプロセツサ２０−２のデー
タ・バスがアドレス指定される記憶場所または
Ｉ／Ｏ場所に格納するための有効データを保持す
ることを示している。 IORQ.は、これが入出力装置アドレスでも
マイクロプロセツサ２０−２の命令コード取出し
サイクルでもないことを示す。信号TODWTは、
出力データ・レジスタ２０−１４を介するシステ
ム・バス２に対するシステム・タイマー２０−３
２の時刻転送を示す。 出力データ・レジスタ２０−１４の広巾ローデ
イングのために、時刻転送を表わすシステム・タ
イマー２０−３２からの信号MYDTCK、あるい
はマイクロプロセツサ２０−２が生じた信号
BP2MDTがクロツク信号CKDTB0乃至
CKDTB3を並列に生じる。 信号BP2MDTに対する論理式は、 （A8・A9・A10・A11・A13・IORQ・） 出力制御レジスタ２０−１０は、典型的には全
てが８ビツトのデータ・バス２０−５２と接続さ
れた２つの74LS273レジスタと、１つの74LS174
レジスタと、１つの74LS374レジスタとからなつ
ている。制御信号はそれぞれ信号CKCMB0乃至
CKCMB3によりレジスタに対してクロツクされ
る。論理式は下記の通り。即ち、 CKCMB0＝ENBLOX 12・13・14・
A15 CKCMB1＝ENBLOX 12・13・14・
A15 CKCMB2＝ENBLOX 12・13・A14・
A15 CKCMB3＝ENBLOX 12・13・A14・
A15 信号TDSHBDは、時刻転送の間信号
CKCMB0によりクロツクされる74LS374レジス
タの出力を使用不能状態にする。システム・リセ
ツト信号CLRFLPは残りの３つのレジスタをリ
セツトする。 74LS374レジスタは、第５Ａ図乃至第５Ｅ図に
示された８つの指令信号を格納する。これらは、
信号BSYELO，BSBYTE，BSDBPL，
BSDBWD，BSSHBC，BSLOCK，BSWRITお
よびBSMREFである。非時刻転送の間、これら
のバス信号は直接駆動回路２０−６２に対して加
えられる。 出力アドレス・カウンタ２０−３４は、Texas
Instruments社のALS／AS論理回路データ・ブ
ツク1983（進展型低電力シヨツトキー／進展型シ
ヨツトキー）において記載された４つの74AS869
カウンタを含む。このカウンタは４つの動作モー
ド、即ちクリア、減退、ロードおよび増進モード
を有する。ロード・カウンタの動作は、この４つ
のカウンタに加えられる信号MYADUPおよび各
カウンタに加えられる信号CKADB0乃至
CKADB3により開始される。論理式は下記の通
り。即ち、 CKADB0＝ENBLOX 12・A13・14・
A15 CKADB1＝ENBLOX 12・A13・14・
A15 CKADB2＝ENBLOX 12・A13・A14・
A15 CKADB3＝ENBLOX 12・A13・A14・
A15 信号MYADUPはマイクロプロセツサ２０−２
によりモード・レジスタ２０−３０に格納され、
ロードまたは増進操作モードを表わす。ブートお
よびQLT操作の間、カウンタは最初一時に１バ
イトずつロードされ、次いで出力データ・レジス
タ２０−１４への転送のためROM２０−３９か
らデータを読出すアドレス・レジスタ２０−４１
により順次増進されることになる。 クロツク信号MYADCKは、各カウンタ２０−
３４のクロツク入力ターミナルに対して加えられ
てカウンタを調時する。信号MYADCKは遅れた
肯定応答信号BSACKRによつて生成される。 入力データ・レジスタ２０−１６は、４つの
74S374レジスタからなつている。入力アドレ
ス・レジスタ２０−３６は４つの74LS374レジス
タからなり、入力制御レジスタ２０−１２は２つ
の74LS374レジスタ、１つの74LS374レジスタお
よび１つの74AS823レジスタからなつている。
74AS823レジスタは、システム・バス２上に置か
れたSMF２０の指令を制御する８つのバス信号
BSYELO，BSBYTE，BSDBPL，BSDBWD，
BSSHBC，BSLOCK，BSWRITおよび
BSMREFを受取る。 上記の入力レジスタ２０−１６，２０−３６お
よび２０−１２は全て、下記の３つの条件下で生
成されるクロツク信号MBIPCKの制御下でロー
ドされる。即ち、 １ システム・バスの要求兼応答制御装置２０−
１８はスレーブとして作動し、システム・バス
２からの肯定応答指令信号BSACKRまたは第
２の半バス・サイクル指令信号BSSHBCを受
取る。 ２ 応答制御装置２０−１８は、循環テスト中
3μ秒のタイムアウトを検出する。 ３ SMF２０はテスト・モードの間それ自体を
肯定応答する。 入力データ・レジスタ２０−１６からの32の出
力データ信号が、循環テスト・モードの間コンパ
レータ２０−２０に対して加えられる。データ信
号もまた、マイクロプロセツサ２０−２の制御下
でデータ・バス２０−５２に対して一時に１バイ
トずつ転送するためマルチプレクサ２０−１７に
対して加えられる。マルチプレクサ２０−１７の
出力は信号ENBL2Xにより使用可能状態になり、
その論理式は下記の通り。即ち、 A0・A1・2・A3・4・8・9・A10・
A11・・MREQ マルチプレクサ２０−１７の選択は、信号
REGSL0、REGSL1およびREGSL2によつて行な
われる。論理式は下記の通り。即ち、 REGSL0＝｛ENBL2X（A12・A13・14＋
A12・13・15＋A12・A14・15）＋
ENBL2X・A15｝RD REGSL1＝｛ENBL2X（A12・13・A14＋
A12・A13））＋2・A14｝RD REGSL2＝｛ENBL2X（12＋A12・A13）＋
ENBL2X・A13｝RD 入力アドレス・レジスタ２０−３６を構成する
４つのレジスタは、その出力信号がそれぞれ信号
RDD024，RDD025，RDD026およびRDD027の
制御下でデータ・バス２０−５２に対して加えら
れる。入力制御レジスタ２０−１２を構成する４
つのレジスタは、その出力信号がそれぞれ信号
RDD020，RDD021，RDD022およびRDD023の
制御下でデータ・バス２０−５２に対して加えら
れる。信号MIBIPCKがアドレス信号をレジスタ
２０−３６に対してクロツクする。 Ｘが０から７まで変化するRDD02Xに対する
論理式は下記の通り。即ち、 ENBL2X・RD・A12・A13・A14・A15 但し、２進数A13・A14・A15＝Ｘ マイクロプロセツサ２０−２は、ソフトウエア
の制御下の後の動作のため、RAM２０−４４に
おける予め定めた場所に対してデータ・バス２０
−５２上で受取られるアドレス・バイト、デー
タ・バイトおよび指令バイトを格納する。 下記の制御信号は、システム・バス２上に送出
されSMF２０によりシステム・バス２上から受
取られる指令の一部として使用される。 BSYELO（黄色） この信号は、第２の半バス・サイクルの間真で
ある時、付随する転送情報が訂正されたことを示
す。このように、この信号はソフトの障害を表わ
し、またおそらくは障害がひどい状態になる前に
保守動作を考えねばならないことを意味すると見
做される。この信号は、読出し応答と同時に主記
憶装置１０乃至１２によつて使用されて、発見さ
れ訂正されたエラーを表示する。 この信号は、メモリー読出し要求の間真である
時読出し要求を修飾する。読出し要求中の真の
BSYELOに対する応答は、関与するメモリーお
よびアドレスに依存している。 CSS３乃至５に対するSMF２０の指令の間真
である時、信号BSYELOはBSREF障害を生じる
SMF２０の指令がアドレスのリード線がチヤネ
ル・アドレスおよび機能コードを含むことを識別
する。 BSBYTE（バイト） この信号は、真である時、その時の転送がワー
ド転送ではなくバイト転送であることを示す。 BSDBWD（ダブルワード） この信号およびBSDBPLは、読出し要求の間
使用されてどれだけの数のデータ・ワードがどん
なフオーマツトで主記憶装置１０乃至１２から予
期されるかを示す。（メモリーから要求側への）
読出し応答サイクルの間、BSDBWDはデータの
１つまたは２つのワードがシステム・バス２に存
在するかを示す。 書込み要求の際は、この信号はBSAD23，
BSBYTEおよびBSDBPLと組合されて用いら
れ、32ビツトの演算子におけるバイトのどんな組
合せがメモリーに書込まれべきるかを識別する。 BSDBPL（ダブルプル） この信号は、BSDBWDと関連して用いられ
る。読出し応答サイクルの間、BSDBPLは応答
が最後ではないかあるいは最後のデータ素子が要
求されたかを表示する。 BSSHBC（第２の半バス・サイクル） この信号は、読出し要求に対する応答としてあ
るいは情報として第２のバス・サイクルを識別し
てBSLOCKと関連してロツクをセツトあるいは
リセツトするよう作用することができる。 BSLOCK（ロツク） この信号は、真である時、このサイクルが、通
常主記憶装置１０乃至１２であるスレーブにおけ
るロツク・フリツプロツプの状態を条件として、
このサイクルがシステムのプロセツサを同期させ
るためBSSHBCと関連してロツク・フリツプフ
ロツプをテストするか、セツトするか、あるいは
リセツトすることを表示する。 BSWRIT（バス書込み） この信号は、真である時、この転送がマスター
からスレーブに対するものであることを表示す
る。この信号が偽で転送を伴なう時、マスターは
スレーブから情報を要求中である。この情報は、
入手される時、別個の転送として与えられること
になる。 BSMREF（メモリーの照合） この信号は、真である時、アドレス・リード線
がメモリー・アドレスを含むことを示す。偽であ
る時は、この信号はアドレス・リード線がチヤネ
ル番号および機能コードを含むことを示す。 BSREDL（赤、左方） この信号は、真である時、伴なわれる転送情報
がエラーの状態にあることを示す。この信号は、
読出し応答と同時にメモリーによつて用いられ
て、戻された最も左方のワード（もし２つのワー
ドが並列に戻されるならば）あるいは単一のワー
ドにおける訂正し得ないエラーを示す。 BSREDR（赤、右方） この信号は、真である時、伴なわれる転送情報
がエラーの状態にあることを示す。この信号は、
読出し応答と同時にメモリーによつて用いられ
て、（もし２つのワードが並列に戻されるならば）
戻された最も右方のワードにおける訂正し得ない
エラーを示す。 BSLKNC（ロツク、非メモリー・サイクル） この信号は、ロツクされたメモリー読出し要求
の間のみ意味を有する（BSLOCKが真）。真であ
る時、このことは、同時に要求と関連する他の動
作の進行を許しながら、実際の要求された読出し
操作を禁止するようメモリーに命令する。要求に
対する応答BSACKRまたはBSNAKRは、
BSLKNCが真であるか偽であるかに拘らず同じ
ものとなり、主記憶装置１０乃至１２におけるロ
ツク・フリツプフロツプのセツト、クリアおよび
テスト動作が行なわれることになる。メモリー・
モジユールのサイクル動作は禁止され、第２の半
バス・サイクルは生じず、メモリーは使用中の状
態にならない。 BSRINT（割込み再開） この信号は、再び割込みを受取る状態にある
時、通常CSS３乃至５によつて発される（かつあ
る場合にはSMF２０により発することができ
る）。１つ以上の前の割込み要求と同時に否定応
答された後、割込みは周辺コントローラ１４乃至
１６において「スタツク」される。BSRINTの
真の変換を検出する同時に、これらのコントロー
ラは再びCSS３乃至５に対して割込みを送出しよ
うと試みる（その結果別のNACK応答を生じ得
る）。 この信号は受取り側のコントローラ１４乃至１
６によつて非同期であるとして取扱われるが、
BSRINTの送り側は、１つ以上の駆動ソースが
多重プロセツサ・システムにおいてある時システ
ム・バス２上で活動状態になることを禁止するた
め、システム・バス２のサイクルと同期されねば
ならないことに注意されたい。 BSRINTは、最低100ナノ秒間有効でなければ
ならず、またBSRINTの「不鮮明な」後縁部か
ら異常なシステム挙動を生じ得る。 BSPWON（バス・パワーオン） この非同期信号は、通常全ての電源が正常であ
りかつ内部筺体の温度が満足できる作動限度内に
ある時は真となる。この信号は、システムである
（即ち、電源制御障害、過剰ロード、「赤のレベ
ル」の過剰温度等）時偽の状態となる。 信号BSPWONは通常電源システム２２により
与えられる情報によりSMF２０によつて生成さ
れるが、ある場合には、アツプ回線のホストから
のシステム回復をあるシミユレートするように通
信コントローラ２０−６および２０−８により駆
動することもできる。パワーオンの遷移期間中、
BSPWONの正になる縁部はシステムの電源が上
昇して安定状態となり、かつシステムの初期化が
生じることを示す。初期化に続いて、安定したパ
ワーオン状態は、システムの動作状態の安定した
セツトを表示する。障害またはパワーオフ状態の
送出と同時に、BSPWONはオフの状態に遷移
し、全ての周辺コントローラ１４乃至１６は、
CSS３乃至５がシステム状態および主記憶装置１
０乃至１２（メモリーは再開条件に対しては非揮
発性でなければならない）における回収情報を格
納することを可能にするため、自己初期化を行な
わねばならない。BSPWONの偽になる遷移状態
は、最短3.0ミリ秒だけ直流調整の実際の損失に
専攻しなければならず、またメモリー・コントロ
ーラは、障害が検出された後2.5乃至3.0ミリ秒に
おいて保護状態に入らねばならない（バス・サイ
クルは受入れられない）。 BSACKR（ACK） スレーブは、この信号を真にさせることにより
この転送を受入れつつあることをマスターに対し
て信号する。 BSNAKR（NAK） このスレーブは、マスターに対してこの信号を
真にすることによりこの転送を拒否する状態にあ
ることを信号する。 BSWAIT（WAIT） このスレーブは、マスターに対してこの信号を
真にすることにより転送を一時的に拒否する状態
にあることを信号する。 BSDCNN（DATA CYCLE NOW） 真である時、この信号は特定のマスターがシス
テム・バス２転送を行ないつつあり、かつシステ
ム・バス２上にある特定のスレーブにより使用さ
れる情報を置いたことを示す。偽の時、システ
ム・バス２は遊休状態かあるいはバス・サイクル
間にある。 BSMCLR（バス・マスター・クリア） この非同期信号は通常偽であり、システム動作
を完全に打切ることを要求するシステムの条件が
検出される時に真となり、SMF２０により「停
止」、「再始動」または「再ブート」動作が行なわ
れる。マスター・クリアのソースは通常パワーオ
ン・シーケンスおよび制御パネル・クリア押しボ
タン（共にSMF２０が生じる）から得られるが、
取付けられたホストからのダウン回線ロードを実
施する能力を要求するある通信コントローラから
も生じ得る。 BSMCLRが真の時、システム・バス２上の全
ての装置が初期化することになる。更に、これを
行ない得る装置はそのQLTテストを実行する。
QLTの成功裡の完了は、SMF２０が信号
BSQLTAを受取る時に示される。 BSRESQ（応答修飾子） この信号はBSACKRと関連して駆動されて、
要求側のバス・マスターに対しスレーブが機能の
呼出しを認識して適当に応答することを示す。３
つのタイプの要求がこの修飾を付した応答を選択
することができる。即ち、 ● ２ワードの第２の半バス・サイクルを生じ得
る読出し要求（BSDBWDにより示される−−
真） ● データ信号BSDT16乃至BSDT31を書込もう
とする試みを行なう書込み要求（BSDBWDに
より示される−−真） ● 循環させることなくメモリーのロツクまたは
アンロツクを行なおうとする読出し要求
（BSLKNCにより示される−−真） システム・バス要求兼応答制御ロジツク２０−
１８は、SMF２０に対するシステム・バス２の
制御を獲得してSMF２０の指令またはシステ
ム・バス２上の指令に対する応答をスレーブ装置
に対して送出するマスター制御ロジツクを含む。 SMF２０はシステム・バス２上の最も高い優
先順位位置を占めるため、もしSMF２０がシス
テム・バス２に対するアクセスを要求するなら
ば、その時のバス・サイクルが完了すると直ちに
次のサイクルでアクセスが許与される。ロジツク
２０−１８は、駆動回路２０−６６，２０−６２
および２０−７２に対して加えられる信号
MYDCNNを生じて、データ、アドレスおよび
制御情報をシステム・バス２に置く。ロジツク２
０−１８はまた、バス信号BSDCNNをシステ
ム・バス２上に送出してシステム・バス２が「使
用状態」にあることを全てのサブシステムに対し
て表示する。 ロジツク２０−１８はこの時システム・バス２
からの多くの応答を待機する。生じ得るは応答は
下記の通り。即ち、 １ 応答は3μ秒間受取られない。 ２ 待機応答は受取られる（BSWAIT） ３ 否定応答は受取られる（BSNAKR） ４ ロツク・ノー・サイクル（LKNC）は肯定
応答される（BSLKNC）（BSACKR） ５ 書込み（１ワード書込み即ちBSRESQ受取
り）は肯定応答される（BSACKR） ６ 書込み（BSRESQ不受取りおよびダブルワ
ード）は肯定応答される（BSACKR） ７ 読出しサイクルは肯定応答される
（BSACKR） ロジツク２０−１８はこのシステム・バス２サ
イクルを終了し、もしBSWAITまたは
BSNAKR応答が受取られたならば、あるいは書
込みダブルワード要求に対してBSACKRが受取
られたならば、再びシステム・バス２に対するア
クセスを要求する。 ロジツク２０−１８は、主記憶装置１０乃至１
２、CSS３乃至５あるいは周辺コントローラ１４
乃至１６に対してSMF２０により送出される読
出し指令に応答して、第２の半バス・サイクルが
予期される時付勢されるスレーブ制御ロジツクを
含む。あるバスサイクルがSMF２０のチヤネル
番号の16進数OFを含む時、スレーブ制御ロジツ
クもまた付勢される。もしエラー条件が存在せ
ず、また肯定応答BSACKRがSMF２０によりシ
ステム・バス２上をマスターに対して送出される
ならば、第２の半バス・サイクルがSMF２０に
より受入れられる。 もし第２の半バス・サイクルが受入れられるな
らば、モード・レジスタからの信号が制御信号
BSDBWDにより示される如く転送されつつある
データワードに従つて、出力アドレス・カウンタ
２０−３４の増進あるいは減退を制御する。 もしチヤネル番号が16進数OFであればSMF２
０は非請求指令を受入れ、パリテイ・エラーは存
在せず、これは第２の半バス・サイクルではなく
（BSSHBC偽）、バス・アドレス信号は機能コー
ドおよびチヤネル番号を含み（BSMREF偽）、機
能コードはSMF２０に対しては適法となる。
SMF２０はシステム・バス２上で肯定応答信号
BSACKR、および否定応答信号BSNAKRと応
答し、あるいはもし不良パリテイまたは違法の機
能コードが存在するならば指令を無視することに
なる。 SMF２０は主記憶装置１０乃至１２を読出す
指令を送出し、かつこの場所の内容を別のサブシ
ステム、典型的にはCSS３乃至５に対して送出す
る。この場合には、第２の半バス・サイクルは
SMF２０に対してアドレス指定されない。主記
憶装置１０乃至１２は、システム・バス２上に信
号BSACKRを送出し、また行先のサブシステム
のチヤネル番号を有するシステム・バス２上に第
２の半バス・サイクル指令を送出する。SMF２
０は第２の半バス・サイクルを受取らないため、
SMFはこの指令を終了しなければならない。 肯定応答信号BSACKRは、サイクル制御ロジ
ツク２０−１９のシステム・バス終端により受取
られる。マイクロプロセツサ２０−２は、アドレ
ス・デコーダ２０−４により復号されて信号
CKMD02を生じるアドレス信号を生成する。ま
た、マイクロプロセツサ２０−２は、データ・バ
ス２０−５２上にデータ信号D00を生成する。信
号BSACKR，CKMD02およびD00は、システ
ム・タイマー２０−３２に対して与えられる信号
SMFCLYと同時にSMF２０のサイクルをリセツ
トしてタイムアウトをリセツトし、これによりこ
の指令を終了する。通常の動作中は、タイムアウ
トは予期される第２の半バス・サイクル指令があ
る予め定めた時間内にSMF２０により受取られ
ることを検査する。もしこの指令が予め定めた時
間内に受取られなければ、タイムアウト信号が
SMF２０をして読出しメモリー指令を反復させ
る。 ADI３３のインターフエースは、予備装置３２
に対して通信コントローラ２０−６のＢチヤネル
を接続する。これは、1200ボーまでのデータ速度
を有する標準的なEIA RS−232CタイプのＺイン
ターフエースである。インターフエース信号は、
典型的にデータの送出、データ受取り、データ用
意および送出要求である。 CAI３１インターフエースは通信コントローラ
２０−８のＡチヤネルをコンソール・アダプタ３
０に対して接続する。このインターフエースは、
RS４２２非同期インターフエース上のRS２３２
Ｃ非同期インターフエースでよい。RS２３２Ｃ
インターフエース信号は、データ送出、データ受
取り、送出クリアおよびデータ用意である。RS
４２２インターフエース信号はデータ送出、デー
タ受取りおよびデータ・ストリーム制御である。 RMO３７のインターフエースは、通信コント
ローラ２０−６のＡチヤネルを遠隔コンソール４
２に接続する。 RMO３７は、第１図の論議において述べたよ
うに典型的なMODEM３６とインターフエース
する。 DTI２９のインターフエースは、通信コントロ
ーラ２０−８のＢチヤネルと接続し、CAI３１イ
ンターフエースと整合する。 通信コントローラ２０−６および２０−８は、
前述のZilog Gold Bookに述べたZilog
Z80SIO／Ｏ直列入出力コントローラである。 通信コントローラ２０−６および２０−８は、
共通の割込み回線上でマイクロプロセツサ２０−
２の割込みを行なう。マイクロプロセツサ２０−
２は、およびIORQ信号ならびに信号Ａ１４
およびＡ１５を送出することにより割込みに対し
て応答する。割込みコントローラ２０−６または
２０−８は、データ・バス２０−５８上に状態を
送出することにより応答する。この時、マイクロ
プロセツサ２０−２は、活動の処理状態に基いて
ソフトウエア・ルーチンへ分岐する。通信コント
ローラ２０−６および２０−８の状態信号に対し
て応答することによりソフトウエアにより行なわ
れる典型的な機能は、バツフア空送出、拡張状態
変更、使用可能文字の受取りおよび特殊な受取り
条件である。 ロード・モード 第３図は、システム・バス・インターフエース
２−１０Ａのブロツク図を示す。システム・バス
２からの指令は、レシーバ２−３０を介して先入
れ先出し（FIFO）レジスタ２−３４に対して与
えられる。種々の指令のフオーマツトは、第５Ａ
図乃至第５Ｅ図に示されている。この指令は、指
令宛先装置を指定するチヤネル番号および受取り
側の装置が行なう操作を指定する機能コードを含
む。 FIFO制御装置２−３３は、レシーバ２−３０
を介してシステム・バス２から指令された指令信
号を受取る。指定された指令信号は、FIFO制御
装置２−３３がFIFO２−３４に対しロードされ
た特定の指令を持つことを可能にする。 もし第５Ｃ図のSMFの対主記憶装置指令が16
進数00のチヤネル番号を持つならば、FIFO制御
装置２−３３はデータ信号０〜９に応答して指令
をFIFOに対しロードする信号を生じる。FIFO制
御装置２−３３はまた、第２の半バス・サイクル
を受取るように条件付けられる。 FIFO制御装置２−３３は、アドレス信号８−
１７により指定されるSHBCの対CPU指令のチ
ヤネル番号である16進数00に応答して、主記憶装
置の内容を第４図の制御ストア３−２において以
後格納するためFIFO２−３４に対してロードす
る。 マスター・クリア信号BSMCLRは制御ロジツ
クCNTL0 ２−１５およびCNTL1 ２−２５
に与えられ、それぞれマスター同期信号Ｐ０
MSYNおよびＰ１MSYNを生成してCSS３の通
常の動作を制御する。ロード・モードは、チヤネ
ル番号および機能コードを含むロード指令を送出
するSMF２０によつて生成される。制御ロジツ
クのCNTL0 ２−１５は、チヤネル番号の16進
数00により可能状態にされる。制御ロジツク
CNTL1 ２−２５はチヤネル番号ビツトの16進
数01により可能状態にされる。システム・バス・
インターフエース２−１０Ｂにおける同様な制御
ロジツクはそれぞれチヤネル番号の16進数02およ
び03に応答する。 CNTL0 ２−１５は、もしチヤネル番号の16
進数00が指定されるならば、ロード指令機能コー
ドの16進数0Dに応答して信号Ｐ０CSLDを生じ
る。CNTL1 ２−２５は、もしチヤネル番号の
16進数01が指定されるならば、機能コードの16進
数0Dに応答して信号Ｐ１CSLDを生じる。 同様に、CNTL0 ２−１５およびCNTL1
２−２５はその各々のチヤネル番号およびロード
制御ストアのアドレス・カウンタ動作を指定する
16進数11の機能コードに応答して、信号Ｐ０
LADDおよびＰ０LSYN、あるいはＰ１LADD
およびＰ１LSYNを生成する。 ロード制御ストアのデータ転送動作中、もしロ
ード指令がチヤネル番号の16進数00を指定するな
らば、主記憶装置１０乃至１２からのデータは
SMFの内部データ（P0）レジスタ２−１２に格
納される。同様に、もしロード指令がチヤネル番
号の16進数01を指定するならば、主記憶装置１０
乃至１２からのロード制御ストアの作動データは
SMFデータ割込みレジスタ２−２２に格納され
る。レジスタ２−１２およびレジスタ２−２２
は、レシーバ２−３０およびFIFO２−３４を介
してシステム・バス２からロードされる。 症状レジスタ２−１３はポート０から受取つた
情報を格納し、症状レジスタ２−２３はポート１
から受取る情報を格納する。症状レジスタ２−１
３に格納された信号Ｐ０PRESは、CPU0 ４が
システム内に存在することを示し、信号Ｐ０
LERRは制御ストアのロード・エラーが存在する
ことを示し、信号Ｐ０CSBYはロード動作が完了
しなかつたことを示す。症状レジスタ２−２３に
格納される信号Ｐ１PRES，Ｐ１LERRおよびＰ
１CSBYは、CPU1 ６に対するこれら条件を示
している。 16進数00の機能コードを有する読出し症状レジ
スタ指令はCNTL0 ２−１５を結果として生じ
て16進数00のチヤネル番号に対する信号Ｐ０
SSYEを生じ、CNTL1 ２−２５を生じて16進
数01のチヤネル番号に対する信号Ｐ１SSYEを生
じる。症状レジスタ２−１３の内容は、信号Ｐ０
SSYEにより使用可能状態にされる時、レジスタ
２−１４、データ・アウト・レジスタ２−１１お
よびドライバ２−３２を介してシステム・バス２
上に現われることになる。 同様に、症状レジスタ２−２３の内容は、レジ
スタ２−２４、デ−タ・アウト・レジスタ２−２
１およびドライバ２−３２を介してシステム・バ
ス２上に現われることになる。 症状レジスタ２−１３は、CSS３が有するパー
ソナリテイを表示するハードウエアの改訂番号を
格納する。このハードウエアの改訂番号は、ロー
ド操作の間用いられて第４図の制御ストア３−２
にロードされたフアームウエアを選択する。ポー
ト０の症状レジスタ２−１３のみがハードウエア
の改訂番号を格納することを留意されたい。もし
ハードウエアの改訂番号がポート０から読出され
なければ、ポート１は使用されずCSS３に対する
フアームウエアのロードは打切られる。 SMFデータ割込みレジスタ２−１２および２
−２２は、制御ロジツクCNTL２−１５がチヤ
ネル番号の16進数00および16進数06の機能コード
を有する指令を受取る時出力を生じて信号CN０
を生じる。CNTL1 ２−２５はチヤネル番号の
16進数01および機能コードの16進数06を受取つて
信号CN１を生じる。信号CN０はレジスタ２−
１２を使用可能状態にし、信号CN１はレジスタ
２−２２を使用可能状態にする。ロード・モード
の間、SMF２０が16進数00の機能コードを送出
しなければ、省略した場合は使用可能状態の信号
CN０またはCN１となる。制御ストアのロー
ド・モードにおいては、データは４バス・サイク
ルにおいて32ビツト・レジスタ２−１２または２
−２２に対してロードされ、104データ・ビツト
を第４図の制御ストア３−２に対し転送する。各
サイクルは、Ｐ０LSYNまたはＰ１LSYN信号を
生じる。 SMF２０は、16進数00の機能コードを有する
活動状態のポート０またはポート１に対し読出し
指令を送出して、それぞれ症状レジスタ２−１３
または２−２３の内容を読出す。 信号Ｐ０SSYEまたはＰ１SSYEは選択された
症状レジスタ２−１３または２−２３を使用可能
状態にして、レジスタ２−１４または２−２４、
データアウト・レジスタ２−１１あるいは２−２
１およびドライバ２−３２を介してシステム・バ
ス２上にこの内容を置く。 第４図は、ポート０およびポート１によりシス
テム・バス・インターフエース２−１０Ａと接続
されたCSS３のブロツク図である。ポート０は
CPU0 ４−２および第１図のCPU1A ４の
VMMUO ４−４と共に作動する。ポート１は
CPU1B ６のVMMU1 ６−４およびCPU1
６−２と共に動作する。CSS５はポート２および
３を介して同様に作動する。 制御ストア３−２は、CPU0 ４−２および
VMMU0 ４−４、およびそれらの関連したレ
ジスタおよびロジツクの動作、およびCPU1 ６
−２およびVMMU1 ６−４およびその関連し
たレジスタおよびロジツクを制御するフアームウ
エアを格納する。制御ストア３−２は、ワード当
たり104ビツトの16Kワードを格納する。 アドレス・カウンター３−４は、制御ストアの
データが書込まれる制御ストア３−２の場所を選
択するアドレス信号を提供する。ロード・レジス
タ０ ４−１４はポート０の第３図のレジスタ
P0 ２−１４と接続され、ロード指令がチヤネ
ル番号の16進数00を含む時、カウンタ３−４によ
り指定された場所における制御ストア３−２に書
込まれる始動制御ストア・アドレスおよび制御ス
トア・データ・ワードを受取る。同様に、ロー
ド・レジスタ１ ６−１４はポート１の第３図の
レジスタP1 ２−２４と接続され、10進化16進
数01を含むロード指令によりカウンタ３−４によ
り指定される場所における制御ストア３−２に対
して書込まれる始動制御ストア・アドレスおよび
制御ストアのデータワードを受取る。 タイミング・ゼネレータ３−８はタイミング信
号を与え、制御ストアのロード制御装置３−６
は、タイミング信号と関連してロード動作を制御
する制御信号を与える。タイミング・ゼネレータ
３−８はまた、信号Ｐ０MSYNおよびＰ１
MSYNに応答して通常の動作を制御するタイミ
ング信号を生じる。 もしレジスタ０ ４−１４またはレジスタ１
６−１４から出力された制御ストアのワードがパ
リテイ・エラーを示すならば、パリテイＬ ３−
１８はロード操作中ロード・エラー信号
PXLDERを生じる。 それぞれ検査ロード動作の間、信号Ｇ，Ｍ，
Ａ，Ｃ０，Ｖ０、あるいは信号Ｇ，Ｍ，Ａ，Ｃ１
およびＶ１を生じることにより、１つ以上のパリ
テイ検査回路３−１２，３−１４，３−１６，
CPU0 ４−２，VMMU ０ ４−４，CPU1
６−２およびVMMU1 ６−４から受取つた信
号がパリテイ・エラーを示す時、パリテイ・エラ
ー・ロジツク３−２０は制御ストアの検査をロー
ド動作中にパリテイ・エラー信号PXVFERを生
じる。 通常の動作中、制御ストア３−２は、あるアド
レス・レジスタ０ ４−６の内容により、あるい
はアドレス・レジスタ１ ６−６の内容によつて
アドレス指定される。レジスタ４−６および６−
６は、それぞれCPU0 ４−２またはCPU1 ６
−２からロードされる。ロードおよび検査動作の
間、制御ストア３−２は、カウンタ３−４の内容
によつてアドレス指定される。通常動作および検
査動作の両方において、制御ストア３−２のアド
レス指定された場所がレジスタＣ ３−１０、お
よびレジスタP0 ４−２またはレジスタP1 ６
−１２のいずれか一方に対してロードされる。 CPU0 ４−２，VMMU0 ４−４，CPU1
６−２およびVMMU1 ６−４はレジスタＣ
３−１０から制御ストア信号を受取る。CPU0
４−２はレジスタ４−１２から制御ストア信号を
受取り、CPU1 ６−２はレジスタ６−１２から
制御ストア信号を受取る。 CPU0 ４−２は信号Ｃ０を生じ、また
VMMU0 ４−４は信号Ｖ０を生じる。信号Ｃ
０およびＶ０はパリテイ・エラー・ロジツク３−
２０に対して与えられる。信号Ｃ０およびＶ０
は、各装置により受取られた制御ストアのビツト
の結果として得られるパリテイである。 同様に、CPU1 ６−２は信号Ｃ１を生じ、
VMMU1 ６−４は信号Ｖ１を生じる。信号Ｃ
１およびＶ１は、各装置により受取られた制御ス
トアのビツトの結果として得られるパリテイであ
る。 レジスタ３−１０，４−１２および６−１２
は、クロツク信号PXADLAによつてロードされ
る。レジスタ４−１２および６−１２の出力は、
それぞれ時間Ｐ０TMC４および時間Ｐ１TMC４
において得られる。レジスタ３−１０の出力はロ
ードされた時得られる。信号PXADLAは時間
PXTME２およびPXTME４において得られる。
レジスタ４−１２および６−１２は、CPU1 ６
−２およびVMMU1 ６−４に対する「時間２」
の前縁部においてロードされ、またCPU0 ４−
２およびVMMU0 ４−４に対する「時間４」
の後縁部においてロードされ、かつCPU1 ６−
２およびVMMU1 ６−４に対する「時間２」
の後縁部において得られ、またCPU0 ４−２お
よびVMMU0 ４−４に対する「時間４」の後
縁部において得られる。 通常の動作中、データ出力レジスタF0 ４−
８およびデータ入力レジスタT0 ４−１０は
CPU0 ４−２およびVMMU0 ４−４をポート
０を介してシステム・バス・インターフエース２
−１０Ａに対して接続する。同様に、データ出力
レジスタF1 ６−８およびデータ入力レジスタ
T1 ６−１０は、CPU1 ６−２および
VMMU1 ６−４をポート１を介してシステ
ム・バス・インターフエース２−１０Ａに対して
接続する。 もしロード指令がチヤネル番号の16進数00を含
むならば、信号Ｐ０LSYNが第３図のCNTL ０
２−１５により生成されてタイミング・ゼネレ
ータ３−８に加えられ、このゼネレータは自由ク
ロツク信号CLKに応答する状態となり、クロツ
ク信号CST１乃至CST５を含む一連の信号を生
じる。 信号Ｐ０CSLDまたはＰ１CSLDがロジツク３
−６に与えられて信号PXCSLDを生じる。信号
PXCSLDは両レジスタ４−１４および６−１４
を使用可能状態にする。また信号Ｐ０CSLDは信
号Ｐ０TOCSを生じてレジスタ４−１４の出力を
使用可能にする。信号Ｐ１CSLDは信号Ｐ１
TOCSを生じて、レジスタ６−１４の出力を使用
可能にする。クロツク信号CST１は始動アドレ
スまたは制御ストアのデータワードをレジスタ４
−１４および６−１４に対してクロツクする。
PXCSLDもまた時間CST５においてクロツク信
号CSACLKを生じる。 信号Ｐ０LADDおよびＰ１LADDはロード制
御装置３−６に対して与えられて、もし信号Ｐ０
CSLDまたは信号PXCSLDのいずれか一方がセツ
トされるならば、ロード・アドレス信号
PXLADDを時間CST１において生じる。カウン
タ３−４は信号PXLADDによりロードされ、ま
たクロツク信号CSACLKにより増進される。書
込み可能信号CSW１乃至CSW４は、主記憶装置
１０乃至１２からの連続するダブルワード転送と
同時に各CST４毎に順次生成される。これら信
号はクロツク信号CSACLKにより時間CST５に
おいて増進する内部カウンタにより条件付けられ
る。 ロード動作は下記の方法で構成される。最初
に、SMF２０がシステム・クリア信号BSMCLR
を生じ、この信号がシステムのクリア動作中マス
ター同期信号PMSYNおよびＰ１MSYNを生じ、
システム・クリア動作が完了した時これらの信号
を禁止する。このため、CPU0 ４−２および
VMMU0 ４−４、およびCPU1 ６−２および
VMMU1 ６−４の動作を阻止する。従つて、
ポート０が得られるものとすれば、SMF２０は
16進数00のチヤネル番号および16進数0Dの機能
コードを有する制御ストア・ロード指令を生じ
る。システム・バス・インターフエース２−１０
Ａは16進数のチヤネル番号および機能コードの信
号に応答して、ポート０のロジツクを条件付ける
ロード制御ストア信号Ｐ０CSLDを生じる。ロー
ド信号PXCSLDおよび検査信号PXCSLVが更に
ロード制御装置３−６により生成される。 この時、SMF２０は16進数00のチヤネル番号、
16進数11の機能コードおよび典型的に0000である
始動制御ストア・アドレスを有する指令を送出す
る。機能コード信号はCMTL0 ２−１５に対し
て与えられ、信号Ｐ０LADDおよびＰ０LSYN
を生じる。このアドレスは、レジスタ４−１４、
レジスタ２−１４、レジスタ２−１２、FIFO２
−３４、レシーバ２−３０およびシステム・バス
２を介してカウンタ３−４に格納される。 次いで、SMF２０は始動サブシステムとして
ポート０の16進数00のチヤネル番号を有する一連
の読出し指令を主記憶装置１０乃至１２に対して
送出する。読出し指令は、制御ストア３−２のデ
ータのダブルワードが格納される主記憶装置１０
乃至１２のアドレス場所を含む。 主記憶装置１０乃至１２は、アドレス・フイー
ルドに16進数00のチヤネル番号を、またデータ・
フイールドに32ビツトを有する第２の半バス・サ
イクル指令を送出する。このデータは、レジスタ
２−１４、レジスタ２−１２、FIFO２−３４、
レシーバ２−３０およびシステム・バス２を介し
て、レジスタ４−１４により受取られる。カウン
タ３−４は、ダブルワードを格納する制御ストア
３−２における場所のアドレスを与える。カウン
タ３−４はレジスタ４−１４で受取られる各ダブ
ルワード毎に１回増進される。カウンタ３−４は
最初のダブルワードに対する書込み可能信号
CSWE１を、第２のダブルワードに対する書込み
可能信号CSWE２を、第３のダブルワードに対す
る書込み可能信号CSWE３を、また第４のダブル
ワードに対する書込み可能信号CSWE４を生成す
る。 第１のダブルワードは制御ストア３−２のビツ
ト位置００−３１に格納され、第２のダブルワー
ドはビツト位置３２−６３に格納され、第３のダ
ブルワードはビツト位置６４乃至９５に格納さ
れ、第４のダブルワードの部分はビツト位置９６
乃至１０３に格納される。各104ビツトのワード
は制御ストア３−２に格納されるパリテイ・ビツ
トを含む。SMF２０は充分な数の主記憶装置１
０乃至１２の読出し指令を送出して、制御ストア
３−２を所要の制御ストア・ワードでロードす
る。 検査モード マスター・クリア信号BSMCLRは、前に信号
Ｐ０MSYNおよびＰ１MSYNが循環することを
禁止し、これによりCPU0 ４−２，VMMU0
４−４およびCPU1 ６−２，VMMU1 ６−４
の動作を不能にした。しかし、制御ロジツク３−
６に与えられた信号Ｐ０LSYNおよびＰ１LSYN
は、ロード・モータ・タイミング信号CST１お
よびCST４およびCST５を付勢する。 SMF２０のメモリー読出し指令の制御下で所
要数のダブルワードが主記憶装置１０乃至１２か
ら送出された後、SMF２０は16進数0Fの機能コ
ードを指定するリセツト・ロード指令を生じる。
これは、信号Ｐ０CSLDが制御装置０ ２−１５
においてリセツトされるため、信号PXCSLDを
リセツトする。しかし、ロードおよび検査信号
PXCSLVはセツト状態を維持する。信号
PXCSLVは、制御装置０ ２−１５または制御
装置１ ２−２５からの信号Ｐ０CSLDまたはＰ
１CSLDのいずれか一方がセツトされた時、ロー
ド制御装置３−６によりロード動作の初めにおい
てセツトされた。 ロード信号PXCSLDがリセツトされ検査信号
PXCSLVがセツト状態を維持する時、SMF２０
はポート・オンライン指令の機能コードの16進数
0Bを生成し、それぞれ信号Ｐ０MSYCまたはＰ
１MSYNをCNTL0 ２−１５またはCNTL １
２−２５に生じる。タイミング・ゼネレータ３
−８に与えられるこれらの信号は、タイミング信
号Ｐ０TM４およびＰ１TM４を含むCPUタイミ
ング・チエーンを始動させ、この時アドレス・カ
ウンタ３−１４が信号Ｐ０MSYNまたはＰ１
MSYNの最初の発生と同時にロード制御装置３
−６からのカウンタ・クリア信号PXACLRによ
り16進数0000にリセツトされる。このため、信号
PXACLRがリセツトされかつクロツク信号
CSACLKが循環動作を開始する時、信号Ｐ０
CSVFまたは信号Ｐ１CSVFを生じてアドレス・
カウンタ３−４のリセツト動作を終了する。検査
動作の間クロツク信号CSACLKが各クロツク信
号毎に付勢され、ロード信号PXCSLDがリセツ
トされた後に検査信号PXCSLVにより時間Ｐ０
TM４においてカウンタ３−４を増進する。 検査モードは、アドレス・カウンタ３−４が制
御ストア３−２の各場所の内容を読出して各ワー
ドのパリテイを検査したことを示す信号
CSDONEを生じるまで継続する。もしパリテ
イ・エラーが検出されるならば、エラー信号
PXVFERが生成される。このため、使用中信号
Ｐ０CSBYおよびＰ１CSBYを生じて、ポートが
使用中であること、および各症状レジスタ２−１
３または２−２３に格納された状態を維持するこ
とを表示し続けさせる。 SMFは検査動作が完了するのを10ミリ秒待機
し、次いで指令を送出して症状レジスタ２−１３
または２−２３を読出す。この指令は、機能コー
ドの16進数00を含む。もしパリテイ・エラーがな
ければ、アドレス指令された症状レジスタにおけ
る使用中ビツトはリセツトされ、通常の動作が継
続することになる。 検査動作は、ポート０およびポート１のいずれ
が選択されたかに従つて、クロツク信号Ｐ０TM
４において信号CSDONEが制御ストア・リセツ
ト信号Ｐ０CSRTまたはＰ１CSRTを生じる時完
了する。リセツト信号Ｐ０CSRTまたはＰ１
CSRTは検査信号PXCSLV、および信号Ｐ０
CSVFまたはＰ１CSVF、およびＰ０CSBYおよ
びＰ１CSBYをリセツトする。 もし症状レジスタが読出される時SMF２０が
使用中ビツトが依然としてセツトされていること
を見出すならば、第６図の適当なフアームウエ
ア・シーケンスに従う、即ちポートの再試行を行
なうことができ、あるいはCSSに対する他のポー
トを試行することもできる。 指令フオーマツト 第５Ａ図乃至第５Ｅ図は、望ましい実施態様に
おいて用いられる種々の指令のフオーマツトを示
す。 第５Ａ図は、ポート読出し指令を示す。宛先の
CPUチヤネル番号は、アドレス・バス２−６の
ビツト位置８−１７において指定される。機能コ
ードは、アドレス・バス２−６のビツト位置１８
−２３において指定される。SMF２０のチヤネ
ル番号、即ち要求側のシステム・バスはデータ・
バス２−４のビツト位置０−９により指定され
る。制御バス２−２のそれぞれ「１」および
「０」の信号BSYELOおよびBSMREFは、これ
がSMF２０が生じた指令であることを示す。信
号BSDBWDは、データ即ちダブルワードの32ビ
ツトがデータ・バス２−４上に現われることを示
す。信号BSDBPLは、ダブルワードがこの指令
の最後のデータ・ワードであることを示す。この
指令の読出し症状レジスタ指令としての使用状態
は、第７図に示されている。CPUのチヤネル番
号は、ポート０をアドレス指定する16進数00であ
る。機能コードは、読出し症状レジスタ動作を開
始する16進数00である。SMFチヤネル番号16進
数0F（16進数03C0として置かれる）は、第２の半
バス・サイクル（SHBC）としてSMF２０に対
し送出される症状レジスタの内容の宛先である。
SMFのチヤネル番号である16進数0Fはアドレ
ス・バス２−６のビツト位置８−１７に含まれ、
ポート０の症状レジスタの内容はデータ・バス２
−４の位置０−３１に現われる。指令バス２−２
の信号BSWRITはバス書込み操作を指示し、
BSSHBCはこれが（第２の半バス・サイクル）
要求に対する応答であることを指示する。 第５Ｂ図は書込みポート指令を示す。第７図の
タイミング図に示された多数の指令は第５Ｂ図の
フオーマツトに従う。ロード・モード指令の機能
コードの16進数0Dは、16進数00000000のデー
タ・フイールドを含む。ロード・アドレス・カウ
ンタの指令の機能コードである16進数11は、最初
の104ビツトの制御ストア・ワードが書込まれる
制御ストア３−２の始動場所のアドレスを格納す
るデータ・フイールドを含んでいる。アドレス・
カウンタ３−４は通常16進数0000でロードされて
いる。しかし、もし主記憶装置１０乃至１２がバ
ツテリのバツクアツプを備えるならば、始動アド
レスは変更し得る。このため、システムが制御ス
トア３−２において主記憶装置１０乃至１２の１
頁だけを回復することを可能にする。リセツト・
ロード・モード指令の機能コードである16進数
0Fは、16進数0000 0000のデータ・フイールドを
含む。ポート・オンライン指令の機能コード0B
は、16進数0000 0000のデータ・フイールドを含
む。 それぞれ「０」および「１」における信号
BSMREFおよびBSYELOは、SMF２０が生じ
た指令を示す。「１」の信号BSWRITはバス書込
み指令を示す。 第５Ｃ図は、主記憶装置指令に対するSFMの
フオーマツトと、この指令に対する第２の半バ
ス・サイクル応答とを示している。32ビツトのア
ドレス・バス２−６のフイールド０−２３，Ａ−
Ｈは主記憶装置１０乃至１２のアドレス場所を格
納する。データ・バス２−４のビツト０乃至９
は、宛先サブシステムのチヤネル番号、望ましい
実施態様においてはCPUのチヤネル番号を格納
する。指令バス２−２の信号BSMREFは、メモ
リー照合指令を示す。第２の半バス・サイクル指
令は、主記憶装置１０乃至１２において開始され
る。データ・バス２−４のビツト０−３１は、ア
ドレス指定された場所の内容を保有する。アドレ
ス・バス２−６のビツト８−１７は、宛先CPU
のチヤネル番号を保有する。指令バス２−２の論
理値「０」および「１」における信号BSMREF
およびBSSHBCはそれぞれ、その指令がメモリ
ー要求指令に応答して主記憶装置１０乃至１４に
よつて生成されることを示している。 第５Ｄ図は、Ｉ／Ｏ装置のチヤネル番号、この
態様においてはデイスク・ドライブ、またはフロ
ツピー・デイスクおよび機能コードを含むＩ／Ｏ
出力指令のフオーマツトを示している。データ・
バス２−４のビツトは、デイスク上のデータ場所
を含む。この指令は、２つのフオーマツト、即ち
16進数11の機能コードを含む形態Ａのフオーマツ
トおよび16進数13の機能コードを含む形態Ｂのフ
オーマツトを有する。 形態Ａのデータ・バス２−４ビツトは、もし装
置がハード・デイスクである場合はシリンダ番号
を、あるいはもし装置がフロツピー・デイスクで
あるならばシリンダおよびトラツク番号を含む。 形態Ｂのデータ・バス２−４ビツトは、ハー
ド・デイスクの場合はセクターおよびトラツク番
号を、あるいはフロツピー・デイスクの場合はセ
クターおよびバイト密度を含む。 16進数07の機能コードを有するＩ／Ｏ出力指令
は、これがシークまたは自動シーク動作のいずれ
かをデータ・バス２−４ビツトにより示してい
る。自動シークはシークを呼出し、次いで読出し
を行なう。 指令バス２−２の信号BSWRITは、バス書込
み操作を示す。 第５Ｅ図は、２サイクルの入出力ロード
（IOLD）出力指令を示している。最初のサイク
ルにおいては、アドレス・バスの２−６ビツト、
Ａ−Ｈ，０−７が16の上位アドレス・ビツトを格
納し、またデータ・バス２−４のビツト０−１５
は16の下位アドレス・ビツトを格納している。上
位および下位のアドレス・ビツトは主記憶装置１
０乃至１２における始動アドレスを示し、この記
憶装置はデイスクから主記憶装置へ転送される第
１のデータ・バイトを格納することになる。 第２のサイクルにおいては、データ・バス２−
４ビツトが範囲、即ち主記憶装置１０乃至１４が
デイスクから受取るバイトの総数を格納する。 16進数09の機能コードはIOLD出力指令の最初
のサイクルを指示し、16進数0Dの機能コードは
IOLD出力指令の第２のサイクルを指示する。ま
た、Ｉ／Ｏ装置のチヤネル番号が指示される。指
令バス２−２信号BSWRITはバス書込み操作を
指示する。 第６図は、CSS３乃至５の制御ストア３−２を
ロードするフアームウエアのブロツク図を示して
いる。この制御ストアのフアームウエアは、固定
デイスク、取外し可能デイスク、またはフロツピ
ー・デイスクのいずれかに格納され、SMF２０
の制御下で主記憶装置１０乃至１２に対して転送
される。もし主記憶装置に対する転送後エラーが
見出されなければ、制御ストアのフアームウエア
がSMF２０の制御下で制御ストア３−２に対し
て転送される。もしCSS３および５の双方が同じ
フアームウエアのロードを要求するならば、この
両者が最初にロードされ、次いで両者がその各々
のポートを回線指令で受取つた後妥当性検査を行
なう。もしCSS３および５の両者が同じフアーム
ウエア・ロードを持たなければ、CSS３の制御ス
トアがロードされて検査され、次いでCSS５の制
御ストアがロードされて検査される。 SMF２０は、制御ストアのフアームウエアの
適正な改訂がそのCSSにロードされることを各
CSSが要求して検査するという制御ストアのフア
ームウエアの改訂の記録を有する。従つて、異な
るCSSが受取る制御ストアのフアームウエアの特
定の改訂に従つて異なる機能を持ち得ることが判
るであろう。SMF２０は、各CSSのハードウエ
ア改訂番号を格納している。ハードウエアの改訂
は、このCSSの制御ストアをロードするため用い
られるべきフアームウエア改訂を決定する。 第６図において、ブロツク１００がSMF２０
のROMに格納されるフアームウエア・ルーチン
を始動する。 ブロツク１０１は、主記憶装置１０乃至１２が
バツテリ・バツクアツプを備えておりかつSMF
のRAM２０−４４のある場所にこの情報を格納
しているかどうかを検査する。 ブロツク１０２は、SMFマイクロプロセツサ
２０−２におけるあるレジスタにポインタを格納
する。このポインタは、以降の使用のため制御情
報を格納するSMFのRAM２０−４４の場所であ
る。次いでSMF２０はSMFデイスプレイ・コン
ソール３４、予備プリンタ３２および（または）
遠隔コンソール４２上にワード
RAMWARESTARTEDを表示する。 ブロツク１０６は、使用し得るポートを検査す
る。各CSSのシステム・バス・インターフエース
は２つのポートを有する。第１図に示された２つ
のCSS３および５は４つのポートを持つていた。
ブロツク１０６は各ポートに対し読出し指令を送
出して、SMF２０に対し症状レジスタの内容を
送出する。症状レジスタに設定されたその時のビ
ツトはCPUが使用可能であることを示す。ポー
ト０は16進数01のチヤネル番号により識別され、
ポート１は16進数01のチヤネル番号により、ポー
ト２は16進数02のチヤネル番号により、またポー
ト３は16進数03のチヤネル番号によつて識別され
る。 ブロツク１０６はまた、症状レジスタのハード
ウエアの改訂ビツトを読出す。これらのビツトは
CSSが形成される改訂を示している。このビツト
は以後の使用のためSMFのRAM２０−４４に格
納される。 判断ブロツク１０８は、どのポートが使用可能
であるかを判定し、もし使用できなければ、ブロ
ツク１１０への動作を打切る。オペレータの介入
を必要とする問題があることを示すメツセージが
表示されることになる。 ブロツク１１２は、制御ストアのフアームウエ
アを格納するデイスクのチヤネル番号を選択す
る。SMF２０は、SMFのRAM２０−４４のあ
る場所に前記チヤネル番号を格納する。主記憶装
置１０乃至１２からフアームウエア・ロードを受
取るためCSSの２つのチヤネルのどれを使用する
かの選択が行なわれる。もし最初のチヤネル（ポ
ート）が使用できなければ、フアームウエアをロ
ードする試みが他のチヤネル（ポート）により行
なわれる。 ブロツク１１４は、SMFのRAM２０−４４に
主記憶装置始動アドレスを格納する。これは、受
取つた最初の制御ストアのフアームウエア・ワー
ドが格納される主記憶装置の場所である。典型的
には、このアドレスは16進数1000となる。しか
し、特に主記憶装置１０乃至１２がバツテリ・バ
ツクアツプを備えていれば、どんなアドレスでも
格納することができる。 ブロツク１１６は、SMFから制御ストアのフ
アームウエアを格納するデイスクを制御するデイ
スクあるいはデイスケツト・コントローラに対し
て多数の指令を送出する。これら指令は、シリン
ダ番号、トラツク番号、セクター番号、およびも
しこの情報がフロツピー・デイスクに格納される
ならばバイト密度も示す情報を含む。フアームウ
エアの改訂番号は、CSSハードウエア改訂番号を
用いてデイスクまたはデイスケツト装置から読出
された索引表から見出される。これを用いて、装
置において格納されたフアームウエア・ロードの
パス名を生成する。このパス名はデイスク・コン
トローラにより用いられて装置の表面に格納され
たフアームウエア・ロード情報を見出す。 もし主記憶装置がバツテリ・バツクアツプを備
えていれば、指令は典型的にはページ当たり2048
バイトであるページの転送を呼出すことになる。
もし主記憶装置のバツテリ・バツクアツプがなけ
れば、指令は全ての制御ストアのフアームウエ
ア・ワードの転送を呼出すことになる。 もしフアームウエアの改訂番号が見出されれ
ば、典型的にはアドレスが16進数1000から始まる
制御ストアのフアームウエア・ワードが主記憶装
置１０乃至１２に格納される。 もしバツテリ・バツクアツプが存在するなら
ば、エラーが問題のページのみをデイスクから転
送させることになる。もしバツテリ・バツクアツ
プの備えがなければ、エラーが見出された場合、
全ての転送が中断される。デイスプレイ・コンソ
ール３４は、ブロツク１２０において制御ストア
のフアームウエアが主記憶装置１０乃至１２に完
全にロードされることを表示することになる。 判断ブロツク１１８は、もしブロツク１１６に
おいて適正な改訂番号を有するフアームウエアが
デイスク上に見出されなかつたならば、出口１１
０を介する打切りをもたらす結果となる。 ブロツク１２２は、SMFマイクロプロセツサ
２０−２のレジスタに再試行ビツトをセツトし
て、これが制御ストア３−２の最初のローデイン
グの試みであることを示す。ブロツク１２２は、
この時、デイスプレイ・コンソール３４上で使用
できる全てのCSSポートのチヤネル番号を表示す
る。 判断ブロツク１２４は、もしポートが使用でき
なければ出口１１０に向つて打切りを行なう。 ブロツク１２６は、制御ストアのフアームウエ
ア・バイトが主記憶装置１０乃至１２から転送さ
れるCSSのポートのチヤネル番号を選択して表示
することになる。優先順位の順序はチヤネル番号
の16進数00，02，01，03である。これは各制御ス
トアをロードする２つの経路を提供する。 ブロツク１２８においては、SMF２０が指令
を主記憶装置１０乃至１２へ送出して、その状況
およびIDレジスタの読出しおよびクリアを行な
う。主記憶装置の状況レジスタは、このように、
これ以上の診断の結果を格納するためクリアされ
る。 判断ブロツク１３０は、もし主記憶装置の状況
およびIDレジスタがクリアできなければ、出口
１１０への打切りを表示する。これは、オペレー
タの介入を要求する主記憶装置の障害を示す。 ブロツク１３２は、SMFのRAM２０−４４に
格納されたメモリー状況の制御ワードをセツトア
ツプする。このビツトは、新しいタイプのメモリ
ーが搭載されているか、メモリーがインターリー
ブされているか、主記憶装置１０乃至１２に訂正
不能なエラーがあつたかどうか、これがフアーム
ウエアを通る最初のパスかどうか、再試行が失敗
したかどうか、およびこれが主記憶装置のロード
し直しの再試行であるかどうかを示す。 ブロツク１３４は、主記憶装置１０乃至１２か
ら選択されたポートを介して制御ストア３−２へ
の制御ストアのフアームウエア・バイトの転送を
開始する。SMF２０は更ににロード・モード・
シーケンスを開始する指令を生成する。次いで
SMFは、典型的には16進数0000である始動制御
ストアのアドレスを提供する指令を生じる。この
始動アドレスは、制御ストアの僅かに一部がロー
ドされる場合には、どんな値でもよい。 判断ブロツク１３６は、もしアドレス指定され
たCPUからの応答がなければ、再試行ブロツク
１７７へ分岐する。もし再試行後CPUの応答が
依然としてなければ、フアームウエアは次に使用
可能なポート、即ち、ポート０からポート１へ、
あるいはポート２からポート３へと分岐すること
になる。 もしポート０を介するCPU動作が再試行の後
にも応答がなければ、マスター・クリアが送出さ
れ、これがこのCPUクロツクを遮断して再試行
がポート１を経て行なわれる。 ブロツク１３８は、制御ストアのバイトを主記
憶装置１０乃至１２から制御ストアへ転送する。
SMF２０は、読出し主記憶装置指令をCPUチヤ
ネル番号を含む主記憶装置１０乃至１２へ送出す
る。従つて、第２の半バス・サイクルの間、４つ
の制御ストアのデータ・バイト（ダブルワードの
転送）を含む主記憶装置１０乃至１２からの指令
は、アドレス指定されたCPUに対して送出され
これにより受取られる。 SMF２０は、CPUがダブルワードを受取つて
バス・サイクルについての再試行を行なうため予
め定めた時間、典型的には7μ秒だけ待機する。 SMF２０は主記憶装置１０乃至１２から肯定
応答信号を受取つてこの指令を終了するが、これ
はSMF２０が主記憶装置からデータ・ワードを
受取らないためである。 正常な動作は、装置が主記憶装置アドレスを含
むメモリー要求指令および主記憶装置が肯定応答
するそれ自体のチヤネル番号を送出することであ
る。主記憶装置は、アドレス指定された主記憶装
置の場所の内容および送出側の装置のチヤネル番
号を含む第２の半バス・サイクルを生成する。受
取り側の装置は、データが受取られた旨表示する
主記憶装置に受取られる肯定応答信号を送出す
る。 ブロツク１４０は、主記憶装置の状況および
IDレジスタを読出して、制御ストア３−２の転
送に対する主記憶装置１０乃至１２におけるエラ
ーについて調べる。もし主記憶装置のIDがイン
ターリーブされたメモリーを表示するならば、各
メモリーの状況ワードが調べられる。 判断ブロツク１４２は、もしエラーが存在しな
ければ、ブロツク１４４への分岐により再試行を
開始する。もしエラーが存在するならば、判断ブ
ロツク１４２はブロツク１１０を通つて打切りを
行なう。 ブロツク１４４は、SMFのRAM２０−４４に
おける主記憶装置１０乃至１２からのエラーおよ
び再試行ビツトを格納する。 判断ブロツク１４８は主記憶装置の訂正不能
（赤）のエラーについてテストし、ブロツク１４
６はデイスプレイ・コンソール３４において赤の
エラーの発生を表示する。 判断ブロツク１６０は、主記憶装置のロードし
直し再試行が記憶されるかどうかをテストし、も
しそうならば、ブロツク１６８における動作を打
切る。 ブロツク１６２は、もし前にセツトされなかつ
たならば、メモリーのロードし直し再試行をセツ
トする。 次いで、ブロツク１６４は、ブロツク１１６に
おけるようにデイスクから主記憶装置１０乃至１
２を再ロードする。前のように、もし主記憶装置
にバツテリ・バツクアツプの備えがあれば、転送
はブロツク単位であり、従つて始動主記憶装置の
アドレスはエラー状態にあつた前のページのそれ
となる。もしバツテリ・バツクアツプがなけれ
ば、制御ストア全体のフアームウエアがデイスク
から主記憶装置１０乃至１２へ送出される。 判断ブロツク１６６は再び、データがデイスク
上に見出されなかつたことをテストする。もしそ
うでなければ、ブロツク１６８は打切りラムウエ
アのロード表示を生じ、フアームウエアはブロツ
ク２５９において出る。ブロツク１１０の打切り
がブロツク１６８および２５９から出ることを留
意されたい。 もし判断ブロツク１６６がデータがデイスク上
に見出されかつ主記憶装置１０乃至１２に格納さ
れていたことを示すならば、ブロツク１７０は主
記憶装置１０乃至１２がロードされる事実を表示
する。この時、ブロツク１３３はブロツク１３４
へ分岐し、動作が反復される。 もし判断ブロツク１４８が赤のエラーが存在し
なかつたことを示すならば、ブロツク１５０はも
しセツトされていれば主記憶装置のロードし直し
再試行をリセツトする。 判断ブロツク１５２は、主記憶装置１０乃至１
２が新しいタイプのメモリーであるかどうかを示
し、もしそうならば、判断ブロツク１５４は主記
憶装置１０乃至１２からの再試行失敗ビツトをテ
ストし、これがデータを送出する再試行の失敗で
あるかどうかを示し、次いでブロツク１７７は再
試行を開始する。 もし判断ブロツク１５２が再試行ビツトを持た
ない古いタイプのメモリーを表示するならば、ブ
ロツク１５６において、SMF２０はロード動作
を行なうため用いられたポートの症状レジスタを
読出す指令を送出する。 判断ブロツク１５８は、症状レジスタの内容が
SMF２０により受取られたかをテストする。も
しこの内容が受取られなかつたならば、ブロツク
１７７が再試行を開始する。さもなければ、判断
ブロツク１７２は症状レジスタのロード・エラ
ー・ビツトをテストする。もしセツトされるなら
ば、ブロツク１７６がデイスプレイ・コンソール
３４上にロード・エラーを表示する。 判断ブロツク１７８は、SMFのRAM２０−４
４の場所における再試行ビツトがセツトされるか
どうかをテストすることにより再試行操作を開始
する。もし再試行ビツトがセツトされなければ、
ブロツク１８０は再試行ビツトをセツトし、ブロ
ツク１８２が「ポート再試行」を表示し、ブロツ
ク１３３がブロツク１３４へ分岐して制御ストア
３−２のロード動作を反復する。 もし判断ブロツク１７８が再試行ビツトがセツ
トされることを示すならば、ブロツク１８４はデ
イスプレイ・コンソール３４上に「ポート再試行
失敗および打切り」を表示する。 次いでブロツク１８６はポート再試行ビツトを
リセツトし、ブロツク１８８はマスター・クリア
信号を活動状態のポートに送りそのCPUを遮断
する。 ブロツク１９０は、使用可能なポートのリスト
から障害ポートのポート・チヤネル番号を削除す
る。 判断ブロツク１９２は、CSSの第２のポートが
選択されたかどうかをテストする。もしそうでな
ければ、ブロツク１９４は第２のポートを選択す
る。 判断ブロツク１９６は第２のポートが使用可能
であるかをテストする。もしそうでなければ、判
断ブロツク１９８は第２のCSSが使用可能なポー
トを有するかをテストする。もし第２のCSSのポ
ートが使用可能でなければ、判断ブロツク２０８
がどれかのポートが使用可能であるかをテストす
る。もしポートが使用可能でなければ、ブロツク
１２１はブロツク１２２へ分岐し、このブロツク
が使用可能なポートがないことを表示する。 判断ブロツク１２３はポートが使用可能でない
ことをテストし、ブロツク１１０はロードの打切
りを生じる。 もし判断ブロツク１９８が第２のCSSが使用可
能なポートを有することを示したならば、判断ブ
ロツク２００はこのポートが選択されたかどうか
をテストする。もしこのポートが前に選択された
ならば、ブロツク２０７が次に下位のチヤネル番
号ポートを選択する。 もし判断ブロツク２００が第２のCSSからのポ
ートが前に選択されなかつたことを示すならば、
ブロツク２０２は更に下位のチヤネル番号を持つ
第２のCSSのポートを選択する。 判断ブロツク２０４はこのポートが使用可能で
あるかどうかをテストする。もしそうでなけれ
ば、ブロツク２０６が第２のCSSの他のポートを
選択する。 もし判断ブロツク１９６または２０４があるポ
ートが使用可能であることを示すか、あるいはも
しブロツク２０６があるポートを選択したなら
ば、ブロツク２１６がSMFのRAM２０−４４に
おけるこのポートのチヤネル番号を格納する。 もし判断ブロツク２１０が制御ストア３−２が
完全にロードされていないことを見出すならば、
ブロツク２１２がデータの次のページを主記憶装
置１０乃至１２から読出させ、もし主記憶装置１
０乃至１２がバツテリ・バツクアツプを備えたな
らば、制御ストア３−２に格納させる。もしそう
でなければ、完全な制御ストアのフアームウエ
ア・ロードがデイスクから読出され、主記憶装置
に格納される。 ブロツク２１４は活動状態のポートのチヤネル
番号を得、ブロツク２１６はSMFRAM２０−４
４にこのチヤネル番号を格納する。 ブロツク２１８は選択されたポートのチヤネル
番号を印字し、ブロツク１３３はブロツク１３４
へ分岐してCSSをロード・モードにセツトし、制
御ストア始動アドレスをカウンタ３−４に格納す
る。 もし判断ブロツク２１０が制御ストアがロード
されることをテストするならば、ブロツク２２０
はSMFのRAM２０−４４に作業チヤネルをセツ
トアツプして、制御ストアの検査動作の用意をす
る。 ブロツク２２２は、２つの指令即ち16進数0F
の機能コードを含むリセツト・ロード・モード指
令および16進数0Bの機能コードを含むポート・
オンライン指令を選択することにより検査動作を
開始する。CPUは制御ストア・データを読出し、
検査パリテイを検査し、検査集計を行なう。 判断ブロツク２２４は、システム・バスのイン
ターフエースが指令を肯定応答したことを検査す
る。もしエラー応答が受取られたならば、ブロツ
ク１７７が再試行動作のためブロツク１７８へ分
岐する。もし判断ブロツク２２４にエラーが生じ
なければ、ブロツク２２６は、検査動作がCPU
により完了することを保証するため10ミリ秒間
SMF２０のこれ以上の動作を中断する。 ブロツク２２８は指令を活動状態のポートへ送
出して、症状レジスタの内容をSMF２０に対し
て送出する。 判断ブロツク２３０は、症状レジスタの内容が
SMF２０により受取られたことをテストする。
もしこの内容が受取られたならば、判断ブロツク
２３２が使用中ビツトがセツトされるかどうかを
テストする。もし症状レジスタの内容が受取られ
ないかあるいは使用中ビツトがセツトされたなら
ば、ブロツク２４４はデイスプレイ・コンソール
３４上に「失敗した検査」を表示し、ブロツク２
４６は活動状態のポートに対してマスター・クリ
ア信号を送出する。使用中ビツトは、もし検査動
作が成功裡に完了しなかつたならばセツトされた
状態を維持する。 判断ブロツク２４８は、SMFのRAM２０−４
４におけるエラー再試行ビツトがセツトされるか
どうかをテストする。もしエラー再試行ビツトが
セツトされこれが２番目の検査の失敗であること
を示すならば、ブロツク２５２はSMFのRAM２
０−４４における使用可能なポート・ビツトをリ
セツトし、SMF２０は別のポートを探す。もし
判断ブロツク２４８が検査エラー再試行がセツト
されないことを示すならば、ブロツク２５０はこ
れをセツトする。 もし判断ブロツク２３２が使用中ビツトがセツ
トされないことを示すならば、ブロツク２３４は
デイスプレイ・コンソール３４上に「ロードされ
たポート」を表示する。ブロツク２３６は後で使
用するためSMFのRAM２０−４４におけるポー
ト使用ビツトをセツトする。 ブロツク２３８は、制御ストアが成功裡にロー
ドされたポートのチヤネル番号をリセツトする。 ブロツク２４０は、SMFのRAM２０−４４に
格納された第１のポート・フラツグをリセツトす
る。判断ブロツク２４２は、ポートの全てのチヤ
ネル番号が使用されたかどうかを検査する。もし
そうでなければ、ブロツク２２７はブロツク２２
８へ分岐して他のポートの症状レジスタを検査す
る。 もし判断ブロツク２４２がSMFのRAM２０−
４４に格納されたポート・フラツグが全てクリア
されないことを示すならば、ブロツク２２７はブ
ロツク２２８へ分岐して症状レジスタの読出しを
行なう。 もしポート・フラツグが全てクリアされるなら
ば、判断ブロツク２５４はSMFのRAMをテスト
して、再試行のためどれかのポートが使用可能で
あるかどうかを判定する。もしポートが再試行の
ため使用可能であるならば、ブロツク１２１はブ
ロツク１２２へ分岐して、最も低いチヤネル番号
を有する再試行を要求するポートの再試行を開始
する。 もし判断ブロツク２５４において再試行を要求
するポートがなければ、即ち、全ての制御ストア
がロードされるならば、ブロツク２５６はこのポ
ートのチヤネル番号がロードされた情報を格納す
る。 判断ブロツク２５８は、２つのCSSに対するシ
ステム・バスのインターフエースの改訂番号を格
納するSMFのRAM２０−４４におけるワードを
テストする。もし２つの改訂番号が等しければ、
ブロツク２６４はデイスプレイ・コンソール３４
を全ての制御ストアがロードされることを示す情
報で更新する。 ブロツク２６６はCPUの品質論理テストを開
始し、ブロツク２６８はロード・フアームウエ
ア・ルーチンをオフラインに置くことにより終了
し、またブロツク２７０はロード・ルーチンの終
了を指定し、次の動作のためSMFが使用可能と
なる。 もし判断ブロツク２５８が２つの改訂番号が等
しくないことを示すならば、ブロツク２６０は第
２のCSSに対する新しいハードウエアの改訂番号
を読出す。ブロツク２６２は第１のCSSの改訂番
号をSMFのRAM２０−４４の場所における第２
のCSS改訂番号と置換する。次いでブロツク１１
はブロツク１１２へ分岐し、新しい改訂番号に対
するフアームウエアにより第２のCSSの制御スト
アをロードする。CSS３はその制御ストアのフア
ームウエアを最初の改訂のため有し、CSS５は第
２の改訂のため有して、CSS３および５に異なる
パーソナリテイを与える。 タイミング図 第７図は、システム・バスのインターフエース
２−１０Ａのポート０のチヤネル番号の16進数00
を用いる制御ストア３−２のロードおよび検査動
作のタイミング図を示している。ポート１を用い
る時このロードおよび検査動作のタイミング図も
類似している。唯一の相違は、第７図のタイミン
グ図において信号Ｐ１XXXXが信号Ｐ０XXXX
を置換することである。 SMF２０は、全てのサブシステムを初期化す
るシステム・バス２上にバス・クリア信号
BSMCLRを生じる。特に、信号BSMCLRの後縁
部は信号Ｐ０MSYNを禁止し、この信号が更に
タイミング・ゼネレータ３−８におけるクロツ
ク・リング・カウンタ（図示せず）を停止させる
ことにより、CPU0 ４−２およびCPU1 ６−
２を機能停止させる。CPU0 ４−２がこれが受
取る制御ストアの信号のパリテイを検査するた
め、CPU0 ４−２はロード動作については禁止
されるが、検査動作には付勢される。 SMF２０は、16進数00のチヤネル番号および
16進数0Dを含む第５Ｂ図の書込みポート指令を
システム・バス２上に送出する。このチヤネル番
号の16進数00は第３図のCNTL ０ のロジツク
２−１５を付勢する。機能コードの16進数0Dは、
制御ストアのロード信号Ｐ０CSLDを生成する。
信号Ｐ０CSLDは制御ストアのロード制御装置３
−６に対して与えられ、この装置が制御ストアの
ロード動作を制御する信号PXCSLDおよびロー
ドおよび検査動作を制御する信号PXCSLVを生
じる。もしチヤネル番号がポート０またはポート
１のいずれかをアドレス指定するならば、信号
PXCSLDおよびPXCSLVが生成されることに注
意されたい。 SMF２０は次に、チヤネル番号の16進数00お
よび機能コードの16進数11を含む第５Ｂ図の最初
におけるロード・アドレス・カウンタ指令を送出
する。CNTL ０ ２−１５は機能コード信号に
応答して、ロード・アドレス信号Ｐ０LADDお
よびロード同期信号Ｐ０LSYNを生成する。 ロード同期信号Ｐ０LSYNは制御ストアのタイ
ミング・リングを開始するためタイミング・ゼネ
レータ３−８へ与えられ、カウント信号CST１
およびCST５を生じる。信号PXCSLDおよび
CST５は、カウンタ３−４に与えられるクロツ
ク信号CSACLKを生じる。信号PXLADDがロー
ド制御装置３−６に与えられる信号Ｐ０LADD
により生成される。信号PXLADDはカウンタ３
−４に与えられてカウンタをロード・アドレス指
令のデータ・フイールドの値、本例では16進数
0000にセツトする。SMF２０はその時、主記憶
装置１０乃至１２に対し第５Ｃ図に示される如き
形態の一連の指令を送出する。アドレス・フイー
ルドは制御装置３−２の各ダブルワード（32ビツ
ト）の主記憶装置１０乃至１２における場所を保
有する。データ・フイールドは、受取り側の
CPUポートのチヤネル番号、本例では16進数00
を保有する。即ち、SMF２０は読出しメモリー
指令を生成し、主記憶装置から読出されたデータ
がCPU0 ４−２へ送出される。 第２の半バス・サイクル指令は、アドレス・フ
イールドにCPU0 ４−２のチヤネル番号である
16進数00およびデータ・フイールドにアドレス指
定された主記憶装置の場所の内容を含んでいる。 信号Ｐ０LSYNは、各第２半バス・サイクル毎
のタイミング・リングを始動する。主記憶装置１
０乃至１２からレシーバ２−３０，FIFO２−３
４、レジスタ２−１２、レジスタ２−１４を介し
て受取つたダブルワードは、時間CST１におい
てロード・レジスタ０ ４−１４において格納さ
れる。書込み可能信号CSWE１乃至CSWE４は、
カウンタ３−４により指定されるアドレスにおい
て制御ストア３−２に対しレジスタ４−１４の内
容を書込むため時間CST４において生成される。
信号CSACLKが時間CST５において生成されカ
ウンタ３−４を増進する。制御ストア３−２は、
第１のダブルワードの書込みのため信号CSWE１
により使用可能状態にされ、第２のダブルワード
の書込みのため信号CSWE２により、第３のダブ
ルワードの書込みのため信号CSWE３により、ま
た第４のダブルワードの書込みのため信号CSWE
４により使用可能状態にされる。カウンタ３−４
は、指定された制御ストア３−２の場所に対して
次の４つのダブルワードを書込むため、第２の半
バス・サイクル指令毎に増進される。 SMF２０は、制御ストア３−２が完全にロー
ドされた後、機能コードの16進数0Fおよびチヤ
ネル番号の16進数00を含む第５Ｂ図のリセツト・
ロード・モード指令を送出する。その結果、
CNTL ０ ２−１５リセツト信号Ｐ０CSLDを
生じる。これは、信号PXCSLDをリセツトし、
カウンタ３−４のクリア信号PXACLRをロード
制御装置３−６に生成する。 SMF２０は、第５Ｂ図に示された如き形態の
ポート・オンライン指令を送出するが、この指令
は16進数00のチヤネル番号および16進数0Bの機
能コードを含む。この指令は、マスター同期制御
信号Ｐ０MSYNを再始動し、またクロツク信号
CSACLKを生じ、この信号は信号PXACLRと関
連してアドレス・カウンタ３−４を16進数0000に
リセツトする。 信号Ｐ０MSYNは、リング・カウンタを始動
して循環信号Ｐ０TME４を生成し、この信号は
更に信号CSACLKを生成してカウンタ３−４を
増進する。制御ストア３−２のアドレス指定され
た各場所の内容は、信号CSDONEが生成されて
制御ストア３−２全体が検査されたことを示すま
で、レジスタ４−１２および３−１０に対してロ
ードされる。 SMF２０は、読出し症状レジスタ指令を送出
するためポート・オンライン指令を送出した後10
ミリ秒間待機する。この時間は検査動作を成功裡
に完了するために充分な時間でなければならな
い。読出し症状レジスタ指令は、チヤネル番号で
ある16進数00および機能コードである16進数00を
含む。症状レジスタ２−１３の内容は、レジスタ
２−１４，２−１１およびドライバ２−３２を介
してシステム・バス２上に送出される。SMF２
０は、信号Ｐ０CSBYによりセツトされる使用中
ビツトを調べる。もし使用中ビツトがセツトされ
ると、制御ストアのロードは成功裡に完了されな
かつた。この場合、SMF２０が同じポート０を
介するロードおよび検査動作を反復でき、あるい
は16進数01のチヤネル番号を有するロード指令を
送出することによりポート１を介してロードする
よう試みる。 以下は望ましい実施態様の信号の論理式であ
る。第７図におけるように、ポート０の信号のみ
が等しいＰ０XXXXとして示されている。当業
者にはポート０の信号をポート１のロジツクに関
連付けることが明らかであるため、ポート１に対
する信号Ｐ１XXXXの形態における同様な式は
示さない。 禁止信号Ｐ０INHSは、信号BSMCLRの後縁
部の後マスター同期信号Ｐ０MSYNが循環する
ことを禁止し、これによりCPU0 ４−２を使用
不能にする。 P0INHS＝BSMCLR 信号Ｐ０INHSは、信号Ｐ０MSYNを再始動
させる16進数0Bの機能コードを有するポート・
オンライン指令によりリセツトされる。 P0INHS＝F0CMEN・EN・19・20・21・22・
BSMCLR 信号Ｐ０CSLDは、16進数0Dの機能コードを有
するロード・モード指令によつてセツトされる。 P0CSLD＝P0INHS・F0CMEN・19・20・
21・22 但し、信号Ｆ０CMENは、アドレス信号１８
および信号を含むチヤネル番号である
16進数00に対する肯定応答SMFサイクルを示す。 信号Ｐ０CSLDは、16進数0Fの機能コードを含
むリセツト・ロード・モード指令によりリセツト
される。 P0CSLD＝F0CMEN（19＋20＋21＋22） PXCSLD＝P0CSLD＋P1CSLD 信号Ｐ０LADDは、16進数11の機能コードを
有するロード・アドレス指令によりセツトされ
る。 P0LADD＝F0CMEN・19・20・21・22 信号Ｐ０LADDはシステム・バス２サイクル
の終りにリセツトされる。 信号Ｐ０LSYNもまた、機能コードの16進数11
によりセツトされ、ロード・モード信号Ｐ０
CSLDがセツトされるシステム・バス２の読出し
SHBC指令毎に循環動作する。 P0LSYN＝P0CSLD・P0INHS・F0CMEN・
19・20・ 21・22＋P0CSLD・P0INHS・ 0・D0SHBA 信号DOSHBAはFIFO２−３４のサイクル毎
にセツトされる時、SHBC指令に対するチヤネル
番号の16進数00を受取る。 信号PXCSLVはロードと検査の両動作に対し
てセツトされ、リセツト信号Ｐ０CSRTによりリ
セツトされる。 PXCSLV＝P0CSLD＋PXCSLV・0・
PXMCLR 信号CSACLKは、下記の如くロード・モード
の間循環動作する。即ち、 CSACLK＝PXCSLD・CST５ 検査モードの間は、 CSACLK＝・P0TME4・PT0SEL 信号PT０SELはCPU0 ４−２選択信号であ
る。 信号CSACLKは、信号CSDONEにより検査信
号の終りにおいて禁止される。 信号PXACLRは、検査モードの初めにアドレ
ス・カウンタ３−４のリセツト動作を可能にす
る。 PXACLR＝0・0・・
PXCSLV・ 信号PXACLRは下記の如くセツトする信号Ｐ
０CSVFによつてリセツトされる。信号
PXMCLRはマスター・クリア機能を行なう。 P0CSVF＝CSACLK・PT0SEL・PXACLR・ 0・ PT0SEL＝PXMCLR＋P0CSLD・＋
PT0SEL・ PXCSLV 信号Ｐ０CSRTは信号Ｐ０CSVFをリセツトす
る。 リセツト信号P0CSRT＝P0TME4・
PT0SEL・ PXCSVF・・ ・CSD0NE 信号PXLDERはロード・エラーを示し、信号
PXVFERは検査エラーを示す。 使用中信号Ｐ０CSBYは、ポート０がある機能
を実行中でありシステム・バス２の指令には使用
できないことを示す。 P0CSBY＝PXCSLV＋P0INHS もしリセツト信号Ｐ０CSRTがセツトせずロー
ドまたは検査エラーを表示するならば、信号
PXCSLVはセツトされた状態を維持する。従つ
て、使用中信号Ｐ０CSBYはリセツトされず、症
状レジスタ２−１３に残る。 SMF２０は読出し症状レジスタ指令の機能コ
ードである16進数00を送出し、信号POSSYEを
生成する。 P0SSYE＝F0SHEN・20・21・22 信号Ｐ０SSYEは症状レジスタ２−１３の出力
を使用可能状態にする。 制御ストアの書込み可能信号CSWE１−４はカ
ウンタ３−４において生成される。 カウンタ３−４における内部カウンタは、４つ
の状態を有する信号CSADG０およびCSADG１
（図示せず）を生じ、SHBC指令毎に増進される。
信号はロード・エラーが検出されなか
つたことを示す。 CSWE1＝PXCSLD・・00・
CSADG1 CST4・ CSWE2＝PXCSLD・・0・
CSADG1・ CST4・ CSWE3＝PXCSLD・・CSADG0・
CSADG1・ CST4・ CSWE4＝PXCSLD・・CSADG0・
CSADG1・ CST4・ 本発明については特にその望ましい実施態様に
関して示し記載したが、当業者には上記および他
の形態および細部における変更が本発明の主旨お
よび範囲から逸脱することなく可能であることは
理解されよう。

【図面の簡単な説明】

第１図はデータ処理システムのブロツク図、第
２図はシステム管理機構のブロツク図、第３図は
システム・バス・インターフエースのブロツク
図、第４図は中央サブシステムのブロツク図、第
５Ａ図乃至第５Ｅ図はシステム・バスに対して与
えられる色々な指令のフオーマツトを示す図、第
６図は制御ストアをロードするフアームウエアの
フロー図、および第７図は制御ストアのロードお
よび検査を制御する中央サブシステム信号のタイ
ミング図である。 １……多重プロセツサ・データ処理装置
（DPU）、２……システム・バス・インターフエ
ース、３，５……中央サブシステム（CSS）、４，
６……中央プロセツサ装置（CPU1A，CPU1B）、
８……キヤツシユ、１０……主記憶装置、１２…
…主記憶装置、１４，１６……周辺コントロー
ラ、１９……QLTロジツク、２０……システム
管理機構（SMF）、２１……電源制御インターフ
エース（PCI）、２２……電源システム、２４…
…CPUNA、２６……CPUNB、２９……デイス
プレイ・ターミナル・インターフエース（DTI）、
３０……コンソール・アダプタ、３１……コンソ
ール・アダプタ・インターフエース（CAI）、３
２……予備装置、３３……予備装置インターフエ
ース（ADI）、３４……デイスプレイ・コンソー
ル、３６，３８……MODEM、３７……遠隔保
守インターフエース（PMO）、４０……通信回
線、４２……遠隔コンソール、２−２……システ
ム制御バス、２−４……システム・データ・バ
ス、２−１１……データ・アウト・レジスタ、２
−１２……SMF内部データ（P0）レジスタ、２
−１３，２−１４，２−２３……症状レジスタ、
２−２１……データ・アウト・レジスタ、２−２
２……SMFデータ割込みレジスタ、２−２４…
…レジスタ、２−３０……レシーバ、２−３２…
…ドライバ、２−３３……FIFO制御装置、２−
３４……FIFO、２０−２……マイクロプロセツ
サ、２０−４……アドレス・デコーダ、２０−６
……通信コンソール、２０−８……通信コントロ
ーラ、２０−１０……出力制御レジスタ、２０−
１２……入力制御レジスタ、２０−１４……出力
データ・レジスタ、２０−１６……入力データ・
レジスタ、２０−１７……マルチプレクサ
（MUX）、２０−１８……システム・バス要求兼
応答制御装置、２０−１９……サイクル制御ロジ
ツク、２０−２０……コンパレータ、２０−２
２，２０−２６……トランシーバ、２０−２４…
…駆動回路、２０−２８……マルチプレクサ、２
０−３０……モード・レジスタ、２０−３２……
システム・タイマー、２０−３４……出力アドレ
ス・カウンタ、２０−３６……入力アドレス・レ
ジスタ、２０−３８……プログラム可能読出し専
用メモリー（PROM）、２０−３９……ブート兼
QLTROM温度検出装置、２０−４０……温度検
出装置、２０−４１……出力アドレス・レジス
タ、２０−４４……ランダム・アクセス・メモリ
ー（RAM）、２０−５２……データ・バス、２
０−５４……アドレス・バス、２０−５６……デ
ータ・バス、２０−５８……データ・バス、２０
−６０……アドレス・バス、２０−６２，２０−
６３，２０−６６，２０−７２……駆動回路、２
０−６４，２０−６８，２０−７０……レシー
バ、３−４……アドレス・カウンタ、３−６……
制御ストア・ロード制御装置、３−８……タイミ
ング・ゼネレータ、３−１２，３−１４，３−１
６……パリテイ検査回路、３−２０……パリテ
イ・エラー・ロジツク。

Claims (1)

1. 【特許請求の範囲】 １ １つ以上の処理装置と、１つ以上の記憶装置
   １０，１２と、制御装置２０，１４，１６を含
   み、前記全ての装置がデータおよび指令を相互に
   通信するための中央システムバス２に接続された
   データ処理システムにおいて、処理装置３，５の
   制御ストア３−２にフアームウエアをロードする
   装置であつて、 １つの制御装置は汎用のシステム管理手段
   SMF、２０であつて、データ処理システムDPS
   の通常の動作の間には、DPSの集中制御を継続
   的に実行し、DPSの動作の状態と性能の監視を
   継続的に実行し、かつDPSの集中的な保守を実
   行し、DPSの起動時を含む例外的な動作の間に
   は、DPSの処理装置への特定の適切なフアーム
   ウエアのロードを管理および制御し、該ロード処
   理は前記システム管理手段SMF，２０が複数の
   指令を発生して前記バス２に送出することによつ
   て開始され、 処理装置のポート制御ロジツク２−１０Ａ／Ｂ
   は、チヤネル番号（第５Ａ図、アドレスバス２−
   ６のビツト位置８−１７内のCPU CN）と機能
   コード（FC）を含む第１の複数のSMF指令に応
   答し、 前記第１の複数のSMF指令を受け取つた後に、
   制御ストア・アドレスカウンタ３−４が、フアー
   ムウエアの第１のユニツトが書き込まれるべき制
   御ストア記憶場所のアドレスを記憶するために初
   期化され、 前記記憶装置１０，１２は、前記チヤネル番号
   によつ特定された処理装置ポートに転送するため
   に、フアームウエアの前記ユニツトを読み出す第
   ２の複数のSMF指令に応答し、前記第２のSMF
   指令は前記フアームウエアのユニツトが取り出さ
   れるべき記憶場所の記憶アドレス（第５Ｃ図）を
   含み、前記第２の複数のSMF指令は夫々、前記
   処理装置が、前記アドレス指定されたフアームウ
   エアのユニツトを前記記憶装置から読み出してバ
   スマスターへ配送するための前記読み出し指令を
   発した、バスマスターであることをシユミレート
   する読み出し指令であり、前記第２の複数の
   SMF指令の夫々に対して、前記記憶装置が前記
   フアームウエアのユニツトを制御し前記チヤネル
   番号とフアームウエア・ユニツトのビツトを含む
   第１の指令（第５Ｃ図、CPUへのSHBC）を発
   生し、 前記制御ストア・アドレスカウンタ３−４は、
   前記記憶装置１０，１２から連続して読み出され
   前記システムバス２上を転送される前記フアーム
   ウエアのユニツトを前記制御ストア３−２に記憶
   するように、前記制御ストア３−２の次の記憶場
   所を特定するために前記第１の指令の夫々に応答
   して増分される、 ことを特徴とする制御ストアロード装置。