JPH0290309A

JPH0290309A - 実時間タイマレジスタ更新制御方式

Info

Publication number: JPH0290309A
Application number: JP63240894A
Authority: JP
Inventors: Tetsuya Hagiwara; 哲也萩原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1990-03-29
Anticipated expiration: 2010-09-20
Also published as: JPH0786789B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［Ｉ既　　要　１ τ制で卸装置の実時間タイマの値を複数のＣＰＵの各実
時間タイマレジスタに転送する如く構成された系の実時
間タイマレジスタの更新制御に関し、主制御装置とＣＰＵ間の実時間タイマ値転送のだめのイ
ンタフェースケーブルの本数の削減と、タイマ値の信頼
性の向上を目的とし、主制御装置側から、ヘッダ中の信
号の極性によりデータの開始を示すとともにパリティビ
ットを付して実時間値を転送し、ＣＰＵ側にパリティチ
ェックの結果の正否に応じて、実時間タイマレジスタの
値を更新するとともに、その有効、無効を表示する手段
と、予？ｌｖ定められた定の時間内に一度も正しいデー
タが受信できなかったとき、自装置の動作モードを障害
状態とすることにより構成する。

［産業上の利用分野コ本発明は主制御装置の実時間タイマの値を複数のＣＰＵ
に転送して、これにより各ＣＰＵの持つ実時間タイマレ
ジスタの値を更新する如く構成された系における実時間
タイマレジスタの更新制御方式に関し、特に主制御装置
と各ＣＰＵ間のインタフェースケーブルの本数が少なく
てよく、また、転送に際する誤りの発生などによって、
実時間タイマレジスタに誤った値がセットされることに
よる不都合を防止し得る制御方式に係る。

［従来の技術］第４図は従来の実時間タイマ更新系の概要を示すブロッ
ク図である。同図において、１００が主制御装置（以下
ＭＣＵとも言う）であり、ここに実時間タイマ（以下Ｒ
ＴＭとも言う）１０１とその更新制御回路１３０を持っ
ている。２００１〜２００ｎはＣＰＵ　（中央処理装置
）であり、ＭＣＵからシリアル転送されたタイマ値はシ
フトレジスタ（以下ＳＲとも言う）２０１にシフトイン
し、受信し終ったら実時間タイマレジスタ（以下ＲＴＭ
レジスタとも言う）２０２にパラレルロードする。この
ように２つのレジスタを持つ理由は、ＲＴＭレジスタ２
０２がソフトから読まれるレジスタであり、更新する場
合は１クロツクで行なわないと更新中の不当なデータ等
がソフトに読み込まれて不都合を生ずることがあるため
である。ＭＣＵ−ＣＰＵ間の信号線は転送制御回路１３
１　、１３２間の制御線３０１　、３０２の２本と信号
線３０３０３本であり、同じ回路が他のＮ台のＣＰＵに
あり、ＭＣＵから同時に転送される。図では、Ｎ台のＣ
ＰＵに芋蔓式に信号線が張られるかのごとく表示されて
いるが、実際には転送による遅延時間を各ＣＰＵに対し
て等しくする必要から蛸足式に張られており、ＭＣＵの
コネクタはＣＰＵ台数分必要である。

第５図は従来のＭＣＵのタイマ制御回路の構成の例を示
す図である。同図において、１０１は実時間タイマであ
り、５４ビツトで構成されており、図ではそのフォーマ
ットを示している。Ｖｌ、Ｖ２はバリッドビットであり
、通常は“１″であるが、初期設定前や更新時に繰上が
りて無効なデータになる場合に、−時的にオフされて“
０”になる。時刻は十進数で表示され、括弧付数字はそ
れぞれのビット数を表している。ＰＯ〜Ｐ５はパリテイ
ビットである。以下、Ｖｌのピット位置をビット＃００
またはバイト＃０のビット＃０．その右隣のビット位置
をビット＃０１またはバイト＃０のビット＃１．以下同
様にして、Ｐ５のビット位置をビット＃５３またはバイ
ト＃５のビット＃Ｐと呼ぶ。１０２は更新データと初期
設定データのいずれを人力とするかを選ぶ選択回路であ
り、電源投入時にサービスプロセッサ（ＳＶＰ）から初
期値をロードされるとき以外は更新データが選択される
。１０３は時刻更新のための十進のインクリメント回路
である。１０４は発振器１０５を人力として１０μｓパ
ルス１２１と１　ｍｓパルス１２２を出力するためのタ
イミング回路である。Ｉ　ＨＩＳパルス１２２は、実時
間タイマインクリメント回路１０３へのキャリイとして
使用される。この結果、インクリメント回路１０３は１
　ｍｓ毎に＋１された値を出力する。１０μｓパルス１
２１は１１５のＳＲＦ／Ｆのセット人力とビットカウン
タ１１１のリセット入力として使用される。１１５のＳ
ＲＦ／Ｆの出力はデータ・バリッド信号であり、１１２
の２進インクリメント回路へのキャリイ人力およびＡＮ
Ｄゲート１１７、１１８に接続されると共にＣＰＵへ伝
送される。ビットカウンタ１１１はインクリメント回路
１１２とともに２進カウンタを構成する。この出力は、
伝送すべき実時間タイマのビットを選択回路１１０によ
り選択するために用いられ、またその値が５４（十進）
になったとき、論理回路１１３から１″゛が出力される
。論理回路１１３の出力はＦ　／　Ｆ　１１４の人力お
よびＳＲＦ／Ｆ１１５のリセット人力となる。Ｆ　／　
Ｆ　１１４の出力はブタ・エンド信号３０１としてＣＰ
Ｕに伝送される。つまり、１０μｓパルス１２１が出る
とビットカウンタ１１１が０になるとともに、データ・
バリッド信号３０２が“１”となり、その５４τ後にビ
ットカウンタ１１１の値が５４になると、次のクロック
でデータ・バリッド信号３０２が“０”となるとともに
、データ・エンド信号３０１が１τ“′１パとなる。ビ
ットカウンタ１１１の値は５５で止まる。Ｆ　／　Ｆ　
１１６は選択回路１１０によって選択された実時間タイ
マ１０１のビットを直列データとしてＣＰＵに伝送する
タイミングと遅延時間の保証のためのＦ／Ｆであり、Ａ
ＮＤゲート１１７と１１８はデータ・バリッド信号３０
２が０”のときの選択回路１１０の出力およびＦ／Ｆｉ
１６の出力を抑止する。つまり、ＡＮＤゲート１１８の
出力である直列データ信号３０３は、データ・バリッド
ＯＦＦのとき“０″であり、データ・バリッドＯＮのと
きはビットカウントがＯの場合に“０”、１〜５４の場
合に実時間タイマ１０１のビット非００〜ビツト＃５３
がそれぞれ出力される。

第６図は従来のＣＰＵのタイマ制御回路の例を示す図で
ある。同図において、２０１はシフトレジスタであり、
２０２はＲＴＭレジスタである。

３０１〜３０３はＭＣＵからの信号であり、それぞれデ
ータ・エンド、データ・バリッド、直列ブタである。２
１１〜２１３は３０１〜３０３を受信するインタフェー
スＦ／Ｆである。ゲート２１４はＦ　／　Ｆ　２１２の
出力であるテ′−タ・バリッド・ラッチ信号を反転させ
るインバータであり、その出力はＯＲゲグー　２１５．
２１６に接続されている。

ＯＲゲート２１５のもう一方の入力は、Ｆ　／　Ｆ　２
１３の出力である直列データ・ラッチ信号が接続され、
ＯＲゲート２１５の出力はデータ・バリッド・ラッチ信
号２１２がＯＦＦのときは常に“１”となり、データ・
バリッド・ラッチ２１２がＯＮのときは直列データ・ラ
ッチ信号２１３がそのまま出力される。またＯＲゲート
２１６のもう一方の入力には、シフトレジスタ２０１の
シフトアウト出力が接続され、ＯＲゲート２１日の出力
は、データ・バリッド・ラッチ信号がＯＦＦのときは“
１”となり、ＯＮのときはシフトレジスタ２０１のシフ
トアウトがそのまま出力される。よって、ＯＲゲート２
１５の出力がシフトインされるシフトレジスタ２０１は
、通常ＡＬＬ“１パであり、転送が始まると直列データ
の先頭の“Ｏ”が左にシフトされて行き、”　ｏ　”が
シフトアウトされてＦ　／　Ｆ　２１７に入ったとき、
ＭＣＵの実時間タイマ１０１のシフトレジスタ２０１へ
の複写が完了する。インバータゲート２１８は、Ｆ／Ｆ
２１７の出力を反転させてＲＴＭ・ロード・イネーブル
信号を出力する。即ち、シフトレジスタ２０１にデータ
がそろったときにＲＴＭ・ロード・イネーブル信号２１
２がＯＮとなり、シフトレジスタ２０１の全ビットがＲ
ＴＭレジスタ２０２にロードされる。ロードされた後は
データ・バリッド・ラッチ信号２１２が“０″となって
いるはずであるから、ＯＲゲート２１５．２１６の出力
は“１′となり、シフトレジスタ２０１には“１”がシ
フトインされて行き、ＲＴＭレジスタ２０２は次の転送
完了時のＲＴＭ・ロード・イネーブル信号ＯＮまでその
値が保存される。２１９は排他的ＯＲゲートであり、転
送制御の正常性確認を目的としている。つまり、正常に
動作していればＲＴＭ・ロード・イネーブル信号とＦ／
Ｆ２１１の出力であるデータ・エンド・ラッチ信号は一
致するはずであり、一致しないときは、デ−タ・エンド
・アンマツチとしてマシン・チエツクとなる。また、プ
ライオリティ・チエツク回路２２１はレジスタ２０２の
正常性確認のためにあり、ＲＴＭレジスタ２０２の内容
にパリティ・エラーが検出されたときマシン・チエツク
とする。ＯＲゲート２２２はこれら２つのどちらかが発
生したらマシン・チエツクとすることを示している。Ｒ
ＴＭレジスタ２０２の出力はソフトからのリードのため
のリードバスと比較回路２２０にも接続されている。比
較回路２２０は図示していない時刻比較レジスタの値Ｃ
ＫＣとＲＴＭレジスタ２０２の値を比較し、一致してい
たら割り込み要求を上げるための回路である。

第７図は従来方式の動作の例を示すタイムチャートを示
している。同図に示した各信号は上から順に、ＭＣＵの
１０μｓパルス１２１．データ・バリッド３０２　　ビ
ットカウンタ１１１　　シリアルデータ３０３．データ
・エンド３０１と、ＣＰＵのデータ・バリッド２１２．
シリアルデータ・ラッチ２１３．データ・エンド・ラッ
チ２１１．シフトレジスタ２０１のビット＃５３．ビッ
ト＃ＯＯ，ＲＴＭ・ロード・イネーブル２１８の各信号
である。

”Ｏ”、”１’”はそれぞれデータが０と１であること
を示し、ｂｏ、　ｂｌ等はそれぞれピッ）＃００゜ビッ
ト＃０１のデータを示す。

［発明が解決しようとする課題］上記のように、従来の方式においては、ｌＣＰＵ当り３
本の信号線による実時間タイマ更新信号のシリアル転送
を行なっていた。ところが、近年、　より高性能の処理
装置が要求されるようになり、複数のＣＰＵを擁するマ
ルチプロセッサ方式を採ることが多くなってきている。

ここでＣＰＵ−ＭＣＵ間の信号数を減らさないとＭ　Ｃ
Ｕのコネクタ数の制限によ５すＣＰＵ台数が制限される
という問題が生じ、より少ない信号によるシリアル転送
が要求されるようになった。

方、実時間タイマの転送に際してエラーがあるとシステ
ムダウンになるという問題があった。これは、エラーを
検出したとき、ＲＴＭしジスタの更新を抑止すると以下
の２つの問題が新たに生じるため、ただちにマシン・チ
エツクにせざるを得なかったからである。その１つは、
転送を一時的に抑止すると時刻の抜けが生じ、たまたま
その抜けた時刻に、時刻比較レジスタの値が設定されて
いると割り込みが生じないという事象のためであり、も
う１つはマルチプロセッサで一方の正常なＣＰＵのＲＴ
Ｍレジスタを読んだ後、別のＣＰＵの更新されていない
ＲＴＭレジスタを読むと時刻が逆転してしまっているた
めソフトがハングしてしまうからである。

［課題を解決するための手段］本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。すなわち、本発明は、
実時間タイマを有する主制御装置と複数のＣＰＵとから
成り、主制御装置から専用の信号線によって直列伝送さ
れた実時間タイマの値を各ＣＰＵが自己の実時間タイマ
レジスタに格納する如く構成された系において、主制御
装置に実時間タイマの値を転送するとき以外は、信号線
上の信号を“０”または“１″の継続である固定値と成
し、実時間タイマの値を転送するときには、先頭ビット
が前記固定値と逆極性であるヘッダとパリティビットを
付して信号線上に送出する手段を設けるとともに、各Ｃ
ＰＵに、前記信号線上の信号の極性が反転したことによ
って、実時間タイマの値の転送が開始されたことを認識
する手段と、実時間タイマの値を受信したとき、受信デ
ータについてのパリティチェックを行ない、その正否を
識別する手段と、パリティチェックの結果受信データが
正しいと認められるとき、該データを自己の実時間タイ
マレジスタに格納するとともに実時間タイマレジスタの
内容が有効であることを表示する手段と、パリティチェ
ックの結果受信ブタが誤っていると認められるとき、実
時間タイマレジスタの内容が無効であることを表示する
手段と、予約室められた一定の時間内に受信した実時間
データが総て誤っていたとき、自装置の動作モードを障
害状態とする、実時間タイマレジスタ更新制御方式であ
る。

［作　用］本発明においては、ＭＣＵからＣＰＵに対しての実時間
タイマの値の転送は１条の信号線のみによって行なわれ
、従来のような制御線を必要としない。

すなわち、主制御装置は、信号線上に常時゛０”または
“１′′の継続した信号を送出していて、実時間タイマ
の値を送信するとき、そのヘッダの先頭で上記継続した
信号と逆極性の信号を送出するとともに、データにパリ
ティビットを付して転送する。

ＣＰＵ側では信号線上の信号の極性が反転したことによ
り、実時間タイマの値が転送されてくることを認識し、
データを受信するとともにそのパリティチェックを行な
う。

そして、パリティチェックの結果が正しければ、該デー
タを自己の実時間タイマレジスタに格納し、該実時間タ
イマレジスタの内容が有効であることの表示を行なう。

もし、受信データが正しくないとき（パリティエラーの
あるとき）には実時間タイマの内容が無効であることを
表示する。

これによって、ソフトウェアが誤った実時間値を読み込
むことを防止できる。

そして、予め定めた一定時間（例えば実時間タイマレジ
スタの最下位の時間）内に一度も正しいデータが受信で
きなかった場合には、自装置を障害状態にする。これに
よってマシンチエツクの割り込みが発生する。

［実施例］第１図は本発明の一実施例のＭＣＵのタイマ制御回路の
ブロック図である。第５図に示した従来のＭＣＵのタイ
マ制御回路との大きな違いは、実時間タイマ１のバイト
＃０を固定パターンのヘッダとした点とＭＣＵ　　ＣＰ
Ｕ間の信号を１本の直列データ線２によって、転送する
ようにした点である。ヘッダはバイト＃０が“１パであ
ることが必要であるがそのほかのビットについては“０
”を１ビット以上含む任意のパターンに決袷てよい。バ
イト＃０をヘッダとしたことにより、従来と異なりバリ
ッド・ビットｖ１はピッ）＃０９（バイト＃１のビット
＃０）に移動させた。転送制御回路では、論理回路３を
ピットカウンタ４の値が十進の“５３”になったとき“
１”を出力するようにしている。この結果、Ｆ／Ｆ　５
の出力であるデータ・バリッドは従来より１τ短くなり
、ビットカウンタ４が“５３”になった次のクロックで
“０″となる。この結果、直列データとして送られるビ
ットのタイミングは従来と同じであり、ＭＣＵ　　ＣＰ
Ｕ間の信号線はＣＰＵ当り１本でよい。

なお同図において、６はセレクタ（１０２）、７゜８は
インクリメント回路（１０３，１１２）、　　９はビッ
トセレクタ　（１１０）、　　１０はＡＮＤゲート　（
１１７）。

１１ハＦ／Ｆ　　（１１６）、　　１２Ｌｌイミ：／グ
回！各（１０４）１３は発振器（１０５）を表わしてい
るが、これらは第５図に示したそれぞれの括弧内の番号
を有する従来の回路と全く同一であり、その動作につい
ては同図に関する説明で詳細に記述したので、ここでは
説明を省略する。

第２図は本発明の一実施例のＣＰＵのタイマ制御回路の
ブロック図である。直列データ・ラッチ１４の出力はシ
フトレジスタ１５に直接シフトインされると共に、ＡＮ
Ｄゲート１６と排他的ＯＲゲート１７に接続される。Ａ
ＮＤゲート１６は転送データの先頭を検出するために有
り、論理回路１８によってシフトレジスタ１５がＡＬＬ
“０″であることを示す信号ＳＲＡＬＬ　　Ｏが“ｌ”
にされ、かつ直列データ・ラッチ１４の出力が“１ｆｌ
　であるときに“１”　を出力し、Ｆ／Ｆ１９をセット
する。シフトレジスタがＡＬＬ“０”の状態とは、以前
にシフトインされた転送データがすべてシフトアウトさ
れた状態であり、転送と転送の合間の状態を示す。この
時、直列データ・ラッチ１４が“１”になれば、それは
転送データのヘッダのビット＃０であり、これによって
、転送が開始されたと解釈する。Ｆ／Ｆ１９はヘッダの
ビット＃０を受信したとき“１”にセットされ、受信し
た直列データにパリティエラーが検出されたことを示す
直列データ・パリティエラー信号と、転送データをシフ
トレジスタ１５に受信し終ってＲＴＭ・レジスタ２０に
ロドするとき“１”になるＲＴＭ・ロード・イネーブル
信号がＯＲゲート２１で論理ＯＲされて“１″になった
とき、リセットされる。パリティエラー・カウンタ２２
とインクリメント回路２３は２進のビットカウンタを構
成し、論理回路２４はその値が８になったとき１”を出
力する。

ＯＲゲート２５は、ＡＮＤゲート１６によってヘッダの
ビット＃０が検出されるか、パリティチェック・カウン
タ２２が８になったとき“１”を出力し、パリティチェ
ック・カウンタ２２をリセットする。その結果、パリテ
ィチェック・カウンタは直列データ・ラッチ１４の内容
がパリティビットであるタイミングの次のクロックで８
になる。Ｆ　／　Ｆ　２６はエラーランチであり、受信
データの各バイトの排他的ＯＲを積算していくためにあ
る。つまり、Ｆ　／　Ｆ　１９が“０”か、パリティチ
ェック・カウンタ２２が８のときＡＮＤゲート２７は０
”を出力して、排他的ＯＲゲート１７の出力は直列デー
タ・ラッチ１４の値と同じになり、Ｆ／Ｆ１９が“１″
でパリティチェック・カウンタ２２が８でないときＡＮ
Ｄゲート２７の出力がエラーラッチ２６と同じになるた
め、エラーラッチ２６と直列データ・ラッチ１４の排他
的ＯＲがゲート１７から出力される。その結果、エラー
ラッチ２６は各バイトのビット＃０とビット＃１の排他
的ＯＲ，次にその結果と、ビット＃２の排他的ＯＲとい
う具合に進み、パリティチェック・カウンタ２２が“８
”のタイミングではパリティビットまでの９ビツトの排
他的○Ｒを出力する。情報処理装置で一般的に使用され
る奇数パリティ方式では、パリティまで含めた全ビット
の排他的ＯＲは“１”になるはずであり、Ｆ／Ｆ１９が
“１″でパリティチェック・カウンタ２２が′８”のと
きエラーラッチ２６がｏ″であればパリティ・エラーの
発生を意味する。ＡＮＤゲート２８はこの条件で直列デ
ータ・パリティ信号を出力する。論理回路２９は、シフ
トレジスタ１５のバイト＃０のパターンをチエツクして
、定められたヘッダのパターンに一致していればヘッダ
・バリッド信号を“１”にする。この時、Ｆ／Ｆ１９が
“１″でエラーラッチ２６が′１”であり、かつパリテ
ィチェック・カウンタ２２が８”であれば、ＡＮＤゲー
ト３０の出力であるＲＴＭ・ロード・イネーブル信号が
“１”となる。Ｆ／Ｆ３１は、図示していないタイムア
ウト・カウンタや、その他のタイマ機構のだ杓に使、用
される２５６μｓパルスによってセットされ、ＲＴＭ・
ロード・イネーブル信号によってリセットされる。もし
、転送データでパリティ・エラーが検出されるか、ヘッ
ダが正常にシフトされなかったときは、ＲＴＭ・ロード
・イネーブルが′１”とならないため、２５６μｓパル
スが２回“１”となるまでに正常な転送が行なわれない
と、ＡＮＤゲート３２の出力のＲＴＭ・ロード・エラー
信号が”１”となる。ＲＴＭ・ロード・エラー信号は、
従来と同様にＯＲゲート３３によってＲＴＭ・レジスタ
のパリティチェック回路３６の出力信号と論理ＯＲされ
てマシンチエツクとなる。即ち、１０μｓ毎に２５〜５
１回行なわれる転送がすべて失敗した場合はＲＴＭ・レ
ジスタ２０の時刻抜けが起こるためマシンチエツクとす
る。

これは、従来は転送が失敗するとすぐにマシンチエツク
していたのに比べ、２４〜５０回のりトライをすること
を示している。本実施例における１０μｓ、２５６μｓ
という値はそれぞれＲＴＭ・レジスタの精度と最小表示
能力の１／４の値であり、これらの値により可能なＩＪ
　）ライ回数が定まる。

論理回路３４は、ＲＴＭ・ロード・イネーブル信号が“
１ｎとなってシフトレジスタ１５の出力をＲＴＭ・レジ
スタ２０にロードする際に、本来のフォーマットに直す
ための回路である。論理回路３５は、直列データ・パリ
ティが発生したときＲＴＭ・レジスタのバリッド・ビッ
トをＯＦＦとするための回路であり、ソフトウェアによ
り他ＣＰＵのＲＴＭ・レジスタの値と比較されるの避け
るために設けたものである。なお比較回路３７は従来の
場合と同様、時刻比較レジスタの値ＣＫＣと、ＲＴＭ・
レジスタ２０の値とを比較して一致していたら割り込み
要求を上げる。

第３図は本発明の実施例の動作の例を示すタイムチャー
トであって、上から順に、ＭＣＵの１０μｓ、データ・
バリッド信号、ビットカウンタ４の値、直列データ、お
よびＣＰＵの直列データ・ラッチの出力、Ｆ／Ｆ１９の
出力、パリティチェック・カウンタの値、エラーラッチ
の出力、シフトレジスタのビット＃５３．ビット＃００
、およびＲＴＭ・ロード・イネーブル信号を表わしてい
る。“０”、“１”はそれぞれデータが“０”と“１”
であることを示し、ｂｏ、　ｂｌ等はそれぞれピッ）＃
ＯＯ，ビット＃０１のデータを示している。エラーラッ
チｎ：ｍはビット＃ｎからビット＃ｍまでの排他的ＯＲ
を出力していることを示している。

［発明の効果］以上説明したように本発明の制御方式によれば、実時間
レジスタの更新データを１本のＭＣＵ　　ＣＰＵ間信号
線のみにて直列転送することが可能であり、かつ受信デ
ータを受信した時点でパリティチェックを行なうので、
エラーの切り分けが容易である。また、エラーのあった
場合はＲＴＭレジスタにロードしないでリトライを行な
うことを可能にしたため、多数のＣＰＵを擁するマルチ
プロセッサシステムにおいて、信頼性の高い実時間タイ
マレジスタの更新制御を実現できる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のＭＣＵのタイマ制御回路の
ブロック図、第２図は本発明の一実チヤード、第４図は
従来の実時間タイマ更新系の概要を示すブロック図、第
５図は従来のＭＣＵのタイマ制御回路の構成の例を示す
図、第６図は従来のＣＰＵのタイマ制御回路の例を示す
図、第７図は従来方式の動作の例を示すタイムチャート
である。

Claims

【特許請求の範囲】実時間タイマを有する主制御装置と複数のＣＰＵとから
成り、主制御装置から専用の信号線によって直列伝送さ
れた実時間タイマの値を各ＣＰＵが自己の実時間タイマ
レジスタに格納する如く構成された系において、主制御装置に、実時間タイマの値を転送するとき以外は
、信号線上の信号を“０”または“１”の継続である固
定値と成し、実時間タイマの値を転送するときには、先
頭ビットが前記固定値と逆極性であるヘッダとパリテイ
ビットを付して信号線上に送出する手段を設けるととも
に、各ＣＰＵに、前記信号線上の信号の極性が反転したこと
によって、実時間タイマの値の転送が開始されたことを
認識する手段と、実時間タイマの値を受信したとき、受信データについて
のパリティチェックを行ない、その正否を識別する手段
と、パリティチェックの結果、受信データが正しいと認めら
れるとき、該データを自己の実時間タイマレジスタに格
納するとともに実時間タイマレジスタの内容が有効であ
ることを表示する手段と、パリティチェックの結果、受信データが誤っていると認
められるとき、実時間タイマレジスタの内容が無効であ
ることを表示する手段と、予め定められた一定の時間内
に受信した実時間データが総て誤っていたとき、自装置
の動作モードを障害状態とすることを特徴とする実時間
タイマレジスタ更新制御方式。