JPH0786789B2 - 実時間タイマレジスタ更新制御方式 - Google Patents

Description

【発明の詳細な説明】 ［概 要］ 主制御装置の実時間タイマの値を複数のCPUの各実時間
タイマレジスタに転送する如く構成された系の実時間タ
イマレジスタの更新制御に関し、 主制御装置とCPU間の実時間タイマ値転送のためのイン
タフェースケーブルの本数の削減と、タイマ値の信頼性
の向上を目的とし、 主制御装置側から、ヘッダ中の信号の極性によりデータ
の開始を示すとともにパリティビットを付して実時間値
を転送し、CPU側にパリティチェックの結果の正否に応
じて、実時間タイマレジスタの値を更新するとともに、
その有効、無効を表示する手段と、予め定められた一定
の時間内に一度も正しいデータが受信できなかったと
き、自装置の動作モードを障害状態とすることにより構
成する。

［産業上の利用分野］ 本発明は主制御装置の実時間タイマの値を複数のCPUに
転送して、これにより各CPUの持つ実時間タイマレジス
タの値を更新する如く構成された系における実時間タイ
マレジスタの更新制御方式に関し、特に主制御装置と各
CPU間のインタフェースケーブルの本数が少なくてよ
く、また、転送に際する誤りの発生などによって、実時
間タイマレジスタに誤った値がセットされることによる
不都合を防止し得る制御方式に係る。

［従来の技術］ 第４図は従来の実時間タイマ更新系の概要を示すブロッ
ク図である。同図において、100が主制御装置（以下MCU
とも言う）であり、ここに実時間タイマ（以下RTMとも
言う）101とその更新制御回路130を持っている。200₁〜
200nはCPU（中央処理装置）であり、MCUからシリアル転
送されたタイマ値はシフトレジスタ（以下SRとも言う）
201にシフトインし、受信し終ったら実時間タイマレジ
スタ（以下RTMレジスタとも言う）202にパラレルロード
する。このように２つのレジスタを持つ理由は、RTMレ
ジスタ202がソフトから読まれるレジスタであり、更新
する場合は１クロックで行なわないと更新中の不当なデ
ータ等がソフトに読み込まれて不都合を生ずることがあ
るためである。MCU−CPU間の信号線は転送制御回路131,
132間の制御線301,302の２本と信号線303の３本であ
り、同じ回路が他のＮ台のCPUにあり、MCUから同時に転
送される。図では、Ｎ台のCPUに芋蔓式に信号線が張ら
れるかのごとく表示されているが、実際には転送による
遅延時間を各CPUに対して等しくする必要から蛸足式に
張られており、MCUのコネクタはCPU台数分必要である。

第５図は従来のMCUのタイマ制御回路の構成の例を示す
図である。同図において、101は実時間タイマであり、5
4ビットで構成されており、図ではそのフォーマットを
示している。V1,V2はバリッドビットであり、通常は
“1"であるが、初期設定前や更新時に繰上がりで無効な
データになる場合に、一時的にオフされて“0"になる。
時刻は十進数で表示され、括弧付数字はそれぞれのビッ
ト数を表している。P0〜P5はパリティビットである。以
下、V1のビット位置をビット＃00またはバイト＃０のビ
ット＃0,その右隣のビット位置をビット＃01またはバイ
ト＃０のビット＃1,以下同様にして、P5のビット位置を
ビット＃53またはバイト＃５のビット＃Ｐと呼ぶ。102
は更新データと初期設定データのいずれを入力とするか
を選ぶ選択回路であり、電源投入時にサービスプロセッ
サ（SVP）から初期値をロードされるとき以外は更新デ
ータが選択される。103は時刻更新のための十進のイン
クリメント回路である。104は発振器105を入力として10
μｓパルス121と1msパルス122を出力するためのタイミ
ング回路である。1msパルス122は、実時間タイマインク
リメント回路103へのキャリイとして使用される。この
結果、インクリメント回路103は1ms毎に＋１された値を
出力する。10μｓパルス121は115のSR_F/Fのセット入力
とビットカウンタ111のリセット入力として使用され
る。115のSR_F/Fの出力はデータ・バリッド信号であ
り、112の２進インクリメント回路へのキャリイ入力お
よびANDゲート117,118に接続されると共にCPUへ伝送さ
れる。ビットカウンタ111はインクリメント回路112とと
もに２進カウンタを構成する。この出力は、伝送すべき
実時間タイマのビットを選択回路110により選択するた
めに用いられ、またその値が54（十進）になったとき、
論理回路113から“1"が出力される。論理回路113の出力
はF/F114の入力およびSR_F/F115のリセット入力とな
る。F/F114の出力はデータ・エンド信号301としてCPUに
伝送される。つまり、10μｓパルス121が出るとビット
カウンタ111が０になるとともに、データ・バリッド信
号302が“1"となり、その54τ後にビットカウンタ111の
値が54になると、次のクロックでデータ・バリット信号
302が“0"となるとともに、データ・エンド信号301が１
τ“1"となる。ビットカウンタ111の値は55で止まる。F
/F116は選択回路110によって選択された実時間タイマ10
1のビットを直列データとしてCPUに伝送するタイミング
と遅延時間の保証のためのF/Fであり、ANDゲート117と1
18はデータ・バリッド信号302が“0"のときの選択回路1
10の出力およびF/F116の出力を抑止する。つまり、AND
ゲート118の出力である直列データ信号303は、データ・
バリッドOFFのとき“0"であり、データ・バリッドONの
ときはビットカウントが０の場合に“0",1〜54の場合に
実時間タイマ101のビット＃00〜ビット＃53がそれぞれ
出力される。

第６図は従来のCPUのタイマ制御回路の例を示す図であ
る。同図において、201はシフトレジスタであり、202は
RTMレジスタである。301〜303はMCUからの信号であり、
それぞれデータ・エンド、データ・バリッド、直列デー
タである。211〜213は301〜303を受信するインタフェー
スF/Fである。ゲート214はF/F212の出力であるデータ・
バリッド・ラッチ信号を反転させるインバータであり、
その出力はORゲート215,216に接続されている。ORゲー
ト215のもう一方の入力は、F/F213の出力である直列デ
ータ・ラッチ信号が接続され、ORゲート215の出力はデ
ータ・バリッド・ラッチ信号212がOFFのときは常に“1"
となり、データ・バリッド・ラッチ212がONのときは直
列データ・ラッチ信号213がそのまま出力される。またO
Rゲート216のもう一方の入力には、シフトレジスタ201
のシフトアウト出力が接続され、ORゲート216の出力
は、データ・バリッド・ラッチ信号がOFFのときは“1"
となり、ONのときはシフトレジスタ201のシフトアウト
がそのまま出力される。よって、ORゲート215の出力が
シフトインされるシフトレジスタ201は、通常ALL“1"で
あり、転送が始まると直列データの先頭の“0"が左にシ
フトされて行き、“0"がシフトアウトされてF/F217に入
ったとき、MCUの実時間タイマ101のシフトレジスタ201
への複写が完了する。インバータゲート218は、F/F217
の出力を反転させてRTM・ロード・イネーブル信号を出
力する。即ち、シフトレジスタ201にデータがそろった
ときにRTM・ロード・イネーブル信号212がONとなり、シ
フトレジスタ201の全ビットがRTMレジスタ202にロード
される。ロードされた後はデータ・バリッド・ラッチ信
号212が“0"となっているはずであるから、ORゲート21
5,216の出力は“1"となり、シフトレジスタ201には“1"
がシフトインされて行き、RTMレジスタ202は次の転送完
了時のRTM・ロード・イネーブル信号ONまでその値が保
存される。219は排他的ORゲートであり、転送制御の正
常性確認を目的としている。つまり、正常に動作してい
ればRTM・ロード・イネーブル信号とF/F211の出力であ
るデータ・エンド・ラッチ信号は一致するはずであり、
一致しないときは、データ・エンド・アンマッチとして
マシン・チェックとなる。また、プライオリティ・チェ
ック回路221はレジスタ202の正常性確認のためにあり、
RTMレジスタ202の内容にパリティ・エラーが検出された
ときマシン・チェックとする。ORゲート222はこれら２
つのどちらかが発生したらマシン・チェックとすること
を示している。RTMレジスタ202の出力はソフトからのリ
ードのためのリードバスと比較回路220にも接続されて
いる。比較回路220は図示していない時刻比較レジスタ
の値CKCとRTMレジスタ202の値を比較し、一致していた
ら割り込み要求を上げるための回路である。

第７図は従来方式の動作の例を示すタイムチャートを示
している。同図に示した各信号は上から順に、MCUの10
μｓパルス121,データ・バリッド302,ビットカウンタ11
1,シリアルデータ303,データ・エンド301と、CPUのデー
タ・バリッド212,シリアルデータ・ラッチ213,データ・
エンド・ラッチ211,シフトレジスタ201のビット＃53,ビ
ット＃00,RTM・ロード・イネーブル218の各信号であ
る。

“0",“1"はそれぞれデータが０と１であることを示
し、b0,b1等はそれぞれビット＃00,ビット＃01のデータ
を示す。

［発明が解決しようとする課題］ 上記のように、従来の方式においては、1CPU当り３本の
信号線による実時間タイマ更新信号のシリアル転送を行
なっていた。ところが、近年、より高性能の処理装置が
要求されるようになり、複数のCPUを擁するマルチプロ
セッサ方式を採ることが多くなってきている。ここでCP
U−MCU間の信号数を減らさないとMCUのコネクタ数の制
限によりCPU台数が制限されるという問題が生じ、より
少ない信号による転送が要求されるようになった。

一方、実時間タイマの転送に際してエラーがあるとシス
テムダウンになるという問題があった。これは、エラー
を検出したとき、RTMレジスタの更新を抑止すると以下
の２つの問題が新たに生じるため、ただちにマシン・チ
ェックにせざるを得なかったからである。その１つは、
転送を一時的に抑止すると時刻の抜けが生じ、たまたま
その抜けた時刻に、時刻比較レジスタの値が設定されて
いると割り込みが生じないという事象のためであり、も
う１つはマルチプロセッサで一方の正常なCPUのRTMレジ
スタを読んだ後、別のCPUの更新されていないRTMレジス
アを読むと時刻が逆転してしまっているためソフトがハ
ングしてしまうからである。

［課題を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。すなわち、本発明は、
実時間タイマを有する主制御装置と複数のCPUとから成
り、主制御装置から専用の信号線によって直列伝送され
た実時間タイマの値を各CPUが自己の実時間タイマレジ
スタに格納する如く構成された系において、主制御装置
に実時間タイマの値を転送するとき以外は、信号線上の
信号を“0"または“1"の継続である固定値と成し、実時
間タイマの値を転送するときには、先頭ビットが前記固
定値と逆極性であるヘッダとパリティビットを付して信
号線上に送出する手段を設けるとともに、各CPUに、前
記信号線上の信号の極性が反転したことによって、実時
間タイマの値の転送が開始されたことを認識する手段
と、実時間タイマの値を受信したとき、受信データにつ
いてのパリティチェックを行ない、その正否を識別する
手段と、パリティチェックの結果受信データが正しいと
認められるとき、該データを自己の実時間タイマレジス
タに格納するとともに実時間タイマレジスタの内容が有
効であることを表示する手段と、パリティチェックの結
果受信データが誤っていると認められるとき、実時間タ
イマレジスタの内容が無効であることを表示する手段
と、予め定められた一定の時間内に受信した実時間デー
タが総て誤っていたとき、自装置の動作モードを障害状
態とする、実時間タイマレジスタ更新制御方式である。

［作 用］ 本発明においては、MCUからCPUに対しての実時間タイマ
の転送は１条の信号線のみによって行なわれ、従来のよ
うな制御線を必要としない。

すなわち、主制御装置は、信号線上に常時“0"または
“1"の継続した信号を送出していて、実時間タイマの値
を送信するとき、そのヘッダの先頭で上記継続した信号
と逆極性の信号を送出するとともに、データにパリティ
ビットを付して転送する。

CPU側では信号線上の信号の極性が反転したことによ
り、実時間タイマの値が転送されてくることを認識し、
データを受信するとともにそのパリティチェックを行な
う。

そして、パリティチェックの結果が正しければ、該デー
タを自己の実時間タイマレジスタに格納し、該実時間タ
イマレジスタの内容が有効であることの表示を行なう。

もし、受信データが正しくないとき（パリティエラーの
あるとき）には実時間タイマの内容が無効であることを
表示する。

これによって、ソフトウェアが誤まった実時間値を読み
込むことを防止できる。

そして、予め定めた一定時間（例えば実時間タイマレジ
スタの最下位の時間）内に一度も正しいデータが受信で
きなかった場合には、自装置を障害状態にする。これに
よってマシンチェックの割り込みが発生する。

［実施例］ 第１図は本発明の一実施例のMCUのタイマ制御装置のブ
ロック図である。第５図に示した従来のMCUのタイマ制
御回路との大きな違いは、実時間タイマ１のバイト＃０
を固定パターンのヘッダとした点とMCU_CPU間の信号を
１本の直列データ線２によって、転送するようにした点
である。ヘッダはバイト＃０が“1"であることが必要で
あるがそのほかのビットについては“0"を１ビット以上
含む任意のパターンに決めてよい。バイト＃０をヘッダ
としたことにより、従来と異なりバリッド・ビットV1は
ビット＃09（バイト＃１のビット＃０）に移動させた。
転送制御回路では、論理回路３をビットカウンタ４の値
が十進の“53"になったとき“1"を出力するようにして
いる。この結果、F/F5の出力であるデータ・バリッドは
従来より１τ短くなり、ビットカウンタ４が“53"にな
った次のクロックで“0"となる。この結果、直列データ
として送られるビットのタイミングは従来と同じであ
り、MCU_CPU間の信号線はCPU当り１本でよい。

なお同図において、６はセレクタ（102）、7,8はインク
リメント回路（103,112）,9はビットセレクタ（110）,1
0はANDゲート（117）,11はF/F（116）,12はタイミング
回路（104）,13は発振器（105）を表わしているが、こ
れらは第５図に示したそれぞれの括弧内の番号を有する
従来の回路と全く同一であり、その動作については同図
に関する説明で詳細に記述したので、ここでは説明を省
略する。

第２図は本発明の一実施例のCPUのタイマ制御回路のブ
ロック図である。直列データ・ラッチ14の出力はシフト
レジスタ15に直接シフトインされると共に、ANDゲート1
6と排他的ORゲート17に接続される。ANDゲート16は転送
データの先頭を検出するために有り、論理回路18によっ
てシフトレジスタ15がALL“0"であることを示す信号SR_
ALL_0が“1"にされ、かつ直列データ・ラッチ14の出力
が“1"であるときに“1"を出力し、F/F19をセットす
る。シフトレジスタがALL“0"の状態とは、以前にシフ
トインされた転送データがすべてシフトアウトされた状
態であり、転送と転送の合間の状態を示す。この時、直
列データ・ラッチ14が“1"になれば、それは転送データ
のヘッダのビット＃０であり、これによって、転送が開
始されたと解釈する、F/F19はヘッダのビット＃０を受
信したとき“1"にセットされ、受信した直列データにパ
リティエラーが検出されたことを示す直列データ・パリ
ティエラー信号と、転送データをシフトレジスタ15に受
信し終ってRTM・レジスタ20にロードするとき“1"にな
るRTM・ロード・イネーブル信号がORゲート21で論理OR
されて“1"になったとき、リセットされる。パリティチ
ェック・カウンタ22とインクリメント回路23は２進のビ
ットカウンタを構成し、論理回路24はその値が８になっ
たとき“1"を出力する。ORゲート25は、ANDゲート16に
よってヘッダのビット＃０が検出されるか、パリティチ
ェック・カウンタ22が８になったとき“1"を出力し、パ
リティチェック・カウンタ22をリセットする。その結
果、パリティチェック・カウンタは直列データ・ラッチ
14の内容がパリティビットであるタイミングの次のクロ
ック８になる。F/F26はエラーラッチであり、受信デー
タの各バイトの排他的ORを積算していくためにある。つ
まり、F/F19が“0"か、パリティチェック・カウンタ22
が８のときANDゲート27は“0"を出力して、排他的ORゲ
ート17の出力は直列データ・ラッチ14の値と同じにな
り、F/F19が“1"でパリティチェック・カウンタ22が８
でないときANDゲート27の出力がエラーラッチ26と同じ
になるため、エラーラッチ26と直列データ・ラッチ14の
排他的ORがゲート17から出力される。その結果、エラー
ラッチ26は各バイトのビット＃０とビット＃１の排他的
OR,次にその結果と、ビット＃２の排他的ORという具合
に進み、パリティチェック・カウンタ22が“8"のタイミ
ングではパリティビットまでの９ビットの排他的ORを出
力する。情報処理装置で一般的に使用される奇数パリテ
ィ方式では、パリティまで含めた全ビットの排他的ORは
“1"になるはずであり、F/F19が“1"でパリティチェッ
ク・カウンタ22が“8"のときエラーラッチ26が“0"であ
ればパリティ・エラーの発生を意味するANDゲート28は
この条件で直列データ・パリティ信号を出力する。論理
回路29は、シフトレジスタ15のバイト＃０のパターンを
チェックして、定められたヘッダのパターンに一致して
いればヘッダ・バリッド信号を“1"にする。この時、F/
F19が“1"でエラーラッチ26が“1"であり、かつパリテ
ィチェック・カウンタ22が“8"であれば、ANDゲート30
の出力であるRTM・ロード・イネーブル信号が“1"とな
る。F/F31は、図示していないタイムアウト・カウンタ
や、その他のタイマ機構のために使用される256μｓパ
ルスによてセットされ、RTM・ロード・イネーブル信号
によってリセットされる。もし、転送データでパリティ
・エラーが検出されるか、ヘッダが正常にシフトされな
かったときは、RTM・ロード・イネーブルが“1"となら
ないため、256μｓパルスが２回“1"となるまでに正常
な転送が行なわれないと、ANDゲート32の出力のRTM・ロ
ード・エラー信号が“1"となる。RTM・ロード・エラー
信号は、従来と同様にORゲート33によってRTM・レジス
タのパリティチェック回路36の出力信号と論理ORされて
マシンチェックとなる。即ち、10μｓ毎に25〜51回行な
われる転送がすべて失敗した場合はRTM・レジスタ20の
時刻抜けが起こるためマシンチェックとする。これは、
従来は転送が失敗するとすぐにマシンチェックしていた
のに比べ、24〜50回のリトライをすることを示してい
る。本実施例における10μs,256μｓという値はそれぞ
れRTM・レジスタの精度と最小表示能力の1/4の値であ
り、これらの値により可能なリトライ回数が定まる。論
理回路34は、RTM・ロード・イネーブル信号が“1"とな
ってシフトレジスタ15の出力をRTM・レジスタ20にロー
ドする際に、本来のフォーマットに直すための回路であ
る。論理回路35は、直列データ・パリティが発生したと
きRTM・レジスタのバリッド・ビットをOFFとするための
回路であり、ソフトウェアにより他CPUのRTM・レジスタ
の値と比較されるの避けるために設けたものである。な
お比較回路37は従来の場合と同様、時刻比較レジスタの
値CKCと、RTM・レジスタ20の値とを比較して一致してい
たら割り込み要求を上げる。

第３図は本発明の実施例の動作の例を示すタイムチャー
トであって、上から順に、MCUの10μs,データ・バリッ
ド信号、ビットカウンタ４の値、直列データ、およびCP
Uの直列データ・ラッチの出力、F/F19の出力、パリティ
チェック・カウンタの値、エラーラッチの出力、シフト
レジスタのビット＃53,ビット＃00、およびRTM・ロード
・イネーブル信号を表わしている。“0",“1"はそれぞ
れデータが“0"と“1"であることを示し、b0,b1等はそ
れぞれビット＃00,ビット＃01のデータを示している。
エラーラッチn:mはビット＃ｎからビット＃ｍまでの排
他的ORを出力していることを示している。

［発明の効果］ 以上説明したように本発明の制御方式によれば、実時間
レジスタの更新データを１本のMCU_CPU間信号線のみに
て直列転送することが可能であり、かつ受信データを受
信した時点でパリティチェックを行なうので、エラーの
切り分けが容易である。また、エラーのあった場合はRT
Mレジスタにロードしないでリトライを行なうことを可
能にしたため、多数のCPUを擁するマルチプロセッサシ
ステムにおいて、信頼性の高い実時間タイマレジスタの
更新制御を実現できる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のMCUのタイマ制御回路のブ
ロック図、第２図は本発明の一実施例のCPUのタイマ制
御回路のブロック図、第３図は本発明の実施例の動作の
例を示すタイムチャート、第４図は従来の実時間タイマ
更新系の概要を示すブロック図、第５図は従来のMCUの
タイマ制御回路の構成の例を示す図、第６図は従来のCP
Uのタイマ制御回路の例を示す図、第７図は従来方式の
動作の例を示すタイムチャートである。 １……実時間タイマ、２……直列データ線、3,18,24,2
9,34,35……論理回路、４……ビットカウンタ、5,11,1
9,26,31……F/F、６……セレクタ、7,8……インクリメ
ント回路、９……ビットセレクタ、10,16,27,28,30,32
……ANDゲート、12……タイミング回路、13……発振
器、14……直列データ・ラッチ、15……シフトレジス
タ、17……排他的ORゲート、20……RTM・レジスタ、21,
25,33……ORゲート、22……パリティチェック・カウン
タ、23……インクリメント回路、36……パリティチェッ
ク回路、37……比較回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】実時間タイマを有する主制御装置と複数の
   CPUとから成り、主制御装置から専用の信号線によって
   直列伝送された実時間タイマの値を各CPUが自己の実時
   間タイマレジスタに格納する如く構成された系におい
   て、 主制御装置に、実時間タイマの値を転送するとき以外
   は、信号線上の信号を“0"または“1"の継続である固定
   値と成し、実時間タイマの値を転送するときには、先頭
   ビットが前記固定値と逆極性であるヘッダとパリティビ
   ットを付して信号線上に送出する手段を設けるととも
   に、 各CPUに、前記信号線上の信号の極性が反転したことに
   よって、実時間タイマの値の転送が開始されたことを認
   識する手段と、 実時間タイマの値を受信したとき、受信データについて
   のパリティチェックを行ない、その正否を識別する手段
   と、 パリティチェックの結果、受信データが正しいと認めら
   れるとき、該データを自己の実時間タイマレジスタに格
   納するとともに実時間タイマレジスタの内容が有効であ
   ることを表示する手段と、 パリティチェックの結果、受信データが誤っていると認
   められるとき、実時間タイマレジスタの内容が無効であ
   ることを表示する手段と、 予め定められた一定の時間内に受信した実時間データが
   総て誤っていたとき、自装置の動作モードを障害状態と
   することを特徴とする実時間タイマレジスタ更新制御方
   式。