JPH058461B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 この開示内容は、コンピユータネツトワークの
領域に関しかつネツトワークのためのメインテナ
ンスサブシステムを作動させる特殊なプロセツサ
に関するものである。

関連特許出願の相互参照 この出願は、David Andrew Andreasenとい
う発明者によつて1984年10月25日に出願され、
“コンピユータネツトワークのためのメインテナ
ンスサブシステム（Maintenance Subsystem
For Computer Network）”と題された同時係属
中の米国特許出願連続番号第664670号に関連して
いる。

発明の背景 コンピユータシステムネツトワークの設計およ
び開発において、最適のシステムを提供しかつ経
済的な要素、サイズおよびスペース的な要素およ
びシステムの制御の多様性の見地からどのような
制限が引き出されなければならないかを決定する
ために、多くの考慮およびトレード−オフの平衡
が保たれなければならない。

ここに説明されるコンピユータネツトワークシ
ステムは、種々の周辺タイプの装置に用いられる
だけではなく遠隔端末へのデータ通信および電話
回線にも用いられて信頼性が非常に高い程度に維
持される態様でユニツト間におけるデータの急速
な転送と中央処理ユニツトによる急速なデータ処
理とをもたらすように設計されている。

このシステムは、種々のエレメントおよびユニ
ツトの各々が、開始されたときに、それ自身の自
己テストルーチンをもたらしかつ結果および情報
をユーザインターフエイスプロセツサ１００と呼
ばれるメインテナンスプロセツサに報告するよう
に構成されている。このプロセツサは、種々の遠
隔端末と、“データリンクプロセツサ”と呼ばれ
るユニツトを処理するように独自に設計された
Ｉ／Ｏサブシステムを介する種々のタイプの周辺
装置とに関連して作動する。これらのタイプのデ
ータリンクプロセツシングユニツトは、米国特許
第4415986号；第4392207号；第4313162号；第
4390964号および第4386415号においてそれらのよ
り初期の形式で説明されている。

ここに含まれるメインテナンスサブシステム
は、自己テストデータが集められて、さらに多く
の異なるロケーシヨンにおける非常に多くのコン
ピユータネツトワークのための中央診断ユニツト
である遠隔診断ユニツトに送られるように、シス
テムの種々のエレメントに相互接続されている。
遠隔端末は、問題を有するコンピユータネツトワ
ークのいずれに対しても基本的な診断ルーチンを
実行しかつトラブルの特定の原因およびロケーシ
ヨンを正確に指摘するメツセージを送信し、これ
によりローカルなオペレータは、カードを変え、
モジユールを交換しまたは他のどのような指定さ
れた故障または不調をも調整することによつて、
故障を訂正することができる。

発明の概要 この開示によるユーザインターフエイスプロセ
ツサは、メインテナンスプロセツサとして知られ
る特殊なプロセツサであり、このメインテナンス
プロセツサは、データリンクプロセツサを介して
多数の遠隔周辺装置に接続されかつ電話回線を介
して他の遠隔端末に接続された中央処理ユニツト
を含むコンピユータシステムネツトワークをサポ
ートしている。

ユーザインターフエイスプロセツサまたは“メ
インテナンスプロセツサ”は、中央ホストプロセ
ツシングユニツトへのおよび遠隔周辺装置に接続
するデータリンクプロセツサのようなネツトワー
クの種々のエレメントへの、視覚情報および診断
情報を供給するオペレータのデイスプレイ端末へ
の、および外部キヤビネツトへのおよび遠隔サポ
ートセンタとの接続を能動化して包括的な診断お
よび故障−ロケーシヨンサービスを行なう電源制
御カードへのインターフエイスをもたらしてい
る。

ユーザインターフエイスプロセツサは、プロセ
ツサインターフエイスカードを介して中央ホスト
プロセツシングユニツトへおよびデータリンクイ
ンターフエイス／上位従属ポートコントローラを
介して種々の周辺装置および端末へ接続してい
る。

１組の直列通信コントローラおよび通信入力／
出力ユニツトは、通常の動作目的のためにおよび
メインテナンスおよび診断サービスのために、主
ホストプロセツサと通信するために１組のタイマ
および優先割込コントローラとともに作動してい
る。

どのような与えられたコンピユータネツトワー
クシステム内の特定の問題をも位置決めするため
に、一連のローカルコンピユータネツトワークの
各々は、自己テスト手順においてローカルにチエ
ツクされさらに包括的な診断のために遠隔サポー
トセンタに接続される。多くの異なつて配置され
たコンピユータシステムネツトワークは、時分割
ベース上でそれらのすべてにサービスすることが
できる１つの遠隔サポートセンタに接続される。

概 観 メインテナンスサブシステム：コンピユータネ
ツトワークのメインテナンスサブシステムは、第
１Ａ図、第１Ｂ図、第１Ｃ図および第１Ｄ図に示
されたユーザインターフエイスプロセツサ１００
に周囲に構成される。

これらの図面において見られるように、ユーザ
インターフエイスプロセツサは、コンピユータシ
ステムネツトワークの種々のエレメントのすべて
に接続されており、すなわち、ユーザインターフ
エイスプロセツサは、一方ではプロセツサインタ
ーフエイスカードおよび主ホストプロセツサに接
続されており、他方では電源制御カード、メイン
テナンスカード、オペレータのデイスプレイ端
末および種々のデータリンクプロセツサに接続し
ている。

したがつて、ユーザインターフエイスプロセツ
サ１００に接続されたエレメントのこれらの結合
は、コンピユータネツトワークに対する基本的な
オペレーシヨンおよびメインテナンス機能を提供
している。たとえば、ユーザインターフエイスプ
ロセツサ１００は、コンピユータネツトワークシ
ステム全体を初期設定しかつパワーアツプするで
あろう。ユーザインターフエイスプロセツサ１０
０は、自己テスト手順を開始し、これにより相互
接続されだデータリンクプロセツサの各々は、そ
れら自身の自己テストを実行し、検査ルーチンを
実行しかつその結果をユーザインターフエイスプ
ロセツサに送り返す。さらに、ユーザインターフ
エイスプロセツサは、遠隔ユニツトへメインテナ
ンスおよび診断の情報およびデータを与えるため
に電源制御カードに接続し、この遠隔ユニツトは
その後、システムにおけるいずれの故障領域のロ
ケーシヨンをも判断する診断をさらにもたらすこ
とができる。

さらに、ユーザインターフエイスプロセツサ
は、それ自身の“自己テスト”ルーチンを開始し
てそれ自身が適正な動作状態にあることを確認し
かつオペレータのデイスプレイ端末に結果を表示
するであろう。

プロセツサインターフエイスカード（PIC）：
メインテナンスサブシステムにおける、第１Ａ
図、第１Ｃ図のプロセツサインターフエイスカー
ド４０は、基本的なシステムクロツクを与えるた
めに用いられ、さらに8MHzのデータリンクイン
ターフエイス入力／出力クロツクを提供する。こ
のプロセツサインターフエイスカード４０は、プ
ロセツサバツクプレーンへのインターフエイスを
もたらしかつまたシステムイベントアナライザ４
０ｅと呼ばれるユニツトを提供している。さら
に、PICは、どの選択され入力信号のヒストリを
も維持するためにヒストリトレース４０ｈの4000
の16−ビツトワードを提供している。さらに、こ
のPICは、ユーザインターフエイスプロセツサに
おける制御ストアのためのエラー訂正ビツトを保
持する16Kバイトのメモリを提供している。

電源制御カード（PCC）：第１Ａ図の電源制御
カード５０は、電源のオン／オフの連続を制御し
かつPCCに直接接続された電源モジユールのす
べてに対するどのようなDC故障も検出するであ
ろう。

PCCはまた、この影響に対する感知信号を与
えるためにどのような大気の損失もそして温度を
越えるキヤビネツトをモニタする。

電源制御カードは、８−ビツト並列バスを介し
てユーザインターフエイスプロセツサと通信す
る。電源制御カードはさらに、RS−232C遠隔リ
ンクインターフエイスを用いていずれの遠隔装置
とも通信する。これは、２線式RS−422直接接続
データ通信プロトコルを用いて外部ベース上の他
の電源制御カードと通信することができる。

電源制御カード５０はまた、256バイトの不揮
発性記憶メモリを提供することに加えて、時刻機
能を備えたバツテリバツクアツプを維持してい
る。これはまた、AC電源ラインの故障後の自動
再開オプシヨンを提供している。

好ましい実施例の説明： 第１Ａ図は、ネツトワーク構成の一部としての
ユーザインターフエイスプロセツサ１００を示し
ている。マイクロプロセツサ１１０の出力バス１
００ｂは、プロセツサインターフエイスカード４
０へ、および第１Ｂ図の主プロセツサ３０をメモ
リ制御ユニツト３２および主メモリ３４へ接続す
るメモリバス３０ｍへ接続されている。

第１Ａ図において、DRAM１５０は、電源制
御カード５０へ出力を与えかつ消去可能な
PROM１５０はオペレータのデイスプレイ端末
１００ｔに接続されている。

電源制御カード５０（第１Ａ図）は、電源のア
ツプ−ダウンの連続を与え；電源の故障をモニタ
し；（電源故障後に）自動再開を開始させ；温度
を越えているという警告を与え；自動電源オン／
オフ動作をもたらし；外部キヤビネツトの“遠
隔”電源制御をもたらし；内部時刻クロツクを維
持し；かつ遠隔サポートおよび診断サービスのた
めの通信経路（データリンク）をもたらすように
機能する。

プロセツサインターフエイスカード４０（第１
Ａ図）は、メモリ３４（第１Ｂ図）、メモリ制御
ユニツト３２、上位従属ポート５００および主プ
ロセツサ３０の診断テストのための制御およびデ
ータの獲得をもたらすように機能し；PIC４０
は、マイクロココードのロード、初期設定状態お
よびクロツク制御、およびデイストリビユーシヨ
ンなどの初期設定機能を提供している。PIC４０
は、マイクロコードアドレス（区切点）のリアル
タイムの追跡のために第１Ａ図のヒストリフアイ
ルを提供しており；これは断続的な故障の追跡の
ための16の汎用リンクを提供しており、これは、
性能のモニタリングを許容し、これにより故障の
発生数を計数するようにトラツプがセツトされ得
る。PIC４０は、主システムプロセツサ３０が、
電源−オフ、時刻、再ロードなどに関するメイン
テナンス情報のためにUIP１００と通信すること
ができるように通信経路（AULFレジスタ、
CSCP演算子）を提供している。

第１図Ｂにおいて、メモリバス３０ｍは、主プ
ロセツサ３０をメモリ制御ユニツト（MCU）３
２へおよびUIP１００へ接続している。

また、上位従属ポート５００（HDP）がメモ
リバス３０ｍに付属しており、このHDP５００
は、DLI（データリンクインターフエイス）バス
５ｄをＩ／Ｏサブシステム５００ｓへ与え、かつ
周辺装置に接続するＩ／Ｏ拡張モジユール５００
ｅにメツセージレベルインターフエイス（MLI）
バス５ｍを供給しいる。

第１Ｃ図は、HDP５００への、および主プロ
セツサ３０およびHDP５００を相互接続するプ
ロセツサインターフエイスカード（PCI）４０へ
のUIP１００の接続をより詳細に示している。

第１Ｄ図は、UIP４００がどのように、一方側
部のプロセツサインターフエイスカード４０およ
び主プロセツサ３０へ、およびＩ／Ｏデータリン
クプロセツサ１００ｄへ、メインテナンスカード
１００ｍへ、およびODT１００ｔおよび遠隔リ
ンク５０mrへ接続されるかを示している。

第１図のユーザインターフエイスプロセツサ１
００は、頭文字“UIP”として指定されている。
ユーザインターフエイスプロセツサは、データリ
ンクインターフエイス（DLI）バツクプレーンへ
および４つの独立した直列データ通信インターフ
エイスへインターフエイスすることができる１つ
のロジツクボードから成り立つている。

一定のソフトウエア命令下において、ユーザイ
ンターフエイスプロセツサ１００は、データリン
クプロセツサ（DLP）として動作することがで
きかつそのように動作するときに１秒あたり8M
バイトに達するバースト率をサポートするであろ
う。このユーザインターフエイスプロセツサ１０
０はまた、１秒あたり50Kバイトのバースト率を
サポートする上位従属ポート（HDP）として用
いられ得る。したがつて、ハードウエアの同一カ
ードは、要求される異なる特徴および機能を引き
受けるように製造され得る。

ユーザインターフエイスプロセツサ１００は、
メインテナンス原理に基づいて作動し、これによ
り第１Ａ図のようなコンピユータシステムにおけ
るカードは分離されかつ交換され得る。“自己テ
スト”および“周辺テスト−ドライバ”テストの
組合わせは、どのような故障をも交換可能なモジ
ユールに分離するために用いられる。このこと
は、自己テストの完了後に（オペレータのデイス
プレイ端末、ODT、100tを介して）故障してい
るボードの同一性をオペレータに示すことによつ
て実行される。

したがつて、ユーザインターフエイスプロセツ
サ１００は基本的に、単一のプリント回路基板上
に配置されたマイクロコンピユータシステムであ
る。このシステムは、以下のようないくつかの重
要な構成要素を含んでいる： (a) 第１図の16ビツト中央処理ユニツト１１０； (b) 192KバイトのPROM１７０ａ，ｂ（第１
図）； (c) 第１図の1/2Ｍバイトに達するRAM１５０
ａ，ｂ； (d) プログラム可能な入力−出力ポート２０２
ａ，２０２ｂ； (e) 直列データ通信ポート２００ａ，２００ｂ； (f) 優先割込コントローラ（PRITC８００）； (g) プログラム可能なタイマ（PIT７００）； (h) DLI−HDPコントローラ１８０（DLI＝デー
タリンクインターフエイス）； (i) 第１Ｂ図のDLI上位従属ポート（HDP）５
００ ユーザインターフエイスプロセツサ１００は、
入力−出力サブシステムのためのモジユラブロツ
クユニツト（Modular Block Unit for Input−
Output Subsystem）と題された米国特許第
4074352号において開示されているようなバロー
スメツセージレベルインターフエイスと適合する
標準的なUIO−DLIバツクプレーンプロトコルを
用いて、コントローラ１８０を介しておよびUIO
（汎用入力出力）バツクプレーンを介してホスト
コンピユータと通信することができる。

ユーザインターフエイスプロセツサは、DLI上
位従属ポートをシミユレートすることができ、し
たがつて“デイストリビユーシヨンカード”を有
していない共通ベースにおいてデータリンクプロ
セツサとそれが通信することを可能にしている。
それは、先に用いられたデイストリビユーシヨン
カードに匹敵するものである。データリンクプロ
セツサの説明および“デイストリビユーシヨンカ
ード”の使用は、データリンクプロセツサを用い
るＩ／Ｏサブシステム（Ｉ／Ｏ Subsystem
Using Data Link Processors）と題された米国
特許第4313162号およびカード−リーダ周辺コン
トローラを用いる入力／出力サブシステム
（Input／Output Subsystem Using Card−
Reader Peripheral Controller）と題された米国
特許第4390964号において説明されている。

ユーザインターフエイスプロセツサは、バツク
プレーンメインテナンスバスとして知られたバス
に対するバツクプレーンインターフエイスを含ん
でいる。これらのバツクプレーンラインは、デー
タリンクプロセツサ自己テストルーチンを開始さ
せかつ与えられたデータリンクプロセツサからバ
ツクプレーン上にドライブされたときにその自己
テストの結果を読出すために用いることができ
る。

この開示内容において、２つの上述のユーザイ
ンターフエイスプロセツサポートは、それぞれ
DLPおよびHDPとして呼ばれるであろう。

第１図のユーザインターフエイスプロセツサ１
００は、以下のものを含むマイクロプロセツサ制
御されたシステムである： (i) マイクロコンピユータサブシステム１１０； (ii) データリンクインターフエイスコントローラ
１８０； (iii) 上位従属ポートコンローラ１８０； これら３つのユニツトは、ユーザインターフエ
イスプロセツサに、DLIコントローラ１８０（第
１図）を介して第１Ｂ図のホストコンピユータ３
０，３２，３４と通信させ、さらに第１Ｂ図の上
位従属ポート５００を介してＩ／Ｏバツクプレー
ンに接続された第１Ｄ図の他のデータリンクプロ
セツサ１００ｄと通信させる。

UIP１００は、この点に関してはいくつかの通
信上の制約を有している。上位従属ポート５００
は、DLI（データリンクインターフエイス）コン
トローラ１８０であり、これ自体はMLI（メツセ
ージレベルインターフエイス）を提供せず単にバ
ツクプレーンDLIインターフエイスを提供するだ
けである。この点について、上位従属ポート５０
０は、フアームウエアにおいてそれ自身に対して
これらの機能を提供しているので、引用された米
国特許第4313162号および第4390964号において説
明されたデータリンクプロセツサの構成において
実行されたような、デイストリビユーシヨンカー
ド、経路選択モジユール、またはベース制御カー
ドとともに用いることはできない。第１図のこの
特定の上位従属ポート１８０は、第１Ｄ図のメイ
ンテナンスカード１００ｍからもたらされるよう
な8MHzクロツクを提供するベースにおいて用い
られなければならない。

マイクロプロセツササブシステム マイクロコンピユータサブシステムは、データ
通信オペレーシヨンを実行するために用いられる
直列および並列の双方のインターフエイスを含ん
でいる。

マイクロプロセツササブシステムは、次のよう
ないくつかのエレメントから構成されている： () マイクロプロセツサ１１０（インテル8086
のような）； () 512KバイトのダイナミツクRAM１５０
ａ，ｂ； () 192KバイトのPROM（EPROM）１７０； () ４つの直列データ通信ポート２００ａ，
ｂ、２０２ａ，ｂ； () ６つの並列Ｉ／Ｏポート（４０７，４０
８，４０９の２つのユニツト）； () プログラム可能な間隔タイマ（PIT７０
０）； () プログラム可能な割込コントローラ
（PRITC８００） これらのエレメントは、第１図に示されてい
る。

マイクロプロセツサ１１０：マイクロプロセツ
サ１１０は、ユーザインターフエイスプロセツサ
１１０をドライブするために用いられかつ
INTEL8086−２（ｉ APX−86/10）として指定
された8MHzチツプを構成している。このマイク
ロプロセツサチツプは、インテル資料部
（INTEL Literature Dpt.、3065Bowers
Avenue、Santa Clara.Ca.95051）によつて発行
されかつ“マイクロプロセツサおよび周辺装置ハ
ンドブツク（Microprocessor and Peripheral
Handbook）−1983（オーダナンバー210844−
001）”と題されたインテルの刊行物において第３
−１頁ないし第３−24頁において説明されてい
る。

このプロセツサは、HMOS技術で実現されか
つ40ピンのデユアルインラインパツケージにまと
められた高性能16−ビツトCPUである。このプ
ロセツサは、64KのＩ／Ｏアドレスとともに、
1Mバイトに達するメモリをアドレスすることが
できる。この8086マイクロプロセツサは、シング
ル−プロセツサ状況でのみ用いられるので最小モ
ードで作動され、したがつてそれ自身のバス制御
信号を発生する。

ダイナミツクRAM１５０：マイクロプロセツ
サ１１０には、128KバイトのダイナミツクRAM
アレイへのアクセスがもたらされている。第１図
のアレイ１５０は、46K×18ビツトとして構成さ
れておりかつマイクロプロセツサ１１０によつて
バイト−アドレス可能である。RAMアレイ１５
０は、ダイナミツクRAMコントローラチツプに
よつて制御され、その好ましいエレメントはナシ
ヨナルDP8409である。このチツプは、ナシヨナ
ルセミコンダクタコーポレーシヨン（National
Semiconductor Corp.、2900Semiconductor
Drive、Santa Clara、Ca.95051）によつて発行
され、NS16000データブツク、1983と題された刊
行物の第350頁ないし第391頁において説明されて
いる。

このチツプは、行および列アドレスの必要な多
重化、ドライバおよびリフレツシユロジツクをす
べて提供している。このチツプは最も速いモード
で作動されるので、待機状態は要求されない。
“リフレツシユ要求”は、リフレツシユカウンタ
によつて1.6マイクロ秒ごとに要求され、このカ
ウンタはさらに、（マイクロプロセツサ１１０に
おいて）8086保持シーケンスが生じることを要求
している。このシーケンスが一旦認められると、
RAMコントローラチツプ（DP8409）は、RAM
１５０の１つの行をアクセスし、したがつてそれ
をリフレツシユする。

このアクセスの持続時間は、マイクロプロセツ
サメモリアクセスサイクルの持続時間に等しく、
これによりリフレツシユオーバヘツドタイムを最
小限に減少させている。このタイプの構成におい
て、メモリバンド幅は１秒あたり3.83Mバイトで
ある。このメモリはまた、マイクロプロセツサ１
１０の“リセツト”期間中にリフレツシユされ、
したがつてメモリ内容の破壊を防止している。

RAMアレイ１５０におけるエラー検出は、第
１図の回路１６０を介して垂直バイトパリテイに
よつて実行される。したがつてRAM１５０の各
16−ビツトワードは、各バイトに対して１つずつ
である、２つのパリテイビツトを有している。ダ
イナミツクRAMのワードまたはバイトがアクセ
スされるときはいつも、パリテイは、オペレーシ
ヨンがワード−サイクルであるかまたはバイト−
メモリサイクルであるかに関係なく各バイトごと
にチエツクされる。そのようなエラーが生じたと
きに、マイクロプロセツサ１１０は、そのマスク
不可能な割込を“真”にセツトし、かつエラー記
録はその後、（そのような実施がUIP１００フア
ームウエアにおいてもたらされるときに）悪いア
ドレスを記録するように実現され得る。

PROMメモリ１７０：ユーザインターフエイ
スプロセツサ１００に対するフアームウエアの記
憶は、24K×16のマトリクスで配置された６個の
（8K×８）PROMのアレイによつて提供されて
いる。したがつて、これは48Kバイトの記憶容量
をもたらしている。これらの使用されるPROM
は、8K×８の消去可能型であり、さらに単一サ
イクル（待機なし）で作動する、PROMメモリ
１７０は、マイクロプロツサメモリマツプの最上
位ポイントにマツピングされる。これは、マイク
ロプロセツサ１１０が（６のアドレスFFFF0で
ある）このポイントにリセツトするという事実に
よるものである。

直列ポート：第１図において見られるよに、ユ
ーザインターフエイスプロセツサ１００は、直列
通信コントローラチツプ（SCC）と呼ばれる２つ
のチツプ２００ａおよび２００ｂを用いている。
好ましい実施例において、これらのチツプは、
1315 Dell Avenue、Campbell、Ca.95008の住所
を有するZilog Corporationによつて製造され、
Zilogの部品Z8530として“カウンタ／フアームウ
エアテクニカルマニユアル（Counter／
Firmware Technical Manual）と題されZilog
Corporationによつて1982年３月に発行された刊
行物において説明されているチツプである。

SCCチツプ２００ａおよび２００ｂは各々、１
秒あたり1Mビツトに達する同期／非同期データ
速度で２つの独立した直列全−２重データ通信チ
ヤネルを提供している。これらのチツプは、FM
（周波数−変調）コード化を伴つて１秒あたり
250Kに達するビツトを提供することができ、さ
らにそれらはNRZI（反転された非ゼロ復帰）コ
ード化を伴つて１秒あたり125Kに達するビツト
を提供することができる。

SCCチツプは、第３図の２つのレシーバセクシ
ヨン２３２，２３４を含んでおり、その各々は、
“受信モード”においてデータの（受信データレ
ジスタを含む）４バイトのバツフアリングを許容
する３バイトFIFO（先入れ先出しレジスタ）を有
している。トランスミツタセクシヨンは、トラン
スミツタデータレジスタとともに単一の保持レジ
スタを取り入れている。

第２図は、Zilog Z8630SCC（直列通信コントロ
ーラ）２００の典型的な内部特徴を示している。
これらは、直列データライン上で遠隔端末に接続
する２つのチヤネル、すなわちチヤネルＡ２１５
ａおよびチヤネルＢ２１５ｂである。

これらのチヤネルに対する制御信号は、チヤネ
ルＡ，２１７ａに対しておよびチヤネルＢ、２１
７ｂに対して“個別的な制御および状態”として
指定されている。内部バス２１２は、これらのチ
ヤネルおよび制御ユニツトをボーレートジエネレ
ータＡ，２１０ａに接続しかつボーレートジエネ
レータＢ，２１０ｂに接続する。

内部バス２１２はまた、チヤネルＡレジスタ２
１１ａおよびチヤネルＢレジスタ２１１ｂに接続
し、さらに内部制御ロジツク２２０および割込制
御ロジツク２２２への接続を有し、これらはその
後CPUバス入力−出力ユニツト２２４に接続す
る。

直列通信コントローラ２００は、“割込制御装
置”として用いるためのユーザインターフエイス
プロセツサ１００の動作可能な部分である。この
コントローラは、マイクロプロセツサ割込肯定応
答信号に応答してプログラム可能な割込ベクトル
をドライブすることができる。

優先割込（PRITC８００）コントローラのカ
スケード出力の使用（第１図）は、SCC２００
を、従割込コントローラとして作動可能にしてい
る。この使用方法は、SCC２００ベクトル割込能
力を実現させる。直列通信コントローラチツプが
“割込優先オプシヨン”を有している一方で、こ
の機能は第２図の割込制御ロジツク２２２に対し
て許されているので、ユーザインターフエイスプ
ロセツサにおいて用いられない。

直列通信コントローラチツプのうちの２つを用
いることによつて、これは、ライン１および２と
ライン３および４として第１図において示される
全体で４つの直列データ通信ラインをもたらして
いる。これらの４つのラインは、RS−２３２Ｃ
またはTDIなどのようなインターフエイスに用い
るための電気的インターフエイスを提供するため
に、存在するデータ通信パドルカードの使用を許
容する２つの外部の４プレーンコネクタを介して
インターフエイスされる。

直列通信コントローラ２００は、以下に説明さ
れるいくつかの能力を有している。

(1) SCCの非同期能力： −キヤラクタあたり５、６、７または８ビツト −１、１−1/2、または２ストツプビツト −奇数または偶数パリテイ −１、16、32または64倍のクロツクモード −ブレーク発生および検出 −パリテイ、オーバラン、およびフレーミング
エラー検出 (2) SCCのバイト向き同期能力： −内部または外部キヤラクタ同期 −別々のレジスタにおける１または２の同期キ
ヤラクタ −自動同期キヤラクタ挿入および削除 −同期冗長検査（CRC）発生／検出 −６または８ビツト同期キヤラクタ (3) SCCのSDLC／HDLC能力 −打切りシーケンス発生および検査 −自動ゼロ挿入および削除 −メツセージ間の自動フラグ挿入 −アドレスフイールド認識 −Ｉ−フイールド剰余処理 −CRC発生／検出 −EDP認識／ループエントリおよび出力を伴
うSDLループモード (4) 他のSCC能力： −NRZ、NRZI、FMコード化 −各チヤネルに対するボーレートジエネレータ −同期クロツクカバリ期間に対するデジタルフ
エーズロツクループ SCCレジスタ機能： 用いられる通信のすべてのモードは、第３図の
書込レジスタ２３６，２３８のビツト値によつて
確立される。

データが受信されまたは伝送されるときに、読
出レジスタ２１１ａ，ｂの値は変化する。これら
の読出ステータスレジスタの値は、それ以上のレ
ジスタの変化のためにソフトウエアの機能を促進
することができる。

第２図の直列通信コントローラ２００のブロツ
ク図を参照すると、各チヤネル（ＡおよびＢ）に
対するレジスタの組（２１１ａおよび２１１ｂ）
は、１４の書込レジスタと７つの読出レジスタと
を含んでいる。書込レジスタのうちの10個は制御
のために用いられ、２つは同期キヤラクタ発生の
ために用いられ、さらに２つはボーレート発生の
ために用いられる。残りの２つの書込レジスタ
は、双方のチヤネルによつて共用され；一方は、
“割込ベクトル”として用いられかつ他方は“主
割込制御”として用いられる。５つの読出レジス
タは、“ステータス”機能を示し、２つはボーレ
ートジエネレータ２１０ａ，２１０ｂによつて用
いられ；１つは“割込ベクトル”のために用いら
れ、１つはレシーババツフアのために用いられ、
さらに１つは割込待ちビツトを読出すために用い
られる。

SCCトランスミツタ：直列通信コントローラ２
００のトランスミツタセクシヨン２４０は第３図
に示されている。

SCCのトランスミツタセクシヨンは、内部デー
タバス２１２（第２図、第３図）からロードされ
る８ビツト“伝送データレジスタ”２４０を有し
ており、さらに同期キヤラクタまたはアドレスレ
ジスタ２３８（WR６）、同期キヤラクタまたは
SDLCフラグレジスタ２３６（第３図のWR７）
または伝送データレジスタ２４０のいずれかから
ロードされる“伝送シフトレジスタ”２４４を有
している。

バイト向きモードにおいて、第３図のレジスタ
WR６，２３８およびWR７，２３６は、同期キ
ヤラクタによつてプログラムされ得る。

“単一同化モード”において、８ビツトまたは
６ビツト同期キヤラクタがWR６において用いら
れる一方で、15ビツト同期キヤラクタがレジスタ
WR６およびWR７における“双同期モード”に
おいて用いられる。

ビツト向きモードにおいて、レジスタWR７，
２３６に含まれるフラグは、メツセージの開始お
よび終了において第３図の伝送シフトレジスタ２
４４にロードされる。

もし非同期データが処理されていれば、そのと
きは第３図のレジスタWR６およびWR７は用い
られずかつ“伝送シフトレジスタ”２４４は、選
択されたクロツク速度で伝送マルチプレクサ２５
２にシフトアウトされた“開始”および“停止”
ビツトでフオーマツトされる。

同期テータ（SDLC／HDLCを除く）は、×１
クロツク速度で伝送マルチプレクサ２５２へシフ
トされるとともにCRC（周期冗長チエツカ）ジエ
ネレータ２５０へシフトされる。

SDLCは“同期データリンク制御”を意味する
一方で、HDLCはそのヨーロツパ版であるという
ことが理解されるべきである。

SDLC／HDLCデータは、フラグが送られてる
間不能化されるゼロ挿入ロジツク２４８を介して
シフトアウトされる。アドレスビツトA0は、デ
ータのストリームにおける５つの隣接する“１”
に続いて、アドレス、制御、情報およびフレーム
クロツクのすべてのフイールドに挿入される。
SDLCデータに対するCRCジエネレータ２５０の
結果はまた、ゼロ挿入ロジツク２４８を介して経
路指定される。

SCCレシーバ：第３図を参照すると、レシーバ２
３２，２３４は３つの８−ビツトFIFOバツフア
レジスタと１つの８−ビツトシフトレジスタとを
有している。この構成は、３−バイト遅延時間を
作り出し、この遅延時間は、第１Ａ図の中央処理
ユニツト３０に、高速データのブロツクの開始に
おいて割込をサービスする時間を許容している。

２３２，２３４におけるFIFOのデータの受信
ごとに、エラーFIFO２３４ｅは、パリテイおよ
びフレーミングエラーと他のタイプのステータス
情報とをストアするために設けられている。

第３図において、入つてくるデータは、モード
およびキヤラクタ長に従つていくつかの経路のう
ちの１つを介して経路指定される。非同期モード
において、もしも７または８ビツトのキヤラクタ
長が選択されるならば、直列データは、エレメン
ト２８０において３−ビツト遅延に入る。もしも
５または６ビツトのキヤラクタ長が選択されるな
らば、そのときはデータは受信レジスタ２３２，
２３４に直接入る。

“同期”モードにおいて、データ経路は、現在
動作している“受信プロセス”の段階によつて決
定される。同期−受信オペレーシヨンは、プログ
ラムされた同期キヤラクタ（６、８または16ビツ
ト）にマツチするビツトパターンがサーチされる
“空き選択”段階で開始する。

入つてくるデータはその後、受信同期レジスタ
２８２を介して通過しかつ用いられているモード
に従つてレジスタRW６，２３８またはレジスタ
WR７，２３６にストアされた同期キヤラクタと
比較される。

“単一同期モード”は、同期を確立するため
に、レジスタWR７，２３６にプログラムされた
同期キヤラクタおよび受信同期レジスタ２８２に
集められたキヤラクタとマツチしている。

同期は、“双同期”モードにおいて異なつて達
成される。入つているデータは受信シフトレジス
タ２３２，２３４にシフトされる一方で、メツセ
ージの次の８ビツトは受信同期レジスタ２８２に
集められる。もしもこれらの２つのキヤラクタが
WR６，２３８およびレジスタRW７，２３６に
おいてプログラムされたキヤラクタとマツチする
ならば、同期が確立される。入つてくるデータは
その後、受信同期レジスタ２８２をバイパスしか
つ３バイト遅延２８０に直接入ることができる。

オペレーシヨンのSDLCモードは、受信同期レ
ジスタ２８２を用いて、受信モードストリームを
モニタし、かつ必要なときには、たとえば５つの
連続する“１”が受信され、第６のビツトが調査
されかつもしもそれがゼロであればデータストリ
ームから削除されるときに、ゼロの削除２７８を
実行する。６番目のビツトが“１”に等しい場合
にのみ７番目のビツトが調査される。

もしも７番目のビツトがゼロであれば、フラグ
シーケンスが受信されかつレシーバはその特定の
フラグに同期される。もしも７番目のビツトが
“１”であれば、通常のSDLCモードまたはSDLC
ループモードのいずれかの選択に従つて、“打切
り”またはEOP（ポールの終了）が認識される。

したがつて、双方のSDLCモードに対して、入
つてくるデータによつて同一の経路がとられる。
再フオーマツトされたデータは３ビツト遅延に入
りかつ受信シフトレジスタ２３２，２３４に転送
される。SDLC受信オペレーシヨンは、受信シフ
トレジスタ２３２，２３２に集められたキヤラク
タをレジスタWR７，２３６におけるフラグパタ
ーンとマツチさせるように試みることによつて空
き選択段階において開始する。

フラグキヤラクタが認識されたときに、後続の
データは、キヤラクタ長に関係なく同一の経路を
介して経路指定される。CRC−16またはCRC−
SDLC周期冗長検査整式のいずれかが単一同期お
よび双同期モードの双方に対して用いられ得る
が、CRC−SDLC整式のみがSDLCオペレーシヨ
ンに対しても用いられる。

各モードに対してとられるデータ経路はまた異
なつている。双同期プロトコは、データキヤラク
タがCRC計算に含まれるか否かを判断するよう
に中央処理システム（第１Ｂ図のホスト３０）に
要求するバイト配向オペレーシヨンである。
SDLCを除く、すべての同期モードにおける８ビ
ツト遅延は、このプロセスに対して認められてい
る。SDLCモードにおいて、すべてのバイトは周
期冗長チエツカ計算に含まれている。

ユーザインターフエイスプロセツサ１００は、
２つの異なる方法で直列通信コントローラ２００
を使用することができる。これらは：（）ポー
ルされた；および（）割込である。これらの双
方は、初期設定およびデータ転送期間中のレジス
タ操作を要求する。しかしながら、割込モードで
用いられるときには、SCC200は、より速くかつ
より効果的なデータ転送のためにそのベクトル割
込プロトコルを用いるようにプログラムされ得
る。

SCCポーリング：ポーリングシーケンス期間中
に、第２図の読出レジスタ２１１ａまたは２１１
ｂのステータスは各チヤンネルにおいて検査され
る。このレジスタは、受信または伝送データ転送
が必要か否かおよび何らかの特殊な状態が存在す
るか否かを示している。

Ｉ／Ｏ転送のこの方法は割込を排除している。
すべての割込機能は、装置が正確に作動するため
に不能化されなければならない。どの割込も能動
化されずに、オペレーシヨンのこのモードは読出
レジスタ“０”の読出サイクルを開始してデータ
ーハンドラルーチンへジヤンプする前に入つてく
るキヤラクタを検出する。

SCC割込：直列通信コントローラ２００は、第
１図のPIC、すわわち優先割込コントローラ８０
０に類似した割込能力を提供している。この方法
の使用を通じて、スループツトの増大が実現され
る。SCC“割込ピン”がアクテイブなときはいつ
でもSCC２００はデータを転送する準備ができて
いる。

第２図の読出および書込レジスタ２１１ａ，２
１１ｂは、割込ベクトルが割込サービスルーチン
を指すようにプログラムされる。この割込ベクト
ルはまた、種々のステータス条件を示すように修
正され得る。したがつて、８個にも及び可能な割
込ルーチンが示され得る。

伝送、受信、および外部ステータス割込はこれ
らの割込の出所である。各割込の出所は、第２図
のチヤネルＡにチヤネルＢよりも高い優先順位を
持たせながら、そして受信、伝送および外部ステ
ータス割込に各チヤネルの各々において優先順位
が付されながら、プログラム制御下において能動
化される。

SCCボーレートジエネレータ：各チヤネルＡお
よびＢに対するボーレートジエネレータは、チヤ
ネルＡに対して２１０ａとしておよびチヤネルＢ
に対して２１０ｂとして第２図に示されている。
したがつて、各チヤネルは、それ自身のプログラ
ム可能なボーレートジエネレータを含んでいる。
各ジエネレータは、16ビツト時定数を形成する２
つの８ビツト時定数レジスタ、16ビツトダウンカ
ウンタ、および方形波出力を保証する出力上のフ
リツプ−フロツプとから構成されている。このボ
ージエネレータは、ボーレートジエネレータをド
ライブするために8MHzプロセツサクロツクから
引出された4MHzクロツクを用いている。時定数
レジスタのローデイングは、特定の×１、×16、×
32または×64のボーレートでカウンタをトグルさ
せている。

デジタルフエーズロツクループ（DPLL）： 第３図を参照すると、直列通信コントローラ２
００は、NRZIまたはFMコード化を伴うデータ
ストリームからクロツク情報を受取るために用い
ることができるDPLLユニツト２７１を有するも
のとして示されている。NRZIは、“反転された、
非ゼロ復帰”である一方で、“FM”は周波数変
調である。

第３図のDPLL２７１は、通常データ速度の32
倍（NRZI）または16倍（FM）であるクロツク
によつてドライブされる。DPLLは、データスト
リームとともにこのクロツクを用いてデータから
“受信クロツク”を作成する。このクロツクはそ
の後、SCC受信またはSCC伝送クロツクとして、
またはそれらの双方として用いることができる。

入力−出力ポート：外部インターフエイスへの
アクセスをもたらすために、第４図に示されるよ
うに、１対のカウンタタイマー並列入力−出力ポ
ート（CIO）が設けられている。これらのカウン
タタイマポートは、“Zilog Tech Manual”と題
されたZilogの刊行物において説明されかつ7315
Dell Avenue、Campbel、Ca.95008のZilog
Corporationによつて製造され1982年３月に発表
されたZilogのチツプ（Z8536）の使用を通じて与
えられる。

このCIOまたはカウンタ入力−出力ポート（第
１図の２０２ａ，２０２ｂ）は、汎用Ｉ／Ｏポー
トであり、このポートは、２つの独立した８ビツ
トの、２重バツフアされた双方向入力−出力ポー
トおよび余分な４ビツトＩ／Ｏポートを提供して
いる。これらのタイプのポートは、プログラム可
能な極性およびプログラム可能な方向（ビツトモ
ードにおける）を特徴としており；それらは
“１”キヤツチヤおよびプログラム可能なオープ
ンドレイン出力を提供している。

このCIO装置はまた、３つの16−ビツトカウン
タ−タイマを含んでおり、その各々は、３つの出
力デユーテイサイクルと、４つに及び外部アクセ
スラインとを有している。これらのタイマは、
“再トリガ可能”としてまたは“再トリガ不能”
としてプログラム可能である。第４図のCIO４０
０は、パターン認識可能でありかつポートにおい
て特定のパターンを認識したときに“割込”を発
生する。

第４図に示されるように、カウンタ入力−出力
装置によつて提供された３つのＩ／Ｏポートが存
在する：ポートＡ４０７およびポートＢ４０８
は、８−ビツト汎用ポートである一方で、ポート
Ｃ４０９は４−ビツト専用ポートである。２つの
ポートの構成が利用可能でありかつ（）ビツト
ポートおよび（）ハンドシエイクを伴うポート
として指定される。３つのこれらのポートのすべ
ては、ビツトポートとしてプログラムされ得る
が、しかしながら、ポートＡおよびＢのみがハン
ドシエイクポートとして動作可能である。

ポートＡ４０７およびＢ４０８：２つの“汎
用”８−ビツトポートが存在し、これらは、ポー
トＢ４０８が、第４図のカウンタイマ１，４０１
および２，４０２への外部アクセスをもたらすよ
うにプログラムされ得るという点を除いて同一で
ある。いずれのポートも、単一または２重バツフ
アポート（入力、出力または双方向）として、ま
たは各ビツトの方向が個別的にプログラム可能な
“制御ポート”として“ハンドシエイク”ドライ
ブされるようにプログラムされ得る。

ポートＡおよびＢ（第５図）の双方は、特定の
パターンが検出されたときに割込を発生させるパ
ターン認識ロジツク４１２を含んでいる。パター
ン認識ロジツク４１２は、このポートの機能を
“優先割込コントローラ”と同様のものにするよ
うにプログラムされ得る。ポートＡおよびＢはま
た、ハンドシエイク能力を伴つて16ビツト入力−
出力ポートにリンクされ得る。

これらのポートの各々は、12の制御およびステ
ータスレジスタを有しており、これらの能力を制
御している。各ポートのデータ経路は、３つの内
部レジスタから成り立つており、これらは：（）
入力データレジスタ４１１；（）出力データレ
ジスタ４１０；（）およびバツフアレジスタ４
１５である。

出力データレジスタ４１０は、ポートデータレ
ジスタに書込むことによつてアクセスされる一方
で、入力データレジスタは、ポートデータレジス
タを読出すことによつてアクセスされる。２つの
レジスタ（モード指定レジスタおよび“ハンドシ
エイク”指定レジスタ）は、ポートのモードを規
定しかつもしもあるならばどのタイプのハンドシ
エイクが用いられるべきかを特定するために用い
られる。

ポートＡおよびＢにおいて、“パターン認識ロ
ジツク”に対する参照パターンは、以下のように
指定された３つのレジスタ（図示せず）の内容に
よつて特定される：（）パターン極性レジス
タ；（）パターン切換レジスタ；および（）
パターンマスクレジスタ。各ビツト経路の詳細な
特性（たとえば、データの流れの方向または経路
が反転かまたは非反転か）は、データ経路極性レ
ジスタ、データ方向レジスタおよび特殊Ｉ／Ｏ制
御レジスタを用いてプログラムされる。

第５図を参照すると、カウンタータイマ入力−
出力CIOポートＡおよびＢの各々の詳細のブロツ
ク図が示されている。第５図において、内部デー
タバス２１２に接続された出力データレジスタ４
１０および入力データレジスタ４１１が示されて
いる。出力データレジスタ４１０は、データマル
チプレクサ４２０に接続され、このデータマルチ
プレクサ４２０は、パターン認識ロジツク４１２
へまたは入力データレジスタ４１１へまたは出力
バツフアインバータ４１８へ伝えられ得る出力を
有するバツフアレジスタ４１５に接続されてい
る。出力バツフアインバータ４１８は、入力バツ
フアインバータ４２２へ出力を与えることがで
き、この入力バツフアインバータ４２２は、デー
タマルチプレクサ４２０へまたポートＢ（第４図
の４０８）のカウンタータイマ１および２へそれ
らの出力を与えることができる。第５図のポート
制御ロジツク４１３は、内部データバス２１２と
の通信期間中に内部ポート制御またはハンドシエ
イク制御をもたらすことができる。

各ポートに対して、主制御およびステータスビ
ツトは、“コマンドおよびステータスレジスタ”
と呼ばれる単一のレジスタ内に集められる。ポー
トが一旦プログラムされると、これら、ほとんど
の部分に対してアクセスされる唯一のレジスタで
ある。初期設定を促進するために、ポート制御ロ
ジツク４１３は、必要とされていないまたは要求
されていない能力に関連するレジスタが無視され
かつプログラムされないように設計されている。
第５図のブロツク図は、用いられるポート構成を
例示しておりかつポートＡおよびポートＢ（第４
図４０７および４０８）に適用される。

第６図のポートＣ４０９：第６図において、ポ
ートＣ（第４図の４０９）内に存在している専用
“４ビツトレジスタ”が含まれている。このレジ
スタの機能は、ポートＡ４０７およびＢ４０８の
機能に依存している。ポートＣ４０９は、他の２
つのポートによつて要求されたときにハンドシエ
イクラインを提供している。“要求／待機”ライ
ンはまた、ポートＣ４０９によつてもたらされ、
これにより、ポートＡ４０７およびＢ４０８によ
る転送は、直接メモリアクセスユニツトまたは第
１Ｂ図の中央処理ユニツトCPU３０と同期がと
られ得る。ハンドシエイクラインとして用いられ
ていないポートＣ４０９のどのビツトも、入力−
出力ラインとしてまたはカウンタタイマ３（第４
図図の４０３への外部アクセスラインとして用い
ることができる。

ポートＣの機能は、ポートＡおよびポートＢに
おける場合と同様にアクセスされる内部入力デー
タおよび出力データレジスタに加えて）ポートＡ
およびＢによつて主に規定されるので、ここで
は、３つのビツト−経路レジスタ、すなわちデー
タ経路極性レジスタ、データ方向レジスタおよび
特殊Ｉ／Ｏ制御レジスタ（図示せず）のみが必要
とされる。

カウンタ／タイマ入力−出力ユニツト：第４図
において、CIO４００における３つのカウンタ／
タイマ４０１，４０２，４０３はすべて、同一タ
イプのユニツトである。その各々は、16ビツトダ
ウンカウンタ、（ダウンカウンタにロードされた
値を保持する）16ビツト時定数レジスタ、ダウン
カウンタの内容を読出すために用いられる16ビツ
トカレントーカウントレジスタ、および制御およ
びステータスのための２つの８−ビツトレジスタ
（すなわち、モー歯指定、およびカウンタ／タイ
マコマンドおよびステータスレジスタ）から構成
されている。

４個に及ぶ“ポートピン”（カウンタが入力、
ゲート入力、トリガ入力、およびカウンタ／タイ
マ出力）は、各カウンタ／タイマ（第４図）に対
する専用された外部アクセスラインとして用いる
ことができる。３つの異なるカウンタ／タイマ出
力デゆーテイサイクルが利用可能である。これら
は：（）パルスデユーテイサクル；（）ワンシ
ヨツトデユーテイサイクル；および（）方形波
デユーテイサイクルである。このカウンタ／タイ
マの動作は、再トリガ可能または再トリガ不能の
いずれかとしてプログラムされ得る。

第７図に示されるように、各カウンタ／タイマ
は、内部データバス２１２へ接続されかつ２つの
時定数レジスタ７１０および７１１を有してお
り、これらはカレントカウントレジスタ７２０お
よび７２１への出力を有している16−ビツトのダ
ウンカウンタ７１５に接続されている。さらに、
カウンタ／タイマ制御ロジツクユニツト７１２は
ポートからの入力ラインを有しておりかつ内部バ
ス２１２へ接続されている。

CIO（カウンタ／タイマ入力出力ユニツト）に
対する割込制御ロジツク： 第１図のマイクロプロセツサ１１０は、CIO４
００（第４図）割込制御ロジツク２２２から割込
信号を受取ることができる。CIO４００の割込制
御ロジツクは、５つのレジスタ（図示せず）を提
供しており、これらは： () 主割込制御レジスタ； () カレントベクトルレジスタ； ()（）および（）割込ロジツクと関連す
る３つの割込ベクトルレジスタ。

さらに、各ポートおよびカウンタ／タイマコマ
ンドおよびステータスレジスタは、割込ロジツク
と関連する３つのビツトを含んでおり…これら
は、“割込持ち”、“サービス下の割込”および
“割込能動化”である。カウンタ／タイマ入力−
出力ユニツトごとに１つの割込が優先割込コント
ローラ（第１図の８００）入力をドライブし、割
込コントローラは従割込コントローラとしてCIO
４００を認識するようにプログラムされている。
SCC２００のオペレーシヨンと同様に、この実施
はCIO４００ の割込ベクトル能力を完全に使用
させている。

プログラム可能な間隔タイマ（PIT）： 第１図において見ることができるように、ユーザ
インターフエイスプロセツサは、PIT７００また
はプログラム可能な間隔タイマを含んでいる。こ
れらは、間隔タイマとして用いられる３つのカウ
ンタ／タイマを取り入れている。各装置は、３つ
の16−ビツトカウンタ／タイマのＩ／Ｏアクセス
可能なセツトから構成される8MHzプログラム可
能な間隔タイマである。これらのタイマは、CIO
４００における３つのカウンタと機能的に同様に
作動する。PIT７００タイマの２つの出力はとも
に“OR”処理されかつ割込レベルを第１図の優
先割込コントローラPRITC８００へドライブす
る。

これらの２つのタイマの個々の出力はまた第４
図のCIO４００に経路指定され、これにより第１
図のマイクロプロセツサ１１０は、どのタイマが
割込を引き起かこしたかを（CIOポートからの読
出を介して）判断することができる。他のタイマ
はまた、異なる割込レベルを介してプログラム可
能な優先割込コントロールPRITC８００を直接
ドライブする。

PIT７００（第１図のプログラム可能な間隔タ
イマ）は、以下のように説明される６つの異なる
オペレーシヨンのモードを有している： 端末カウント上の出力； ハードウエア再トリガ可能ワンシヨツト； 速度ジエネレータ； 方形波ジエネレータ； ソフトウエアトリガ可能ストローブ； ハードウエアトリガされたストローブ。

プログラム可能な優先割込コントローラ８０
０： 第１図および第８図において、プログラ可能な
優先割込コントローラとして指定されたPRITC
８００を見ることができる。ユーザインタフエー
イスプロセツサ上に設けられた多重割込を調整す
るために、この割込コントローラ装置８００は組
み入れられている。

プログラム可能な優先割込コントローラは、８
つの可能な割込を取扱うことができかつ各割込に
対する個々のベクトルとともに各割込に対する優
先順位を発生する。

ユーザインターフエイスプロセツサ１００の
種々の構成要素は、マイクロプロセツサ１１０に
割込信号を供給することができる。割込のこれら
の種々のタイプは次のとおりである： (a) SCC１割込； (b) SCC２割込； (c) CIO１割込； (d) CIO２割込； (e) 間隔タイマ割込８２５４（ともにOR処理さ
れる）； (f) 間隔タイマ割込８２５４； (g) フオアプレーン受信割込； (h) DLIコントローラ割込。

これらの割込には、優先順位が与えられかつ割
込コントローラ装置８００は、その対応する割込
入力に応答してマイクロプロセツサ１１０におけ
るサービスルーチンを指すベクトルを出力するで
あろう。優先順位は、プログラムされた制御下に
あり、かつ優先順位のレベルを各入力に割当てる
ために用いることができる。プログラム可能な優
先割込コントローラPRITC８００は第８図にお
いてブロツク図の形で示されている。

第８図のブロツク図は、PRITC８００の基本
的なエレメント、すなわち、ユーザインターフエ
イスプロセツサ１００の優先割込コントローラを
示している。ここで、データバスバツフア８１０
は、内部バス２１２に接続されており、この内部
バス２１２は、割込マスクレジスタ８２２への双
方向接続を有している。マスクレジスタ８２２
は、イン−サービスレジスタ８２４へ、優先順位
分解器８２６へ、および割込要求レジスタ８２８
へ通信して内部バス２１２へおよび制御ロジツク
８２０へ出力を与えている。制御ロジツク８２０
は、読出／書込ロジツク８１２へおよびカスケー
ドバツフアコンパレータ８１４へ出力を与えてい
る。

カウンタ／タイマ入力−出力ユニツトCIO４０
０および直列通信コントローラSCC２００は、ユ
ニツトの各々に対して別々の“割込肯定応答”項
を要求している。マイクロプロセツサ１１０８０
８６は、共通割込肯定応答（INTA）をドライブ
するので、別々の“割込応答”信号をデコードす
る方法を実行する手段が設けられていた。

PRITC８００割込コントローラは、CIO４０
０およびSCC２００の割込をあたかもそれらが他
の割込コントローラ装置（“カスケードモード”
と呼ばれている）からの割込であるかのうに調べ
るようにプログラムされている。これは、
PRITC８００割込コントローラに３−ビツトフ
イールド（第８図のCAS０−CAS２）を出力さ
せ、このフイールドは従割込としてプログラムさ
れた各割込レベルに対して独自のものである。こ
れらの３つの出力はデコードされかつSCC２００
およびCIO４００ユニツトによつて要求される
別々の“割込肯定応答”として用いられる。これ
は、SCCおよびCIOチツプの割込ベクトル能力を
完全に利用している。

上述の３つのカスケード出力（第８図のカスケ
ードバツフア８１４から出力されるCAS０，
CAS１，CAS２）はまた、フオアプレーンFPに
ドライブされて他の外部割込制御チツプを使用さ
せ、したがつて割込の量を15タイプの割込に増大
させることができる。

マイクロプロセツサ１１０に対するフオアプレ
ーンインタフエース（第１図のFP２）：第１図に
おいて見られるように、ユーザインタフエイスプ
ロセツサ１００は、フオアプレーンコネクタFP
２に接続されたバツフアマイクロプロセツサイン
ターフエイスを設けている。このインターフエイ
スは、UIP１００を、このインターフエイスを介
してアプリケーシヨン従属ロジツクに接続させて
いる。必要なメモリ制御信号はすべて、拡張され
たメモリをもたらしているロジツクが実行され得
るように与えられている。UIP１００の外部の入
力−出力装置はまた接続され得る。これらは、入
力−出力ユニツトまたはUIP１００へメモリマツ
ピングされたユニツトであつてもよい。

各々の割込はUIPのプログラム可能な優先割込
コントローラPRITC８００によつて受取られる。
それ以上の割込は、UIP割込コントローラカスケ
ード出力（第８図の８１４のCAS０，１，２）
を用いる他のコントローラを加えることによつて
もたらされ得る。これは、８つに及ぶ割込信号の
拡張をもたらすことができる。非常に遅いアクセ
スタイムを伴う装置に対して、（マイクロプロセ
ツサ１１０から引出された）“入力可能”は、フ
オアプレーンFP２にもたらされ、これによりこ
れらのより遅い構成要素はマイクロプロセツサの
タイミングの制約に適合することができる。

マイクロプロセツサ１１０は、フオアプレーン
（第１図のFP２）のCTLバス上に存在する出力
信号HLDA／を有しているが；しかしながら、
入力信号HOLDは存在していない。これは、フ
オアプレーンFP２に接続されたアプリケーシヨ
ン従属ロジツクが、たとえばUIP RAMアレイ１
５０への直接メモリアクセスを実行することがで
きないということを意味している。さらに、フオ
アプレーン上でいくつかの信号をドライブするバ
ツフアは常に能動化されかつそれらはUIPマイク
ロプロセツサ１１０によつてもまたはフオアプレ
ーン（第１図のFP２）に装着されたアプリケー
シヨン従属ロジツクによつて不能化することがで
きない。

ユーザインターフエイスプロセツサ基板のフオ
アプレーンコネクタFP２にもたらされた信号の
グループが存在する。これらの信号において、方
向は、双方向に対してＢで示され；入力に対して
Ｉで示され；そして出力に対してＯで示される。
フオアプレーンコネクタ上の信号のリストは次の
とおりである： −マイクロプロセツサアドレスバス（20ビツト）
０ −マイクロプロセツサデータバス（16ビツト）Ｂ −割込コントローラカスケードバス（３ビツト）
０ −マイクロプロセツサ制御信号 BHE／−バイトハイ能動化 ０ RD／−読出ストローブ ０ WR／−書込ストローブ ０ Ｍ／IO−メモリ／IO ０ DT／Ｒ−データ伝送／受信 ０ ALE−アドレスラツチ能動化 ０ DEN／−データ能動化 ０ HLDA−保持肯定応答 ０ INT−割込（割込コントローラへの入力） Ｉ INTA／−割込肯定応答 ０ RDY−レデイ（待機能動化） Ｉ 第９図においてDLI／HDPコントローラのブ
ロツク図が示されている。“DLI”という用語は
“データリンクインターフエイス”を表わしてい
る一方で“HDP”という用語は“上位従属ポー
ト”を表わしている。

データリンクインターフエイス（DLI／HDP）
コントローラ：第１図のDLI／HDPコントロー
ラ１８０は、第９図に示されたブロツク構造によ
つてより詳細に示されている。

DLIコントローラは、“インターフエイス”を
提供しており、このインターフエイスは、“クリ
ア”および“自己テスト”開始ロジツクと、DLI
送信／受信レジスタ９２２と、バーストカウンタ
９１６と、バースト終了ロジツク９２６と、水平
パリテイワード（LPW）ジエネレータ９２３と、
垂直パリテイ発生および経路指定と、要求および
緊急要求ロジツクと、DLI／マイクロプロセツサ
通信ロジツクとから構成されている。

パリテイを伴う24ビツトステートマシン（９２
５および９００）は、これらのデータエレメント
から条件を受取りかつこれらのデータエレメント
を制御する。マイクロプロセツサ１１０はまた、
これらのエレメントの各部からステータスを受取
りかつこれらのエレメントの各部を制御してい
る。

第９図はまた、DLI／HDPインターフエイス
のブロツク図を示している。データバス９０９
は、制御ストア９１０と、HDPレジスタ９１１
と、DLPステータス送信／受信レジスタ９１２
と、DLP要求／アドレスロジツク９１３と、デ
ータラツチ９１４と、ホストポインタ９１５と、
バーストカウンタ９１６とを接続している。制御
ストア９１０は、条件セレクタ９１７へおよびパ
リテイチエツク回路９１８へ信号を与える出力を
有している。

データラツチ９１４は、DLI送信／受信レジス
タ９２２へのデータバス接続を有している。ホス
トポインタ９１５は、垂直パリテイジエネレータ
チエツカ９２３に接続されたRAM９２０にアド
レスを与えている。

マイクロプロセツサアドレスバス１１０ａは、
アドレスバツフア９１９およびデバイスデコーダ
９２１へ接続されている。

クリア／自己テスト開始： “クリア”および
“自己テスト”初期設定ロジツク（第１図の１１
２ａ）は、種々のタイプのクリア信号および自己
テスト信号がいつ要求されるかを検出している。
第１図（プログラマブルアレイロジツク）のクリ
ア／自己テストPAL１１２ｉによつて検出され
たクリア信号は以下のとおりである： LCLCLR…ローカルクリア MSTRCLR…主クリア SELCLR…選択クリア エーPUPCLR…パワーアツプクリア PSSCLG…経路選択モジユール発生クリア これらの信号はクリア自己テストPAL１１２
ｉよつて受取られかつラツチされ、さらに自己テ
ストPAL１１２ｉによつてマスク不能割込が発
生し、したがつてクリア状態が発生したことをマ
イクロプロセツサ１１０に知らせる。マイクロプ
ロセツサ１１０はその後、このPLA１１２ｉを
読出しかつどの状態が発生しかつその結果どのよ
うな処置をとるべきかを決定することができる。

クリア自己テストPAL１１２ｉはまた、マイ
クロプロセツサ１１０リセツト信号を制御する機
能を実行する。UIP１００は、以下の条件に対し
てリセツトしかつクリアする： () PUPCLR…パワーアツプクリア； () フオアプレーンパドルカード−装着された
プツシユ−ボタンクリア； () 選択クリアのジヤンパ選択可能オプシヨン
（SELCLR）； () 他のすべてのクリア信号は、８０８６マイ
クロプロセツサ（第１図の１１０）マスク不能
割込を発生する。

ダイナミツクRAMパリテイエラー信号がクリ
ア自己テストPAL１１２ａに組み入れられてい
る。これはまた、マスク不能割込を発生しかつマ
イクロプロセツサ１１０によつて読出されてクリ
ア信号またはパリテイエラーのいずれがNMI割
込を引き起こしたかを判断することができる。

DLI送信／受信レジスタ：第９図において、
DLI送信／受信レジスタ９１２および９２２は、
２つの2917A双方向レジスタ／ラツチにおいて実
現される。この1917Aは、901 Tho mpson
Place、P.O.Box 453、Sunny vale、Ca.94086に
住所を有するアドバンスト・マイクロ・デイバイ
シーズ・インコーポレーテツド（Advanced
Micro Devices、Inc.）によつて製造されたレジ
スタ／ラツチであり、2917Aユニツトは、アドバ
ンスト・マイクロ・デイバイシーズ・インコーポ
レーテツドによつて1981年に発行された“バイポ
ーラマイクロプロセツサロジツクおよびインター
フエイスデータブロツク（Bipolar
Microprocessor Logic and Interface Data
Book）”において説明されている。DLIステータ
スバス（第９図）上への“出力能動化”は、
“CONNECT”と呼ばれる信号および信号
“IOSND”によつて発生する。

この制御信号（CONNECTおよびIOSND）
は、要素ロジツク９１３において発生する。
CONNECTおよび“DLP要求”の組合わせは、
DLIバツフア９２２に対して“出力能動化”を発
生し、したがつて接続されたデータリンクプロセ
ツサDLPからDLIデータバス（第１Ｃ図および第
９図）上にデータをドライブする。マイクロプロ
セツサ１１０はまた、“DLP要求”を、“偽”に
セツトするとともに、“真”として送信すること
ができる。

DLIからデータを受信して受信レジスタ９２２
へ与える“ラツチ能動化”は、信号AF（同期
STIOL）によつて制御される。DLI送信レジス
タへのデータのクロツキングが、DLIステートマ
シン（９２５および９１０）によつて制御され
る。“PAL”の用語の使用は、“プログラマブル
アレイロジツク”を示すものである。

DLIバーストカウンタ９１６：第９図のバース
トカウンタ９１６は、８−ビツトアツプ−カウン
タとしてプログラムされたPALとして実現され
る。それは、マイクロプロセツサ１１０によつて
読出されかつロードされ、カウンタ−能動化が
DLIステートマシン９１０，９２５によつて発生
する。BUFFULとして指定されたオーバフロー
の用語はまた、カウンタがオーバフローするとき
に“バースト出力”を発生するバーストカウンタ
９１６によつて発生される。

バースト終了ロジツク９２６は、信号TERM
（終了）、信号BUFFUL（バーストカウンタの実
行）、および信号STIOL（ストローブＩ／Ｏレベ
ル）を使用する。これらの信号は、DLIステート
マシン９２５，９１０に条件入力を与えて、バー
ストフリツプ−フロツプ９２６をリセツトすると
ともにバーストモードを停止するために用いられ
る。

水平パリテイ発生／チエツク：パリテイチエツ
ク回路９１８は、２つのPAL９２３で実現され
る水平パリテイジエネレータを提供しており、こ
れらの２つのPALは、水平パリテイワードLPW
積算を実行するようにプログラムされている。デ
ータパイプライン化ラツチ手段は、内部DLIデー
タバス９０９（第９図の“DATA”）上のタイミ
ング要素と適合させるために用いられる２つのラ
ツチ９１４および９２３から構成されている。

第１図のマイクロプロセツサ１１０は、クリア
を制御しかつLPWジエネレータ９２３からの
NEQZEROステータスを検査する。DLIステート
マシン９１０，９２５は、水平パリテイワード
LPWジエネレータ９２３の積算および読出しを
制御する。“パイプライン化ラツチ能動化”９２
３はまた、DLIステートマシン９１０，９２５に
よつて制御される。

垂直パリテイ発生チエツク：垂直パリテイ発生
および経路指定は、カツド２×１トライステート
マルチプレクサ９２２を伴う２つの９−ビツトパ
リテイジエネレータによつて実行される。双方向
レジスタ／ラツチ（2917A）は、DLIデータバス
（第１図）上でパリテイビツトを送信しかつ受信
するために用いられる。

垂直パリテイは、マイクロプロセツサシステム
１１０からデユアルポートRAM９２０へ書込む
ときに発生しかつパリテイRAM９２０へ書込ま
れる。垂直パリテイは、DLIインターフエイス９
２２からデユアルポートRAM９２０へ書込むと
きに検査されかつ実際のDLIパリテイはパリテイ
RAM９２０へ書込まれる。

垂直パリテイは、DLI送信／受信レジスタ９２
２へ読出すときにパリテイRAMから読出され
る。フリツプ−フロツプは、パリテイチエツクの
結果をストアするために用いられかつ垂直パリテ
イエラーステータス信号（VPERR）をマイクロ
プロセツサ１１０へ発生するために用いられる。
VPERRは、マイクロプロセツサ１１０によつて
読出されるステータス入力である。

DLPに対する要求ロジツク： 要求および緊急要求ロジツクは、要求PAL９１
３において処理される。マイクロプロセツサ１１
０は、DLP要求信号の送信および除去を制御す
る。この要求は、DLI（第１Ｃ図）からの緊急要
求入力をモニタしてDLIバツクプレーン（第１Ｃ
図）上に他のデータリンクプロセツサからの緊急
要求が存在するときにUIP要求を除去させる。

信号IOSND（入力−出力送信）もまた、要求
PAL９１３によつて発生する。信号IOSNDは、
UIP１００がサービスを要求しかつ信号
CONNECTが“真”のときに自動的にセツトさ
れる。この状況は、UIP１００が記述子リンクを
第１Ｂ図のホストコンピエータ３０に戻すときに
発生する。この信号IOSNDはまた、マイクロプ
ロセツサ１１０によつてセツト可能である。

システム初期設定 第１Ａ図、第１Ｂ図、第１Ｃ図および第１Ｄ図
の引用は、ユーザインターフエイスプロセツサ
（UIP１００）のシステムネツトワーク接続と、
プロセツサインターフエイスカード４０、オペレ
ータのデイスプレイ端末１００ｔ、電源制御カー
ド５０および電源モジユール５０ｐ、モデム５０
ｍおよび遠隔サポートセンタ５０ｒ、などのシス
テムネツトワークにおける他のユニツトとの関係
とを示しており、これらの他のユニツトはすべて
第１Ａ図に示されている。

第１Ｂ図において、上位従属ポートHDP５０
０およひびＩ／Ｏサブシステム５００ｓおよび拡
張Ｉ／Ｏベース５００ｅに対するユーザインター
フエイスプロセツサ１００の関係が示され、主プ
ロセツサ３０、メモリバス３０ｍおよびメモリ制
御ユニツト３２およびメモリ記憶カード３４に対
する接続がさらに示されている。

第１Ｃ図はさらに、プロセツサインターフエイ
スカード４０、主ホストプロセツサ３０、メモリ
制御ユニツト３２および上位従属ポート５００に
対するユーザインターフエイスプロセツサ１００
の他の相互接続関係を示している。

第１Ｄ図は、プロセツサインターフエイスカー
ド４０および主ホストプロセツサ３０に関するユ
ーザインターフエイスプロセツサ１００のインタ
ーフエイス関係を示しさらに、デーリングプロセ
ツサ１００ｄのグループ、メインテナンスカード
１００ｍ、ローカル末端１００ｔおよび電源制御
カード５０および遠隔サポートリンク５０mrと
の関係を示している。

ユーザインターフエイスプロセツサ１００は、
システムネツトワークのオペレーシヨンおよびに
“初期設定”において重要な役を果たしている。

第１Ａ図、第１Ｂ図、第１Ｃ図、および第１Ｄ
図に示されたコンピユータネツトワークシステム
は、ほぼ３分間で“電源−オン”しかつ初期設定
するであろう。ハードウエアおよび特ソフトウエ
アが適正にシステム内に設立されたときに、“電
源−オン”シーケンス期間中にオペレータの介在
は要求されない。このシーケンスの動作機能およ
び発生するかもしれない例外的な条件を扱う方法
は以下に議論されている。

電源−オン： コンピユータキヤビネツトの上部左手の隅に電
源ボタンが配置されており、このボタンを押すこ
とによつて、システムの現在の状態に従つて、
“電源−オン”または“電源−オフ”シーケンス
のいずれかを開始させるであろう。“電源−オン”
ボタンは、電源を、キヤビネツト内に組み込まれ
たシステムの主プロセツサ３０へおよびデイスワ
−システムユニツトへ接続するであろう。電源−
オンシーケンスが良好に完了されるために少なく
とも１つの作動可能な組み入れられたデイスクが
存在することが要求される。

電源が良好に確立された後に、UIPメインテナ
ンスサブシステムは、“電源−アツプ”シーケン
スの次の段階を取扱うためにシステムネツトワー
クを制御するであろう。

コンピユータメインテナンスサブシステム自己テ
スト： コンピユータメインテナンスサブシステ
ムはまず、それ自身の処理エレメントおよびメモ
リが動作可能であるということを確認するために
“自己テスト”を実行するであろう。したがつて、
第１Ａ図におい、自己テスト手順は、マイクロプ
ロセツサ１１０、タイマ７００、メモリEPROM
１７０およびDRAM１５０、およびDLI／HDP
コントローラ１８０を確認するように発生するで
あろう。この自己テストは、わずか数秒間を必要
とするだけであり、もしも自己テストルーチンが
関係しているすべてのユニツトを良好に通過する
ならば、そのときはオペレータのデイスプレイ端
末コンソール１００ｔ（第１Ａ図）に“グリーテ
イング（greeting）”が表示されるであろう。

システム初期設定の開始：説明されたコンピユ
ータネツトワークにおいて、この初期設定は、ほ
ぼ３分間の時間を必要とするであろう。もしも
“読出し”が数秒以内にコンソールデイスプレイ
１００ｔ上に現われなければ、そのときはメイン
テナンスサブシステムは作動不能であり以下の問
題的に遭遇しているらしいということが示され
る： (a) 外部電源がコンソールキヤビネツトに供給さ
れていない。電源を回復しかつ“電源−オン”
ボタンを再度押すことが必要である。

(b) “自己テスト”手順が故障している。“電源
−オフ／電源−オン”ボタンを別の時に再度押
しことが必要である。ここで、ODTスクリー
ン１００ｔ上にグリーテイングを表示する繰返
される故障は、システムのハードウエアまたは
フアームウエアに問題があることを示してい
る。

(c) メインテナンスサブシステムからオペレータ
のコンソール１００ｔへの“接続”にいくつか
の問題点が存在している。ここで、オペレータ
の端末１００ｔは適正に電源が供給されかつ調
整されているということを認識しかつコンピユ
ータキヤビネツトから端末１００ｔへのケーブ
ルのプラグが確実に端末に差し込まれているこ
とをチエツクすることが必要である。このチエ
ツクがなされた後に、“電源−オフ／電源−オ
ン”ボタンを再度押すことが必要である。

メインテナンスサブシステムソフトイエアのロ
ーデイング：メインテナンスサブシステムは
BOOT CODEとして指定されたフアイルからそ
れ自身のソフトウエアをロードすることが必要で
あり、このコードは、第１Ｂ図の５ｄにおけるデ
ータリンクインターフエイスラインによつてユー
ザインターフエイスプロセツサ１００に接続され
る組み入れられたデイスク上に配置されている。

利用可能なBOOT CODEフアイルが存在しな
ければ、そのときは使用するために１つのフアイ
ルが作り出されなければならない。通常、このフ
アイルは数秒間でロードされた利用可能なそして
要求されたソフトウエアであり、その後オペレー
タは、コンソールデイスプレイ上に簡単に現われ
るメツセージを観察することによつてBOOT
CODEフアイルが見い出されたことを認識するこ
とができる。これらのメツセージは次のように現
われるであろう： BOOT−DLP ×× BOOT−UNIT ××× セクタ−アドレス ××××× BOOT−DLP、BOOT−ユニツトおよびセク
タ−アドレスに対して番号が現われるときに、し
たがつてBOOT CODEフアイルを含むユニツト
が選択される。

さらに、スクリーンの底部におけるステータス
ラインは、“メインテナンスソフトウエアのロー
デイング”を示すであろう。

BOOT CODEのロードの失敗：メインテナン
スソフトウエアのロードのどのような失敗もオペ
レータのデイスプレイスクリーン上に表示される
であろう。スクリーンの底部におけるステータス
ラインは失敗の原因を示しかつオペレータが何ら
かの処置を行なうことを要求するであろう。した
がつて、表示される故障の可能な原因は次のとお
りである： (a) BOOTユニツトが見い出されなかつた； (b) 入力ユニツト×××上でBOOT CODEフア
イルが見い出されなかつた。

(c) 入力ユニツト×××がレデイではなかつた。

この結果、オペレータは、有効なユニツト番号
を特定するように命じられるであろう。オペレー
タは次に、適当なユニツトが電源−アツプであり
かつ進行可能であるということを確認しなければ
ならず、その後オペレータは用いられるべきユニ
ツト番号をタイプインすることができる。メイン
テナンスＩ／Ｏ構成は、コンソール上で表示され
て、BOOT CODEフアイルを見い出しまたはア
クセスする最後の試みにおいて見い出されたユニ
ツトのセツトをオペレータに示すであろう。

もしも正しいユニツトがテーブルに現われなけ
れば、そのときは第１Ｂ図のＩ／Ｏサブシステム
５００ｓに問題があるように思われる。

もしもユニツトがテーブルに存在するが、
BOOT CODEフアイルが特定ユニツト上で見い
出されなければ、そのときはBOOT CODEフア
イルはその特定のユニツト上では決して作り出さ
れないように思われる。

他の可能性は、問題のデイスクが破損しており
または劣化しているということであり、オペレー
タはその後、そのようなデイスクが１つ存在する
ならばバツクアツプユニツトを特定すべきであ
り、さもなせれば説明されたコンピユータネツト
ワークシステムに与えられたBOOT CODEテー
プからソフトウエアをロードすべきである。

もしも“バツクアツプ”BOOTユニツトが存
在すれば、それは、試みるべき次のユニツトとし
て特定される。しかしながら、もしもBOOTユ
ニツトが見い出されなければ、そのときは、その
リストは既にサーチされてしまつているので、
Ｉ／Ｏ構成のテーブルに既に表示されたユニツト
の１つを試みることは有益ではない。予想される
BOOTユニツトが作動可能なことを確認し、も
しそうでなければ、BOOTユニツトを動作可能
な状態にもつて行くように処置することが必要で
あり、その後オペレータはユニツト番号を特定す
ることによつてそのオペレーシヨンを再度試みる
べきである。

BOOT CODEユニツトが配置されるがしかし
パリテイエラーがソフトウエアのローデイング期
間中に遭遇されるということも起こりうる。この
ような状況が発生するときに、オペレータは、他
のBOOTユニツトを特定するように命じられる
であろう。したがつて、バツクアツプユニツト
は、存在のかつ利用可能なものが存在すれば、特
定されるべきである。

もしもソフトウエアのローデイングがメインテ
ナンスサブシステムメモリにおけるエラーのため
に一貫して失敗するならば、システムは、“電源
−オン”シーケンスが良好に完了される前に故障
したエレメントを交換するようにサービスされな
ければならない。

メインテナンスサブシステムソフトウエアのテ
ープローデイング：メインテナンスソフトウエア
のテープローデイングのためのこの手順は、
BOOTユニツトの破滅的な損失（たとえば、ヘ
ツドの破損）の場合またはもしもコンピユータシ
ステムがそのBOOTユニツトを決して初期設定
しない場合にのみ必要である。

もしも、BOOTコードフアイルが利用可能で
なければ、メインテナンスサブシステムは“テー
プ−ロード”されなけれならばならい。この手順
は、メインテナンスサブシステムで見ることがで
きるテープユニツト上に最初にBOOT SODEテ
ープを装着しこの後このユニウトをBOOTユニ
ツトとして特定することにより実行される（オペ
レータのコンソール１００ｔ上のスクリーンはそ
の後オペレータがそれを特定するまで待機すべき
である）。

メインテナンスサブシステムはその後、デイス
クユニツトよりもむしろテープユニツトから作動
するであろう。テープユニツトは、後続のフアイ
ルを読出させるために初期設定シーケンスを通じ
て装着された状態に留まらなければならない。
MCP（主制御プログラム動作システム）は最終的
に活動しているときに、オペレータは、組み入れ
られたデイスク上でBOOT CODEフアイルを作
り出さなければならず、再度システムの“電源−
オフ／電源−オン”スイツチを始動しなければな
らない。“電源−オン”の次のおよびすべての後
続の使用はデイスク上でBOOT CODEフアイル
を見い出しかつ使用し、したがつてBOOT
CODEテープはその後取り外される。

システムマイクロコードのローデイング：次の
ステツプは、電源−オンシーケンスにおいて自動
的に実行される。このステツプは、BOOT
CODEフアイルからの（またはシステムがテープ
ロードされているかどうかに依存してテープか
ら）コンピユータシステムマイクロコードをロー
デイングすることである。

オペレータのスクリーンの底部における“ステ
ータスライン”はこの状態を示すであろう。この
ローデイングは、ほぼ30秒を要するであろう。

もしもローデイングが失敗すると、その理由
は、その後デイスプレイユニツト１００ｔのコン
ソールに示されるであろう。もしもこの失敗が
BOOTユニツト上のＩ／Ｏの問題によるもので
あれば、そのときはオペレータは、可能ならばバ
ツクアツプBOOTユニツトを特定することによ
つてシステムを再開すべきである。

もしもプロセツサ３０の制御ストア（システム
のマイクロコードがストアされるメモリ）におけ
るエラーのためにローデイングが失敗すれば、そ
のときは故障したエレメントはサービスされなけ
ればならない。

システムの信頼性テスト：システムのマイクロ
コードがロードされた後に、信頼性テストがコン
ピユータネツトワーク上で実行されるであろう。
このテストはそれぞれ約30秒を要し、プロセツサ
３０における制御ストアが適正にロードされてい
ることおよびシステムの処理エレメントが作動可
能であるということを示す。このシステムは主制
御プログロムをBOOT可能である。

動作システムの初期設定：この点で、メインテ
ナンスサブシステムは、電源−アツプシーケンス
において実行するために残されたもう１つのタス
クを有している。ここで、このタスクは、
“SYSTEM／UTILOADER”として指定された
プログラムをコンピユータシステムにロードしな
ければならない。このプログラムはBOOT
CODEフアイルからロードされ、さらにこれは約
30秒を要する。

SYSTEM／UTILOADERプログラムのロー
ドのどよのうな失敗も、BOOTユニツトに関す
るＩ／Ｏの問題またはいくつかのシステムの問題
によるものである。故障した場合に、問題点の原
因はオペレータのコンソール１００ｔ上に表示さ
れるであろう。その後、オペレータは、バツクア
ツプBOOTユニツト上で“電源−オン”シーケ
ンスを再開するかまたは故障したエレメントをサ
ービスするかのいずれかによつて適当な処置を行
なわなければならない。

メインテナンス原理 コンピユータシステムネツトワークにおける初
期設定およびメインテナンスに対する要求は類似
しているので、この類似性は、アクセスインター
フエイスハードウエアを共用することによつてコ
ストを特に有意義に減少させるために利用されて
いる。初期設定のためのおよびメインテナンスの
ためのハードウエアの共用は、局所的にまたは遠
隔的に故障を報告させかつ回路の小さな機能的な
セツトのみによつて初期設定を生じさせる。

この共用されたハードウエアの他の利点は、シ
ステムネツトワーク全体におけるサブシステムの
すべてに対する高度の可視性である。この直接的
な可視性は故障および故障の解決に対する優れた
分析をもたらしている。

コンピユータネツトワークシステムのための初
期設定およびメインテナンス機能のアクセスおよ
び実現可能性は、ユーザインターフエイスプロセ
ツサ１００の使用を通じてもたらされる。

ここに開示された特定のコンピユータネツトワ
ークシステムは以下の項目から構成されている： データカードおよび制御カードを含む主中央プ
ロセツサ； メモリ制御ユニツトMCU； 上位従属ポートHDP； データリンクプロセツサDLP。

基本的にこの開示されたコンピユータネツトワ
ークのメインテナンスおよび初期設定サブシステ
ムである“メインテナンスサブシステム”は、以
下の項目から構成されている： ユーザインターフエイスプロセツサ１００； プロセツサインターフエイスカードPIC； 電源制御カードPCC。

診断要求： 上述のコンピユータシステムネツトワークにお
いて診断ルーチンが発生するために、いくつかの
パラメータおよび要求が含まれている。これら
は： (a) すべての診断テストは局所的および遠隔的の
双方で実行されなければならない（そしてそれ
らは同じフオーマツトで現われかつ同じコマン
ドを受入れなければならない）； (b) 診断テストはどのようなシステムの故障も
“カード”レベルへまたは“カード”レベルに
おいて分離しなければならない； (c) 診断テストは、エンジニアリングデバツグを
サポートし、顧客の位置をサポートするため
に、そしてテストエンジニアリングのために使
用可能でなければならない。

初期定要求： 以下のエレメントは、開示されたコンピユータ
ネツトワークの初期設定のために必要である： (a) システムの初期設定は、局所的な位置およ
び／または遠隔的な位置のいずれかから実現可
能である； (b) システムの初期設定は、どのような種類のオ
ペレータの介在もなく、すなわち局所的な位置
におけるオペレータなしに可能であり得る； (c) 初期設定期間中の構造的な故障（相互接続お
よびラインの故障）は、マシーンの完全性に反
する検出がなされ得る前に検出され得る。

診断テストオペレーシヨン： このシステムに含まれる診断プログラムは、２
つの主要な機能を有しており、第１の機能はどの
良好に規定されたサブシスム上でも信頼性テスト
として機能することであり；第２の機能は信頼性
ルーチンによつて検出されたどの故障も特定のカ
ードユニツトの位置に分析することである。

自己テスト： マイクロプロセツサを有するすべてのサブシス
テムは自己テストを実行できなければならない。
マイクロプロセツサを有しないこれらのユニツト
のために、自己テストのための診断アクセスハー
ドウエアが各プリント回路基板上に設けられてい
る。自己テストは、情報を与えてプロセツサイン
ターフエイスカード４０を介してテストをドライ
ブするユーザインターフエイスプロセツソ１００
と接続することによつて実現される。

システムテスト： これらのテストは、システムレベルにおいてダ
イナミツクにテストするための手段をもとたらす
診断テストとして開発されている。このダイナミ
ツクテストは、プラセツサインターフエイスカー
ド４０のイベントアナライザとプラセツサインタ
ーフエイスカード４０のヒストリフアイルとを組
み入れている。

故障のタイプ： このシステムにおいて検出されるべき故障のタ
イプは、故障を検出するために要求されるテスト
のレベルと、故障を訂正するのに要求される熟練
のレベルと、故障が検出される時間とによつて分
類される。コンピユータシステムネツトワークに
おける検出のために４つの故障のタイプが考えら
れる。

故障タイプ：これらのタイプの故障は、電源
−アツプ失敗；コンソールユニツト（オペレータ
のデイスプレイ端末）上での無応答；または発生
する動作的な問題の解決の失敗などの 故障であ
る。ここで、容易に利用可能な診断プログラムで
はなく、または１つ以上の故障が存在している。
コアロジツク回路に故障が存在する可能性が高
い。このタイプの故障は、遠隔サービスセンサか
らの確認することはできない。

故障のタイプ： これらのタイプの故障は、ロジツクカードおよ
び故障を特定するコンソールメツセージが表示さ
れるときにシステムの初期設定時に検出される。
タイプの故障はまた、診断プログラムを実行し
ているときに検出され、ここで同一のコンソール
メツセージが表示される。

このタイプの故障の特徴は、構造的な故障…１
におけるスタツク（stuck）、Ｏにおけるスタツク
または短絡回路である。このタイプの問題の訂正
は単に、メインテナンスデイスプレイコンソール
上で求められるカードを交換することを要求して
いる。

故障のタイプ： タイプの故障は、メインテナンスログにおい
て報告された多数の装置の故障；初期設定するた
めの主制御プログラムMCPの故障；停止ーロー
ドによつてクリアされない連続的なダンプ；およ
び／または内部診断（Ｅ−モード診断）プログラ
ムを実行することによつて表示されるエラーメツ
セージによつて検出される。

このタイプの故障の特徴は：周辺装置の故障
またはメモリユニツトの故障であり；遠隔サービ
スセンタから確認することができる故障である。

このタイプの問題における訂正のための要素
は、周辺装置の調整またはロジツクカードの交換
またはこれらの双方を含んでいる。

故障のタイプ：このタイプの故障の例は、マ
シンチエツクによつて引き起こされるシステムダ
ンプ；または特定のイベントに関してデータを捕
獲するイベントトラツプである。

このタイプの故障の特徴は：データに従う故
障、継続的なハードウエアの故障またはソフトウ
エアの故障である。しかしながら、これらの故障
は、それらが遠隔サポートセントから認識され得
るものでなければならない。このタイプの問題
は、訂正に高度の熟練を要する。この問題は、実
行されているシステム状況においてまたはダンプ
の分析によつてのみ特定され得る。

テストレベル： 含まれている診断テストは、４つのレベルに分
割され、ここでその各々は特定の故障タイプを扱
うことを意図するものである。一般に、テストケ
ースの実行は、テストが完全に独立したロジツク
を扱いまたはカバーするために用いられなけれ
ば、先行しているテストケースの良好な実行に依
存する。各テストケースは、予めテストされてい
ないハードウエアの使用を排除するように構成さ
れている。

ベーシツクボードテストおよび自己テストレベル
１： このタイプのテストは、含まれるハードウエア
における構造上のおよび機能上の信頼性の最小限
のレベルを得るために用いられる。その目的は、
システム電源−アツプ期間中の初期設定経路を確
認して、デバツク期間中に信頼性テストとしてお
よびその後でテストとして機能することである。
これらのテストは、UIP（ベーシツクボードテス
ト）またはオンボードマイクロプロセツサステー
トマシン（自己テスト）のいずれか上で実行され
ている診断コードを用いる。

レベル１テストは、主中央プロセツサ３０、メ
モリ制御ユニツト３２、上位従属ポート５００、
およびプロセツサインターフエイスカード４０を
含むテストをカバーしており、これによりこれら
の４つのユニツトの各々には、ユーザインターフ
エイスプロセツサ１００によつてドライブされる
ベーシツクボーどテストが与えられる。

レベル１テストはまた、オンボードマイクロプ
ロセツサユニツトによつてドライブされる“自己
テスト″として規定される一定の他のユニツトを
もカバーしている。マイクロプロセツサを介して
自己テストが与えられるこれらのユニツトは、ユ
ーザインターフエイスプロセツサ１００、電源制
御カード５０、記憶モジユールデイスク−データ
リンクプロセツサ、プリンタテープ−データリン
グプロセツサおよびデータ通信データリンクプロ
セツサである。

マイクロ−コード化診断−レベル２： これらのテストは、制御された状況でサブモジ
ユール間の相互作用をテストすることよつて主フ
レームハードウエアにおけるより高いレベルの信
頼性を得るために用いられかつメモリサブユニツ
トの使用として使用される。これらのテストは
OHNEマイクロコードに書込まれかつ通常のク
ロツク速度（4MHz）で中央プロセツサ３０上で
実行され、ユーザインターフエイスプロセツサ１
００上で実行されているドライバは、テストケー
スの実行を制御しかつその結果をモニタする。こ
れらのレベル２テストは、以下の項目をかカバー
している： (a) 中央プリセツサ３０： (b) メモリ制御ユニツト３２およびメモリ記憶ボ
ード３４； (c) 上位従属ポート５００（第１Ｂ図）； (d) ユーザインターフエイスプロセツサ１００、
プロセツサインターフエイスカード４０および
電源制御カード５０を含むメインテナンスサブ
システム。

Ｅ−モード孤立診断−レベル３： Ｅ−モード孤立診断は、通常のシステムマイク
ロコードのトツプで実行されるNEWP（新しいプ
ログラミング信号）のコンパイルされたＥ−モー
ドプログラムである。この“Ｅ−モード”は、バ
ローススタツク構造を含んでおりかつ1983年10月
11日から14日のマイクロプログラミングに関する
第16回年次研究集会の議事録においてACM（計算
機協会（Association for Computing
Machinery））によつて発行された、G.Wagner
およびJ.W.Manieによる“Ｅ−マシンワークベン
チ（An Ｅ−Machine Workbench）”と題され
た論文において説明されている。それらは、以下
のテストのために構成することによつて主フレー
ムハードウエアにおいてより高いレベルの信頼性
を得るために用いられる； (a) 制御されたＥ−モード状態におけるサブモジ
ユールの間の相互作用； (b) マイクロコードおよびハードウエア間の相互
作用； (c) より低いレベルのテストにおいてカバーされ
ないシステムおよびＩ／Ｏインターフエイス。

これらのレベル３のテストは、２つのグルー
プ、すなわちプロセツサグループおよびＩ／Ｏグ
ループに分割される。

プロセツサグループのテストは、主制御プログ
ラムの複雑性が含まれていない状況においてＥ−
モードオペレーシヨンをテストするように設計さ
れている。単独で、対になつておよび３重でオペ
レーシヨンを実行する標準的なテストケースが提
供されている。技術者が主制御プロセツサ状況か
ら誤つたコードを取出すのを可能にするためにパ
ツチNEWBコンパイラを用いてテストケースを
発生し、かつ診断を補助するために、この特定の
プログラムにもたらされている広範囲のデバツク
特徴を用いるとともに、“イベントおよびヒスト
リロジツク”のコンピユータネツトワークの特徴
を用いて診断状況において実行するためのオプシ
ヨンが存在している。

Ｉ／Ｏグループは、Ｅ−モードから、プロセツ
サ３０および上位従属ポート５００マイクロコー
ド−ハードウエア、メツセージレベルインターフ
エイス／データリンクインターフエイス
（MLI／DLI）、およびデータリンクプロセツサを
介して周辺装置自体に至る完全な経路をテストす
るように設計された診断装置である。これは、比
較的簡単な制御された状況にあり、この状況は、
イベントおよびヒストリロジツクと、それらのプ
ログラムの広範囲なデバツグ特徴とを用いること
ができる。

相互作用テスト−レベル４： レベル４テストは、“システム状況”において
のみ発生する故障を発見するために用いられる。
コンピユータメインフレーム３０が適正な機能し
ていることが確認された後に、主制御プログラム
は、主制御プログラム状況における問題をさらに
診断するために相互作用テスト（PTDおよび
SYSTESTS）をドライブすることができる。さ
らに、イベントおよびヒストリロジツクはまた、
システムの実行期間中にまたはアプリケーシヨン
ソフトウエアの実行期間中にのみ発生する故障を
とらえるために用いることができる。

診断の分析およびエラーの処理： エラーが発生したときに、診断システムは、ど
の基板が誤動作しているかを示す“エラーメツセ
ージ”を与えるであろう。

ベーシツクボードまたは相互作用レベルにおい
て、ハードウエアは、別々に構成されたブロツク
でテストされ、１つのブロツクのテストは先行す
るブロツクの良好なテストの完了に依存してい
る。したがつて、診断テストは、テスト下のモジ
ユール内のエラーの発生時に終了するが、しかし
診断テストは、１つ以上のモジユールに潜在的に
影響可能なＭ−バスまたは制御バスのようなエリ
アにおける故障をさらに診断するためにテストが
前のテストに従属しないならば、他方のモジユー
ル上でテストを実行し続けるであろう。

回復可能なエラーの発生時に、たとえば、パタ
ーン感度テストにおけるデータの誤つた比較の時
に、診断テストは、エラーが発生したときにエラ
ーに関連する情報をすべて記録しかつ完了するま
で継続するであろう。

診断の格付け： 診断は、DDRIVE（テストケースを発生するた
めのプログラム）によつて発生することができる
故障のリストに対して実行することによつて格付
けされる。診断テストによつて検出された故障の
数は、必要なテストの割合を決定するために用い
ることができる。

メインテナンスインターフエイス： ６つのメインテナンスインターフエイスが以下
に議論されるであろう： (a) TEST RUNNER−メインテナンスソフト
ウエアへインターフエイスされる； (b) コンピユータシステムメインフレーム診断イ
ンターフエイス； (c) コンピユータシステムＩ／Ｏ診断インターフ
エイス； (d) メインテナンス端末およびオペレータのデイ
スプレイ端末機能； (e) データリンクインターフエイス（DLI）イン
ターフエイス； (d) ユーザインターフエイスプロセツサ診断能
力。

メインテナンスソフトウエアへのTEST
RUNNERインターフエイス 統一されたアプローチ、すなわち診断へのイン
ターフエイスをもたらすために、“TEST
RUNNER”と呼ばれる実行プログラムは、オフ
ライン診断のすべての実行、インターフエイスお
よびエラー記録を制御するであろう。このTEST
RUNNERは、簡単なメニユーでドライブされた
プログラムであり、このプログラムは、ボードレ
ベルにおいて故障の明白な詳細を与えかつ交換さ
れ得るユニツトに対する問題解決の全体的なメイ
ンテナンス原理を完成するように設計されてい
る。

TEST RUNNERのための２つのモードのオ
ペレーシヨンが存在している。最初に、“自動モ
ード”は、システムの初期設定シーケンス期間中
に含まれかつ診断のサブセツトを実行する。この
モードの期間中に検出されたどの臨界的な故障も
システムを自動から外して手動初期設定モードに
入れ、ここで診断は問題を確認しまたはさらに分
離するように実行され得る。検出されたどのよう
な非臨界的故障（たとえば、初期設定のために要
求されないモジユールまたはデータリンクプロセ
ツサ以外のメモリモジユール）は、オペレータに
フラグされるが、初期設定を継続させるであろ
う。

第２に、MANUALまたはINTERACTIVE
MODEが存在する。このモードは、システムの
初期設定期間中に入ることができ、または自動モ
ード期間中の臨界的な故障の結果として入るであ
ろう。このモードは、どの診断が実行されるべき
かを指定させかつシステムの状態をとらえおよ
び／または検査するためにハードウエアノソフト
ウエアのスクリーンおよびイベント／ヒストリロ
ジツクを使用させている。

コンピユータシステムメインフレーム診断インタ
ーフエイス： 主プロセツサ３０、メモリ制御ユニツト３２お
よび上位従属ポート５００に対する診断テスト
は、ユーザインターフエイスプロセツサ１００か
ら開始させられる。ここで、ユーザインターフエ
イスプロセツサは、次のように機能する： (a) コンピユータシステムネツトワークを始動さ
せる； (b) コンピユータシステムネツトワークへのオン
サイトおよび遠隔サービスアクセスを提供す
る。これは、主制御プロセツサ３０へのインタ
ーフエイスと、シフトチエーンのコンピユータ
ネツトワークシステムへの操作と、コンピユー
タシステムネツトワークを停止させるためのシ
ステムクロツクおよびイベント分析の制御とを
含んでいる； (c) コンピユータシステムからの制御ストアパリ
テイおよび超停止割込のようなリアルタイム割
込に応答する； (d) コンピユータシステムネツトワークからソフ
トウエア（ソフトフロントパネル）を供給す
る。

ユーザインターフエイスプロセツサハードウエ
アおよびその機能性は、明細書の第１図ないし第
９図に関連して議論されている。

コンピユータシステム入力／出力診断インターフ
エイス： ユーザインターフエイスプロセツサ１００は、
制限された入力／出力能力を有するプロセツサで
ある。UIP１００は、データリンクインターフエ
イスを介してシステムに構成された周辺装置と通
信することができる。電源制御カード４０を介し
るユーザインターフエイスプロセツサ１００は、
第１Ａ図において５０ｒとして示された遠隔サポ
ートセンタへのリンクを提供している。これは遠
隔診断機能を許容している。

ユーザインターフエイスプロセツサ１００はま
た、メインテナンスのためのおよビ作動的デイス
プレイ端末１００ｔの機能のためのローカル端末
へのリンクを提供している。さらに、ユーザイン
ターフエイスプロセツサ１００は、バロースダイ
レクトインターフエイス（第１Ｂ図および第１Ｄ
図に示されたBDI）を介してテストバス機能を提
供している。

UIP１００は、システムメインテナンスを提供
し、オペレータのマイクロコードをRAMにロー
ドし、診断を実行し、遠隔メインテナンスを能動
化しかつ停止−ロードを提供するために、周辺装
置と通信する能力を有している。これを実行する
ソフトウエアプログラムは、周辺装置上に存在し
ており、これらの周辺装置のデータリンクプロセ
ツサは、データリンクインターフエイス上で接続
されている（すなわち、ユーザインターフエイス
プロセツサ１００によつて用いられるシステムメ
インテナンスプログラム）。

メインテナンス端末およびオペレータのデイスプ
レイ端末機能： UPIは、TDIリンク（端末直接インターフエイ
ス）を介して端末と通信している。これらの端末
は、コンピユータシステムネツトワークに別々の
ウインドーを提供している。システムが“メイン
テナンスモード”にありかつ端末がメインテナン
スデイスプレイ端末（MDT）であるときに１つ
のウインドーが生じる。このモードにおいて、ユ
ーザは、状態をアクセスし、システムの診断を実
行し、他のローレベルの機能を実行してもよい。
システムが主制御プログラム（MCP）制御下に
あるときに他のウインドーが発生する。この端末
はその後、ODTまたはオペレータのデイスプレ
イ端末である。UIP１００は、システムに対する
オペレータデイスプレイ端末−データリンクプロ
セツサの機能を提供している。２つに及ぶオペレ
ータデイスプレイ端末はどのような１つのコンピ
ユータシステムネツトワークにおいて構成されて
もよい。

データリンクインターフエイス： UIP１００は、第１Ｂ図、第１Ｃ図および第１
Ｄ図に示されたデータリンクインターフエイスを
介してデータリンクプロセツサと通信することが
できる。データリンクプロセツサに対して、UIP
１００コマンドは、第１Ｃ図および第１Ｂ図の上
位従属ポート５００によつて送られたコマンドの
ようなものであり、すなわちユーザインターフエ
イスプロセツサ１００は、データリンクインター
フエイス上に接続された装置を制御する能力を有
している。

データリンクインターフエイス上のデータリン
クプロセツサに対して８個の利用可能なアドレス
（Ｏ−７）が存在する。UIP１００は、データリ
ンクインターフエイス上で第１のアドレス（０）
を占有する。プリンタテープ−データリンクプセ
ツサは、１−カードデータリングプロセツサであ
りかつ２つのタイプの周辺装置と通信する２つの
データリンクプロセツサとして論理的に考えられ
ているので、１つのスロツトを占有している。

SMD−DLP（記憶モジユールデイスク−データ
リンクプロセツサ）は、データリンクインターフ
エイス上で第４のアドレスを占有している。これ
は、４つのアドレスを拡張のために利用可能な状
態に残している。

ユーザインターフエイスプロセツサ１００は、
データリンクプロセツサにＩ／Ｏ記述子を送信し
かつデータリンクプロセツサからＩ／Ｏ結果記述
子を受信することによつて周辺装置と通信するこ
とができる。

システムの構成を決定するために、UIP１００
は、データリンクインターフエイス上で周辺装置
にテストＩ／Ｏオペレーシヨンを送信する。この
情報から、データリンクインターフエイス構成テ
ーブルが構成され得る。

ここに開示されたコンピユータシステムネツト
ワークは、いくつかのUIO（汎用入力出力）ベー
スを有ていていてもよい。１つのベースは、デー
タリンクインターフエイス上のデータリンクプロ
セツサおよび周辺装置のすべてを含んでいる。個
別的なベースはまた、第１Ｂ図および第１Ｃ図に
示されるように、HDP５００上でメツセージレ
ベルインターフエイス（MLI）ポート上で構成
されてもよい。

UIP１００は、メツセージレベルインターフエ
イス上の周辺装置とは直接通信することはできな
い。したがつて、診断および他のメインテナンス
機能を実行するためにUIP１００によつて用いら
れるソフトウエアプログラムおよびフアイルは、
そのデータリンクプロセツサがデータリンクイン
ターフエイス上にある周辺装置上に存在しなけれ
ばならない。

説明されたコンピユータシステムネツトワーク
の電源−アツプは、いくつかの特定の場合を除い
て、一般的にオペレータの介在を要求しないイベ
ントの自動シーケンスである。もしも故障経路が
機能的でなければ（たとえば、システムデイスク
が作動的でなければ）、そのときはシステムを停
止させる他の手段が設けられる。オペレータの介
在を要求するいくつかのオペシヨンは以下のとお
りである： (a) Ｅ−モードプログラム（ローダと呼ばれる）
をローデイングすることを必要とするコールド
スタートまたはクールスタートを実行するため
に必要とされたオペレータの介在； (b) メツセージリンクインターフエイス上でＩ／
Ｏシステムの構成を決定するためにオペレータ
の介在が要求される。…これはまた、
Utiloaderと呼ばれるＥ−モードプログラムの
ローデイングを必要としている； (c) 省略停止ロードユニツトではない停止−ロー
ドユニツトを用いる…これは、他のオペレータ
のマイクロコードのローテイングを実行すると
きにオペレータの介在を必要とする。

Utiloaderおよびローダの双方は、データリ
ンクインターフエイスに接続された周辺装置上
に存在しなければならないということに注意す
べきである。

ユーザインターフエイスプロセツサ診断能力： UIP１００は、Ｉ／Ｏサブシステムのためのい
くつかの診断能力を備えている。UIP１００は、
データリンクインターフエイス上の構成を決定し
て、基本的なインターフエイステストを実行する
ことができる。さらに、UIP１００は、記憶モジ
ユールデイスクおよびプリンターテープデータリ
ンクプロセツサ上で自己テストを開始することが
できる。

最後に、UIPは、バロース直接インターフエイ
ス（BDI）、すなわちテストバス機能を介してシ
ステム構成の部分である他のデータリンクプロセ
ツサ上でテストを実行する。

UIP１００（PCC４０を介する）はまた、遠隔
診断のために遠隔サポートセンタ５０ｒにリンク
を提供している。

ユーザインターフエイスプロセツサおよびその
メインテナンスシステムの好ましい実施例が説明
されたが、特許請求の範囲によつて規定されるこ
の開示の概念の中で他の同等の実施例が発展され
てもよい。

【図面の簡単な説明】

第１−１図および第１−２図は、メインテナン
スシステムネツトワークに用いられるユーザイン
ターフエイスプロセツサのブロツク図である。第
１図は、第１−１図および第１−２図の関係を示
す図である。第１−３図、第１−４図、第１−５
図および第１−＋図は、ユーザインターフエイス
プロセツモジユールがシステムネツトワークの他
のエレメントにどのように接続してメインテナン
スサブシステムを提供しているかを示すシステム
およびネツトワークの図である。第２図は、ユー
ザインターフエイスプロセツサの直列通信コント
ローラエレメントのブロツク図である。第３Ａ図
および第３Ｂ図は、直列通信コントローラに含ま
れるデータ経路を示すブロツク図である。第３図
は、第３Ａ図および第３Ｂ図の関係を示す図であ
る。第４図は、ユーザイターフエイスプロセツサ
の通信入力／出力ユニツトエレメントのブロツク
図である。第５図は、通信入力／出力ユニツトの
ポートを示すブロツク図である。第６図は、ポー
トＣとして指定された通信入力／出力ポートのブ
ロツク図である。第７図は、第４図の通信入力／
出力ユニツトのカウンタタイマのブロツク図であ
る。第８図は、ユーザインターフエイスプロセツ
サの優先割込コントローラ（PRITC）のブロツ
ク図である。第９Ａ図および第９Ｂ図は、データ
リンクインターフエイス／上位従属ポートとして
指定されたユニツトのブロツク図である。第９図
は、第９Ａ図および第９Ｂ図の関係を示す図であ
る。 図において、３０は主プロセツサ、３２はメモ
リ制御ユニツト、３４は主メモリ、４０はプロセ
ツサイターフエイスカード、５０は電源制御カー
ド、１００はユーザインターフエイスプロセツ
サ、１１０はマイクロプロセツサ、１２０は周辺
インターフエイス、１８０はDLI／HDPコント
ローラ、５００は上位従属ポートを示す。

Claims (1)

1. 【特許請求の範囲】 １ データリンクプロセツサ（Ｉ／Ｏコントロー
   ラ）を介して周辺ユニツトに接続されたホストコ
   ンピユータおよびＩ／Ｏサブシステムを有するコ
   ンピユータネツトワークにおいてオペレーシヨン
   をサポートしかつ維持するユーザインターフエイ
   スプロセツサであつて、 (a) マイクロプロセツササブシステムを備え、前
   記マイクロプロセツササブシステムは、 (a1) 命令およびデータ転送オペレーシヨンを実
   行するマイクロプロセツサ手段を含み、前記
   マイクロプロセツサ手段は、メモリ手段と、
   複数の直列通信コントローラと、複数のＩ／
   Ｏポート手段と、プログラム可能な優先割込
   コントローラとに接続され、 (a2) 前記メモリ手段は、 (a2a) フアームウエア命令データをストアする
   PROMメモリ手段と、 (a2b) 初期設定およびメインテナンスルーチン
   を実行するコードを一時的に記憶するため
   のRAMメモリ手段とを含み、 (a3) 前記複数の直列通信コントローラは、外部
   ユニツトの第１の組へのデータ通信ラインに
   直列データチヤネルを提供し、 (a4) 前記複数のＩ／Ｏポート手段は、外部ユニ
   ツトの第２の組への双方向並列データ転送接
   続のためのものであり、 (a5) 前記マイクロプロセツサ手段に接続されて
   前記直列通信コントローラおよび前記Ｉ／Ｏ
   ポート手段から割込信号を受信しかつ優先順
   位を与えるプログラム可能な優先割込コント
   ローラ手段をさらに含み、前記プログラム可
   能な優先割込コントローラ手段は、 (a5a) 前記マイクロプロセツサ手段にベクトル
   データ信号を出力してサービスルーチンを
   選択する手段を有し、 (a6) 前記マイクロプロセツサ手段から命令デー
   タを受取りかつ前記優先割込コントローラ手
   段に時間−間隔信号を供給する複数のプログ
   ラム可能な間隔タイマをさらに含み、 (b) 前記マイクロプロセツサ手段と、前記直列通
   信コントローラと、前記Ｉ／Ｏポート手段と、
   前記優先割込コントローラ手段とに接続された
   二重機能コントローラをさらに備え、前記二重
   機能コントローラは、データ転送のためのイン
   ターフエイスを提供しかつ (b1) 前記データリンクプロセツサへのデータリ
   ンク転送インターフエイスとして転送オペレ
   ーシヨンを実行する手段と、 (b2) 前記ホストコンピユータへのメツセージレ
   ベルインターフエイスとしてデータ転送オペ
   レーシヨンを実行する手段とを含む、ユーザ
   インターフエイスプロセツサ。 ２ 前記直列通信コントローラの各々は、同期お
   よび非同期プロトコルの双方で動作可能な、２つ
   の独立した、直列の、全二重データ−通信チヤネ
   ルを提供している、特許請求の範囲第１項記載の
   ユーザインターフエイスプロセツサ。 ３ 前記直列通信コントローラの各々は、前記優
   先割込コントローラ手段からの優先順位信号に従
   つて従割込制御装置として動作する、特許請求の
   範囲第１項記載のユーザインターフエイスプロセ
   ツサ。 ４ 前記直列通信コントローラの各々は、 (a) トランスミツタセクシヨン手段を含み、前記
   トランスミツタセクシヨン手段は、 (a1) バイト向きモードで同期キヤラクタをプロ
   グラムする手段と、 (a2) 単一同期モードに対して６ビツトまたは８
   ビツトからなる同期キヤラクタをプログラム
   する手段と、 (a3) 双同期モードで15ビツトからなる同期キヤ
   ラクタをプログラムする手段と、 (a4) 非同期データ伝送のためにプログラムする
   手段とを含む、特許請求の範囲第１項記載の
   ユーザインターフエイスプロセツサ。 ５ 前記直列通信コントローラの各々は、 (a) レシーバセクシヨン手段を含み、前記レシー
   バセクシヨン手段は、 (a1) 非同期／同期モードで少なくとも３バイト
   の入つてくるデータをバツフアするレジスタ
   手段と、 (a2) 同期モードで少なくとも３ビツトの直列デ
   ータを遅延させる手段とを含む、特許請求の
   範囲第４項記載のユーザインターフエイスプ
   ロセツサ。 ６ 前記レシーバセクシヨン手段は、 (a) プログラムされたビツトまたはバイトパター
   ンとマツチする入つてくるビツトまたはバイト
   パターンをサーチしかつ検出し、さらに同期信
   号を確立する手段を含む、特許請求の範囲第５
   項記載のユーザインターフエイスプロセツサ。 ７ 前記マイクロプロセツサ手段は、前記直列通
   信コントローラの各々をセツトしてポーリングモ
   ードまたは割込モードで動作することができ、前
   記マイクロプロセツサ手段は、 (a) 前記直列通信コントローラが受信−データま
   たは伝送−データオペレーシヨンを要求してい
   るかどうかを判断しかつ割込なしで前記データ
   転送オペレーシヨンを実行するポーリング手段
   と、 (b) 割込信号によつて直列通信コントローラにお
   いて受信または伝送オペレーシヨンがいつ要求
   されたかを判断する手段とを含む、特許請求の
   範囲第１項記載のユーザインターフエイスプロ
   セツサ。 ８ 前記Ｉ／Ｏポート手段の各々は、 (a) 前記外部ユニツトの第２の組にハンドシエイ
   クデータ転送オペレーシヨンをもたらす２つの
   ８−ビツト並列汎用ポートと、 (b) 前記２つの８−ビツト汎用ポートの各々にハ
   ンドシエイクラインをもたらす１つの４−ビツ
   ト並列専用ポートとを含む、特許請求の範囲第
   １項記載のユーザインターフエイスプロセツ
   サ。 ９ 前記Ｉ／Ｏポート手段の各々は、 (a) 入つてくるデータパターンが予めプログラム
   されたパターンとマツチするときを検出する手
   段と、 (b) 前記マツチが発生したときに前記マイクロプ
   ロセツサ手段に割込を信号で知らせる手段と、 (c) 前記直列通信コントローラが受信データまた
   は伝送データオペレーシヨンを要求しているか
   どうかを判断しかつ割込なしで前記データ転送
   オペレーシヨンを実行するポーリング手段と、 (d) 割込手段によつて前記通信コントローラにお
   いて受信または伝送オペレーシヨンがいつ要求
   されたかを判断する手段とを含む、特許請求の
   範囲第８項記載のユーザインターフエイスプロ
   セツサ。 １０ 前記プログラム可能な優先割込コントロー
   ラ手段は、 (a) 前記直列通信コントローラの各々から割込信
   号を受信する手段と、 (b) 前記Ｉ／Ｏポート手段の各々から割込信号を
   受信する手段と、 (c) 前記プログラム可能な間隔タイマの各々から
   割込信号を受信する手段と、 (d) 前記二重機能コントローラから割込信号を受
   信する手段とを含む、特許請求の範囲第１項記
   載のユーザインターフエイスプロセツサ。 １１ 前記二重機能コントローラは、 (a) 外部ユニツトの前記第１の組および第２の組
   へのデータのブロツクのバーストモードデータ
   転送を実行する手段を含む、特許請求の範囲第
   １項記載のユーザインターフエイスプロセツ
   サ。 １２ 前記二重機能コントローラは、 (a) 前記データリンクプロセツサへ／前記データ
   リンクプロセツサからのデータ転送を実行する
   手段を含む、特許請求の範囲第１項記載のユー
   ザインターフエイスプロセツサ。 １３ (a) 前記主ホストコンピユータ／前記主ホ
   ストコンピユータからのデータ転送のための手
   段を含むバツフアされたインターフエイス手段
   をさらに備えた、特許請求の範囲第１項記載の
   ユーザインターフエイスプロセツサ。