JPH0442698B2 - - Google Patents

Description

請求の範囲 １ ホストコンピユータと複数のテープ周辺装置
及び１つのプリンタ周辺装置との間でのデータ転
送を統御するための、データリンクプロセサと称
される周辺装置コントローラであつて、該周辺装
置コントローラは、 (a) 前記ホストコンピユータとマスタマイクロプ
ロセサ手段との間のデータパスを提供し、前記
ホストコンピユータと前記マスタマイクロプロ
セサ手段との間でのデータ転送を制御するデー
タリンクインタフエース（DLI）手段を有し、 該DLI手段は： （a1） 前記ホストコンピユータと前記DLI手
段との間でのデータ転送を制御するための
DLIスレーブコントローラを含み、該DLIス
レーブコントローラは前記マスタマイクロプ
ロセサ手段の統御の下で動作し； (b) 前記マスタマイクロプロセサ手段は前記デー
タリンクインタフエース手段と、テープインタ
フエース手段及びプリンタインタフエース手段
との間でのデータ転送を制御し、更に前記マス
タマイクロプロセサ手段は； （b1） 前記プリンタインタフエース手段及
び前記テープインタフエース手段からのデー
タ転送要求に応答してデータ転送動作を実行
するためのDMAコントローラを有し、 (c) 前記プリンタインタフエース手段はプリンタ
周辺装置に接続され、更に： （c1） 前記マスタマイクロプロセサ手段の指
令の下で動作し、前記プリンタ周辺装置と前
記プリンタインタフエース手段との間でのデ
ータ転送を制御するためのプリンタスレーブ
インタフエースコントローラと； （c2） 前記マスタマイクロプロセサ手段と前
記DMAコントローラに対して、データ転送
動作の開始のための要求信号を発する手段と
を有し、 (d) 前記テープインタフエース手段は、複数のテ
ープ周辺装置に接続され、 （d1） 前記マスタマイクロプロセサ手段の
指令の下で動作し、選択されたテープ周辺装
置と前記テープインタフエース手段との間で
のデータ転送を制御するためのテープスレー
ブインタフエースコントローラと； （d2） 前記マスタマイクロプロセサ手段と
前記DMAコントローラに対して、データ転
送動作開始のための要求信号を発する手段と
を有する； 事を特徴とする周辺装置コントローラ。

２ 前記データリンクインタフエース手段は： (a) 前記ホストコンピユータと前記プリンタ及び
前記テープ周辺装置との間で転送されているデ
ータを一時的に格納するバツフアメモリ手段
と； (b) 前記マスタマイクロプロセサ手段の指令の下
で、前記ホストコンピユータからのデータ転送
要求を前記マスタマイクロプロセサ手段からの
データ転送要求と同期して、前記バツフアメモ
リ手段へのアクセス制御が前記DLIスレーブコ
ントローラ手段によつて制御されるか又は前記
マスタマイクロプロセサ手段によつて制御され
るかを選択するためのデユアルポートメモリコ
ントロール手段に制御信号を送るように、動作
するデータリンクインタフエース（DLI）スレ
ーブーコントローラ手段とを； 有し、 (c) 前記デユアルポートメモリコントロール手段
は前記バツフアメモリ手段へのアクセスを制御
する； 事を特徴とする事を特徴とする特許請求の範囲第
１項記載の周辺装置コントローラ。

３ 前記データリンクインタフエース手段は、 (a) 前記DLI−DMA手段による前記バツフアメ
モリ手段へのデータアクセスを可能にし、前記
バツフアメモリ手段にアドレス情報を提供し、
前記バツフアメモリ手段内へ、又はバツフアメ
モリ手段から転送されるデータワード数を一定
に保つために、前記データリンクインタフエー
ススレーブコントローラ手段によつて命令され
るところのDLI−ダイレクトメモリアクセス
（DMA）手段を有し、 (b) 前記デユアルポートコントロール手段は、前
記マスタマイクロプロセサ手段及びデータリン
クインタフエースダイレクトメモリアクセス
（DLI−DMA）手段からの制御信号を受け、前
記デユアルポートコントロール手段は前記マス
タマイクロプロセサ手段と前記DLI−DMA手
段との間で前記バツフアメモリ手段のアクセス
制御を交互にするように動作する； 事を特徴する請求の範囲第２項記載の周辺装置コ
ントローラ。

４(a) 前記マスタマイクロプロセサ手段とDMA
切替え手段との間にある第１と第２のコントロ
ールラインチヤネルとDMA切替手段とを有
し、 (b) 前記DMA切替手段は、前記第１と第２のコ
ントロールラインチヤネルを介してコントロー
ルデータを受け、更に、 （b1） いつデータ転送オペレーシヨンが終
了したかを検知する手段と； （b2） コントロールデータを自動的に、コ
ントロールラインチヤネルの使用している方
から、他方のコントロールラインチヤネルへ
切り替える手段を含み； (c) 前記マスタマイクロプロセサ手段内の前記
DMAコントローラはデータ転送オペレーシヨ
ン動作がちようど終了した事を示す信号を前記
DMA切替手段に向けて発生する； 事を特徴とする請求範囲第３項に記載の周辺装置
コントローラ。

５(a) 前記マスタマイクロプロセサ手段からのコ
ントロールデータを第１のコントロールチヤネ
ルから第２のコントロールチヤネルに自動的に
切替えるためのDMA切替手段と； (b) 前記マスタマイクロプロセサ手段から前記
DMA切替手段までの第１と第２のコントロー
ルデータチヤネル； とを有し、データブロツクの転送サイクルの後
毎に、前記DMA切替手段はコントロールデー
タの送出を前記第１のチヤネルから前記第２の
チヤネル及びその逆へと切替える； 事を特徴とする請求の範囲第３項記載の周辺装置
コントローラ。

６ データリンクプロセサと称し、ホストコンピ
ユータと複数のテープ周辺装置との間でデータ転
送オペレーシヨンを制御する周辺装置コントロー
ラであつて、該周辺装置コントローラは、 (a) 複数のスレーブコントローラ手段を制御
し、； （b1） テープインタフエース手段にコント
ロールデータを送出するための第１と第２の
出力コントロールデータチヤネルを有するマ
スタマイクロプロセサ手段と； (b) 前記ホストコンピユータを前記周辺装置コン
トローラに接続するためのデータリンクインタ
フエース（DLI）手段； とを含み、 該DLI手段は、 （b1） 前記コンピユータとバツフアメモリ
手段との間のデータ転送オペレーシヨンを制
御するためのデータリンクインタフエース
（DLI）スレーブコントローラ手段を有し； （b2） 前記バツフアメモリ手段は、前記マ
スタマイクロプロセサ手段と前記データリン
クインタフエース（DLI）スレーブコントロ
ーラ手段によつて交互にアクセスされ、前記
バツフアメモリ手段は、DLIデータバスを介
して前記ホストコンピユータに、そしてマス
タマイクロプロセサデータバスを介してテー
プインタフエース手段に夫々接続されてお
り、 （b3） 前記DLIデータバスは前記ホストコン
ピユータを前記DLIインタフエース手段を介
して前記バツフアメモリ手段に接続してお
り； （b4） 前記マスタマイクロプロセサデータ
バスは前記バツフアメモリ手段を前記テープ
インタフエース手段に接続しており； (c) 前記テープインタフエース手段は： （c1） 前記バツフアメモリ手段と前記複数の
テープ周辺装置との間でデータ転送を制御す
るテープインタフエースコントローラ手段を
含み、 該テープインタフエーススレーブコントロ
ーラ手段は； （c1a） 前記第１と第２の出力コントロー
ルデータチヤネル間で、データ転送オペレ
ーシヨンの制御を自動的に切替えるための
手段と； （c1b） 前記複数のテープ周辺装置への周
辺装置バス接続手段と； （c1c） 特定のデータ転送オペレーシヨン
が終了した時に送出終了信号を発生する手
段とを； 含む事を特徴とする周辺装置コントローラ。

７ 前記自動的に切替える手段は： (a) １つの前記コントロールデータチヤネルを前
記他のコントロールデータチヤネルに自動的に
切替えるDMA切替手段を含み、該DMA切替
手段は前記マスタマイクロプロセサ手段からの
前記第１と第２のコントロールデータチヤネル
の両方に接続されている； 事を特徴とする請求の範囲第６項記載の周辺装置
コントローラ。

８ 前記DMA切替手段は： (a) 前記第１と第２のチヤネルのコントロールデ
ータの転送が終了すると、前記送出終了信号を
検知する手段と； (b) コントロールデータの転送オペレーシヨンを
今まで使つていたチヤネルから他方のチヤネル
に切替える手段； とを含み、 （ｉ） そして前記マスタマイクロプロセサ手
段は、 前記第１又は第２のコントロールデータチ
ヤネルを介して、前記DMA切替手段に送出
されるコントロールデータを発生するDMA
サブコントローラを含む； 事を特徴とする請求の範囲第７項記載の周辺装置
コントローラ。

９ 更に、 (a) 前記マスタマイクロプロセサ手段を介して前
記バツフアメモリ手段に接続され、かつ （a1） プリンタ周辺装置へのバス接続手段
と； （a2） 前記プリンタ周辺装置と前記バツフ
アメモリ手段との間で転送されるデータを一
時的に格納するためのプリンタ送受信号ラツ
チとを有する； プリンタインターフエース手段と； (b) 前記マスタプロセサ手段の指令の下で動作
し、 （b1） 前記プリンタ送受信ラツチ及び前記
プリンタインタフエース手段と、前記バツフ
アメモリ手段との間でのデータ転送を制御す
るための手段と； （b2） 前記DMAサブコントローラ及び前記
プリンタ周辺装置からのデータ転送要求の割
当制御を行う手段とを含む； プリンタスレーブコントローラ手段とを含む； 事を特徴とする請求の範囲第８項記載の周辺装置
コントローラ。

１０ 更に、 (a) 前記バツフアメモリ手段内にデータを入れ又
は該バツフアメモリ手段からデータを取り除く
というバツフアメモリ手段へのアクセスを制御
するアクセスコントロール手段を含み、該アク
セスコントロール手段は前記DLIスレーブコン
トローラ手段及びマスタプロセサ手段によつて
交互のサイクルで制御される、 事を特徴とする請求の範囲第９項記載の周辺装置
コントローラ。

１１ 前記アクセスコントロール手段は： (a) 前記マスタプロセサ手段からのコントロール
データ及びアドレスデータを受信し、かつ； （a1） 前記DLIスレーブコントローラ手段及
び前記マスタプロセサ手段に割り当てられる
バツフアメモリ手段アクセス周期時間を調節
する手段を有する； デユアルポートコントロール手段と； (b) 前記DLIスレーブコントローラ手段からコン
トロールデータ及びアドレスデータを受信す
る、 DLI−ダイレクトメモリアクセス手段とを； 有する事を特徴とする請求の範囲第１０項記載
の周辺装置コントローラ。

［発明の分野］ 本発明は、データ及びコントロール信号を、メ
インホストプロセサから遠隔の周辺装置に転送
し、データ転送オペレーシヨンを行うための入出
力コントローラ機能を提供する周辺装置コントロ
ーラに関する。

［発明の背景］ コンピユータシステムの基本的機能の１つに、
コンピユータシステム若しくはネツトワークに意
図された目的を遂行するため、データ転送及び制
御信号が交換されるべく、遠隔の周辺装置との間
でコミユニユケーシヨンを行うという事がある。

このデータ交換を容易にするために、周辺装置
コントローラ、又はＩ／Ｏコントローラ若しくは
データリンクプロセサ（DLP）と呼ばれるもの
が開発されてきた。これらは、そのホストコンピ
ユータシステムと遠隔の周辺機器間でのデータ交
換がメインのホストシステムへの最小のインタラ
ブシヨンで実現できるように監視するという目的
のためのオペレーテイングサイクルから、メイン
のホストコンピユータを開放するものである。

バロースコンピユータシステム及び周辺機器の
特殊な要求をハンドリングするための一連の特殊
なＩ／Ｏコントローラがバロース社によつて開発
されてきた。これらの特殊な周辺機器コントロー
ラはデータリンクプロセサ又はDLPと指称され
ている。

これらの特殊なバロースデータリンクプロセサ
は特に、バロースのコンピユータ及び周辺装置に
必要とされる適応プロトコル及びデータ転送を統
御するように設計されている。

このようなタイプのデータリンクプロセサは次
の先行特許に説明されている。米国特許第
4313162号「データリンクプロセサを用いたＩ／
Ｏサブシステム」、米国特許第4371948号［トレイ
ンプリンタ データリンクプロセサ」、米国特許
第4390964号「カードリーダ周辺装置コントロー
ラを用いたＩ／Ｏサブシステム」。

これらの背景となる特許は、参考として、ホス
トコンピユータと周辺ターミナルとをリンクする
のに用いられるデータリンクプロセサの背景及び
機能的動作を与えるためにここに含めらる。これ
らの特許はバロース型のデータリンクプロセサの
ユニークな機能及び動作を説明し、バロースのコ
ンピユータシステム及びネツトワークに関連した
データリンクプロセサの動作の詳細を提供してい
る。これらの先行の特許出願はデータリンクプロ
セサに使われている色々なタイプの動作及びデー
タ転送制御信号について説明している。従つて、
これらの特許出願はデータリンクプロセサに使わ
れている色々なハードウエア及び内部動作の特徴
についての詳細な背景及び説明を提供するであろ
う。

本発明は、バロースのコンピユータネツトワー
ク及びシステムと互換性のあるデータリンクプロ
セサであるが、同時に２つのタイプの遠隔の周辺
機器を単一のデータリンクプロセサにより統御す
べく特に開発されたものである。このデータリン
クプロセサはバツフア内蔵のプリンターテープデ
ータリンクプロセサ（PT−DLP）と呼ばれる。

［発明の概要］ 本開示は、一方でメインホストコンピユータシ
ステムとインタフエースしつつ、２つの異なるタ
イプの遠隔の周辺機器との間でデータ転送及び通
信を提供するところの、内部で共に動作するハー
ドウエア要素の結合を提供する。これらの周辺機
器とはバツフア内蔵のプリンタターミナル機器で
あり、又はホストとテープ装置との間でデイジチ
エイン状に結合され通信転送を行うストリーマテ
ープ装置である。

こうして、本システムのアーキテクチヤは、プ
リンターテープデータリンクプロセサと称するあ
る装置により、２つの周辺装置インタフエース間
で、１つのホストシステムインタフエースの共有
を可能にする。

また、本システムは、データリンクインタフエ
ース（DLI）データ格納部（つまりバツフアメモ
リ）内でのデータのインタリーブを可能にし、バ
ツフアメモリから出るデータと同時に入るデータ
とがインターリーブし、その結果、バツフアメモ
リ部は周辺装置からメインホストシステムへのデ
ータの流れと同時に、メインホストシステムから
特に選択された遠隔のターミナル装置へのデータ
の流れを可能にする。

ここに説明されるデータリンクプロセサシステ
ムは、周辺のテープ装置へ（及び、周辺装置か
ら）のデータ転送の制御のためのDMA（ダイレ
クトメモリアクセス）コントロールデータのチヤ
ネルの自動的な切換え機能を備える。該システム
は、１つのマスターマイクロプロセサシステムが
３つのスレーブコントローラと共働して、メイン
ホストシステムとの間でのデータ転送を同時に統
御し、かつ同時に２つのタイプの遠隔の周辺装置
との間でのデータ転送を統御する事ができるよう
に、構成されている。

前述したように、DLIデータ格納部（バツフア
メモリ）が、ホストシステムとの間でと、２つの
タイプの周辺装置の夫々との間でとの、インタリ
ーブされたデータ転送を同時的に行う。これはホ
ストと周辺装置インタフエース部のハードウエア
内のルツクアヘツド機能によつてなされる。

DMA切換部にはマスターのマスタマイクロプ
ロセサとテープ周辺装置との間でのデータ転送を
統御するのに使われるテープコントロール部への
２つのコントロールデータチヤンネルが備えられ
ている。“コントロールデータ”が１つのチヤン
ネルを通してテープコントロール部へ転送されて
いて、続いて実際の“データ”転送サイクルが終
つた時、テープコントロール部は自動的にマスタ
ーマイクロプロセサシステムによる仲介なしに、
もう一方の“コントロールデータ”チヤンネルに
切換え接続する。これはマスタマイクロプロセサ
に負荷を課する事なく、両方向において高速なデ
ータフローを維持するためになされる。

このようにして、ここに開示されるプリンター
テープデータリンクプロセサのアーキテクチヤ
は、１つの特定のＩ／Ｏコントローラが２つのタ
イプの周辺装置（特に、１つのプリンタ装置と４
台までのテープ装置）との間でのデータ転送を調
節する事のできるところの効率的で能率的な方法
を提供し、しかもその間、バツフアメモリとメイ
ンホストコンピユータとの間と、バツフアメモリ
と周辺装置との間とで、両方向の同時的なデータ
転送オペレーシヨンを可能にしている。

【図面の簡単な説明】

第１図はプリンターテープデータリンクプロセ
サが遠隔の周辺装置とのインタフエースを提供す
るためにメインホストシステムと、どのように動
作するかを示すブロツク図、第２図は特にデータ
の流れに関してプリンターテープデータリンクプ
ロセサの主な構成要素を示す図、第３図はマイク
ロプロセサのコントロールラインが周辺装置への
データリンクインタフエースのフロントエンド
と、どのようにリンクしているかを示すところ
の、プリンターテープデータリンクプロセサのよ
り詳細なブロツク図、第４図はプリンターテープ
データリンクプロセサの全体的なブロツク図、第
５図はプリンタインタフエースステートマシーン
の基本動作を示す機能的なフローチヤート、第６
図はテープインタフエースステートマシーンの基
本動作を示す機能的なフローチヤート、第７図は
マイクロプロセサシステムの読み出しサイクル、
書き込みサイクル及びDLIアクセスサイクルのタ
イミング、そして、データリンクプロセサのバツ
フアメモリからのデータを挿入し又は引き出すた
めに、DLIステートマシーンコントローラのアク
セス時間とマイクロプロセサのアクセス時間との
インタリーブを示すタイミングチヤート、第８図
はコントロールデータを使うために自動的なチヤ
ネル切換えを説明する図である。

［好適な実施例の説明］ ［発明の背景］の項で述べたような他のタイプ
のバロースのデータリンクプロセサにように、本
発明に係るデータリンクプロセサは、データリン
クプロセサに関する先行の特許にて説明したのと
同様に、メインのホストシステムとデータリンク
プロセサとの間でのデータコントロール信号及び
データの並行転送に係るMLI（メツセージレベル
インタフエース）を用いるところのほとんどのコ
ンピユータシステムと互換性がある。第１図に示
すように、分配（デイストリビユーシヨン）カー
ド２０はMLIを介してホストと、そしてDLIを介
してデータリンクプロセサとインタフエースす
る。

ホストコンピユータシステムから見れば、プリ
ンターテープデータリンクプロセサ（PTDLP）
は個別のプリンタDLP及びストリーマテープ
DLPとしてみえる。これら２つの機能的なデー
タリンクプロセサ（ここでは１つの装置に統合さ
れている）の夫々はアドレスライン（LCPアド
レス）そしてリクエスト（要求）ライン（LCP
リクエスト）を持ち、あたかも２つの独立したデ
ータリンクプロセサがあるかのようになつてい
る。かくして、本プリンターテープデータリンク
プロセサの機能及び説明は２つのセクシヨンで説
明される事になろう。即ち、バツフア付プリンタ
に関する説明とストリーマテープに関する説明と
に別れている。

プリンターテープデータリンクプロセサの全て
のハードウエアは、データリンクインタフエース
のバツクプレーンにインターフエースする１つの
ロジツクボード上にマウントされている。又、第
１図、第４図に３０５，３０６，４０４と示され
ている周辺装置アダプタカード（PAC）に接続
されているフロントプレーンケーブルもある。か
くして、プリンタインタフエースに使われる１つ
のPAC４０４と、ストリーマテープインタフエ
ース部に使われる２つのPAC３０５，３０６と
が図示されている。

ストリーマテープインタフエース部は第２図で
要素３０としてあり、バロース社が磁気テープ装
置として開発した磁気テープストリーマ装置４台
に直接接続する事ができる。このインタフエース
３０はテープ駆動装置へのバス内に、テープ制御
装置（TCU）を必要としない（又、許さない）。
テープ駆動装置のためのフオーマツト化装置及び
制御はテープ駆動装置内に含まれる。

第１図にも示されているように、テープ駆動装
置は互いにデージーチエーン結合され、４台まで
の磁気テープストリーマ装置が１つのコントロー
ラカードと２つのPAC３０５，３０６を用いて
接続する事ができる。インタフエースケーブルが
各テープ駆動装置中のコネクタを通して延び、チ
エインの最終のテープ駆動装置はターミネータコ
ネクタを使用している。

テープ駆動装置はソフトウエア制御の下で、25
から100IPS（インチ／秒）のオペレーシヨン速
度、200IPSの巻き戻し速度で動作する。このよ
うにして、周辺装置インタフエース上で40又は
160Kバイト／秒のデータ転送レートを得る。１
レコード当り5000バイトとすると、101/2インチ
テープリールの2400フイートテープ上に約40メガ
バイトのデータを取り扱える。

使用テープフオーマツトはANSI標準X3.39−
1973（PE）、即ち、1600BPI、標準IRGの位相変
調（PE）である。これにより同じテープで、磁
気ストリーマテープ装置と75／125IPSの位相変
調方式テープ装置の両方で読出し／書き込みが可
能である。

プリンターテープデータリンクプロセサはテー
プインタフエースのためのユニークであつて選択
可能なデータリンクプロセサアドレスを設定でき
るようにされている。

もう一方のインタフエースはデータリンクプロ
セサのプリンタインタフエース４０である。プリ
ンタインタフエースは第２図の４０と示されてい
るバロース高速標準インタフエース（HSSI）に
接続している。このインタフエースはバロースの
システムに用いられるバロースプリンタインタフ
エースプロトコルによつて修正する事ができる。
唯一のプリンタ装置（ラインプリンタ４４）が第
１図のシングルのPAC４０４を介してプリンタ
ーテープデータリンクプロセサと接続できる。

プリンタインタフエースに可能なデータ転送レ
ートは31.25Kバイト／秒である。プリンタイン
タフエースからのデータ転送レートはバロースの
B924型プリンタ上で153.8Kバイト／秒であり、
B9246型プリンタ上では100Kバイト／秒である。

“テープ”インタフエースに関して前述したよ
うに、データリンクプロセサ（DLP）は“プリ
ンタ”インタフエースのためのユニークで選択可
能なDLPアドレスを設けている。

続く説明は第１，２，３，４図、特に第４図に
基づいて、これらの図面に示されたハードウエア
の色々の機能についてなされる。

プリンターテープデータリンクプロセサは、他
の３つのステートマシーンを制御すりマイクロプ
ロセサシステム１０１を有する。マイクロプロセ
サシステム１０１はDMAコントローラ１０１ｄ
及びマイクロプロセサ１０１ｍを有する。ここで
説明されるコントローラはしばしば“ステートマ
シーン”と言われる。

その３つのステートマシーンコントローラと
は： (a) DLIインタフエース２０１（第４図）、 (b) プリンタインタフエースステートマシーン４
０１（第４図）、 (c) テープインタフエースステートマシーン３０
１（第４図）の３つである。

8KバイトのデユアルポートのDLIバツフアメ
モリ１０８（第２，４図）と4Kバイトマイクロ
プロセサのローカルRAMメモリ101m（第２図）
が、周辺装置との間でデータをバツフアするのに
使われる。

マイクロプロセサシステム 第３−４図に示されたマイクロプロセサシステ
ム１０１はインタラプトコントローラ１０１内、
DMAコントローラ１０１ａ（第３図）、デバイス
選択ロジツク１１３（第４図）、RAM１０８
（第３，４図）、消去可能PROM（EPROM）、及
び第４図のブロツク１０１内で作動するRAM等
を含んでいる。全てのプログラムはEPROM内に
格納される。

マイクロプロセサ１０１ｍはインテルコーポレ
ーシヨンにより8086と呼ばれている8MHz16ビツ
トのマイクロプロセサである。このプロセサユニ
ツトはインテル社（カルフオルニア州サンタクラ
ラ ボウエルスアベニユー 3065）発行の
“IAPX 86，88ユーザーマニユアル”ハンドブツ
クの１−２頁から２−27頁に説明されている。

マイクロプロセサシステム１０１は64Kバイト
のアドレス空間を提供し、そのアドレス空間内で
は次の(a)〜(e)の機能をカバーするメモリマツプが
設けられている。

(a) インタラプト処理と機能コードのために
EPROMの32Kバイト、 (b) デユアルポートRAM１０８のために8Kバイ
ト、 (c) メモリマツプＩ／Ｏのために4Kバイト、 (d) ローカルRAMメモリ１０１myのために4K
バイト、 (e) リセツトとMTR（保守用テストプログラム）
コードのためにEPROMの16Kバイト。

このローカルのEPROMメモリは２つのバンク
に分割され、その２つのバンクは“BUS HIGH
ENABLE”と呼ばれる信号とA₀のアドレスライ
ンとにより夫々別個に付勢される。

アドレスのデコードは２つのステージでなされ
る。第１のステージはFPLAと称されるプログラ
ムロジツクアレイによつてなされる。選択に要す
るセツトアツプ時間がより長く必要なようなデバ
イスは第１ステージの直接の出力を使う。このよ
うなデバイスに、１０１内のメモリ、インタラプ
トコントローラ（１０１内）、DMAコントロー
ラ１０１ｄ等がある。

コントロールラツチ１１０（第３図、第４図）
及び第４図の１０５，１０６のようなステータス
バツフア（これらのバツフアはマイクロプロセサ
１０１によりアクセスされる）は、第１ステージ
により付勢される３つのデコーダ（１１３、第４
図）から構成される第２ステージからの出力を使
う。

１０１内のインタラプトコントローラは、
DLIMESSと称されるDLIメツセージと信号
DMAEND（ダイレクトメモリアクセスの送出終
了）を500マイクロ秒のタイミング信号に加えて
検出するために、エツジトリガモードで使用され
る。このインタラプトコントローラ（１０１内）
はマイクロプロセサ１０１ｍのためのベクタアド
レスと提供する。

クリア／自己テストインタラプト（第４図の７
０）はマイクロプロセサ１０１（INTEL 8086）
のマスク不能なインタラプトラインに接続されて
いる。ボードによる自己テスト／リセツト及び手
動の自己テスト／リセツトはマイクロプロセサ
8086のリセツトラインに接続されている。マスク
不能なインタラプトとリセツトインタラプトは
8086内で内部的にベクタを発生し、インタラプト
コントローラ（１０１内）を自己テストプログラ
ムから除外する。

DMAコントローラ１０１ｄは周辺装置インタ
フエース３０，４０（第３図）、そしてマイクロ
プロセサローカルメモリ１０１my（第２図）等か
ら（又は、それらへ）、データを転送するのに使
用される。そのDMAコントローラは又、テープ
インタフエース３０、デユアルポートバツフアメ
モリ１０８（第３，４図）から（又は、それら
へ）データを転送する。

DMAチヤネルのうちの１つが、プリンタイン
タフエースに専用とされる。それから、２つのチ
ヤネルがテープインタフエースに専用となる。マ
イクロプロセサシステム１０１のDMAコントロ
ーラ１０１ｄは“コントロールデータ”のために
２チヤネル有し、このコントロールデータチヤネ
ルは第３図のDMAスイツチ１０１ｓに行き、こ
のDMAスイツチ１０１ｓはテープインタフエー
ス３０への“コントロールデータ”を交互に切り
換えるのに使われる。

第３図１０１ｓ内のマルチプレクサがプログラ
ムロジツクアレイ部に設けられ、リクエスト（要
求）、アクナレツジ（肯定応答）、エンドオブプロ
セス（処理終了）等の信号を適当なチヤネルに向
ける。テープインタフエースにサービスしている
間は、DMAコントローラ１０１ｄからの“エン
ドオブプロセス”信号は、現在のアクナレツジが
発生した後に、別のテープ“コントロール”チヤ
ネルに切換える。

プログラムロジツクアレイ内のスイツチ１０１
ｓのDMASWITCH信号から生成したOVRUN信
号は、チヤネルをイニシヤライズする時間をマイ
クロプロセサが得る前に、スイツチ切換えが発生
した事を示すのに用いられる。このようにして、
信号UP.DSRSTは、このオーバランが発生して
DMAチヤネルをイニシヤライズする時に、内部
的なオーバラン状態をリセツトするのに使われ
る。

マイクロプロセサシステムのクロツク マイクロプロセサ１０１のためのクロツクは
8MHzのDLIバツクプレーンクロツク５０（第４
図の）から、デイレイライン及びゲート回路を用
いて、流れてくる。マイクロプロセサ１０１
（8086）への“READY”入力はＤ型フリツプフ
ロツプによるクロツクに同期している。DMAコ
ントローラ１０１ｄのためのクロツクは第４図の
DMAコントローラ１０１ｄのための4MHzクロ
ツクを発生するために、8MHzのバツクプレーン
クロツクを２で分割したものを用いている。

DLIインタフエース DLIインタフエース（DLIフロントエンド、第
３図）は、 クリアロジツク、自己テスト開始ロジツク
（第４図７０）； DLI送受信レジスタ１１０； バーストカウンタ１０４（第４図）； （ホストポインタ１０３； 水平パリテイワード発生器１１１（第４
図）； 垂直パリテイ発生器及びその発送１０９； リクエストロジツク及び緊急リクエストロジ
ツク１０７； DLI／コントローラの通信ロジツク（２０１
内）： などからなる。

2K×24ビツト（パリテイと共に）のDLIステ
ートマシーン（第４図、２０１）はマイクロプロ
セサ１０１からの条件信号を受けてデータエレメ
ントを制御する。DLIステートマシーン２０１
（第３，４図）は、これらのデータエレメントの
一部からのステータス信号を受けると共に、これ
らのエレメントの一部の制御も行う。この制御の
特有の型は次のようである。

DLIステートマシーンコントローラの機能 (a) クリア／自己テスト初期化ロジツク（第４図
の７０）は色々のタイプのクリアや自己テスト
を何時必要とされるのかを検出する事ができ
る。信号LOCPALがプリンタデータリンクプ
ロセツサ若しくはテープデータリンクプロセサ
のためのローカルアドレスを検出し、そのロー
カルアドレスを信号ADRVLD（アドレス有効）
及び信号LOCAD（ローカルアドレス）により
検証する。

ローカルアドレスのDIPスイツチと信号
LOCADとの比較はシステム１０１によりPS
（プリンタ選択）及びTS（テープ選択）信号に
対して同期している。

(b) クリア／自己テスト信号及びリセツト、イン
タラプト等のの信号の生成は信号ADSTCL（ア
ドレス、自己テスト、クリアPAL）又はプロ
グラムアレイロジツクによつて為される。それ
は又、DLPADP（プリンタDLPアドレス信号）
及びDLPADT（テープDLPアドレス信号）を
用いて、信号CONNECTを生成する。

(c) DLI送受信レジスタは双方向性レジスタラツ
チ（第４図の１１０）によつて与えられる。
DLI上の出力付勢信号がCONNECT信号及び
IOSEND信号によつて生成される。DLIからの
ラツチ付勢はAF（アシンクロナスフラグ）信号
によつて制御される。DLIフロントエンドから
のクロツキング及び付勢論理はDLIステートマ
シーン２０１（第４図）によつて制御される。

(d) 第４図のバーストカウンタ１０４は８ビツト
カウンタとしてプログラムされた20×８の
PALに充てられている。そのカウンタの値は
DLIステートマシーン２０１によつて生成され
たカウント付勢信号をもつて、マイクロプロセ
サ１０１ｍにより読み出され、ロードされる。

(e) １０１内のバーストエンド論理は、DLIステ
ートマシーン２０１（第４図）への条件入力を
与え、バーストモードを停止させるために信号
TERM（ターミネート）、CO（バーストカウン
タのキヤリーアウト）、そしてSTIOL（ストロ
ーブＩ／Ｏレベル）等を使う。

(f) 第４図の水平パリテイ発生器１１１は水平パ
リテイワードの累積を行うようにプログラムさ
れた２つのプログラムアレイロジツク部内に与
えられている。２つのラツチ１１１からなるデ
ータパイプラインラツチがDLI内部データバス
（２２ｄ、第４図）上でのタイミング上の必要
性に合致するように使われる。マイクロプロセ
サ１０１ｍはクリア動作を制御し、水平パリテ
イワードがゼロ状態（LPWZERO）かを調べ
る。この状態は送信されたワードがエラー無し
であつたかを調べるものである。DLIステート
マシーンは水平パリテイ発生器１１１の累積及
び読み出しを制御する。パイプラインラツチの
付勢（２０１を１１１へ接続する）も又、DLI
ステートマシーン２０１により制御される。

(g) 垂直パリテイの生成及びその発送は４つ組の
２×１トライステートマルチプレクサと共に９
ビツトパリテイジエネレータ（第４図、１０
９）によつてなされる。双方向性のレジスタ／
ラツチ１１１（第４図）はデータリンクインタ
フエース上にパリテイビツトを送受するのに使
われる。マイクロプロセサシステム１０１から
デユアルポートRAM（第３図、第４図の１０
８）に書き込む時に、垂直パリテイが生成さ
れ、パリテイRAM（１０８の一部）に書き込
まれる。

DLIインタフエースからデユアルポート
RAM１０８に書込まれるときに、垂直パリテ
イがチエツクされ、実際のDLIパリテイが１０
８のパリテイRAMに書き込まれる。DLIデー
タリンクインタフエース上に読み出す時に垂直
パリテイがパリテイRAMから読み出される。
メモリの書き込みサイクルのタイミングは、双
方向性レジスタラツチのトライステート機能を
用いる代りに、トライステートバツフアを用い
る事により適合されている。フリツプフロツプ
がパリテイチエツクの結果を格納し、そしてマ
イクロプロセサ１０１ｍへのVPERR（垂直パ
リテイエラー）ステータス信号を作るのに使わ
れる。

(h) リクエスト（要求）ロジツク及び緊急リクエ
スト（エマージエンシーリクエスト）ロジツク
が１０７内のREQPALと称されるプログラム
ロジツクアレイ部内に設けられている。マイク
ロプロセサ１０１ｍはプリンタリクエスト、テ
ープリクエスト、そしてテープ緊急リクエスト
等のセツテイングの制御を行う。信号
REQPALは緊急リクエスト入力をモニターし
ていて、それがあるとプリンタを除外する。

又、その信号は、もしテープ緊急リクエスト
がセツトされていないならばテープリクエスト
をリセツトする。DLIステートマシーンコント
ローラ２０１はREQPALリクエストとがDLI
タイミングの要求に合致して許可された時にそ
れらのリクエストのクリアを制御する。

(i) ２０１内のDLIとマイクロプロセサの通信ロ
ジツクはDLI／UP PALと称されるプログラム
アレイロジツク部に含まれている。２つのセツ
ト／クリア可能なフラグが設けられている。そ
れらのフラグとは： （） UPMESS…DLIへのマイクロプロセ
サのメツセージを示すフラグ； （） DLIMESS…マイクロプロセサ１０１
へのDLIステートマシーンからのメツセージ
を示すフラグである。

DLIステートマシーンパリテイエラーフリツプ
フロツプも又、DLI／UP PALに設けられてい
る。マイクロプロセサプロセサ１０１ｍはDLIオ
ペレーシヨン（DOPS）をDLIステートマシーン
２０１に発し、フラグ（UPMESS）をセツトす
る。このフラグはステートマシーンの条件ロジツ
クに送られる。DLIステートマシーンはそれから
そのオペレーシヨンを実行する。DLIステートマ
シーンコントローラはそれから、次のような動作
を実行する事ができる： ストローブ信号を送る。

データ（１ワード）を読む。

データ（１ワード）を書き込む。

バースト信号を読む。

バースト信号を書き込む。

接続を待つ。

接続断を待つ。

AF信号を待つ（AF信号はホストとのハンド
シエーク信号である。そのために、コントロ
ーラ２０１はマイクロプロセサ１０１ｍにホ
ストがレデイである時を知らせるために、
AFを待つ事ができる）。

LPWを送る。

ホストポインタを読む。

LPWをRAMに移す。

送信レジスタにロードする。

受信レジスタをRAMに移す。

RAMからLPWにロードする。

無オペレーシヨン 与えれられたオペレーシヨンを完了後、DLIス
テートマシーンコントローラは信号DLIMESSを
セツトする、この信号がマイクロプロセサ１０１
ｍへのインタラプトとなる。最初のDLIMESSイ
ンタフエース信号発生後に、DLIMESSライン
は、ホストシステム１０に接続されている間の、
マイクロプロセサ１０１ｍへの“ステータス入
力”として作用し、その間に定期的に発生するイ
ンタラプトの代りとなる。

DLIステートマシーンコントローラ２０１は、
制御記憶及びパイプラインレジスタのために、
PROM内に３つの2K×８個のレジスタを使うよ
うに設けられている。２０１内の条件ロジツクは
プログラムロジツクアレイ（EPLA）内に設けら
れ、そして条件ラツチは２つのラツチ内に設けら
れている。

DLIステートマシーン２０１（第４図）の条件
ロジツクへの入力は、マイクロプロセサ１０１ｍ
へのステータス入力としても使われている。マイ
クロコードのうち３ビツトフイールドが条件選択
のために用意されている。もう１つの３ビツトフ
イールドが、DLIステートマシーン２０１のいか
なるオペレーシヨンにおいてもユニークな次のア
ドレス選択のために用意されている。

２０１内の制御記憶アドレスの４ビツトが
DOP（DLIオペレーシヨン）によつて用意されて
いる。これがオペレーシヨンのためのアドレス環
境を与える。そのアドレスの３ビツトがユニーク
な次アドレスフイールドとなる。そのアドレスの
４ビツトが条件コード入力となる。

制御記憶のパリテイチエツク（２０１内）は、
３つの９ビツトパリテイ発生器によつて、DLP
のオペレーシヨンの間になされる。パリテイエラ
ーの表示はDLI／UP PAL（２０１、第４図）と
称されるプログラムアレイロジツク内に保持され
る。

プリンタインタフエース プリンタインタフエースは、データ送信／受信
ラツチ４０３（第４図）、パリテイ生成／チエツ
ク回路（不図示）、インタフエース制御のための
プリンタステートマシーンコントローラ４０１そ
して、４０４内の周辺装置バツフア及びループバ
ツクバツフア等からなる。

プリンタの送／受信ラツチ４０３は、プリンタ
インタフエースステートマシーンコントローラ４
０１（第４図）によつて制御されるラツチ信号及
び付勢信号を備えるようにされている。データの
要求は、マイクロプロセサシステム１０１（マイ
クロプロセサ１０１ｍ又はその中のDMAコント
ローラ１０１ｄ）によつて、PUDAPSEL（プリ
ンタマイクロプロセサデータ選択ライン）信号と
共に為される。

プリンタのパリテイ生成／チエツクは９ビツト
のパリテイ発生器によつてなされる。入力ソース
及び出力先の選択はプリンタステートマシーンコ
ントローラ４０１によつてなされる。プリンタパ
リテイエラーはプリンタプログラムアレイ
PRTPAL（４０１内）内に保持され、マイクロプ
ロセサ１０１ｍへのステータス表示として使われ
る。

プリンタインタフエースステートマシーンコン
トローラ４０１はPRTPALのアレイロジツクに
よつて与えられている。それは第５図のフローチ
ヤートの如き機能的動作を実行する。

テープインタフエース テープインタフエース（第２図の３０）は送受
信ラツチ、読み出し／書き込み時パリテイ生成回
路、コマンドレジスタ、ステータスバツフア、イ
ンタフエースを制御するためのテープステートマ
シーンコントローラ３０１（第４図）、周辺装置
バツフア、ループバツクバツフア等からなる。

送受信ラツチ３０２は１ワード／16ビツトのデ
ータラツチを行う４つの双方向性ラツチ／レジス
タによつてなる。テープステートマシーンコント
ローラ３０１は前記データラツチの２つの８ビツ
トのローデイング及び付勢を制御して、データの
マルチプレクス及びその逆を行う。

テープデータの転送のための読み出し／書き込
み時のパリテイの生成は２つの９ビツトパリテイ
発生器によつて実行される。パリテイは書き込み
データ路上で生成され、読み出しデータ路上でチ
エツクされる。テープにデータを書く時、読み出
し／書き込みヘツドが書き込まれたデータを返
し、ドライブはその読んだデータの検証をストロ
ーブ信号IRSTR（反転読み出しストローブ信号）
でもつて行う。

パリテイエラーはテーププログラムアレイロジ
ツク（TAPPAL）内でキヤツチされ保持される。
ドライブは又、ハードエラー信号（IHER）及び
エラー修正信号（ICERR）を生成して、テープ
からのデータにパリテイエラーを検出した事を知
らせる。これらの信号も又、テーププログラムア
レイロジツク（TAPPAL）によつてキヤツチさ
れ保持される。

コマンドレジスタはテープインタフエース３０
内の２つのレジスタとして与えられている。コマ
ンド信号、アドレス信号、ストローブ信号
（IGO）が並列にこれらのレジスタに書き込まれ
る。

ステータスバツフアは、現に指定されているテ
ープドライブ装置に関する情報をマイクロプロセ
サ１０１ｍに返す。次の信号： IHER（ハードエラー）；ICER（エラー修正）；
IFMA（フアイルマーク検出）；IEOT（テープ
エンド）；TPARERR（テープパリテイエラー）
等は； テープドライブからのパルス信号であり、それ
らはTAPPALによりキヤツチされ保持されて、
マイクロプロセサ１０１によつてアクセスされ
る。TAPPAL３０４はテープデータのトラツプ
としてのエラーストローブ信号を生成する。エラ
ーストローブ信号はエラーを検出し、データ転送
サイクルの終りにマイクロプロセサ１０１ｍに知
らせるまでエラー信号を保持する。他のステータ
ス信号は指定されたテープドライブから直接もた
らされる。

テープインタフエースステートマシーンコント
ローラ３０１は、パルスをキヤチし、いくつかの
ステートマシーンにわたつて順序付けるようにプ
ログラムされたプログラムアレイロジツク３０４
内に設けられている。ステートマシーン３０１
は、前記２つの８ビツトのデータラツチのマルチ
プレクス及びその逆の制御、そしてDMAコント
ローラ１０１ｄ（第４図）とのリクエスト／アク
ノレツジのハンドシエークの制御を行う。

テープインタフエースステートマシーンコント
ローラ３０は第６図のフローチヤートに示されて
いるような機能を実行する。

テープ周辺装置バツフアは第３図に示された２
つの周辺装置アダプタカード３０５，３０６上に
ある。これらのカードは第２図のインタフエース
３０及び４０内にある。周辺装置アダプタカード
上にはループバツクバツフアがあり、これが周辺
装置アダプタカード（PAC３０５，３０６）へ
のデータパス及び制御パスのテストを可能にす
る。

信号M.TAPDATは周辺装置アダプタカード３
０５，３０６内のループバツクパスを制御するの
に使われる。保守プログラムが動き出すと、周辺
装置とバツフアとの間は不能化され、読み出しパ
スと書き込みパスとの間のパスが付勢される。こ
れにより、プリンターテープDLP及びPAC３０
５，３０６，４０４の主なカード間の制御／デー
タパスのテストが可能にする。

デユアルポートメモリ DLIバツフアメモリ１０８（第２，４図）は、
DLIステートマシーン２０１と、マイクロプロセ
サ１０１ｍ及びDMAコントローラ１０１ｄを含
むマイクロプロセサシステム１０１とからのアク
セスを可能にする２つのポートをもつメモリであ
る。DLIステートマシーン２０１のためのアドレ
スパスは２つのプログラムアレイロジツクに設け
られたカウンタからなる。このカウンタはマイク
ロプロセサプロセサ１０１ｍによつて初期化され
る。マイクロプロセサシステムのためのアドレス
パスは２つのバツフア（第４図、アドレスバツフ
ア１０２）を介してされる。

DLIデータパス及びマイクロプロセサシステム
データパスはデータラツチによつて分離されてい
る。これらのデータパスは第２図の２２ｄ，２２
ｍである。

デユアルポートメモリ１０８（第２，４図）の
制御はデユアルポートプログラムアレイロジツク
（第３，４図の２０３と示されている）によつて
なされる。それはDLIステートマシーンコントロ
ーラ２０１及びマイクロプロセサシステム１０１
からのリクエスト要求を先行監視するようにプロ
グラムされている。それはデータ／アドレスパス
の付勢信号、RAMチツプのセレクト信号、
RAMの書き込み可信号、マイクロプロセサシス
テムの“レデイ”信号等を作る。それは、又、信
号AF（非同期フラグ）及びBURST信号を使つ
て、バーストモードの間のDLI２０１とマイクロ
１０１ｍとによるメモリリクエストのクロツク毎
のインタリーブを行う（第７図）。

自己テストオペレーシヨン プリンターテープデータリンクプロセサ（PT
−DLP）は自己テスト機能をサポートするよう
に設計されていて、この機能は３つの開始方法及
び２つの報告機能方法をもつ。

データリンクプロセサは次の３つのクリア信号
のいずれかを受けて、その自己テスト機能を始め
る。

(a) メインのロジツクカードに対してローカルで
あるプツシユボタンスイツチによつて発生され
る前面プレーンクリーン信号； (b) パワーアツプクリア信号； (c) DLIバツクプレーン上のテストバスからの２
つのタイプの自己テスト開始信号。この２つの
タイプの開始信号は、ローカルモードにある間
にアドレスされクリアされるか、もしくはPT
−DLPローカル一般アドレスによつて一般的
にアドレスされ、かつ全体的な自己テストの開
始信号が“真”であるか、のいずれかである。

SWITCHラインは、(i)プリンタ関連部分か、
（ii）テープ関連部分か、（iii）プリンターテープ
データリンクプロセサの全体的なテストかのいず
れかのテストを選択するために使われる。前面プ
レーンクリア及びパワーアツプクリアは両者共、
プリンターテープデータリンクプロセサの全体的
な自己テストを開始する。

テストされているデータリンクプロセサ部分の
自己テストの開始後は、データリンクプロセサが
その自己テストを渡すその時まで、この開始が周
辺装置インタフエース及びDLIインタフエースを
不能にする。アドレスされたデータリンクプロセ
サが自己テストを実行しているとき、又は実行す
るのに失敗した時、又は、PROMパリテイエラ
ー若しくはマイクロコードの順序エラーの如き検
出可能なエラーが発生したときはいつでも、信号
LCPCON／０と共に“ゼロ”ステータスがバツ
クプレーン上にあらわれる。

前部プレーン上には、４つの赤い発行ダイオー
ド（LED）がテスト状態を表示する。これら
LEDのいずれかがONの時は、データリンクプロ
セサは自己テストの実行中か、自己テストを失敗
したか、オンラインモードのエラーを検出したか
のいずれかである。

最上位のLEDはメインロジツクに関する自己
テストの状態を表示する。次のLEDは、プリン
タインタフエース及びその周辺装置アダプタカー
ド（PAC４０４）に関する自己テストの状態を
表示し、次のLEDはテープインタフエース及び
テープ周辺装置アダプタカードボード＃１，３０
５に関する自己テストの状態を表示し、４番目の
LEDはテープインタフエース及び周辺装置アダ
プタカードボード＃２，３０６に関する自己テス
トの状態を表示する。

もし、自己テストが実行されて所定時間後に、
LEDが点灯したままならば、それは先ずどのカ
ードがエラーしたかを示す。もし一番上のLED
が、テストの所定の時間後にONであるならば、
それは周辺装置アダプタカード（PAC）がテス
トされなくて、メインのロジツクカードがその自
己テストに失敗した事を示す。

自己テストの範囲はアドレスされたデバイスに
関連するメインロジツクボードのハードウエアの
テストと、周辺装置アダプタカードとの間でのデ
ータパスの確認である。

周辺装置（第１図、３４，４４）のドライバ及
びレシーバそしてDLIインタフエース（第３図）
は自己テスト機能によつてはテストできないもの
であり、それらは独立（スタトンドアローン）型
のテスト若しくは周辺装置ドライバテストを必要
とする。

データリンクプロセサのプリンタセクシヨンに
対する自己テストの長さは前もつて決められた秒
数を越えないようにセツトできる。同様に、デー
タリンクプロセサのテープセクシヨンに対する自
己テストの長さも、もう１つの設定値の所定の秒
数を越えないようにセツトできる。同じく、デー
タリンクプロセサ全体のための自己テストの長さ
（プリンタセクシヨン及びテープセクシヨンの両
者の含む）も、もう１つの設定値の秒数を越えな
いようにしている。

第３図を参照すると、マイクロプロセサシステ
ム１０１いよつて制御されるデユアルポート
RAMコントロール２０３及びDLI−DMA（ダイ
レクトメモリアクセスユニツト１０３，１０４，
第４図）と共にデータリンクインタフエースコン
トローラ２０１が示されている。

デユアルポートRAMコントローラ２０３は第
３図のRAMバツフア１０８を制御するのに使わ
れる。

第３図は、制御ラインを主に示すその一方で、
又、データがホスト１０からDLIラツチ１１０を
通つて、DLIデータバス２２ｄを介して、RAM
バツフア１０８内へ転送されるところのデータバ
スをも示している事に留意してもよい。ここで、
データをバス２２ｍを介しマイクロプロセサシス
テム１０１を通して処理し、周辺装置へ後で転送
するために、テープインタフエース３０若しくは
プリンタインタフエース４０に転送するようにし
てもよい。

同様に、プリンタ周辺装置４４若しくはテープ
周辺装置３４のいずれかからのデータを、マイク
ロプロセサシステム１０１へインタフエース４０
及び（又は）３０を通して、それ故バツフア
RAM１０８を通して、更にDLIデータバス２２
ｄからホスト１０へ転送してもよい。

バツフアRAM１０８は、周辺装置からホスト
システムへ移動（読出し）するデータ、又はホス
トシステムから選択された周辺装置へ移動（書込
み）するデータを、一時的に格納する目的のため
のデユアルポートRAMと考えてもよい。このよ
うにして、RAMバツフア１０８を通してのデー
タの流れはいずれの方向についても同時的であ
る。これが“インタリーブ”のプロセスサイクル
によつて達成される。

第７図は、“読出し”方向、“書込み”方向の
夫々についてのデータ転送に使われるクロツク信
号を示すタイミングチヤートである。“読出し”
方向とはデータが周辺装置からバツフアメモリ１
０８へ転送され、後にメインのホストシステムへ
転送される事を意味する。“書込み”方向とは、
データがメインホストシステムからバツフアメモ
リ１０８へ転送され、後に指定された周辺装置に
転送される事を意味する。

第７図によると、クロツク１の時刻の終りに、
デユアルポートRAM１０８は必要なアクセス情
報も持ち、クロツクの時刻２又は時刻３に起るデ
ータのインタリーブを可能にする。

第７図の“読出し”サイクルについては、第１
ラインはクロツク信号を示す、ALEと示される
第２ラインはマイクロプロセサのアドレスラツチ
を付勢する事を示す信号である。

Ｍ／IOの第３ラインはマイクロプロセサ１０
１ｍがメモリ空間若しくはＩ／Ｄ空間のいずれを
選択しているかを示す信号である。

AD015の第４ラインは、正しいアドレス信号
と実際の正しいデータ信号との１クロツク離れて
いる関係を示す。これは、アドレス情報のための
バスの使用及びデータ転送可能な時間を示してい
る。

第５ラインは信号を示す。この信号は読み
出されたデータがいつRAM１０８へ（又は、
RAM１０８から）転送可能となるのかを示す。

DT／と付けられた６番目のラインは、デー
タの流れを示すデータの送信／受信の条件を示
す。

第７図の第２の部分においては、“書込み”サ
イクルが示されている。前述のクロツク信号、
ALE信号、Ｍ／IO信号アドレス信号そしてDT／
Ｒ信号は、“読出し”の替りに若しくは“書
込み”信号が示されている点を除いては、ライン
５と同じである。

“書込み”サイクルにおいては、アドレスが与
えられた直後に“書込み”方向のデータは周辺装
置アダプタ装置に転送可能となる事がみてとれ
る。

又、“読出し”サイクルにおいては、読み出さ
れたデータについて、セツトアツプ時間は20ns、
保持時間は10nsである。

“書込み”サイクルにおいては、書き込みデー
タが転送されるために、アドレスデータの後に
60nsの遅延がある。書き込みデータは10nsの遅延
をもち、この遅延がRAM１０８のバツフアレジ
スタからデータのゆとりを確保する。

第７図の第３（最下位）の部分はDLIアクセス
クロツクを示し、その一連のクロツクサイクルに
は１，２，３，４，５，…等と番号を打つてあ
る。最初のクロツクサイクルの間に、DLIステー
トマシーン２０１は（データをバツフアメモリ外
へ又はバツフアメモリ内のいずれかで転送するた
めに）バツフアメモリ１０８にアクセスする。

次のクロツクサイクル（サイクル２）はマイク
ロプロセサ１０１ｍが（データをバツフアメモリ
外へ又はバツフアメモリ内のいずれかで転送する
ために）バツフア１０８へのアクセス権を獲得す
るための第２の期間を与える。それからは、アク
セス期間は、DLIコントローラ２０１のために使
用されるのと、マスタマイクロプロセサ１０１ｍ
のために使用されるのとの間で交互に変わる。

かくして、例えRAMバツフアの色々なレジス
タが使われていても、“読出し”データが周辺装
置からメインホストシステムへ、そして同時に
“書込み”データがメインホストシステムから周
辺装置へ、同じRAMバツフア１０８を通して、
移動する事が可能である。

第８図には、マルチプレクサ１０１ｍが、コン
トロールデータのオペレーシヨンをチヤネル１と
チヤネル２との間で切り替えるために、いかに使
われるかを図示している。トグル１０１ｔがマル
チプレクサ１０１ｍでのチヤネル切り替えを制御
する。

データブロツクの転送の終りで、DMAコント
ローラ１０１ｄからのブロツク終了信号がトグル
１０１ｔの状態を変える。これが第３図の１０１
及び３０からの）テープDMAコントロール信号
を、マルチプレクサ１０１ｍを用いて、チヤネル
１からチヤネル２若しくはその逆と切り換える。

オーバラン検出回路１０１ｒは、“切り換えら
れるべき他方のチヤネル”がマイクロプロセサ１
０１によつてまだ所期化されていないいう“エラ
ー”状態を検出する。このエラーが発生すると、
非所期化状態により無効なデータがテープ周辺装
置へ転送されてしまう事になる。

以上のように、周辺装置コントローラを説明し
てきたが、そこではマスタマイクロプロセサが
DLIスレーブコントローラ、テープインタフエー
ススレーブコントローラそしてプリンタインタフ
エーススレーブコントローラに対して命令し制御
する。そのスレーブコントローラは、DLIインタ
フエースのフロントエンド内のバツフアメモリが
（ホスト→周辺装置、周辺装置→ホストの）のい
ずれの方向でも同時にインタリーブ処理しなが
ら、転送データを格納し、そして出力することを
可能にする。更に、マスタのマイクロプロセサは
DMA切替部を制御し、このDMA切換部が、交
互に切り代るコントロールデータチヤネルがテー
プ周辺装置への（又はこれからの）データ転送を
統御するのを、テープ装置へ（又は、これから）
データブロツクが転送された毎に、コントロール
チヤネルの切替を行う事によつて可能にする。

他の実施例がここに述べられた特徴を発揮する
ようにする事はできるが、本発明に次の請求の範
囲に述べられたシステムを包含するように理解さ
れなくてはならない。