JPS62500962A

JPS62500962A - プリンタ−テ−プ　デ−タリンク　プロセサ

Info

Publication number: JPS62500962A
Application number: JP61500641A
Authority: JP
Inventors: バツガート・ジエロルド・イー
Original assignee: バロ−ス・コ−ポレ−シヨン
Priority date: 1985-01-07
Filing date: 1986-01-06
Publication date: 1987-04-16
Also published as: DE3688408D1; ATE89424T1; WO1986004169A1; BR8604530A; EP0209565A1; JPH0442698B2; DE3688408T2; EP0209565B1; CA1246749A; US4750107A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の分野］本発明は、データ及びコントロール信号を、メインホストプロセサから遠隔の周辺装置に転送し、データ転送オペレーションを行うための人出力コントローラ機能を提供する周辺装置コントローラに関する。

［発明の背景］コンピュータシステムの基本的機能の１つに、コンピュータシステム苦しくはネットワークに意図された目的を遂行するため、データ転送及び制御信号が交換されるべく、遠隔の周辺装置との間でコミュニュケーションを行うという事がある。

このデータ交換を容易にするために、周辺装置コントローラ、又は■１０コントローラ若しくはデータリンクプロセサ（ＤＬＰ）と呼ばれるものが開発されてぎた。これらは、そのホストコンピユークシステムと遠隔の周辺機器間でのデータ交）＾がメインのホストシステムへの最小のインタラブジョンで実現できるように監視するという目的のためのオペレーティングサイクルから、メインのホストコンピュータを開放するものである。

バロースコンピュータシステム及び周辺機器の特殊な要求をハンドリングするための一連の特殊なＩ１０コントローラがバロース社によって開発されてきた。これらの特殊な周辺機器コントローラはデータリンクプロセサ又はＤＬＰと指称されている。

これらの特殊なバロースデータリンクブロセサは特に、バロースのコンピュータ及び周辺装置に必要とされる適応プロトコル及びデータ転送を統御するように設計されている。

このようなタイプのデータリンクプロセサは次の先行特許に説明されている。米国特許第４，３１３，１６２号「データリンクプロセサを用いたＩ１０サブシステム」、米国特許第４，３７１，９４８号［］・レインプリンタ　データリンクプロセサ」、米国特許第４．３９０．　９６４号ｒが−ドリーダ周辺装置コントローラを用いたＩ１０サブシステム」。

これらの背景となる特許は、参考として、ホストコンピュータと周辺ターミナルとをリンクするのに用いられるデータリンクプロセサの背景及び機能的動作を与えるためにここに含めらる。これらの特許はバロース型のデータリンクプロセサのユニークな機能及び動作を説明し、バロースのコンピュータシステム及びネットワークに関連したデータリンクプロセサの動作の詳細を提供している。これらの先行の特許出願はデータリンクプロセサに使われている色々なタイプの動作及びデータ転送制御信号について説明している。従って、これらの特許出願はデータリンクプロセサに使われている色々なハードウェア及び内部動作の特徴についての詳細な背景及び説明を提供するであろう。

本発明は、バロースのコンピュータネットワーク及びシステムと互換性のあるデータリンクプロセサであるが、同時に２つのタイプの遠隔の周辺機器を皐−のデータリンクプロセサにより統御すべく特に開発されたものである。このデータリンクプロセサはバッファ内蔵のプリンターテープデータリンクプロセサ（ＰＴ− ＤＬＰ）と呼ばれる。

［発明の概要コ本開示は、一方でメインポストコンピュータシステムとインタフェースしつつ、２つの異なるタイプの遠隔の周辺機器との間でデータ転送及び通イ３を提供するところの、内部で共に動作するハードウェア要素の結合を提供する。これらの周辺機器とはバッファ内蔵のプリンタターミナル機器であり、又はホス１−とテープ装Ｊどの間でディジチェイン状に結合され通イ１転送を行うストリーマテープ装置である。

こうして、本システムのアーキテクチャは、プリンターテープデータリンクプロセサと称するある装置により、２つの周辺装置インタフェース間で、１つのホストシステムインタフェースの共有を可能にする。

また、本システムは、データリンクインタフェース（ＤＬＩ）データ格納部（つまりバッファメモリ）内でのデータのインタリーブを可能にし、バッファメモリから出るデータと同時に入るデータとがインターリーブし、その結果、バッファメモリ部は周辺装置からメインホストシステムへのデータの流れと同時に、メインホストシステムから特に選択された遠隔のターミナル装置へのデータの流れを可能にする。

ここに説明されるデータリンクプロセサシステムは、周辺のテープ装置へ（及び、周辺装置から）のデータ転送の制御のためのＤＭＡ（ダイレクトメモリアクセス）コントロールデータのチャネルの自動的な切換え機能を備える。該システムは、１つのマスターマイクロプロセサシステムが３つのスレーブコントローラと共働して、メインホス）・システムとの間でのデータ転送を同時に統御し、かつ同時に２つのタイプの遠隔の周辺装置との間でのデータ転送を統御する事ができるように、構成されている。

前述したように、ＤＬＩデータ格納部（バッファメモリ）が、ホスｌ−システムとの間でと、２つのタイプの周辺装置の夫々との間でとの、インクリーブされたデータ転送を同時的に行う。これはホストと周辺装置インタフェース部のハードウェア内のルックアヘッド機能によってなされる。

ＤＭＡ切換部にはマスターのマイクロプロセサとテープ周辺装置との間でのデータ転送を統御するのに使われるテープコントロール部への２つのコントロールデータチャネルが備えられている。“コントロールデータ“が１つのチャネルを通してテープコントロール部へ転送されていて、続いて実際の“データ”転送サイクルが終った時、テープコントロール部は自動的にマスターマイクロプロセサシステムによる仲介なしに、もう一方の”コントロールデータ”チャネルに切換え接続する。これはマスタマイクロブロセザに負荷を課する事なく、両方向において高速なデータフローを維持するためになされる。

このようにして、ここに開示されるプリンターテープデータリンクプロセサのアーキテクチャは、１つの特定のＩ１０コントローラが２つのタイプの周辺装置（特に、１つのプリンタ装置と４台までのテープ装置）との間でのデータ転送を調節する事のできるところの効率的で能率的な方法を提供し、しかもその間、バッファメモリとメインホストコンピュータとの間と、バッファメモリと周辺装置との間とで、両方向の同時的なデータ転送オペレーションを可能に第１図はプリンターテープデータリンクプロセサが遠隔の周辺装置とのインタフェースを提供するためにメインホストシステムと、どのように動作するかを示すブロック図、第２図は特にデータの流れに関してプリンターテープデータリンクプロセサの主な構成要素を示す図、第３図はマイクロプロセサのコントロールラインが周辺装置へのデータリンクインタフェースのフロントエンドと、どのようにリンクしているかを示すところの、プリンターテープデータリンクプロセサのより詳細なブロック図、第４図はプリンターテープデータリンクプロセサの全体的なブロック図、第５図はプリンタインタフェースステートマシーンの基本動作を示す機能的なフローチャート、第６図はテープインタフェースステートマシーンの基本動作を示す機能的なフローチャート、第７図はマイクロプロセサシステムの読み出しサイクル、書き込みサイクル及びＤＬＩアクセスサイクルのタイミング、そして、デ−タリンクブロセサのバッファメモリからのデータを挿入し又は引き出すために、ＤＬＩステートマシーンコントローラのアクセス時間とマイクロプロセサのアクセス時間とのインタリーブを示すタイミングチャート、第８図はコントロールデータを使うために自動的なチャネル切換えを説明する図である。

一以下余白一［好適な実施例の説明］［発明の背景］の項で述べたような他のタイプのバロースのデータリンクプロセサにように、本発明に係るデータリンクプロセサは、データリンクプロセサに関する先行の特許にて説明したのと同様に、不インのホストシステムとデータリンクプロセサとの間でのデータコントロール信号及びデータの並行転送に係るＭＬＩ　（メツセージレベルインタフェース）を用いるところのほとんどのコンピュータシステムと互換性がある。第１図に示すように、分配（ディストリビューション）カード２ｏはＭＬＩを介してホストと、そしてＤＬＩを介してデータリンクプロセサとインタフェースする。

ホストコンピュータシステムから見れば、プリンターテープデータリンクプロセサ（ＰＴＤＬＰ）は個別のプリンタＤＬＰ及びストリーマテープＤＬＰとしてみえる。これら２つの機能的なデータリンクプロセサ（ここでは１つの装置に統合されている）の夫々はアドレスライン（ＬＣＰアドレス）そしてリクエスト（要求）ライン（ＬＣＰリクエスト）を持ち、あたかも２つの独立したデータリンクプロセサがあるかのようになっている。かくして、本プリンターテープデータリンクプロセサの機能及び説明は２つのセクションで説明される事になろう。即ち、バッファ付プリンタに関する説明とストリーマテープに関する説明とに別れている。

プリンターテープデータリンクプロセサの全てのハードウェアは、データリンクインタフェースのバックブレーンにインターフェースする１つのロジックボード上にフロントされている。又、第１図、第４図に３０５，３０６，４０４と示されている周辺装置アダプタカード（ＰＡＣ）に接続されているフロントブレーンケーブルもある。かくして、プリンタインタフェースに使われる１つのＰＡＣ４０４と、ストリーマテープインタフェース部に使われる２つのＰＡＣ（３０５，３０６）とが図示されている。

ストリーマテープインタフェース部は第２図で要素３０としてあり、バロース社が磁気テープ装置として開発した磁気テープストリーマ装置４台に直接接続する事ができる。このインタフェース３０はテープ駆動装置へのパス内に、テープ制御装置（ＴＣＵ）を必要としない（又、許さない）。テープ駆動装置のためのフォーマット化装置及び制御はテープ駆動装置内に含まれる。

第１図にも示されているように、テープ駆動装置は互いにデージ−チェーン結合され、４台までの磁気テープストリーマ装置が１つのコントローラカードと２つのＰＡＣ（３０５，３０６）を用いて接続する事ができる。インタフェースケーブルが各テープ駆動装置中のコネクタを通して延び、チェインの最終のテープ駆動装置はターミネータコネクタを使用している。

テープ駆動装置はソフトウェア制御の下で、２５から１００ＩＰＳ（インチ７秒）のオペレーション速度、２００ＩＰＳの巻き戻シ速度で動作する。このようにして、周辺装置インタフェース上で４０又は１６０にバイ８フ秒のデータ転送レートを得る。ルコード当り５０００バイトとすると、１０ｙ２インチテープリールの２４００フイートテープ上に約４０メガバイトのデータを取り扱える。

使用テープフォーマットはＡＮＳＩ標準Ｘ３．３９−１９７３（ＰＥ）、即ち、１６００ＢＰＩ、標準ＩＲＧの位相変調（ＰＥ）である。これにより同じテープで、磁気ストリーマテープ装置と７５／１２５１　ＰＳの位相変調方式テープ装置の両方で読出し／書き込みが可能である。

プリンターテープデータリンクプロセサはテープインタフェースのためのユニークであって選択可能なデータリンクプロセサアドレスを設定できるようにされている。

もう一方のインタフェースはデータリンクプロセサのプリンタインタフェース４０である。プリンタインタフェースは第２図の４０と示されているバロース高速標準インタフェース（Ｈ３ＳＩ）に接続している。このインタフェースはバロースのシステムに用いられるバロースプリンタインタフェースプロトコルによって修正する事ができる。唯一のプリンタ装置（ラインプリンタ４４）が第１図のシングルのＰＡＣ４０４を介してプリンターテープデータリンクプロセサと接続できる。

プリンタインタフェースに可能なデータ転送レートは３１．２５にバイ８フ秒である。プリンタインタフェースからのデータ転送レートはバロースのＢ９２４型プリンタ上で１５３．８にバイ８フ秒であり、８９２４６型プリンタ上では１００にバイ８フ秒である。

゛°テープ′°インタフェースに関して前述したように、データリンクプロセサ（ＤＬＰ）は“プリンタ”インタフェースのためのユニークで選択可能なりＬＰＰＥレスを設けている。

続く説明は第１．２，３．４図、特に第４図に基づいて、これらの図面に示されたハードウェアの色々の機能についてなされる。

プリンターテープデータリンクプロセサは、他の３つのステートマシーンを制御するマイクロプロセサシステム１０１を有する。マイクロプロセサシステム１０１はＤＭＡコントローラ１０１ｄ及びマイクロプロセサ１０１ｍを有する。ここで説明されるコントローラはしばしば゛ステートマシーン”と言われる。

その３つの他のステートマシーンコントローラとは：（ａ）ＤＬｔインタフェース２０１　（第４図）、（ｂ）プリンタインタフェースステートマシーン４０１（７ｊＳ４図）、（Ｃ）テープインタフェースステートマシーン３０１　（第４図）の３つである。

８にバイトのデュアルポートのＤＬＩバッフアメそり１０８（第２．４図）と４にバイトマイクロプロセサのローカルＲＡＭメモリ１、０１　ｍ　（第２図）が、周辺装置との間でデータをバッファするの第３−４図に示されたマイクロプロセサシステム１０１はインタラブドコントローラ（１０１内）、ＤＭＡコントローラ１０１ｄ（第３図）、デバイス選択ロジック１１３（第４図）、ＲＡＭｌ０８（第３．４図）、消去可能ＦＲＯＭ　（ＥＦＲＯＭ）、及び第４図のブロック１０１内で動作するＲＡＭ等を含んでいる。全てのプログラムはＥＰＲＯＭ内に格納される。

マイクロプロセサ１０１ｍはインテルコーポレーションにより８０８６と呼ばれている８ＭＨ２１６ビツトのマイクロプロセサである。このプロセサユニットはインデル社（カルフォルニア州ザンタクララ　ボウエルスアへニュー　３０６５）Ｑ行の’ＩＡＰＸ　８６．８８ユーザーマニュアル°°ハンドブックの１−２頁から２−２７頁に説明されている。

マイクロプロセサシステム１０１は６４にバイトのアドレス空間内提供し、そのアドレス空間内では次の（ａ）〜（ｅ）の機能をカバーするメモリマツプが設けられている。

（ａ）インタラブド処理と機能コードのためにＥ　Ｐ　ＲＯ）Ｊの３２にバイト、（ｂ）デュアルポートＲＡＭ１０Ｂのために８にバイト、（Ｃ）メモリマツプＩ１０のために４にバイト、（ｄ）ローカルＲＡＭメモリ！、０１ｍｙのために４にバイト、（ｅ）リセットとＭＴＲ（保守用テストプログラム）コードのためにＥＦＲＯＭの１６にバイト。

このローカルのＥＰＲＯＭメモリは２つのバンクに分割され、その２つのバンクは“ＢＩＩＳ　ＨＩＧＩＩ　ＥＮＡＢＬＥ　”と呼ばれる信号どＡ。のアドレスラインとにより夫々別個に付勢される。

アドレスのデコードは２つのステージでなされる。第１のステージはＦＰＬＡと称されるプログラムロジックアレイによってなされる。選択に要するセットアツプ時間がより長く必要なようなデバイスは第」ステージの直接の出力を使う。このようなデバイスに、１０１内のメモリ、インタラブドコントローラ（１０１内）、ＤＭＡコントローラ１０１ｄ等がある。

コントロールラッチ１１０（第３図、第４図）及び第４図の１０５．１０６のようなステータスバッファ（これらのバッファはマイクロプロセサ１０１によりアクセスされる）は、′ｆＳ１ステージにより付勢される３つのデコーダ（１１３、第４図）から構成される第２ステージからの出力を使う。

＋０１内のインタラブドコントローラは、ＤＬＩＭＥＳＳと称されるＤＬＩメツセージと信号ＤＭＡＥＮＤ　（ダイレクトメモリアクセスの送出終了）を５００マイクロ秒のタイミング信号に加えて検■するために、エツジトリガモードで使用される。このインタラブドコントローラ（１０１内）はマイクロプロセサ１０１ｍのためのベクタアドレスを提供する。

クリア／自己テストインタラブド（第４図の７０）はマイクロプロセサ１０１　（ＩＮ置　８０８６）のマスク不能なインタラブドラインに接続されている。ボードによる自己テスト／リセット及び手動の自己テスト／リセットはマイクロプロセサ８０８６のリセットラインにｔｆｉｔ！されている。マスク不能なインタラブドとリセットインタラブドは８０８６内で内部的にベクタを発生し、インタラブドコントローラ（１０１内）を自己テストプログラムから除外する。

ＤＭＡコントローラ１０１ｄは周辺公認インタフェース３０．４０（第３図）、そしてマイクロプロセサローカルメモリ１０１ｍｙ（第２図）等がら（又は、それらへ）、データを転送するのに使用される。そのＤＭＡコントローラは又、テープインタフェース３０、デュアルポートバッファメモリ１０８（第３．４図）から（又は、それらへ）データを転送する。

ＤＭＡチャネルのうちの１つが、プリンタインタフェースに専用とされる。それから、２つのチャネルがテープインタフェースに専用となる。マイクロプロセサシステム１０１のＤＭＡコントローラ１０１ｄは゛コントロールデータ”のために２チャネル有し、このコントロールデータチャネルは第３図のＤＭＡスイッチ１０１ｓに行き、このＤＭＡスイッチ１０１Ｓはテープインタフェース３０への “コントロールデータ”を交互に切り換えるのに使われる。

第３図１０１ｓ内のマルチプレクサがプログラムロジックアレイ部に設けられ、リクエスト（要求）、アクナレッジ（１１定応答）、エンドオブプロセス（処理終了）等の信号を適当なチャネルに向ける。テープインタフェースにサービスしている間は、ＤＭＡコントローラ１０１ｄからの“エンドオブプロセス”信号は、現在のアクナレッジが発生した後に、別のテープコントロール”チャネルに切換える。

プログラムロジックアレイ内のスイッチ１０１ＳのＤＭＡ５ＷＩＴ　ＣＨ（３号から生成した０ＶＲｔＪＮ信号は、チャネルをイニシャライズする時間をマイクロプロセサが得る前に、スイッチ切換えが発生した事を示すのに用いられる。このようにして、信号ＵＰ、ＤＳＲＳＴは、このオーバランが発生してＤＭＡチャネルをイニシャライズする時に、内部的なオーバラン状態をリセットするのに使われる。

マイクロプロセサシステムのクロックマイクロプロセサ１０１のためのクロックは８　Ｍ　Ｈ７，のＤＬ１バックブレーンクロック５０（第４図の）から、ディレィライン及びゲート回路を用いて、流れてくる。マイクロプロセサ１０１（８０８６）への“ＲＥＡＤＹ”入力はｐ型フリップフロップによるクロックに同期している。ＤＭＡコントローラ１σ１ｄのためのクロックは第４図のＤＭＡコントローラ１０１ｄのための４ＭＨｚクロックを発生するために、８ＭＨ，のバックブレーンクロックを２で分割したものを用いている。

ＤＬＩインタフェースＤＬＩインタフェース（ＤＬＩフロントエンド、第３図）は、クリアロジック、自己テスト開始ロジック（第４図７０）：ＤＬＩ送受信レジスタ（１１０）。

バーストカウンタ１０４（第４図）；バーストエンドロジック（１０３）；水平パリティワード発生器１１１　（第４図）；垂直パリティ発生器及びその発送（１０９）；リクエストロジック及び緊急リクエストロジック（１０７）；ＤＬＩ／コントローラの通信ロジック（２０１内）；などからなる。

２ＫＸ２４ビツト（パリティと共に）のＤＬ！ステートマシーン（第４図、２０１）はマイクロプロセサ１０１からの条件信号を受けてデータエレメントを制御する。ＤＬＩステートマシーン２０１（第３．４図）は、これらのデータエレメントの一部からのステータス信号を受けると共に、これらのエレメントの一部の制御も行う、この制御の特有の型は次のようである。

ＤＬＩステートマシーンコントローラの機能（ａ）クリア／自己テスト初期化ロジック（第４図の７０）は色々のタイプのクリアや自己テストを何時必要とされるのかを検出する事ができる。信号ＬＯＣＰＡＬがプリンタデータリンクプロセッサ若しくはテープデータリンクプロセサのためのローカルアドレスを検出し、そのローカルアドレスを信号ＡＤＲＶＬＤ　（７ドレス有効）及び信号ＬＯＣＡＤ　（０−カルアドレス）により検証する。

ローカルアドレスのＤＩＲスイッチと信号ＬＯＣＡＤとの比較はシステム１０１によりＰＳ（プリンタ選択）及びＴＳ（テープ選択）信号に対して同期している。

（ｂ）クリア／自己テスト信号及びリセット、インタラブド等のの信号の生成は信号ＡＤＳＴＣＬ　（アドレス、自己テスト、クリアＰＡＬ）又はプログラムアレイロジックによって為される。それは又、ＤＬＰＡＤＰ　（プリンタＤＬＰアドレス信号）及びＤＬＰＡＤＴ　（テープＤＬＰアドレス信号）を用いて、信号Ｃ０ＮＮＥＣＴを生成する。

（ｃ）ＤＬＩ送受信レジスタは方向性レジスタラッチ（第４図の１１Ｏ）によって与えられる。ＤＬＩ上の出力付勢信号がＣ０ＮＮＥＣＴ信号及びｌ０５ＥＮＤ信号によって生成される。ＤＬＩからのラッチ付勢はＡＦ（アシンクロナスフラグ）信号によって制御される。ＤＬＩフロントエンドからのクロッキング及び付勢論理はＤＬＩステートマシーン２０１（第４図）によって制御される。

（ｄ）第４図のバーストカウンタ１０４は８ビツトカウンタとしてプログラムされた２０ＸＥｌのＰＡＬに充てられている。そのカウンタの値はＤＬＩステートマシーン２０１によって生成されたカウント付勢信号でもって、マイクロプロセサ１０１ｍにより１売み出され、ロードされる。

（ｅ）１０１内のノＳ−ストエンド論理は、ＤＬＩステートマシーン２０１　（第４図）への条件人力を与え、バーストモードを停止させるために信号ＴＥＲＭ（ターミネート）、Ｃｏ（バーストカウンタのキャリーアウト）、そして５ＴＩＯＬ（ストローブＩ１０レベル）等を使う。

（ｆ）第４図の水平パリティ発生器１１１は水平パリティワードの累積を行うようにプログラムされた２つのプログラムアレイロジック部内に与えられている。

２つのラッチ１１１からなるデータバイブラインラッチがＤＬＩ内部データバス（２００ｂ、第４図）上でのタイミング上の必要性に合致するように使われる。

マイクロプロセサ１０１ｍはクリア動作を制御し、水平パリティワードがゼロ状態（ＬＰＷＺＥＲＯ）かを調べる。この状態は送信されたワードがエラー無しであったかを調べるものである。ＤＬＩステートマシーンは水平パリティ発生器１１１の累積及び読み出しを制御する。バイブラインラッチの付勢（２０１を１１１へ接続する）も又、ＤＬｌステートマシーン２０１により制御される。

（ｇ）垂直パリティの生成及びその発送は４つ組の２×１トライステートマルチプレクサと共に９ビツトパリテイジエネレータ（第４図、１０９）によってなされる。双方向性のレジスタ／ラッチ１１１　（第４図）はデータリンクインタフェース上にパリティピットを送受するのに使われる。マイクロプロセサシステム１０１からデュアルポートＲＡＭ（第３図、第４図の１０８）に書き込む時に、垂直パリティが生成され、パリティＲＡＭ（１０８の一部）に書き込まれる。

ＤＬＩインタフェースからデュアルポートＲＡＭ１０８に書込まれるときに、垂直パリティがチェックされ、実際のＤＬＩパリティが１０８のパリティＲＡＭに書き込まれる。ＤＬｌデータリンクインタフェース上に読み出す時に垂直パリティがパリティＦＬＡＭから読み出される。メモリの書き込みサイクルのタイミングは、双方向性レジスタラッチのトライステート機能を用いる代りに、トライステートバッファを用いる事により適合されている。フリップフロップがパリティチェックの結果を格納し、そしてマイクロプロセサ１０１ｍへのＶＰＥＲＲ（垂直パリティエラー）ステータス信号を作るのに使われる。

（ｈ）リクエスト（要求）ロジック及び緊急リクエスト（エマ−ジエンシーリクエスト）ロジックが１０７内のＲＥＱＰＡＬと称されるプログラムロジックアレイ部内に設けられている。マイクロプロセサ１０１ｍはプリンタリクエスト、テープリクエスト、そしてテープ緊急リクエスト等のセツティングの制御を行う。

信号ＲＥＱＰＡＬは緊急リクエスト入力をモニターしていて、それがあるとプリンタを除外する。

又、その信号は、もしテープ緊急リクエストがセットされていないならばテープリクエストをリセットする。ＤＬＩステートマシーンコントローラ２０１はＲＥＱＰＡＬリクエストとがＤＬＩタイミングの要求に合致して許可された時にそわらのリクエストのクリアを制ＯＤする。

（ｉ）２０１内のＤＬＩとマイクロプロセサの通信ロジックはＤＬＩ／ＵＰ　ＰＡＬと称されるプログラムアレイロジック部に含まれている。２つのセット／クリア可能なフラグが設けられている。それらのフラグとは：（ｉ）ＵＰＭＥＳＳ・・・ＤＬＩへのマイクロプロセサのメツセージを示すフラグ；（ｉｆ）ＤＬＩＭＥＳＳ・・・マイクロプロセサ１０１へのＤＬＩステートマシーンからのメツセージを示すフラグである。

ＤＬｉステートマシーンパリティエラーフリップフロツブも又、ＤＬＩ／ＵＰ　ＰＡＬに設けられている。マイクロプロセサプロセサ１０１ｍはＤＬＩオペレーション（ＤＯＰＳ）をＤＬＩステートマシーン２０１に発し、フラグ（ｔＪＰＭＥＳＳ）をセットする。このフラグはステートマシーンの条件ロジックに送られる。ＤＬＩステートマシーンはそれからそのオペレーションを実行する。ＤＬＩステートマシーンコントローラはそれから、次のような動作を実行する事ができるニストロープ信号を送る。

データ（１ワード）をπ売む。

データ（１ワード）を書き込む。

バーストイ８号を読む。

バースト信号を書き込む。

接続を待つ。

接続断を待つ。

ＡＦ信号を待つ（ＡＦ（、：；Σはホストとのハンドシェーク（３号である。そのために、コントローラ２０１はマイクロプロセサ１０１ｍにホストがし・ディである時を知らせるために、ＡＦを待つ事ができる）。

ＬＰＷを送る。

ポストポインタを読む。

しｐｗをＲＡＭにτ多す。

送信レジスタにロードする。

受信レジスタをＲＡＭに移す。

ＲＡＭからＬＰＷにロードする。

無オペレーション与えれられたオペレーションを完了後、ＤＬ！ステートマシーンコントローラは信号ｏ＋ＬｘＭＥｓｓをセットする、この信号がマイクロプロセサ１０１ｍへのインタラブドとなる。最初のＤＬＩＭＥＳＳインタフェース信号発生後に、ＤＬＩＭＥＳＳラインは、ホストシステム１０に接続されている間の、マイクロプロセサ１０１ｍへの０ステータス入力”として作用し、その間に定期的に発生するインタラブドの代りとなる。

１）　Ｌ　Ｉステートマシーンコントローラ２０１は、制御記憶及びバイブラインレジスタのために、ＰＲＯＭ内に３つの２に×８個のレジスタを使うように設けられている。２０１内の条件ロジックはプログラムロジックアレイ（ＦＰＬＡ）内に設けられ、そして条件ラッチは２つのラッチ内に設けられている。

ＤＬＩステートマシーン２０１（第４図）の条件ロジックへの人力（Ｊ、マイクロプロセサ１０１．　ｍへのステータス入力としても使わＪ〕ている。マイクロコードのうち３ビツトフイールドが条件選択のために用意されている。もう１つの３ビツトフイールドが、ＤＬＩステートマシーン２０１のいかなるオペレーションにおいてもユニークな次アドレス選択のために用意されている。

２０ｉ内の制御記憶アドレスの４ビツトがＤＯＰ　（ＤＬＩオペレーション）によって用意されている。これがオペレーションのためのアドレス環境を与える。

そのアドレスの３ビツトがユニークな次アドレスフィールドとなる。そのアドレスの４ビツトが条件コード入力となる。

制ｉ卸二己憶のパリティチェック（２０１内）は、３つの９ビットパリティ発生器によって、ＤＬＰのオペレーションの間になされる。

パリティエラーの表示はＤＬＩ／ＵＰ　ＰＡＬ（２０＋、第４図）と称されるプログラムアレイロジック内に保持される。

プリンタインタフェースプリンタインタフェースは、データ送信／受信ラッチ４０３（第４図）、パリティ生成／チェック回路（不図示）、インタフェースｉｉ’Ｊ　ｉ：ｌｌｔのためのプリンタステートマシーンコントローラ４０１そして、４０４内の周辺装置バッファ及びループバックバッファ等からなる。

プリンタの送受信ラッチ４０３は、プリンタインタフェースステートマシーンコントローラ４０１　（第４図）によって制御されるラッチ信号及び付勢信号を備えるようにされている。データの要求は、マイクロプロセサシステム１０１（マイクロプロセサ１０１ｍ又はその中のＤＭＡコントローラ１０１　ｄ）によって、ＰＵＤＡＰＳＥＬ　（プリンタマイクロプロセサデータ選択ライン）信号と共に為される。

プリンタのパリティ生成／チェックは９ピツｉ・のパリティ発生器によってなされる。入力ソース及び出力光の選択はプリンタステートマシーンコントローラ４０１によってなさｊる。プリンタパリティエラーはプリンタプログラムアレイＰＲＴＰＡＬ　（４０１内）内に保持され、マイクロプロセサ１０１ｍへのステータス表示として使われる。

プリンタインタフェースステートマシーンコントローラ４０１はＰＲＴＰＡＬのアレイロジックによって与えられている。それは第５図のフローヂャートの如き機能的動作を実行する。

テープインタフェーステープインタフェース（第２図の３０）は送受信ラッチ、読み出し／書き込み時パリティ生成回路、コマンドレジスタ、ステータスバッファ、インタフェースを制御するためのテープステートマシーンコントローラ３０１（第４図）、周辺装置バッファ、ループバックバッファ等からなる。

送受信ラッチ３０２は１ワード／１６ビツトのデータラッチを行う４つの双方向性ラッチ／レジスタによってなる。テープステートマシーンコントローラ３０１は前記データラッチの２つの８ビツトのローディング及び付勢を制御して、データのマルチブレクス及びその逆を行う。

テープデータの転送のための読み出し／書き込み時のパリティの生成は２つの９ビットパリティ発生器によって実行される。パリティは８ぎ込みデータ路上で生成され、読み出しデータ路上でチェックされる。テープにデータを書く時、読み出し／書き込みヘッドが書き込まれたデータを返し、ドライブはその読んだデータの検証をストローブ信号Ｉ　Ｒ５ＴＲ（反転読み出しストローブ信号）でもって行う。

パリティエラーはテーププログラムアレイロジック（ＴＡＰＰＡＬ）内でキャッチされ保持される。ドライブは又、ハードエラー信号（ＩＨＥＲ）及びエラー修正信号（ＩＣＥＲＲ）を生成して、テープからのデータにパリティエラーを検出した事を知らせる。これらの信号も又、テーププログラムアレイロジック（ＴＡＰＰＡＬ）によってキャッチされ保持される。

コマンドレジスタはテープインタフェース３０内の２つのレジスタとして与えられている。コマンド信号、アドレス信号、ストローブ信号（Ｉ　Ｇｏ）が並列にこれらのレジスタに書き込まれる。

ステータスバッファは、現に指定されているテープドライブ装置に関する情報をマイクロプロセサ１０１ｍに返す。次の信号＝ＩＨＥＲ（ハードエラー）；　ＩＣＥＲ（エラー修正）；ＩＦＭＡ（ファイルマーク検出）、ＩＥＯＴ（テープエンド）、ＴＰＡＲＥＲＲ（テープパリティエラー）等は：テープドライブからのパルス信号であり、それらはＴＡＰＰＡＬによりキャッチされ保持されて、マイクロプロセサ１０１によってアクセスされる。ＴＡＰＰＡＬ３０４はテープデータのトラップとしてのエラーストローブ信号を生成する。エラーストローブ信号はエラーを検出し、データ転送サイクルの終りにマイクロプロセサ１０１ｍに知らせるまでエラー信号を保持する。他のステータス信号は指定されたテープドライブから直接もたらされる。

テープインタフェースステートマシーンコントローラ３０１は、パルスをキャチし、いくつかのステートマシーンにわたって順序付けるようにプログラムされたプログラムアレイロジック３０４内に設けられている。ステートマシーン３０１は、前記２つの８ビツトのデータラッチのマルチブレクス及びその逆の制御、そしてＤＭＡコントローラ１０１ｄ（ｉ４図）とのリクエスト／アクルツジのハンドシェークの制御を行う。

テープ−Ｃシタフェースステートマシーンコントローラ３０１は第６図のフローチャートに示されているような機能を実行する。

テープ周辺装置バッファは第３図に示された２つの周辺装置アダプタカード３０５，３０６上にある。これらのカードは第２図のインタフェース３０及び４０内にある０周辺装置アダプタカード上にはループバックバッファがあり、これが周辺装置アダプタカード（ＰＡＣ３０５，３０６）へのデータバス及び制御パスのテストを可能にする。

１２号Ｍ、ＴＡＰＤＡＴは周辺装置アダプタカード３０５．３０６内のループバックパスを制御するのに使われる。保守プログラムが動き出すと、周辺装置とバッファとの間は不能化され、読み出しパスと古キ込みパスとの間のパスが付勢される。これにより、プリンターテープＤＬＰ及びＰＡＣ３０５，３０６，４０４の主なカード間の制御／データバスのテストが可能にする。

デュアルポートメモリＤＬＩバッファメモリ１０８（第２．４図）は、ＤＬＩステートマシーン２０１と、マイクロプロセサ１０１ｍ及びＤＭＡコントローラ１０１ｄを含むマイクロプロセサシステム１０１とからのアクセスを可能にする２つのボートをもつメモリである。ＤＬＩステートマシーン２０１のためのアドレスバスは２つのプログラムアレイロジックに設けられたカウンタからなる。このカウンタはマイクロプロセサプロセサ１０１ｍによって初期化される。マイクロプロセサシステムのためのアドレスバスは２つのバッファ（第４図、アドレスバッファ１０２）を介してされる。

ＤＬＩデータバス及びマイクロプロセサシステムデータパスはデータラッチによって分離されている。これらのデータバスは第２図の２２ｄ、２２ｍである。

デュアルポートメモリ１０８（第２．４図）の制御はデュアルポートプログラムアレイロジック（第３．４図の２０３と示されている）によってなされる。それはＤＬ！ステートマシーンコントローラ２０１及びマイクロプロセサシステム１０１からのリクエスト要求を先行監視するようにプログラムされている。それはデータ／アドレスバスの付勢信号、ＲＡＭチップのセレクト信号、ＲＡＭの書き込み可信号、マイクロプロセサシステムの“レディ”信号等を作る。それは、又、信号ＡＦ（非同期フラグ）及びＢＵＲＳＴ信号を使って、バーストモードの間のＤＬＩ２０１とマイクロ１０１ｍとによるメモリリクエストのクロック毎のインタリーブを行う（第７図）。

自己テストオペレーションプリンターテープデータリンクプロセサ（ＰＴ−ＤＬＰ）は自己テスト機能をサポートするように設計されていて、この機能は３つの開始方法及び２つの報告機能方法をもつ。

データリンクプロセサは次の３つのクリア信号のいずれかを受けて、その自己テスト機能を始める。

（ａ）メインのロジックカードに対してローカルであるブツシュボタンスイッチによって発生される前面プレーンクリーン信号：（ｂ）パワーアップクリア信号；（ｃ）ＤＬＩバックブレーン上のテストパスからの２つのタイプの自己テスト開始信号、この２つのタイプの開始信号は、ローカルモードにある間にアドレスされクリアされるか、もしくはＰＴ−ＤＬＰローカル一般アドレスによって一般的にアドレスされ、かつ全体的な自己テストの開始信号が“真”であるか、のいずれかである。

ＳＷＩ　ＴＣＨラインは、口）プリンタ関連部分か、（ｉｆ）テープ関連部分か、（ｉｉｉ）プリンターテーブデータリンクブロセサの全体的なテストかのいずれかのテストを選択するために使われる。前面ブレーンクリア及びパワーアップクリアは両者共、プリンターテープデータリンクプロセサの全体的な自己テストを開始する。

テストされているデータリンクプロセサ部分の自己テストの開始後Ｇ：ｌ、データリンクプロセサがその自己テストを渡すその時まで、この開始が周辺装置インタフェース及びＤＬＩインタフェースを不能にする。アドレスされたデータリンクプロセサが自己テストを実行しているとぎ、又は実行するのに失敗した時、又は、ＰＲＯＭパリティエラー若しくはマイクロコードの順序エラーの如き検出可能なエラーが発生したときはいつでも、信号ＬＣＰＣＯＮ１０と共に０ゼロ“ステータスがバックブレーン↓にあられれる。

前部ブレーン上には、４つの赤い発行ダイオード（ＬＥＤ）がテスト状態を表示する。これらＬＥＤのいずれかがＯＮの時は、データリンクプロセサは自己テストの実行中か、自己テストを失敗したか、オンラインモードのエラーを検出したかのいずれかである。

最上位のＬＥＤはメインロジックに関する自己テストの状態を表示する。次のＬＥＤは、プリンタインタフェース及びその周辺装置アダプタカード（ＰＡＣ４０４）に関する自己テストの状態を表示し、次のＬＥＤはテープインタフェース及びテープ周辺装置アダプタカードボード＃１　（３０５）に関する自己テストの状態を表示し、４番目のＬＥＤはテープインタフェース及び周辺装置アダプタカードボード＃２（３０６）に関する自己テス１−の状態を表示する。

もし、自己テストが実行されて所定時間後に、ＬＥＤが点灯したままならば、それは先ずどのカードがエラーしたかを示す。もし−容土のＬＥＤが、テストの所定の時間後にＯＮであるならば、それは周辺装置アダプタカード（ＰＡＣ）がテストされなくて、メインのロジックカードがその自己テストに失敗し・た事を示す。

自己テストの範囲はアドレスされたデバイスに関連するメインロジックボードのハードウェアのテストと、周辺装置アダプタカードとの間でのデータバスの確認である。

周辺装置（第１図、３４．４４）のドライバ及びレシーバモしてＤＬＩインタフェース（第３図）は自己テスト機能によってはテストできないものであり、それらは独立（スタトンドアローン）型のテスト若しくは周辺装置ドライバテスト・を必要どする。

データリンクプロセサのプリンタセクションに対する自己テストの長さは前もって決められた秒数を越えないようにセットで鮒る。

同様に、データリンクプロセサのテープセクションに対する自己テストの長さも、もう１つの設定値の所定の秒数を越えないようにセットできる。同じく、データリンクプロセサ全体のための自己テストの長さくプリンタセクション及びテープセクションの両者の含む）も、もう１つの設定値の秒数を越えないようにしている。

第３図を参照すると、マイクロプロセサシステム１０１によって制御されるデュアルポートＲＡＭコントロール２０３及びＤＬＩ−ＤＭＡ　（ダイレクトメモリアクセスユニット１０３，１０４．第４図）と共にデータリンクインタフェースコ；ノドローラ２０１が示されている。

デュアルポートＲＡＭコントローラ２０３は第３図のＲＡＭバッファ１０８を制御するのに使われる。

第３図は、制御ラインを主に示すその一方で、又、データがホスト１０からＤＬＩラツヂ１１０を通って、ＤＬＩデータバス２２ｄを介して、ＲＡＭバッファ１０８内へ転送されるところのデータバスをも示している事に留意してもよい。ここで、データをバス２２ｍを介しマイクロプロセサシステム１０１を通して処理し、周辺装置へ後で転送するために、テープインタフェース３０若しくはプリンタ、インタフェース４０に転送するようにしてもよい。

同様に、プリンタ周辺装置４４若しくはテープ周辺装置３４のいずれかからのデータを、マイクロプロセサシステム１０１ヘインタフエース４０及び（又は）３０を通して、それ故バッファＲＡＭ１０８を通して、更にＤＬＩデータバス２２ｄからホスト１ｏへ転送してもよい。

バッファＲＡＭ１０８は、周辺装置からホストシステムへ移動（読出し）するデータ、又はホストシステムから選択された周辺装置へ移動（古込み）するデータを、一時的に格納する目的のためのデュアルポートＲＡＭと考えてもよい。このようにして、ＲＡＭバッファ１０８を通してのデータの流れはいずれの方向についても同時的である。これが“インタリーブのプロセスサイクルによって達成される。

第７図は、“読出し”方向、゛書込み“方向の夫々についてのデータ転送に使われるクロック信号を示すタイミングチャートである。“読出し“方向とはデータが周辺装置からバッファメモリ１０８へ転送され、後にメインのホストシステムへ転送される事を息吹する。“書込み“方向とは、データがメインホストシステムからバッファメモリ１０８へ転送され、後に指定された周辺装置に転送される事を息吹する。

ＡＭ１０８は必要なアクセス情報も持ち、クロックの時刻２又は時刻３に起るデータのインタリーブを可能にする。

第７図の“読出し“サイクルについては、第１ライ：ノはクロック信号を示す。

ＡＬＥと示される第２ラインはマイクロプロセサのアドレスラッチを付勢する事を示す信号である。

Ｍ／１０の第３ラインはマイクロプロセサ１．０１　ｍがメモリ空間若しくはＩ／Ｄ空間のいずれを選択しているかを示す信号である。

ＡＤＯ１５の第４ラインは、正しいアドレス信号と実際の正しいデータ信号との１クロツク離れている関係を示す。これは、アドレス情報のためのバスの使用及びデータ転送可能な時間を示している。

第５ラインはＲＤ信号を示す、この信号は読み出されたデータがいつＲＡＭ１０８へ（又は、ＲＡＭ１０Ｂから）転送可能となるの一夕の送信／受信の条件を示す。

’ｆｂＩ図の第２の部分においては、“書込み−サイクルが示されている。前述のクロック信号、ＡＬｔＪｇ号、Ｍ／ＩＯ信号アドレス信号でしてＤＴ／Ｒ信号は、°°読出し”の替りにＷＲ若しくは“書込み′信号が示されている点を除いては、ライン５と同じである。

゛書込み”サイクルにおいては、アドレスが与えられた直後に°゛書込”方向のデータは周辺装置アダプタ装置に転送可能となる事がみてとれる。

又、“読出し”サイクルにおいては、読み出されたデータについて、セットアツプ時間は２０ｎｓ、保持時間はＩｏｎｓである。

“書込み”サイクルにおいては、書き込みデータが転送されるために、アドレスデータの後に５ｏｎｓの遅延がある。書ぎ込みデータはＩｏｎｓの遅延をもち、この遅延がＲＡＭ１０８のバッファレジスタからデータのゆとりを確保する。

第７図の第３（最下位）の部分はＤＬＩアクセスクロックを示し、その一連のクロックサイクルには１，２，３．４，５．・・・等と番号を打っである。最初のクロックサイクルの間に、ＤＬＩステートマシーン２０１は（データをバッファメモリ外へ又はバッファメモリ内のいずれかで転送するために）バッファメモリ１０８にアクセスする。

次のクロックサイクル（サイクル２）はマイクロプロセサ１０１ｍが（データをバッファメモリ外へ又はバッファメモリ内のいずれかで転送するために）バッファ１０８へのアクセス権を獲得するための第２の期間を与える。それからは、アクセス期間は、ＤＬＩコントローラ２０１のために使用されるのと、マスタマイクロプロセサ１０１ｍのために使用されるのとの間で交互に変わる。

かくして、例えＲＡＭバッファの色々なレジスタが使われていても、゛読出し” データが周辺装置からメインホストシステムへ、そして同時に“書込み”データがメインホストシステムから周辺装置へ、同じＲＡＭバッファ１０８を通して、移動する事が可能である。

第８図には、マルチプレクサ１０１ｍが、コントロールデータのオペレーションをチャネル１とチャネル２との間で切り替えるために、いかに使われるかを図示している。トグル１０１ｔがマルチプレクサ１０１ｍでのチャネル切り替えを制御する。

らのブロック終了信号がトグル１０１ｔの状態を変える。これが第３図の１０１及び３０からの）テープＤＭＡコントロール信号を、マルチプレクサ１０１ｍを用いて、チャネル１からチャネル２若しくはその逆と切り換える。

オーバラン検出回路１０１ｒは、“切り換えられるべき他方のチャネル”がマイクロプロセサ１０１によってまだ所期化されていないいう“エラー〇状態を検出する。このエラーが発生すると、非初期化状態により無効なデータがテープ周辺装置へ転送されてしまう事になる。

以上のように、周辺装置コントローラを説明してきたが、そこではマスタマイクロプロセサがＤＬＩスレーブコントローラ、テープインタフェーススレーブコントローラそしてプリンタインタフェーススレーブコントローラに対して命令し制御する。そのスレーブコントローラは、ＤＬＩインタフェースのフロントエンド内のバッファメモリが（ホスト−周辺装置、周辺装置−ホストの）のいずれの方向でも同時にインタリーブ処理しながら、転送データを格納し、そして出力することを可能にする。更に、マスクのマイクロプロセサはＤＭＡ切替部を制御し、このＤＭＡ切換部が、交互に切り代るコントロールデータチャネルがテープ周辺装置への（又はこれからの）データ転送を統御するのを、テープ装置へ（又は、これから）データブロックが転送された毎に、コントロールチャネルの切替を行う事によって可能にする。

他の実施例がここに述べられた特徴を発揮するようにする事はできるが、本発明に次の請求の範囲に述べられたシステムを包含するように理解されなくてはならない。

ＦＩＧ、６．　”Ｆ−７σイ；　ｒ−’＋ｑ；−ン　７０−４４ＦＩＧ、６Ａ。

ＦＩＧ、７Ａ。

イガリーフ゛７りとス力゛町倉Ｅで゛ある。

■　２ＯＮＳｆｉｔ・、７１−７・、フ゛時間　■　ｌ０Ｎｓの爪−ルト′。

■６ＯＮＳ＝＋紐　■１ＯＮＳｎ＆館七与出し二　Ｃマイクロ７℃ゼｒシステム）ＣＦＩＧ、７Ａ、と粗部、〕！ｉｉＡ、ｂｓ（？ａｏＶｍ”１１ｏｘＡ］’、、Ｌロー＋ｉｍｌ＋Ｔ＝マイク０７ ’［７ｔ’７　シ２ｇ）０４・１コロ７１３４２９′り　１２３４５ＦＩＧ、８゜ −ｒ−糸−、ｔ！　ネ山　１ト三　暦Ｆｔ　（方式）％式％２、発明の名称ブリ〉′ターテープ　データライン　プロセサ３、補正をする者事件との関係　特許出願人バロースｅコーポレーション４、代　理　人　〒１０５東京都港区虎ノ門１−２−１２昭和６１年１２月２３［１（発送）６、補正の対象データリンク　プロセサ」を１゛プリンタ〜テープ　データライン　プロセサ」と訂正する。

（特許法第１７条の２第１項第１号の規定による補正）手糸売ネ由正書　（自発）ＰＣＴ／ＵＳ８Ｂ１００００９２、発明の名称プリンターテープ　データリンク　プロセサ３、補正をする者゛バ件との関係　特許出願人バロース・コーポレーション４、代　理　人　〒１０５東京都港区虎ノ門１−２−１２第２興業ビル７Ｆ発明の名称の欄６、補正の内容（１）別紙の通り（２）明細１！、ｉについては、第１頁３行ｌ」の発明の名称の欄［プリンターテープ　データライン　プロセサＪを「プリンターテープ　データリンクプロセサ」と訂【１モする。

第１４頁１２行ＩＩの［／ヘーストエンドロジック」を「ホストポインタ」と訂正する。

第１５頁第１７行【−１の「方向性レジスタラッチ」を「双方向性レジスタラッチ」と訂正する。

第１６頁第１３行ＩＮ−第１４行１−１のｒ２００ｂＪをｒ２２ｄＪと訂正する。

（３）請求の範囲については、別紙の通り補ＩＦする。

（４）図面については、別紙の通り補＋［Ｅする。

ＰＣＴ／ＵＳ８６１００００９の請求の範囲の補正請　求　の　範　囲１　。

ホストコンピュータと複数のテープ周辺装置及び１つのプリンタ周辺装置との間でのデータ転送を統御するための、データリンクプロセサと称される周辺装置コントローラであって、該周辺装置コントローラは、（ａ）前記ポストコンピュータとマスタマイクロプロセサ手段との間のデータバスを提供し、前記ホストコンピュータと前記マスタマイクロプロセサ手段との間でのデータ転送を制御するデータリンクインタフェース（Ｄ　Ｌ　Ｔ　）手段を有し、該ＤＬＩ手段は：（ａｌ）前記ホストコンピュータと前記ＤＬＩ手段との間でのデータ転送を制御するためのＤＬＩスレーブコントローラを含み、該ＤＬＩスレーブコントローラは前記マスタマイクロプロセサ手段の統御の下で動作し；（ｂ）前記マスタマイクロプロセサ手段は前記データリンクインタフェース手段と、テープインタフェース手段及びプリンタインタフェース手段との間でのデータ転送を制御し、更に前記マスタマイクロプロセサ手段は；（ｂｌ）前記プリンタインタフェース手段及び前記テープインタフェース手段からのデータ転送要求に応答してデータ転送動作を実行するためのＤＭＡコントローラを有し、（Ｃ）前記プリンタインタフェース手段はプリンタ周辺装置に接続され、更に：（Ｃ１）前記マスタマイクロプロセサ手段の指令の下で動作し、前記プリンタ周辺装置と前記プリンタインタフェース手段との間でのデータ転送を制御するためのプリンタスレーブインタフェースコントローラと；（Ｃ２）前記マスタマイクロプロセサ手段と前記ＤＭＡコントローラに対して、データ転送動作の開始のための要求信号を発する手段とを有し、（ｄ）前記テープインタフェース手段は、複数のテープ周辺装置に接続され、（ｄｌ）前記マスタマイクロプロセサ手段の指令の下で動作し、選択されたテープ周辺装置と前記テープインタフェース手段との間で“のデータ転送を制御するためのテープスレーブインタフェースコントローラと；（ｄ２）前記マスタマイクロプロセサ手段ト前記ＤＭＡコントローラに対して、データ転送動作開始のための要求信号を発する手段とを有する；事を特徴とする周辺装置コントローラ。

２　。

前記データリンクインタフ、エース手段は：（ａ）前記ホストコンピュータと前記プリンタ及び前記テープ周辺装置との間で転送されているデータを一時的に格納するバッファメモリ手段と；（ｂ）前記マスタマイクロプロセサ手段の指令の下で、前記ホストコンピュータからのデータ転送要求を前記マスタマイクロプロセサ手段からのデータ転送要求と同期して、前記バッファメモリ手段へのアクセス制御が前記ＤＬＩスレーブコントローラ手段によって制御されるか又は前記マスタマイクロプロセサ手段によって制御されるかを選択するためのデュアルポートメモリコントロール手段に制御信号を送るように、動作するデータリンクインタフェース（ＤＬＩ）スレーブ −コントローラ手段とを：有し、（ｅ）前記デュアルポートメモリコントロール手段は前記バッファメモリ手段へのアクセスを制御する；事を特徴とする特許１項記載の周辺装置コントローラ。

３　。

前記データリンクインタフェース手段は、（ａ）前記ＤＬＩ−ＤＭＡ手段による前記バッファメモリ手段へのデータアクセスを可能にし、前記バッファメモリ手段にアドレス情報を提供し、前記バッファメモリ手段内へ、又はバッファメモリ手段から転送されるデータワード数を一定に保つために、前記データリンクインタフェーススレーブコントローラ手段によって命令されるところのＤＬＩ−ダイレクトメモリアクセス（ＤＭＡ）手段を有し、（ｂ）前記デュアルポートコントロール手段は、前記マスタマイクロプロセサ手段及びデータリンクインタフェースダイレクトメモリアクセス（ＤＬＩ−ＤＭＡ）手段からの制御信号を受け、前記デュアルポートコントロール手段は前記マスタマイクロプロセサ手段と前記ＤＬＩ−ＤＭＡ手段との間で前記バッファメモリ手段のアクセス制御を交互にするように動作する；事を特徴する請求の範囲第２項記載の周辺装置コントローラ。

４゜（ａ）前記マスタマイクロプロセサ手段とＤＭＡ切替え手段との間にある第１と第２のコントロールラインチャネルとＤＭＡ切替手段とを有し、（ｂ）前記Ｄ　ＭＡ切替手段は、前記第１と第２のコントロールラインチャネルを介してコントロールデータな受け、更に、（ｂｌ）いつデータ転送オペレーションが終了したかを検知する手段と：（ｂ２）コントロールデータを自動的に、コントロールラインチャネルの使用している方から、他方のコントロールラインチャネルへ切り替える手段を含み；（Ｃ）前記マスクマイクロプロセサ手段内の前記ＤＭＡコントローラはデータ転送オペレーション動作がちょうど終了した事を示す信号を前記ＤＭＡ切替手段に向けて発生する；事を特徴とする請求範囲第３項に記１戒の周辺装置コントローラ。

５゜（ａ）前記マスタマイクロプロセサ手段からのコントロールデータを第１のコントロールチャネルから第２のコントロールチャネルに自動的。

に切替えるためのＤＭＡ切替手段と：（ｂ）前記マスタマイクロプロセサ手段から前記Ｄ′ＦＡＡ切替手段までの第１と第２のコントロールデータチャネル；とを有し、データブロックの転送サイクルの後悔ニ、前記ＤＭＡ切替手段はコントロールデータの送出を前記第１のチャネルから前記第２のチャネル及びその逆へと切替える；事を特徴とする請求の範囲第３項記載の周辺装置コントローラ。

６゜データリンクプロセサと称し、ポストコンピュータと複数のテープ周辺装置との間でデータ転送オペレーションを制御する周辺装置コントローラであって、該周辺装置コントローラは、（ａ）複数のスレーブコントローラ手段を制御し；（ｂｌ）テープインタフェース手段にコントロールデータを送出するための第１と第２の（ｂ）前記ホストコンピュータを前記周辺装置コントローラに接糸売するためのデータリンクインタフェース（Ｄ　Ｌ　ｉ　）手段；とを含み、該ＤＬＩ手段は、（ｂｌ）前記コンピュータとバッファメモリ手段との間のデータ転送オペレーションを制御するためのデータリンク、インタフェース（ＤＬＩ）スレーブコントローラ手段を有し；（ｂ２）前記バッファメモリ手段は、訂記マスタマイクロブロセ竺手段と前記データリンクインタフェース（ＤＬＩ）スレーブコントローラ手段によつ°Ｃ交互にアクセスされ、前記バッファメモリ手段は、Ｄし■データバスを介して前記ホストコンピュータに、そしてマスタマイクロプロセサデータバスを介してテープインタフェース手段に夫々接続されており、（ｂ３）前記ＤＬＩデータバスは前記ポストコンピュータを前記ＤＬＩインタフェース手段を介して前記バッファメモリ手段に接続しバスは前記バッファメモリ手段を前記テープインタフェース手段に接続しており；（Ｃ）前記テープインタフェース手段は＝（Ｃ１）前記バッファメモリ手段と前記複数のテープ周辺装置との間でデータ転送を制御するテープインタフェースコントローラ手段を含み、該テープインタフェーススレーブコントローラ手段は；（ｃｌａ）前記第１と第２の出力コントロールデータチャネル間で、データ転送オペレーションの制御を自動的に切替えるための手段と：（ｃｌｂ）前記複数のテープ周辺装置への周辺装置バス接続手段と：（ｃｌｃ）特定のデータ転送オペレーションが終了した時に送出終了信号を発生する手段とを：含む事を特徴とする周辺装置コントローラ。

７　。

前記自動的に切替える手段は：（ａ）１つの前記コントロールデータチャネルを前記他のコントロールデータチャネルに自動的に切替えるＤＭＡ切替手段を含み、該ＤＭＡ切替手段は前記マスタマイクロプロセサ手段からの前記第１と第２のコントロールデータチャネルの両方に接続されている；事を特徴とする請求の範囲第６項記載の周辺装置コントローラ。

８゜前記ＤＭＡ切替手段は：（ａ）前記第１と第２のチャネルのコントロールデータの転送が終了すると、前記送出終了信号を検知する手段と；（ｂ）コントロールデータの転送オペレーションを今まで使っていたチャネルから他方のチャネルに切替える手段；とを含み、（ｉ）そして前記マスタマイクロプロセサ手段は、前記第１又は第２のコントロールデータチャネルを介して、前記ＤＭＡ切替手段に送出されるコントロールデータを発生するＤＭＡサブコントローラを含む；事を特徴とする請求の範囲第７項記載の周辺装置（ａ）前記マスタマイクロプロセサ手段を介して前記バッファメモリ手段に接続され、かつ（ａｌ）プリンタ周辺装置へのバス接続手段と；（ａ２）前記プリンタ周辺装置と前記バッファメモリ手段との間で転送されるデータを一時的に格納するためのプリンタ送受信号ラッチとを有する；プリンタインタフェース手段と；（ｂ）前記マスタプロセサ手段の指令の下で動作し、（ｂｌ）前記プリンタ送受信ラッチ及び前記プリンタインタフェース手段と、前記バッファメモリ手段との間でのデータ転送を制御するための手段と；（ｂ２）前記ＤＭＡサブコントローラ及び前記プリンタ周辺装置からのデータ転送要求の割当制御を行う手段とを含む；プリンタスレーブコントローラ手段とを含む；事を特徴とする請求の範囲第８項記載の周辺装置（ａ）前記バッファメモリ手段内にデータを入れ又は該バッファメモリ手段からデータを取り除くというバッファメモリ手段へのアクセスを制御するアクセスコントロール手段を含ミ、該アクセスコントロール手段は前記ＤＬＩスレーブコントローラ手段及びマスタプロセサ手段によって交互のサイクルで制御される、事を特徴とする請求の範囲第９項記載の周辺装置コントローラ。

１１、前記アクセスコントロール手段は：（ａ）前記マスタプロセサ手段からのコントロールデータ及びアドレスデータを受信し、かつ；（ａｌ）前記ＤＬＩスレーブコントローラ手段及び前記マスタプロセサ手段に割り当てられるバッファメモリ手段アクセス周期時間を調節する手段を有する；デュアルボーミーコントロール手段ト；（ｂ）前記ＤＬＩスレーブコントローラ手段からコントロールデータ及びアドレスデータを受信する、ＤＬＩ−ダイレクトメモリアクセス手段とを；有する事を特徴とする請求の範囲第１０項記載の周辺装置コントローラ。

ＦＩＧ、８゜国際調査報告ＡＮＮＥＸ　Ｔｏ　Ｔ）！Ｅ　ＺＮＴＥＲ１’ｌＡτｌ０ＮＡＬ　５ＥＡＲＣニーＥ　ＲＥＰＯＲＴ　ＯＮ

Claims

【特許請求の範囲】

１．ホストコンピユータと複数のテーブ周辺装置及び１つのブリンタ周辺装置との問でのデータ転送を統御するための、データリンクプロセサと称される周辺装置コントローラであつて、該周辺装置コントローラは、（ａ）前記ホストコンピユータとマスタマイクロプロセサ手段との間のデータパスを提供し、前記ホストコンピユータと前記マスクマイクロプロセサ手段との間でのデータ転送を制御するデータリンクインタフエース（ＤＬＩ）手段を有し、該ＤＬＩ手段は：（ａ１）前記ホストコンピユータと前記ＤＬＩ手段との間でのデータ転送を制御するためのＤＬＩスレーブコントローラを含み、該ＤＬＩスレーブコントローラは前記マスタマイクロプロセサ手段の統御の下で動作し；（ｂ）前記マスタマイクロプロセサ手段は前記データリンクインタフエース手段と、テーブインタフエース手段及びプリンタインタフエース手段との間でのデータ転送を制御し、更に前記マスタマイクロプロセサ手段は；（ｂ１）前記プリンタインタフエース手段及び前記テーブインタフエース手段からのデータ転送要求に応答してデータ転送動作を実行するためのＤＭＡコントローラを有し、（ｃ）前記プリンタインタフエース手段はブリンタ周辺装置に接続され、更に；（ｃ１）前記マスタマイクロプロセサ手段の指令の下で動作し、前記ブリンタ周辺装置と前記プリンタインタフエース手段との間でのデータ転送を制御するためのプリンタスレーブインタフエースコントローラと；（ｃ２）前記マスタマイクロプロセサ手段と前記ＤＭＡコントローラに対して、データ転送動作の開始のための要求信号を発する手段とを有し、（ｄ）前記テーブインタフエース手段は、複数のテーブ周辺装置に接続され、（ｄ１）前記マスタマイクロプロセサ手段の指令の下で動作し、選択されたテーブ周辺装置と前記テーブインタフエース手段との問でのデータ転送を制御するためのテープスレーブインタフエースコントローラと；（ｄ２）前記マスタマイクロプロセサ手段と前記ＤＭＡコントローラに対して、データ転送動作開始のための要求信号を発する手段とを有する；事を特徴とする周辺装置コントローラ。
２．前記データリンクインタフエース手段は：（ａ）前記ホストコンピユータと前記ブリンタ及び前記テーブ周辺装置との間で転送されているデータを一時的に格納するバツフアメモリ手段と；（ｂ）前記マスタマイクロプロセサ手段の指令の下で、前記ホストコンピユータからのデータ転送要求を前記マスタマイクロプロセサ手段からのデータ転送要求と同期して、前記バツフアメモリ手段へのアクセス制御が前記ＤＬＩスレーブコントローラ手段によつて制御されるか又は前記マスタマイクロプロセサ手段によつて制御されるかを選択するためのデユアルボートメモリコントロール手段に制御信号を送るように、動作するデータリンクインタフエース（ＤＬＩ）スレーブーコントローラ手段とを；有し、（ｃ）前記デユアルボートメモリコントロール手段は前記バツフアメモリ手段へのアクセスを制御する；事を特徴とする事を特徴とする請求の範囲第１項記載の周辺装置コントローラ。
３．前記データリンクインタフエース手段は、（ａ）前記ＤＬＩ−ＤＭＡ手段による前記バツフアメモリ手段へのデータアクセスを可能にし、前記バツフアメモリ手段にアドレス情報を提供し、前記バツフアメモリ手段内へ、又はバツフアメモリ手段から転送されるデータワード数を一定に保つために、前記データリンクインタフエーススレーブコントローラ手段によつて命令されるところのＤＬＩ−ダイレクトメモリアクセス（ＤＭＡ）手段を有し、（ｂ）前記デユアルボートコントロール手段は、前記マスタマイクロプロセサ手段及びデータリンクインタフエースダイレクトメモリアクセス（ＤＬＩ−ＤＭＡ）手段からの制御信号を受け、前記デユアルボートコントロール手段は前記マスタマイクロプロセサ手段と前記ＤＬＩ−ＤＭＡ手段との間で前記バツフアメモリ手段のアクセス制御を交互にするように動作する；事を特徴する請求の範囲第２項記載の周辺装置コントローラ。
４．（ａ）前記マスタマイクロプロセサ手段とＤＭＡ切替え手段との間にある第１と第２のコントロールラインチヤネルとＤＭＡ切替手段とを有し、（ｂ）前記ＤＭＡ切替手段は、前記第１と第２のコントロールラインチヤネルを介してコントロールデータを受け、更に、（ｂ１）いつデータ転送オべレーシヨンが終了したかを検知する手段と；（ｂ２）コントロールデータを自動的に、コントロールラインチヤネルの使用している方から、他方のコントロールラインチヤネルへ切り替える手段を含み；（ｃ）前記マスタマイクロプロセサ手段内の前記ＤＭＡコントローラはデータ転送オべレーシヨン動作がちようど終了した事を示す信号を前記ＤＭＡ切替手段に向けて発生する；事を特徴とする請求範囲第３項に記載の周辺装置コントローラ。
５．（ａ）前記マスタマイクロプロセサ手段からのコントロールデータを第１のコントロールチヤネルから第２のコントロールチヤネルに自動的に切替えるためのＤＭＡ切替手段と；（ｂ）前記マスタマイクロプロセサ手段から前記ＤＭＡ切替手段までの第１と第２のコントロールデータチヤネル；とを有し、データブロツクの転送サイクルの後毎に、前記ＤＭＡ切替手段はコントロールデータの送出を前記第１のチヤネルから前記第２のチヤネル及びその逆へと切替える；事を特徴とする請求の範囲第３項記載の周辺装置コントローラ。
６．データリンクプロセサと称し、ホストコンピユータと複数のテーブ周辺装置との間でデータ転送オペレーシヨンを制御する周辺装置コントローラであつて、該周辺装置コントローラは、（ａ）複数のスレーブコントローラ手段を制御し；（ｂ１）テーブインタフエース手段にコントロールデータを送出するための第１と第２の出力コントロールデータチヤネルを有するマスタプロセサ手段と；（ｂ）前記ホストコンピユータを前記周辺装置コントローラに接続するためのデータリンクインタフエース（ＤＬＩ）手段；とを含み、該ＤＬＩ手段は、（ｂ１）前記コンピユータとバツフアメモリ手段との間のデータ転送オべレーシヨンを制御するためのデータリンクインタフエース（ＤＬＩ）スレーブコントローラ手段を有し；（ｂ２）前記バツフアメモリ手段は、前記マスタプロセサ手段と前記データリンクインタフエース（ＤＬＩ）スレーブコントローラ手段によつて交互にアクセスされ、前記バツフアメモリ手段は、ＤＬＩデータバスを介して前記ホストコンピユータに、そしてマスタプロセサデータバスを介してテーブインタフエース手段に夫々接続されており、（ｂ３）前記ＤＬＩデータバスは前記ホストコンピユータを前記ＤＬＩインタフエース手段を介して前記バツフアメモリ手段に接続しており；（ｂ４）前記マスタプロセサデータバスは前記バツフアメモリ手段を前記テーブインタフエース手段に接続しており；（ｃ）前記テーブインタフエース手段は：（ｃ１）前記バツフアメモリ手段と前記複数のテーブ周辺装置との間でデータ転送を制御するテープインタフエースコントローラ手段を含み、該テープインタフエーススレーブコントローラ手段は；（ｃ１ａ）前記第１と第２の出力コントロールデータチヤネンル間で、データ転送オべレーシヨンの制御を自動的に切替えるための手段と；（ｃｌｂ）前記複数のテーブ周辺装置への周辺装置バス接続手段と；（ｃ１ｃ）特定のデータ転送オべレーシヨンが終了した時に送出終了信号を発生する手段とを；含む事を特徴とする周辺装置コントローラ。
７．前記自動的に切替える手段は：（ａ）１つの前記コントロールデータチヤネルを前記他のコントロールデータチヤネルに自動的に切替えるＤＭＡ切替手段を含み、該ＤＭＡ切替手段は前記マスタマイクロプロセサ手段からの前記第１と第２のコントロールデータチヤネルの両方に接続されている；事を特徴とする請求の範囲第６項記載の周辺装置コントロール。
８．前記ＤＭＡ切替手段は：（ａ）前記第１と第２のチヤネルのコントロールデータの転送が終了すると、前記送出終了信号を検知する手段と；（ｂ）コントロールデータの転送オペレーシヨンを今まで使つていたチヤネルから他方のチヤネルに切替える手段；とを含み、（ｉ）そして前記マスタマイクロプロセサ手段は、前記第１又は第２のコントロールデータチヤネルを介して、前記ＤＭＡ切替手段に送出されるコントロールデータを発生するＤＭＡサブコントローラを含む；事を特徴とする請求の範囲第７項記載の周辺装置コントローラ。
９．更に、（ａ）前記マスタマイクロプロセサ手段を介して前記バツフアメモリ手段に接続され、かつ（ａ１）ブリンタ周辺装置へのバス接続手段と；（ａ２）前記ブリンタ周辺装置と前記バツフアメモリ手段との間で転送されるデータを一時的に格納するためのブリンタ送受信号ラツチとを有する；プリンタインタフエース手段と；（ｂ）前記マスタプロセサ手段の指令の下で動作し、（ｂ１）前記ブリンタ送受信ラツチ及び前記プリンタインタフエース手段と、前記バツフアメモリ手段との間でのデータ転送を制御するための手段と；（ｂ２）前記ＤＭＡサブコントローラ及び前記ブリンタ周辺装置からのデータ転送要求の割当制御を行う手段とを含む；プリンタスレーブコントローラ手段とを含む；事を特徴とする請求の範囲第８項記載の周辺装置コントローラ。
１０．更に、（ａ）前記バツフアメモリ手段内にデータを入れ又は該バツフアメモリ手段からデータを取り除くというバツフアメモリ手段へのアクセスを制御するアクセスコントロール手段を含み、該アクセスコントロール手段は前記ＤＬＩスレーブコントローラ手段及びマスタプロセサ手段によつて交互のサイクルで制御される、事を特徴とする請求の範囲第９項記載の周辺装置コントローラ。
１１．前記アクセスコントロール手段は：（ａ）前記マスタプロセサ手段からのコントロールデータ及びアドレスデータを受信し、かつ；（ａ１）前記ＤＬＩスレーブコントローラ手段及び前記マスタプロセサ手段に割り当てられるバツフアメモリ手段アクセス周期時間を調節する手段を有する；デユアルボートコントロール手段と；（ｂ）前記ＤＬＩスレーブコントローラ手段からコントロールデータ及びアドレスデータを受信する、ＤＬＩ−ダイレクトメモリアクセス手段とを；存する事を特徴とする請求の範囲第１０項記載の周辺装置コントローラ。