DE3688408T2

DE3688408T2 - Drucker-magnetbanddatenverbindungsprozessor.

Info

Publication number: DE3688408T2
Application number: DE8686900885T
Authority: DE
Inventors: Jerrold Buggert
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1985-01-07
Filing date: 1986-01-06
Publication date: 1993-08-26
Anticipated expiration: 2006-01-07
Also published as: CA1246749A; EP0209565B1; EP0209565A1; WO1986004169A1; US4750107A; ATE89424T1; BR8604530A; JPS62500962A; JPH0442698B2; DE3688408D1

Description

GEBIET DER ERFINDUNG

Diese Offenbarung betrifft Peripheriecontroller, die verwendet werden, um Daten und Steuersignale von einem Haupthostprozessorsystem an entfernte Peripheriegeräte zu übermitteln und Funktionen eines Eingangs/Ausgangs- Controllers für Datenübermittlungsoperationen auszuführen.

HINTERGRUND DER ERFINDUNG

Es ist eine der grundsätzlichen Funktionen eines Computersystems, mit entfernten Peripheriegeräten zu kommunizieren, damit Datenübermittlungen und Steuersignale ausgetauscht werden können, um die für das Computersystem oder -Netzwerk vorgesehenen Aufgaben zu erfüllen.
Um diesen Datenaustausch zu erleichtern, sind Peripheriecontroller entwickelt worden, die auch als I/O-Controller oder Datenübermittlungsprozessoren (DLP) bezeichnet werden, welche den Haupthostcomputer von vielen seiner Operationszyklen befreien, um zu erreichen, daß Datenaustausch zwischen verschiedenen entfernten Peripheriegeräten und dem Haupthostcomputersystem mit minimaler Unterbrechung des Haupthostcomputersystems durchgeführt werden können.
Eine Reihe von speziellen I/O-Controllern ist von der Burroughs Corporation für spezielle Anforderungen der Burroughs-Computer-Systeme und -Peripheriegeräte entwickelt worden. Diese speziellen Peripheriecontroller sind als "Datenübermittlungsprozessoren" oder DLP bezeichnet worden.
Diese speziellen Burroughs-Datenübermittlungsprozessoren sind insbesondere entwickelt worden, um die vom Burroughs-Computer und von Burroughs-Peripheriegeräten gebräuchlichen Anwendungsprotokolle und verschiedenen Datenübermittlungserfordernisse zu handhaben. Solche Arten von Datenübermittlungsprozessoren sind in diesen früheren Patentschriften beschrieben worden:
US-A-4 313 162 mit dem Titel "I/O Subsystem Using Data Link Processors"; US-A-4 371 948 mit dem Titel "Train- Printer-Data Link Processor"; US-A-4 390 964 mit dem Titel "Input/Output Subsystem Using Card Reader Peripheral Controller".
Diese Patentschriften werden als Referenz hier einbezogen, um den technischen Hintergrund und die Funktionsoperation von Datenübermittlungsprozessoren darzustellen, die benutzt werden, um einen Hostcomputer und Peripherieterminal miteinander zu verbinden.
Diese Patentschriften beschreiben die einzigartigen Merkmale und Operationen der Burroughs-Datenübermittlungsprozessoren und liefern spezifische Einzelheiten der Operation der Datenübermittlungsprozessoren in Verbindung mit Burroughs-Computersystemen und -Netzwerken. Diese bekannten Anwendungen beschreiben verschiedene Arten von möglichen Operationen und Datenübermittlungssteuersignalen, die in Datenübermittlungsprozessoren verwendet werden.
Der Aufsatz "Special Feature The Intel 8089: An Integrated I/O Processor" von K.A. El-Ayat, welcher im Juni 1979 veröffentlicht wurde und den nächstkommenden Stand der Technik bildet, beschreibt ein Peripheriesteuersystem für die Durchführung einer Datenübermittlung zwischen einer Host-CPU und mehreren Peripherieeinheiten verschiedener Art (CRT, floppy discs etc.). Dieses bekannte Intel-System benutzt eine Multi-Bus-Einheit, bei welcher es sich um einen Rückwandplatineninterfaceverbinder handelt. Das Multi-Bus-System von Intel hat seine Grenze darin, daß es verteilte Verbindungen nicht zuläßt, da der Intel-Zentralprozessor nur an ein I/O-System angeschlossen ist. Außerdem erfordert das Intel- System die Verwendung eines Mikroprozessorinstruktionssatzes und den Zugriff auf diesen, der eine relativ geringe Flexibilität und eine Operation geringerer Leistung besitzt, da es erforderlich ist, auf ein neues Kanalprogramm zu schalten und zuzugreifen, und zwar jedesmal dann, wenn ein Kanal geschaltet wird. Als Folge benötigt das Intel-System eine beträchtliche Zeitverzögerung, um von einem Kanal auf den neuen Kanal zu wechseln, und besitzt somit eine relativ hohe Antwortzeit und einen geringen Durchsatz.

ABRISS DER ERFINDUNG

Eine Aufgabe der Erfindung liegt darin, einen Peripheriecontroller zu schaffen, der ein Haupthostcomputersystem für Datenübermittlungen und eine Kommunikation an und von unterschiedlichen Arten von entfernten Peripherieeinheiten vorbereitet.
Um diese Aufgabe zu lösen, ist erfindungsgemäß ein Peripheriecontroller vorgesehen, der Datenübermittlungen zwischen einem Hostcomputer und Peripherieeinheiten steuert, wobei jede Einheit ein Peripherieinterface besitzt, mit:
einer Datenübermittlungsinterfaceeinrichtung (DLI) und einem Mikroprozessorsystem;
wobei die Datenübermittlungsinterfaceeinrichtung einen Datenpfad zwischen dem Hostprozessor und dem Mikroprozessorsystem bildet, wobei die Peripherieinterfaces einen Datenpfad zwischen dem Mikroprozessorsystem und den Peripherieeinheiten bilden;
wobei das Mikroprozessorsystem die Datenübermittlungsinterfaceeinrichtung und die Peripherieinterfaces steuert;
wobei die Datenübermittlungsinterfaceeinrichtung eine Slavecontrollereinrichtung aufweist, die unter Steuerung des Mikroprozessorsystems arbeitet;
wobei das Mikroprozessorsystem einen DMA-Controller zur Ausführung von Datenübermittlungsoperationen als Antwort auf eine Datenübermittlungsanforderung von den Peripherieinterfaces enthält;
wobei jedes Peripherieinterface eine Slaveinterfacecontrollereinrichtung enthält, die unter Steuerung des Mikroprozessorsystems arbeitet, wobei die Slaveinterfacecontrollereinrichtung die Datenübermittlungen zwischen der Einheit und dem Peripherieinterface steuert und Mittel enthält, um ein Anforderungssignal an das Mikroprozessorsystem und den DMA-Controller für den Beginn einer Datenübermittlungsoperation zu erzeugen;
dadurch gekennzeichnet, daß die Datenübermittlungsinterfaceeinrichtung einen Dual- Port-RAM-Pufferspeicher aufweist, der von einer Dual- Port-Speicher-Steuereinrichtung gesteuert wird, die programmiert ist, um die Speicheranforderungen der Datenübermittlungsslavecontrollereinrichtung und des Mikroprozessorsystems zu verarbeiten, wobei die Anforderungen miteinander verschachtelt werden, um gleichzeitig auftretende Datenübermittlungen durch den Dual-Port-RAM- Pufferspeicher in Lese- und Schreibrichtungen zu ermöglichen;
die Interfaces eine Magnetbandinterfaceeinrichtung, die an mehrere Peripheriemagnetbandeinheiten angeschlossen ist, und eine Druckerinterfaceeinrichtung, die an eine Druckerperipherieeinheit angeschlossen ist, umfassen;
erste und zweite Steuerleitungskanäle zwischen dem Mikroprozessorsystem und einer DMA-Schalteinrichtung vorgesehen sind;
die DMA-Schalteinrichtung Steuerdaten über die ersten und zweiten Steuerleitungskanäle empfängt und eine Einrichtung, um zu messen, wann eine Datenübermittlungsoperation beendet worden ist, und eine Einrichtung enthält, um Steuerdaten automatisch von einem benutzten Steuerleitungskanal auf den anderen Steuerleitungskanal zu schalten; und
der DMA-Controller im Mikroprozessorsystem ein Signal an die DMA-Schalteinrichtung erzeugt, um anzuzeigen, daß eine Datenübermittlungsoperation gerade beendet worden ist.
Die Erfindung besitzt den Vorteil, daß sie Datenübermittlungen mit einer schnelleren Antwortzeit und einem höheren Durchsatz steuern kann, als es beim Stand der Technik möglich war. Die Steuerung von Datenübermittlungen wird vom Microprozessorsystem durchgeführt, der den DMA-Controller enthält. Dieser DMA-Controller steuert den DMA-Schalter, der verwendet wird, um die Datensteuerung für jeden übermittelten Block zu wechseln.
Die Erfindung ermöglicht ein automatisches Schalten. Dies läßt die Durchführung einer unendlichen Länge von Datenübermittlungen zu, so daß lange Datenströme zwischen dem Datenpuffer und den Peripherieeinheiten übermittelt werden können. So ermöglicht die Erfindung einen Hochgeschwindigkeitsbetrieb von Datenübermittlungen von unendlicher Länge ohne eine beträchtliche Schaltverzögerung, wenn die Steuerung vom einen Kanal auf den nächsten Kanal geschaltet wird.
Somit erlaubt die vorliegende Systemarchitektur die Aufteilung eines Hostsysteminterface zwischen zwei Peripherieinterfaces mit Hilfe einer besonderen Einheit, die als Drucker-Magnetband-Datenübermittlungsprozessor bezeichnet wird.
Die vorliegende Erfindung ermöglicht ebenfalls die Verschachtelung von Daten in einer Datenübermittlungsinterface (DLI)-Datenspeichereinheit (Pufferspeicher), so daß in den Pufferspeicher gelangende Daten mit aus dem Pufferspeicher herauskommenden Daten gleichzeitig verschachtelt werden können, so daß ein Pufferspeichergerät arbeiten kann, um den Datenfluß von einer Peripherieeinheit an das Haupthostsystem und ebenfalls gleichzeitig den Datenfluß vom Haupthostsystem an die besonders ausgewählte entfernte Terminaleinheit zu ermöglichen.
Das hier beschriebene Datenübermittlungsprozessorsystem ermöglicht auch das automatische Schalten von Direktspeicherzugriffssteuerdaten (DMA)-Kanälen zur Steuerung von Datenübermittlungen an die und von den Magnetbandperipherieeinheiten.
Das System ist so organisiert, daß das Mikroprozessorsystem mit Slavecontrollern zusammenarbeiten kann, um Datenübermittlungen an das und von dem Haupthostsystem gleichzeitig mit Datenübermittlungen an die und von den zwei Arten von entfernten Peripherieeinheiten zu handhaben.
Wie zuvor erwähnt wurde, ermöglicht die DLI-Datenspeichereinheit (gepufferter Speicher) die gleichzeitige Funktion eines verschachtelten Datenflusses an das und von dem Hostsystem sowie an jede und von jeder der zwei Arten von Peripherieeinheiten. Dies wird von einer Vorausschaufunktion in der Hardware des Host und der Periepherieinterfaceeinheiten erzielt.
Eine Direktspeicherzugriffs (DMA)-Schalteinheit ist mit zwei Steuerdatenkanälen an die Magnetbandsteuereinheit versehen, die für die Bearbeitung von Datenübermittlungen zwischen dem Mastermikroprozessor und den Magnetbandperipherieeinheiten benutzt werden. Wenn "Steuerdaten" entlang eines Kanals an eine Magnetbandsteuereinheit übermittelt werden und anschließend der aktuelle "Daten"-Übermittlungszyklus beendet wird, wird anschließend die Magnetbandsteuereinheit automatisch geschaltet, um mit dem anderen "Steuerdaten"-Kanal gekoppelt zu werden, ohne daß eine Einflußnahme durch das Mastermikroprozessorsystem erforderlich würde. Dies wird durchgeführt, um einen schnelleren Datenfluß in beiden Richtungen zu erhalten, ohne den Mastermikroprozessor belasten zu müssen.
Somit ermöglicht die Architektur des vorliegend offenbarten Drucker-Magnetband-Datenübermittlungsprozessors eine sehr effiziente und zeitsparende Methode, wodurch ein besonderer I/O-Controller die Datenübermittlungsflüsse zwischen zwei Arten von Peripherieterminaleinheiten (insbesondere einer Druckereinheit und bis zu vier Magnetbandeinheiten) regeln kann, während gleichzeitige Datenübermittlungsoperationen von einem Pufferspeicher in beiden Richtungen an den und von dem Haupthostcomputer und an die und von den Peripherieeinheiten möglich ist.
Weitere vorteilhafte Ausführungen sind in den Unteransprüchen gekennzeichnet.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild, das zeigt, wie der Drucker-Magnetband-Datenübermittlungsprozessor mit einem Haupthostsystem arbeitet, um ein Interface für entfernte Peripherieeinheiten zu bilden;
Fig. 2 ist ein Blockschaltbild, das die Hauptelemente des Drucker-Magnetband-Datenübermittlungsprozessors unter besonderer Bezugnahme auf die Datenflußleitungen zeigt.
Fig. 3 zeigt ein detaillierteres Blockschaltbild des Drucker-Magnetband-Datenübermittlungsprozessors, wobei ersichtlich ist, wie die Steuerleitungen des Mikroprozessorsystems das Datenübermittlungsinterface mit den Peripherieterminaleinheiten verbindet;
Fig. 4 ist ein Gesamtblockschaltbild des Drucker-Magnetband-Datenübermittlungsprozessors;
Fig. 5 ist ein Flußdiagramm, das den grundsätzlichen Betrieb des Druckerinterfacegerätes zeigt;
Fig. 6 ist ein Flußdiagramm, das den grundsätzlichen Betrieb des Magnetbandinterfacegerätes zeigt;
Fig. 7 ist ein Zeitdiagramm des Lesezyklus, Schreibzyklus und DLI-Zugriffszyklus des Mikroprozessorsystems und zeigt die DLI- Controller-Zugriffszeitperiode, die mit der Mikroprozessorsystemzugriffszeitperiode verschachtelt ist, um Daten vom Pufferspeicher des Datenübermittlungsprozessors einzusetzen oder herauszuziehen.
Fig. 8 ist ein schematisches Diagramm, das das automatische Schalten von Kanälen für die Verwendung von Steuerdaten illustriert.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNG

Wie bei den anderen Typen der Burroughs-Datenübermittlungsprozessoren, die im Abschnitt "Hintergrund der Erfindung" beschrieben worden sind, ist der vorliegende Datenübermittlungsprozessor mit den meisten Computersystemen kompatibel, die das Nachrichtenpegelinterface (MLI) für eine parallele Übermittlung von Datensteuersignalen und Daten zwischen dem Haupthostsystem und dem Datenübermittlungsprozessor benutzen, was in früheren Patentschriften bezüglich der Datenübermittlungsprozessoren beschrieben wurde. Somit koppelt die Verteilerkarte 20 den Host über das MLI und koppelt den Datenübermittlungsprozessor über das DLI.
Der Drucker-Magnetband-Datenübermittlungsprozessor (PTDLP) wird aus der Sicht des Hostcomputersystems von diesem System als separater Drucker-DLP und separater Streamer-Magnetband-DLP berücksichtigt. Jeder dieser beiden Datenübermittlungsfunktionsprozessoren (, die hier in einer Einheit kombiniert sind,) haben eine Adressleitung (LCP-Adresse) und auch eine Anforderungsleitung (LCP-Anforderung), und zwar so, als ob es zwei separate Datenübermittlungsprozessoren gäbe. Somit werden die Funktionen und die Beschreibung des vorliegenden Drucker-Magnetband-Datenübermittlungsprozessors in zwei Abschnitten, die die gepufferte Druckersektion beschreiben, und einer weiteren Sektion präsentiert, die die Streamer-Magnetbandsektion beschreibt.
Sämtliche Hardware des Drucker-Magnetband-Datenübermittlungsprozessors ist auf einer Logikkarte angeordnet, die mit einer Datenübermittlungsinterfacerückwandplatine gekoppelt ist. Vorderwandkabel sind vorgesehen, die die Peripherieadapterkarten (PAC) verbinden, die in den Figuren 1 und 4 als Elemente 305, 306 und 404 gezeigt sind. Wie ersichtlich ist, ist eine PAC 404, die im Druckerinterface verwendet wird, und sind zwei PACs (305, 306) vorgesehen, die in der Streamer-Magnetband- Interfaceeinheit verwendet werden.
Die Streamer-Magnetband-Interfaceeinheit ist in Fig. 2 als Element 30 dargestellt und ermöglicht einen direkten Anschluß an vier Magnetband-Streamer-Einheiten, wie sie beispielsweise von der Burroughs Corporation für Magnetbandperipherieeinheiten entwickelt worden sind. Dieses Interface 30 erfordert keine Magnetbandsteuereinheit (TCU) im Pfad zur Magnetbandantriebseinrichtung (und läßt auch diese nicht zu). Der Formatierer und die Steuerung für den Magnetbandantrieb sind in der Magnetbandantriebseinrichtung enthalten.
Wie in Fig. 1 dargestellt ist, können die Magnetbandantriebseinrichtungen mittels Daisy-Chain miteinander verkettet werden, so daß bis zu vier Magnetband-Streamer-Einheiten unter Verwendung einer einzigen Controllerkarte und der beiden Peripherieadapterkarten 305 und 306 von Fig. 1 mittels Daisy-Chain verkettet werden können. Ein Interfacekabel ist durch einen Verbinder an jeder Magnetbandantriebseinrichtung durchgeführt, und die letzte Magnetbandantriebseinrichtung in der Kette verwendet einen Steckverbinder.
Die Magnetbandantriebseinrichtung kann mit 25 oder bis zu 100 Inch pro Sekunde unter Softwaresteuerung mit einer Rückspulgeschwindigkeit von 200 Inch pro Sekunde arbeiten. Dies ergibt eine Datenübermittlungsgeschwindigkeit von 40 oder 160 Kilobyte pro Sekunde am Peripherieinterface. Etwa 40-Megabyte-Daten sind auf einer 2400-Fuß-10 1/2-Inch-Magnetbandrolle speicherbar, wenn 5000 Byte für jede Aufzeichnung verwendet werden.
Bei dem benutzten Magnetbandformat handelt es sich um den ANSI-Standard 3.39-1973 (PE) mit 1600 Byte pro Inch, phasen-codiert (PE) mit den Standardlücken zwischen den Aufzeichnungen. Dadurch wird es ermöglicht, daß dieselben Magnetbänder beschrieben und gelesen werden können, und zwar auf den Streamer-Magnetband-Antriebseinrichtungen und auch den phasencodierten 75/125 Inch/Sekunde/- Magnetbandantriebseinheiten.
Der Drucker-Magnetband-Datenübermittlungsprozessor ist organisiert, um eine einzigartige und auswählbare Datenübermittlungsprozessoradresse für das Magnetbandinterface zu bilden.
Bei dem anderen Interface handelt es sich um das Druckerinterface 40 des Datenübermittlungsprozessors. Das Druckerinterface ist mit einem Burroughs-Hochgeschwindigkeitsstandardinterface (HSSI) gekoppelt, das als Element 40 in Fig. 2 gezeigt ist. Dieses Interface kann vom im Burroughs-System benutzten Burroughs-Druckerinterfaceprotokoll modifiziert werden. Nur eine Druckereinheit, ein Zeilendrucker 44, kann am Drucker-Magnetband-Datenübermittlungsprozessor über die einzige Peripherieadapterkarte 404 von Fig. 1 angeschlossen werden.
Die für das Druckerinterface zulässige Datengeschwindigkeit beträgt 31,25 kByte/Sekunde. Die Datengeschwindigkeit vom Druckerinterface kann bei Burroughs-B-9246- Druckern 153,8 kByte/Sekunde betragen. Bei den Burroughs-B-9246-Druckern kann die Datengeschwindigkeit vom Druckerinterface 100 kByte/Sekunde betragen.
Wie zuvor in bezug auf das "Magnetband"-Interface erwähnt wurde, bildet auch der Datenübermittlungsprozessor (DLP) eine einzigartige, auswählbare DLP-Adresse für das "Drucker"-Interface.
Unter Bezugnahme auf die Fig. 1, 2, 3 und 4 und insbesondere unter Bezugnahme auf Fig. 4 gibt die folgende Beschreibung die unterschiedlichen Funktionen der in diesen Zeichnungen dargestellten Hardware an.
Der Drucker-Magnetband-Datenübermittlungsprozessor besteht aus einem Mikroprozessorsystem 101, das drei andere Statusmaschinen steuert. Das Mikroprozessorsystem 101 enthält ebenfalls einen DMA-Controller 101d und einen Mikroprozessor 101mt. Die hier erwähnten Controller werden manchmal als "Statusmaschinen" bezeichnet.
Bei den drei anderen beteiligten Statusmaschinencontrollern handelt es sich um
(a) das DLI-Interface 202 (Fig. 4);
(b) die Druckerinterfacestatusmaschine 401 (Fig. 4);
(c) die Magnetbandinterfacestatusmaschine 301 (Fig. 4).
Ein Dual-Port-DLI-Pufferspeicher 108 (Fig. 2, 4) von 8 kByte und der lokale Mikroprozessor-RAM-Speicher (101m, Fig. 2) von 4 kByte werden dazu verwendet, die Daten an die und von den Peripherieeinheiten zu puffern.

Mikroprozessorsystem

Das in den Fig. 3 und 4 gezeigte Mikroprozessorsystem 101 enthält einen Interrupt-Controller (in 101), einen DMA-Controller 101d von Fig. 3, eine Geräteauswahllogik (113, Fig. 4), ein RAM (108, Fig. 3, 4) und einen löschbaren PROM (EPROM) und einen RAM, der innerhalb eines Blockes 101 von Fig. 4 arbeitet. Sämtlicher Programmspeicher befindet sich im EPROM.
Bei dem Mikroprozessor 101m handelt es sich um einen 8- MHz-16-Bit-Mikroprozessor von der Art, die von der Intel Corp. als 8086 bezeichnet wird. Diese Prozessoreinheit ist beschrieben im Handbuch "IAPX 86, 88 Users Manual", Seiten 1-2 bis 2-72, copyright 1981, herausgegeben von der Intel Corp., 3065 Bowers Avenue, Santa Clara, Ca. 95051.
Das Mikroprozessorsystem 101 besitzt einen Adressenraum von 64 -kByte, in dem eine Speicherkarte vorgesehen ist, die die folgenden Funktionen abdeckt:
(a) 32 kByte EPROM für Interrupts und Funktionscodes;
(b) 8 kByte für den Dual-Port-RAM (108);
(c) 4 kByte für den speicherabgebildeten I/O;
(d) 4 kByte für den lokalen RAM-Speicher (101my);
(e) 16 kByte EPROM für Reset und Wartungstestroutinen (MTR)-Code.
Dieser lokale EPROM-Speicher ist in zwei Bänke unterteilt, die separat von einem Signal "Busfreigabe" und von der A0-Adressenleitung freigegeben werden.
Die Adressendecodierung erfolgt in zwei Stufen. Die erste Stufe wird von einem programmierten Logikfeld FPLA übernommen. Geräte, die eine längere Vorbereitungszeit für die Auswahl benötigen, benutzen die Ausgangssignale aus der ersten Stufe direkt. Diese umfassen den Speicher (in 101), den Interrupt-Controller (in 101) und den DMA- Controller (101d).
Die Steuerlatches (110, Fig. 3 und 4) und die Zustandspuffer wie z. B. 105 und 106 von Fig. 4 (, auf die vom Mikroprozessor 101 zugegriffen wird,) benutzen die Ausgangssignale aus der zweiten Stufe, die aus drei Decodern (113, Fig. 4) besteht, die von der ersten Stufe freigegeben werden.
Der Interrupt-Controller (in 101) wird in der Flankentriggerbetriebsart benutzt, um die DLI-Nachricht DLIMESS (DLI Message) und auch das Signal DMAEND (Übermittlung des Endes des direkten Speicherzugriffs bzw. direct-memory-access-end-of-transmission) zusätzlich zum 500 us- Zeitsignal zu erfassen. Der Interrupt-Controller (in 101) erzeugt Vektoradressen für den Mikroprozessor 101m.
Der Lösch/Selbsttest-Interrupt (70, Fig. 4) ist der Leitung des Mikroprozessors (101) Intel 8086 für den nichtmaskierbaren Interrupt zugeordnet. Der Karten- Selbsttest/Reset und der manuelle Selbsttest/Reset sind der Reset-Leitung des Mikroprozessors 8086 zugeordnet. Der nichtmaskierbare Interrupt und die Reset-Interrupts erzeugen Vektoren intern innerhalb des 8086 und nehmen den Interrupt-Controller (in 101) von der Selbsttestbetriebsschleife aus.
Der DMA-Controller (101d) wird zur Übermittlung von Daten zu und von den Peripherieinterfaces 30 und 40 (Fig. 3) und auch dem lokalen Mikroprozessorspeicher 101my (Fig. 2) verwendet. Der DMA-Controller übermittelt ebenfalls Daten zum und vom Magnetbandinterface 30 und Dual-Port- Pufferspeicher 108 gemäß den Fig. 3, 4.
Einer der DMA-Kanäle wird dem Druckerinterface zugeordnet. Zwei der Kanäle werden dem Magnetbandinterface zugeordnet. Der DMA-Controller 101d im Mikroprozessorsystem 101 besitzt zwei "Steuerdaten"-Kanäle zum DMA-Schalter 101: von Fig. 3, welche dazu verwendet werden, alternativ "Steuerdaten" an das Magnetbandinterface 30 zu schalten.
Ein Multiplexer (in 101s, Fig. 3) ist in einer programmierten Feldlogikeinheit implementiert, die die Anforderungs-, Bestätigungs- und Prozeßende-Signale an die geeigneten Kanäle leitet. Ein "Prozeßende"-Signal vom DMA- Controller (101d) bewirkt während einer Bedienung des Magnetbandinterface ein Umschalten auf den alternativen Magnetband-"Steuerungs"-Kanal, nachdem die augenblickliche Bestätigung erfolgt.
Ein vom DMASWITCH-Signal (von 101s) in der programmierten Feldlogik erzeugtes Signal (OVRUN) wird zur Anzeige verwendet, daß das Umschalten erfolgt ist, bevor der Mikroprozessor Zeit zur Initialisierung des Kanals hatte. Somit wird das Signal "UP.DSRST" zum "Rücksetzen" des internen OVRUN-Zustandes beim Initialisieren des DMA- Kanals verwendet, wenn dies erfolgt.

Mikroprozessorsystemakte

Der Takt für den Mikroprozessor 101 wird vom 8MHz-DLI- Rückwandplatinen-Takt (50, Fig. 4) unter Verwendung einer Verzögerungsleitung und von Gattern abgeleitet. Das "Fertig"-Eingangssignal am Mikroprozessor 101 (8086) wird mit einem Takt durch ein D-Flip-Flop synchronisiert. Als Takt für den DMA-Controller 101d wird der 8MHz-Rückwandplatinen-Takt, geteilt durch zwei, verwendet, um einen 4MHz-Takt für den DMA-Controller 101d Figur 4, zu erhalten.

DLI Interface

Das DLI-Interface (DLI-Front-End, Fig. 3) besteht aus der Lösch- und der Selbsttestinitialisierungslogik 70, Fig. 4, den DLI-Sende/Empfangsregistern (110), dem Burst-Zähler 104, Fig. 4, der Burstende-Logik (103), dem Längsparitätswortgenerator 111, Fig. 4, dem Querparitätsgenerator und -übermittlung (109), der Anforderungs- und Notfallanforderungslogik (107) und der DLI/- Controller-Kommunikationslogik (in 201).
Eine DLI-Statusmaschine von 2k·24 Bit(201, Fig. 4) mit Parität akzeptiert Bedingungssignale vom Mikroprozessor 101 und steuert die Datenelemente. Die DLI-Statusmaschine 201 (Fig. 3, 4) akzeptiert auch Bedingungssignale von diesen Elementen und führt eine Steuerung von Abschnitten dieser Elemente durch. Die besonderen Steuerungsarten sind folgende:

Funktionen des DLI-Statusmaschinencontrollers

(a) Die Lösch- und Selbsttestinitialisierungslogik (70 von Fig. 4) kann feststellen, wann unterschiedliche Arten von Löschoperationen und Selbsttests erforderlich sind. Das Signal LOCPAL erfaßt die lokale Adresse für den Drucker- oder den Magnetband- Datenübermittlungsprozessor und bestätigt sie mit dem Signal ADRVLD (Adresse gültig) und dem Signal LOCAD (lokale Adresse). Der Vergleich der lokalen Adressen-DIP-Schaltermit den "LOCAD"-Signalen wird vom System 101 für die PS (Druckeranwahl)- und die TS (Magnetbandanwahl)-Signale synchronisiert.
(b) Die Erzeugung der Lösch- und der Selbsttestsignale, der Resets und der Interrupts wird vom Signal "ADSTCL" (Adresse, Selbsttest, PAL löschen) oder von der programmierten Feldlogik durchgeführt. Ebenfalls wird das Signal "VERBINDEN" unter Verwendung der Signale DLPADP (Drucker-DLP-Adresse) und DLPADT, bei dem es sich um das Magnetband-DLP- Adressensignal handelt, erzeugt.
(c) Die DLI-Sende/Empfangsregister sind durch richtungsabhängig arbeitende Registerlatches (110 von Fig. 4) implementiert. Das auf das DLI ausgegebene Freigabesignal wird vom "VERBINDEN"-Signal und vom IOSEND-Signal erzeugt.
Die Latch-Freigabe vom DLI wird durch das AF (asynchrones Flag)-Signal gesteuert. Das Takten und Freigeben vom DLI-Front-End wird von der DLI-Statusmaschine 201, Fig. 4, gesteuert.
(d) Der Burst-Zähler 104, Fig. 4, ist implementiert auf einem 20·8 PAL, das als 8-Bit-Zähler programmiert ist. Er kann vom Master-Mikroprozessor 101m gelesen und geladen werden, wobei die Zähler-Freigabe von der DLI-Statusmaschine 201 erzeugt wird.
(e) Die Burstende-Logik in 101 verwendet das Signal ENDE, das Signal CO (Übertrag vom Burst-Zähler) und das Signal STIOL (I/O Pegel abtasten), um ein Zustandseingangssignal zum Anhalten des Burst-Zustandes an die DLI-Statusmaschine 201, Fig. 4, zu übermitteln.
(f) Der Längsparitätsgenerator 111 von Fig. 4 ist in zwei Programmfeldlogikeinheiten implementiert, die programmiert sind, um die Längsparitätswortsummierung durchzuführen. Ein Daten-Pipelining-Latch, das aus zwei Latches 111 besteht, wird verwendet, um die zeitlichen Anforderungen an den internen DLI- Datenbus (200b, Fig. 4) zu erfüllen. Der Mikroprozessor 101m steuert das Löschen und prüft den Längsparitätswort-"Null"-Status (LPWZERO), der anzeigt, ob das übermittelte Wort ohne Fehler ist oder nicht. Die DLI-Statusmaschine 201 steuert die Aufspeicherung und das Lesen des LPW-Generators 111. Die Pipelining-Latch-Freigabe (Kopplung von 201 mit der Einheit 111) wird ebenfalls von der DLI-Statusmaschine 201 gesteuert.
(g) Die Querparitätserzeugung und -weiterleitung wird von zwei 9-Bit-Paritätsgeneratoren (109, Fig. 4) in Verbindung mit 2·1-Tri-State-Vierer-Multiplexern durchgeführt. Ein bidirektionales Register/- Latch 111, Fig. 4, wird zum Senden und Empfangen des Paritätsbits am Datenübermittlungsinterface verwendet. Das Querparitätssignal wird erzeugt und in das Paritäts-RAM (Teil von 108) geschrieben, wenn in den Dual-Port-RAM (108 von Fig. 3, 4) vom Mikroprozessorsystem 101 geschrieben wird.
Die Querparität wird geprüft, wenn in den Dual- Port-RAM (108) vom DLI-Interface (Fig. 3) geschrieben wird, und die aktuelle DLI-Parität wird in das Paritäts-RAM (von 108) geschrieben. Die Querparität wird aus dem Paritäts-RAM gelesen, wenn auf das DLI-Datenübermittlungsinterface gelesen wird. Der Zeitablauf des Speicherschreibzyklus wird erfüllt, wenn man einen Tri-State-Puffer benutzt, anstatt die Tri-State-Fähigkeit eines bidirektionalen Registerlatch zu nutzen. Ein Flip-Flop wird zur Speicherung des Paritätsprüfungsergebnisses und zur Übermittlung des VPERR (Querparitätsfehler)-Zustandsignals an den Mikroprozessor 101m verwendet.
(h) Die Anforderungs- und Notfallanforderungslogik ist in einer programmierten Feldlogikeinheit REQPAL (in 107) implementiert. Der Mikroprozessor 101m steuert das Einstellen der Druckeranforderungs-, der Magnetbandanforderungs- und der Notfallmagnetbandanforderungssignale. Das Signal REQPAL überwacht die Notfallanforderung, die eingegeben wird, um die Druckeranforderung zu beseitigen. Es setzt ebenfalls die Magnetbandanforderung zurück, falls die Magnetbandnotfallanforderung nicht gesetzt ist. Der DLI-Statusmaschinencontroller 201 steuert das Löschen der REQPAL-Anforderungen, wenn sie gewährt werden, um die DLI-Zeiterfordernisse zu erfüllen.
(i) Die DLI/Mikroprozessor-Kommunikationslogik innerhalb 201 ist in einer programmierten Feldlogikeinheit DLI/UP PAL enthalten. Zwei setz- und löschbare Flags sind vorgesehen. Diese Flags sind:
(i) UPMESS - Mikroprozessor-Nachricht an das DLI;
(ii) DLIMESS - DLI-Statusmaschinennachricht an den Mikroprozessor 101.
Das DLI-Statusmaschinenparitätsfehler-Flip-Flop ist ebenfalls in der DLI/UP PAL implementiert. Der Mikroprozessor 101m gibt DLI-Operationen (DOPS) an die DLI-Statusmaschine 201 und setzt ein Flag (UP- MESS), das in die Statusmaschinenbedingungslogik eingegeben wird. Die DLI-Statusmaschine führt dann die Operation aus.
Der DLI-Statusmaschinencontroller 201 kann anschließend die folgenden Operationen ausführen:
Auftastimpuls senden
Daten (ein Wort) lesen
Daten (ein Wort) schreiben
Burst lesen
Burst schreiben
Warten auf Verbindung
Warten auf Trennung
Warten auf AF-Signal (AF-Signal bedeutet ein Handshake-Signal mit dem Host, so daß der Controller 201 auf AF warten kann, um dem Mikroprozessor 101m mitzuteilen, wann der Host fertig ist)
LPW senden
Host-Zeiger lesen
LPW in das RAM übertragen
"Register senden" laden
"Register empfangen" an das RAM übertragen
LPW vom RAM laden
Keine Operation.
Nach Beendigung der angegebenen Operation setzt der DLI-Statusmaschinencontroller 201 das Signal DLI- MESS, das einen "Interrupt" an den Mikroprozessor 101m übermittelt. Nach dem anfänglichen DLIMESS- Interruptsignal wirkt die Leitung DLIMESS als ein "Statuseingang" am Mikroprozessor 101m anstelle des Interrupt, der konstant während der Kopplung mit dem Host-System 10 auftritt.
Der DLI-Statusmaschinencontroller 201 ist unter Verwendung von drei 2k·8-Registern im PROM für das Steuerspeicher- und Pipeline-Register implementiert. Die Bedingungslogik in 201 ist in einem Programmlogikfeld FPLA implementiert, und das Bedingungslatch ist in zwei Latcheinheiten vorgesehen.
Die Eingangssignale für die Bedingungslogik der DLI-Statusmaschine 201 (Fig. 4) sind ebenfalls für den Mikroprozessor 101m als Statuseingangssignale verfügbar. Ein 3-Bit-Mikrocode-Bereich ist für die Bedingungsauswahl vorgesehen. Ein weiterer 3-Bit-Bereich ist für die Auswahl der nächsten Adresse bei der DLI-Statusmaschine 201 innerhalb einer Operation vorgesehen.
Vier Bits der Steuerspeicheradresse in 201 werden durch die DOP (DLI-Operationen) gebildet. Dies ergibt die Adressen-Umgebung für eine Operation. Drei Bits der Adresse werden vom Bereich der nächsten Adresse gebildet. Vier Bits der Adresse werden von den Bedingungscodeeingangssignalen gebildet.
Die Paritätsprüfung des Steuerspeichers (in 201) wird während der DLP-Operation durch drei 9-Bit-Paritätsgeneratoren ausgeführt. Die Paritätsfehleranzeige wird in der programmierbaren Feldlogik DLI/UP PAL (201, Fig. 4) gehalten.

Druckinterface

Das Druckerinterface besteht aus Datensende- und Datenempfangslatches (403, Fig. 4), einer Paritätserzeugungs- und -prüfschaltung (nicht dargestellt), einem Druckerstatusmaschinencontroller 401 zur Interfacesteuerung und Peripheriepuffern (in 404) und Loop-Back-Puffern (in 404).
Die Drucker-Sende/Empfangs-Latches 403 werden durch Latching- und Freigabesignale implementiert, die vom Drukkerinterfacestatusmaschinencontroller 401 (Fig. 4) gesteuert werden. Anforderungen nach Daten werden von dem Mikroprozessorsystem 101 (Mikroprozessor 101m oder dem darin enthaltenden DMA-Controller 101d) zusammen mit dem PUDAPSEL (Drucker-Mikroprozessor-Datenauswahlleitung)- Signal abgegeben.
Die Druckerparitätserzeugung und -prüfung wird von einem 9-Bit-Paritätsgenerator durchgeführt. Die Auswahl der Eingangssignalquelle und die Bestimmung der Ausgangssignale wird vom Druckerstatusmaschinencontroller 401 durchgeführt. Der Druckerparitätsfehler wird in der Druckerprogrammfeldlogik in 401 (PRTPAL) gehalten und als Statusanzeige an den Mikroprozessor 101m verwendet.
Der Druckerinterfacestatusmaschinencontroller 401 ist durch die Feldlogik des PRTPAL implementiert. Er führt Funktionsübergänge durch, die als Flußdiagramm in Fig. 5 gezeigt sind.

Magnetbandinterface

Das Magnetbandinterface (30, Fig. 2) besteht aus Sende/Empfangs-Latches, einem Lese- und Schreibparitätserzeugungselement, Steuersignalregistern, Statuspuffern und einem Magnetbandstatusmaschinencontroller 301 (Fig. 4), um das Interface, die Peripheriepuffer und die Loop- Back-Puffer zu steuern.
Die Sende/Empfangs-Latches 302 sind durch vier bidirektionale Latch/Register implementiert, die ein 16-Bit- Wort eines Datenlatch erzeugen. Der Magnetbandstatusmaschinencontroller 301 steuert das Laden und die Freigabe der zwei 8-Bit-Hälften des Datenlatch, um die Daten zu multiplexen oder demultiplexen.
Die Lese- und Schreibparitätserzeugung für Magnetbandübermittlungen wird von zwei 9-Bit-Paritätsgeneratoren durchgeführt. Eine Parität wird auf dem "Schreib"-Datenpfad erzeugt und auf dem "Lese"-Datenpfad überprüft. Beim Schreiben von Daten auf das Magnetband führt der Lesen-nach-Schreiben-Kopf die Daten zurück, die geschrieben wurden, und der Antrieb erklärt sie mit einem Abtastsignal IRSTR (invertiertes Leseabtastsignal) gültig.
Die Paritätsfehleranzeige wird aufgenommen und in der programmierten Magnetbandfeldlogik 304 (TAPPAL) gehalten. Der Antrieb erzeugt ebenfalls ein hartes Fehlersignal (IHER) und ebenfalls ein korrigiertes Fehlersignal (ICER), um anzuzeigen, daß der Antrieb Paritätsfehler vom Magnetband detektiert hat. Diese Signale werden ebenfalls aufgenommen und von der programmierten Magnetbandfeldlogik TAPPAL gehalten.
Steuersignalregister sind mit zwei Registern im Magnetbandinterface 30 implementiert. Steuersignale, Adressensignale und Abtastsignale (IGO) werden parallel auf diese Register geschrieben.
Zustandspuffer leiten eine Information auf der momentan adressierten Magnetbandantriebseinheit an den Mikroprozessor 101m zurück. Die folgenden Signale IHER (harter Fehler), ICER (korrigierter Fehler), IFNA (File-Markierung erfaßt), IEOT (Magnetbandende) und TPARERR (Magnetbandparitätsfehler) sind Impulse von der Magnetbandantriebseinheit, welche aufgenommen und für einen Zugriff durch den Mikroprozessor 101 mit Hilfe des TAPPAL gehalten werden. Das TAPPAL 304 erzeugt ein Fehlerabtastsignal als Magnetbanddatensprung. Es erfaßt einen Fehler und hält das Fehlersignal bis zum Ende des Datenübermittlungszyklus, zu welcher Zeit es 101m informiert. Die anderen Zustandssignale werden direkt von der adressierten Magnetbandantriebseinheit erzeugt.
Der Magnetbandinterfacestatusmaschinencontroller 301 ist in der programmierten Feldlogik 304 (TAPPAL) implementiert, die programmiert ist, um Impulse aufzunehmen und durch verschiedene Stufen der Reihe nach zu leiten. Es steuert das Multiplexing und Demultiplexing der zwei 8- Bit-Hälften der Datenlatches und das Anforderungs/Bestätigungs-Handshake-Signal mit dem DMA-Controller 101d Fig. 4.
Die Funktion des Magnetbandinterfacestatusmaschinencontrollers 301 ist im Flußdiagramm von Fig. 6 dargestellt.
Die Magnetbandperipheriepuffer sind auf zwei Peripherieadapterkarten 305 und 306, die in Fig. 3 gezeigt sind, und in den Interfaces 30 und 40 von Fig. 2 vorgesehen. Auf den Peripherieadapterkarten sind Loop-Back-Puffer vorgesehen, die einen Test der Daten- und der Steuerpfade zu den Peripherieadapterkarten PAC 305, 306 bewirken.
Das Signal M.TAPDAT wird zur Steuerung der Loop-Back- Pfade in 305 und 306 verwendet. Bei Freigabe des Wartungsprogrammes werden die Puffer an und von den Peripherieeinheiten gesperrt und wird der Pfad (in 302) zwischen den Lese- und den Schreibpfaden freigegeben. Dies ermöglicht den Test der Steuer- und Datenpfade zwischen den Hauptlogikkarten des Drucker-Magnetband-DLP und der PACs 305, 306, 404.

Dual-Port-Speicher

Der DLI-Pufferspeicher 108 (Fig. 2, 4) ist ein Zwei- Port-Speicher, der einen Zugriff von der DLI-Statusmaschine 201 und dem Mastermikroprozessorsystem 101 ermöglicht, das den Mikroprozessor 101m und den DMA-Controller 101d enthält.
Der Adressenpfad für die DLI-Statusmaschine 201 von einem Zähler ist in zwei Progammfeldlogikeinheiten implementiert. Dieser Zähler wird vom Mikroprozessor 101m initialisiert. Der Adressenpfad für das Mikroprozessorsystem verläuft durch zwei Puffer (Adressenpuffer 102, Fig. 4).
Der "DLI-Datenpfad" und der "Mikroprozessorystemdatenpfad" sind durch Datenlatches geteilt. Diese Datenpfade sind in Fig. 2 als 22d und 22m gezeigt.
Die Steuerung des Dual-Port-Speichers (108, Fig. 2, 3, 4) wird von der Dual-Port-Programmfeldlogik (als Element 203 in den Fig. 3 und 4 dargestellt) durchgeführt. Sie ist so programmiert, um ein "Vorausschauen" der Anforderungserfordernisse des DLI-Statusmaschinencontrollers 201 und des Mikroprozessorsystems 101 vorzunehmen. Sie erzeugt das Daten- und Adressenpfad-"Freigabe"-, das RAM-Chip-Auswahl-, das RAM-Schreibfreigabe- und das Mikroprozessorsystem-"Betriebsbereit"-Signal. Es verwendet ebenfalls das Signal AF (asynchrones Flag) und die BURST-Signale, um eine Takt-für-Takt(Fig. 7)-Verschachtelung der DLI(201)- und der Mikroprozessor(101m)- Speicheranforderungen während des Burst-Modus vorzunehmen.

Selbsttestoperationen

Der Drucker-Magnetband-Datenübermittlungsprozessor (PT- DLP) ist entwickelt worden, um die "Selbsttest"-Funktion mit drei Initiierungsverfahren und zwei Verfahren zur Mitteilung der Funktionalität des Datenübermittlungsprozessors zu unterstützen.
Der Datenübermittlungsprozessor beginnt mit seiner Selbsttestfunktion bei Empfang von einem der drei Löschsignale:
(a) Vorderwand-Löschen, was von einem Druckknopfschalter erzeugt wird, der in der Nähe der Hauptlogikkarte angeordnet ist;
(b) Einschaltlöschen;
(c) zwei Arten von Selbsttestinitiierungssignalen vom Testbus auf der DLI-Rückwandplatine. Diese zwei Arten bestehen aus Signalen, die entweder im lokalen Modus adressiert oder gelöscht oder im allgemeinen von der lokalen allgemeinen PT-DLP-Adresse und dem vollständigen Selbsttestinitiierungssignal, das "wahr" ist, adressiert werden. Die SWITCH-Leitungen werden verwendet, um zwischen dem Test (i) des Druckerabschnittes, (ii) dem Test des Magnetbandabschnittes oder (iii) einen vollständigen Test des Drucker-Magnetband-Datenübermittlungsprozessors auszuwählen. Das Vorderwand-Lösch- und das Einschaltlöschsignal leiten einen kompletten Selbsttest des Drucker-Magnetband-Datenübermittlungsprozessors ein.
Nach Beginn des Selbsttests des zu testenden Datenübermittlungsprozessorabschnittes sperrt dieser seine Peripherie- und DLI-Interfaces solange, bis der Datenübermittlungsprozessor seinen eigenen Selbsttest durchläuft. Ein "Null"-Status zusammen mit dem Signal LCPCON/O wird an die Rückwandplatine übermittelt, wann immer der adressierte Datenübermittlungsprozessor seinen Selbsttest ausführt oder versagt, seinen Selbsttest auszuführen, oder im Fall eines erkennbaren On-Line-Fehlers wie z. B. eines PROM-Paritätsfehlers oder eines Mikrocode- Sequentier-Fehlers.
An der Vorderwand zeigen vier rote Leuchtdioden (LEDs) den Teststatus an. Wenn einige dieser LEDs eingeschaltet sind, befindet sich der Datenübermittlungsprozessor im Selbsttestprozeß oder hat den Selbsttest nicht bestanden oder einen On-Line-Fehler erkannt.
Die "obere" LED zeigt den Status des Selbsttest in bezug auf die Hauptlogikkarte an; die nächste zeigt den Status des Selbsttest in bezug auf das Druckerinterface und seine Peripherieadapterkarte (PAC 404); das nächste LED- Licht zeigt den Status des Selbsttests in bezug auf das Magnetbandinterface und die Magnetbandperipherieadapterkartenplatine #1 (305); und das vierte Licht zeigt den Status des Selbsttest in bezug auf das Magnetbandinterface und die Peripherieadapterkartenplatine #2 (306).
Falls eine LED nach einer bestimmten Zeit für eine Ausführung des Selbsttests eingeschaltet bleibt, zeigt sie an, welche Karte zuerst versagt hat. Falls die obere LED nach einer bestimmten Zeit für den Test eingeschaltet ist, zeigt sie an, daß die Peripherieadapterkarte (PAC) nicht getestet wurde, sondern daß die Hauptlogikkarte den Selbsttest nicht bestanden hat.
Beim Kern des Selbsttests handelt es sich um einen Test der Hauptlogikplatinenhardware, die das adressierte Gerät und die Bestätigung der Datenpfade zu und von den Peripherieadapterkarten beeinflußt.
Treiber und Empfänger der Peripherieeinheiten (34, 44, Fig. 1) und des DLI Interface (Fig. 3) können von der Selbsttestfunktion nicht überprüft werden, sondern benötigen einen Stand-Alone- oder einen Peripherietesttreibertest.
Die Länge des Selbsttests für die Druckersektion des Datenübermittlungsprozessors kann so eingestellt werden, daß sie eine bestimmte Anzahl von Sekunden nicht überschreitet. In ähnlicher Weise kann die Länge des Selbsttests für die Magnetbandsektion des Datenübermittlungsprozessors eingestellt werden, so daß sie nicht einen anderen Sollwert einer bestimmten Anzahl von Sekunden überschreitet. In ähnlicher Weise soll die Länge des Selbsttests für den kompletten Datenübermittlungsprozessor (mit der Druckersektion und der Magnetbandsektion) nicht eine andere bestimmte eingestellte Anzahl von Sekunden überschreiten.
In Fig. 3 ist die Dual-Port-RAM-Steuerung 203 dargestellt, die vom Mikroprozessorsystem 101 und vom Datenübermittlungsinterfacecontroller 201 in Verbindung mit dem DLI-DMA (Direktspeicherzugriffseinheit 103, 104, auch in Fig. 4) gesteuert wird.
Die Dual-Port-RAM-Steuerung 203 wird zur Steuerung des RAM-Puffers 108 von Fig. 3 verwendet.
Es sei darauf hingewiesen, daß, obwohl Fig. 3 hauptsächlich die "Steuer"-Leitungen zeigt, Fig. 3 ebenfalls die Datenbusse zeigt, auf denen Daten vom Host 10 durch die DLI Latches 110 hindurch über den DLI-Datenbus 22d und in den RAM-Puffer 108 übermittelt werden können. Hier können die Daten über einen Bus 22m durch das Mikroprozessorsystem 101 verarbeitet und entweder an das Magnetbandinterface 30 oder das Druckerinterface 40 für eine spätere Übermittlung an die Peripherieeinheit übermittelt werden.
In ähnlicher Weise können die Daten von der Druckerperipherieeinheit 44 oder der Magnetbandperipherieeinheit 34 durch die Interfaces 40 und/oder 30 auf dem Mikroprozessorsystem 101 und von dort durch das Puffer-RAM 108 und über den DLI-Datenbus 22d an den Host 10 übermittelt werden.
Das Puffer-RAM 108 kann als "Dual-Port"-RAM zur vorübergehenden Speicherung der Daten bezeichnet werden, die entweder von einer Peripherieeinheit an das Hostsystem ("Lesen") oder vom Hostsystem zu einer ausgewählten Peripherieeinheit ("Schreiben") laufen. Somit erfolgt der Datenfluß durch den RAM-Puffer 108 gleichzeitig und simultan in beiden Richtungen. Dies wird durch einen "Verschachtelungs"-Prozeß-Zyklus ermöglicht.
In Fig. 7 sind Zeitdiagramme dargestellt, die die Taktsignale zeigen, die für einen Datentransfer in der "Lese"-Richtung und für Datentransfers in der "Schreib"- Richtung verwendet werden. "Lese"-Richtung bedeutet, daß Daten von einer Peripherieanschlußeinheit an den Pufferspeicher 108 für eine spätere Übermittlung an das Haupt- Hostsystem übermittelt werden. " Schreib"-Richtung bedeutet, daß Daten vom Haupt-Hostsystem an den Pufferspeicher 108 für eine spätere Übermittlung an eine ausgewählte Peripherieanschlußeinheit übermittelt werden.
Aus Fig. 7 ist zu entnehmen, daß am Ende der Takt-1- Zeit das Dual-Port-RAM 108 die notwendige Zugriffsinformation erhält, damit eine Verschachtelung von Daten zur Takt-2-Zeit oder Takt-3-Zeit auftritt.
Im Lese-Zyklus von Fig. 7 zeigt die erste Zeile das Taktsignal. Die zweite Zeile, die mit ALE bezeichnet ist, stellt das Signal dar, das die Mikroprozessoradressenlatchfreigabe anzeigt.
Die dritte Zeile, die mit M/IO bezeichnet ist, repräsentiert das Signal, das anzeigt, ob der Mikroprozessor 101m einen Speicherraum oder einen I/O-Raum auswählt.
Die vierte Zeile, die mit AD015 bezeichnet ist, zeigt die Beziehung zwischen dem Adressengültigkeitssignal und dem augenblicklichen Datengültigkeitssignal, die um einen Takt voneinander getrennt sind. Hier werden die Verwendung des Busses für eine Adresseninformation und die Zeitperiode gezeigt, die für eine Datenübermittlung verfügbar ist.
Die fünfte Zeile zeigt das Signal RD. Dieses Signal zeigt an, wann die gelesenen Daten in das oder aus dem RAM 108 transferiert werden können.
Die sechste Zeile, die mit DT/R bezeichnet ist, zeigt den Datenübermittlungs/Empfangs-Zustand an, der die Richtung des Datenflusses darstellt.
Im zweiten Abschnitt von Fig. 7 ist der "Schreib"-Zyklus dargestellt. Wie zuvor sind das Taktsignal, das ALE-Signal, das M/IO-Signal, das Adressensignal und das DT/R-Signal dieselben bis auf Zeile 5, wo ein WR- oder Schreibsignal anstelle eines Lesesignals vorgesehen ist.
Im Schreibzyklus erkennt man, daß unmittelbar nach Erzeugung der Adresse die Daten für die Schreibrichtung zu den Peripherieadaptereinheiten übermittelt werden können.
Es sei ebenfalls darauf hingewiesen, daß im Lesezyklus eine Aufbauzeit von 20 Nanosekunden für die Lesedaten und eine Haltezeit von 10 Nanosekunden für die Lesedaten vorgesehen ist.
Im Schreibzyklus ist eine Verzögerung von 60 Nanosekunden nach den Adressendaten in Folge für die zu übermittelenden Schreibdaten vorgesehen. Die Schreibdaten haben eine Verzögerung von 10 Nanosekunden, was ein Löschen der Daten vom Pufferregister im RAM 108 erlaubt.
Der dritte (unterste) Abschnitt von Fig. 7 zeigt den DLI-Zugriffstakt mit einer Reihe von Taktzyklen 1, 2, 3, 4, 5 etc.. Hier hat während des ersten Taktzyklus die DLI-Statusmaschine 201 Zugriff auf den Pufferspeicher 108 (zur Ausgabe von Daten oder zur Eingabe von Daten).
Der nächste Taktzyklus (Zyklus 2) bildet die zweite Zeitperiode für den Mikroprozessor 101m, um einen Zugriff auf den Puffer 108 (zur Eingabe von Daten oder Ausgabe von Daten) zu erhalten. Anschließend alternieren Zugriffsperioden zwischen Verfügbarkeiten für den DLI- Controller 201 und dem Mastermikroprozessor 101m.
Somit ist es möglich, "Lese"-Daten von einer Peripherieeinheit an das Haupt-Hostsystem gleichzeitig und zur selben Zeit zu bewegen, in der "Schreib"-Daten vom Haupt-Hostsystem an eine Peripherieeinheit durch denselben RAM-Puffer 108 bewegt werden, obwohl sogar verschiedene Register dieses RAM-Puffers verwendet werden.
In Fig. 8 ist schematisch gezeigt, wie der Multiplexer 101m zum Schalten zwischen Kanal 1 und Kanal 2 für Steuerdatenoperationen verwendet wird. Ein Umschaltelement 101t steuert das Schalten zwischen den Kanälen im Multiplexer 101m
Am Ende der Übermittlung eines Datenblockes bewirkt das Blockende-Signal vom DMA-Controller 101d daß das Umschaltelement 101t seinen Zustand ändert. Dieses schaltet die Magnetband-DMA-Steuersignale (von 101 und 30, Fig. 3) von Kanal 1 auf Kanal 2 und umgekehrt unter Verwendung des Multiplexers 101m.
Die Überlauferfassungsschaltung 101r erkennt einen "Fehler"-Zustand, in dem ein Signal "Zuschalten des anderen Kanals" vom Mikroprozessor 101 noch nicht initialisiert worden ist. In diesem Fall würde der nicht-initialisierte Zustand zu an die Peripheriemagnetbandeinheit zu übermittelnden ungültigen Daten führen.
Nach alledem ist ein Peripheriecontroller beschrieben worden, in dem ein Mastermikroprozessor den Betrieb eines DLI (Datenübermittlungsinterface)-Slavecontrollers, eines Magnetbandinterfaceslavecontrollers und eines Druckerinterfaceslavecontrollers steuert und koordiniert, wodurch ein Pufferspeicher im DLI-Interface- Front-End zu übermittelnde Daten gleichzeitig in beiden Richtungen (Host zur Peripherieeinheit oder Peripherieeinheit zum Host) in einem Verzahnungszyklusprozeß aufnimmt und abgibt. Außerdem steuert der Mastermikroprozessor eine DMA-Schalteinheit, wodurch abwechselnd Steuerdatenkanäle Datentransfers an/von Magnetbandperipherieeinheiten durchführen, indem ein Umschalten eines Steuerkanals jedesmal verursacht wird, nachdem ein Datenblock an eine oder von einer Magnetbandeinheit übermittelt worden ist.
Während andere mögliche Ausführungen ebenfalls zur Realisierung der zuvor beschriebenen Merkmale verwendet werden können, sollte die Erfindung so verstanden werden, wie sie in den nachfolgenden Ansprüchen umschrieben ist.

Claims

1. Peripheriecontroller, der Datenübermittlungen zwischen einem Hostcomputer (10) und Peripherieeinheiten (34, 44) steuert, wobei jede Einheit ein Peripherieinterface (30, 40) besitzt, mit:

einer Datenübermittlungsinterfaceeinrichtung (DLI) und

einem Mikroprozessorsystem (101);

wobei die Datenübermittlungsinterfaceeinrichtung einen Datenpfad zwischen dem Hostprozessor (10) und dem Mikroprozessorsystem (101) bildet, wobei die Peripherieinterfaces (30, 40) einen Datenpfad zwischen dem Mikroprozessorsystem (101) und den Peripherieeinheiten (34, 44) bilden;

wobei das Mikroprozessorsystem (101) die Datenübermittlungsinterfaceeinrichtung und die Peripherieinterfaces steuert;

wobei die Datenübermittlungsinterfaceeinrichtung eine Slavecontrollereinrichtung (201) aufweist, die unter Steuerung des Mikroprozessorsystems (101) arbeitet;

wobei das Mikroprozessorsystem (101) einen DMA-Controller (101d) zur Ausführung von Datenübermittlungsoperationen als Antwort auf eine Datenübermittlungsanforderung von den Peripherieinterfaces (30, 40) enthält;

wobei jedes Peripherieinterface (30, 40) eine Slaveinterfacecontrollereinrichtung (301, 401) enthält, die unter Steuerung des Mikroprozessorsystems (101) arbeitet, wobei die Slaveinterfacecontrollereinrichtung (301; 401) die Datenübermittlungen zwischen der Einheit (34; 44) und dem Peripherieinterface (30, 40) steuert und Mittel enthält, um ein Anforderungssignal an das Mikroprozessorsystem (101) und den DMA-Controller (101d) für den Beginn einer Datenübermittlungsoperation zu erzeugen;

dadurch gekennzeichnet, daß

die Datenübermittlungsinterfaceeinrichtung einen Dual- Port-RAM-Pufferspeicher (108) aufweist, der von einer Dual-Port-Speicher-Steuereinrichtung (203) gesteuert wird, die programmiert ist, um die Speicheranforderungen der Datenübermittlungsslavecontrollereinrichtung (201) und des Mikroprozessorsystems (101) zu verarbeiten, wobei die Anforderungen miteinander verzahnt werden, um gleichzeitig auftretende Datenübermittlungen durch den Dual-Port-RAM-Pufferspeicher (108) in Lese- und Schreibrichtungen zu ermöglichen;

die Interfaces (30, 40) eine Magnetbandinterfaceeinrichtung (30), die an mehrere Peripheriemagnetbandeinheiten (34) angeschlossen ist, und eine Druckerinterfaceeinrichtung (40), die an eine Druckerperipherieeinheit (44) angeschlossen ist, umfassen;

erste und zweite Steuerleitungskanäle zwischen dem Mikroprozessorsystem (101) und einer DMA-Schalteinrichtung (101s) vorgesehen sind;

die DMA-Schalteinrichtung (101s) Steuerdaten über die ersten und zweiten Steuerleitungskanäle empfängt und eine Einrichtung (101t), um zu messen, wann eine Datenübermittlungsoperation beendet worden ist, und eine Einrichtung enthält, um Steuerdaten automatisch von einem benutzten Steuerleitungskanal auf den anderen Steuerleitungskanal zu schalten; und

der DMA-Controller (101d) im Mikroprozessorsystem (101) ein Signal an die DMA-Schalteinrichtung (101s) erzeugt, um anzuzeigen, daß eine Datenübermittlungsoperation gerade beendet worden ist.

2. Peripheriecontroller nach Anspruch 1, bei welchem die Datenübermittlungsinterfaceslavecontrollereinrichtung (201) unter Steuerung des Mikroprozessorsystems (101) arbeitet, um Datenübermittlungsanforderungen vom Hostcomputer (10) mit Datenübermittlungsanforderungen vom Mikroprozessorsystem (101) zu synchronisieren, um Steuersignale an die Dual-Port-Speicher-Steuereinrichtung (203) anzulegen, um auszuwählen, ob eine Steuerung des Zugriffs auf den Dual-Port-RAM-Pufferspeicher (108) von der DLI-Slavecontrollereinrichtung (201) oder vom Mikroprozessorsystem erfolgen wird.

3. Peripheriecontroller nach Anspruch 2, bei welchem die Datenübermittlungsinterfaceeinrichtung eine DLI-Direktspeicherzugriffseinrichtung (DMA) aufweist, die von der Datenübermittlungsinterfaceslavecontrollereinrichtung (201) gesteuert wird, um einen Datenzugriff auf den Dual-Port-RAM-Pufferspeicher (108) durch die DLI-DMA- Einrichtung freizugeben und um eine Adresseninformation an den Dual-Port-RAM-Pufferspeicher (108) zu übermitteln und einen Zählwert von Worten von in den oder aus dem Dual-Port-RAM-Pufferspeicher (108) übermittelten Daten aufrechtzuerhalten;

und bei welchem die Dual-Port-Speicher-Steuereinrichtung (203) Steuersignale vom Mikroprozessorsystem (101) und von der Datenübermittlungsinterfacedirektspeicherzugriffseinrichtung (DLI-DMA) empfängt, wobei die Dual- Port-Speicher-Einrichtung (203) arbeitet, um die Zugriffssteuerung des Dual-Port-RAM-Pufferspeichers (108) zwischen dem Mikroprozessorsystem (101) und der DLI-DMA- Einrichtung zu wechseln.

4. Peripheriecontroller nach Anspruch 3, bei welchem die DMA-Schalteinrichtung (101s) die Steuerdatenübermittlung vom ersten Kanal auf den zweiten Kanal und umgekehrt nach jedem Datenblockübermittlungszyklus schaltet.

5. Peripheriecontroller nach Anspruch 1 zur Steuerung von Datenübermittlungsoperationen zwischen einem Hostcomputer (10) und mehreren Magnetbandperipherieeinheiten (34&sub0;, 34&sub1;...), bei welchem

die ersten und zweiten Steuerleitungskanäle Steuerdaten an eine Magnetbandinterfaceeinrichtung (30) übermitteln;

der Dual-Port-RAM-Pufferspeicher (108) an den Hostcomputer (10) über einen DLI-Datenbus (22d) und an eine Magnetbandinterfaceeinrichtung (30) über einen Masterprozessordatenbus (22m) angeschlossen ist, wobei der DLI- Datenbus (22d) den Hostcomputer (10) über die DLI-Interfaceeinrichtung (110) mit dem Dual-Port-RAM-Pufferspeicher (108) verbindet und den Masterprozessordatenbus (22m) den Dual-Port-RAM-Pufferspeicher (108) mit der Magnetbandinterfaceeinrichtung (30) verbindet; und

die Magnetbandinterfaceeinrichtung (30) eine Magnetbandinterfaceslavecontrollereinrichtung (301) zur Steuerung von Datenübermittlungen zwischen dem Dual-Port-RAM-Pufferspeicher (108) und den mehreren Magnetbandperipherieeinheiten (34&sub0;, 34&sub1;...), wobei die Magnetbandinterfaceslavecontrollereinrichtung (301) die DMA-Schalteinrichtung (101s) enthält, Peripheriebusanschlußmittel für mehrere Magnetbandperipherieeinheiten (34&sub0;, 34&sub1;...) und eine Einrichtung enthält, um ein Übertragungsendesignal zu erzeugen, wenn eine bestimmte Datenübermittlungsoperation beendet ist.

6. Peripheriecontroller nach Anspruch 5, bei welchem die DMA-Schalteinrichtung (101s) eine Einrichtung, die das Übertragungsendesignal bei Beendigung der Steuerdatenübermittlungen in den ersten und zweiten Kanälen mißt, und eine Einrichtung enthält, die Steuerdatenübermittlungsoperationen von dem gerade benutzten Kanal auf den anderen Kanal schaltet.

7. Peripheriecontroller nach Anspruch 6, welcher eine Druckerinterfaceeinrichtung (4a), die am Dual-Port- RAM-Pufferspeicher (108) über das Mikroprozessorsystem (101) angeschlossen ist und eine Busverbindungseinrichtung mit einer Druckerperipherieeinheit (44) und ein Drucker-Sende/Empfangs-Latch (403) zur vorübergehenden Speicherung von zwischen der Druckerperipherieeinheit (40) und dem Dual-Port-RAM-Pufferspeicher (108) übermittelten Daten enthält; und

eine Druckerslavecontrollereinrichtung (401) aufweist, die eine Einrichtung zur Steuerung von Datenübermittlungen zwischen dem Drucker-Sende/Empfangs-Latch (403) und der Druckerinterfaceeinrichtung (40) und dem Dual-Port- RAM-Pufferspeicher (108) und Mittel zur Steuerung der Zuweisung von Datenübermittlungsanforderungen vom DMA- Controller (101d) und von der Druckerperipherieeinheit (40) enthält.

8. Peripheriecontroller nach Anspruch 7, bei welchem die Dual-Port-Speicher-Steuereinrichtung (203) in alternierenden Zyklen von der DLI-Slavecontrollereinrichtung (201) und dem Mikroprozessorsystem (101) gesteuert wird.

9. Peripheriecontroller nach Anspruch 8, bei welchem die Anschlußsteuereinrichtung (203) eine Einrichtung enthält, die die Zugriffszeitdauer der Dual-Port-Speicher-Steuereinrichtung regelt, welche der DLI-Slavecontrollereinrichtung (201) und dem Mikroprozessorsystem (101) gestattet wird; und

eine DLI-Direktspeicherzugriffseinrichtung zum Empfang von Steuer- und Adressdaten von der DLI-Slavecontrollereinrichtung (201) vorgesehen ist.