DE3725343C2

DE3725343C2 - Vielzweck-Kanalsteuersystem

Info

Publication number: DE3725343C2
Application number: DE3725343A
Authority: DE
Inventors: Kazuyoshi Wakatsuki; Yukihiro Yoshiya; Yukio Kameda
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1986-07-31
Filing date: 1987-07-30
Publication date: 1996-05-23
Anticipated expiration: 2007-07-31
Also published as: US5031091A; JPS6336461A; JPH0426743B2; DE3725343A1

Description

Die Erfindung betrifft ein Datenverarbeitungssystem mit
einer Zentralprozessoreinheit,
einer mit ihr verbundenen Hauptspeichereinheit,
einer über einen Systembus verbundenen Kanaleinheit und
mit dieser über I/O-Controller verbundenen I/O- Einrichtungen
sowie ein Verfahren zur Steuerung dieses Systems.

Ein Datenverarbeitungssystem besteht im allgemeinen aus einer zentralen Verarbeitungseinheit (CPU), einer Hauptspeichereinheit, einer oder mehrerer Kanaleinhei ten, I/O (input/output)-Einrichtungen und I/O-Controllern, die zwischen den Kanaleinheiten und den I/O-Einrichtungen vorgesehen sind.

Herkömmliche Kanaleinheiten können grob in zwei Arten eingeteilt werden. Der erste Typ ist für Einrichtungen relativ geringer Intelligenz und niedriger Geschwindig keit, bei denen die Kanaleinheit selbst die I/O-Befehle interpretiert. Die I/O-Befehle werden von der Software in der CPU ausgegeben, um eine spezifische I/O-Einrichtung zu bestimmen, damit sie einen bestimm ten Betrieb durchführt und die I/O-Einrichtung direkt steuert. Deshalb ist das Struktur- und/oder Steuerpro gramm einer Kanaleinheit vom ersten Typ spezialisiert für eine spezifische I/O-Einrichtung und kann nicht andere I/O-Einrichtungen steuern. Falls eine neue I/O-Einrichtung, insbesondere eine mit höherer oder verstärkter Intelligenz, zu dem Datenverarbeitungs system hinzugefügt wird, muß eine neue Kanaleinheit entwickelt werden. Hinzu kommt, daß auch neue Software entwickelt werden muß, welche neu definierte I/O-Befehle verwendet.

Der zweite Typ einer Kanaleinheit ist für I/O-Einrichtungen relativ hoher Intelligenz und arbei tet mit Hilfe von I/O-Controllern. Eine Kanaleinheit von dem zweiten Typ überträgt einen I/O-Befehl von der Software zu dem I/O-Controller wie er ist, ohne dessen Inhalt zu interpretieren, und dann interpretiert der I/O-Controller den übertragenen Befehl und informiert die Kanaleinheit über die Notwendigkeit eines Daten transfers und dessen Richtung. Die Kanaleinheit vom zweiten Typ ist flexibler als die vom ersten Typ und kann größere Unterschiede von I/O-Einrichtungen und I/O-Controllern handhaben, weil die Kanaleinheit selber nicht den Inhalt der I/O-Befehle verwendet und die präzise Steuerung der I/O-Einrichtung dem I/O-Controller überläßt.

Der zweite Typ hat jedoch den Nachteil, daß, in der Realität, jede Kanaleinheit begrenzt ist hinsichtlich der Frage, in Bezug auf welche Art von I/O-Einrichtung an sie angeschlossen werden kann. Z.B. kann eine Kanaleinheit für eine Einrichtung mit sequenziellem Zugriff, z. B. eine Magnetbandeinheit, nicht für eine Einrichtung mit direktem Zugriff, z. B. eine Magnetplat teneinheit, verwendet werden. Das liegt daran, daß das Format des I/O-Befehls für jede Art der I/O-Einrichtung verschieden ist, und somit muß jede Kanaleinheit ausgelegt werden, um fähig zu sein, das besondere Befehlsformat zu verarbeiten. Falls ein bestimmtes System, das lediglich eine Magnetbanddateieinheit hat, seine Performance durch Einführen einer Magnetplat tendateieinheit verstärken muß, muß auch eine neue Kanaleinheit eingeführt oder neu entwickelt werden.

Als Alternative kann eine Kanaleinheit ausgelegt werden, vielfache Befehlsformate zu verarbeiten, sie benötigt dann jedoch eine große Menge von Hardware zu erheblichen Kosten und zusätzliche Information wird erforderlich sein, um das Befehlsformat des I/O-Befehls zu identifizieren.

Ferner weist die Kanaleinheit vom zweiten Typ ein weiteres Problem auf, daß nämlich der Datentransfer nur vorbereitet werden kann, nachdem der Controller die Kanaleinheit über notwendige Information informiert hat, und deshalb ist die Datentransfergeschwindigkeit begrenzt.

Die US-PS 4,272,815 lehrt einen Datentranster zwischen dem Hauptspeicher und den Eingangs/Ausgangs-Einrichtungen. Nach der Lehre dieser Druckschrift werden die I/O-Befehle nicht gleich zeitig mit den Kanalbefehlen übertragen, und ein Kanal ist nicht in der Lage, generell eine Vielzahl von I/O-Controllern zu steuern.

Aus dem US-Zeitschrift "Electronics", May 19, 1981, S. 165-168 ist ein intelligenter peripherer Controller zwischen dem Systembus des Mikroprozessors und dem I/O-Bus der I/O-Ein richtungen bekannt. Die Lehre dieser Druckschrift ermöglicht es jedoch nicht, daß der Befehl, der von dem Kanal von dem Haupt speicher über den Systembus übertragen wird, zu den I/O-Ein richtungen zu übertragen wird, ohne einen Teil des I/O-Befehls zu berücksichtigen.

Aus der DE 32 41 402 A1 ist ein Verfahren zum Steuern des Datentransfers zwischen einem Datensender und einem Datenemp fänger über einen Bus mit Hilfe einer am Bus angeschlossenen Steuereinrichtung bekannt.

Aufgabe der vorliegenden Erfindung ist es, ein Datenverarbei tungssystem zu schaffen, das im Gegensatz zum Stand der Technik eine Mehrzweckkanaleinheit aufweist, welche ohne Änderung ihrer Funktion mit verschiedenen Typen von I/O-Einrichtungen oder I/O-Controllern verbunden werden kann.

Diese Aufgabe ist durch die Merkmale des Anspruchs 1 gelöst.

Ferner ist es Aufgabe der vorliegenden Erfindung, eine Mehrzweck-Kanaleinheit zu schaffen, welche einen Datentransfer mit hoher Geschwindigkeit durchführen kann.

Zur Lösung der obigen und weiterer Aufgaben und Proble me der vorliegenden Erfindung und in Übereinstimmung mit dem Zweck der vorliegenden Erfindung ist ein Mehrzweck-Kanalsteuersystem vorgesehen, bei dem ein Kanalbefehl in einem Format, welches verschiedenen Typen von I/O-Einrichtungen gemeinsam ist, zu der Kanaleinheit zusammen mit einem I/O-Befehl gesendet wird, dessen Format verschieden sein kann, abhängig von dem Typ der I/O-Einrichtung.

Die Erfindung ist im folgenden anhand eines Ausführungsbeispiels und in Verbindung mit der Zeichnung näher beschrieben. Im einzelnen zeigen:

Fig. 1 ein schematisches Blockdiagramm des Datenverarbeitungssystems, bei welchem die vorliegende Erfindung verwendet wird;

Fig. 2 ein erklärendes Flußdiagramm von Befehlen und Statusinformationen gemäß der vorlie genden Erfindung;

Fig. 3 ein beispielhaftes Format eines I/O-Befehls gemäß der vorliegenden Erfindung;

Fig. 4 ein Flußdiagramm des Kanalbetriebs gemäß der vorliegenden Erfindung;

Fig. 5 ein Flußdiagramm des Controllerbetriebs gemäß der vorliegenden Erfindung;

Fig. 6 ein Blockdiagramm eines I/O-Controllers gemäß der vorliegenden Erfindung;

Fig. 7 ein Format für einen Endstatus gemäß der vorliegenden Erfindung; und

Fig. 8 ein Format für ein Lesebite gemäß der vorliegenden Erfindung.

Die Fig. 1 zeigt eine Systemkonfiguration nach der vorliegenden Erfindung, welche umfaßt: eine zentrale Prozessoreinheit oder CPU 1; eine Hauptspeichereinheit (MSU) 2; eine Kanaleinheit 3; eine Mehrzweckschnitt stelle 12, z. B. eine RS 232 C oder eine IEEE 488 Verbindung, etc.; I/O-Controller 13-3 bis 13-m; und I/O-Einrichtungen 11-0 bis 11-n. Jeder Controller kann mit einer Mehrzahl von I/O-Einrichtungen verbunden werden. In der MSU 2 sind Befehlsbereiche 21 für Kanal- und I/O-Befehle und Statusbereiche für verschiedene Statusinformation vorgesehen.

Die Kanaleinheit 3 umfaßt: einen Buscontroller 31 zum Steuern des Systembusses 4 zwischen der CPU 1 und der Kanaleinheit 3; einen Controller (DMAC) 32 für den direkten Speicherzugriff. Ein Speicheradressenregister (MA) und ein Byte-Zählregister (BC) 33; einen Datenpuf fer (BF) 34; Kanalsteuerregister (CCR) 35 zum Speichern verschiedener Steuerdaten; einen Festwertspeicher (ROM) 36 zum Speichern eines Mikroprogramms für die MPU 39; einen Speicher mit wahlfreiem Zugriff (RAM) 37 zum temporären Speichern verschiedener Daten; I/O-Schnittstellencontroller 38 zum Steuern der Vielzweck-I/O-Schnittstelle 12; und eine Mikroprozes soreinheit (MPU) 39 zum Steuern all dieser Elemente innerhalb dieser Kanaleinheit 3.

Die Fig. 2 zeigt Flüsse von Befehlen und anderen Daten für I/O-Operationen. In dem Befehlsbereich 21 der MSU 2 ist ein Einrichtungssteuerwort (DCW) vorgesehen, und dessen Inhalt ist durch Software präpariert, wenn der I/O-Betrieb erforderlich ist. Das DCW der vorliegenden Erfindung umfaßt einen Kanalbefehlsteil und einen I/O-Befehlsteil. Der Kanalbefehlsteil umfaßt einen Befehlscode (CM), Markierungen F, einen Byte-Zähler BC und eine Datenadresse DA. Beispiele möglicher Kanalbe fehlscodes CM werden unten angegeben.

Das Format des I/O-Befehlsteils, der auch Befehlsbe schreibungsblock (CDB) genannt wird, kann frei ausge legt werden und kann eine I/O-Einrichtungszahl, einen I/O-Befehlscode und andere Information enthalten, ähnlich wie der Kanalbefehlsteil. Ein Beispiel eines CDB ist in Fig. 3 dargestellt. Der I/O-Befehl in Fig. 3 dient für eine sequentielle Datei-Einrichtung, wie eine magnetische Bandeinheit, und besteht aus 6 Bytes. Der I/O-Befehlscode ist im Byte 0; die I/O-Einrichtungsnummer ist im Byte 1; die Datentrans ferbytelänge oder Zahl von Datenblöcken, die übertragen werden sollen, ist in den Bytes 2 bis 4; und eine Verbindungsmarkierung, welche eine sukzessive Ausfüh rung des nächsten I/O-Befehls ohne Freigabe der I/O-Schnittstelle 12 designiert, ist im Byte 5.

Die Statusbereiche 22 der MSU 2, ein Einrichtungs steuerblock (DCB), eine DCW-Adresse (DCWA), ein Rest bytezählstand und andere Statusdaten sind vorgesehen. Ein DCB ist üblicherweise für jede I/O-Einrichtung vorgesehen, um deren Status anzuzeigen. Eine Vielzahl von DCWs ist ebenfalls vorgesehen, um simultane I/O-Operationen von mehreren I/O-Einrichtungen zu erlauben.

In der Kanaleinheit 3 ist eine Vielzahl von Einrichtungssteuerregistern (DCR #0-#n) in dem RAM 37 vorgesehen, eine für jede I/O-Einrichtung, die mit der Kanaleinheit 3 verbunden ist. Jedes DCR umfaßt einen Bereich für eine DCB-Adresse (DCBA), einen Bereich für ein DCW, einen Bereich für gemeinsame/individuelle Lesebytes, einen Bereich für Statusinformation und einen Bereich für eine DCW-Adresse (DCWA).

Für einen I/O-Betrieb bereitet die Software in der CPU 1 die notwendige Information in dem DCW vor, setzt dessen DCWA in dem DCB, der der zu verwendenden I/O-Einrichtung entspricht, z. B. der I/O-Einrichtung 11-0 und überträgt dann deren DCBA zu der Kanaleinheit 3 zusammen mit der I/O-Einrichtungsadresse. Die DCBA wird in den DCR#0, das der Einrichtungsadresse ent spricht, gehalten. Dann wird ein Start-DCR-Befehl (SDCR) ausgegeben. Die Kanaleinheit 3 liest die DCWA aus der MSU 2 aus, in Übereinstimmung mit der DCBA. Die Kanaleinheit 3 liest ferner von der MSU 2 entsprechend der DCWA das DCW aus und überträgt den CDB-Teil des selben zu dem Controller 13-0. Zur selben Zeit inter pretiert die Kanaleinheit 3 den Kanalbefehlsteil und bereitet für einen Datentransfer vor, falls notwendig.

Der Controller 13-0 empfängt und interpretiert den I/O-Befehl und steuert die I/O-Einrichtung 11-0. Falls es erforderlich ist, wird der Datentransfer zwischen der Kanaleinheit 3 und dem Controller 13-0 durch geführt, während der Datentransfer zwischen der Kanal einheit 3 und der MSU 2 zur selben Zeit ebenfalls auf einer DMA-Basis durchgeführt wird.

Nach Beendigung des Datentransfers, falls ein abnormes Ende auftritt, sendet der Controller 13-0 die gemeinsa men und individuellen Lesebytes zu der Kanaleinheit 3. Die Kanaleinheit empfängt und hält beide Lesebytes und erzeugt einen Kanalendestatus und einen I/O-Endestatus, beide von dem gemeinsamen Lesebyte. Diese Zustände werden als ein aktualisierter DCB gebildet und zu dem Statusbereich 22 in der MSU 2 übertragen. Die CPU 1 kann das individuelle Lesebyte von dem DCR#0 in der Kanaleinheit 3 durch einen Lesebefehl auslesen.

Die Fig. 4 zeigt ein Flußdiagramm eines Teils des Mikroprogramms in der Kanaleinheit 3, welches die folgenden Schritte umfaßt:

(1) Prüfe den Befehlscode CM, und, falls es ein SCHREIB-Befehl ist, gehe zu (6), sonst gehe zu (2);
(2) Prüfe den Befehlscode CM, und, falls er ein LESE-Befehl ist, gehe zu (7), sonst gehe zu (3);
(3) Prüfe den Befehlscode CM, und, falls er der STEUER-Befehl ist, gehe zu (9), sonst gehe zu (4);
(4) Führe den in-Kanal-Befehl aus;
(5) Erzeuge den Endstatus (6);
(6) Setze die Speicherlesefahne (MRD) auf "1". Die MRD-Fahne ist in der DMAC 32;
(7) Setze eine Speicherschreibfahne (MWT) auf "1". Die MWT-Fahne ist auch in dem DMAC 32;
(8) Setze die Datenadresse und den Bytezählstand in den MA- und BC-Registern 33;
(9) Setze sowohl die MRD als auch die MWT-Fahne auf "0";
(10) Übertrage den CDB-Teil zu dem Controller, der der DCBA entspricht;
(11) Warte auf eine Datentransferanforderung von dem Controller. Nach Empfang der Anforderung, gehe zu (12);
(12) Beginne den DMA-Datentransfer;
(13) Detektiere das Ende des DMA-Datentransfers. Bei Detektion des Endes des DMA, gehe zu (14);
(14) Erzeuge den Endstatus in dem DCR;
(15) Übertrage die Statusdaten von dem DCR zu dem DCB in der MSU;
(16) Erzeuge eine Befehlsendeunterbrechung zu der CPU;
(17) Warte auf die Freigabe der Unterbrechung. Nach Freigabe gehe zu (18);
(18) Leerlaufroutine, um auf den SDCR-Befehl zu warten.

Der detaillierte Betrieb dieser Schritte ist für den auf diesem Gebiet vertrauten Durchschnittsfachmann leicht verständlich und muß deshalb nicht weiter im Detail erklärt werden.

Gemäß der vorliegenden Erfindung kann die Kanaleinheit 3 den Datentransfer im voraus vorbereiten (Schritte (6), (7) und (8)), um von dem Controller eine Daten transferanforderung zu verlangen. Dies ist möglich, weil der Kanalbefehlsteil separat und unabhängig von Attributen der Controller der I/O-Einrichtungen vorge sehen und definiert ist.

Ferner erfordert die Kanaleinheit 3 selber, bei Modifi kation oder Austausch der Controller, um neue Funktio nen oder neue Befehle vorzusehen, keinerlei Modifika tion, weil die Kanaleinheit 3 entsprechend dem Kanalbe fehlsteil arbeitet, der für jede Art von I/O-Einrichtung oder Controller dafür gleich ist.

Die Software in der CPU 1 muß modifiziert werden, um die neu definierten Funktionen oder I/O-Befehle zu handhaben, sie erfordert jedoch nicht irgendeine Änderung oder Manipulation der Kanaleinheit 3. In einem System, welches eine herkömmliche Kanaleinheit verwen det, muß die Software ebenfalls modifiziert werden, um die neue Kanaleinheit zu handhaben.

Die Fig. 5 zeigt ein Flußdiagramm des Prozesses in einem Controller, z. B. im Controller 13-0. Das Flußdia gramm umfaßt die folgenden Schritte:

(1) Der Controller, z. B. 13-0, wird durch die Kanaleinheit 3 in Übereinstimmung mit der I/O-Zahl in der CPU-Software ausgewählt, die zu der Kanaleinheit 3 gesendet wird;
(2) Ein Kanal ID und die I/O-Zahl werden von der Kanaleinheit 3 zu dem Controller 13-0 gesendet;
(3) Der I/O-Befehl (CDB) wird zu dem Controller 13-0 übertragen;
(4) Die I/O-Einrichtung, z. B. 11-0, wird durch den Controller 13-0 ausgewählt;
(5) Der I/O-Befehl wird decodiert;
(6) Falls kein Datentransfer erforderlich ist, gehe zu (7), sonst, gehe zu (8);
(7) Ein Steuerbefehl wird zu der I/O-Einrichtung gesendet;
(8) Falls ein Lesebetrieb erforderlich ist, gehe zu (9), sonst, gehe zu (12);
(9) Die Transferbytelänge und ein LESE-Steuersignal werden gesetzt;
(10) Der DMA-Betrieb wird gestartet;
(11) Der LESE-Befehl wird zu der I/O-Einrichtung 11-0 gesendet;
(12) Die Transferbytelänge und ein SCHREIB-Steuersignal werden gesetzt;
(13) Der DMA-Betrieb wird gestartet;
(14) Der SCHREIB-Befehl wird zu der I/O-Einrichtung 11-0 gesendet.
(15) Prüfe, ob der I/O-Befehl vollendet ist;
(16) Prüfe, ob der Betrieb normal beendet ist oder nicht;
(17) Erzeuge die Lesedaten;
(18) Erzeuge einen anormalen Endstatus;
(19) Erzeuge den normalen Endstatus;
(20) Sende die Befehlsendenachricht an die Kanalein heit 3;
(21) Warte auf eine Unterbrechung.

Die Fig. 6 zeigt ein Blockdiagramm eines Controllers, z. B. 13-0, bei welchem: 61 ein Mikroprozessor (MPU) zur Ausführung des Flußdiagramms in Fig. 5 und anderer Operationen in dem Controller ist; 62 eine Protokoll steuerschaltung zur Steuerung der Schnittstelle zwi schen dem Controller, z. B. 13-0, und der Kanaleinheit 3 ist; 63 ein nur Lesespeicher (ROM) zur Speicherung eines Mikroprogramms für die MPU 61 ist; 64 ein Spei cher mit wahlfreiem Zugriff (RAM) zur temporären Speicherung verschiedener Daten ist; 65 eine Gruppe von externen Registern zur Schnittstellenverbindung zwi schen der MPU 61 und anderen externen Schaltungen ist; 66 ein Satz von Treibern/Empfängern für die Kommuni kationsverbindung zwischen den Controllern und den I/O-Einrichtungen ist; 67 ein Datenpuffer von 128 Bytes ist; 68 eine Transfersteuerschaltung zur Steuerung der Zeitlagen und der Richtung des Datentransfers zwischen dem Puffer 67 und der Protokollsteuerung 62 ist; 69 ein Ein-Byte-Pufferregister ist; 611 ein Taktgenerator ist, 612 ein Adressendecoder zur Decodierung des Adres sensignals von der MPU 61 und zur Lieferung eines Chip-Auswahlsignals für das ROM 63, das RAM 64 und die externen Register 65 und die Protokollsteuerschaltung 62 ist; 613 eine Lese/Schreib-Zeitlagensteuerschaltung für Lese- und Schreibbetriebe der MPU 61 von und zu Elementen 62 bis 65 ist; 614 eine Rückstellschaltung zur Initialisierung der gesamten Steuerschaltung bei Einschalten des Controllers 13-0 ist; und 615 ein Satz von Treibern/Empfängern für die Vielzweckschnittstelle 12 zwischen dem Controller 13-0 und der Kanaleinheit 3 ist.

Es wird darauf hingewiesen, daß das Struktur- und/oder Mikroprogramm der Controller 13-0 bis 13-m jeweils voneinander abweichen kann, abhängig von dem Typ der I/O-Einrichtungen 11-0 bis 11-n, die an sie angeschlos sen sind.

Auch wird der in der Kanaleinheit 3 von dem gemeinsamen Lesebyte erzeugte Endstatus zu dem Controller 13-0, beispielsweise, gesendet, so daß das Statusformat für beliebige Controller und beliebige Software dafür gleich sein kann.

Die Fig. 7 zeigt eine Bitkonfiguration des Endstatus eines Einrichtungsstatuswortes oder DSW, welches in dem DCR 0 in der Kanaleinheit 3 erzeugt wird. Die Bedeutung von jedem Bit des DSW ist wie folgt:

Die Bits 11 (CE), 10 (DE), 7 (PCI), 3 (CDC) und 2 (CCC) werden durch die Kanaleinheit 3 bestimmt, während das Bit 12 (BSY) von dem Status der Schnittstelle zwischen der Kanaleinheit 3 und z. B. dem Controller 13-0 abge leitet wird, und die Bits 9 (UC), 8 (UE), 6 (IL), 5 (PC) und 4 (OPC) von dem gemeinsamen Lesebyte abgeleitet werden. Falls ein I/O-Betrieb mit einem normalen Status endet, sind lediglich die Bits 11 (CE) und 10 (DE) "1" und alle anderen Bits sind "0". Im Falle eines abnormen Endes wird, außer den Bits 11 und 10 eines der Bits 9 (UC), 8 (UE), 6 (IL) und 4 (OPC) auch zu "1".

Ein beispielhaftes Format des gemeinsamen Lesebytes ist in Fig. 8 gezeigt. Das gemeinsame Lesebyte besteht tatsächlich aus acht (8) Bytes, und diesen folgen individuelle Lesebytes. Verschiedene Statusinformation der I/O-Einrichtung wird in dem dritten Byte (Byte 2) angezeigt. Das Einheit-Ausnahme-Bit (UC) in dem DSW wird durch das Dateimarkierungsbit und das Ende-des-Mediums (EOM) Bit in dem gemeinsamen Lesebit bestimmt. Das Bit für inkorrekte Länge (IL) in dem DSW wird durch ein Indikatorbit (ILI) für inkorrekte Länge in dem gemeinsamen Lesebit bestimmt. Die Bits für Einheits-Prüfung (UC), Programmprüfung (PC) und Operator-Ruf (OPC) werden durch den Wert des Lese schlüssels, z. B. Bits 3 bis O des Byte 2 des gemeinsa men Lesebytes, bestimmt. Das achte Byte (Byte 7) des gemeinsamen Lesebytes zeigt die Anzahl der Bytes in den folgenden individuellen Lesebytes an. Die Zahl (1) der einzelnen Lesebytes ist gleich der Anzahl der I/O-Einrichtungen, die mit dem verwendeten Controller verbunden sind.

Claims

1. Datenverarbeitungssystem mit:
einer Zentralprozessoreinheit (1),
einer mit ihr verbundenen Hauptspeichereinheit (2),
einer über einen Systembus (4) verbundenen Kanaleinheit (3), und
mit dieser über I/O-Controller (13) verbundenen I/O-Einrichtungen (11),
dadurch gekennzeichnet, daß
die Hauptspeichereinheit (2) von der Zentralprozessor einheit (1) für jede I/O-Einrichtung (11) ein Einrichtungs steuerwort (DCW) in einem Befehlsbereich (21) und einen Einrichtungssteuerblock (DCB) in einem Statusbereich (22) speichert, wobei
jedes Einrichtungssteuerwort (DCW) einen Kanalbefehlsteil, (CH), der separat und unabhängig von Attributen der I/O-Controller (13) und der I/O-Einrichtungen (11) vorgesehen und definiert ist, und
einen frei auslegbaren I/O-Befehlsteil (CDB) umfaßt,
und jeder Einrichtungssteuerblock (DCB) eine Einrichtungs steuerwortadresse (DCWA) und ein den Status der betreffenden I/O-Einrichtung (11) enthaltendes Einrichtungsstatuswort (STATUS) und einen Bytezählstand (BC) umfaßt;
die Kanaleinheit (3) für jede mit ihr verbundene I/O-Einrichtung (11) ein Einrichtungssteuerregister (37) aufweist, mit je einem Bereich zum Halten einer Einrichtungssteuerblockadresse (DCBA) und des Einrichtungssteuerwortes (DCW), welche von der Zentralprozessoreinheit (1) aus dem Befehlsbereich (21) und dem das Einrichtungsstatuswort (STATUS) enthaltenden Statusbereich (22) der Hauptspeichereinheit (2) ausgelesen und an die Kanaleinheit (3) übertragen wurden,
ferner Mikroprogrammittel (35, 39) vorgesehen sind, zum Übertragen des I/O-Befehlsteils (CDB) an den I/O-Controller (13) und zum Vorbereiten des Datentransfers zwischen der Kanaleinheit (3) und der Hauptspeichereinheit (2) in Übereinstimmung mit dem Kanalbefehlsteil (CH) des Einrichtungs steuerworts (DCW),
und daß jeder der I/O-Controller (13) den I/O-Befehlsteil (CDB) empfängt und dekodiert.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß jeder Kanalbefehlsteil wenigsten einen Kanalbefehlscode (CM), eine Datenlänge (BC) und eine Datenadresse (DA) enthält.

3. Datenverarbeitungssystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder I/O-Controller (13) nach Prüfung des I/O-Befehls nach normal beendetem Betrieb einen normalen Endstatus und sonst einen anomalen Endstatus generiert.

4. Datenverarbeitungssystem nach 3, dadurch gekennzeichnet, daß jeder I/O-Controller (13) den I/O-Befehlsteil (CBD) empfängt und decodiert zur Erzeugung einer Datentransferanforderung an die Kanaleinheit (3) in Übereinstimmung mit dem I/O-Befehlsteil (CDB) und zum Generieren eines Status und von Lesebytes.

5. Datenverarbeitungssystem nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kanaleinheit (3) DMA-Transfermittel (32, 33, 34) umfaßt, um durch direkten Speicherzugriff Daten zwischen der Kanaleinheit (3) und der Hauptspeichereinheit (2) und zwischen der Hauptspeichereinheit (2) und dem jeweiligen I/O-Controller (13) in Abhängigkeit von einer Datentransferanforderung von diesem I/O-Controller (13) zu übertragen und um das Einrichtungsstatuswort (DWS) aus dem Status der I/O-Einrichtung (11) und den gemeinsamen Lesebytes zu erzeugen.

6. Datenverarbeitungssystem nach Anspruch 5, dadurch gekennzeichnet, daß die Kanaleinheit (3) in einem RAM (37) eine Vielzahl von Einrichtungssteuerregistern (DCR) enthält, eines für jede I/O-Einrichtung (11), die mit der Kanaleinheit (3) verbunden ist.

7. Datenverarbeitungssystem nach Anspruch 6, dadurch gekennzeichnet, daß jedes Einrichtungssteuerregister (DCR) einen Bereich für eine Befehlsbeschreibungsblock-Adresse (DCBA), einen Bereich für ein Einrichtungssteuerwort (DCW), einen Bereich für gemeinsame/individuelle Lesebytes, einen Bereich für Statusinformation und einen Bereich für eine Einrichtungssteuerwort-Adresse (DCWA) umfaßt.

8. Datenverarbeitungssystem nach Anspruch 5, 6 oder 7, dadurch gekennzeichnet, daß die DMA-Transfermittel (32, 33, 34) eine Kanal-/Bussteuervorrichtung (31), einen Puffer (34) und eine I/O-Schnittstellenvorrichtung (38) umfassen.

9. Verfahren zur Steuerung einer Kanaleinheit (3) in einem Datenverarbeitungssystem mit einer Zentralprozessoreinheit (1), einer mit ihr verbundenen Hauptspeichereinheit (2), einer über einen Systembus (4) verbundenen Kanaleinheit (3) und mit dieser über einen I/O-Controller (13) verbundenen I/O-Einrichtung (11), wobei die I/O-Befehle, die zur direkten Steuerung der I/O-Einrichtung verwendet werden, vom I/O-Controller (13) decodiert werden, dadurch gekennzeichnet, daß die Hauptspeichereinheit (2) pro I/O-Einrichtung (11) ein dieser entsprechendes Einrichtungssteuerwort (DCW) und einen entsprechenden Einrichtungssteuerblock (DCB) speichert und das Verfahren folgende Schritte aufweist:

(a) Ausgabe eines Start-DCR-Befehls an den Kanal;
(b) Speichern eines der zu verwendenden I/O-Einrichtung (11) entsprechenden Einrichtungssteuerblockes (DCB) von der Hauptspeichereinheit (2) in die Kanaleinheit (3) einschließlich einer Einrichtungssteuerwortadresse (DCWA) und eines Einrichtungsstatuswortadresse (STATUS), einen Status und einen Restbytezählstand enthält;
(c) Speichern eines Einrichtungssteuerwortes (DCW) für dieselbe I/O-Einrichtung (11) die Kanaleinheit (3) von der Hauptspeichereinheit (2) einschließlich eines Kanalbefehlsteils (CH) und eines I/O-Befehlsteils (CDB);
(d) Übertragen des I/O-Befehlsteils (CDB) des Einrichtungssteuerwortes (DCW) an den I/O-Controller (13) ohne Prüfung und Änderung des Formats;
(e) Vorbereiten, gleichzeitig mit der Decodierung eines I/O-Befehlsteils (CDB) durch den I/O-Controller (13), eines Datentransfers zwischen dem I/O-Controller (13) und der Hauptspeichereinheit (2) durch direkten Speicherzugriff zur Hauptspeichereinheit (2) in Abhängigkeit von dem Kanalbefehls teil (CH) des Einrichtungssteuerwortes (DCW);
(f) Durchführen des Datentransfers zwischen dem I/O-Controller (13) und der Hauptspeichereinheit (2) durch direkten Speicherzugriff zur Hauptspeichereinheit (2) in Abhängigkeit von einer Datentransferanforderung von dem I/O-Controller (13);
(g) Empfangen des I/O-Befehlsstatus′ und der gemeinsamen Lesebytes;
(h) Erzeugen eines Einrichtungsstatuswortes (STATUS) aus dem I/O-Befehlsstatus der für verschiedenartige I/O-Einrichtungen (11) ein gemeinsames Format hat;
(i) Speichern eines Einrichtungssteuerblocks (DCB) in die Hauptspeichereinheit (2);
(j) Herstellen eines Interrupts an der Zentralprozessoreinheit (1);
(k) Akzeptieren eines Interrupts von dem Kanal.