DE3204905C2 - - Google Patents
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Description
Die Erfindung betrifft eine Zentraleinheit für ein Datenverarbeitungssystem
entsprechend dem Oberbegriff des Patentanspruchs 1.
Eine digitale Datenverarbeitungsanlage enthält im wesentlichen
drei Elemente, nämlich eine Speichereinheit, eine Eingabe-
Ausgabeeinheit, sowie eine Zentraleinheit, die mit einem oder
mehreren Bussen verbunden ist. Die Speichereinheit speichert Informationen
in adressierbaren Speicherplätzen. Diese Informationen
umfassen sowohl Daten als auch Befehle für die Verarbeitung der
Daten. Die Zentraleinheit verursacht eine Übertragung von Informationen
zwischen dieser und der Speichereinheit, interpretiert die
eingehenden Informationen als Daten oder als Befehle und verarbeitet
die Daten entsprechend den Befehlen. Eine Eingabe-Ausgabeeinheit
steht auch mit der Speichereinheit in Verbindung, um Informationen
in das System zu übertragen und um die verarbeiteten Informationen
davon zu erhalten. Die Eingabe-Ausgabeeinheiten arbeiten
normalerweise entsprechend Steuerinformationen, welche diesen von
der Zentraleinheit zugeführt werden. Die Eingabe-Ausgabeeinheiten
können Bedienungspulte, Drucker, Fernschreiber oder auch sekundäre
Speichereinheiten wie Magnetplattenspeicher oder Bandantriebe sein.
Ein Datenverarbeitungssystem kann derart ausgelegt werden, daß Informationen
über einen Systembus übertragen werden, mit dem alle
Einheiten verbunden sind. Der Systembus selbst wird derart ausgelegt,
daß er gewisse vorherbestimmte logische und elektrische Eigenschaften
aufweist. Die Signalwege zur Übertragung von Informationssignalen
und zur Übertragung von Steuersignalen, welche den
Betrieb der Einheiten im Hinblick auf die Informationssignale
steuern, sind logische Faktoren, welche die logischen Eigenschaften
des Bussystems bestimmen. Die zur Herstellung des Systems
ausgewählten Komponenten bestimmen die elektrischen Eigenschaften.
Während die elektrischen Eigenschaften der Komponenten weitgehend
normiert sind, ist dies hinsichtlich der logischen Eigenschaften
nicht der Fall, da diese im allgemeinen durch die Systementwicklung
bestimmt werden.
Ein Prozessor ist normalerweise derart ausgelegt, daß er für ein
Datenverarbeitungssystem mit speziellen logischen Buseigenschaften
verwendbar ist. Diese Eigenschaften bestimmen unter anderem,
ob ein Bus Signalwege zur Übertragung von einem Byte oder zur
gleichzeitigen Übertragung von Mehrfach-Bytes aufweist, welche
Bussteuersignale zu bestimmten Zeitpunkten auftreten, die maximale
Anzahl von adressierbaren Speicherplätzen, die in dem Speicher
vorgesehen sein können, die Reihenfolge der Adreßsignale,
und ob Taktsignale Taktzyklen einer bestimmten Dauer definieren.
Beispielsweise bei einem Datenverarbeitungssystem mit einem Bus
mit Signalwegen zur Übertragung von einzelnen Bytes von Informationen
in Parallelbetrieb zu von einem Speicher, wären komplizierte
Einrichtungen zur Vereinfachung der Übertragung durch einen
Prozessor erforderlich, der für ein System entwickelt ist, in
dem ein Wort mit zwei Bytes parallel übertragen wird. Eine derartige
Ausbildung würde eine Schaltung erfordern, durch die eine
Lagebestimmung der getrennten Bytes jeden Worts in dem Speicher
erfolgt. Wahlweise könnte der Prozessor eines der Bytes jeden
Worts während der Verarbeitung ignorieren, wenn nur ein Informationsbyte
parallel übertragen wird. Dadurch kann sich jedoch ein
an sich überflüssiger Aufwand in einem Prozessor ergeben, der
für einen Betrieb mit Wortinformationen entwickelt wird.
Ferner bestimmt die maximale Größe der Speichereinheit die Anzahl
von Adressenbits, die zum Adressieren eines speziellen Speicherplatzes
benötigt werden. Eine Speichereinheit mit 65 536 getrennt
adressierbaren Speicherplätzen (64K-Speicher) benötigt 16 Adressenbits,
während ein Speicher mit 32 768 getrennt adressierbaren
Speicherplätzen (32K-Speicher) nur 15 Adressenbits benötigt. Ein
Prozessor, der für ein System mit höchstens 32 768 adressierbaren
Speicherplätzen entwickelt wurde, ist deshalb nicht für einen
64K-Speicher geeignet, weil kein zusätzlicher Mechanismus für eine
Erweiterung der Speicheradressen vorgesehen wird.
In entsprechender Weise können unterschiedliche Speichereinheiten
erfordern, daß Adressensignale mit unterschiedlichen Mustern vorgesehen
werden. Einige Speichereinheiten müssen alle Adressenbits
gleichzeitig empfangen, während andere Speicher erforderlich
machen können, daß die Bits in Zeilen- und Spaltenadressenbits
unterteilt und aufeinanderfolgend übertragen werden. Die zuerst
genannte Ausbildung ist eine typische Eigenschaft von statischen
Speichern, während die zuletzt genannte Ausbildung typisch für
dynamische Speicher ist. Ein weiterer Unterschied zwischen statischen
und dynamischen Speichern besteht darin, daß der Inhalt
der Speicherplätze der dynamischen Speicher mit der Zeit verschwinden
kann, während dies bei statischen Speichern nicht der
Fall ist. Um einen Verlust des Inhalts der Speicherplätze dynamischer
Speicher zu verhindern, werden in dem System Auffrisch-
Operations durchgeführt. Das Auffrischen kann durch den Speicher
selbst verursacht werden, wird jedoch oft durch den Prozessor
verursacht.
Unterschiedliche Datenverarbeitungssysteme definieren auch die
Taktsteuerung gewisser Bussteuersignale, beispielsweise eines
Übertragungsrichtungs- oder Lese- Schreib-Steuersignals. Einige
Systeme erfordern, daß das Lese- Schreib-Steuersignal gleichzeitig
mit der Adresse geliefert wird. Andere Systeme erfordern,
daß das Lese- Schreib-Steuersignal nur dann geliefert wird, nach
dem die Adressensignale übertragen wurden. Normalerweise ermöglicht
ein Prozessor nicht, daß derartige Steuersignale mit beiden
Zeitgeberarten geliefert werden.
Die Einheiten von Datenverarbeitungssystemen werden oft so entwickelt,
daß sie in Abhängigkeit von internen Zeitgebersignalen
arbeiten, die eine spezielle Beziehung zu Zeitgebersignalen aufweisen,
die in dem System erzeugt und über den Bus übertragen werden.
Beispielsweise steuern bei einigen Datenverarbeitungsanlagen
von dem Prozessor erzeugte Zeitgebersignale die vollständige Taktsteuerung
des Systems. In anderen Datenverarbeitungsanlagen erzeugt
ein außerhalb des Prozessors vorgesehenes Zeitnormal Zeitgebersignale,
welche der Prozessor und andere Einheiten empfangen
und zu internen Zeitgebersignalen umwandeln.
Schließlich wird ein Prozessor, insbesondere wenn er für einen
Betrieb mit einem synchronen Bus entwickelt ist, normalerweise
derart ausgelegt, daß er mit einem charakteristischen Zeitintervall
oder einem Zyklus arbeitet, wobei eine spezielle maximale
Dauer vorgesehen ist. Bei einem synchronen Bus haben die über
den Bus übertragenen Signale eine spezielle Beziehung zu gewissen
Zeitgebersignalen, welche die Zeitintervalle oder Zyklen definieren.
Normalerweise wird die Dauer der Zeitgebersignale oder
Intervalle derart bestimmt, daß die Geschwindigkeit berücksichtigt
wird, mit der eine Speichereinheit in dem System normalerweise
Informationen zu einem adressierten Speicherplatz übertragen
kann oder von diesem erhalten kann. Normalerweise wird ein
Prozessor mit einem langen internen Zeitzyklus nicht in einem
System vorgesehen, das schnellere Speicher enthält, weil derartige
Speicher teurer als die langsameren Speicher sind, und weil
ein schneller Speicher in einem System nicht benötigt wird, welches
derart lange Zeitzyklen aufweist. Andererseits findet ein
Prozessor mit einem kurzen internen Zeitzyklus normalerweise nicht
in Verbindung mit einem Speicher, der längere Zeitzyklen benötigt,
ohne beträchtliche Modifikationen Verwendung.
Es ist bereits eine Zentraleinheit der eingangs genannten Art bekannt
(Branko Souek, Microprocessors and Microcomputers, John Wiley & Sons Inc.
1976, Seiten 452 bis 463), deren Datenbus je nach Zustand eines Flags in
einem Zustandsregister 8 oder 16 Bit parallel übertragen kann. Ist der
Systembus nur für eine Verarbeitungsbreite von 8 Bit ausgelegt, so bleiben
die restlichen 8 Datenleitungen unbenutzt. Auch die Adreßworte werden
über den 16-Bit-Datenbus übertragen. Der Prozessor besitzt ferner 6 nach
Priorität gestapelte Interrupt-Vektoren, von denen 4 mittels entsprechend
zugeordneter, von außen zugänglicher Anschlüsse ansteuerbar sind. Diese
4 Interruptleitungen üben jedoch keine Bus-Funktionen aus.
Es ist deshalb Aufgabe der Erfindung, eine Zentraleinheit der eingangs genannten
Art derart weiterzuentwickeln, daß sie an mehrere Systembusse
mit unterschiedlich physikalischen und logischen Eigenschaften anschließbar
ist. Diese Aufgabe wird erfindungsgemäß durch den Gegenstand des Patentanspruchs
1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand
der Unteransprüche.
Besondere Vorteile der Erfindung sind deshalb darin zu sehen, daß eine
vergrößerte Vielfalt logischer Betriebsmöglichkeiten erzielt werden kann,
und daß die Zentraleinheit den Anschluß an Datenverarbeitungssysteme ermöglicht,
das verschiedene Größen und Arten von Speichereinheiten aufweist.
Ferner ist die Zentraleinheit für Datenverarbeitungssysteme mit Bussystemen
verwendbar, die eine parallele Übertragung eines Bytes oder von Mehrfach-
Bytes ermöglichen. Die Zentraleinheit kann Zeitgebersignale liefern, welche
Zeitintervalle unterschiedlicher Dauer definieren. Die Zeitgebersignale können
eine Vielfalt von Beziehungen zu internen Zeitgebersignalen aufweisen, die
von der Zentraleinheit gesteuert werden. Ferner kann die Zentraleinheit
Übertragungssteuersignale zu unterschiedlichen Zeitpunkten während einer
Übertragung liefern.
Eine Zentraleinheit gemäß der Erfindung enthält deshalb ein Betriebsartenregister,
das unabhängig konditionierte Stufen aufweist,
von denen jede eine logische Eigenschaft des Datenverarbeitungssystems
identifiziert. Die Zentraleinheit modifiziert den
Betrieb in Abhängigkeit von dieser Betriebsartinformation.
Vorzugsweise zeigt das Betriebsartenregister an, ob ein Bus Signalwege
für eine parallele Übertragung von einem oder zwei Informationsbytes
aufweist, ob der Speicher ein statischer oder dynamischer
Speicher ist, welche Größe der Speicher hat, die relative
Zeitsteuerung eines Bussteuersignals, die Längs eines Zeitintervalls,
etc. Das Betriebsartenregister spezifiert auch eine
Adresse, in der der Betrieb des Prozessors beginnt.
Anhand der Zeichnung soll die Erfindung beispielsweise näher erläutert
werden. Es zeigt
Fig. 1 ein Blockschaltbild einer digitalen Datenverarbeitungsanlage
mit einer Zentraleinheit gemäß der Erfindung;
Fig. 2 ein Blockschaltbild einer Zentraleinheit gemäß der Erfindung,
in welchem Blockschaltbild Signalübertragungsleitungen
und entsprechende Signale des Systembus in
Fig. 1 enthalten sind;
Fig. 3 eine Darstellung der Stufen des Betriebsartenregisters
in Fig. 2;
Fig. 4A und 4B ein Diagramm der Zeitgebersignale, die von der
Zeitgeberlogik der Zentraleinheit in Fig. 2 in Abhängigkeit
von dem Zustand der Stufe 1 des Betriebsartenregisters
geliefert werden;
Fig. 5 eine Tabelle des Zustands der Funktions-Auswählleitungen
des Systembus, der durch die Zentraleinheit in Fig. 2 in
Abhängigkeit von der Art einer zugeordneten Übertragung
bestimmt wird;
Fig. 6 bis 13 Zeitdiagramme der Signale, die von der Zentraleinheit
in Fig. 2 erzeugt werden, um Informationsübertragungen
über den Systembus in Fig. 1 zu bewirken;
Fig. 14 Zeitdiagramme der Signale, die von der Zentraleinheit in
Fig. 2 erzeugt werden, um ein Auffrischen der Speichereinheit
in Fig. 1 zu bewirken, wenn diese ein dynamischer
Speicher ist;
Fig. 15 ein Blockschaltbild eines Teils der Schaltung in der
Zentraleinheit zum Beladen des Betriebsartenregisters in
Fig. 3;
Fig. 16 ein Fließbild der Folge von Schritten, die durch die
Zentraleinheit durchgeführt werden, um eine Beladung des
Betriebsartenregisters in Fig. 3 unter Verwendung der
Schaltung in Fig. 15 zu bewirken;
Fig. 17 ein Blockschaltbild der Schaltung der Zeitgeberlogik in
Fig. 2;
Fig. 18 ein Blockschaltbild der Schaltung der Steuerlogik in der
Zentraleinheit in Fig. 2;
Fig. 19 ein Blockschaltbild mit einer detaillierteren Darstellung
der Schaltung der Steuerlogik;
Fig. 20 ein Blockschaltbild mit einer detaillierten Schaltung
der Steuerlogik in Fig. 18;
Fig. 21 ein Blockschaltbild der Schaltung in Verbindung mit dem
Adressenregister in der Zentraleinheit in Fig. 2;
Fig. 22 ein Blockschaltbild der Schaltung in Verbindung mit dem
Adressenmultiplexer in der Zentraleinheit in Fig. 2;
Fig. 23 ein Blockschaltbild eines Teils der Schaltung in der
Busschnittstelle der Zentraleinheit in Fig. 2;
Fig. 24 eine Tabelle der relativen Unterbrechungsprioritäten der
unterschiedlich kodierten Unterbrechungs-Prioritätssignale,
die von der Zentraleinheit in Fig. 2 empfangen
werden können;
Fig. 25 ein Blockschaltbild der Schaltung in der Steuerlogik in
Fig. 18;
Fig. 26 ein Zeitdiagramm der Signale, die während eines IACK
Unterbrechungs-Bestätigungsvorgangs über den Systembus
in Fig. 1 und 2 übertragen werden; und
Fig. 27 ein Fließbild einer Folge von Betriebsabläufen, die durch
die Zentraleinheit in Fig. 1 in Verbindung mit Unterbrechungs-
Unterprogrammen durchgeführt werden.
Fig. 1 zeigt in schematischer Darstellung eine Datenverarbeitungsanlage
mit einer Zentraleinheit 10 gemäß der Erfindung, Speichereinheiten
11 und Eingabe-Ausgabeeinheiten 12. Die Eingabe-
Ausgabeeinheiten 12 können eine oder mehrere sekundäre Speichereinheiten
13 enthalten. Die Zentraleinheit 10, die Speichereinheiten
11 und die Eingabe- Ausgabeeinheiten 12 sind alle über einen Systembus
14 miteinander verbunden.
Die Zentraleinheit 10 enthält eine Busschnittstelle 16 und andere
Schaltungen konventioneller Art, die normalerweise in der Zentraleinheit
10 vorgesehen sind. Alle Kommunikationen zwischen der
Zentraleinheit 10 und dem Bus 14 erfolgen über die Busschnittstelle
16.
Die Speichereinheit 11 enthält eine Speichersteuerung 20, die
mit einem Speicherfeld 21 mit einer Anzahl von Speichern verbunden
ist. Jeder Speicher enthält adressierbare Speicherplätze und
die Speichersteuerung 20 enthält eine Schaltung zur Ermöglichung
eines Zugriffs zu einem speziellen Speicherplatz, der durch den
Prozessor bestimmt wird, oder durch irgendeine andere Einheit,
die eine Übertragung mit der Speichereinheit 11 durchführen will.
Die Speichersteuerung 20 enthält ferner eine Schaltung zum Auffinden
des Inhalts eines adressierten Speicherplatzes und zur
Speicherung von Informationen darin. Speichereinheiten 11 dieser
Art sind an sich bekannt (US-PS 42 36 207).
Es sind verschiedene Arten von Eingabe-/Ausgabeeinheiten 12 dargestellt.
Es können Eingabe- Ausgabeeinrichtungen 23 wie Drucker
oder Video-Anzeigeeinrichtungen vorgesehen sein, die mit dem Bus
14 verbunden sind. Ein Bedienungspult 15 kann ebenfalls mit dem
Ein- Ausgabebus 25 verbunden sein. Das Bedienungspult 15 ermöglicht
die Prüfung und Eingabe von Daten, das Anhalten des Betriebs
der Zentraleinheit 10 oder die Durchführung einer Folge von
Programmbefehlen durch die Zentraleinheit. Ferner kann ein Operateur
den Betrieb des Systems über eine Bootstrap-Prozedur einleiten
und zahlreiche diagnostische Tests des gesamten Datenverarbeitungssystems
durchführen.
Die sekundären Speichereinheiten 13 können ein Sekundärspeicher-
Busanpassungsglied 26 und eine Anzahl von Magnetplattenspeichern
27 enthalten. Ferner kann ein weiteres Sekundärspeicher-Busanpassungsglied
28 mit einem oder mehreren Bandantrieben 29 verbunden
sein. Die Verbindung der Sekundärspeicher-Busanpassungsglieder
26 und 28 mit den betreffenden Magnetplattenspeichern 27 und
dem Bandspeicher 29 kann in an sich bekannter Weise erfolgen
(US-PS 39 99 163), wobei die Sekundärspeicher-Busanpassungsglieder
26 und 28 die Kontroller für die Magnetplattenspeicher 27
bzw. den Bandspeicher 29 bilden.
Der Bus 14 verbindet die Einheiten der Datenverarbeitungsanlage.
Ein Bus besteht normalerweise aus einer Anzahl von parallel geschalteten
Leitern. Einige der Leiter übertragen Informationssignale
zwischen den Einheiten des Systems. Andere Leiter übertragen
Signale, welche die Übertragung der Informationssignale
steuern. Der Bus kann auch Leiter enthalten, welche gewisse Systemsteuersignale
übertragen, durch die angezeigt wird, wenn
gewisse Vorgänge in den unterschiedlichen Einheiten des Systems
auftreten, die eine Beachtung durch den Prozessor erfordern.
Die Informationssignale bilden den Inhalt der adressierbaren
Speicherplätze in der Speichereinheit 11, oder sind in anderen
Einheiten des Systems vorhanden. Die Übertragungssteuersignale
enthalten Adressensignale, welche den Speicherplatz identifizieren,
dessen Inhalt übertragen werden soll, sowie andere Steuersignale,
die unterschiedliche Vorgänge bei einer Übertragung
steuern. Die Informationssignale können Daten sein, die der Gegenstand
oder das Ergebnis der Verarbeitung sind, oder auch Befehle
der Zentraleinheit anzeigen, wie die Daten zu bearbeiten
sind.
Der Bus 14 benötigt keine Eins-zu-Eins-Übereinstimmung zwischen
allen zu übertragenden Informations- und Steuersignalen und den
Leitern des Bus. Bei einem speziellen Ausführungsbeispiel werden
die Adressensignale auf denselben Leitern im Multiplexbetrieb
übertragen, die Informationssignale übertragen, sowie über andere
Leiter, welche die Systemsteuersignale übertragen. Der Multiplexbetrieb
erfordert jedoch andere Leiter, die Steuersignale
zum Identifizieren der Art der Signale übertragen, die über die
Leiter zu irgendeinem Zeitpunkt übertragen werden. Die Verringerung
der Anzahl von Leitern aufgrund des Multiplexbetriebs ist
jedoch umfangreicher als die Erhöhung der Anzahl von Leitern,
die zum Identifizieren der Art der im Multiplexbetrieb auf einen
Leiter übertragenen Signale ist.
Fig. 2 zeigt ein Blockschaltbild eines Ausführungsbeispiels einer
Zentraleinheit 10 gemäß der Erfindung zusammen mit den Verbindungen
zwischen der Busschnittstelle 16 und dem Bus 14.
Der Bus 14 enthält eine Anzahl von Leitern zur Übertragung von
Informations- und Steuersignalen zwischen der Zentraleinheit 10
und den übrigen Teilen der Datenverarbeitungsanlage in Fig. 1,
insbesondere Daten-Adressenleitungen DAL (15 : 0) 30, die zu unterschiedlichen
Zeitpunkten Informationssignale und Adressensignale
übertragen. Die Daten-Adressenleitungen DAL (15 : 0), die in eine
obere Byte-DAL (15 : 8) 31 und eine untere Byte-DAL (7 : 0) 32 unterteilt
sind.
Adressen-Unterbrechungsleitungen AI (7 : 0) 33 übertragen zu verschiedenen
Zeitpunkten Adressensignale und in anderen Zeitpunkten
Systemsteuersignale, die Unterbrechungs-Anforderungssignale und
Bus-Anforderungssignale enthalten, die durch andere Einheiten
wie die Zentraleinheit 10 übertragen werden. Die Unterbrechungs-
Anforderungssignale, die von den Adressen-Unterbrechungsleitungen
AI (7 : 0) empfangen werden, enthalten Unterbrechungs-Anforderungssignale
wie HALT und PF (Netzausfall) von den Adressen-Unterbrechungsleitungen
AI (7 : 6) und kodierte Unterbrechungs-Anforderungssignale
von Adressen-Unterbrechungsleitungen AI (5 : 1), die
ein VEC-Vektorsteuersignal übertragen und Prioritätssignale CP
(3 : 0) steuern. Ein von der Adressen-Unterbrechungsleitung AI
(0) empfangenes Bus-Anforderungssignal wird von einer Einheit abgegeben,
welche die Einleitung einer Übertragung über den Bus 14
wünscht. Die Zentraleinheit 10 kann auch Adressen-Unterbrechungsleitungen
AI (7 : 0) benutzen, um Adresseninformationen in Verbindung
mit Übertragungsvorgängen zu übertragen, die mit bestimmten
Speichern durchgeführt werden, die später noch erläutert
werden sollen, und kann auch die Adressen-Unterbrechungsleitungen
AI (7 : 0) bei Auffrischvorgängen benutzen.
Eine A R/WHB (Lesen/Schreiben hohes Byte) Leitung 34 und eine
R/WLB (Lesen/Schreiben niedriges Byte) Leitung 35 führt Lese-
Schreib-Steuersignale, die von der Zentraleinheit 10 übertragen
werden, um die Richtung einer Informationsübertragung über die
Daten-Adressenleitungen 30 anzuzeigen. Eine Lese-Übertragung
bezeichnet eine Übertragung von Informationen von einem Speicherplatz
zu der Zentraleinheit. Eine Schreib-Übertragung bezeichnet
eine Übertragung von Informationen von der Zentraleinheit.
Eine Zeilenadressensignal (RAS)-Leitung 36, eine Spaltenadressensignal-
(CAS)-Leitung 37 und eine Prioritäts-in-(PI)-Leitung 40 führen
betreffende RAS Zeilenadressen, CAS Spaltenadressen und PI
Prioritätsangaben in Bussteuersignalen, die durch die Zentraleinheit
10 übertragen werden. Die führende Flanke des RAS Zeilenadressensignals
zeigt an, daß durch die Zentraleinheit 10 auf die
betreffende der Daten-Adressenleitungen DAL (15 : 0) 30 gekoppelte
Adressensignale stabilisiert sind und fixiert und dekodiert werden
können.
Wie im folgenden in Verbindung mit den Fig. 6-14 und 26 erläutert
werden soll, koppelt in gewissen Fällen die Zentraleinheit
10 auch gewisse Adressen- und Steuersignale auf die Adressen-
Unterbrechungsleitungen AI (7 : 0). Die führende Flanke des
RAS Zeilenadressensignals zeigt an, daß die Signale auf den Adressen-
Unterbrechungsleitungen AI (7 : 0) stabilisiert sind und daß
sie fixiert und dekodiert werden können. Die auf die Adressen-
Unterbrechungsleitungen AI (7 : 0) bei der führenden Flanke des
RAS Zeilenadressensignals gekoppelten Adressensignale werden im
folgenden als die Zeilenadressen bezeichnet.
Beim Auftreten des CAS Spaltenadressensignals wird angezeigt,
daß die Zentraleinheit beim Koppeln von Adressen- und Steuersignalen
auf Adressen-Informationsleitungen AI (7 : 0) den zweiten
Teil der Adressen- und Steuersignale auf diese Leitungen gekoppelt
hat. Diese Adressensignale werden als die Spaltenadressen bezeichnet.
Die führende Flanke des CAS Spaltenadressensignals zeigt an,
daß die Spaltenadresse und irgendwelche gleichzeitig übertragenen
Steuersignale auf den Adressen-Unterbrechungsleitungen AI (7 : 0)
stabilisiert sind und daß sie fixiert und dekodiert werden können.
Das PI Prioritäts-in-Signal hat mehrere Funktionen. Erstens zeigt
dieses PI Signal den Speichereinheiten 11 und den Eingabe-Ausgabeeinheiten
12 an, daß sie Informationssignale auf die Daten-
Adressenleitungen koppeln können. Zweitens zeigt das PI Signal
an, daß die Busanforderungs- oder Unterbrechungsanforderungssignale
auf die Adressen-Unterbrechungsleitungen AI (7 : 0) gekoppelt
werden können. Drittens zeigt das PI Signal an, daß Schreib-Informationssignale,
die von der Zentraleinheit 10 auf die Daten-
Adressenleitungen gekoppelt werden, stabilisiert sind und abgetastet
werden können. Die Informationssignale können entweder
an der nachlaufenden Kante des CAS Spaltenadressensignals oder
an der nachlaufenden Kante des PI Signals fixiert werden. Die
Busanforderungs- und Unterbrechungsanforderungssignale werden
durch die Zentraleinheit 10 bei der nachlaufenden Kante des PI
Signals fixiert.
Die SEL Leitungen 41 führen Übertragungs-Funktionsauswählsignale
SEL (1 : 0), die in der aus Fig. 5 ersichtlichen Weise dekodiert
werden, um gewisse Arten von Übertragungsvorgängen auf dem Bus
14 zu identifizieren.
Eine Bereit-Leitung 42 führt ein READY Bussteuersignal, welches
durch eine Einheit übertragen wird, die mehr Zeit benötigt, als
normalerweise für eine vollständige Übertragung von den Zeitgebersignalen
des Systems vorgesehen ist. Die Abgabe des READY
Signals verhindert, daß die Zentraleinheit den Zustand irgendeines
Signals auf dem Bus 14 mit Ausnahme eines COUT Taktbeendigungssignals
ändert.
Eine COUT Taktsignalbeendigungsleitung 43 überträgt das COUT
Signal von der Zentraleinheit 10, um zu ermöglichen, daß die
Speichereinheiten 11 und die Eingabe-Ausgabeelemente 12 synchron
mit der Zentraleinheit arbeiten oder andere zeitlich gesteuerte
Betriebsvorgänge durchführen.
Eine BCLR Leitung 44 führt ein BCLR Buslöschsignal, das das Datenverarbeitungssystem
in Abhängigkeit davon initialisiert oder
zurücksetzt, das das System anfänglich mit dem Netz verbunden
wird oder nach Ausführung eines Rücksetzvorgangs durch die Zentraleinheit.
Zusätzlich zu den oben genannten Verbindungen mit dem Bus 14
enthält die Zentraleinheit 10 eine XTAL Verbindung 45, die mit
einem Kristall in Verbindung steht, der die interne Taktsteuerung
der Zentraleinheit steuert. Eine Verbindungsleitung 46 liefert
ein PUP Anschaltsignal, wenn die Netzspannung anfänglich
an die Zentraleinheit 10 angelegt wird.
Nach der erfolgten Beschreibung der äußeren Verbindungen der
Zentraleinheit 10 sollen die innere Struktur und die Signalwege
in der Zentraleinheit 10 kurz erläutert werden. Signale werden
von Daten-Adressenleitungen DAL (15 : 0) 30 durch einen Datenadressenpuffer
60 empfangen und auf diese übertragen. Der Datenadressenpuffer
60 enthält einen DAL Puffer (hohes Byte 61, welcher Signale
von und zu den Daten-Adressenleitungen DAL (15 : 8) 32 koppelt,
sowie einen DAL Puffer (niedriges Byte) 62, der Signale von und
zu den Daten-Adressenleitungen DAL (7 : 0) 31 koppelt. Der Datenadressenpuffer
wird durch Signale von einer Daten-Adressenleitungs-
Steuerschaltung 63 entsprechend der Taktsteuerung und durch andere
Steuersignale von einer Steuerlogik 64 gesteuert.
Informationen in dem Datenadressenpuffer 60 werden durch einen
Byte-Austauscher 66 und dann zu dem Rest der Zentraleinheit 10
über einen internen Bus 65 übertragen. Bei einem speziellen Ausführungsbeispiel
enthält der interne Bus 65 Leiter zur Übertragung
eines Worts (2 Bytes oder 16 Bits). Die Informationen von
dem Datenadressenpuffer 60 können an ein Befehlsregister 70, ein
Statusregister 71, ein Betriebsartenregister 72 oder ein Dateiregister
73 übertragen werden, das acht individuell adressierbare
Register R0-R7 enthält. Das Register R7 (74) kann der Programmzähler
sein, der die Adresse des anschließend durchzuführenden
Befehls identifiziert. Das Register R6 (75) kann als Stapelzeiger
verwendet werden, um Adressenplätze zu identifizieren, an
die der Inhalt von Registern während eines Unterbrechungsbetriebs
übertragen werden kann. Das Dateiregister 73 enthält auch drei
Zwischenregister, nämlich ein RX Register 80, ein RY Register 81
und ein RZ Register 82. Der Inhalt irgendeines der Register in
dem Dateiregister 73 kann direkt mit einer arithmetisch-logischen
Einheit 83 gekoppelt werden. Wahlweise kann der Inhalt irgendeines
der Register des Dateiregisters 73 mit einem Eingang der arithmetisch-
logischen Einheit über den internen Bus 65 gekoppelt werden.
Ein Ausgang der arithmetisch-logischen Einheit koppelt Signale
über den Byte-Austauscher 66 zu dem internen Bus 65. Ein zweiter
Ausgang koppelt gewisse Statussignale zu dem Statusregister 71.
Der Inhalt eines Adressenregisters 84 kann auch zu dem Datenadressenpuffer
60 über den internen Bus 65 übertragen werden. Der Inhalt
des Adressenregisters 84 kann auch über einen Eingang eines
Adressenmultiplexers 85 und Adressen-Unterbrechungspuffers 86 auf
die Adressen-Unterbrechungsleitungen AI (7 : 0) 33 gekoppelt werden.
Ein anderer Eingang des Adressenmultiplexers 85 empfängt Signale
von einem Auffrischzähler 87, der eine Zeilenadresse zum Auffrischen
dynamischer Speicher erzeugt.
Die Zentraleinheit 10 wird durch eine Steuerungslogik 64 gesteuert,
die Signale von dem Betriebsartenregister 72, dem Statusregister
71 und dem Befehlsregister 70 erhält, sowie Unterbrechungs-
und Busanforderungssignale von den Adressen-Unterbrechungspuffern
86. Die Zentraleinheit 10 erzeugt Signale, welche die benötigten
Signalwege auswählen, um die Durchführung der angezeigten Operationen
zu ermöglichen.
Das Statusregister 71 enthält Stufen, welche das vorhandene Prioritätsniveau
der Zentraleinheit 10 anzeigen. Ferner enthält dieses
Register Stufen, die Bedingungskodes enthalten, welche Informationen
beinhalten, welche die durch die arithmetische Einheit
76 durchgeführten Operationen betreffen, einschließlich
der Entscheidung, ob gewisse Resulate Null oder negativ sind,
oder ob sie eine Übertrag- oder eine Überlaufbedingung erzeugten.
Das Statusregister 71 enthält auch eine Stufe, der Zustand bestimmt,
ob gewisse Einfangoperationen durchgeführt werden müssen.
Wie aus Fig. 3 ersichtlich ist, enthält das Betriebsartenregister
72 eine Anzahl von Stufen, die eingestellt oder gelöscht werden,
um gewisse logische Betriebseigenschaften des Datenverarbeitungssystems
zu definieren, an denen die Zentraleinheit 10 teilnimmt.
Die Stufen 0 und 1 des Betriebsartenregisters beeinflussen die Zeitgebersignale,
die von der Zentraleinheit 10 erzeugt und auf den
Bus 14 gekoppelt werden. Die Stufe 1 des Betriebsartenregisters
steuert die Länge eines Zeitzyklus (im folgenden als Mikrozyklus
bezeichnet), der durch die Zeitgeberlogik 88 (Fig. 2) erzeugt
wird. Dadurch wird die Verbindung der Zentraleinheit 10 in Datenverarbeitungssystemen
aktiviert, die Zeitzyklen unterschiedlicher
Dauer erfordern. Wenn die Stufe 1 des Betriebsartenregisters eingestellt
wird, erzeugt die Zentraleinheit 10 normalerweise einen
kurzen Mikrozyklus mit drei in Fig. 4A dargestellten Taktphasen.
Ein kurzer Mikrozyklus enthält drei aufeinanderfolgende Zeitsignale
mit einer Phase 1, einer Phase 2 und einer Phase W. Wenn
die Stufe 1 des Betriebsartenregisters gelöscht wird, erzeugt die
Zeitgeberlogik normalerweise einen langen Mikrozyklus in Fig. 4B,
wobei ein viertes Zeitsignal mit einer Phase D nach dem Zeitsignal
mit der Phase 2 erzeugt wird. Das Zeitsignal mit der Phase W wird
nach dem Zeitsignal mit der Phase D erzeugt.
Wenn die Stufe 1 des Betriebsartenregisters eingestellt wird,
aktiviert der erzeugte kurze Mikrozyklus die Zentraleinheit 10
für eine Verbindung mit einem verhältnismäßig schnellen Speicher,
also mit einem Speicher, der auf Übertragungsanforderungen ansprechen
kann, die durch die Zentraleinheit 10 innerhalb der durch
den kurzen Mikroimpuls bestimmten Zeitspanne eingeleitet werden
können. Wenn die Stufe 1 gelöscht wird, ermöglicht andererseits
der lange Mikroimpuls, daß die Zentraleinheit mit einem verhältnismäßig
langsamen Speicher verbunden wird, der die zusätzliche
Zeit erfordern kann, die durch die Phase D des Zeitsignals gegeben
ist, um eine Übertragung beenden zu können. Wenn mehr Zeit
zur Vervollständigung einer Übertragung erforderlich ist, als
durch die Stufe 1 vorgesehen ist, die sich entweder in dem eingestellten
oder gelöschten Zustand befindet, kann der Speicher einen
Impuls an die READY Leitung 42 abgeben, um eine längere Zeit vorzusehen,
als durch den kurzen oder den langen Mikrozyklus vorgesehen
ist.
Wenn die Stufe 0 des Betriebsartenregisters eingestellt ist, gibt
die Zentraleinheit 10 das COUT Zeitgebersignal ab, wenn die Zeitgeberlogik
das Zeitsignal mit der Phase W abgibt. Wenn die Stufe
0 gelöscht wird, ergibt sich ein freilaufendes Zeitgeberausgangssignal,
welches durch das XTAL Kristalleingangssignal bestimmt
wird. Die Stufe 0 des Betriebsartenregisters aktiviert deshalb die
Zentraleinheit 10 für eine Verbindung bei Datenverarbeitungssystemen,
die beide Arten von Zeitgebersignalen erfordern.
Wenn die Stufe 8 des Betriebsartenregisters gelöscht wird, kann
die Steuerungslogik 64 (Fig. 2) die Lese-Schreibsteuersignale R/
WHB und R/WLB gleichzeitig mit der Übertragung der Adresse auf
den DAL Datenübertragungsleitungen 15 : 0 übertragen. Wenn die Stufe
8 eingestellt wird, werden die R/WHB und R/WLB Signale verzögert
und gleichzeitig mit dem Spaltenadressensignal CAS übertragen. Die
Stufe 8 aktiviert deshalb die Zentraleinheit 10 für die Verbindung
in Datenverarbeitungssystemen, die Übertragungssteuersignale
R/WHB und R/WLB zu beiden Zeiten während einer Übertragung benötigen.
Die Stufe 9 ist eingestellt, wenn die Speichereinheit 20 (Fig. 1)
ein statischer Speicher ist, und ist gelöscht, wenn die Speichereinheit
ein dynamischer Speicher ist. Wenn die Stufe 9 gelöscht
ist, kann die Steuerungslogik 64 Auffrischoperationen einleiten.
Wenn die Stufe 9 gelöscht ist, koppelt die Zentraleinheit 10
sequentiell die Zeilenadresse und Spaltenadresse auf die Adressen-
Unterbrechungsleitungen AI (7 : 0). Die Stufe 9 aktiviert deshalb
die Zentraleinheit 10 für eine Verbindung im Datenverarbeitungssystem,
welche Speichereinheiten enthält, bei denen die Zeilen-
und Spaltenadresse sequentiell übertragen werden muß, sowie bei
Datenverarbeitungssystemen, welche Speichereinheiten enthalten,
die eine Zeilenadresse zur Einleitung einer Auffrischoperation
benötigen.
Die Stufe 10 zeigt die Größe der Speicherschaltungen an, mit denen
die Zentraleinheit 10 verbunden wird. Die Stufe 10 ist eingestellt,
wenn die Zentraleinheit 10 mit einer Speichereinheit
11 verbunden ist, die eine maximale Größe von 32 K adressierbaren
Speicherplätzen aufweist einschließlich konventionell verfügbaren
4K oder 16K Gehäusen mit einer integrierten Schaltung. Die Stufe
10 ist jedoch gelöscht, wenn die Zentraleinheit mit einer Speichereinheit
11 verbunden ist, die maximale 64K adressierbare
Speicherplätze aufweist, insbesondere derzeit verfügbare Gehäuse
mit einer integrierten Schaltung. Der Zustand der Stufe 10 ändert
auch die Kodierung der Funktionsauswählleitungen SEL (1 : 0) 41,
wie in Fig. 5 dargestellt ist. Die Stufe 10 aktiviert deshalb
die Zentraleinheit 10 für eine Verbindung in Datenverarbeitungssystemen,
die mannigfaltige Adressen- und Steuersignalanforderungen
aufweisen.
Die Stufe 11 ist eingestellt, wenn der Datenbus, mit dem die
Zentraleinheit 10 verbunden ist, acht Leiter für eine Informationsübertragung
aufweist, wenn also ein Informationsübertragungsbus
vorgesehen ist, der ein Byte parallel übertragen kann.
Dagegen ist die Stufe 11 gelöscht, wenn der Datenbus zwei Byte
(ein Wort) parallel übertragen kann. Der Zustand der Stufe 11 bestimmt
die Art der Signale, die von der Zentraleinheit 10 über
die Datenadressenleitungen DAL (15 : 0) 30 und die Adressen-Unterbrechungsleitungen
AI (7 : 0) 33 übertragen werden. Die Stufe 11
aktiviert die Zentraleinheit 10 für eine Verbindung in Datenverarbeitungssystemen,
die einen Datenbus aufweisen, der mannigfaltige
Mengen von Informationen parallel übertragen kann.
Durch Einstellung der Stufe 12 ergibt sich für die Zentraleinheit
10 eine Benutzungs-Betriebsart, während durch Löschen der Stufe
12 des Betriebsartenregisters eine Test-Betriebsart der Zentraleinheit
sich ergibt.
Die Stufe (15 : 13) des Betriebsartenregisters enthält kodierte
Anlauf-Wiederanlauf-Adresseninformationen. Der Benutzer kann eine
von acht anfänglichen Adressen auswählen, mit der die Zentraleinheit
Operationen nach einer anfänglichen Verbindung mit dem Netz
oder nach einem Wiederanlauf beginnt nach einem Halt oder durch
eine Unterbrechung durch Netzausfall.
Die Stufen (11 : 8) des Betriebsartenregisters bestimmen gewisse
Sequenzen von Signalen für eine Informationsübertragung über den
Bus 14. Die unterschiedlichen Informationsübertragungen werden
im folgenden in Verbindung mit den Fig. 6-13 beschrieben, und
eine Auffrischübertragung in Verbindung mit Fig. 14. Die Fig. 6-9
betreffen Informationsübertragungen über einen Informationsbus,
der zwei Bytes von Informationen parallel übertragen kann. Die
Fig. 10-13 betreffen Informationsübertragungen über einen Bus,
der ein Byte von Daten parallel übertragen kann. Die Fig. 6, 7,
10 und 11 betreffen Lese- und Schreibübertragungen, bei denen
Adressensignale nicht über die Adressen-Unterbrechungsleitungen
AI (7 : 0) übertragen werden, während die Fig. 8, 9, 12 und 13 Lese-
und Schreibübertragungen betreffen, bei denen Adressensignale
über die Adressen-Unterbrechungsleitungen AI (7 : 0) übertragen werden.
Fig. 6 zeigt Zeitdiagramme von Signalen zur Durchführung eines
Lesevorgangs, der durch die Zentraleinheit 10 eingeleitet wird,
beispielsweise um Informationen von einer Speichereinheit 11
(Fig. 1) über einen Bus wiederzugewinnen, der ein Informationswort
(2 Bytes) parallel übertragen kann, und in dem die Adressensignale
über die Datenadressenleitungen DAL (15 : 0) und nicht
über die Adressen-Unterbrechungsleitungen AI (7 : 0) übertragen
werden. Eine derartige Ausbildung ist typisch für ein System,
bei dem die Zentraleinheit 10 mit einem statischen Speicher verbunden
ist.
Der Lesevorgang umfaßt mehrere Übertragungen. Während einer ersten
Übertragung adressiert die Zentraleinheit den Speicherplatz der
Speichereinheit, dessen Inhalt durch den Speicherkontroller zu
übertragen ist. Der Speicherkontroller verursacht dann, daß die
Daten zu der Zentraleinheit während einer zweiten Übertragung
übertragen werden. Bei einem Datenverarbeitungssystem mit einem
statischen Speicher und einem Bus mit 16 Leitern ist die Stufe 11
des Betriebsartenregisters gelöscht und die Stufe 9 eingestellt.
Das COUT Zeitgebersignal in Fig. 6A ist kennzeichnend für Taktimpulse
PMC, wobei die Stufe 0 des Betriebsartenregisters eingestellt
ist.
Beim Beginn des Vorgangs bewegt die Steuerungslogik 64 die Adresse,
die sich in einem der Register R0-R7 (Fig. 2) oder in einem
der RX-RZ Register 80-82 befindet, zu dem Adressenregister 84 und
zu dem Datenadressenpuffer 60. Die Adressensignale werden nur auf
die Datenadressenleitungen DAL (15 : 0) gekoppelt. Nach Stabilisation
der Adressensignale auf den Datenadressenleitungen DAL (15 : 0)
erregt die Steuerungslogik 64 zuerst die Zeilenadressenleitung
36 (Fig. 2), um das RAS Zeilenadressensignal zu bewirken und
zweitens die Spaltenadressenleitung 37 (Fig. 2), um das CAS Spaltenadressensignal
zu bewirken. Die PI Prioritäts-in-Leitung 40
wird dann erregt, um das PI Signal zu bewirken.
Wie beispielsweise in Fig. 6G und 6H dargestellt ist, werden
durch die Steuerungslogik 64 beide Lese-Schreibleitungen 34 und 45
während des gesamten Lesevorgangs im nicht erregten Zustand gehalten,
um eine Leseoperation anzuzeigen, und die Funktionsauswählleitungen
41 werden wechselnd erregt oder nicht, um SEL Funktionsauswählsignale
(1 : 0) zu liefern, welche abhängig von der Art
der Übertragung die in Fig. 5 dargestellte Kodierung aufweisen.
Die mit dem Bus 14 verbundenen Einheiten, beispielsweise die Speichereinheiten
11, sprechen auf die Feststellung des PI Prioritätssignal
als Anzeige dafür an, daß die angeforderten Informationssignale
auf den Datenadressenleitungen stabil gehalten werden
sollen, und daß auch die Unterbrechungs- und die Busanforderungsinformationen
auf den betreffenden Leitungen der Adressen-Unterbrechungsleitungen
AI (7 : 0) stabil gehalten werden sollen. Die
Steuerungslogik 64 ändert die CAS Spaltenadressensignale auf
einen nicht behaupteten Zustand und fixiert gleichzeitig die Informationssignale
auf den Datenadressenleitungen DAL (15 : 0) in
einem internen Register, beispielsweise in dem Befehlsregister
70, dem Betriebsartenregister 72 oder einem Register in dem Dateiregister
72. Bei diesem Beispiel werden die Signale auf den Datenadressenleitungen
DAL (15 : 0) in dem betreffenden DAL Puffer
(hohes Byte) 61 oder DAL Puffer (niedriges Byte) 62 empfangen
und zu dem betreffenden Register übertragen. Die Steuerungslogik
64 aktiviert dann die Unterbrechungs- und Busanforderungssignale
auf den Adressen-Unterbrechungsleitungen AI (7 : 0), die
in den Adressen-Unterbrechungspuffern 86 zu fixieren sind, und
ändert das PI Prioritätssignal zu einem nicht beantragten Zustand.
Die Steuerungslogik 64 ändert dann das RAS Zeilenadressensignal
zu einem nicht beantragten Zustand, um die Übertragung zu
vervollständigen.
In Fig. 7 sind Zeitdiagramme der Signale zur Durchführung einer
Schreiboperation dargestellt, wobei die Stufen des Betriebsartenregisters
denselben Zustand wie bei der Leseübertragung in Fig. 6
aufweisen. Die Zeitdiagramme der Signale in Fig. 7A-7F sind
identisch mit denjenigen in Fig. 6A-6F, jedoch mit der Ausnahme,
daß die Zentraleinheit die zu übertragenden Informationen auf
die Datenadressenleitungen DAL (15 : 0) koppelt. Die Steuerungslogik
64 hält die SEL Funktionsauswählsignale (1 : 0) während des
Vorgangs in nicht beantragenden Zuständen. Die Steuerungslogik 64
beansprucht die Lese-Schreibsteuersignale R/WLB und R/WHB in Fig. 7G
und 7H, um eine Schreiboperation während der Übertragung anzuzeigen.
Die spezielle Zeit während der Übertragung, zu der die Lese-
Schreibsteuersignale beansprucht werden, wird durch den Zustand
der Stufe 8 des Betriebsartenregisters in Fig. 3 bestimmt. Wenn
die Stufe 8 gelöscht ist, wie in Fig. 7G dargestellt ist, beansprucht
die Steuerungslogik 64 R/WLB und R/WHB Lese-Schreibsteuersignale,
wenn sie die Adresse auf die Datenadressenleitungen DAL
(15 : 0) koppelt, und hält sie auf dem beanspruchten Niveau, bis
die Schreibinformation entfernt wird. Wenn wahlweise die Stufe 8
wie in Fig. 7H eingestellt ist, wird der Zustand jedes Lese-
Schreibsteuersignals R/WHB und R/WLB von einem nicht beanspruchenden
Zustand zu einem beanspruchten Zustand geändert, dann zurück in
einen nicht beanspruchenden Zustand, gleichzeitig mit der entsprechenden
Änderung des Zustands des Spaltenadressensignals CAS.
Fig. 8A-8I zeigt Zeitdiagramme für eine Leseübertragung zwischen
der Zentraleinheit 10 und einer Speichereinheit 11 über einen Bus,
der ein Informationswort (2 Bytes) parallel übertragen kann, und
wobei der Speicher erfordert, daß die Adressensignale in der Sequenz
übertragen werden, die durch die Adressen-Unterbrechungsleitungen
AI (7 : 0) bestimmt wird. Diese Ausbildung ist typisch
für Datenverarbeitungssysteme, bei denen die Zentraleinheit 10
mit einem dynamischen Speicher verbunden ist. Bei einer derartigen
Ausbildung sind die beiden Stufen 9 und 11 des Betriebsartenregisters
gelöscht.
Entsprechend Fig. 8A-8I koppelt die Steuerungslogik 64 die
Adresse von dem Datenadressenpuffer 60 auf die Datenadressenleitungen
DAL (15 : 0) 31 in Fig. 2. Gleichzeitig koppelt die Steuerungslogik
64 die Zeilenadressen von dem Adressenregister 84, also den
Inhalt der Adressenregisterstufen (. . .15, 13, 11, . . ., 1) über den
Adressenmultiplexer 85 und die Adressen-Unterbrechungspuffer 86
(Fig. 2) auf die Adressen-Unterbrechungsleitungen AI (7 : 0) 33.
Nach einer Zeitspanne zur Ermöglichung einer Stabilisierung der
Adressensignale beansprucht die Steuerungslogik 64 das Zeilenadressensignal
RAS. Die Steuerungslogik 64 entfernt dann die Zeilenadresse
von den Adressen-Unterbrechungsleitungen AI (7 : 0) und
koppelt die Spaltenadresse, also den Inhalt der Adressenregisterstufen
(. . .14, 12, 10, . . ., 0) von dem Adressenregister 84 über den
Adressenmultiplexer 85 und die Adressen-Unterbrechungspuffer 86
auf die Adressen-Unterbrechungsleitungen AI (7 : 0) 33 in Fig. 2.
Nach einer Zeitspanne zur Ermöglichung der Stabilisierung der
Spaltenadresse auf den Adressen-Unterbrechungsleitungen AI (7 : 0)
beansprucht die Steuerungslogik 64 das CAS Spaltenadressensignal
durch Erregung der Spaltenadressenleitung 37 in Fig. 2. Die
Steuerungslogik entfernt auch die Adressensignale von den Datenadressenleitungen
DAL (15 : 0) zur Vorbereitung eines Empfangs der
Leseinformationen. Zu einem Zeitpunkt nach einer Beanspruchung
des CAS Spaltenadressensignals werden die Spaltenadressensignale
von den Adressen-Unterbrechungsleitungen AI (7 : 0) entfernt, um
den Empfang von Unterbrechungs- und Busanforderungsinformationen
vorzubereiten. Wenn das PI Prioritätsunterbrechungssignal in
Fig. 8F beansprucht wird, hat die Zentraleinheit die Spaltenadresse
von den Adressen-Unterbrechungsleitungen AI (7 : 0) 33 entfernt.
Die Adressen-Unterbrechungsleitungen AI (7 : 0) sind verfügbar
für andere Einheiten an dem Bus 14 für eine Übertragung von
Unterbrechungs- oder Busanforderungssignalen zu der Zentraleinheit
10. Der restliche Lesevorgang ist identisch mit dem Lesevorgang,
der in Verbindung mit Fig. 6A-6I beschrieben wurde.
In Fig. 9A-9I sind Zeitdiagramme der Signale zur Durchführung
eines Schreibvorgangs in einem Datenverarbeitungssystem mit dem
Prozessor 10 dargestellt, wobei ein Bus mit 16 Leitern mit einem
dynamischen Speicher verbunden ist. Die Adressen- und Steuersignale
in Fig. 9B-9F sind identisch mit denjenigen in Fig. 8B-8F,
mit der Ausnahme, daß die Lese-Schreibsteuersignale R/WHB
und R/WLB mit einer Zeitsteuerung beansprucht bzw. nicht mehr
beansprucht werden, wie in Fig. 9G (bei Einstellung der Stufe 8
des Betriebsartenregisters) und Fig. 9H (bei Löschung der Stufe
8) dargestellt ist, also identisch mit den Lese-Schreibsteuersignalen
in Fig. 7G und 7H. Ferner werden Unterbrechungsanforderungssignale
auf den Adressen-Unterbrechungsleitungen AI (7 : 0)
während eines Schreibvorgangs nicht empfangen.
Die Fig. 10A-10J zeigen Zeitdiagramme zur Durchführung eines
Lesevorgangs, der von der Zentraleinheit 10 eingeleitet wird, um
Informationen von einem Speicher 11 über einen Bus zu erhalten,
der ein Byte parallel übertragen kann, und wobei Adressensignale
über die Datenadressenleitungen DAL (15 : 0) und nicht über die
Adressen-Unterbrechungsleitungen AI (7 : 0) übertragen werden. Diese
Ausbildung ist typisch für ein System, bei dem die Zentraleinheit
10 mit einem statischen Speicher verbunden ist. Bei einer derartigen
Ausbildung sind die Stufen 11 und 9 des Betriebsartenregisters
beide eingestellt.
Eine Übertragung in dem Datenverarbeitungssystem zwischen der
Zentraleinheit 10 und einer Speichereinheit 11 erfordert eine
Übertragung eines vollständigen Worts, also von 2 Bytes. In
einem derartigen Fall erfordert eine vollständige Übertragung
über einen Bus, der nur ein Byte parallel übertragen kann, daß
die Zentraleinheit zwei aufeinanderfolgende Übertragungen von
einem Byte durchführt, um das gesamte Wort zu erhalten.
Die Fig. 10A-10J zeigen die beiden erforderlichen Übertragungen,
die von der Zentraleinheit 10 eingeleitet werden, um ein Wort
(2 Bytes) über einen Bus für 1 Byte zu erhalten. Während der
ersten Übertragung wird das am wenigsten kennzeichnende Byte des
Worts übertragen. Während der zweiten Übertragung wird das am
meisten kennzeichnende Byte des Worts übertragen. Beide Bytes
werden aufeinanderfolgend über dieselben Datenleitungen übertragen,
nämlich über die Adressenleitungen DAL (7 : 0), und die Zentraleinheit
10 führt gewisse Operationen durch, um sie genau
intern auszurichten, nachdem beide wiedergewonnen wurden.
Während der ersten Übertragung koppelt die Steuerungslogik 64
die am meisten kennzeichnenden Bits des Adressensignals auf die
Datenadressenleitungen DAL (15 : 8) und die am wenigsten kennzeichnenden
Bits des Adressensignals auf die Datenadressenleitungen
DAL (7 : 0). Die Steuerungslogik beansprucht die RAS Zeilenadresse,
die CAS Spaltenadresse und die PI Prioritätssteuersignale mit
derselben Zeitsteuerung wie bei einer Übertragung über einen Bus
für zwei Bytes, wie in den Fig. 6D-6F dargestellt ist. Das
R/WHB Lese-Schreibsteuersignal wird als ein Lesesignal RD beansprucht.
Die zeitliche Steuerung der Beanspruchung des RD Lesesignals
hängt von dem Zustand der Stufe 8 des Betriebsartenregisters
ab. Die Steuerungslogik entfernt die am wenigsten kennzeichnenden
Adressenbits von den Datenadressenleitungen DAL (7 : 0)
31 in Fig. 2 vor der Beanspruchung des CAS Spaltenadressensignals,
um eine Informationsübertragung über die Datenadressenleitungen
DAL (7 : 0) zu ermöglichen. Die am meisten kennzeichnenden Adressenbits
werden weiterhin auf die Datenadressenleitungen DAL (15 : 8)
32 während beiden Übertragungen des Lesevorgangs gekoppelt. Die
Datenadressenleitungen DAL (15 : 8) 32 führen bei diesem Vorgang
keine Daten. Die SEL Funktionsauswählsignale (1 : 0) werden während
der ersten Übertragung entsprechend Fig. 10J aktiviert. Die Adressen-
Unterbrechungsleitungen AI (7 : 0) werden überwacht zum Empfang
von Unterbrechungs- und Busanforderungsinformationen, die
fixiert werden, wenn das PI Prioritätssignal auf einen nicht beanspruchenden
Zustand geändert wird.
Die Informationssignale werden in dem DAL Puffer (niedriges
Byte) 62 in Fig. 2 empfangen und zu einem Zwischenregister übertragen,
speziell zu dem am wenigsten kennzeichnenden Byte des
Registers für 2 Bytes.
Die Zentraleinheit 10 leitet dann eine zweite Leseübertragung
ein, um das obere oder am meisten kennzeichnende Byte des betreffenden
Worts wiederzugewinnen. Die Zentraleinheit erhält die Adresse
des am meisten kennzeichnenden Bytes des gerade wiederzugewinnenden
Worts. Bei einem speziellen Ausführungsbeispiel wird die
Information im Speicher mit einer Wortorientierung gespeichert,
bei der das am wenigsten kennzeichnende Bit der Wortadresse "0"
ist. Bei einer derartigen Ausbildung ist die Wortadresse die
Adresse des am wenigsten kennzeichnenden Bytes des Worts. Das am
meisten kennzeichnende Byte hat ebenfalls eine Adresse, welche
die Adresse des am wenigsten kennzeichnenden Bytes ist, inkrementiert
um "1". Um also die Adresse des am meisten kennzeichnenden
Bytes zu erhalten, inkrementiert die Zentraleinheit 10 die
Adresse um "1", welche vorher übertragen wurde, um das am wenigsten
kennzeichnende Byte wiederzugewinnen. Da ferner das am wenigsten
kennzeichnende Bit der vorher übertragenen Adresse "0" war,
inkrementiert die Zentraleinheit die Adresse durch Einstellung
des am wenigsten kennzeichnenden Bits der Adresse, um die neue
Adresse zu erhalten.
Sowohl die oberen als auch die unteren Bytes der Adresse werden
über die betreffenden Datenadressenleitungen wie bei dem ersten
Vorgang übertragen, wobei die Datenadressenleitungen DAL (15 : 8)
31 noch das am meisten kennzeichnende Byte der Adresse führen,
und wobei die Datenadressenleitungen DAL (7 : 0) 32 das am wenigsten
kennzeichnende Byte der Adresse führen, einschließlich des
"eingestellten" am wenigsten kennzeichnenden Adressenbits. Die
Steuersignale (hohes Byte) entsprechend der RAS Zeilenadresse,
der CAS Spaltenadresse, der PI Priorität und des R/WHB Lese-
Schreibsignals werden beansprucht und danach nicht mehr beansprucht,
wie bei der vorhergehenden Übertragung. Die SEL Funktionsauswählsignale
(1 : 0) werden während der zweiten Übertragung nicht
aktiviert. Die Adressen-Unterbrechungsleitungen AI (7 : 0) werden
überwacht, um irgendwelche Unterbrechungs- und Busanforderungssignale
zu empfangen, die dann fixiert werden, wenn sich das PI
Prioritätssignal auf einen nicht beanspruchenden Zustand ändert.
Wenn das am meisten kennzeichnende Byte des Worts von der Zentraleinheit
10 empfangen wird, wird es von dem Byte-Austauscher 66
zu den am meisten kennzeichnenden Leitungen des internen Bus 65
übertragen und zu dem am meisten kennzeichnenden Byte des Zwischenregisters,
zu dem das am wenigsten kennzeichnende Byte des
vorher übertragenen Worts übertragen wurde. Die beiden Bytes sind
deshalb richtig in dem betreffenden Register geordnet.
In Fig. 11A-11J sind Zeitdiagramme für einen Schreibvorgang
von der Zentraleinheit 10 zu einem statischen Speicher über einen
Bus dargestellt, der ein Byte parallel übertragen kann. Die Signale
sind identisch mit denjenigen für eine Leseoperation, mit
der Ausnahme, daß das R/WHB Lese-Schreibsteuersignal nicht beansprucht
wird, und daß die Adressen-Unterbrechungspuffer 86
nur Busanforderungssignale aber keine Unterbrechungsanforderungssignale
fixieren. Die R/WLB Lese-Schreibsteuerleitung 35 wird als
ein Schreibsteuersignal WT beansprucht. Der zeitliche Verlauf des
WT Schreibsteuersignals in Fig. 11H und 11I wird durch den Zustand
der Stufe 8 des Betriebsartenregisters bestimmt und entspricht
der zeitlichen Steuerung des RD Lesesignals in Fig. 10H
und 10I.
Die Fig. 12A-12J und 13A-13J zeigen Zeitdiagramme von Lese-
und Schreibübertragungsoperationen, die jeweils durch die Zentraleinheit
10 eingeleitet werden, wenn die Stufe 11 des Betriebsartenregisters
eingestellt und die Stufe 9 gelöscht ist. Die Stufen
9 und 11 befinden sich in einem derartigen Zustand, wenn die
Zentraleinheit 10 an ein Datenverarbeitungssystem angeschlossen
ist, welches einen Speicher aufweist, der Adressensignale in
einer Sequenz benötigt, die von den Adressen-Unterbrechungsleitungen
AI (7 : 0) geliefert werden, und wobei der Bus ein Byte in
einem Parallelbetrieb überträgt. Bei Durchführung derartiger
Übertragungen werden wie bei den Übertragungen in den Fig. 10A-10I
und 11A-11I zwei Übertragungen mit einem Byte benötigt,
um ein vollständiges Wort zu übertragen. Adressen- und Informationssignale
werden über die Datenadressenleitungen DAL (15 : 0)
in derselben Weise wie in den Fig. 10B, 10C, 11B und 11C übertragen,
wie in den Fig. 12B, 12C, 13B und 13C dargestellt ist. Für
jede Byteübertragung wird jedoch eine Zeilen- und Spaltenadresseninformation
auf die Adressen-Unterbrechungsleitungen AI (7 : 0)
wie bei Übertragungen zu einem dynamischen Speicher über einen
Bus übertragen, welcher zwei Bytes parallel überträgt, wie in
Fig. 8C und 9C dargestellt ist. Die Steuersignale für die RAS
Zeilenadresse, die CAS Spaltenadresse, die PI Priorität sowie
das RD Lesesignal und das WT Schreibsignal werden alle beansprucht
und dann nicht mehr beansprucht, wie in den Fig. 10E-10I
und 11E-11I dargestellt ist.
Wenn die Stufe 9 des Betriebsartenregisters eingestellt wird,
führt die Zentraleinheit 10 keine Auffrischübertragungen zur Einleitung
von Auffrischoperationen in der Speichereinheit 11 durch.
Wenn jedoch die Stufe 9 gelöscht wird, führt die Zentraleinheit
10 Auffrischübertragungen durch, um Auffrischoperationen einzuleiten.
Die Fig. 14A-14E zeigen Zeitdiagramme zur Erläuterung
einer Auffrischübertragung über den Bus 14. Die Steuerungslogik
64 koppelt eine Auffrischadresse von dem Auffrischzähler 87 über
den Adressenmultiplexer 65 und die Adressen-Unterbrechungspuffer
85 auf die Adressen-Unterbrechungsleitungen AI (7 : 0) 33 in Fig. 2.
Das RAS Zeilenadressensignal wird dann beansprucht. Die SEL Funktionsauswählleitungen
(1 : 0) werden mit der Auffrischkodierung
in Fig. 5 kodiert. Nach jeder Auffrischübertragung wird der Zählstand
des Auffrischzählers 87 inkrementiert, um eine folgende
Auffrischübertragung vorzubereiten.
Im folgenden soll das Beladen und die Wechselwirkung der verschiedenen
Stufen des Betriebsartenregisters 72 mit verschiedenen Schaltungen
der Zentraleinheit 10 in Verbindung mit einem speziellen Ausführungsbeispiel
der Erfindung erläutert werden.
Das Betriebsartenregister 72 wird beladen, wenn die Zentraleinheit
10 anfänglich angeschaltet wird und wenn sie einen Rückstellbefehl
durchführt. Das Betriebsartenregister enthält Stufen, die
gewisse logische Eigenschaften des Datenverarbeitungssystems identifizieren,
in dem die Zentraleinheit 10 vorgesehen ist. Die Signale,
mit denen das Betriebsartenregister beladen ist, werden
nicht geändert, es sei denn, daß die logischen Eigenschaften des
Datenverarbeitungssystems geändert werden. Die Beladeeinrichtung
für das Betriebsartenregister kann deshalb in der Datenverarbeitungsanlage
verdrahtet werden. Eine Anordnung zur Erzeugung von
Signalen und zum Beladen des Betriebsartenregisters ist in Fig. 15
dargestellt.
Beim Auftreten eines PUP Einschaltsignal oder beim Empfang eines
Rückstellsignals, das während der Ausführung eines Rückstellbefehls
beansprucht wird, beansprucht die Steuerungslogik ein
internes Buslöschsignal IBCLR, das über einen Treiber 101 als
Buslöschsignal BCLR gekoppelt wird. Das BCLR Buslöschsignal aktiviert
eine ein Gatter enthaltende Treiberschaltung 102, um ausgewählte
Leitungen der Datenadressenleitungen DAL (15 : 0) entsprechend
Stufen des einzustellenden Betriebsartenregisters zu
erregen. Die Signale werden von dem Datenadressenpuffer 60 empfangen
und zu dem Betriebsartenregister in Abhängigkeit von der
Koinzidenz der Beanspruchung eines LDMRL Ladesignals für das Betriebsartenregister
und des Taktsignals mit der Phase W übertragen.
Die Sequenz zum Beladen des Betriebsartenregisters ist als Fließdiagramm
in Fig. 16 dargestellt. Wenn das PUP Anschaltsignal beansprucht
wird, oder wenn ein Rückstellbefehl erhalten wird (Stufe
110) wird eine Indexziffer "12" (oktal) in das RX Zwischenregister
80 (Schritt 112) geladen. Der Inhalt des RX Registers
80 wird dann dekrementiert (Schritt 114) und das IBCLR Signal ist
beansprucht, wodurch das BCLR Signal über die Treiberschaltung
101 (Schritt 115) beansprucht wird. Der Inhalt des RX Registers
80 wird getestet (Schritt 116). Wenn der Inhalt Null ist, wird
das IBCLR Signal nicht mehr beansprucht (Schritt 117) und die
Sequenz endet (Schritt 118). Wenn in dem Schritt 116 der Inhalt
des RX Zwischenregisters 80 nicht gleich Null ist, werden die
Signale auf den Datenadressenleitungen DAL (15 : 0) von dem Datenadressenpuffer
60 (Schritt 120) empfangen und über den internen
Bus 65 zu dem Betriebsartenregister 72 übertragen. Das Programm
führt dann zurück zu dem Schritt 114, bei dem der Inhalt des RX
Registers 80 um "1" dekrementiert wird. Das Programm wird weiter
durchgeführt, bis der Inhalt des RX Register 80 gleich Null ist,
zu welchem Zeitpunkt die Beladesequenz des Betriebsartenregisters
endet.
Fig. 17 zeigt ein spezielles Ausführungsbeispiel der Verbindung
zwischen zwei Stufen des Betriebsartenregisters 72 und gewissen
Schaltungen der Zentraleinheit 10 in Fig. 2. Fig. 17 zeigt eine
Schaltung der Taktsteuerlogik 88 (Fig. 2) zur Erzeugung entweder
einer Sequenz von Taktsignalen in Fig. 4A mit dem kurzen Mikrozyklus,
oder mit dem langen Mikrozyklus entsprechend Fig. 4B,
entsprechend dem Zustand der Stufe 1 des Betriebsartenregisters.
Fig. 17 zeigt auch die Schaltung zur Erzeugung des COUT Taktausgangssignals
in Abhängigkeit von dem Zustand der Stufe 0 des Betriebsartenregisters.
Wenn die Stufe 1 des Betriebsartenregisters eingestellt ist,
wird ein Signal LMC mit einem langen Mikrozyklus beansprucht,
und die in Fig. 17 dargestellte Schaltung erzeugt den kurzen
Mikrozyklus mit der Phase 1, der Phase 2 und der Phase W der Taktsignale.
Das Taktsignal mit der Phase D wird nicht erzeugt, wenn
das Signal LMC mit dem langen Zyklus beansprucht wird. Wenn jedoch
die Stufe 1 gelöscht ist, wird das Signal LMC nicht beansprucht
und die in Fig. 17 dargestellte Schaltung erzeugt nicht
das Taktsignal mit der Phase D nach dem Taktsignal mit der Phase
2 und vor dem Taktsignal mit der Phase W. Bei einem speziellen
Ausführungsbeispiel haben alle Phasentaktsignale dieselbe Länge,
was durch die Frequenz eines Kristalltaktsignal XTAL bestimmt
wird, das an einer Stelle außerhalb der Zentraleinheit 10 erzeugt
wird. Wenn die Stufe 1 gelöscht ist, wird ein langer Mikrozyklus
erzeugt, der um ¹/₃ länger als ein entsprechender kurzer Mikrozyklus
ist, der bei Einstellung der Stufe 1 erzeugt wird, wie in
Fig. 4A und 4B dargestellt ist.
Wenn die Stufe 0 eingestellt ist, wird ein Taktimpulssignal PMC
beansprucht, das ein Taktsignal koppelt, welches für das Zeitgebersignal
mit der Phase W als das Taktsignal COUT kennzeichnend
ist. Wenn die Stufe 0 gelöscht ist, wird das Impulstaktsignal PMC
nicht beansprucht und ein Taktsignal, das kennzeichnend für das
Kristalltaktsignal XTAL ist, wird als das Taktsignal COUT gekoppelt.
In der in Fig. 17 dargestellten Schaltung sind vier Flipflops
120-123 miteinander verbunden, um die Taktsignale mit
der Phase 1, der Phase 2, der Phase D und der Phase W zu erzeugen.
Wenn die Stufe 1 eingestellt ist, wird das Signal LMC über
das ODER-Gatter 128 beansprucht. Ein UND-Gatter 124 koppelt dann
ein Konditionierungssignal von dem Flipflop 121 für das Taktsignal
mit der Phase 2 über ein ODER-Gatter 125, wodurch das Flipflop
123 zurückgestellt wird, wenn das Taktsignal XTAL darauffolgend
beansprucht wird. Das Konditionierungssignal wird beansprucht,
wenn das Taktsignal mit der Phase 2 beansprucht wird.
Das Taktsignal mit der Phase W wird dadurch unmittelbar nach dem
Taktsignal mit der Phase 2 beansprucht, was zu dem kurzen in Fig. 4A
dargestellten Mikrozyklus führt.
Wenn dagegen die Stufe 1 des Betriebsartenregisters gelöscht ist,
aktiviert das Komplement des nicht festgelegten Signals LMC für
den langen Mikrozyklus ein UND-Gatter 126, um das Konditionierungssignal
von dem Flipflop 121 in Form des Taktsignals mit der
Phase 2 zu dem Eingang des Flipflops 122 zu koppeln. Durch das
Konditionierungssignal wird das Flipflop 122 auf die Festlegung
des nächsten Kristalltaktsignals XTAL eingestellt, wodurch das
Taktsignal mit der Phase D festgelegt wird. Die ODER-Schaltung
125 koppelt dann ein Konditionierungssignal von dem Flipflop 122
für das Taktsignal mit der Phase D, um das Flipflop 123 bei der
Festlegung des nächsten Kristalltaktsignals XTAL zurückzustellen
und dabei die Festlegung des Taktsignals mit der Phase W zu aktivieren.
Ob das Taktsignal COUT kennzeichnend für das Taktsignal mit der
Phase W oder für das Kristalltaktsignal XTAL ist, wird durch
ein DL-Flipflop 131 bestimmt. Der Zustand der Stufe 0 des Betriebsartenregisters
bestimmt den Zustand des DL-Flipflops 131.
Wenn die Stufe 0 eingestellt ist, wird ein Impulsbetrieb-Taktsignal
PMC festgelegt, durch das das Flipflop 131 festgelegt
wird, wenn das Taktsignal mit der Phase W festgelegt wird. Wenn
das Flipflop 131 eingestellt ist, wird ein UND-Gatter 132 aktiviert,
um das Taktsignal mit der Phase W von dem Flipflop 123
über eine ODER-Schaltung 133 als das Taktsignal COUT zu koppeln.
Wenn dagegen die Stufe 0 gelöscht ist und das Impulsbetrieb-Taktsignal
PMC nicht festgelegt ist, oder wenn das Taktsignal mit der
Phase W nicht festgelegt ist, wird das DL-Flipflop 131 zurückgestellt.
Wenn das Flipflop 131 gelöscht ist, koppelt ein UND-Gatter
134 das Signal von einem Flipflop 130, das kontinuierlich
durch das Kristalltaktsignal XTAL über das ODER-Gatter 133 betätigt
wird, als das Taktsignal COUT.
Das Blockschaltbild in Fig. 18 zeigt ein Ausführungsbeispiel
einer Steuerungslogik 64 mit einem Steuerspeicher 140 zur Auswahl
von Datenwegen zur Durchführung von Operationen, die durch
Signale von dem Befehlsregister 70 (Fig. 1) angezeigt werden, von
einer Unterbrechungs- und Busanforderungslogik 141 und einer Zeitzustandlogik
142.
Ein spezielles Ausführungsbeispiel eines Steuerspeichers 140 enthält
einen Adressierteil 143 und einen Dekodier- und Haltekreis
144 (Fig. 19). Der Adressierteil empfängt Signale von dem Befehlsregister
70, der Unterbrechungs- und Busanforderungslogik 141,
dem Taktlogik und der Taktzustandslogik 142 und steuert den Dekodier-
und Haltekreis 144 für den Steuerspeicher in an sich bekannter
Weise, um Steuersignale zur Aktivierung der Zentraleinheit
10 zur Durchführung jeder Operation zu erzeugen.
Die Zeitzustandslogik 142, für die eine Schaltung in Fig. 20
dargestellt ist, erzeugt Signale TS2, TS3 und TS4, welche die
Zentraleinheit 10 aktivieren, um einen zweiten Übertragungsvorgang
durchzuführen, wenn die Stufe 11 des Betriebsartenregisters
eingestellt ist, wenn also die Zentraleinheit 10 mit einem Bus
verbunden ist, der ein Byte parallel überträgt. Die Signale TS2
und TS3 werden auf den Adressierungsteil 143 gekoppelt und verhindern
eine Änderung der Adressierung des Dekodier- und Haltekreises
144 des Steuerspeichers. Dies bedeutet, daß die Signale
TS2 und TS3 die Änderung von Steuersignalen verhindern, die von
der Steuerspeicher-Adressierung zu dem Dekodier- und Haltekreis
143 über die Steuerleitungen 145 gekoppelt werden.
Wenn die Stufe 11 des Betriebsartenregisters eingestellt ist,
und wenn eine Übertragungsoperation über den Bus 14 eingeleitet
wird, und wenn Zeitzustandssignale TS3 und TS4 nicht festgelegt
werden, erfolgt durch ein UND-Gatter 150 die Festlegung eines
Zeitzustandssignals TS2. Das Zeitzustandssignal TS2 bewirkt die
Einstellung eines Flipflops 151 bei der nächsten Festlegung des
Signals zur zeitlichen Steuerung mit der Phase 2, das seinerseits
ein Flipflop 152 durch das folgende Signal zur zeitlichen
Steuerung mit der Phase W einstellt. Durch die Einstellung des
Flipflops 152 wird ein Transistor 153 leitend und ein Transistor
154 nicht leitend, wodurch das Zeitzustandssignal TS3 festgelegt
wird.
Das Signal TS3 wird zu dem Adressierungsteil 143 (Fig. 19) gekoppelt,
um eine Änderung der Steuersignale auf den Steuerleitungen
145 zu verhindern, und um den Dekodier- und Haltekreis 144
zu veranlassen, eine zweite Adressenübertragung einzuleiten, um
einen zweiten Vorgang über den Bus 14 zu beginnen. Wie aus Fig. 21
ersichtlich ist, stellt das Signal TS3 auch das am wenigsten
kennzeichnende Adressenbit in dem Adressenregister 84 ein, um
die Adresse des am meisten kennzeichnenden Bytes des Worts zu
liefern, das während des zweiten Informationsbits übertragen
wird. Entsprechend der Steuerung durch das Signal TS3 leitet der
Dekodier- und Haltekreis 144 des Steuerspeichers auch die Informationsübertragung
über den Bus 14 nach der Adressenübertragung
ein.
Das Signal TS3 aktiviert auch das Flipflop 155, um die Festlegung
des Zeitsignals TS4 durch das Flipflop 156 und die Transistoren
157 und 158 in derselben Weise zu ermöglichen, in der das Zeitsignal
TS3 durch das Flipflop 152 und die Transistoren 153, 154
festgelegt wird. Wenn die Operation eine Leseoperation ist, aktiviert
das Zeitsignal TS4 den DAL Puffer 62 für das niedrige Byte,
um das Byte zu empfangen, und konditioniert den Byte-Austauscher
66 für eine Übertragung zu dem am meisten kennzeichnenden Byte
des Zwischenspeichers, in dem das erste Byte gespeichert wurde.
Im Falle einer Schreiboperation aktiviert das Zeitsignal TS4 den
Byte-Austauscher 66 für eine Übertragung der Informationssignale
des am meisten kennzeichnenden Bytes eines ausgewählten Registers
über den DAL Puffer 62 auf die Datenadressenleitungen DAL (15 : 0).
Fig. 22 zeigt ein Ausführungsbeispiel bezüglich einer Benutzung
der Stufen 10 und 9 des Betriebsartenregisters. Die Stufe 10 wählt
entweder ein Adressensignal oder ein Abrufsignal aus, das über
die Adressen-Unterbrechungsleitung AI (0) während gewisser Vorgänge
zu übertragen ist. Die Stufe 10 bewirkt auch das Dekodieren
der Funktionsauswählleitung SEL (0) 41 in Fig. 5.
Wenn die Stufe 10 eingestellt wird, wird das Funktionsauswählsignal
SEL (0) nur während einer Auffrischübertragung festgelegt.
Wenn die Stufe 10 gelöscht wird, wird das Funktionsauswählsignal
SEL (0) nur während einer Befehlsabrufoperation festgelegt, also
während eines Lesevorgangs, bei dem die übertragene Information
ein Befehl ist.
Wenn die Stufe 10 eingestellt ist, wird ein Signal MD64R festgelegt,
das sequentiell die beiden am meisten kennzeichnenden Adressenbits
(Adressenbits 15 und 14) auf die Adressen-Unterbrechungsleitung
AI (0) koppelt. Wenn die Stufe 10 gelöscht ist, wird
das Signal MD64R nicht festgelegt und ein Abrufsignal FETCH und
das eine am meisten kennzeichnende Adressenbit (Adressenbit 14)
werden sequentiell zu der Adressen-Unterbrechungsleitung AI (0)
durch den Adressenmultiplexer 85 gekoppelt.
Wenn die Stufe 10 gelöscht ist, führt die fehlende Festlegung des
MD64R Signals dazu, daß das Funktionsauswählsignal SEL (0) festgelegt
wird, wenn ein Abrufsignal festgelegt wird. Wenn dagegen
die Stufe 10 eingestellt ist, führt die Festlegung des Signals
MD64R dazu, daß das Funktionsauswählsignal SEL (0) festgelegt
wird, wenn ein Auffrischsignal ALREF durch den Dekodier- und Haltekreis
144 des Steuerspeichers (Fig. 19) festgelegt wird, um eine
Auffrischoperation einzuleiten.
Wenn die Stufe 9 gelöscht ist, kann der Steuerspeicher 140 (Fig. 18)
eine Auffrischoperation einleiten und als Antwort darauf das
Signal ALREF festlegen. Die Festlegung des Signals ALREF ermöglicht,
daß der Adressenmultiplexer 85 die Auffrischadresse von
dem Auffrischzähler 87 auf die Adressen-Unterbrechungsleitungen
AI (7 : 0) koppelt und daß das Funktionsauswählsignal SEL (0) festgelegt
werden kann, falls die Stufe 10 nicht gelöscht ist.
Jedes Bussteuersignal steht in einer Beziehung zu mindestens
einem der Signale zur zeitlichen Steuerung mit der Phase 1, der
Phase 2 oder Phase W. Einige der Bussteuersignale werden gleichzeitig
mit der Festlegung eines derartigen Signals zur zeitlichen
Steuerung festgelegt. Beispielsweise wird das Zeilenadressensignal
RAS gleichzeitig mit dem Zeitsignal mit der Phase W festgelegt.
Andere Bussteuersignale werden zu vorherbestimmten Zeitpunkten
festgelegt, nachdem spezielle Signale zur Steuerung festgelegt
werden. Beispielsweise wird das Spaltenadressensignal CAS
nach der Festlegung des Zeitsignals mit der Phase 1 und vor der
Festlegung des Zeitsignals mit der Phase 2 festgelegt. Weitere
Bussteuersignale können entweder gleichzeitig mit der Festlegung
eines speziellen Zeitsignals oder nach einer vorherbestimmten
Zeitspanne nach der Festlegung eines speziellen Signals zur zeitlichen
Steuerung festgelegt werden. Beispielsweise für derartige
Steuersignale sind die Signale R/WHB und R/WLB, welche gleichzeitig
mit der Festlegung des Zeitsignals mit der Phase 2 festgelegt
werden, wenn die Stufe 8 des Betriebsartenregisters gelöscht ist
oder eine vorherbestimmte Zeitspanne nach der Festlegung des
Zeitsignals mit der Phase 1, wenn die Stufe 8 des Betriebsartenregisters
eingestellt ist.
Fig. 23 zeigt eine Schaltung zur Ermöglichung der Festlegung des
Signals R/WHB, die einen Steuer- und Signalerzeugungsteil 170
und einen Verzögerungsteil 171 für Signale für eine zeitliche
Steuerung aufweist. Der Verzögerungsteil legt ein verzögertes
Zeitsignal DEL mit einer Phase 1 in Abhängigkeit von der Festlegung
des Zeitsignals mit der Phase 1 fest.
Der Verzögerungsteil 171 enthält einen Schwellenwerttriggerteil
172, der von einem Stromspiegelteil 173 gesteuert wird. Der
Stromspiegelteil wird seinerseits durch einen Bezugsteil 174 gesteuert,
welcher die Stromstärke in dem Stromspiegelteil 173 reguliert.
Der Schwellenwerttriggerteil 172 kann ein Schmitt-
Trigger sein, der betätigt werden kann, um das Zeitsignal DEL mit
der Phase 1 festzulegen, wenn die Ladung eines Kondensators 175
in dem Stromspiegel 173 einen vorherbestimmten Wert erreicht. Der
Kondensator 175 wird durch Strom von einer Spannungsquelle über
einen Transistor 176 in dem Stromspiegelteil 173 aufgeladen. Der
Kondensator wird über einen Transistor 177 in dem Steuer- und Signalerzeugungsteil
170 entladen. Der Transistor 177 wird seinerseits
durch das Komplement des Zeitsignals mit der Phase 1 gesteuert.
Wenn das Zeitsignal mit der Phase 1 nicht festgelegt
wird, wird der Transistor 177 leitend, so daß der Kondensator
entladen werden kann. Wenn das Zeitsignal mit der Phase 1 festgelegt
wird, wird dagegen der Transistor 177 nicht leitend, so
daß der Kondensator über den Transistor 176 aufgeladen und die
Triggerschaltung betätigt werden kann, um das (Phase 1) verzögerte
Zeitsignal DEL festzulegen, wenn die Spannung über den Kondensator
den Schwellenwert erreicht. Durch Betätigung der Triggerschaltung
wird ein (Phase 1) verzögertes Zeitsignal DEL festgelegt.
Die Stromstärke durch den Transistor 176 bestimmt die Aufladezeit
des Kondensators 175 bis zur Erreichung des Schwellenwerts
der Triggerschaltung nach der Festlegung des Zeitsignals mit der
Phase 1. Die Stromstärke durch den Transistor 176 wird durch die
Spannung eines Ausgangssignals VDB von einem Operationsverstärker
178 gesteuert. Das Spannungsniveau des Signals VDB wird seinerseits
durch ein Bezugsspannungssignal V-REF und das Komplement
eines Rückkoppelungskorrektursignals VF gesteuert. Das Signal VF
wird durch eine Rückkoppelungsschaltung erzeugt, die einen Transistor
180 und einen Widerstand 181 enthält. Es entspricht der
Spannung an der Verbindungsstelle zwischen dem Transistor 180 und
dem Widerstand 181.
Der durch den Transistor 180 fließende Strom wird auch das Signal
VDB von dem Verstärker 178 gesteuert. Wenn die Spannung des Signals
VDB unter ein ausgewähltes Niveau abfällt, fällt die Stromstärke
durch den Transistor 180 ab. Das Spannungsniveau des
Rückkoppelungskorrektursignals VF fällt ab, und damit steigt das
Spannungsniveau des Signals VDB wieder an. Wenn dagegen die Spannung
des Signals VDB über das ausgewählte Niveau ansteigt, steigt
die Stromstärke durch den Transistor 180 an, wodurch das Spannungsniveau
des Korrektursignals VF ansteigt und des Signals VDB
abfällt.
Im folgenden soll der Steuer- und Signalerzeugungsteil 170 in
der Schaltung in Fig. 23 näher erläutert werden. Wenn die Stufe
8 des Betriebsartenregisters eingestellt ist, wodurch angezeigt
wird, daß das Lese-Schreibsteuersignal R/WHB verzögert (wie in
Fig. 6H dargestellt) übertragen werden soll, wird ein Signal
NORM festgelegt. Wenn ein aktivierendes Steuersignal R/WHB EN
durch die Bussteuersignallogik 170 (Fig. 18) festgelegt wird,
aktiviert ein UND-Gatter 182 ein zweites UND-Gatter 183 zur Einstellung
eines Haltekreises 184, wenn das Signal DEL mit der
Phase 1 durch die Triggerschaltung festgelegt wird. Die Einstellung
des Haltekreises 189 aktiviert einen Treiber 185 zur Festlegung
des Steuersignals R/WHB bis zum Empfang eines entaktivierenden
Signals DEIS. Deshalb vereinfacht der Haltekreis 184 die
Beibehaltung des Lese-Schreibsteuersignals R/WHB auf einem festgelegten
Niveau, nachdem das (Phase 1) verzögerte Zeitsignal DEL
in einen nicht festgelegten Zustand verschoben wurde.
Wenn die Stufe 8 des Betriebsartenregisters nicht eingestellt
ist, wodurch angezeigt wird, daß das Steuersignal R/WHB gleichzeitig
mit dem Zeitsignal mit der Phase 2 (Fig. 6G) festgelegt
wird, dann wird das Signal NORM nicht festgelegt. Das aktivierende
Signal R/WHB EN wird über ein UND-Gatter 186 gekoppelt, um
ein UND-Gatter 187 zu aktivieren, wenn das Zeitsignal mit der
Phase 2 festgelegt ist, wodurch der Haltekreis 184 eingestellt
wird, um den Treiber 185 zu aktivieren und das Lese-Schreibsteuersignal
R/WHB festzulegen.
Wenn während einer Leseübertragung irgendeine der Adressen-Unterbrechungsleitungen
AI (7 : 1) erregt wird und wenn zu dieser
Zeit der Adressen-Unterbrechungspuffer AI 86 beladen ist, wird
von der Zentraleinheit 10 eine Unterbrechungsanforderung empfangen
und ein Unterbrechungsanforderungszustand resultiert, wodurch
angezeigt wird, daß außerhalb der Zentraleinheit 10 ein Zustand
in dem Datenverarbeitungssystem existiert, der eine Reaktion
der Zentraleinheit 10 erfordert. Der Zeitpunkt, zu dem die Zentraleinheit
10 auf eine Unterbrechungsanforderung anspricht,
hängt von der Priorität der Anforderung ab. Wenn die Adressen-
Unterbrechungsleitungen AI (6 : 7) erregt sind, bedeutet die Unterbrechung
HALT oder einen Netzausfall PF, welche Unterbrechungen
die höchsten Prioritäten haben. Wenn Adressen-Unterbrechungsleitungen
AI (4 : 1) erregt werden, wird ein Unterbrechungsanforderungssignal
empfangen, dessen Unterbrechungspriorität von den Zuständen
der Adressen-Unterbrechungsleitungen AI (4 : 1) abhängt.
Diese Leitungen koppeln kodierte Prioritätssignale CP (3 : 0) zu
der Unterbrechungs- und Busanforderungslogik 141.
Das Verschlüsseln der kodierten Prioritätssignale CP (3 : 0) identifiziert
eines von 15 Unterbrechungsprioritätsniveaus, die in
Fig. 24 dargestellt sind, welches seinerseits vier Betriebsprioritätsniveaus
der Zentraleinheit entspricht. Die Zentraleinheit
10 hält ein internes Betriebsprioritätsniveau in dem Statusregister
71 (Fig. 2) aufrecht. Wenn ein Unterbrechungsprioritätsniveau
das laufende Betriebsprioritätsniveau der Zentraleinheit überschreitet,
stellt die Zentraleinheit die Unterbrechung mit der
höchsten Priorität fest und führt ein der Unterbrechung entsprechendes
Unterprogramm durch.
Unterbrechungsunterprogramme oder Unterbrechungsserviceprogramme
sind Programme, die in dem Speicher mit einer Adresse beginnen,
welche Unterbrechungsvektor genannt wird. Gemäß einem speziellen
Ausführungsbeispiel wird der Unterbrechungsvektor durch die Zentraleinheit
durch Kodieren der kodierten Prioritätssignale CP
(3 : 0) bestimmt, oder kann von der Unterbrechungseinheit während
eines Unterbrechungsanerkennungsprogramms IACK erhalten werden.
Ob die Zentraleinheit den Unterbrechungsvektor intern erzeugt
oder während eines Unterbrechungsanerkennungsvorgangs IACK empfängt,
wird durch den Zustand der Adressen-Unterbrechungsleitung
AI (5) bestimmt, wenn die entsprechend kodierten Prioritätssignale
CP (3 : 0) fixiert werden. Wenn die Adressen-Unterbrechungsleitung
AI (5) erregt wird, wird ein Vektorsignal VEC festgelegt und die
Zentraleinheit empfängt den Unterbrechungsvektor während des
Vorgangs IACK. Wenn die Adressen-Unterbrechungsleitung AI (5)
nicht erregt ist, wird das Vektorsignal VEC nicht festgelegt und
die Zentraleinheit bestimmt den Unterbrechungsvektor intern durch
Dekodieren der kodierten Prioritätssignale CP (3 : 0). Die Zentraleinheit
10 führt dann einen IACK Vorgang durch, selbst wenn sie
den Unterbrechungsvektor selbst intern bestimmt.
Die Signale von den Adressen-Unterbrechungsleitungen AI (4 : 1)
werden in Adressen-Unterbrechungspuffern 86 (Fig. 25) empfangen
und als kodierte Prioritätssignale CP (3 : 0) zu einem Prioritätskomparator
200 in der Steuerungslogik 64 gekoppelt. Die in dem
Statusregister 71 enthaltene Betriebspriorität der Zentraleinheit
10 wird auch zu dem Prioritätskomparator 200 gekoppelt. Wenn
die Unterbrechung eine höhere Priorität als die Betriebspriorität
hat, wird ein Unterbrechungsprioritätssignal INT PRI OK festgelegt,
welches das Komplement des Vektorsignals VEC von der Adressen-
Unterbrechungsleitung AI (5) durch ein UND-Gatter 201 als ein
internes Vektorsignal INTVEC koppelt. Wenn das Signal VEC festgelegt
wird, während das Unterbrechungsprioritätssignal INT PRI OK
festgelegt wird, wird durch ein UND-Gatter 202 ein externes Vektorsignal
EXTVEC festgelegt. Wenn das interne Vektorsignal INTVEC
festgelegt wird, wird ein Vektorgenerator 203 zur Erzeugung eines
Unterbrechungsvektors in Abhängigkeit von den kodierten Prioritätssignalen
CP (3 : 0) aktiviert.
Wenn entweder das interne Vektorsignal INTVEC oder das externe
Vektorsignal EXTVEC festgelegt wird, leitet die Steuerungslogik
64 einen Unterbrechungsanerkennungsvorgang IACK auf dem Bus 14
ein. Ein Zeitdiagramm des Unterbrechungsanerkennungsvorgangs IACK
ist in Fig. 26 dargestellt. Die Zentraleinheit koppelt zuerst
die Unterbrechungsanforderungsinformation, die von den Adressen-
Unterbrechungsleitungen AI (5 : 1) erhalten wird auf die Datenadressenleitungen
DAL (12 : 8) als Unterbrechungsanerkennungssignale.
Speziell werden die kodierten Prioritätssignale CP (3 : 0) auf die
Leitungen DAL (11 : 8) und das Vektorsignal VEC auf die Datenadressenleitung
DAL (12) gekoppelt. Die Zentraleinheit 10 erregt auch
die Funktionsauswählleitung SEL (1), um eine Unterbrechungsanerkennungsübertragung
IACK durchzuführen (Fig. 5). Die Funktionsauswählleitung
SEL (0) wird in einem nicht erregten Zustand gehalten.
Dann wird das Zeilenadressensignal RAS festgelegt. Die
Einheiten, von denen Unterbrechungsanforderungssignale übertragen
wurden, vergleichen die Informationen auf den Datenadressenleitungen
DAL (12 : 8) mit den Signalen, die sie vorhergehend über
die Adressen-Unterbrechungsleitungen AI (5 : 1) übertrugen, um zu
bestimmen, ob sie die anerkannte Unterbrechung eingeleitet haben.
Wenn die Datenadressenleitung DAL (12) festgelegt wird, koppelt
die Einheit, die die anerkannte Unterbrechung eingeleitet hat,
einen Unterbrechungsvektor auf die Datenadressenleitungen DAL
(7 : 2). Wenn das Signal EXTVEC von dem UND-Gatter 202 (Fig. 25)
festgelegt wird, fixiert die Zentraleinheit 10 die Unterbrechungsvektorsignale
von den Datenadressenleitungen DAL (7 : 2) in
das Zwischenregister RY.
Die Fig. 27A-27C enthalten Fließdiagramme eines Teils einer
Sequenz von Operationen, die eingeleitet werden, wenn eine Unterbrechungsanforderung
empfangen wird, die eine ausreichende
Priorität zur Einleitung einer Unterbrechung hat.
Wenn in Fig. 27A eine Adressen-Unterbrechungsleitung AI (7) erregt
wird, wodurch die Festlegung eines Signals HALT (Schritt 201)
angezeigt wird, wird eine Indexziffer "1" in das Zwischenregister
RZ 80 in Fig. 2 geladen (Schritt 202) und die Sequenz geht in
eine MTRAP Sequenz in Fig. 27B und 27C über.
Wenn die Adressen-Unterbrechungsleitung AI (7) nicht erregt wird,
wird der Zustand bestimmt, daß die Adressen-Unterbrechungsleitung
AI (6) das Netzausfallsignal PF führt. Wenn das Netzausfallsignal
PF festgelegt wird (Schritt 203), wird eine Adresse "24" in das
RY Zwischenregister 81 (Schritt 204) geladen und die Sequenz geht
in die MTRAP Sequenz über.
Wenn weder das Signal HALT noch das Netzausfallsignal PF festgelegt
wird, wird durch die Sequenz der Status des äußeren Vektorsignals
EXTVEC (Schritt 205) geprüft. Wenn das Signal EXTVEC festgelegt
wird, wodurch angezeigt wird, daß eine Unterbrechung angefordert
wurde, die eine ausreichende Priorität für eine Berücksichtigung
durch die Zentraleinheit besitzt und daß der Unterbrechungsvektor
von der Unterbrechungseinheit auf den Datenadressenleitungen
DAL (7 : 2) zurückgewinnen ist, nachdem die Zentraleinheit
einen Unterbrechungsanerkennungsvorgang IACK über den Bus 14
durchführt, wird der Unterbrechungsvektor durch den Datenadressenpuffer
60 zurückgewonnen und in das Zwischenspeicherregister
RY 81 (Schritt 206) geladen. Potentiell ungültige Bits werden
markiert (Schritt 207) durch eine UND-Operation des Inhalts des
Registers RY mit "374" (oktal), damit die am wenigsten kennzeichnenden
Bits des Vektors Null sind, und in dem das Resultat
zu dem Register RY zurückgeführt wird. Die Sequenz wird dann durch
die Sequenz MTRAP fortgesetzt.
Wenn das äußere Vektorsignal EXTVEC nicht festgelegt wird (Schritt
205), wird der Zustand des internen Vektorsignals INTVEC geprüft
(Schritt 210). Wenn das interne Vektorsignal INTVEC festgelegt
wird, wird der Unterbrechungsvektor von dem internen Vektorgenerator
203 (Fig. 25) in das Zwischenregister RY (Schritt 211)
gekoppelt. Die Sequenz geht dann in die Sequenz MTRAP in Fig. 27B
über.
Die Sequenz MTRAP ist in Fig. 27 02585 00070 552 001000280000000200012000285910247400040 0002003204905 00004 02466B und 27C dargestellt. Der Inhalt
des Programmzählers von dem Register R7 (74 in Fig. 2) und des
Statusregisters 71 wird zuerst in Speicherplätze übertragen, die
durch den Stapelzeiger R6 (75 in Fig. 2) identifiziert werden.
Ein neues Statuswort und ein Programmzählstand (die Adresse des
nächsten auszuführenden Befehls) werden dann von einem Platz
wiedergewonnen, der durch den Unterbrechungsvektor bestimmt wird,
und in das betreffende Statusregister 71 und das Programmzählerregister
R7 (74 in Fig. 2) eingegeben. Deshalb wird in den Sequenzen
220 und 221 der Inhalt des Statusregisters 71 und des
Programmzählers 74 zu den Plätzen in dem Speicher übertragen, die
durch das Stapelzeigerregister R6 (75 in Fig. 2) angezeigt werden.
Der Inhalt des Registers RZ wird dann geprüft (Schritt 230).
Wenn der Inhalt gleich "1" ist, wird eine Einschalt-Startwiederholungsadresse
in das Programmzählregister R7 des Registerstapels
70 geladen, was durch den Zustand der Stufen (15 : 13) des Betriebs
artenregisters (Fig. 3) bestimmt wird. Der Inhalt des Stapelzeigerregisters
R6 (75 in Fig. 2) wird dann initialisiert (Schritt
231), Unterbrechungen werden geprüft (Schritt 232), das Zwischenregister
R6 wird gelöscht (Schritt 233) und die Sequenz MTRAP
wird eingeleitet.
Wenn bei dem Schritt 230 der Inhalt des Registers RZ nicht gleich
"1" ist, wenn also das Signal HALT nicht bei dem Schritt 202 festgelegt
wurde, dann wird nach dem Schritt 221 der in dem Register
RY enthaltene Vektor dazu verwandt, den neuen Programmzählstand
und das Prozessorstatuswort des Unterbrechungsunterprogramms
zu erhalten (Schritt 241). Die Sequenz MTRAP wird dann eingeleitet,
womit das Unterbrechungsunterprogramm beginnt.
Die obige Beschreibung betrifft ein spezielles Ausführungsbeispiel
gemäß der Erfindung. Das Ausführungsbeispiel wurde in Form einer
Gatter-Niveau-Logik beschrieben. Vorzugsweise finden jedoch integrierte
MOS-Schaltkreise Verwendung. Die Erfindung ist auf Zentraleinheiten
anwendbar, die eine mannigfaltige Grundkonzeption
aufweisen, oder in Zentraleinheiten, die unterschiedliche interne
Schaltungen im Vergleich zu den beschriebenen besitzen und bei
denen die wesentlichen Vorteile der Erfindung erzielbar sind.
Claims (10)
1. Zentraleinheit (10, Fig. 1 und 2) für ein Datenverarbeitungssystem,
mit einer Informationsübertragungseinrichtung,
die eine Busschnittstelle (16, Fig. 2) zum
Senden von Informationssignalen einschließlich Adreß-
und Datensignalen, sowie zum Empfangen von Datensignalen
und Unterbrechungsanforderungssignalen (86, Fig. 2) zu
bzw. von anderen Einheiten im Datenverarbeitungssystem
über entsprechende Leitungen zur Informationsübertragung
und Unterbrechungsanforderungsübertragung aufweist,
dadurch gekennzeichnet, daß die Zentraleinheit (10) ein
Betriebsartenregister (72, Fig. 3) mit einer Mehrzahl
von Stufen (0, 1, 8-11 in Fig. 3) zur Bestimmung logischer
Betriebseigenschaften des Datenverarbeitungssystems
aufweist, daß eine erste Stufe (9 in Fig. 3) eine Setz-
und eine Rücksetzbedingung hat, daß die Zentraleinheit
eine mit der ersten Stufe und der Busschnittstelle (16)
verbundene Steuereinrichtung (63, 64, Fig. 2) aufweist,
um einerseits die Busschnittstelle (16) zum Senden von
Datensignalen über die Informationsübertragungsleitungen
(DAL) und Adreßsignalen über die Unterbrechungsanforderungsübertragungsleitungen
(33, Fig. 2) freizugeben, wenn die
erste Stufe gesetzt ist, und um andererseits das Senden von
Adreß- und Datensignalen über die Informationsübertragungsleitungen
freizugeben, wenn die erste Stufe zurückgesetzt
ist.
2. Zentraleinheit nach Anspruch 1, mit einer Verbindung (45,
Fig. 2) zu einer Taktsignalquelle (XTAL, Fig. 2) und
einer Zeitgeberlogik (88, Fig. 2) zur Erzeugung von
Zeitsignalen (01, 02, 0D, 0W in Fig. 17) aufgrund der Taktsignale,
dadurch gekennzeichnet, daß das Betriebsartenregister
(72) eine zweite Stufe (0 in Fig. 3) mit einer
Setz- und einer Rücksetzbedingung aufweist, und daß die
Zentraleinheit (10) eine Logik (130, 131, 132, 133, 134,
Fig. 17) zur Verbindung mit einer Zeitsignalübertragungsleitung
und der zweiten Stufe des Betriebsartenregisters
(72) aufweist, um die Zeitsignale zu anderen Einheiten
in dem Datenverarbeitungssystem, wenn die zweite Stufe
zurückgesetzt ist, und die freilaufenden Taktsignale,
wenn die zweite Stufe gesetzt ist, selektiv zu übertragen.
3. Zentraleinheit nach Anspruch 2, wobei die Zeitgeberlogik
(88) Zeitsignale mit einer Vielzahl Phasen (01, 02, 0D, 0W,
Fig. 17) erzeugt, dadurch gekennzeichnet, daß die Logik
zur selektiven Übertragung umfaßt:
- A. Eine Zeitgebereinrichtung zur Erzeugung eines Zeitsignals
aufgrund einer der Zeitsignalphasen, mit
- (i) einem Flip-Flop (130), das aufgrund der Erzeugung einer Zeitsignalphase gesetzt wird, wenn es durch die Setzbedingung der zweiten Stufe freigegeben wird, und
- (ii) einem Gatter (132, Fig. 17), das durch den Ausgang des Flip-Flops und die eine Zeitsignalphase angesteuert wird, um ein Zeitsignal entsprechend der Erzeugung der Zeitsignalphase zu übertragen; und
- B. Einrichtungen zur Erzeugung der freilaufenden Taktsignale,
mit
- (i) einem von dem Taktsignal zur Erzeugung des Ansteuerungssignals getaktetem Flip-Flop (131) und
- (ii) einem Gatter (134), das mit den das Ansteuersignal erzeugenden Einrichtungen und dem Flip-Flop verbunden ist, um die freilaufenden Taktsignale zu erzeugen, wenn das Flip-Flop rückgesetzt ist.
4. Zentraleinheit nach einem der vorhergehenden Ansprüche,
mit einer Zeitgebereinrichtung zur Erzeugung von Zeitsignalen
mit einer Vielzahl von Phasen, dadurch gekennzeichnet,
daß das Betriebsartenregister (72) eine dritte
Stufe (1 in Fig. 3) mit einer Setz-Rücksetzbedingung
aufweist, die mit der Zeitgebereinrichtung verbunden ist,
zwecks Sendens einer ausgewählten Anzahl von Phasen entsprechend
der Setzbedingung der dritten Stufe und einer
zusätzlichen Phase entsprechend der Rücksetzbedingung der
dritten Stufe.
5. Zentraleinheit nach Anspruch 4, wobei die Zeitgebereinrichtung
eine Vielzahl von Flip-Flops (120-123, Fig. 17)
umfaßt, die jeweils mit einer der Zeitsignalphasen verbunden
und entsprechend den Taktsignalen gemeinsam getaktet
sind, und wobei die Flip-Flops sequentiell derart verbunden
sind, daß jedes mit einer Zeitsignalphase verbundene
Flip-Flop durch das mit einer vorhergehenden Zeitsignalphase
verbundene Flip-Flop freigegeben wird, dadurch gekennzeichnet,
daß die Zeitgebereinrichtung eine weitere, mit der
dritten Stufe des Betriebsartenregisters (72) verbundene
Logik (12, 124, Fig. 17) umfaßt, um das Ausgangssignal
von dem einen Flip-Flop (121, Fig. 17) zu dem mit der
nächsten Zeitsignalphase verbundenen Flip-Flop (122, Fig. 17)
zu koppeln, entsprechend der Setzbedingung der dritten
Stufe, und um das Ausgangssignal von dem Flip-Flop (121,
Fig. 17) zu dem mit der zweiten vorhergehenden Zeitsignalphase
verbundenen Flip-Flop (123, Fig. 17) entsprechend
der Rücksetzbedingung der dritten Stufe zu koppeln.
6. Zentraleinheit nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß das Betriebsartenregister (72)
eine vierte Stufe (11 in Fig. 3) mit einer Setz- und
Rücksetzbedingung aufweist, und daß die Zentraleinheit
bei der Setzbedingung der vierten Stufe eine Informationsübertragung
und bei der Rücksetzbedingung der vierten
Stufe zwei aufeinanderfolgende Übertragungen durchführt und
folgendes aufweist:
- (a) Einen Steuerspeicher (140, 143, Fig. 18) zur Ansteuerung der Informationsübertragung, der dabei ein Übertragungssignal erzeugt, und
- (b) eine Zeitzustandslogik (142, Fig. 18), die auf die Setzbedingung der vierten Stufe und das Übertragungssignal anspricht, so daß der Steuerspeicher (140, 143) die zweite Informationsübertragung ansteuert.
7. Zentraleinheit nach Anspruch 6, dadurch gekennzeichnet, daß
der Steuerspeicher (140, 143) ein Speicher-Adreßregister
(Fig. 21) zur Speicherung der Adresse eines Speicherplatzes
im Hinblick auf eine stattzufindende Übertragung
und einen Eingang (TS3) zum Speicheradreßregister aufweist,
der auf das Ansteuerungssignal für die zweite Übertragung
anspricht, um die im Speicher-Adreßregister
gespeicherte Adresse zu inkrementieren.
8. Zentraleinheit nach einem der Ansprüche 6 oder 7,
mit einer Auffrischeinrichtung (Fig. 22) zur Ansteuerung
einer durchzuführenden Auffrischoperation und einem
Auffrischadreßgenerator (RFC, Fig. 22) zur Erzeugung
einer Auffrischadresse, dadurch gekennzeichnet, daß
das Betriebsartenregister (72) eine fünfte Stufe (9 in
Fig. 3) mit einer Setz- und Rücksetzbedingung aufweist,
wobei der Steuerspeicher (140, 143) die Auffrischeinrichtung
freigibt (DYNR-Eingang in Fig. 22) entsprechend
der Rücksetzbedingung der fünften Stufe, um eine Auffrisch-
Transaktion mit der vom Auffrischadreßgenerator
erzeugten Auffrischadresse einzuleiten, und wobei der
Steuerspeicher die Auffrischeinrichtung entsprechend der
Setzbedingung der fünften Stufe sperrt.
9. Zentraleinheit nach einem der vorhergehenden Ansprüche,
bei der die Informationsübertragungseinrichtung eine
Steuersignallogik (170, Fig. 18) zur Steuerung der
Informationsübertragung umfaßt, dadurch gekennzeichnet, daß
das Betriebsartenregister (72) eine sechste Stufe (8 in
Fig. 3) mit einer Setz- und Rücksetzbedingung aufweist,
wobei die Steuersignallogik (170) auf die sechste Stufe
zur Steuerung der Zeitsignalverhältnisse ausgewählter
Steuersignale anspricht.
10. Zentraleinheit nach Anspruch 9, dadurch gekennzeichnet, daß
die Steuersignallogik (170) umfaßt:
- (a) Eine Zeitsteuerung (Fig. 23) zur Erzeugung eines Zeitsignals und eines verzögerten Zeitsignals,
- (b) eine Einrichtung, die auf die Setzbedingung der sechsten Stufe, auf ein ausgewähltes Steuersignal und auf das Zeitsignal zur Erzeugung eines Steuersignals für die Informationsübertragung anspricht, und
- (c) eine Einrichtung, die auf die Rücksetzbedingung der sechsten Stufe, auf ein ausgewähltes Steuersignal und auf das verzögerte Zeitsignal zur Erzeugung des Steuersignals für die Informationsübertragung anspricht.
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