JPS60225961A

JPS60225961A - Ｃｐｕの割込制御装置

Info

Publication number: JPS60225961A
Application number: JP59083273A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿; Ryozo Yamashita; 良蔵山下
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1984-04-25
Filing date: 1984-04-25
Publication date: 1985-11-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、複合機能ＣＰＵに関する。

［背景技術］マイクロプロセッサを利用した端末装置またはパーソナ
ルコンピュータ等のシステムは、マイクロプロセッサ（
以下、ＣＰＵという）と、その周辺回路とで構成されて
いた。ところで、半導体技術の進歩によって、ＣＰＵの
周辺回路の一部を、ＣＰＵと共に１つのパッケージに組
み込むことができるようになり、これを複合機能ＣＰＬ
Ｉと呼んでいる。

この複合機能ＣＰＵは、入力／出力デバイスを直接駆動
する小規模システムに有効であるが、大規模システムで
はそれほど有効ではない。つまり、大規模システムにお
いては、ＩＣパッケージのビン数が制、限されているた
めに、複合機能ＣＰＵを使用することができず、汎用Ｃ
ＰＵと大規模周辺回路を組み合わせて使用している。

次に、従来の複合機能ＣＰＵの一例について説明する。

第１図は、従来の複合機能ＣＰＵおよびキーボードを示
すものであり、特にそのキーボードインタフェース回路
を示すブロック図である。

第１図において、複合機能ｃｐｕｉは、ＣＰＵ（２８０
）２とその周辺回路とで構成されており、この複合機能
ＣＰＬ１１は、周辺回路の一部であるパラレルインタフ
ェース（ＰＩＯ８２５５）３を有する。このパラレルイ
ンタフェース３は、ＬＳＩの一種であり、ボートＢ、Ｃ
をキーボード用に使用し、ボートＡは別の機能として使
用している。

つまり、パラレルインタフェース３のボートＣは、キー
ボードスキャンデータおよびＬＥＤ駆動データとして使
用し、そのボートＢは、キーボードリターンライン入れ
ボートとして使用している。

また、デコーダ４は、ボートＣからのスキャン信号ＫＢ
Ｏ−ＫＢ４に応じ“て、キーボードマトリックススキャ
ンラインＫＢＹＯ〜ＫＢＹ９を駆動するものである。ド
ライバＩＣ６は、ボートＣからのキャップス（ＣＡＰＳ
）信号に応じて、ＬＥＤ７を駆動するものである。

キーボード５は、図示しないキー接点を介して、キーボ
ード５のスキャンラインとリターンラインとが接触され
ている。つまり、１０本のスキャンラインが順次０にな
るが、あるスキャンラインが０のときに、そのスキャン
ラインに対応した接点が押されていると、そのスキャン
ラインに対応したリターンラインが０になることによっ
て、キー押下を検出する。

上記従来例は、キーボードマトリックス５とＬＥＤドラ
イバＩＣ６とを複合機能ＣＰＵ１に直接接続することが
できるが、この場合、スキャンデータ信号（デコーダ４
の出力）用のビン１０本と、リターン信号ＫＢＸＯ〜Ｋ
ＢＸ７用のビン８本と、キャップス信号用のビン１本の
合計１９本のビンが必要となる。

ところが、上記のようにキーボードマトリックス５とＬ
ＥＤドライバＩＣ６とを複合機能ＣＰＵ１に接続する場
合に、１９本もビンを使用すると、別の機能の追加が必
要な場合、ビン数の制限によって、その追加を行なうこ
とが困難であるという問題がある。

第６図は、従来のプリンタパラレルインタフェースを示
すブロック図であり、第８図は、上記従来のプリンタパ
ラレルインタフェースを詳細に示すブロック図である。

第６図において、複合機能ＣＰＵ１０１は、データライ
ンＤＡＴＡＯ〜ＤＡＴＡ７に送るプリンタ用データと、
そのプリンタ用データをプリンタデータレジスタ１０２
にラッチさせるプリンタデータストローブ信号と、プリ
ンタデータＰＲＤＯ〜ＰＲＤ７の出力要求信号であるス
トローブ信号とを出力し、プリンタデータの受け取りの
可／否を示すプリンタビジー信号を入力している。

データラインＤＡＴＡＯ〜ＤＡＴＡ７は、メモリインタ
フェースの６ラインと共用している。

これは、パッケージのビン数を減らすためであり、プリ
ンタデータストローブ信号によって、データラインＤＡ
ＴＡＯ−ＤＡＴＡ７にの印字データを、プリンタデータ
レジスタ１０２に制度セットした後に、プリンタデータ
ＰＲＤＯ〜ＰＲＤ７としてプリンタに出力するものであ
る。

しかし、ストローブ信号とプリンタビジー信号と以外に
、制御信号またはステータス信号等を追加したい要求が
有ったとしても、その要求には対応することができない
という内題がある。つまり、制限されたビン数の下では
、複合機能、ｃｐｕの機能を更に増加させることには制
限があるという問題がある。

［発明の目的］本発明は、上記従来の問題点に着目してなされたもので
、キーボードマトリックスとＬＥＤドライバＩＣとを複
合機能ＣＰＵに接続する場合に、極力ビンの本数を減少
させて、別の機能を有するビンを増設することができる
声合躇能ＣＰＵにおけるキーボードインタフェースを提
供するものである。

本発明は、また、データレジスタを付加することによっ
て、複合機能ＣＰＵにプリンタを接続する場合に、制限
されたビン数の下で、複合機能ＣＰＵの機能を更に増加
させることができる複合機能ＣＰＵにおけるプリンタイ
ンタフェースを提供するものである。

本発明は、さらに、複合機能ＣＰＵの機能を更に拡張す
ることができるＣＰＵの割込制御装置を提供するもので
ある。

本発明は、また、複合機能ＣＰＵの機能を更に順次拡張
した場合に、システム上管理できるようにして混乱を防
止することができる複合機能ＣＰＵを提供するものであ
る。

［発明の概要］本発明は、ＣＰＵとこのＣＰＵの周辺回路とを含む複合
機能ＣＰＵにおいて、双方向パスラインを使用して、キ
ーボードマトリックスのスキャンデータ信号を出力する
とともに、キーボードマトリックスのリターン信号を読
取るものである。

本発明は、また、ＣＰＵとこのＣＰＵの周辺回路とを含
む複合機能ＣＰＵにおいて、プリンタに関するレベル信
号を使用するレベルモードと、前記レベル信号をストロ
ーブ信号として使用するプリンタストローブモードとの
うち、一方を指定するモード指定手段を有するものであ
る。

本発明は、さらに、モード指定によって、他の機能を有
するビンを多用することにより、余裕のビンを確保し、
そのビンを利用して信号のレベル状態または複合機能Ｃ
ＰＵの内部状態を見る割込要求のボートと、前記割込を
禁止またはイネーブルするピットとを備えたレジスタを
有するものである。

本発明は、また、ＣＰＵとこのｃＰＵの周辺回路とを含
む複合機能ＣＰＵにおいて、ＬＳＩの■［発明の実施例
］第２図は、本発明の一実施例を示す図であり、拡張キー
ボードインタフェースを示すブロック図である。

複合機能ＣＰＵ１１Ｇ；Ｌ、ＣＰＬＪ　（２８０）１２
と、パラレルインタフェース（ＰＩ０８２５５）１３と
、キーボードスキャンデータ出力用バッファ１４と、キ
ーボードスキャンタイミングコントロール回路１５と、
システム／割込みコントロール回路１６とで構成されて
いる。

キーボードマトリックス禁止信号２５は、リターン信号
を禁止するものであり、インターナルバススイッチ信号
２４ａは、データラインＸ０−Ｘ７にボートＣの出力信
号ＰＣＯ〜ＰＣ７を乗せるものである。また、キーボー
ドストローブ信号２４は、キーボードスキャン／リター
ンデータライン（ＸＯ−Ｘ７）１７上のキーボードスキ
ャンコードを、ＣＡＰＳ／キーボードレジスタ１８にセ
ットする信号である。

また、ドライバＩＣ１９は、ＬＥＤ２０を駆動するもの
である。

デコーダ２１は、キーボードマトリックス２３をスキャ
ンするキーボードスキャンライン（ＫＢＹＯ−ＫＢＹ９
）２２を駆動するものである。システム／割込み用コン
トロール／ステータス信号２６は、キーボードインタフ
ェースの拡張によって、新たに使用が可能となった信号
である。

第４図は、基本キーボードインタフェース機能（第１図
に示す機能）３１、または拡張キーボードインタフェー
ス機能（第２図に示す機能）３２を選択するブロック図
である。

基本キーボードインタフェース機能３１、拡張キーボー
ドインタフェース機能３２からの各信号は、セレクタ３
３．３４．３５によって選択された後に、複合機能ＣＰ
Ｌ１１１から出力される。

第５図は、各キーボードインタフェースモード（つまり
、基本モードまたは拡張モード）における端子の機能を
示す図表である。

次に、上記キーボードインタフェースの動作について説
明する。

第２図に示すＣＰＵ　（２８０）１２は、まず、パラレ
ルインタフェース（ＰＩ０８２５５）１３のボートＣに
１．請求−ドスキャンコードとＬＦＤ点灯用制御データ
とを書き込む。そして、第３図に示すように、ボートＣ
にその書き込みが行なわれると、キーボードスキャンタ
イミングコントロール回路１５がキーボードマトリック
ス禁止信号２５を出力するので、キーボードスキャン／
リターンデータライン（ＸＯ〜Ｘ７）１７土のリターン
信号（ＫＢＸＯ−ＫＢＸ７）が禁止サレ、インターナル
バススイッチ信号２４ａによってボートＣの出力ＰＣＯ
−ＰＣ７が出力される。

それから所定時間後に、キーボードスキャンタイミング
コントロール回路１５がストロ−１ｍＢ２４を出力する
（ＨＩＧＨになる）ので、ボートＣの出力ＰＣＯ−ＰＣ
７が、バッファ１４を介してキーボードスキャン／リタ
ーンデータライン（ＸＯ−Ｘ７）１７上に出力サレル。

一方、キーボードスト０−ブ信号２４がＨＩＧＨになる
と、データライン（ＸＯ−Ｘ７）１７上に出力されたキ
ーボードスキャンコード（４ビツト）とＬ　Ｅ　Ｄ点灯
用制御データ（１ビツト）は、ＣＡＰＳ／キーボードレ
ジスタ１８にセットされる。キーボードモード信号が、
再びＬＯＷになると、デコーダ２１がイネーブルになる
ので、キーボードレジスタ１８からのキーボードスキャ
ンコード（４ビツト）をデコードし、１０本のキーボー
ドスキャンライン（ＫＢＹＯ−ＫＢＹ９）２２を駆動づ
る。

そして、オペレータがキーボー、ドを操作すると、キー
ボードリターンラインＫＢＸＯ−ＫＢＸ７上に、キーボ
ードリターンデータが出力され、キーボードスキャン／
リターンデータライン（ＸＯ〜Ｘ７）１７を介してパラ
レルインタフェース１３のボートＢに、そのキーボード
リターンデータが入力される。

ＣＰＵ　（２８０）１２Ｇｉ、ｉｌｃ　−トＢ　ｆＪ”
ｌ　Ｍ　ミ取ったキーボルトリターンデータとボートＣ
に書き込んだキーボードスキャンコードとに基づいて、
キーボードのうち、どのキーが押下されたかを検出する
。

上記のように、基本キーボードインタフェース３１の他
に、拡張キーボードインタフェース３２を設けることに
よって、システム／割込み用コントロール／ステータス
信号（９本）が、Ｆ記のように、新たに使用可能となる
。

（１）Ｙｌ：強制割込み要求信号（マスク不可）（２）
Ｙ２：バスリクエスト信号（ＣＰＵＺ８０をホールドし
、Ｄ　Ｍ　Ａ　ｉ制御を行なうときに使用する。）（３）Ｙ３：パスアクノリッジ信号（ＣＰＬＪＺ８０を
ホールドし、Ｄ　Ｍ　Ａ　Ｉｌｌ　’ｍを行なうときに
使用する。）（４）Ｙ４：ＣＰＵ停止ステー’ｌ　スＭ　号（５）Ｙ
５：外部割込み要求信号レベル７（６）Ｙ６　：外部割
込み要求信号レベル１（７）Ｙ７：外部割込み要求信号
レベル２（８）Ｙ８：外部割込み要求信号レベル３（９
）Ｙ９：外部割込み要求信号レベル４ドライバーＩＣ１
９は、ＣＡＰＳレジスタ１８からの出力データによって
、ＣＡＰＳロックステータスを表示するＬＥＤ２０の点
灯をかｊ御駆動する。

第４図に示すように、外部からのキーボードモード信号
３６によって、基−ホキ−ボードインタフエース信号を
出力するか、拡張キーボードインターフェース信号を出
力するかを切換える。つまり、キーボードモード信号３
６がＬＯＷの場合は、セレクタ３３．３４．３５によっ
て基本キーボードインタフェース信号が選択され、キー
ボードモード信号３６がＨＩＧＨの時はセレクタ３３．
３／１゜３５によって、拡張キーボードインタフェース
が選択される。

したがって、小規模システムにおいては、周辺回路素子
を使用することなしにキーボードマトリックスを直接接
続できる基本キーボードインタフェースモードを使用し
、大規模システムにおいては、周辺回路素子を多少付加
することによって、システム／割込み用コントロール／
ステータスラインも使用できる拡張キーボードインタフ
ェース規模システムの場合と同じである。このために、
同一の複合機能ＣＰＵを、小規模システムに使用できま
た大規模システムにも使用可能であるという利点を有し
ている。

第７図は、本発明の一実施例を示すブロック図であり、
拡張プリンタパラレルインタフェースを示すブロック図
である。

複合機能ＣＰＵ１０３は、プリンタデータレジスタ１０
４の他に、コント０−ルデータレジスタ１０５と、ステ
ータスボート回路１０６とを付加するものであり、これ
によって、オプションＩ１０インタフェースも接続でき
るものである。

第９図は、第７図に示す複合機能ＣＰＵ１０３内に設け
られた拡張プリンタインタフェース部を示１ブロック図
である。

第９図において、ＣＰＵ　（２８０）１２１と、プリン
タおよびオプションＩ１０用アドレスデコーダ１２２と
、プリンタデータストローブ信号を発生するＡＮＤゲー
ト１２３と、プリンタ１ントロールストローブ信号を発
生するＡＮＤゲート１２４と、プリンタステータススト
ローブ信号を発生するＡＮＤゲート１２５とを設けであ
る。

第１０図は、基本プリンタインタフェース（第８図に示
したインタフェース）１３３と、拡張プリンタインタフ
ェース（第９図に示したインタフェース）１３４とを切
換えるためのブロック図である。

各プリンタインタフェース１３３．１３４からのそれぞ
れの信号は、セレクタ１３６，１３７によって選択され
、複合機能ＣＰＵ１３１から出力される。なお、フリッ
プフロップ１３５は、セレクタ１３６．１３７による選
択情報を保持するものである。

次に、上記実施例の動作について説明する。

まず、第７図において、複合機能ＣＰＬＪ１０３は、デ
ータラインＤＡＴＡＯ〜ＤＡＴＡ７上に印字データを出
力し、プリンタデータストローブ信号を発生ずる。この
プリンタデータストローブ信号によって、印字データは
プリンタデータレジスタ１０４にセットされ、プリンタ
データコントロールデータを、データラインＤＡＴＡＯ
−ＤＡＴＡ７上に出力し、プリンタコントロールストロ
ーブ信号を発生する。

また、プリンタコントロールストローブ信号によって、
コントロールデータは制度コントロールデータレジスタ
１０５にセットされ、ストローブとして、プリンタに対
して出力される。プリンタは、ストローブ信号に従って
、プリンタデータラインＰＲＤＯ〜ＰＲＤ７上の印字デ
ータをピックアップする。

一方、印字データが受け取り可能か否かを示すステータ
スを、プリンタがプリンタビジー信号ライン上に出力す
る。

複合機能ＣＰＵ１０３は、プリンタステータスストロー
ブ信号を発生し、ステータスボート１０６とデータライ
ンＤＡＴＡＯ−ＤＡＴＡ７とを介して、プリンタからの
ビジーステータスを読み取ることができる。

なお、コントロールデータレジスタ１０５は、最大８ビ
ツトを備えることができ、そのうちの１ビツトはストロ
ーブ信号としてプリンタインタフ１−スに使用されるが
、他の７ビツトはオプションＩ１０インタフェース用］
ントロールに使用できる。

また、ステータスボート１０６の１ビツトは、プリンタ
ビジー信号としてプリンタインタフェースに使用される
が、他の７ビツトはオプションＩ１０インタフェースの
データまたはステータス入力ボートとして使用できる。

第９図は、拡張プリンタインタフェース部のブロック図
であり、各ストローブ信号の発生回路を示す図である。

第９図において、プリンタデータストローブ信号を発生
させる場合には、ＣＰＬＪ　（２８０）１２１は、アド
レスラインＡＤＲＯ〜ＡＤＲ７上に、Ｉ１０アドレス９
１Ｈ（Ｈは、ヘキサコードである）を出力し、ライＩ・
ストローブ信号と、Ｉ１０リクエスト信号とを出力する
。

Ｉ１０アドレスデコーダ１２２は、アドレスをデコード
し、Ｉ１０アドレス９１Ｈセレクト信号を発生する。Ａ
ＮＤゲート１２３は、Ｉ１０リクエスト信号の論理積を
とり、プリンタデータストローブ信号を発生する。プリ
ンタストローブ信号、プリンタステータスストローブ信
号も同様の手順によって発生させる。

第１０図に示すように、プリンタインタフェース選択情
報を保持するフリップフロップ１３５によって、基本プ
リンタインタフェース信号を使用するか、または拡張プ
リンタインタフェース信号を使用するかを切換えること
ができる。

すなわち、フリップフロップ１３５の出力であるプリン
タストローブモード信号がＬＯＷの場合は、セレクタ１
３６によって基本プリンタインタフェースのプリンタス
トローブ信号が選択および出力され、またセレクタ１３
７によって、プリンタビジー信号が選択されて、基本プ
リンタインタフェースに送られる。

一方、プリンタストローブモード信号がＨＩＧｌｌの場
合は、セレクタ１３６によって拡張プリンタインタフェ
ース１３４のプリンタコントロールストローブ信号が選
択および出力され、またセレクタ１３７によって、プリ
ンタステータスストローブ信号が選択および出力される
。

上記フリップフロップ１３５は、ＣＰＬＩ　（Ｚ８０）
１３１によって、セット／リセットが自由にコントロー
ルできる。

したがって、小規模システムにおいては、第１２図に示
すプリンタデータレジスタ１０４を付加するだけで、プ
リンタを接続できる基本プリンタインタフェースモード
を使用できる。

また、オプションＩ１０インタフェースが必要な大規模
システムにおいては、第７図に示すコント０−ルデータ
レジスタ１０５と、ステータスボート１０６とを付加す
ることによって、拡張プリンタインタフェースモードを
使用できるという利点を有する。

第１１図は、本発明の一実施例を示す図であり、複合機
能ＣＰＵの拡張機能を制御するレジスタおよびボートを
示すブロック図である。

第１２．１３図は、各レジスタおよびボートのフォーマ
ットと、各ビットの機能とを示す図である。

次に、第１１〜１３図に従って、複合機能ＣＰＵの拡張
機能を説明するとともに、その複合機能ＣＰＵに組み込
まれた周辺回路の制御手順について説明する。

ＣＰＵ　（２８０）２０１は、インターナルモードレジ
スタ２０７と、インターナルステータスボート２０８と
、割込みフントロールレジスタ２０９と、割込みステー
タスポート２１０とを有し、これらを用いて、拡張機能
および周辺回路をコントロールするものである。

ＣＰＬＩ　（２８０）２０１から出力されたアドレスラ
インＡＤＲＯ〜ＡＤＲ７のアドレス信号は、Ｉ１０アド
レスデコーダ２０２によってデコードされ、各レジスタ
／ボート２０７，２０８，２０９．２１０のセレクト信
号が出力される。

ＡＮＤゲート２０３〜２０６は、レジスタ／ボートスト
ローブ信号を発生し、各レジスタへデータライン上の出
力データをセットするか、あるいはステータスポートの
データをデータライン上に読み出づ。

第１２図は、第１１図に示したインターナルモードレジ
スタ２０７における各ビットの機能を示す図である。

ビット０　：　ＣＰＬＩ　（２８０）用のクロックジェ
ネレータ（゛丁６４９７）のＤＳ端子（ビット０用端子
）に入力され、スタートアップ時間を指定するビット。

ビット１　：　ＣＰＬＩ　（２８０）用のり０ツクジエ
ネレータ（Ｔ６４９７）のＭＳＩ端子（ビット１用端子
）に入力され、り０ツクの出力を停止するビット。

ビット２　：ＣＰＵ　（２８０）用のクロックジェネレ
ータ（Ｔ６４９７）のＭＳ２端子（ビット２用の端子）
に入力され、ストップモードを指定するビット。

ここで、上記りＯツクジェネレータ（Ｔ６４９７）は、
ＣＰＵ　（２８０）の′周辺回路の−・素子として、複
合機能ＣＰＵ２０１に組み込まれているものである。

ＣＰＬＩ　（２８０）２０１は、第１１図に示すインタ
ーナルステータスボート２０８から、ＬＳＩのＩＤナン
バーを読み取ることができる。ＣＰＵ（２８０）２０１
を使用した複合機能ＣＰＵでも、用途によって組み込む
周辺回路が異なるので、ＩＤナンバーを変えることによ
り、ソフトウェアに対して、複合機能ＣＰＵの種類を知
らせることがねできる。すな紘ち、ＬＳＩの使用を変えたときに（パー
ジコナップしたときに）、ＩＤナンバを変え、そのＬＳ
Ｉの使用を確実に識別できるようにする。

ビット３ニブリンタインタフエースを拡張モードに指定
するビット。

これは、第１０図で説明したプリンタインタフェースフ
リップ７０ツブ１３５に対応するものである。

ビット４：メモリインタフェースのモードをＳＲＡＭ−
８Ｋに指定するビット。

このビットによって、ＳＲＡＭ−２Ｋを使用するか、ま
たはＳＲＡＭ−８Ｋを使用するかを選択する。

第１３図は、第１１図に示した割込みコントロールレジ
スタ２０９における各ビットの機能と、同訓込みステー
タスポート２１０における各ピッ１−の機能とを示す図
である。

ＣＰＵ　（Ｚｏｏ）２０１は、ＩＮＴ割込み端子を１個
しか備えていないので、周辺回路によって、８レベルま
で割込み要求信号を拡張する。すなわち、第１１図に示
す割込みコントロールレジスタ２０９は、拡張割込み要
求信号のイネーブル／ディスエーブルを制御し、一方、
割込みステータスポート２１０によって、ＣＰＵ　（２
８０）２０１は、どの拡張割込み要求が発生したかをチ
ェックすることができる。

なお、ビット５はプリンタインタフェース用割込みステ
ータス、ビット６はキーボードインタフェース用割込み
ステータスである。

ｌＮＴ１〜ＩＮＴ４．ＩＮＴ７は、複合機能ＣＰＵの外
部からの割込み要求であり、キーボードインタフェース
が拡張モードで使用される場合に有効となるものである
。

すなわち、割込みステータスボートは、各ビットが「１
」になったときにのみ、それぞれの割込みが可能になり
、割込みコントロールレジスタは、各ビットが「１」に
なったときにのみ、それぞれの割込みが禁止される。

つまり、電源を入れた直後は、割込みステータスポート
の各ビットが「０」になり、割込みが不可能である。ま
たそのときに、割込みコントロールレジスタの各ビット
も「０」になり、割込み禁止ができない。その後、割込
みをさけたければ、プログラムに応じてステータスポー
トの各ビットを「１」にし、割込み禁止をさせたければ
、プログラムに応じてコントロールレジスタの各ビット
を「１」にすればよい。

上記実施例は、信号のビン状態またはＣＰＵの内部状態
を見る割込み要求のボートと、その割込みを禁止または
イネーブルするビットとを備えた設けてもよい。

［発明の効果１本発明は、キーボードマトリックスとＬＥＤドライバＩ
Ｃとを複合機能ＣＰＵに接続する場合に、極力ビンの本
数を減少させることができ、これによって、別の機能を
有するビンを増設することができるという効果を有する
。

本発明は、また、プリンタデータレジスタを付加するこ
とによって、複合機能ＣＰＵにプリンタを接続する場合
に、制限されたピン数の下で、複合ＩＩ能ＣＰＵ（？）
ＩＩ能を更に増加させることができるという効果を有す
る。

本発明は、さらに、複合機能ＣＰＵの機能を更に拡張す
ることができるという効果を有する。

【図面の簡単な説明】

第１図は従来の複合機能ＣＰＵおよびキーボードを示す
ものであり、特にその基本キーボードインタフェース回
路を示すブロック図、第２図は本発明の一実施例を示す
図であり、拡張キーボードインタフェースを示すブロッ
ク図、第３図は上記実施例のタイムチャート、第４図は
基本キーボードインタフェース機能、または拡張キーボ
ードインタフェース機能を選択するブロック図、第５図
は基本モードまたは拡張モードにおける端子の機能を示
す図表、第６図は従来のプリンタパラレルインタフェー
スを示すブロック図、第７図は本発明の一実施例を示す
ブロック図であり、拡張プリンタパラレルインタフェー
スを示すブロック図、第８図は第６図に示すプリンタパ
ラレルインタフェースを詳細に示すブロック図、第９図
は第７図に示す複合機能ＣＰＵ内に設けられた拡張プリ
ンタインタフエース部を示すブロック図、第１０図は基
本プリンタインタフェース（第８図に示したインタフェ
ース）と、拡張プリンタインタフェース（第９図に示し
たインタフェース）とを切換えるためのブロック図、第
１１図は本発明の一実施例を示す図であり、複合機能Ｃ
ＰＵの拡張機能を制御するレジスタおよびボートを示す
ブロック図、第１２図はインターナルモードレジスタ、
インタナルステータスポートのフォーマットと各ビット
の機能とを示す図、１３図は割込みステータスポートと
割込みコントロールレジスタのフォーマツ１へと各ビッ
トの機能とを示す図である。１．１１，１０１，１０３，１２１，１３１゜２０１・
・・複合機４１ＣＰＬＩ、１３・・・パラレルインタフ
ェース、１５・・・キーボードスキャンタ・イミングコ
ントロール回路、２３・・・キーボードマトリックス、
２４・・・キーボードストローブ信号、２４ａ・・・イ
ンターナルバススイッチ信号、２５・・・キーボードマ
トリックス禁止信号、３１・・・基本キーボードインタ
フェース、３２・・・拡張キーボードインタフエース、
３３．３４．３５・・・セレクタ、３６・・・キーボー
ドモード信号、１０４・・・プリンタデータレジスタ、
１０５・・・コントロールデータレジスタ、１０６・・
・ステータスボート回路、１３２・・・プリンタデータ
ストローブ、１３３・・・基本プリンタインタフェース
、１３４・・・拡張プリンタインタフェース、１３５・
・・フリップ７０ツブ、１３６，１３７・・・セレクタ
、２０７・・・インターナルモードレジスタ、２０８・
・・インターナルステータスポート、２０９・・・割込
みコントロールレジスタ、２１０・・・割込みステータ
スボート。特許出願人　株式会社アスギー第３図の係号第４図 ”’−１１第６図第７図類２図絹ＷＬする〔Ｊｋ二東侵出〕第Ｂ図

Claims

【特許請求の範囲】

（１）入力信号のレベル状態または複合機能ＣＰＵの内
部状態を見る割込要求のボートと、前記割込要求を禁止
またはイネーブルするビットとを備えたレジスタを有す
ることを特徴とするＣＰＵの割込制御装置。〈２、特許請求の範囲第１項において、ＣＰＵとこのＣ
ＰＵの周辺回路とを含む複合機能ＣＰＵの内部に、前記
レジスタを有することを特徴とするＣＰＵの割込制御装
置。