DE69626929T2

DE69626929T2 - Bidirektionale parallelschnittstelle

Info

Publication number: DE69626929T2
Application number: DE69626929T
Authority: DE
Inventors: E. Ballachino; A. Colgan; Franco Iacobelli
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1995-05-26
Filing date: 1996-05-16
Publication date: 2003-10-30
Anticipated expiration: 2016-05-17
Also published as: EP1225514A3; US5710939A; EP1225514A2; EP0772831B1; WO1996037850A1; DE69626929D1; KR970705088A; EP0772831A1; EP1223515A2; EP1223515A3; KR100403404B1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft bidirektionale parallele Signalschnittstellen und insbesondere bidirektionale parallele Signalschnittstellen zwischen einem Computer und einem externen Peripheriegerät.

2. Beschreibung des Standes der Technik

Eine Anzahl von Signalschnittstellen zur Verwendung zwischen einem Computer und einem externen Peripheriegerät sind auf dem Fachgebiet gut bekannt. Eine solche Schnittstelle ist eine bidirektionale parallele Signalschnittstelle für Personalcomputer, für die ein Industriestandard entwickelt und übernommen wurde. Ein solcher Standard ist als Standard IEEE 1284, datiert auf den 2. Dezember 1994, bekannt.
Obwohl der Standard IEEE 1284 für einen bidirektionalen parallelen Anschluss in der Industrie umfangreich verwendet wird, weist er trotzdem eine Anzahl von Nachteilen auf, die hauptsächlich die Steuerung der Datenübertragungsrate zwischen dem Computer und dem Peripheriegerät, die Anfälligkeit der Schnittstelle für eine Störung von Rauschen, und die selektive Unterbrechung von andauernden Datenübertragungen betreffen. Folglich wäre es erwünscht, eine verbesserte bidirektionale parallele Signalschnittstelle zu haben, um solche Probleme anzugehen.
EP 0367284 beschreibt einen umkonfigurierbaren Anschluss, der selektiv eine Schnittstelle zwischen einem Computer und irgendeinem von mehreren Ausgabegeräten vorsieht, die unterschiedliche Schnittstellenanordnungen erfordern.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß der Erfindung wird eine Vorrichtung mit einer bidirektionalen parallelen Signalschnittstelle zum Koppeln mit und Vorsehen einer parallelen Datenschnittstelle zwischen einem Computer und einem für diesen externen Peripheriegerät bereitgestellt, wobei der Computer in einer Vielzahl von Betriebsarten arbeitet, einschließlich einer Hauptrechner-Betriebsart, in der Daten vom Computer zum Peripheriegerät übertragen werden, und einer Nebenrechner- Betriebsart, in der Daten vom Peripheriegerät zum Computer übertragen werden, wobei die parallele Signalschnittstelle umfasst: eine Schnittstellenschaltung mit einer Vielzahl von Registern zum Koppeln mit einem Computer und Übertragen einer Vielzahl von Befehlen und einer ersten Vielzahl von Daten zu diesem und von diesem, wobei die Vielzahl von Registern zum Empfangen, Speichern und Ausgeben der Vielzahl von Befehlen dienen, eine Speicherschaltung, die mit der Schnittstellenschaltung gekoppelt ist, zum Koppeln mit einem Peripheriegerät und zum Übertragen einer zweiten und einer dritten Vielzahl von Daten zu diesem und von diesem; eine Hauptrechner-Betriebsart-Steuereinheit, die mit der Schnittstellenschaltung und mit der Speicherschaltung gekoppelt ist, zum Empfangen eines ersten Teils der Vielzahl von Befehlen, die von der Vielzahl von Registern ausgegeben werden, und gemäß diesen Steuern der Übertragung der zweiten Vielzahl von Daten von der Speicherschaltung zum Peripheriegerät und zum Koppeln mit dem Peripheriegerät und Übertragen einer ersten Vielzahl von Steuersignalen zu diesem und von diesem; und eine Nebenrechner-Betriebsart-Steuereinheit, die mit der Schnittstellenschaltung und der Speicherschaltung gekoppelt ist, zum Empfangen eines zweiten Teils der Vielzahl von Befehlen, die von der Vielzahl von Registern ausgegeben werden, und gemäß diesen Steuern der Übertragung der dritten Vielzahl von Daten vom Peripheriegerät zur Speicherschaltung und zum Koppeln mit dem Peripheriegerät und Übertragen einer zweiten Vielzahl von Steuersignalen zu diesem und von diesem; dadurch gekennzeichnet, dass die Übertragung der zweiten und der dritten Vielzahl von Daten zwischen der Speicherschaltung und dem Peripheriegerät gemäß einer Vielzahl von Datenübertragungsraten erfolgt, und wobei die Vielzahl von Datenübertragungsraten von der Hauptrechner- und der Nebenrechner-Betriebsart- Steuereinheit gemäß der Vielzahl von Befehlen von der Vielzahl von Registern gesteuert werden.
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird die Übertragung der zweiten und der dritten Vielzahl von Daten zwischen der Speicherschaltung und dem Peripheriegerät gemäß einer ersten und einer zweiten Datenübertragungsrate durchgeführt und die erste und die zweite Datenübertragungsrate werden von der Hauptrechner- und der Nebenrechner-Betriebsart-Steuereinheit gemäß der Vielzahl von Befehlen von der Vielzahl von Registern gesteuert.
Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung reagiert die Übertragung der ersten Vielzahl von Steuersignalen durch die Hauptrechner-Betriebsart- Steuereinheit auf einen ersten Teil der ersten Vielzahl von Steuersignalen und die Übertragung der zweiten Vielzahl von Steuersignalen durch die Nebenrechner-Betriebsart- Steuereinheit reagiert auf einen zweiten Teil der zweiten Vielzahl von Steuersignalen und die Reaktionsfähigkeit der Hauptrechner-Betriebsart-Steuereinheit und die Reaktionsfähigkeit der Nebenrechner-Betriebsart- Steuereinheit sind gemäß dem ersten bzw. dem zweiten Teil der Vielzahl von Befehlen steuerbar.
Gemäß noch einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird die Übertragung der zweiten Vielzahl von Daten von der Speicherschaltung zum Peripheriegerät von der Hauptrechner-Betriebsart- Steuereinheit gemäß dem ersten Teil der Vielzahl von Befehlen angehalten.
Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung werden bei Betrachtung der folgenden ausführlichen Beschreibung der Erfindung und der zugehörigen Zeichnungen verstanden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein funktionales Blockdiagramm einer integrierten Schaltung (IC), die zur Verwendung mit einer erfindungsgemäßen bidirektionalen parallelen Signalschnittstelle geeignet ist und diese verkörpert.
Fig. 2 ist ein funktionales Blockdiagramm, das die Eingangs- und Ausgangssignale der bidirektionalen parallelen Signalschnittstelle von Fig. 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung identifiziert und die Verbindungen solcher Signale innerhalb der IC von Fig. 1 darstellt.
Fig. 3 ist ein funktionales Blockdiagramm der bidirektionalen parallelen Signalschnittstelle von Fig. 2.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Mit Bezug auf Fig. 1 umfasst eine IC 10, in der eine erfindungsgemäße bidirektionale parallele Signalschnittstelle 100 implementiert wurde, eine Anzahl von zusätzlichen Funktionen, die in diese integriert sind, einschließlich eines Mikroprozessors (CPU) 12, einer DMA- Steuereinheit 14 und einer programmierbaren Unterbrechungssteuereinheit 16, die alle mit der bidirektionalen parallelen Signalschnittstelle 100 über einen internen peripheren Bus 18 in Verbindung stehen.
Mit Bezug auf Fig. 2 sehen die Eingangs- und Ausgangssignale der bidirektionalen parallelen Signalschnittstelle 100 von Fig. 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung einen Austausch von Signalen (z. B. Adressen, Daten, Unterbrechungen etc.) über den internen peripheren Bus 18 mit der CPU 12, der DMA-Steuereinheit 14, der programmierbaren Unterbrechungssteuereinheit 16 und einem gewissen Speicher 20, der innerhalb der IC 10 resident ist, vor. Die bidirektionale parallele Signalschnittstelle 100 tauscht ferner gewisse zusätzliche Signale 22 mit der DMA- Steuereinheit 14 aus und liefert gewisse Unterbrechungssignale 24 zur programmierbaren Unterbrechungssteuereinheit 16.
Mit Bezug auf Fig. 3 umfasst die bidirektionale parallele Signalschnittstelle 100 von Fig. 2 eine gewisse Schnittstellenlogik 102, einen Satz 104 von Steuerregistern, einen Durchlauf- (FIFO) Speicher 106, eine Hauptrechner-Zustandsmaschine 108 und eine Nebenrechner- Zustandsmaschine 110 und eine Eingabe/Ausgabe-Schnittstelle 112 (z. B. einen elektrischen Verbindungsstecker in Übereinstimmung mit dem vorstehend erwähnten Standard IEEE 1284), die alle zusammenwirken, um parallele Datenübertragungen zwischen der Hauptrechner-CPU 12 (über den internen peripheren Bus 18) und einem externen Peripheriegerät (nicht dargestellt) vorzusehen. Die Datenübertragungen und der Dialogverkehr zwischen diesen Elementen 102, 104, 106, 108, 110, 112 können folgendermaßen beschrieben werden.
Die bidirektionale parallele Signalschnittstelle 100 ist ein multifunktionaler paralleler 8-Bit-Anschluss, der mit dem Standard IEEE 1284 für parallele Anschlüsse kompatibel ist. Der Betrieb des parallelen Anschlusses 100 wird durch den Inhalt der E/A-Steuerregister 104 des parallelen Anschlusses gesteuert. Der Anschluss 100 kann in einer von sechs Betriebsarten arbeiten: (1) einer Betriebsart für einen parallelen Standard-Anschluss (Centronics-kompatibel mit einem unidirektionalen Datenanschluss); (2) einer PS/2- kompatiblen Betriebsart (dasselbe wie kompatible Betriebsart, aber mit bidirektionalen E/A-Leitungen); (3) einer Betriebsart eines parallelen Anschlusses mit FIFO, die einen FIFO und Zustandsmaschinen zum Behandeln von Quittungssignalen hinzufügt; (4) der Betriebsart des vollen Anschlusses mit erweiterten Fähigkeiten (ECP) mit Zustandsmaschinen, die für Protokoll und Quittungsaustausch verwendet werden; (5) einer Konfigurationsbetriebsart, die einen Zugriff auf spezielle Konfigurationsregister ermöglicht, die die Hardwareimplementierung von Unterbrechungen (Pegel gegen Flanke) und die Steuerung von IRQ-Signalen und die Auswahl von DNA-Kanälen definieren (nur ECP-Betriebsart und Betriebsart des parallelen Anschlusses mit FIFO); und (6) einer Testbetriebsart, die den Inhalt der internen FIFOs über ein TFIFO-Register, das normale FIFO-Füllen/Leeren-Steuerzyklen umgeht, zugänglich macht.
Die Leistung des Anschlusses 100 wird durch die ausgewählte Betriebsart festgelegt. Die Standard- oder Centronics- kompatible Betriebsart und die PS/2-Betriebsart unterstützen Datenübertragungen im Bereich von 60-150 kBytes/Sekunde. Diese sind durch die Software begrenzte Betriebsarten, bei denen typischerweise die CPU auf eine Unterbrechung bei jedem gesandten oder empfangenen Datenbyte reagieren muss.
Die Betriebsart des parallelen Anschlusses mit FIFO verbessert die Leistung durch Begrenzen der Unterbrechung für die CPU 12 auf eine alle 8-16 Bytes. Die Daten werden im chipinternen 16-Byte-FIFO-Speicher 106 gespeichert und Quittungssignale verständigen die CPU 12 nur, wenn der Puffer 106 voll ist. Außerdem kann ein DMA-Zugriff verwendet werden, um direkt auf die FIFO-Puffer 106 zuzugreifen, was ferner den Aufwand der CPU 12 verringert.
Die volle ECP-Betriebsart ist auch eine Hochleistungsbetriebsart. Sie verwendet den internen FIFO- Speicher 106 und eine Zustandsmaschinenlogik 108, 110, um die Übertragung von Daten unter Verwendung der DMA- Steuereinheit 14 für Hochgeschwindigkeits- Datenübertragungsraten mit minimalem Eingriff der CPU 12 zu ermöglichen. Die ECP-Betriebsart verwendet einen asynchronen Quittungsaustausch, der ermöglicht, dass die Geräte so schnell oder langsam wie erforderlich arbeiten. Die Zeitsteuerspezifikation der ECP-Betriebsart ist dazu ausgelegt, eine Übertragungsrate von 2 MByte/Sekunde über ein 15-Fuß-Kabel zu ermöglichen. Ein kürzeres Kabel führt zu einer höheren Bandbreite. Ein längeres Kabel verlangsamt die Übertragung, aber in einer zerstörungsfreien Art. Der parallele Anschluss 100 kann sowohl Hauptrechner- als auch Nebenrechner-Betriebsarten unterstützen, was den parallelen Anschluss 100 zu einer vielseitigen E/A-Steuereinheit macht.
Die bidirektionale parallele Signalschnittstelle 100 kann als Schnittstelle zwischen einer Hauptrechner-CPU 12 und einem Verbindungsstecker 112 eines parallelen Anschlusses arbeiten, wie es für eine PC-Anwendung der Fall sein könnte (Hauptrechnerfunktion). Dieser Anschluss 100 kann auch als Schnittstelle zwischen einem Verbindungsstecker 112 eines parallelen Anschlusses und einer peripheren CPU arbeiten, wie es bei einem Drucker der Fall wäre (Nebenrechnerfunktion). Diese zwei Betriebsarten werden hierin als Hauptrechner-Betriebsart und Nebenrechner- Betriebsart bezeichnet.
Die Richtung der Übertragung wird bezüglich des Flusses der Daten über das Kabel des parallelen Anschlusses bezeichnet. Die Vorwärtsrichtung bezieht sich auf Übertragungen, bei denen die Daten vom Hauptrechner zum Nebenrechner fließen, während sich Rückwärtsrichtung auf Übertragungen bezieht, bei denen die Daten vom Nebenrechner zum Hauptrechner fließen. Man beachte, dass für den ECP-Anschluss sowohl die Hauptrechner-Vorwärtsrichtung als auch die Nebenrechner- Rückwärtsrichtung Datenstifte des parallelen Anschlusses aufweisen, die von diesem Block angesteuert werden.
Die ECP-Betriebsart implementiert auch ein einfaches Datenkomprimierungsschema von 128 : 1. Einzelbyte- Lauflängencodierung (RLE) komprimiert Folgen von identischen Bytes. Wenn ein Lauflängenzählwert empfangen wird, wird das anschließende Datenbyte die festgelegte Anzahl von Malen reproduziert. Die ECP-Betriebsart unterstützt auch ein Kanaladressierungsschema, das 128 Kanaladressen vorsieht. Die Kanaladressen können dynamisch verändert werden und die Vorgabeadresse ist Null.
Der parallele Anschluss sieht 17 obligatorische und zwei wahlweise Signalleitungen vor. Die 17 obligatorischen Signalleitungen können in drei Sätze unterteilt werden: acht für Daten, fünf für den Zustand und vier zur Steuerung. Die Datenleitungen werden als einzelner E/A- Anschluss (Datenregister) geschrieben oder gelesen ebenso wie die Zustandsleitungen (Vorrichtungszustandsregister) und die Steuerleitungen (Gerätesteuerregister). Jedes Register weist eine separate E/A-Adressenstelle auf, auf die durch eine Kombination einer Basis-E/A- Abbildungsadresse (0278h, 0378h oder 03BCh) plus einen Versatzwert zugegriffen wird.
Da der parallele Anschluss mehrere Funktionen aufweist, wurden einige Einrichtungs- und Steuerregister zu den Standard-Daten- , -Zustands- und -Steuerregistern hinzugefügt (nachstehend genauer erörtert). Diese umfassen fünf Einrichtungsregister; das erweiterte Steuerregister (ECR), das die Betriebsart festlegt und Unterbrechungs- und DMA-Operationen steuert; und zwei Konfigurationsregister, die die Steuerung von IRQ- und DMA-Signalen steuern. Diese Register und ihre Adressen sind in der Tabelle auf der nächsten Seite definiert.
Der parallele Anschluss umfasst auch einen 16-Byte-FIFO, der für beide Richtungen konfiguriert werden kann, Befehl/Daten-FIFO-Kennzeichen (eines pro Byte), eine FIFO- Schwellenunterbrechung für beide Richtungen, FIFO-Leer- und -Voll-Zustandsbits, automatische Erzeugung von Strobe- Signalen (durch Hardware), um den FIFO zu füllen oder zu leeren, Übertragung von Befehlen und Daten, und eine Lauflängencodierungs- (RLE) Dekomprimierung, wie später in diesem Kapitel erläutert. Wie die Daten-, Zustands- und Steuerregister weist der FIFO sein eigenes Register im ECP- Steuerblock auf, auf das durch die Basisadresse und einen Versatz zugegriffen wird. Da jedoch der FIFO in verschiedenen Betriebsarten verwendet werden kann, gibt es verschiedene Registernamen für jede Art FIFO-Zugriff.
Die AFIFO-, CFIFO-, DFIFO- und TFIFO-Register greifen auf denselben FIFO zu. Auf den FIFO wird mit Basis +000h oder Basis +400 h in Abhängigkeit von dem Betriebsartenfeld des ECR (Bits 7-5) und dem Richtungsbit (Bit 5) im DCR zugegriffen. Auf den FIFO kann durch Hauptrechner-DMA- Zyklen sowie Hauptrechner-Anschluss-E/A- (PIO) Zyklen zugegriffen werden.
Wenn der DMA konfiguriert und aktiviert ist (Bit 3 des ECR ist 1 und Bit 2 des ECR ist 0), gibt der ECP automatisch (durch die Hardware) DMA-Aufforderungen aus, um den FIFO zu füllen (in der Hauptrechner-Vorwärtsbetriebsart (Bit 5 des DCR ist 0) oder in der Nebenrechner-Rückwärtsbetriebsart (Bit 5 des DCR ist 1)) oder um den FIFO zu leeren (in der Hauptrechner-Rückwärtsbetriebsart (Bit 5 des DCR ist 1) oder in der Nebenrechner-Vorwärtsbetriebsart (Bit 5 des DCR ist 0)). Alle DMA-Übertragungen geschehen zu oder von diesen Registern. Der parallele Anschluss stoppt, den DMA anzufordern, wenn während eines ECP-DMA-Zyklus ein Endzahl (TC) erfasst wird.
Das Schreiben in einen vollen FIFO und das Lesen aus einem leeren FIFO werden ignoriert. Die geschriebenen Daten gehen verloren und die gelesenen Daten sind undefiniert. Die FIFO-Leer- und -Voll-Zustandsbits werden von solchen Zugriffen nicht beeinflusst.
Der parallele Anschluss arbeitet in verschiedenen Phasen, die sich von einer Phase zu einer anderen auf der Basis des Zustands der Bits in den Einrichtungs- und Steuerregistern ändern. Alle Betriebsarten beginnen mit der Kompatibilitätsbetriebsart. In dieser Betriebsart befindet sich der parallele Anschluss in der Centronics-kompatiblen Betriebsart und führt Übertragungen von Daten vom Hauptrechner zum Drucker durch. Der parallele Anschluss beginnt eine Verhandlungsphase von der kompatiblen Betriebsart. Die Verhandlungsphase beginnt damit, dass der Hauptrechner eine Quittungsaustauschsequenz mit dem angeschlossenen Peripheriegerät einleitet, um das höchste Niveau an Kompatibilität, das unterstützt werden kann, zu ermitteln.
Nach einer erfolgreichen Verhandlung tritt der parallele Anschluss in die Einrichtungsphase ein und konfiguriert seine Betriebsmittel, um das entsprechende Niveau zu unterstützen. Wenn beispielsweise nach der Einrichtung der parallele Anschluss in der ECP-Betriebsart konfiguriert ist, tritt der parallele Anschluss in die Vorwärtsphase ein und die Datenübertragungen beginnen. In der Vorwärtsphase kann der parallele Anschluss von Vorwärts auf Rückwärts umschalten, was bidirektionale Übertragungen ermöglicht. Eine Beendungsphase beendet die ECP-Betriebsart-Übertragung und der Anschluss kehrt in die kompatible Betriebsart zurück. (Diese Prozedur ist im vorstehend erwähnten Standard IEEE P1284 vollständig dokumentiert.)
Die nachstehende Tabelle 1 identifiziert die Steuerregister 104 in der bidirektionalen parallelen Signalschnittstelle 100. TABELLE 1: ECP-REGISTER
Einige Register sind nicht in allen. Betriebsarten zugänglich oder auf diese kann nur in einer Richtung zugegriffen werden. Der Zugriff auf ein nicht-zugängliches Register hat keine Wirkung: Gelesene Daten sind undefiniert, geschriebene Daten werden ignoriert und der FIFO aktualisiert nicht. Die Softwareoperation ist im Abschnitt 3 eines Dokuments mit dem Titel "Extended Capabilities Port Protocol and ISA Interface Standard" detailliert beschrieben. Die Funktionen, die zum Einrichten des ECP-Blocks vor den normalen Operationen erforderlich sind, sind jedoch nicht angegeben. Einrichtungsfunktionen, die für diesen Block erforderlich sind, werden aus der folgenden Erörterung abgeleitet: (1) Die Software muss den ECP-Block unter Verwendung der Einrichtungsregister vor dem Aktivieren einrichten; (2) Nach der ECP-Einrichtung sollte die Software den ECP-Block unter Verwendung des Einrichtungsregisters, Versatz 0, Bit 0 = 0, aktivieren; (3) Wenn der ECP-Block aktiviert ist und die Software die Betriebsarten umschalten will, sollte sie nur über die Betriebsart des parallelen Standard-Anschlusses oder die PS/2-Betriebsart umschalten (ECR-Bits 7-5 = 000 oder 001) (4) Wenn der ECP-Block aktiviert ist, sollte die Software die Richtung nur in der PS/2-Betriebsart oder in der Ruhephase in der ECP-Betriebsart ändern (ECR-Bits 7-5 = 001); (5) Die Software sollte von der FIFO-Betriebsart des parallelen Anschlusses (ECR-Bits 7-5 = 010) oder der ECP- Betriebsart (ECR-Bits 7-5 = 011) zur Betriebsart des parallelen Standard-Anschlusses oder zur PS/2-Betriebsart (000 oder 001) nur umschalten, wenn der FIFO leer ist; (6) Die Benutzersoftware sollte in die ECP-Betriebsart umschalten, wenn die Bits 0 und 1 des DCR 0 sind (Das Signal und das Signal werden von der ECP-Hardware und -Software gesteuert, wenn diese Bits auf 0 gesetzt sind); (7) Die Benutzersoftware sollte in die FIFO- Betriebsart des parallelen Anschlusses umschalten, wenn nur das Bit 0 des DCR 0 ist (Dies bringt die Steuerung des Signals unter die Steuerung der ECP-Hardware und -Software. Die FIFO-Betriebsart des parallelen Anschlusses dient nur für Vorwärtsübertragungen); und (8) Die Software sollte den ECP-Anschluss nur deaktivieren, wenn sie sich in der Betriebsart des parallelen Standard-Anschlusses oder in der PS/2-Betriebsart befindet.
In der Hauptrechner-Betriebsart kann die Software von der ECP-Betriebsart-Rückwärtsrichtung in die Betriebsart des parallelen Standard-Anschlusses oder die PS/2-Betriebsart umschalten, wenn ein andauernder ECP-Zyklus vorhanden ist. In diesem Fall wird der Lesezyklus durch Deaktivieren von abgebrochen. Der FIFO wird zurückgesetzt (leer) und eine potentielle Datenkomprimierung (RLE) wird automatisch beendet, da die neue Betriebsart die Betriebsart des parallelen Standard-Anschlusses oder die PS/2-Betriebsart ist. Dies sollte jedoch sorgfältig durchgeführt werden, da ein Wechsel von Rückwärts-ECP-Übertragungen zur Betriebsart des parallelen Standard-Anschlusses einen Konflikt auf den Datenleitungen des parallelen Anschlusses verursachen kann.
Drossel- (Datenrate) Steuerung (über die maximale DMA- Bündelgröße und DRQ-Deaktivierung implementiert). In einer auf ISA basierenden Implementierung ist die ECP-Bandbreite mehr als das, was der ISA-8-Bit-DMA bearbeiten kann. Ohne Mittel zur Steuerung der ECP-Datenrate würde der ISA-Bus daher durch den ECP-DMA monopolisiert werden.
Filtern auf ACK und BUSY sowie STB/ und AFD. Wenn Datenübertragungen mit hoher Geschwindigkeit in der ECP- Betriebsart stattfinden, besteht eine Zunahme der Empfindlichkeit gegen Räuschen und Nebensprechen im Kabel. Wenn das Kabel nicht mit IEEE1284 kompatibel ist, kann die Fehlerrate unannehmbare Niveaus erreichen.
Pegelunterbrechungen: Wenn mehrere Quellen von Unterbrechungen aktiviert sind, können Unterbrechungen ausgelassen werden, wenn eine Impulsbetriebsart verwendet wird. Pegelbetriebsart-Unterbrechungen sind die Lösung für dieses Problem. Außerdem ist die Pegelunterbrechungsunterstützung in nicht auf PC bezogenen Anwendungen erforderlich.

REGISTER, DIE NICHT IM ISA-IMPLEMENTIERUNGSSTANDARD ENTHALTEN SIND

1. Indexregister: Die Adresse für dieses Register ist: Basisadresse + 403.
2. Einrichtungsregister: Die Adresse für dieses Register ist: Basisadresse + 404.
3. Einrichtungsregisterbasis, Versatz 0: Das erste Register bei Versatz 0 ist folgendermaßen. Nach Zurücksetzen wird GL_IEN auf 1 gesetzt, alle anderen Bits werden auf 0 gesetzt.
GL_IEN Aktivierung von globaler Unterbrechung. Dieses Bit wird als Kennzeichnung für alle anderen Unterbrechungsaktivierungsbits verwendet. Es muss auf 1 gesetzt werden, damit Unterbrechungen erzeugt werden.
E_TOUT_IEN Zeitablaufunterbrechungsaktivierung während EPP, nur Hauptrechner-Betriebsart. Dieses Bit ist reserviert.
INIT_IEN INIT/-Signal-Unterbrechungsaktivierung. Nur in der Nebenrechner-Betriebsart verwendet. Wenn es auf 1 gesetzt ist, erzeugt eine fallende Flanke auf der INIT/-Signalleitung eine Unterbrechung.
ACKF_AFD_IEN ACK/AFD-Unterbrechungsaktivierung. Wenn es auf 1 gesetzt ist, erzeugt irgendein Übergang auf der AFD/-Signalleitung eine Unterbrechung. Zum Unterstützen von Byte/Halbbyte-Betriebsarten verwendet. Hauptrechnerbetriebsart: Aktivierung der Unterbrechung bei fallender ACK-Flanke. Nebenrechner-Betriebsart: Aktivierung der Unterbrechung bei einer beliebigen Flanke von AFD.
GL_IEN Globale Unterbrechungsaktivierung. Dieses Bit wird als Kennzeichnung für alle anderen Unterbrechungsaktivierungsbits verwendet. Es muss auf 1 gesetzt werden, damit Unterbrechungen erzeugt werden.
REG_LIV DCR- und DSR-Register aktiv, in aktuellen Spezifikationen DCR_RG genannt. Wenn es auf 1 gesetzt ist, werden Schnittstellenausgangssignale ungeachtet der ausgewählten Betriebsart aktiv zurückgelesen.
NEG_MD Verhandlungsbetriebsart, dieselbe wie in aktuellen Spezifikationen.
FRC_BSY Erzwingen von BUSY, dasselbe wie in aktuellen Spezifikationen.
4. Einrichtungsregisterbasis, Versatz 1: Dies ist das zweite Register bei Versatz 1 und ist wie folgt. Bei Rücksetzen werden alle Bits auf 0 gesetzt.
LVL_EDG Pegel/Flanken-Unterbrechung. Wenn es auf 0 gesetzt ist, wird eine Impulsunterbrechung ausgewählt. Wenn eine Pegelunterbrechung ausgewählt ist, wird das Bit 2 des ECR NICHT von der Hardware gesetzt, wenn ein DMA-TC auftritt oder eine Schwelle FIFO leer/voll erreicht wird.
INT_POL Unterbrechungspolarität. Wenn es auf 0 gesetzt ist, wird ein auf einen niedrigen Pegel gehender Impuls oder eine Unterbrechung mit niedrigem Pegel ausgewählt.
HSR_SL Hauptrechner/Nebenrechner-Betriebsartauswahl, dasselbe wie in aktuellen Spezifikationen. Wenn es auf 0 gesetzt ist, ist die Hauptrechner- Betriebsart ausgewählt.
PW_2,0 Impulsbreite. Diese Bits definieren die Impulsbreite von STB/ oder ACK/, wenn die FIFO- Betriebsart ausgewählt ist.
5. Einrichtungsregisterbasis, Versatz 2: Dies ist das dritte Register bei Versatz 2 und ist folgendermaßen. Die Bits in diesem Register werden in einem globalen Register außerhalb des 1284-Moduls implementiert. Dies ist der Fall für einen SIO mit mehreren Modulen. Dies ist erforderlich, um die Leistungsverwaltungsaufgabe zu vereinfachen. Beim Rücksetzen werden alle Bits auf 0 gesetzt.
ENABLE Wenn dieses Bit 0 ist, ist der 1284-Anschluss deaktiviert. In den vorliegenden Spezifikationen wird dieses Bit DISABLE genannt und weist die entgegengesetzte Polarität auf. Im Fall eines SIO kann die Modulleistung abgeschaltet werden, wenn dieses Bit 0 ist.
N_PWR Wenn dieses Bit 0 ist, befindet sich der 1284- Anschluss in der leistungsarmen Betriebsart. Die kompatible oder erweiterte Betriebsart wird erzwungen (Bits 6 und 7 des ECR werden auf 0 gebracht). ECP- und EPP-Zustandsmaschinentakte werden gestoppt. Jeglicher CPU-Zugriff auf die EPP- Register wird ignoriert und regulär beendet, die EPP-Strobe-Signale werden nicht erzeugt. ECP- Unterbrechungen (fallende FAULT-Flanke und FIFO/DMA-Endzahl) und EPP-Zeitablaufunterbrechung werden gelöscht und ausgeblendet. Unterbrechung bei steigender ACK/-Flanke in der Hauptrechner- Betriebsart oder Unterbrechung bei steigender STB/- Flanke in der Nebenrechner-Betriebsart wird unterstützt. Unterbrechung bei fallender ACK/- Flanke in der Hauptrechner-Betriebsart oder Unterbrechung bei steigender/fallender AFD/-Flanke kann unterstützt werden oder nicht (in Abhängigkeit von der Komplexität). Wenn N_PWR 0 ist, arbeitet die Schnittstelle immer noch in der kompatiblen oder erweiterten Betriebsart.
EN_OUTS Wenn dieses Bit 0 ist, weisen die Schnittstellensignale drei Zustände auf. In den vorliegenden Spezifikationen wird dieses Bit DIS_OUTS genannt.
F_TOUT_MD FIFO-Zeitablaufbetriebsart. Wenn es auf 1 gesetzt ist, wird eine Unterbrechung erzeugt, wenn die folgenden Bedingungen erfüllt sind: dieses Bit ist für Kompatibilität erforderlich, da die Microsoft-Hauptrechnerseiten- Spezifikationen nicht das FIFO-Zeitablaufmerkmal vorsehen.
1. Hauptrechner-Betriebsart und ECP rückwärts oder Nebenrechner-Betriebsart und ECP- oder FIFO-Betriebsart vorwärts.
2. Bits 3 und 2 des ECR sind 0 (PIO-Bettiebsart und Unterbrechung aktiviert).
3. FIFO-Zeitablauf ist aufgetreten.
EPP17 EPP1.7-Auswahl, nur Hauptrechner-Betriebsart. Erforderlich für Kompatibilität mit älteren Peripheriegeräten unter Verwendung des Intel EPP 1.7 Protokolls.
PS2MD PS2-Kompatibilitätsbetriebsart, nur Hauptrechner- Betriebsart. Wenn dieses Bit auf 1 gesetzt ist, verhält sich die erweiterte Betriebsart ein wenig anders als die Microsoft-Definition. Das Bit 2 des STR-Registers ist IRQ STATUS. Wenn es auf 0 gesetzt ist, hat der Drucker ACK/ gepulst, um eine Datenübertragung zu bestätigen. Es wird auf 1 gesetzt, wenn STR von der CPU gelesen wird. (Die Implementierung dieses Bits ist nicht kritisch.)
Die Register bei den Versätzen 1, 2, 3 und 4 können auf die folgenden zwei Register reduziert werden:
6. Einrichtungsregister, Versatz 3:
BSY_STB_F0-2 Filtern auf BUSY oder STB/
ACK_AFD_F0-2 Filtern auf ACK oder AFD
7. Einrichtungsregister, Versatz 4:
BSZ_0,2 DMA-Aufforderung maximale Aktivierungszeit. Definiert die maximale Anzahl von Takten, in denen DRQ nach dem Beginn des ersten DMA-Zugriffs aktiviert bleiben kann.
Codierungen Anzahl der Takte
000 0
001 16
... ..
110 96
111 dauerhaft
DRQ0,1,2 DMA mininiale Freigabezeit. Gibt die Anzahl von Taktzyklen an, in denen DRQ zwischen DRQ- Aktivierungen deaktiviert gehalten wird. DRQ- Deaktivierungszeit = 8 + n·16 Takte.
Ein Hilfszustandsregister wird bei der Adresse 405 hinzugefügt. Dieses Register wird verwendet, um anstehende Unterbrechungen zu bestätigen und zu löschen, wenn die Pegelunterbrechungsbetriebsart ausgewählt ist. Es kann auch verwendet werden, um die Unterbrechungsquelle(n) sowohl für Impuls- als auch Pegelunterbrechungen leicht festzustellen. Das Format ist folgendermaßen. Die Bits dieses Registers werden gesetzt, sobald die entsprechenden Ereignisse auftreten, ungeachtet des Setzens der entsprechenden Unterbrechungsaktivierungsbits.
E_TOUT_EV EPP-Zeitablaufereignis aufgetreten, nur Hauptrechner-Betriebsart. Gelöscht durch Schreiben von 1 in dieses. Reserviert.
INIT_EV/FLT_EV Hauptrechner-Betriebsart: INIT/- Signalübergang aufgetreten, nur Nebenrechner-Betriebsart. Gesetzt, wenn eine fallende Flanke an INIT erfasst wird. Gelöscht durch Schreiben von 1 in dieses. Nebenrechner-Betriebsart: FAULT/- Signalleitung ging von einem hohen auf einen niedrigen Pegel über oder Bit 4 von ECR änderte sich von 1 auf 0 und die FAULT/-Leitung lag auf einem niedrigen Pegel.
ACKF_AFD_EV Fallende ACK/-Flanke oder AFD-Übergang aufgetreten. Gelöscht durch Schreiben von 1 in dieses. Hauptrechner-Betriebsart: Gesetzt durch die fallende Flanke von ACK/. Nebenrechner-Betriebsart: Gesetzt durch irgendeine Flanke von AFD.
ACKR_STBR_EV Steigende ACK/- oder STB/-Flanke aufgetreten. Gelöscht durch Schreiben von 1 in dieses.
DMA_FIF_EV DNA-TC-Ereignis aufgetreten oder Ereignis FIFO leer/voll aufgetreten/anstehend. Impulsbetriebsartunterbrechung (ECR-Bit 2 automatisch auf 1 gesetzt): Gelöscht durch Schreiben von 1 in dieses. Pegelbetriebsartunterbrechung (ECR-Bit 2 nicht gesetzt): wenn DMA-Betriebsart ausgewählt ist (ECR-Bit 3 = 1), wird DMA-TC- Unterbrechung gelöscht durch Schreiben von 1 in diese Bitposition. Wenn die PIO- Betriebsart ausgewählt ist (ECR-Bit 3 = 0), kann eine FIFO-Unterbrechung nur durch Setzen von Bit 2 des ECR oder durch Lesen/Schreiben von Daten vom/in den FIFO gelöscht werden.
F_TOUT_EV FIFO-Zeitablauf während ECP- oder FIFO- Betriebsartempfang aufgetreten. Gelöscht, wenn ein Byte aus dem FIFO gelesen wird.
FIFO_TAG Befehlsbit, nur ECP. Nur-Lese-Bit, das sich ändert, wenn Zeichen gelesen werden. Dieses Bit wird verwendet, um Kanaladressen während der Hauptrechner- sowie der Nebenrechner- Betriebsart zu unterstützen (Siehe Anhang A auf Seite 16). Hauptrechner-Betriebsart: BUSY-Zustand, der während Rückwärtsübertragung dem Zeichen an der Unterseite des FIFO zugeordnet ist. Nebenrechner-Betriebsart: AFD-Zustand, der während Rückwärtsübertragung dem Zeichen an der Unterseite des FIFO zugeordnet ist.
IRQ-Kontrollbit: Dieses Bit wird automatisch von der Hardware beim Auftreten einer Unterbrechung nur dann gesetzt, wenn die Impulsunterbrechung ausgewählt ist. Dies wird durchgeführt, um eine Quelle vom Pegeltyp wie FIFO leer/voll in eine Impulsunterbrechung zu ändern. Es wird nicht automatisch von der Hardware gesetzt, wenn Pegelbetriebsartunterbrechungen ausgewählt sind. Das IRQ- Kontrollbit ist ein Maskenbit und in diesem Fall würde es die Software setzen, um die Unterbrechung auszublenden, wenn sie entschieden hat, deren Abarbeitung zu verzögern.

UNTERBRECHUNGEN:

Es gibt 7 Unterbrechungsquellen in einem Hauptrechneranschluss und 7 Quellen in einem Nebenrechneranschluss. Einige Quellen sind vom "Pegeltyp", andere sind vom "Impulstyp". In dem, was folgt, werden sie als "LVL" bzw. "PLS" gekennzeichnet. In einer Quelle vom "Impulstyp" dauert die aktive, die Unterbrechung erzeugende Bedingung nur eine kurze Zeit, wie eine Signalflanke, DMA, TC, usw. In einer Quelle vom "Pegeltyp" bleibt statt dessen die die Unterbrechung erzeugende Bedingung bestehen, bis die Bedingung beseitigt wird. Dies ist beispielsweise für eine Bedingung Daten-FIFO leer/voll der Fall. Die CPU- Unterbrechung kann als "Pegeltyp" oder "Impulstyp" unabhängig vom (von den) Quellentyp(en) programmiert werden.
Wenn eine Quellenunterbrechungsbedingung erreicht ist, wird das zugehörige Ereigniskennzeichen gesetzt. Wenn die zugehörige Unterbrechung aktiviert wird, wird ein internes Unterbrechungssignal aktiviert. Wenn eine Unterbrechung vom "Impulstyp" ausgewählt ist, wird ein Impuls auf der externen Unterbrechungsleitung erzeugt und das interne Unterbrechungssignal wird gelöscht. Wenn Unterbrechungen global ausgeblendet werden (GL_IEN = 0), bleibt das interne Unterbrechungssignal aktiv und keine externe Unterbrechung wird erzeugt, bis GL_IEN von der CPU auf 1 gesetzt wird. Wenn ein externer Unterbrechungsimpuls erzeugt wird, erzeugt irgendeine zusätzliche Unterbrechungsbedingung, die innerhalb 20 Mikrosekunden des Impulses auftritt, keinen weiteren Impuls. Das zugehörige interne Unterbrechungssignal wird jedoch gelöscht. Wenn Unterbrechungen vom "Pegeltyp" ausgewählt sind, werden die internen Unterbrechungssignale, die den verschiedenen Quellen zugeordnet sind, einfach miteinander einer ODER- Verknüpfung unterzogen, um das zusammengesetzte externe Unterbrechungssignal zu erzeugen. Für einen korrekten Betrieb werden, wenn eine Betriebsart ausgewählt ist, nur die Quellen, die für diese Betriebsart relevant sind, aktiviert, um eine Unterbrechung zu erzeugen; die anderen werden deaktiviert.

UNTERBRECHUNGSQUELLEN FÜR EINEN HAUPTRECHNERANSCHLUSS:

1. FIFO-Pegel unterhalb Schwelle während Übertragung oder FIFO-Pegel gleich oder oberhalb Schwelle während Empfang (LVL):
ECP-Betriebsart und ECR-Bit 3 gelöscht.
Eine FIFO-Bedingung wird aufgehoben, wenn die CPU Bytes von dem/in den FIFO liest oder schreibt. CPU-Unterbrechung vom Impulstyp ausgewählt:
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 0 ist, wird das Bit DMA_EIF_EV im Hilfszustandsregister auf 1 gesetzt, ein Unterbrechungsimpuls wird erzeugt, und das ECR-Bit 2 wird automatisch von der Hardware auf 1 gesetzt, was die Unterbrechungsbedingung ausblendet. Dies ist ein übliches Verfahren zum Aufheben einer Unterbrechungsbedingung von einer Unterbrechungsquelle vom "Pegeltyp" und zum Erzeugen eines Unterbrechungsimpulses. Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 1 ist, wird das Bit DMA_EIF_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird ein Unterbrechungsimpuls erzeugt und das ECR-Bit 2 wird von der Hardware wieder auf 1 gesetzt.
Das Bit DMA_FIF_EV wird gelöscht, wenn die FIFO- Bedingung aufgehoben wird. Es wird durch Schreiben Von 1 in dieses nicht gelöscht.
CPU-Unterbrechung vom Pegeltyp ausgewählt:
Wenn diese Bedingung erfüllt ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 l ist, wird das Bit DMA_EIF_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird eine Unterbrechung erzeugt.
Das Bit DMA_FIF_EV wird gelöscht, wenn die FIFO- Bedingung aufgehoben wird. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Diese Unterbrechung kann nur durch Aufheben der FIFO- Bedingung oder durch Setzen des ECR-Bits 2 (Maskenbit) gelöscht werden.
2. FIFO-Zeitablauf während Empfang (falls implementiert) (LVL):
ECP-Rückwärts- (Empfang) Betriebsart und ECR-Bit 3 gelöscht.
Selbst wenn ein Zeitablauf im Allgemeinen eine Bedingung vom "Impulstyp" ist, kann er in diesem Fall als "Pegeltyp" betrachtet werden, da, sobald der FIFO- Zeitablauf aufgetreten ist, die Unterbrechung nicht durch einfach Bestätigen derselben gelöscht wird. Die CPU muss die Bedingung in derselben Weise aufheben wie sie eine Bedingung FIFO leer/voll aufhebt.
Ein FIFO-Zeitablauf wird erzeugt, wenn sich mindestens ein Byte im FIFO befindet, der Pegel unterhalb der Schwelle liegt und kein neues Byte empfangen wurde und kein CPU- Lesezyklus vom FIFO vorliegt oder 10 Mikrosekunden.
Eine Zeitablaufbedingung wird aufgehoben, wenn die CPU ein Byte aus dem FIFO liest.
CPU-Unterbrechung vom Impulstyp ausgewählt:
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 0 ist, werden die Bits F_TOUT_EV und DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt, ein Unterbrechungsimpuls wird erzeugt und das ECR-Bit 2 wird von der Hardware auf 1 gesetzt.
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 1 ist, werden die Bits F_TOUT_EV und DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird ein Unterbrechungsimpuls erzeugt und das ECR-Bit 2 wird von der Hardware wieder auf 1 gesetzt.
Das Bit F_TOUT_EV wird nur gelöscht, wenn die Zeitablaufbedingung aufgehoben wird. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Das Bit DMA_FIF_EV wird gelöscht, wenn die Zeitablaufbedingung aufgehoben wird und wenn der FIFO-Pegel unterhalb der Schwelle liegt. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
CPU-Unterbrechung vom Pegeltyp ausgewählt:
Wenn diese Bedingung erfüllt ist, werden die Bits F_TOUT_EV und DMA_EIF_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 1 ist, werden die Bits F_TOUT_EV und DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird eine, Unterbrechung erzeugt.
Das Bit F_TOUT_EV wird nur gelöscht, wenn die Zeitablaufbedingung aufgehoben wird. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Das Bit DMA_FIF_EV wird gelöscht, wenn die Zeitablaufbedingung aufgehoben wird und wenn der FIFO-Pegel unterhalb der Schwelle liegt. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Diese Unterbrechung kann nur durch Aufheben der Zeitablaufbedingung oder durch Setzen des ECR-Bits 2 (Maskenbit) gelöscht werden.
3. DMA-Endzahl (TC) (PLS):
ECP-Betriebsart oder FIFO- (Übertragung) Betriebsart, ECR-Bit 3 gesetzt.
CPU-Unterbrechung vom Impulstyp ausgewählt:
Wenn diese Bedingung auftritt und das ECR-Bit 2 0 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt, ein Unterbrechungsimpuls wird erzeugt und das ECR- Bit 2 wird von der. Hardware auf 1 gesetzt.
Wenn diese Bedingung auftritt und das ECR-Bit 2 1 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Das Bit DMA_FIF_EV wird durch Schreiben von 1 in dieses gelöscht.
CPU-Unterbrechung vom Pegeltyp ausgewählt:
Wenn diese Bedingung auftritt, wird das Bit DMA_EIF_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn diese Bedingung auftritt und das ECR-Bit 2 1 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Das Bit DMA_FIF_EV sowie die Unterbrechung werden durch Schreiben von 1 in die Position des Bits DMA_FIF_EV gelöscht.
4. Steigende Flanke von ACK/(PLS):
Kompatible, Halbbyte-, Byte- und EPP-Betriebsarten.
Wenn eine steigende Flanke von ACK/ erfasst wird und das DCR-Bit 4 1 ist, wird das Bit ACKR_STBR_EV im Hilfsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn eine steigende Flanke von ACK/ erfasst wird und das DCR-Bit 4 0 ist, wird das Bit ACKR_STBR_EV im Hilfsregister auf 1 gesetzt.
Das Bit ACKR_STBR_EV wird durch Schreiben von 1 in dieses gelöscht. Wenn die CPU-Unterbrechung vom "Pegeltyp" ausgewählt ist, löscht diese Operation auch die Unterbrechung.
5. Fallende Flanke von ACK/ (PLS):
Halbbyte- und Byte-Betriebsarten.
Wenn eine fallende Flanke von ACK/ erfasst wird und das Bit ACKF_AFD_IEN im Einrichtungsregister bei Versatz 0 1 ist, wird das Bit ACKF_AFD_EV im Hilfsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn eine fallende Flanke von ACK/ erfasst wird und das Bit ACKF_AFD_IEN im Einrichtungsregister bei Versatz 0 ist, wird das Bit ACKF_AFD_EV im Hilfsregister auf 1 gesetzt.
Das Bit ACKF_AFD_EV wird durch Schreiben von 1 in dieses gelöscht. Wenn: eine CPU-Untetbrechung vom "Pegeltyp" ausgewählt ist, löscht diese Operation auch die Unterbrechung.
6. EPP-Zeitablauf (PLS):
EPP-Betriebsart.
Ein EPP-Zeitablauf tritt auf, wenn die CPU auf das Peripheriegerät zugreift und keine Bestätigung vom Peripheriegerät für 10 Mikrosekunden erfolgt.
Wenn ein Zeitablauf auftritt und das Bit E_TOUT_IEN des Einrichtungsregisters bei Versatz 0 1 ist, wird das Bit E_TOUT_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn ein Zeitablauf auftritt und das Bit E_TOUT_IEN des Einrichtungsregisters bei Versatz 0 0 ist, wird das Bit E_TOUT_EV im Hilfszustandsregister auf 1 gesetzt.
Das Bit E_TOUT_EV wird durch Schreiben von 1 in dieses gelöscht. Wenn eine CPU-Unterbrechung vom "Pegeltyp" ausgewählt ist, löscht diese Operation auch die Unterbrechung.
7. Fallende Flanke von FAULT/(PLS):
ECP-Betriebsart.
Wenn eine fallende Flanke von FAULT/ auftritt und das ECR-Bit 4 0 ist oder das ECR-Bit 4 von 1 auf 0 geändert wird und FAULT/ auf einem niedrigen Pegel liegt, wird das Bit INIT_EV/FLT_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn eine fallende Flanke von FAULT/ auftritt und das ECR-Bit 4 1 ist, wird das Bit INIT_EV/FLT_EV auf 1 gesetzt und keine Unterbrechung wird erzeugt.
Das Bit INIT_EV/FLT_EV wird durch Schreiben von 1 in dieses gelöscht. Wenn eine CPU-Unterbrechung vom "Pegeltyp" ausgewählt ist, löscht diese Operation auch die Unterbrechung.

UNTERBRECHUNGSQUELLEN FÜR EINEN NEBENRECHNERANSCHLUSS:

1. FIFO-Pegel unterhalb Schwelle während Übertragung oder FIFO-Pegel gleich oder oberhalb Schwelle während Empfang (LVL):
ECP-Betriebsart und ECR-Bit 3 gelöscht.
Eine FIFO-Bedingung wird aufgehoben, wenn die CPU Bytes von dem/in den FIFO liest oder schreibt.
CPU-Unterbrechung vom Impulstyp ausgewählt:
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 0 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt, ein Unterbrechungsimpuls wird erzeugt, und das ECR-Bit 2 wird von der Hardware auf 1 gesetzt.
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 1 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird ein Unterbrechungsimpuls erzeugt und das ECR-Bit 2 wird von der Hardware wieder auf 1 gesetzt.
Das Bit DMA_FIF_EV wird gelöscht, wenn die FIFO- Bedingung aufgehoben wird. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
CPU-Unterbrechung vom Pegeltyp ausgewählt:
Wenn diese Bedingung erfüllt ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 1 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird eine Unterbrechung erzeugt:
Das Bit DMA_FIF_EV wird gelöscht, wenn die FIFO- Bedingung aufgehoben wird. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Diese Unterbrechung kann nur durch Aufheben der FIFO- Bedingung oder durch Setzen des ECR-Bits 2 (Maskenbit) gelöscht werden.
2. FIFO-Zeitablauf während Empfang (falls implementiert) (LVL):
ECP- oder FIFO-Vorwärts (Empfang) Betriebsart und ECR- Bit 3 gelöscht.
Eine Zeitablaufbedingung wird aufgehoben, wenn die CPU ein Byte aus dem FIFO liest.
CPU-Unterbrechung vom Impulstyp ausgewählt:
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 0 ist, werden die Bits F_TOUT_EV und DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt, ein Unterbrechungsimpuls wird erzeugt und das ECR-Bit 2 wird von der Hardware auf 1 gesetzt.
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 1 ist, werden die Bits F_TOUT_EV und DMA_F_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird ein Unterbrechungsimpuls erzeugt und das ECR-Bit 2 wird von der Hardware wieder auf 1 gesetzt.
Das Bit F_TOUT_EV wird nur gelöscht, wenn die Zeitablaufbedingung aufgehoben wird. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Das Bit DMA_FIF_EV wird gelöscht, wenn die Zeitablaufbedingung aufgehoben wird und wenn der FIFO-Pegel unterhalb der Schwelle liegt. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
CPU-Unterbrechung vom Pegeltyp ausgewählt:
Wenn diese Bedingung erfüllt ist, werden die Bits F_TOUT_EV und DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn diese Bedingung erfüllt ist und das ECR-Bit 2 1 ist, werden die Bits F_TOUT_EV und DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Wenn diese Bedingung anstehend ist und das ECR-Bit 2 von der CPU von 1 auf 0 geändert wird, wird eine Unterbrechung erzeugt.
Das Bit F_TOUT_EV wird nur gelöscht, wenn die Zeitablaufbedingung aufgehoben wird. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Das Bit DMA_FIF_EV wird gelöscht, wenn die Zeitablaufbedingung aufgehoben wird und wenn der FIFO-Pegel unterhalb der Schwelle liegt. Es wird durch Schreiben von 1 in dieses nicht gelöscht.
Diese Unterbrechung kann nur durch Aufheben der Zeitablaufbedingung oder durch Setzen des ECR-Bits 2 (Maskenbit) gelöscht werden.
3. DMA-Endzahl (TC) (PLS):
ECP-Betriebsart oder FIFO- (Empfang) Betriebsart, ECR-Bit 3 gesetzt.
CPU-Unterbrechung vom Impulstyp ausgewählt:
Wenn diese Bedingung auftritt und das ECR-Bit 2 0 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt, ein Unterbrechungsimpuls wird erzeugt und das ECR- Bit 2 wird von der Hardware auf 1 gesetzt.
Wenn diese Bedingung auftritt und das ECR-Bit 2 1 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Das Bit DMA_FIF_EV wird durch Schreiben von 1 in dieses gelöscht.
CPU-Unterbrechung vom Pegeltyp ausgewählt:
Wenn diese Bedingung auftritt, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn diese Bedingung auftritt und das ECR-Bit 2 1 ist, wird das Bit DMA_FIF_EV im Hilfszustandsregister auf 1 gesetzt.
Das Bit DMA_FIF_EV sowie die Unterbrechung werden durch Schreiben von 1 in die Position des Bits DMA_FIF_EV gelöscht.
4. Steigende Flanke von STR/(PLS):
Kompatible Betriebsart.
Wenn eine steigende Flanke von STR/ erfasst wird und das DCR-Bit 4 1 ist, wird ACKR_STBR_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn eine steigende Flanke von STR/ erfasst wird und das DCR-Bit 4 0 ist, wird ACKR_STBR_EV im Hilfszustandsregister auf 1 gesetzt.
Das Bit ACKR_STBR_EV wird durch Schreiben von 1 in dieses gelöscht. Wenn die CPU-Unterbrechung vom "Pegeltyp" ausgewählt ist, löscht diese Operation auch die Unterbrechung.
5, 6. Steigende oder fallende Flanke von AFD/ (PLS):
Halbbyte- und Byte-Betriebsarten.
Wenn eine steigende oder fallende Flanke von AFD/erfasst wird und das Bit ACKF_AFD_IEN im Einrichtungsregister bei Versatz 0 1 ist, wird das Bit ACKF_AFD_EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Wenn eine steigende oder fallende Flanke von AFD/erfasst wird und das Bit ACKF_AFD_IEN im Einrichtungsregister bei Versatz 0 0 ist, wird das Bit ACKF_AFD_EV im Hilfszustandsregister auf 1 gesetzt.
Das Bit ACKF_AFD_EV wird durch Schreiben von 1 in dieses gelöscht. Wenn eine CPU-Unterbrechung vom "Pegeltyp" ausgewählt ist, löscht diese Operation auch die Unterbrechung.
7. Fallende Flanke von INIT/(PLS):
Kompatible Betriebsart.
Wenn eine fallende Flanke von INIT/ erfasst wird und das Bit INI_IEN im Einrichtungsregister bei Verssatz 0 1 ist, wird das Bit INIT EV im Hilfszustandsregister auf 1 gesetzt und eine Unterbrechung wird erzeugt.
Das Bit INIT_EV wird durch Schreiben von 1 in dieses gelöscht. Wenn eine CPU-Unterbrechung vom "Pegeltyp" ausgewählt ist, löscht diese Operation auch die Unterbrechung.

Claims

1. Vorrichtung (100) mit einer bidirektionalen parallelen Signalschnittstelle zum Koppeln mit und Vorsehen einer parallelen Datenschnittstelle zwischen einem Computer und einem für diesen externen Peripheriegerät, wobei der Computer in einer Vielzahl von Betriebsarten arbeitet, einschließlich einer Hauptrechner-Betriebsart, in der Daten vom Computer zum Peripheriegerät übertragen werden, und einer Nebenrechner-Betriebsart, in der Daten vom Peripheriegerät zum Computer übertragen werden, wobei die parallele Signalschnittstelle umfasst:

eine Schnittstellenschaltung (102, 104) mit einer Vielzahl von Registern zum Koppeln mit dem Computer und Übertragen einer Vielzahl von Befehlen und einer ersten Vielzahl von Daten zu diesem und von diesem, wobei die Vielzahl von Registern zum Empfangen, Speichern und Ausgeben der Vielzahl von Befehlen dienen;

eine Speicherschaltung (106), die mit der Schnittstellenschaltung gekoppelt ist, zum Koppeln mit dem Peripheriegerät und zum Übertragen einer zweiten und einer dritten Vielzahl von Daten zu diesem und von diesem;

eine Hauptrechner-Betriebsart-Steuereinheit (108), die mit der Schnittstellenschaltung und mit der Speicherschaltung gekoppelt ist, zum Empfangen eines ersten Teils der Vielzahl von Befehlen, die von der Vielzahl von Registern ausgegeben werden, und gemäß diesen Steuern der Übertragung der zweiten Vielzahl von Daten von der Speicherschaltung zum Peripheriegerät und zum Koppeln mit dem Peripheriegerät und Übertragen einer ersten Vielzahl von Steuersignalen zu diesem und von diesem; und

eine Nebenrechner-Betriebsart-Steuereinheit (110), die mit der Schnittstellenschaltung und der Speicherschaltung gekoppelt ist, zum Empfangen eines zweiten Teils der Vielzahl von Befehlen, die von der Vielzahl von Registern ausgegeben werden, und gemäß diesen Steuern der Übertragung der dritten Vielzahl von Daten vom Peripheriegerät zur Speicherschaltung und zum Koppeln mit dem Peripheriegerät und Übertragen einer zweiten Vielzahl von Steuersignalen zu diesem und von diesem;

dadurch gekennzeichnet, dass die Übertragung der zweiten und der dritten Vielzahl von Daten zwischen der Speicherschaltung und dem Peripheriegerät gemäß einer Vielzahl von Datenübertragungsraten erfolgt, und wobei die Vielzahl von Datenübertragungsraten von der Hauptrechner- und der Nebenrechner-Betriebsart-Steuereinheit gemäß der Vielzahl von Befehlen von der Vielzahl von Registern gesteuert werden.

2. Vorrichtung nach Anspruch 1, wobei die Speicherschaltung einen Durchlaufspeicher (FIFO-Speicher) umfasst.

3. Vorrichtung nach Anspruch 1, wobei die Hauptrechner- Betriebsart-Steuereinheit eine Zustandsmaschine umfasst.

4. Vorrichtung nach Anspruch 1, wobei die Nebenrechner- Betriebsart-Steuereinheit eine Zustandsmaschine umfasst.