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Die
vorliegende Erfindung betrifft eine Debuggingvorrichtung und ein
Debugging-Verfahren für Computersysteme.
Insbesondere betrifft die vorliegende Erfindung eine Debuggingvorrichtung
und ein Debuggingverfahren für
ein Computersystem, das einen Peripheral Component Interconnection-Bus (PCI-Bus)
aufweist.
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Die 1 ist
ein Blockdiagramm, das ein PCI-Bussystem zeigt, das verschiedene
Komponenten eines herkömmlichen
Computersystems verbindet. Wie in 1 gezeigt,
ist eine zentrale Prozessoreinheit (CPU) 10 mit dem PCI-Bus 14 über eine
Host Bridge 12 gekoppelt. Die Hauptsteuergeräte von mehreren
PCI-kompatiblen Peripherie-Vorrichtungen, beispielsweise eines Grafikadapters 16a,
einer Erweiterungsbus-Bridge 16b, eines LAN-Adapters 16c und
eines SCSI-Rost-Busadapters 16d, können auch mit dem PCI-Bus 14 gekoppelt
sein. Jedes dieser Hauptsteuergeräte ist in der Lage, ein Request-Signal
(RST) auszusenden, um die Verwendung des PCI-Busses 14 anzufordern.
Die Host Bridge 12 dient als ein Arbitrator, der Grant-Signale (GNT)
an den Regler aussendet, wenn der PCI-Bus 14 verfügbar ist.
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Datenübertragungen
zwischen den PCI-kompatiblen Vorrichtungen (beispielsweise die Hauptsteuergeräte oder
die North-Bridge eines Computerchipsatzes) werden durch einige wenige Schnittstellensteuersignale
gesteuert. Ein Zyklusrahmen (FRAME), der die Initialisierung eines
Datenzugriffvorgangs und die Dauer desselben anzeigt, wird von einem
Initiator (kann das Hauptsteuergerät oder die North-Bridge sein)
ausgegeben. Sobald das FRAME-Signal beendet ist, beginnt die Datenübertragung über den
PCI-Bus. Ein niedriges Potential für das FRAME-Signal zeigt an,
dass die Datenübertragung
andauert. Nach der Initiierung der Datenübertragung sendet der Adressbus
AD während
des Adresszyklus eine gültige
Adresse aus. In der Zwischenzeit senden Kommando/Byte-Freigabe-Signalzeilen
(CBE[3:0]) eine gültige
Busanweisung (gemäß der PCI-Spezifikation)
aus, so dass die Zielvorrichtung den Datenübertragungsmodus kennt, der
vom Initiator angefordert wurde. Im Allgemeinen sind die vier Bits
der Kommando/Byte-Freigabe-Signalzeilen in der Lage, bis zu maximal
16 verschiedene Anweisungen zu codieren, und jede Anweisung ist
im Detail in der PCI-Spezifikation definiert. Nachdem die effektive
Adresse beendet ist, beginnt ein Datenzyklus, in dem Daten durch
den Adressbus AD übertragen
werden. In der Zwischenzeit werden Byte-Freigabesignale gesendet,
so dass Daten übertragen
werden können.
Wenn die Übertragung
des FRAME-Signals stoppt, wird in der aktuellen Übertragung der letzte und kein
weiterer Datensatz übertragen.
Ein Initiator-Bereit-Signal (IRDY) und ein Target-Ready-Signal (TRDY)
werden ebenfalls von dem System verwendet, um die Bereitschaft zur
Datenübertragung
der Initiierungsvorrichtung und der Zielvorrichtung anzuzeigen.
Bei einem Datenlesevorgang zeigt das IRDY-Signal an, dass der Initiator
bereit ist, die angeforderten Daten zu empfangen. Bei einem Datenschreibvorgang
zeigt das TRDY-Signal an, dass die Zielvorrichtung bereit ist, die
angeforderten Daten zu empfangen. Ein Stoppsignal (STOP) wird von
der Zielvorrichtung verwendet, um ein Beenden der Datenübertragung
vom Initiator anzufordern.
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2 ist
ein Zeitdiagramm, das die verschiedenen Signale in einer PCI-Bus-Schnittstelle
während
eines Lesevorgangs zeigt. Die Zeitspanne, in der Daten über den
PCI-Bus übertragen
werden, ist als ein Busübertragungszyklus 20 bekannt.
Der Busübertragungszyklus 20 beinhaltet
einen Adresszyklus 22 und mehrere Datenzyklen, beispielsweise 24a, 24b und 24c.
Jeder Datenzyklus 24a/b/c kann weiter in einen Wartezyklus 26a/b/c
und einen Datenübertragungszyklus 28a/b/c
unterteilt werden. Das nun Folgende ist eine kurze Beschreibung
der PCI-Bus-Schnittstelle während
eines Lesevorgangs, um die Steuersignale gemäß der PCI-Spezifikation zu
erläutern.
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Während des
Zyklus T1 wird ein FRAME-Signal vom Initiator gesendet, das den
Start einer Datenübertragung
anzeigt, währenddessen
eine Startadresse auf die Adressbuszeilen AD gesetzt werden, um
die Zielvorrichtung der Übertragung
zu lokalisieren. In der Zwischenzeit wird eine Leseanweisung durch
die CBE-Zeilen gesendet. Nach der Zustellung der Leseanweisung wird
ein Byte-Freigabesignal in die CBE-Zeilen gesetzt. Die Byte-Freigabesignale werden
durchgehend durch die Datenzyklen (einschließlich 24a, 24b, 24c) gesendet.
Während
des Zyklus T2 sendet der Initiator ein Initiator-Bereitsignal IRDY,
um die Bereitschaft zur Datenübertragung
anzuzeigen. Die Zielvorrichtung ist jedoch noch nicht bereit. Deshalb
bleibt die Zielvorrichtung bei der Vorbereitung der Daten, so lange
der Initiator im Wartezyklus 26a des Datenzyklus 24a wartet.
Während des
Zyklus T3 hat die Zielvorrichtung alle notwendigen Daten für die Übertragung
vorbereitet, und sendet damit ein Target-Ready-Signal TRDY aus.
Deshalb sind im Datenzyklus 28a beide, IRDY und TRDY, beendet
und so kann der Initiator beginnen, die Daten von der Zielvorrichtung
zu lesen. Während
des Zyklus T4 gibt die Zielvorrichtung nicht mehr länger das
Target-Ready-Signal
TRDY aus, was das Ende des ersten Satzes der übertragenen Daten signalisiert.
Mittlerweile wird ein Datensatz in der Zielvorrichtung vorbereitet.
Erneut tritt der Initiator in einen Wartezyklus 26b des
Datenzyklus 24b ein. Während des
Zyklus T5 wird das Target-Ready-Signal
TRDY ausgegeben, das anzeigt, dass der zweite Datensatz bereit steht.
Der zweite Datensatz steht durch den Initiator im Zyklus 28b bereit,
wenn das IRDY- und das TRDY-Signal beide ausgegeben werden. Wenn
der Initiator nicht genügend
Zeit erhält,
um alle Daten von der Zielvorrichtung wie im Zyklus T6 zu lesen,
wird das IRDY-Signal beendet. Da das TRDY-Signal immer noch aus
ist, wird der Wartezyklus 26c durch den Initiator aktiviert.
Sobald der Initiator erneut im Zyklus T7 bereit ist, wird das IRDY-Signal
wieder ausgegeben. Der Initiator liest die Daten der Zielvorrichtung während des
Datenübertragungszyklus 28c,
wenn das IRDY- und das TRDY-Signal beide ausgegeben sind, um dadurch
einen einzelnen Lesevorgang zu vervollständigen.
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Den
Ingenieuren, die mit der PC-Hardware-Wartung und -Entwicklung vertraut
sind, sowie den Entwicklern und Studenten, die mit PCs experimentieren,
sollte die ISA-Buskarte ziemlich bekannt sein. Die ISA-Buskarte
ist ein unabkömmliches
Werkzeug für
System-Debugging,
Reparatur und Signalanzeige. Verglichen mit einem logischen Analysator ist
der ISA-Bus ein ziemlich preiswertes und nützliches analytisches Werkzeug.
Aufgrund der stetigen Steigerung der Betriebsfrequenz in den meisten PC-Systemen
(beispielsweise über
133 MHz bei der CPU, über
66 MHz für
AGP und über
33 MHz für
den PCI-Bus), ist der ISA-Bus, der mit nur 8 bis 10 MHz betrieben
wird, jedoch zu weit hinter andere Vorrichtungen bei der Geschwindigkeit
zurück
gefallen. Folglich wird der ISA-Bus wahrscheinlich durch den PCI-Bus
in naher Zukunft ersetzt werden. In der Tat haben die meisten Hersteller
von Computerhauptplatinen damit aufgehört, einen ISA-Busslot auf der Hauptplatine
beizufügen.
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Nur
sehr einfache PCI-Anzeigekarten, die keine Abschlussfähigkeit
haben, sind jedoch auf dem PC-Markt erhältlich. Diese Anzeigekarten
sind nur in der Lage, Adressen, Daten und Command-Signale anzuzeigen.
Zusätzlich
muss sich jede Anzeigekarte auf ein E/A-Kanal-Bereit-Signal (I/O CHANNEL READY) von
einer ISA-Bus-Debugging-Karte verlassen, um das System zeitweise
anzuhalten. Deshalb können
für den
Fall, dass Computerhauptplatinen nicht länger einen ISA-Busslot besitzen,
Debugging und Reparatur nur schwer durchgeführt werden. Deshalb besteht
ein dringender Bedarf an einer Peripheral Component Interconnection-(PCI)Debuggingvorrichtung,
die einige Anhaltemöglichkeiten
besitzt.
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Die
Druckschrift
US 5,608,867
A betrifft ein Debugging System das an ein Computersystem
angepasst ist, dass einen Mikroprozessor verwendet, der eine virtuelle
Speicherverwaltungsfunktion zum Umwandeln einer virtuellen Adresse
in eine reale Adresse beinhaltet.
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Die
Druckschrift
US 4,180,865
A betrifft eine Multiplex-Bus-Prüfvorrichtung für digitale
Multiplex-Kommunikations-Busse.
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Folglich
ist es eine Aufgabe der vorliegenden Erfindung, eine PCI-Debuggingvorrichtung
mit einer PCI-Schnittstelle bereitzustellen. Der Benutzer dieser
PCI-Debuggingvorrichtung ist in der Lage, das System anzuhalten
und Systeminformationen, beispielsweise Adressen, Daten und Command-Signale,
abzurufen, wenn die Vorrichtung einmal in den PCI-Schnittstellenslot
des Systems eingesteckt ist. Zusätzlich
ist eine ISA-Bus-Debugging-Karte unnötig.
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Eine
zweite Aufgabe der Erfindung ist es, ein Verfahren zum Debugging
in einem System mit einer PCI-Schnittstelle derart bereitzustellen,
dass Systemvorgänge
angehalten und Adressen, Daten und Command-Signale des Systems angezeigt
werden können.
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Zur
Erreichung dieser und anderer Vorteile und in Übereinstimmung mit dem Zweck
der Erfindung, wie er hierin enthalten und ausführlich beschrieben ist, stellt
die Erfindung eine PCI-Debuggingvorrichtung mit einer PCI-Schnittstelle
bereit. Die PCI-Schnittstelle beinhaltet ein Request-Signal, ein Grant-Signal
und ein Target-Ready-Signal. Das System beinhaltet einen Debugging-Modus.
Wenn das Request-Signal freigegeben wird, während sich das System im Debugging-Modus
befindet, erhält
das System das Grant-Signal aufrecht. Die PCI-Debuggingvorrichtung
beinhaltet: einen umschaltenden Schaltkreis, um ein „Waitto-debug”-Command-Signal zu
setzen; einen Systemdaten-Anzeigeschaltkreis, um Daten auf der PCI-Schnittstelle
anzuzeigen und um ein instantanes Command-Signal auszusenden; einen
dekodierenden Komparatorschaltkreis, um das instantane Command-Signal
zu dekodieren und um es mit dem „Wait-to-debug”-Command-Signal
zu vergleichen, so dass ein Identical-Command-Signal erzeugt werden
kann; und einen Signalspeicherschaltkreis, der in der Lage ist,
zurückzusetzen,
um das Identical-Command-Signal zu speichern und um das Request-Signal
zu aktivieren. Da der Systemhalt das Grant-Signal nicht verwirft,
so lange das Request-Signal aktiviert ist, ist ein Debug-Vorgang
möglich.
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Die
Erfindung stellt auch ein Verfahren zum Debugging bei einem System
bereit, das eine PCI-Schnittstelle aufweist. Das System weist einen Debugging-Modus
auf, während
die PCI-Schnittstelle ein
Request-Signal, ein Grant-Signal und ein Target-Ready-Signal beinhaltet.
Im Debugging-Modus wird das Grant-Signal vom System so lange aufbewahrt,
wie das Request-Signal aktiviert ist. Das Verfahren beinhaltet die
Schritte: Bereitstellen eines „Wait-to-debug”-Command-Signals;
Erfassen eines instantanen Command-Signals von der PCI-Schnittstelle; Dekodieren
des instantanen Command-Signals; Vergleichen des instantanen Command-Signals und
des „Wait-to-debug”-Command-Signals
und Erzeugen eines Identical-Command-Signals; und Bereitstellen
eines Reset-Eingangs, um das Request-Signal zu löschen. Da der Systemhalt das Grant-Signal
nicht verwirft, so lange das Request-Signal aktiviert ist, ist ein
Debug-Vorgang möglich.
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In
der Ausführungsform
der Erfindung kann das Computersystem ferner einen Widerstand beinhalten,
um das Computersystem in den Debugging-Modus zu bringen. Alternativ
kann der Widerstand in der PCI-Debugging-Karte eingefügt sein.
In diesem Fall muss das Computersystem die Präsenz des Widerstands durch
die PCI-Schnittstelle erfassen. Der Widerstand kann mit einem hohen
Potential (pull up) oder mit einem niedrigen Potential (pull down)
gekoppelt sein. Es kann in einfacher Weise bestimmt werden, ob das
System in den Debugging-Modus oder in den normalen Modus gehen soll, so
lange wie das Spannungsniveau des Widerstands vom Computersystem
erfasst wird.
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Es
ist anzumerken, dass die vorangehende allgemeine Beschreibung sowie
die folgende ausführliche
Beschreibung beispielhaft sind und eine weitere Erläuterung
dieser Erfindung, wie beansprucht, liefern sollte.
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Die
begleitenden Zeichnungen sind beigefügt, um ein besseres Verständnis der
Erfindung zu liefern, und sie sind eingegliedert und stellen einen Teil
dieser Beschreibung dar. Die Zeichnungen erläutern erfindungsgemäße Ausführungsformen
und dienen, zusammen mit der Beschreibung, zur Erläuterung
der Grundlagen der Erfindung.
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1 ist
ein Blockdiagramm, das ein PCI-Bussystem zeigt, das mit verschiedenen
Komponenten eines herkömmlichen
Computersystems verbunden ist;
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2 ist
ein Zeitdiagramm, das die verschiedenen Signale in einer PCI-Busschnittstelle
während eines
Lesevorgangs zeigt;
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3 ist
ein Blockdiagramm, das die Verbindungen zwischen einem Computersystem
und einer Debuggingvorrichtung gemäß einer bevorzugten Ausführungsform
dieser Erfindung zeigt;
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4 ist
ein Blockdiagramm, das die Hauptkomponenten einer erfindungsgemäßen PCI-Bus-Debuggingvorrichtung
zeigt;
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5 ist
ein Schaltdiagramm, das die erfindungsgemäßen Verbindungen eines dekodierenden Komparatorschaltkreises
und eines umschaltenden Schaltkreises zeigt;
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6 ist
ein Schaltdiagramm, das die Verbindungen in einem Signalspeicherschaltkreis
zeigt.
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Im
Folgenden werden die vorliegenden bevorzugten Ausführungsformen
der Erfindung ausführlich
erläutert,
deren Beispiele in den begleitenden Zeichnungen erläutert werden.
Wo immer möglich werden
sowohl in den Zeichnungen als auch in der Beschreibung die gleichen
Bezugszeichen verwendet, um die gleichen oder ähnliche Teile zu bezeichnen.
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Die 3 ist
ein Blockdiagramm, das die Verbindungen zwischen einem Computersystem
und einer Debuggingvorrichtung gemäß einer bevorzugten Ausführungsform
dieser Erfindung zeigt. Das Computersystem 40 beinhaltet
eine zentrale Prozessoreinheit (CPU) 10, eine Systemspeichereinheit 11, einen
Chipsatz 15 und einen PCI-Busslot 30. Die zentrale
Prozessoreinheit 10 ist für die Steuerung der Vorgänge im Computersystem 40,
beispielsweise Leseanweisung, Ausführungsanweisung, Systemspeicherzugriff,
Datenein-/ausgabe usw. verantwortlich. Die Systemspeichereinheit 11 ist
ein Speicherbereich für
Systemanweisungen und Daten. Der Chipsatz 15 ist für die Synchronisierung
der Kommunikation mit anderen Systemvorrichtungen verantwortlich.
Der PCI-Busslot 30 ist ein Slot, um eine PCI-Schnittstellenkarte
aufzunehmen, so dass externe Funktionen, beispielsweise Grafik-,
Netzwerk- oder PCI-Debuggingfunktionen, ausgeführt werden können.
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Das
Computer-System ist für
einen Betrieb in einem Debugging-Modus geeignet. In einem Debugging-
oder einem Testmodus wird das Computersystem irgendwelche bestehende
Grant-Signale so lange nicht beenden, wie das Request-Signal auf
der PCI-Schnittstelle aktiviert bleibt. Weiterhin wird das System
zeitweilig angehalten, um irgendein Debugging oder irgendeine Berichtigung
von Aktivitäten
zu ermöglichen,
wenn das Request-Signal stetig aktiviert bleibt.
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Der
Chipsatz 15 im Computersystem weist einen Debugging-Modus-Anschlussgin
auf. Wenn die Spannung am Debugging-Modus-Anschlussgin durch einen
internen Widerstand des Computersystems hoch eingestellt ist, startet
das Computersystem den Debugging-Modus. Wenn der PCI-Busslot 30 eine
Debugging-Karte 50 aufweist, wird ein Grant-Signal von
dem Computersystem so lange aufrechterhalten, wie das Request-Signal
aktiviert ist. Deshalb kann irgendein Debug-Vorgang durch die Debuggingvorrichtung 50 ausgeführt werden.
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Alternativ
bleibt der Debugging-Modus-Anschlussgin potentialfrei im Computersystem.
Durch die Debuggingvorrichtung 50, die in den PCI-Busslot 30 eingeschoben
ist, wird der Debugging-Modus-Anschlussgin des Chipsatzes 15 hoch
eingestellt und das Computersystem wird in den Debugging-Modus gebracht.
Im Debugging-Modus bleibt das aktuelle Grant-Signal so lange aufrechterhalten,
wie das Request-Signal aktiviert bleibt, so dass das Systemdebugging
möglich
ist.
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Wenn
die Debuggingvorrichtung 50 den Debugging-Modus-Anschlussgin
des Chipsatzes 15 in einen potentialfreien Zustand schaltet,
kehrt das Computersystem in den normalen Betriebsmodus zurück. Im normalen
Modus arbeitet die Debuggingvorrichtung 50 wie ein Chipsatz 15 ohne
einen Debugging-Modus-Anschlussgin. Mit anderen Worten, Betriebseinstellungen
der Debuggingvorrichtung 50 können unter Verwendung des Basis-Ein-/Ausgabe-System
(BIOS) eingestellt werden.
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Weiterhin
kann das Computersystem derart eingestellt werden, dass der Debugging-Modus
jedes Mal nach dem Systemstart angestellt wird. Wenn die Ausführung der
BIOS-Anweisungen
abgeschlossen ist, schaltet das BIOS das Computersystem in einen normalen
Betriebsmodus zurück.
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Die 4 ist
ein Blockdiagramm, das die Hauptkomponenten einer erfindungsgemäßen PCI-Bus-Debuggingvorrichtung
zeigt. Die Debuggingvorrichtung 50 beinhaltet einen Umschalt-Schaltkreis 51,
einen dekodierenden Komparatorschaltkreis 52, einen Signalspeicherschaltkreis 53,
der zum Reset fähig
ist, und einen Systemdaten-Anzeigeschaltkreis 54.
Der Systemdaten-Anzeigeschaltkreis 54 zeigt die Adressen,
Daten und Anweisungen während
eines Systemvorgangs an. Der Systemdaten-Anzeigeschaltkreis 54 empfängt Kommando/Byte-Freigabesignale
von dem PCI-Busslot 30 über
die Signalzeilen CBE [3..0]. Nach dem Durchgang durch den Anzeigeschaltkreis 54 wird
das Kommando/Byte-Freigabesignal gespeichert und sodann wird ein
instantanes Command-Signal
erzeugt. Der dekodierende Komparatorschaltkreis 52 dekodiert unmittelbar
das instantane Command-Signal und vergleicht es mit dem voreingestellten „Wait-to-debug”-Command-Signal, das
vom umschaltenden Schaltkreis 51 ausgegeben wird. Wenn
die Anweisungen, die durch den Komparatorschaltkreis 52 aufgenommen
wurden, identisch sind, wird ein Identical-Command-Signal COMMAND
ausgegeben. Sobald das COMMAND-Signal und das Target-Ready-Signal
beide in einem freigegebenen Zustand gesetzt sind, wird ein Auslösesignal
für den
Signalspeicherschaltkreis 53 erzeugt, so dass das Request-Signal
freigegeben wird.
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Die 5 ist
ein Schaltdiagramm, das die erfindungsgemäßen Verbindungen eines dekodierenden
Komparatorschaltkreises und eines umschaltenden Schaltkreises zeigt.
Wie in 5 gezeigt, werden Byte-Freigabesignale CBE [3..0]
vom Systemdaten-Anzeigeschaltkreis 40 durch
den Signalspeicherschaltkreis 74F373 gespeichert. Der Signalspeicherschaltkreis
74F373 ist mit einem dekodierenden Schaltkreis gekoppelt, der aus
zwei 74F138 Chips zusammengesetzt ist. Nach der Dekodierung wird ein
Freigabesignal an irgendeinem Ausgabeanschluss der beiden 74F138
Chips erzeugt. Das Freigabesignal wird mit einem „Wait-to-debug”-Command-Signal
verglichen, das durch den Benutzer im umschaltenden Schaltkreis
voreingestellt wurde. Wenn die beiden Signale identisch sind (mit
anderen Worten, ein Ausgabeanschluss des 74F138 Chips ist freigegeben,
während
eine entsprechende Position des umschaltenden Schaltkreises leitfähig ist),
werden Freigabesignale von Multi-Eingang-NAND-Steueranschluss 74ALS30
ausgegeben. Danach wird ein Freigabesignal, das identische Anweisungen
anzeigt, von dem Ausgabeanschluss des OR-Steueranschlusses 74F32
an das COMMAND-Signal ausgegeben.
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Die 6 ist
ein Schaltdiagramm, das die Verbindungen in einem Signalspeicherschaltkreis zeigt.
Wenn, wie in 6 gezeigt, der CLEAR-Anschluss
und der PRESST-Anschluss der Signalspeichervorrichtung 74F74 gesperrt
sind und der Schalter S1 mit der Erde verbunden ist, wird der Drei-Zustands-Puffer
74F125 durch den Ausgabeanschluss der Signalspeichervorrichtung
74F74 freigegeben, wenn das identische Command-Signal COMMAND empfangen
wird. Der Drei-Zustands-Puffer 74F125 wird ein Request-Signal an
das PCI-System ausgeben. Wenn der Schalter S1 auf der anderen Seite
mit einer hohen Potentialquelle verbunden ist, wird der Ausgabeanschluss
der Signalspeichervorrichtung 74F74 den Drei-Zustands-Puffer 74F125
sperren, auch wenn ein Identical-Command-Signal COMMAND aufgenommen
wurde. Wenn der Drei-Zustands-Puffer 74F125 gesperrt ist, wird ein
hoher Widerstandswert vom Drei-Zustands-Puffer 74F125 ausgegeben,
so dass das System in einem normalen Betriebsmodus arbeiten muss.
Wenn das System-RESET oder der Schalter S2 mit Masse verbunden sind,
wird der Ausgabeanschluss des AND-Steueranschlusses 74F08 die Signalspeichervorrichtung 74F74
einstellen, was zu einer Sperrung des Drei-Zustands-Puffer 74F125
führt.
Somit wird der Drei-Zustands-Puffer 74F125 einen hohen Widerstandswert ausgeben
und das System wird in einen normalen Betriebsmodus eintreten. Im
normalen Modus ist das System in der Lage, verschiedene Programme
auszuführen,
beispielsweise solche, die das BIOS testen oder ein Anwendungsprogramm
kodieren.
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Zusammenfassend
stellt die Erfindung eine PCI-Debuggingvorrichtung mit einer PCI-Schnittstelle und
ein Verfahren für
den Betrieb der Debuggingvorrichtung bereit. Die PCI-Debuggingvorrichtung
ist in der Lage, den Betrieb eines Computersystems anzuhalten und
Systeminformationen, beispielsweise Adressen, Daten und Command-Signale
des Systems, anzuzeigen. Zusätzlich
wird keine ISA-Bus-Debugging-Karte mehr benötigt.
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Es
ist beabsichtigt, dass die vorliegende Erfindung die Modifikationen
und Variationen dieser Erfindung einschließt, die in den Bereich der
folgenden Ansprüche
fallen.