DE19960574A1 - PCI-Fehlerbehebungsvorrichtung,-Verfahren und -System - Google Patents

Abstract

Eine PCI-Fehlerbehebungsvorrichtung, ein -verfahren und ein -system werden offenbart. Die PCI-Schnittstelle beinhaltet ein Anforderungssignal, ein Zusicherungssignal und ein Ziel-Bereitsignal. Das System besitzt einen Fehlerbehebungsmodus, derart, dass das aktuelle Zusicherungssignal so lange aufrechterhalten wird, wie das Anforderungssignal aktiviert bleibt. Unter Verwendung eines dekodierenden Komparatorschaltkreises dekodiert die Fehlerbehebungsvorrichtung ein instantes Anweisungssignal der PCI-Schnittstelle und vergleicht dieses mit einem benutzerdefinierten "Warte-auf-Fehlerbehebung"-Anweisungssignal, so dass ein identisches Anweisungssignal erzeugt werden kann, um das Anforderungssignal zu aktivieren. Aufgrund der andauernden Aktivierung durch das Anforderungssignal an der PCI-Schnittstelle hält das System an, um Systemdaten über einen Anzeigeschaltkreis anzuzeigen, so dass die Fehlerbeseitigung durchgeführt werden kann.

Description

Die vorliegende Erfindung betrifft eine Fehlerbehebungsvorrichtung und ein Fehlerbehebungsverfahren für Computersysteme. Insbesondere betrifft die vorliegende Erfindung eine Fehlerbehebungsvorrichtung, -verfahren und -system für ein Computersystem, das einen peripheren Komponentenverbindungs-Bus (PCI-Bus) aufweist.

Die Fig. 1 ist ein Blockdiagramm, das ein PCI-Bussystem zeigt, das verschiedene Komponenten eines herkömmlichen Computerssystems verbindet. Wie in Fig. 1 gezeigt, ist eine zentrale Prozessoreinheit (CPU) 10 mit dem PCI-Bus 14 über eine Datenverknüpfung (host bridge) 12 gekoppelt. Die Führungsregler bzw. Führungssteuergeräte von mehreren PCI-kompatiblen, peripheren Vorrichtungen, beispielsweise eines Grafikadapters 16a, einer Erweiterungsbusverknüpfung 16b, eines LAN-Adapters 16c und eines SCSI- Verknüpfungsbusadapters 16d, können auch mit dem PCI-Bus 14 gekoppelt sein. Jeder von diesen Führungsreglern ist in der Lage, ein Anforderungssignal (RST) auszusenden, um die Verwendung des PCI-Busses 14 anzufordern. Die Verknüpfungsbrücke 12 dient als ein Arbiter bzw. ein Schiedsrichter, der Zusicherungssignale (GNT) an den Regler aussendet, wenn der PCI-Bus 14 verfügbar ist.

Datenübertragungen zwischen den PCI-kompatiblen Vorrichtungen (beispielsweise die Führungsregler oder die "Nordbrücke" (north bridge) eines Computerchipsatzes) werden durch einige wenige Schnittstellensteuersignale gesteuert. Ein Zyklusrahmen (FRAME), der die Initialisierung eines Datenzugriffvorgangs und die Dauer desselben anzeigt, wird von einem Initiator (kann der Führungsregler oder die Nordbrücke sein) ausgegeben. Sobald das FRAME-Signal beendet ist, beginnt die Datenübertragung über den PCI-Bus. Ein niedriges Potential für das FRAME-Signal zeigt an, dass die Datenübertragung andauert. Nach der Initiierung der Datenübertragung sendet der Adressbus AD während des Adresszyklus eine gültige Adresse aus. In der Zwischenzeit senden Kommando/Byte-Freigabe-Signalzeilen (CBE[3 : 0]) eine gültige Busanweisung (gemäß der PCI-Spezifikation) aus, so dass die Zielvorrichtung den Datenübertragungsmodus weiß, der vom Initiator angefordert wurde. Im Allgemeinen sind die vier Bits der Kommando/Byte-Freigabe-Signalzeilen in der Lage, bis zu maximal 16 verschiedene Anweisungen zu codieren, und jede Anweisung ist im Detail in der PCI-Spezifikation definiert. Nachdem die effektive Adresse beendet ist, beginnt ein Datenzyklus, in dem Daten durch den Adressbus AD übertragen werden. In der Zwischenzeit werden Byte-Freigabesignale gesendet, so dass Daten übertragen werden können. Wenn die Übertragung des FRAME-Signals stoppt, wird in der aktuellen Übertragung der letzte und kein weiterer Datensatz übertragen. Ein Initiator-Bereitsignal (IRDY) und ein Ziel- Bereitsignal (TRDY) werden ebenfalls von dem System verwendet, um die Bereitschaft zur Datenübertragung der Initiierungsvorrichtung und der Zielvorrichtung anzuzeigen. Bei einem Datenlesevorgang zeigt das IRDY-Signal an, dass der Initiator bereit ist, die angeforderten Daten zu empfangen. Bei einem Datenschreibvorgang zeigt das TRDY-Signal an, dass die Zielvorrichtung bereit ist, die angeforderten Daten zu empfangen. Ein Stoppsignal (STOP) wird von der Zielvorrichtung verwendet, um ein Beenden der Datenübertragung vom Initiator zu verlangen.

Fig. 2 ist ein Zeitdiagramm, das die verschiedenen Signale in einer PCI-Bus-Schnittstelle während eines Lesevorgangs zeigt. Die Zeitspanne, in der Daten über den PCI-Bus übertragen werden, ist als ein Busübertragungszyklus 20 bekannt. Der Busübertragungszyklus 20 beinhaltet einen Adresszyklus 22 und mehrere Datenzyklen, beispielsweise 24a, 24b und 24c. Jeder Datenzyklus 24a/b/c kann weiter in einen Wartezyklus 26a/b/c und einen Datenübertragungszylus 28a/b/c unterteilt werden. Das nun folgende ist eine kurze Beschreibung der PCI-Bus-Schnittstelle während eines Lesevorgangs, um die Steuersignale gemäß der PCI-Spezifikation zu erläutern.

Während des Zyklus T1 wird ein FRAME-Signal vom Initiator gesendet, das den Start einer Datenübertragung anzeigt, währenddessen eine Startadresse auf die Adressbuszeilen AD gesetzt werden, um die Zielvorrichtung der Übertragung zu lokalisieren. In der Zwischenzeit wird eine Leseanweisung durch die CBE-Zeilen gesendet. Nach der Zustellung der Leseanweisung wird ein Byte-Freigabesignal in die CBE-Zeilen gesetzt. Die Byte- Freigabesignale werden durchgehend durch die Datenzyklen (einschließlich 24a, 24b, 24c) gesendet. Während des Zyklus T2 sendet der Initiator ein Initiator-Bereitsignal IRDY, um die Bereitschaft zur Datenübertragung anzuzeigen. Die Zielvorrichtung ist jedoch noch nicht bereit. Deshalb bleibt die Zielvorrichtung bei der Vorbereitung der Daten, so lange der Initiator im Wartezyklus 26a des Datenzyklus 24a wartet. Während des Zyklus T3 hat die Zielvorrichtung alle notwendigen Daten für die Übertragung vorbereitet, und sendet damit ein Ziel-Bereitsignat TRDY aus. Deshalb sind im Datenzyklus 28a beide, IRDY und TRDY, beendet und so kann der Initiator beginnen, die Daten von der Zielvorrichtung zu lesen. Während des Zyklus T4 gibt die Zielvorrichtung nicht mehr länger das Ziel-Bereitsignal TRDY aus, was das Ende des ersten Satzes der übertragenen Daten signalisiert. Mittlerweile wird ein Datensatz in der Zielvorrichtung vorbereitet. Erneut tritt der Initiator in einen Wartezyklus 26b des Datenzyklus 24b ein. Während des Zyklus T5 wird das Ziel- Bereitsignal TRDY ausgegeben, das anzeigt, dass der zweite Datensatz bereit steht. Der zweite Datensatz steht durch den Initiator im Zyklus 28b bereit, wenn das IRDY- und das TRDY-Signal beide ausgegeben werden. Wenn der Initiator nicht genügend Zeit erhält, um alle Daten von der Zielvorrichtung wie im Zyklus T6 zu lesen, wird das IRDY-Signal beendet. Da das TRDY-Signal immer noch aus ist, wird der Wartezyklus 26c durch den Initiator aktiviert. Sobald der Initiator erneut im Zyklus T7 bereit ist, wird das IRDY-Signal wieder ausgegeben. Der Initiator liest die Daten der Zielvorrichtung während des Datenübertragungszyklus 28c, wenn das IRDY- und das TRDY-Signal beide ausgegeben sind, um dadurch einen einzelnen Lesevorgang zu vervollständigen.

Den Ingenieuren, die mit der PC-Hardware-Wartung und Entwicklung vertraut sind, sowie den Entwicklern und Studenten, die mit PCs experimentieren, sollte die ISA-Buskarte ziemlich bekannt sein. Die ISA-Buskarte ist ein unabkömmliches Werkzeug für Systemfehlerbehebung, Reparatur und Signalanzeige. Verglichen mit einem logischen Analysator ist der ISA-Bus ein ziemlich preiswertes und nützliches analytisches Werkzeug. Aufgrund der stetigen Steigerung der Betriebsfrequenz in den meisten PC-Systemen (beispielsweise über 133 MHz bei der CPU, über 66 MHz für AGP und über 33 MHz für den PCI-Bus), ist der ISA-Bus, der mit nur 8 bis 10 MHz betrieben wird, jedoch zu weit hinter andere Vorrichtungen bei der Geschwindigkeit zurückgefallen. Folglich wird der ISA-Bus wahrscheinlich durch den PCI-Bus in naher Zukunft ersetzt werden. In der Tat haben die meisten Hersteller von Computerhauptplatinen damit aufgehört, einen ISA-Busschlitz auf der Hauptplatine beizufügen.

Nur sehr einfache PCI-Anzeigekarten, die keine Kapazitätsbegrenzung haben, sind jedoch auf dem PC-Markt erhältlich. Diese Anzeigekarten sind nur in der Lage, Adressen, Daten und Anweisungssignale anzuzeigen. Zusätzlich muss sich jede Anzeigekarte auf ein E/A- Kanal-Bereitsignal (I/O CHANNEL READY) von einer ISA-Busfehlerbehebungskarte verlassen, um das System zeitweise anzuhalten. Deshalb können für den Fall, dass Computerhauptplatinen nicht mehr länger einen ISA-Busschlitz besitzen, Fehlerbehebung und Reparatur nur schwer durchgeführt werden. Deshalb besteht ein dringender Bedarf an einer PCI-Fehlerbehebungsvorrichtung, das einige Anhaltemöglichkeiten besitzt.

Folglich ist es eine Aufgabe der vorliegenden Erfindung, eine PCI- Fehlerbehebungsvorrichtung mit einer PCI-Schnittstelle bereitzustellen. Der Benutzer dieser PCI-Fehlerbehebungsvorrichtung ist in der Lage, das System anzuhalten und Systeminformationen, beispielsweise Adressen, Daten und Anweisungssignale, zu berichtigen, ist die Vorrichtung einmal in den PCI-Schnittstellenschlitz des Systems eingesteckt. Zusätzlich ist eine ISA-Busfehlerbehebungskarte unnötig.

Eine zweite Aufgabe der Erfindung ist es, ein Verfahren zur Fehlerbehebung in einem System mit einer PCI-Schnittstelle derart bereitzustellen, dass Systemvorgänge angehalten und Adressen, Daten und Anweisungssignale des Systems angezeigt werden können.

Zur Erreichung dieser und anderer Vorteile und in Übereinstimmung mit dem Zweck der Erfindung, wie er hierin enthalten und ausführlich beschrieben ist, stellt die Erfindung eine PCI-Fehlerbehebungsvorrichtung mit einer PCI-Schnittstelle bereit. Die PCI-Schnittstelle beinhaltet ein Anforderungssignal, ein Zusicherungssignal und ein Ziel-Bereitsignal. Das System beinhaltet einen Fehlerbehebungsmodus. Wenn das Anforderungssignal freigegeben wird, während sich das System im Fehlerbehebungsmodus befindet, erhält das System das Zusicherungssignal aufrecht. Die PCI-Fehlerbehebungsvorrichtung beinhaltet: einen umschaltenden Schaltkreis, um ein "Warte-auf-Fehlerbehebung"-Anweisungssignal zu setzen; einen Systemdaten-Anzeigeschaltkreis, um Daten auf der PCI-Schnittstelle anzuzeigen und um ein instantanes Anweisungssignal auszusenden; einen dekodierenden Komparatorschaltkreis, um das instantane Anweisungssignal zu dekodieren und um es mit dem "Warte-auf-Fehlerbehebung"-Anweisungssignal zu vergleichen, so dass ein identisches Anweisungssignal erzeugt werden kann; und einen Signalspeicherschaltkreis, der zum Rückstellen in der Lage ist, um das identische Anweisungssignal zu speichern und um das Anforderungssignal zu aktivieren. Da der Systemhalt das Zusicherungssignal nicht verwirft, so lange das Anforderungssignal aktiviert ist, ist ein Fehlerbehebungsvorgang möglich. Die Erfindung stellt auch ein Verfahren zur Fehlerbehebung bei einem System bereit, das eine PCI-Schnittstelle aufweist. Das System weist einen Fehlerbehebungsmodus auf, während die PCI-Schnittstelle ein Anforderungssignal, ein Zusicherungssignal und ein Ziel- Bereitsignal beinhaltet. Im Fehlerbehebungsmodus wird das Zusicherungssignal vom System so lange aufbewahrt, wie das Anforderungssignal aktiviert ist. Das Verfahren beinhaltet die Schritte: Bereitstellen eines "Warte-auf-Fehlerbehebung"-Anweisungssignals; Erfassen eines instantanen Anweisungssignals von der PCI-Schnittstelle; Dekodieren des instantanen Anweisungssignals; Vergleichen des instantanen Anweisungssignals und des "Warte-auf Fehlerbehebung"-Anweisungssignals und Erzeugen eines identischen Anweisungssignals; und Bereitstellen eines Rückstellungseingangs, um das Anforderungssignal zu löschen. Da der Systemhalt das Zusicherungssignal nicht verwirft, so lange das Anforderungssignal aktiviert ist, ist ein Fehlerbehebungsvorgang möglich.

Die Erfindung liefert auch ein Fehlerbehebungssystem mit einer PCI-Schnitttstelle. Die PCI- Schnittstelle beinhaltet ein Anforderungssignal, ein Zusicherungssignal und ein Ziel- Bereitsignal. Das Fehlerbehebungssystem beinhaltet ein Computersystem mit einem PCI- Schnittstellenschlitz. Das Computersystem hat einen Fehlerbehebungsmodus. Im Fehlerbehebungsmodus bewahrt das Computersystem irgend ein Zusicherungssignal so lange auf, wie das aktivierte Anforderungssignal erhalten bleibt. Das Fehlerbehebungssystem beinhaltet auch eine PCI-Fehlerbehebungskarte, die in den PCI-Schnittstellenschlitz eingeschoben ist. Die PCI-Fehlerbehebungskarte weist einen umschaltenden Schaltkreis auf, um ein "Warte-auf-Fehlerbehebung"-Anweisungssignal zu setzen; einen Systemdaten- Anzeigeschaltkreis, um Daten auf der PCI-Schnittstelle anzuzeigen und um ein instantanes Anweisungssignal auszusenden; einen dekodierenden Komparatorschaltkreis, um das instantane Anweisungssignal zu dekodieren und um es mit dem "Warte-auf- Fehlerbehebung"-Anweisungssignal zu vergleichen, so dass ein identisches Anweisungssignal unter der richtigen Bedingung erzeugt wird; und einen Signalspeicherschaltkreis, der zum Rückstellen in der Lage ist, um das identische Anweisungssignal zu speichern und das Anforderungssignal zu aktivieren.

Gemäß der Ausführungsform der Erfindung wird das System unmittelbar in einem Fehlerbehebungsmodus fortfahren, wenn die PCI-Schnittstelle eine PCI- Fehlerbehebungskarte beim Systemstart erfasst. Auf der anderen Seite wird das System nach einer eingestellten Zeitspanne im normalen Betriebsmodus fortfahren, wenn keine PCI- Fehlerbehebungskarte erfasst wurde. Alternativ kann die PCI-Schnittstelle des Systems derart eingestellt werden, dass das System automatisch beim Systemstart im Fehlerbehebungsmodus fortfährt. Nach der Ausführung des BIOS-Programms kehrt das System unmittelbar in den normalen Betriebsmodus zurück.

In der Ausführungsform der Erfindung kann das Computersystem ferner einen Widerstand beinhalten, um das Computersystem in den Fehlerbehebungsmodus zu bringen. Alternativ kann der Widerstand in der PCI-Fehlerbehebungskarte eingefügt sein. In diesem Fall muss das Computersystem die Präsenz des Widerstands durch die PCI-Schnittstelle erfassen. Der Widerstand kann mit einem hohen Potential (pull up) oder mit einem niedrigen Potential (pull down) gekoppelt sein. Es kann in einfacher Weise bestimmt werden, ob das System in den Fehlerbehebungsmodus oder in den normalen Modus gehen soll, so lange wie das Spannungsniveau des Widerstands vom Computersystem erfasst wird.

Es ist zu klar, dass die vorangehende allgemeine Beschreibung sowie die folgende ausführliche Beschreibung beispielhaft sind und eine weitere Erläuterung dieser Erfindung, wie beansprucht, liefern sollte.

Die begleitenden Zeichnungen sind beigefügt, um ein besseres Verständnis der Erfindung zu liefern, und sie sind eingegliedert und stellen einen Teil dieser Beschreibung dar. Die Zeichnungen erläutern erfindungsgemäße Ausführungsformen und dienen, zusammen mit der Beschreibung, zur Erläuterung der Grundlagen der Erfindung.

Fig. 1 ist ein Blockdiagramm, das ein PCI-Bussystem zeigt, das mit verschiedenen Komponenten eines herkömmlichen Computersystems verbunden ist;

Fig. 2 ist ein Zeitdiagramm, das die verschiedenen Signale in einer PCI-Busschnittstelle während eines Lesevorgangs zeigt;

Fig. 3 ist ein Blockdiagramm, das die Verbindungen zwischen einem Computersystem und einer Fehlerbehebungsvorrichtung gemäß einer bevorzugten Ausführungsform dieser Erfindung zeigt;

Fig. 4 ist ein Blockdiagramm, das die Hauptkomponenten einer erfindungsgemäßen PCI- Busfehlerbehebungsvorrichtung zeigt;

Fig. 5 ist ein Schaltdiagramm, das die erfindungsgemäßen Verbindungen eines dekodierenden Komparatorschaltkreises und eines umschaltenden Schaltkreises zeigt;

Fig. 6 ist ein Schaltdiagramm, das die Verbindungen in einem Signalspeicherschaltkreis zeigt.

Im Folgenden werden die vorliegenden bevorzugten Ausführungsformen der Erfindung ausführlich erläutert, deren Beispiele in den begleitenden Zeichnungen erläutert werden. Wo immer möglich, werden sowohl in den Zeichnungen als auch in der Beschreibung die gleichen Bezugszeichen verwendet, um die gleichen oder ähnliche Teile zu bezeichnen.

Die Fig. 3 ist ein Blockdiagramm, das die Verbindungen zwischen einem Computersystem und einer Fehlerbehebungsvorrichtung gemäß einer bevorzugten Ausführungsform dieser Erfindung zeigt. Das Computersystem 40 beinhaltet eine zentrale Prozessoreinheit (CPU) 10, eine Systemspeichereinheit 11, einen Chipsatz 15 und einen PCI-Busschlitz 30. Die zentrale Prozessoreinheit 10 ist für die Steuerung der Vorgänge im Computersystem 40, beispielsweise Leseanweisung, Ausführungsanweisung, Systemspeicherzugriff, Datenein-/­ ausgabe usw. verantwortlich. Die Systemspeichereinheit 11 ist ein Speicherbereich für Systemanweisungen und Daten. Der Chipsatz 15 ist für die Synchronisierung der Kommunikation mit anderen Systemvorrichtungen verantwortlich. Der PCI-Busschlitz 30 ist ein Schlitz, um eine PCI-Schnittstellenkarte zu akzeptieren, so dass externe Funktionen, beispielsweise Grafik-, Netzwerk- oder PCI-Fehlerbehebungsfunktionen, ausgeführt werden können.

Das Computer System dieser Erfindung ist für einen Betrieb in einem Fehlerbehebungsmodus geeignet. In einem Fehlerbehebungs- oder einem Testmodus wird das Computersystem irgendwelche bestehende Zusicherungssignale so lange nicht beenden, wie das Anforderungssignal auf der PCI-Schnittstelle aktiviert bleibt. Weiterhin wird das System zeitweilig angehalten, um irgendeine Fehlerbehebung oder Berichtigung von Aktivitäten zu ermöglichen, wenn das Anforderungssignal stetig aktiviert bleibt.

Der Chipsatz 15 im erfindungsgemäßen Computersystem weist einen Fehlerbehebungsmodus-Anschlusspin auf. Wenn die Spannung am Fehlerbehebungsmodus- Anschlusspin durch einen internen Widerstand des Computersystems hoch eingestellt ist, startet das Computersystem den Fehlerbehebungsmodus. Wenn der PCI-Busschlitz 30 eine Fehlerbehebungskarte 50 aufweist, wird ein Zusicherungssignal von dem Computersystem so lange aufrechterhalten, wie das Anforderungssignal aktiviert ist. Deshalb kann irgendein Fehlerbehebungsvorgang durch die Fehlerbehebungsvorrichtung 50 ausgeführt werden.

Alternativ bleibt der Fehlerbehebungsmodus-Anschlusspin potentialfrei im Computersystem. Durch die Fehlerbehebungsvorrichtung 50, die in den PCI-Busschlitz 30 eingeschoben ist, wird der Fehlerbehebungsmodus-Anschlusspin des Chipsatzes 15 hoch eingestellt und das Computersystem wird in den Fehlerbehebungsmodus gebracht. Im Fehlerbehebungsmodus bleibt das aktuelle Zusicherungssignal so lange aufrechterhalten, wie das Anforderungssignal aktiviert bleibt, so dass die Systemfehlerbehebung möglich ist.

Wenn die Fehlerbehebungsvorrichtung 50 den Fehlerbehebungsmodus-Anschlusspin des Chipsatzes 15 in einen potentialfreien Zustand schaltet, kehrt das Computersystem in den normalen Betriebsmodus zurück. Im normalen Modus arbeitet die Fehlerbehebungsvorrichtung 50 wie ein Chipsatz 15 ohne einen Fehlerbehebungsmodus- Anschlusspin. Mit anderen Worten, Betriebseinstellungen der Fehlerbehebungsvorrichtung 50 können unter Verwendung des Basis-Ein-/Ausgabe-System (BIOS) eingestellt werden.

Weiterhin kann das Computersystem derart eingestellt werden, dass der Fehlerbehebungsmodus jedesmal nach dem Systemstart angestellt wird. Wenn die Ausführung der BIOS-Anweisungen abgeschlossen sind, schaltet das BIOS das Computersystem in einen normalen Betriebsmodus zurück.

Die Fig. 4 ist ein Blockdiagramm, das die Hauptkomponenten einer erfindungsgemäßen PCI-Busfehlerbehebungsvorrichtung zeigt. Die Fehlerbehebungsvorrichtung 50 beinhaltet einen umschaltenden Schaltkreis 51, einen dekodierenden Komparatorschaltkreis 52, einen Signalspeicherschaltkreis 53, der zur Rückstellung fähig ist, und einen Systemdaten- Anzeigeschaltkreis 54. Der Systemdaten-Anzeigeschaltkreis 54 zeigt die Adressen, Daten und Anweisungen während eines Systemvorgangs an. Der Systemdaten-Anzeigeschaltkreis 54 empfängt Kommando/Byte-Freigabesignale von dem PCI-Busschlitz 30 über die Signalzeilen CBE [3 . . 0]. Nach dem Durchgang durch den Anzeigeschaltkreis 54 wird das Kommando/Byte-Freigabesignal gespeichert und sodann wird ein instantanes Anweisungssignal erzeugt. Der dekodierende Komparatorschaltkreis 52 dekodiert unmittelbar das instantane Anweisungssignal und vergleicht es mit dem voreingestellten "Warte-auf-Fehlerbehebung"-Anweisungssignal, das vom umschaltenden Schaltkreis 51 ausgegeben wird. Wenn die Anweisungen, die durch den Komparatorschaltkreis 52 aufgenommen wurden, identisch sind, wird ein identisches Anweisungssignal COMMAND ausgegeben. Sobald das COMMAND-Signal und das Ziel-Bereitsignal beide in einem freigegebenen Zustand gesetzt sind, wird ein Auslösesignal für den Signalspeicherschaltkreis 53 erzeugt, so dass das Anforderungssignal freigegeben wird.

Die Fig. 5 ist ein Schaltdiagramm, das die erfindungsgemäßen Verbindungen eines dekodierenden Komparatorschaltkreises und eines umschaltenden Schaltkreises zeigt. Wie in Fig. 5 gezeigt, werden Byte-Freigabesignale: CBE [3 . . 0] vom Systemdaten- Anzeigeschaltkreis 40 durch den Signalspeicherschaltkreis 74F373 gespeichert. Der Signalspeicherschaltkreis 74F373 ist mit einem dekodierenden Schaltkreis gekoppelt, der aus zwei 74F138 Chips zusammengesetzt ist. Nach der Dekodierung wird ein Freigabesignal an irgendeinem Ausgabeanschluss der beiden 74F138 Chips erzeugt. Das Freigabesignal wird mit einem "Warte-auf-Fehlerbehebung"-Anweisungssignal verglichen, das durch den Benutzer im umschaltenden Schaltkreis voreingestellt wurde. Wenn die beiden Signale identisch sind (mit anderen Worten, ein Ausgabeanschluss des 74F138 Chips ist freigegeben, während eine entsprechende Position des umschaltenden Schaltkreises leitfähig ist), werden Freigabesignale von Multi-Eingang-NAND-Steueranschluss 74ALS30 ausgegeben. Danach wird ein Freigabesignal, das identische Anweisungen anzeigt, von dem Ausgabeanschluss des OR-Steueranschlusses 74F32 an das COMIMAND-Signal ausgegeben.

Die Fig. 6 ist ein Schaltdiagramm, das die Verbindungen in einem Signalspeicherschaltkreis zeigt. Wenn, wie in Fig. 6 gezeigt, der CLEAR-Anschluss und der PRESET-Anschluss der Signalspeichervorrichtung 74F74 gesperrt sind und der Schalter S 1 mit der Erde verbunden ist, wird der Drei-Zustands-Puffer 74F125 durch den Ausgabeanschluss der Signalspeichervorrichtung 74F74 freigegeben, wenn das identische Anweisungssignal COMMAND empfangen wird. Der Drei-Zustands-Puffer 74F125 wird ein Anforderungssignal an das PCI-System ausgeben. Wenn der Schalter S 1 auf der anderen Seite mit einer hohen Potentialquelle verbunden ist, wird der Ausgabeanschluss der Signalspeichervorrichtung 74F74 den Drei-Zustands-Puffer 74F125 sperren, auch wenn ein identisches Anweisungssignal COMMAND aufgenommen wurde. Wenn der Drei-Zustands- Puffer 74F125 gesperrt ist, wird ein hoher Widerstandswert vom Drei-Zustands-Puffer 74F125 ausgegeben, so dass das System in einem normalen Betriebsmodus arbeiten muss. Wenn das System-RESET oder der Schalter 52 mit der Erde verbunden sind, wird der Ausgabeanschluss des AND-Steueranschlusses 74F08 die Signalspeichervorrichtung 74F74 einstellen, was zu einer Sperrung des Drei-Zustands-Puffer 74F125 führt. Somit wird der Drei-Zustands-Puffer 74F125 einen hohen Widerstandswert ausgeben und das System wird in einen normalen Betriebsmodus eintreten. Im normalen Modus ist das System in der Lage, verschiedene Programme auszuführen, beispielsweise die das BIOS testen oder ein Anwendungsprogramm kodieren.

Zusammenfassend stellt die Erfindung eine PCI-Fehlerbehebungsvorrichtung mit einer PCI- Schnittstelle und ein Verfahren für den Betrieb der Fehlerbehebungsvorrichtung bereit. Die PCI-Fehlerbehebungsvorrichtung ist in der Lage, den Betrieb eines Computersystems anzuhalten und Systeminformationen, beispielsweise Adressen, Daten und Anweisungssignale des Systems, anzuzeigen. Zusätzlich wird keine ISA- Busfehlerbehebungskarte mehr benötigt.

Es ist für Fachleute auf diesem Gebiet klar, daß verschiedene Modifikationen an der Struktur der vorliegenden Erfindung gemacht werden können, ohne den Bereich oder die Idee der Erfindung zu verlassen. Im Hinblick auf das vorstehende ist beabsichtigt, dass die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung einschließt, mit der Maßgabe, dass sie in den Bereich der folgenden Ansprüche und deren Äquivalente fallen.

Claims (21)

1. PCI-Fehlerbehebungsvorrichtung zur Fehlerbehebung auf einem System mit einer PCI- Schnittstelle, wobei die PCI-Schnittstelle ein Anforderungssignal, ein Zusicherungs­ signal und ein Ziel-Bereitsignal beinhaltet, und das System einen Fehlerbehebungsmodus derart aufweist, dass das aktuelle Zusicherungssignal so lange beibehalten wird, wie das Anforderungssignal aktiviert ist, wobei die PCI-Fehlerbehebungsvorrichtung umfasst:
einen umschaltenden Schaltkreis, um ein "Warte-auf-Fehlerbehebung"-Signal zu setzen;
einen Systemdatenanzeigeschaltkreis, der mit der PCI-Schnittstelle gekoppelt ist, um Daten auf der PCI-Schnittstelle anzuzeigen und um ein instantanes Anweisungssignal auszusenden;
einen dekodierenden Komparatorschaltkreis, der mit dem umschaltenden Schaltkreis und dem Systemdatenanzeigeschaltkreis gekoppelt ist, um das instantane Anweisungssignal zu dekodieren und mit dem "Warte-auf-Fehlerbehebung"- Anweisungssignal zu vergleichen, und um anschließend ein identisches Anweisungssignal zu erzeugen; und
einen Signalspeicherschaltkreis mit Rückstellfähigkeit, der mit dem dekodierenden Komparatorschaltkreis gekoppelt ist, um das identische Anweisungssignal zu speichern und um das Anforderungssignal zu aktivieren.

2. PCI-Fehlerbehebungsvorrichtung nach Anspruch 1, wobei der umschaltende Schaltkreis einen Auswahlschalter entweder in einem leitfähigen oder einem abgeschalteten Zustand verwendet.

3. PCI-Fehlerbehebungsvorrichtung nach Anspruch 1, worin der dekodierende Komparatorschaltkreis ferner beinhaltet:
einen Decoder, um das instantane Anweisungssignal zu dekodieren;
einen Komparatorschaltkreis, der mit dem LJmschaltschaltkreis und dem Decoder gekoppelt ist, um das dekodierte, instantane Anweisungssignal mit dem "Warte-auf- Fehlerbehebung"-Anweisungssignal zu vergleichen und um anschließend ein identisches Anweisungssignal zu erzeugen.

4. PCI-Fehlerbehebungsvorrichtung nach Anspruch 1, worin der Signalspeicherschaltkreis beinhaltet:
eine Signalspeichervorrichtung, die ein Freigabesignal erzeugt, das das Anforderungssignal aktiviert, wenn das identische Anweisungssignal freigegeben ist;
ein AND-Gate, das die Signalspeichervorrichtung zurückstellt und das Anforderungssignal abschaltet, wenn das Systemrückstellungssignal freigegeben ist oder ein Rückstellungsschalter aktiviert ist.

5. PCI-Fehlerbehebungssystem nach Anspruch 1, wobei der Fehlerbehebungsmodus automatisch mit dem Systemstart gesetzt wird, jedoch zu einem normalen Betriebsmodus zurückkehrt, sobald die Ausführung des BIOS-Programms abgeschlossen ist.

6. PCI-Fehlerbehebungssystem nach Anspruch 1, wobei der Fehlerbehebungsmodus mit dem Systemstart gesetzt wird, sobald die Präsenz einer Fehlerbehebungsvorrichtung erkannt wird.

7. Fehlerbehebungsverfahren für ein System mit PCI-Schnittstelle, worin die PCI- Schnittstelle ein Anforderungssignal, ein Zusicherungssignal und ein Ziel-Bereitsignal beinhaltet, und das System einen Fehlerbehebungsmodus derart aufweist, dass das aktuelle Zusicherungssignal so lange beibehalten wird, wie das Anforderungssignal aktiviert ist, wobei das Fehlerbehebungsverfahren die Schritte umfasst:
Bereitstellen eines "Warte-auf-Fehlerbehebung; "-Anweisungssignals;
Erfassen eines instantanen Anweisungssignals auf der PCI-Schnittstelle;
Dekodieren des instantanen Anweisungssignals;
Vergleichen des dekodierten, instantanen Anweisungssignals mit dem "Warte-auf Fehlerbehebung"-Signal, und Erzeugen eines identischen Anweisungssignals; und
Bereitstellen eines Rückstelleingangs, um das Anforderungssignal zurückzustellen.

8. Fehlerbehebungsverfahren nach Anspruch 7, wobei Adressen, Daten und Anweisungssignale auch an der PCI-Schnittstelle instantan angezeigt werden.

9. Fehlerbehebungssystem für ein System mit einer PCI-Schnittstelle, worin die PCI- Schnittstelle ein Anforderungssignal, ein Zusicherungssignal und ein Ziel-Bereitsignal beinhaltet, das umfasst:
ein Computersystem, das einen PCI-Schnittstellenschlitz aufweist, wobei das Computersystem einen Fehlerbehebungsmodus derart aufweist, dass das aktuelle Zusicherungssignal so lange beibehalten wird, wie: das Anforderungssignal aktiviert ist;
eine PCI-Fehlerbehebungskarte, die mit dem PCI-Schnittstellenschlitz gekoppelt ist, und die umfasst:
einen umschaltenden Schaltkreis, um ein "Warte-auf-Fehlerbehebung"-Signal zu setzen;
einen Systemdatenanzeigeschaltkreis, der mit der PCI-Schnittstelle gekoppelt ist, um Daten auf der PCI-Schnittstelle anzuzeigen undl um ein instantanes Anweisungssignal auszusenden;
einen dekodierenden Komparatorschaltkreis, der mit dem Umschaltschaltkreis und dem Systemdatenanzeigeschaltkreis gekoppelt ist, um das instantane Anweisungssignal zu dekodieren und mit dem "Warte-auf-Fehlerbehebung"-Anweisungssignal zu vergleichen, und um anschließend ein identisches Anweisungssignal zu erzeugen; und einen Signalspeicherschaltkreis mit Rückstellfähigkeit, der mit dem dekodierenden Komparatorschaltkreis gekoppelt ist, um das identische Anweisungssignal zu speichern und um das Anforderungssignal zu aktivieren.

10. Fehlerbehebungssystem nach Anspruch 9, wol<ei der umschaltende Schaltkreis einen Auswahlschalter entweder in einem leitfähigen oder einem abgeschalteten Zustand verwendet.

11. Fehlerbehebungssystem nach Anspruch 9, wobei der dekodierende Komparatorschaltkreis ferner umfasst:
einen Decoder, um das instantane Anweisungssignal zu dekodieren;
einen Komparatorschaltkreis, der mit dem umschaltenden Schaltkreis und dem Decoder gekoppelt ist, um das dekodierte, instantane Anweisungssignal mit dem "Warte-auf Fehlerbehebung"-Signal zu vergleichen, und anschließend ein identisches Anweisungssignal zu erzeugen.

12. Fehlerbehebungssystem nach Anspruch 9, wobei das Computersystem einen Widerstand beinhaltet, um das Computersystem in den Fehlerbehebungsmodus zu bringen.

13. Fehlerbehebungssystem nach Anspruch 9, worin die PCI-Fehlerbehebungskarte einen Widerstand derart aufweist, dass der Fehlerbehebungsmodus vom Computersystem gesetzt wird, wenn ein Widerstand über die PCI-Schnittstelle erkannt wird.

14. Fehlerbehebungssystem nach Anspruch 9, worin der Signalspeicherschaltkreis beinhaltet:
eine Signalspeichervorrichtung, die ein Freigabesignal erzeugt, das das Anforderungssignal aktiviert, wenn das identische Anweisungssignal freigegeben ist;
ein AND-Gate, das die Signalspeichervorrichtung zurückstellt und das Anforderungssignal abschaltet, wenn das Systemrückstellungssignal freigegeben ist oder ein Rückstellschalter aktiviert ist.

15. Fehlerbehebungssystem nach Anspruch 9, worin der Signalspeicherschaltkreis einen Schalter beinhaltet, um das Anforderungssignal zurückzustellen.

16. Fehlerbehebungssystem nach Anspruch 9, wobei das Computersystem beim Systemstart fortfährt, im normalen Betriebsmodus zu arbeiten, wenn eine PCI-Fehlerbehebungskarte nach einer eingestellten Zeitspanne noch nicht erkannt wurde.

17. Fehlerbehebungssystem nach Anspruch 9, wobei das Computersystem fortfährt, im Fehlerbehebungsmodus zu arbeiten, wenn eine PCI-Fehlerbehebungskarte erkannt wurde.

18. Chipsatz, der einen PCI-Fehlerbehebungsmodus aufweist, der in einem Computersystem mit einer PCI-Schnittstelle verwendet wird, worin das Computersystem eine Grundplatine aufweist, und die Grundplatine mehrere PCI-Schlitze aufweist, und wenn der PCI-Fehlerbehebungsmodus freigegeben ist, das Computersystem selbstständig den Fehlerbehebungsmodus startet, und wenn der PCI-Fehlerbehebungsmodus und ein Anforderungssignal der PCI-Schnittstelle im freigegebenen Zustand gehalten werden, der Chipsatz nicht ein Zusicherungssignal der PCI-Schnittstelle anhält.

19. Chipsatz nach Anspruch 18, worin der Chipsatz einen Fehlerbehebungsmodus- Anschlusspin aufweist, der mit einem Widerstand gekoppelt sein kann, und der die Freigabe des PCI-Fehlerbehebungsmodus erlaubt.

20. Chipsatz nach Anspruch 18, wobei der PCI-Fehlerbehebungsmodus des Chipsatzes den Fehlerbehebungsmodus durch Erfassen eines Widerstands freigeben kann, der mit der Fehlerbehebungsvorrichtung gekoppelt ist, und der in einem der PCI-Schlitze eingesteckt ist.

21. Chipsatz nach Anspruch 18, wobei der PCI-Fehlerbehebungs-Modus des Chipsatzes den Fehlerbehebungsmodus durch ein Basis-Ein-/Ausgabe-System (BIOS) des Computersystems einstellen kann.