JPH1083318A - 電子回路解析装置 - Google Patents
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- JPH1083318A JPH1083318A JP8262620A JP26262096A JPH1083318A JP H1083318 A JPH1083318 A JP H1083318A JP 8262620 A JP8262620 A JP 8262620A JP 26262096 A JP26262096 A JP 26262096A JP H1083318 A JPH1083318 A JP H1083318A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
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- G06F11/25—Testing of logic operation, e.g. by logic analysers
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Abstract
(57)【要約】
【課題】 高度なデータ解析を容易に実行できる電子回
路解析装置の提供。 【解決手段】 ターゲットＣＰＵで実行するプログラム
及び該プログラムの実行に必要な各種データ並びにター
ゲットＣＰＵの実行結果を記憶する記憶手段、記憶手段
の全部又は一部をターゲットＣＰＵに提供し若しくは記
憶手段をアクセスしてターゲットＣＰＵの動作を擬似的
に実行する実行手段、記憶手段をホストコンピュータの
記憶空間に割り付ける割り付け手段を備える。記憶手段
をホストコンピュータの記憶空間に割り付ければ、デー
タの解析に必要なすべての情報をホストコンピュータに
取り込めるから、汎用のコマンドだけで高度なデータ解
析を容易に行うことができる。
路解析装置の提供。 【解決手段】 ターゲットＣＰＵで実行するプログラム
及び該プログラムの実行に必要な各種データ並びにター
ゲットＣＰＵの実行結果を記憶する記憶手段、記憶手段
の全部又は一部をターゲットＣＰＵに提供し若しくは記
憶手段をアクセスしてターゲットＣＰＵの動作を擬似的
に実行する実行手段、記憶手段をホストコンピュータの
記憶空間に割り付ける割り付け手段を備える。記憶手段
をホストコンピュータの記憶空間に割り付ければ、デー
タの解析に必要なすべての情報をホストコンピュータに
取り込めるから、汎用のコマンドだけで高度なデータ解
析を容易に行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、セントラル・プロ
セッシング・ユニット（ＣＰＵ）を搭載した電子回路の
動作解析装置に関する。なお、ＣＰＵは、マイクロ・プ
ロセッシング・ユニット（ＭＰＵ）と読み替えても構わ
ない。どちらもコンピュータの四要素（演算、記憶、入
出力及び制御）を有する点で一致するから、本発明では
区別しない。
セッシング・ユニット（ＣＰＵ）を搭載した電子回路の
動作解析装置に関する。なお、ＣＰＵは、マイクロ・プ
ロセッシング・ユニット（ＭＰＵ）と読み替えても構わ
ない。どちらもコンピュータの四要素（演算、記憶、入
出力及び制御）を有する点で一致するから、本発明では
区別しない。
【０００２】近年、様々な分野でＣＰＵを搭載した高機
能な電子機器が作られるようになってきた。ソフトを書
き込んだＲＯＭを交換するだけで、容易にシステムの改
修や機能拡張を行なうことができ、きわめて柔軟性にす
ぐれたシステムを開発できるからである。ところで、こ
うした電子回路にあっては、その高機能さゆえに、ハー
ドウエア及びソフトウエアのデバッグが相当に困難で、
何らかのデバック支援装置が必要不可欠である。
能な電子機器が作られるようになってきた。ソフトを書
き込んだＲＯＭを交換するだけで、容易にシステムの改
修や機能拡張を行なうことができ、きわめて柔軟性にす
ぐれたシステムを開発できるからである。ところで、こ
うした電子回路にあっては、その高機能さゆえに、ハー
ドウエア及びソフトウエアのデバッグが相当に困難で、
何らかのデバック支援装置が必要不可欠である。
【０００３】
【従来の技術】この種の支援装置として、従来から、デ
バッグ対象の電子回路（以下「ターゲット」）を擬似的
に実行するインサーキットエミュレータ（以下「ＩＣ
Ｅ」）やＲＯＭデバッガなどが用いられる。ＩＣＥは、
ターゲットのＣＰＵ（以下「ターゲットＣＰＵ」）ソケ
ットにＩＣＥのＣＰＵ（以下「エミュレーションＣＰ
Ｕ」）を接続し、このエミュレーションＣＰＵの動作内
容をＩＣＥのエミュレータ・ソフトウエアで逐一、追跡
・監視することによって、ターゲットのハード／ソフト
両面の総合的な動作判定を行うというものである。一
方、ＲＯＭデバッガは、ターゲットのＲＯＭ領域をデバ
ッガのメモリ空間に割り付け、この割り付け領域（通
称、エミュレーションラム領域）にデバック対象のプロ
グラムをロードして、その動作判定を行うというもので
ある。どちらも、ターゲットの開発時や改修時に欠かせ
ない支援装置である。
バッグ対象の電子回路（以下「ターゲット」）を擬似的
に実行するインサーキットエミュレータ（以下「ＩＣ
Ｅ」）やＲＯＭデバッガなどが用いられる。ＩＣＥは、
ターゲットのＣＰＵ（以下「ターゲットＣＰＵ」）ソケ
ットにＩＣＥのＣＰＵ（以下「エミュレーションＣＰ
Ｕ」）を接続し、このエミュレーションＣＰＵの動作内
容をＩＣＥのエミュレータ・ソフトウエアで逐一、追跡
・監視することによって、ターゲットのハード／ソフト
両面の総合的な動作判定を行うというものである。一
方、ＲＯＭデバッガは、ターゲットのＲＯＭ領域をデバ
ッガのメモリ空間に割り付け、この割り付け領域（通
称、エミュレーションラム領域）にデバック対象のプロ
グラムをロードして、その動作判定を行うというもので
ある。どちらも、ターゲットの開発時や改修時に欠かせ
ない支援装置である。
【０００４】図５は従来のＩＣＥ接続図である。ＩＣＥ
１は、本体２、プローブ３及びポッド４の三つの部分か
らなり、本体２はエミュレーション動作の全般を制御す
る制御部２ａやエミュレーションラム２ｂなどを備え、
プローブ３はエミュレーションＣＰＵ３ａやバスバッフ
ァ３ｂ、３ｃなどを備える。使用する際は、上記三つの
部分をフラットケーブル６、７で繋ぎ、ホストコンピュ
ータ５の拡張スロットに専用のインターフェイスカード
を差し込み、このインターフェースカードと本体２との
間をケーブル８で接続するとともに、ターゲット９のＣ
ＰＵソケット９ａにポッド４を接続したうえで、例え
ば、ホストコンピュータ５上のデバッガ（ＩＣＥ１に付
属する専用の開発支援プログラム）を起動して特定のコ
マンドを実行し、本体２に対してコーディングされたプ
ログラムのエミュレーション開始を指示すると、本体２
から送り返されたエミュレーション結果情報がディスプ
レイ上に表示されるという流れになる。
１は、本体２、プローブ３及びポッド４の三つの部分か
らなり、本体２はエミュレーション動作の全般を制御す
る制御部２ａやエミュレーションラム２ｂなどを備え、
プローブ３はエミュレーションＣＰＵ３ａやバスバッフ
ァ３ｂ、３ｃなどを備える。使用する際は、上記三つの
部分をフラットケーブル６、７で繋ぎ、ホストコンピュ
ータ５の拡張スロットに専用のインターフェイスカード
を差し込み、このインターフェースカードと本体２との
間をケーブル８で接続するとともに、ターゲット９のＣ
ＰＵソケット９ａにポッド４を接続したうえで、例え
ば、ホストコンピュータ５上のデバッガ（ＩＣＥ１に付
属する専用の開発支援プログラム）を起動して特定のコ
マンドを実行し、本体２に対してコーディングされたプ
ログラムのエミュレーション開始を指示すると、本体２
から送り返されたエミュレーション結果情報がディスプ
レイ上に表示されるという流れになる。
【０００５】ＩＣＥ１の操作者（プログラマ）は、ディ
スプレイ上の表示を解析して、例えば、コードの手直し
など必要な対策を講じるが、しばしば、より高度なデー
タ解析を必要とすることがある。このような場合、操作
者は、ホストコンピュータ５から本体２の制御部２ａを
操作してターゲット９の詳細情報（例えば、ターゲット
９のＲＡＭの内容など）を特定し、その情報をエミュレ
ーションラム２ｂへ取り込み、さらに、エミュレーショ
ンラム２ｂからホストコンピュータ５へ転送するといっ
た一連の手続を指示することになる。
スプレイ上の表示を解析して、例えば、コードの手直し
など必要な対策を講じるが、しばしば、より高度なデー
タ解析を必要とすることがある。このような場合、操作
者は、ホストコンピュータ５から本体２の制御部２ａを
操作してターゲット９の詳細情報（例えば、ターゲット
９のＲＡＭの内容など）を特定し、その情報をエミュレ
ーションラム２ｂへ取り込み、さらに、エミュレーショ
ンラム２ｂからホストコンピュータ５へ転送するといっ
た一連の手続を指示することになる。
【０００６】このような手続はＲＯＭデバッガでも同様
に行われる。すなわち、図６に示すように、従来のＲＯ
Ｍデバッガ１０は、本体１１とポッド１２とからなり、
ポッド１２をターゲット９のＲＯＭソケット９ｂに接続
して使用するが、高度なデータ解析を必要とする場合に
は、やはり、ホストコンピュータ（図示略）から本体１
１を操作して、ターゲット９の詳細情報を特定し、その
情報を本体１１に取り込み、さらに、本体１１からホス
トコンピュータへ転送するといった一連の手続を指示す
ることになる。
に行われる。すなわち、図６に示すように、従来のＲＯ
Ｍデバッガ１０は、本体１１とポッド１２とからなり、
ポッド１２をターゲット９のＲＯＭソケット９ｂに接続
して使用するが、高度なデータ解析を必要とする場合に
は、やはり、ホストコンピュータ（図示略）から本体１
１を操作して、ターゲット９の詳細情報を特定し、その
情報を本体１１に取り込み、さらに、本体１１からホス
トコンピュータへ転送するといった一連の手続を指示す
ることになる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記一
連の手続を正確に指示するには、支援装置のコマンド群
を熟知しておく必要があるが、かかるコマンド群は、そ
の全部又は一部が支援装置のアーキテクチャに特化した
専用コマンドであるから、仮にベテランのプログラマで
あっても、その支援装置の利用経験が浅ければ自在な操
作を期待できず、高度なデータ解析を困難にするという
問題点があった。
連の手続を正確に指示するには、支援装置のコマンド群
を熟知しておく必要があるが、かかるコマンド群は、そ
の全部又は一部が支援装置のアーキテクチャに特化した
専用コマンドであるから、仮にベテランのプログラマで
あっても、その支援装置の利用経験が浅ければ自在な操
作を期待できず、高度なデータ解析を困難にするという
問題点があった。
【０００８】
【課題を解決するための手段】本発明は、高度なデータ
解析を容易に実行できる電子回路解析装置の提供を目的
とし、デバッグ対象の電子回路に実装されたＣＰＵで実
行するプログラム及び該プログラムの実行に必要な各種
データ並びに該ＣＰＵの実行結果を記憶する記憶手段
と、前記記憶手段の全部又は一部を前記ＣＰＵに提供し
若しくは前記記憶手段をアクセスして前記ＣＰＵの動作
を擬似的に実行する実行手段と、前記記憶手段をホスト
コンピュータの記憶空間に割り付ける割り付け手段と、
を備えたことを特徴とするものである。又は、前記記憶
手段及び実行手段の一方または双方をポッドに最も近い
部分のユニットに搭載したことを特徴とするものであ
る。
解析を容易に実行できる電子回路解析装置の提供を目的
とし、デバッグ対象の電子回路に実装されたＣＰＵで実
行するプログラム及び該プログラムの実行に必要な各種
データ並びに該ＣＰＵの実行結果を記憶する記憶手段
と、前記記憶手段の全部又は一部を前記ＣＰＵに提供し
若しくは前記記憶手段をアクセスして前記ＣＰＵの動作
を擬似的に実行する実行手段と、前記記憶手段をホスト
コンピュータの記憶空間に割り付ける割り付け手段と、
を備えたことを特徴とするものである。又は、前記記憶
手段及び実行手段の一方または双方をポッドに最も近い
部分のユニットに搭載したことを特徴とするものであ
る。
【０００９】本発明では、記憶手段をＣＰＵ（デバッグ
対象の電子回路に実装されたＣＰＵ）に提供すればＲＯ
Ｍデバッガを実現でき、また、記憶手段をアクセスして
ＣＰＵの動作を擬似的に実行すればＩＣＥを実現できる
うえ、さらに、記憶手段をホストコンピュータの記憶空
間に割り付ければ、データの解析に必要なすべての情報
をホストコンピュータに取り込めるから、汎用のコマン
ドだけで、高度なデータ解析を容易に行うことができ
る。
対象の電子回路に実装されたＣＰＵ）に提供すればＲＯ
Ｍデバッガを実現でき、また、記憶手段をアクセスして
ＣＰＵの動作を擬似的に実行すればＩＣＥを実現できる
うえ、さらに、記憶手段をホストコンピュータの記憶空
間に割り付ければ、データの解析に必要なすべての情報
をホストコンピュータに取り込めるから、汎用のコマン
ドだけで、高度なデータ解析を容易に行うことができ
る。
【００１０】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１〜図３は本発明に係る電子回路解
析装置の一実施例を示す図であり、ＩＣＥへの適用例で
ある。まず、構成を説明する。図１において、２０はホ
ストコンピュータ、２１はシステムバス、２２はデータ
制御部、２３は第１フラットケーブル、２４はアクセス
制御部、２５は第２フラットケーブル、２６はポッド、
２７はターゲット（デバッグ対象の電子回路）である。
づいて説明する。図１〜図３は本発明に係る電子回路解
析装置の一実施例を示す図であり、ＩＣＥへの適用例で
ある。まず、構成を説明する。図１において、２０はホ
ストコンピュータ、２１はシステムバス、２２はデータ
制御部、２３は第１フラットケーブル、２４はアクセス
制御部、２５は第２フラットケーブル、２６はポッド、
２７はターゲット（デバッグ対象の電子回路）である。
【００１１】ホストコンピュータ２０は、オペレーショ
ンプログラム（ＯＳ）の元で様々なアプリケーションプ
ログラムを実行するパーソナルコンピュータやワークス
テーションなどであり、本実施例のアプリケーションプ
ログラムは、ターゲット２７の動作解析プログラムであ
る。システムバス２１は、ホストコンピュータ２０の内
部バスであり、例えば、ＩＳＡバス、ＰＣＩバス、ＶＬ
バス、Ｃバスなどである。
ンプログラム（ＯＳ）の元で様々なアプリケーションプ
ログラムを実行するパーソナルコンピュータやワークス
テーションなどであり、本実施例のアプリケーションプ
ログラムは、ターゲット２７の動作解析プログラムであ
る。システムバス２１は、ホストコンピュータ２０の内
部バスであり、例えば、ＩＳＡバス、ＰＣＩバス、ＶＬ
バス、Ｃバスなどである。
【００１２】データ制御部２２は、従来例（図５参照）
の本体２に対応し、ホストインターフェイス２２ａやエ
ミュレーション制御部２２ｂなどを備える。ホストイン
ターフェイス２２ａは、システムバス２１との入出力を
制御するもので、例えば、ホストコンピュータ２０の拡
張スロットに実装可能なボード状のものであってもよ
い。エミュレーション制御部２２ｂはＩＣＥ全体の動作
を制御するとともに、ホストコンピュータ２０からのコ
マンドやデータを受け取ったり、ホストコンピュータ２
０からの要求に応じて必要なデータを転送したりする制
御を実行するものである。
の本体２に対応し、ホストインターフェイス２２ａやエ
ミュレーション制御部２２ｂなどを備える。ホストイン
ターフェイス２２ａは、システムバス２１との入出力を
制御するもので、例えば、ホストコンピュータ２０の拡
張スロットに実装可能なボード状のものであってもよ
い。エミュレーション制御部２２ｂはＩＣＥ全体の動作
を制御するとともに、ホストコンピュータ２０からのコ
マンドやデータを受け取ったり、ホストコンピュータ２
０からの要求に応じて必要なデータを転送したりする制
御を実行するものである。
【００１３】アクセス制御部２４は、従来例（図５参
照）のプローブ３に対応し、バッファ２４ａ、エミュレ
ーションＣＰＵ（実行手段）２４ｂ及びエミュレーショ
ン領域生成回路（記憶手段）２４ｃなどを備える。バッ
ファ２４ａは第１フラットケーブル２３との間の接続を
オンオフするものであり、エミュレーションＣＰＵ２４
ｂはターゲット２７のＣＰＵ（ターゲットＣＰＵ）の動
作を擬似的に実行するものである。また、エミュレーシ
ョン領域生成回路２４ｃはターゲットＣＰＵの動作を擬
似的に実行する際に必要なプログラムや各種データ並び
にその実行結果を記憶するためのものである。
照）のプローブ３に対応し、バッファ２４ａ、エミュレ
ーションＣＰＵ（実行手段）２４ｂ及びエミュレーショ
ン領域生成回路（記憶手段）２４ｃなどを備える。バッ
ファ２４ａは第１フラットケーブル２３との間の接続を
オンオフするものであり、エミュレーションＣＰＵ２４
ｂはターゲット２７のＣＰＵ（ターゲットＣＰＵ）の動
作を擬似的に実行するものである。また、エミュレーシ
ョン領域生成回路２４ｃはターゲットＣＰＵの動作を擬
似的に実行する際に必要なプログラムや各種データ並び
にその実行結果を記憶するためのものである。
【００１４】ポッド２６はターゲット２７のＣＰＵソケ
ット２７ａに装着可能な端子配列を持つものであり、Ｃ
ＰＵソケット２７ａと第２フラットケーブル２５との間
を着脱自在に接続する。なお、端子配列（及び端子数）
はターゲットＣＰＵの種類ごとに違うため、種類に応じ
たポッドに交換できるようにしておくと汎用性が増すか
ら好ましい。
ット２７ａに装着可能な端子配列を持つものであり、Ｃ
ＰＵソケット２７ａと第２フラットケーブル２５との間
を着脱自在に接続する。なお、端子配列（及び端子数）
はターゲットＣＰＵの種類ごとに違うため、種類に応じ
たポッドに交換できるようにしておくと汎用性が増すか
ら好ましい。
【００１５】なお、本実施例のエミュレーションＣＰＵ
２４ｂとエミュレーション領域生成回路２４ｃは、ポッ
ド２６に最も近い部分のユニット、すなわちアクセス制
御部２４に搭載されている。これは、ターゲット２７と
の間の接続長をできるだけ短くすることによって、デー
タ信号やアドレス信号の品質を良好に維持しようとする
要求に応えるためであるが、信号の伝送速度が遅い場合
には、必ずしもアクセス制御部２４に搭載する必要はな
い。たとえば、エミュレーションＣＰＵ２４ｂまたはエ
ミュレーション領域生成回路２４ｃの一方若しくは双方
をデータ制御部２２に搭載しても構わない。
２４ｂとエミュレーション領域生成回路２４ｃは、ポッ
ド２６に最も近い部分のユニット、すなわちアクセス制
御部２４に搭載されている。これは、ターゲット２７と
の間の接続長をできるだけ短くすることによって、デー
タ信号やアドレス信号の品質を良好に維持しようとする
要求に応えるためであるが、信号の伝送速度が遅い場合
には、必ずしもアクセス制御部２４に搭載する必要はな
い。たとえば、エミュレーションＣＰＵ２４ｂまたはエ
ミュレーション領域生成回路２４ｃの一方若しくは双方
をデータ制御部２２に搭載しても構わない。
【００１６】このような構成において、ホストコンピュ
ータ２０上で、ターゲット２７の動作解析プログラムを
起動すると、図２に示すフローが開始される。このフロ
ーでは、まず、システムバス２１を介してホストインタ
ーフェース２２ａと通信を試み、正しく接続されている
ことを確認する（ステップ３０）。正常の場合には、ホ
ストコンピュータ２０のメモリ空間の一部にエミュレー
ション領域生成回路２４（記憶手段）を割り付ける「第
１の割り付け処理」を実行（ステップ３１）し、さら
に、ターゲットのメモリマップのＲＯＭ領域にエミュレ
ーション領域生成回路２４（記憶手段）を割り付ける
「第２の割り付け処理」を実行（ステップ３２）した
後、ホストコンピュータ２０からエミュレーション領域
生成回路２４にエミュレーションＣＰＵ２４ｂの制御プ
ログラムをロード（ステップ３３）する。そして、ホス
トコンピュータ２０からエミュレーション制御部２２ｂ
に所定のコマンドを送ってターゲット解析モードに設定
すると、以降は、エミュレーション制御部２２ｂの管理
下でターゲット２７の動作解析が行われる（ステップ３
４）。
ータ２０上で、ターゲット２７の動作解析プログラムを
起動すると、図２に示すフローが開始される。このフロ
ーでは、まず、システムバス２１を介してホストインタ
ーフェース２２ａと通信を試み、正しく接続されている
ことを確認する（ステップ３０）。正常の場合には、ホ
ストコンピュータ２０のメモリ空間の一部にエミュレー
ション領域生成回路２４（記憶手段）を割り付ける「第
１の割り付け処理」を実行（ステップ３１）し、さら
に、ターゲットのメモリマップのＲＯＭ領域にエミュレ
ーション領域生成回路２４（記憶手段）を割り付ける
「第２の割り付け処理」を実行（ステップ３２）した
後、ホストコンピュータ２０からエミュレーション領域
生成回路２４にエミュレーションＣＰＵ２４ｂの制御プ
ログラムをロード（ステップ３３）する。そして、ホス
トコンピュータ２０からエミュレーション制御部２２ｂ
に所定のコマンドを送ってターゲット解析モードに設定
すると、以降は、エミュレーション制御部２２ｂの管理
下でターゲット２７の動作解析が行われる（ステップ３
４）。
【００１７】ホストコンピュータ２０への解析終了通知
は、例えば、ホストインターフェース２２ａの終了レジ
スタをセットすることによって行う（ステップ３５）。
ホストコンピュータ２０は、この通知を受けて、自身の
メモリ空間の一部（第１の割り付け処理でエミュレーシ
ョン領域生成回路２４を割り付けた場所）をアクセス
し、データを解析してその内容を表示する（ステップ３
６）。
は、例えば、ホストインターフェース２２ａの終了レジ
スタをセットすることによって行う（ステップ３５）。
ホストコンピュータ２０は、この通知を受けて、自身の
メモリ空間の一部（第１の割り付け処理でエミュレーシ
ョン領域生成回路２４を割り付けた場所）をアクセス
し、データを解析してその内容を表示する（ステップ３
６）。
【００１８】以上のフローの中で、本実施例のポイント
はステップ３１にある。すなわち、エミュレーション領
域生成回路２４（記憶手段）をホストコンピュータ２０
のメモリ空間の一部に割り付ける処理（第１の割り付け
処理）を有する点がポイントである。これによれば、タ
ーゲット２７の解析結果がホストコンピュータ２０のメ
モリ空間の一部に存在するため、基本的なデータ解析は
もちろんのこと、高度なデータ解析であっても容易に行
うことができるという格別有利な効果が得られる。
はステップ３１にある。すなわち、エミュレーション領
域生成回路２４（記憶手段）をホストコンピュータ２０
のメモリ空間の一部に割り付ける処理（第１の割り付け
処理）を有する点がポイントである。これによれば、タ
ーゲット２７の解析結果がホストコンピュータ２０のメ
モリ空間の一部に存在するため、基本的なデータ解析は
もちろんのこと、高度なデータ解析であっても容易に行
うことができるという格別有利な効果が得られる。
【００１９】なお、図３はホストコンピュータ２０のメ
モリマップ（ホストマップ）と、エミュレーションマッ
プの参考図である。この例では、ホストマップのアドレ
ス「６００００：０（Ｈ）」以上にエミュレーション領
域生成回路２４（記憶手段）を割り付けているが、これ
に限らない。システム領域やユーザ領域（５００００：
０（Ｈ）以下）と重複しなければどこでも構わない。
モリマップ（ホストマップ）と、エミュレーションマッ
プの参考図である。この例では、ホストマップのアドレ
ス「６００００：０（Ｈ）」以上にエミュレーション領
域生成回路２４（記憶手段）を割り付けているが、これ
に限らない。システム領域やユーザ領域（５００００：
０（Ｈ）以下）と重複しなければどこでも構わない。
【００２０】また、本実施例は、ＲＯＭデバッガにも適
用できる。ハード的な違いは、図４に示すように、ター
ゲット２７にＣＰＵを装着するとともに、ＲＯＭを取り
外し、ＲＯＭソケット２７ｂにポッド２６をセットする
点である。但し、ポッド２６の端子配列はＲＯＭに合わ
せて変更しなければならない。アクセス制御部２４のエ
ミュレーションＣＰＵ２４ｂは解析動作に不要である
が、ＩＣＥとの共用性の点で敢えて取り外す必要はな
い。動作を停止するだけでよい。
用できる。ハード的な違いは、図４に示すように、ター
ゲット２７にＣＰＵを装着するとともに、ＲＯＭを取り
外し、ＲＯＭソケット２７ｂにポッド２６をセットする
点である。但し、ポッド２６の端子配列はＲＯＭに合わ
せて変更しなければならない。アクセス制御部２４のエ
ミュレーションＣＰＵ２４ｂは解析動作に不要である
が、ＩＣＥとの共用性の点で敢えて取り外す必要はな
い。動作を停止するだけでよい。
【００２１】
【発明の効果】本発明によれば、ＲＯＭデバッガやＩＣ
Ｅを実現できるうえ、さらに、データの解析に必要なす
べての情報をホストコンピュータに取り込めるから、汎
用のコマンドだけで、高度なデータ解析を容易に行うこ
とができるという従来技術にない格別有利な効果が得ら
れる。
Ｅを実現できるうえ、さらに、データの解析に必要なす
べての情報をホストコンピュータに取り込めるから、汎
用のコマンドだけで、高度なデータ解析を容易に行うこ
とができるという従来技術にない格別有利な効果が得ら
れる。
【図１】一実施例の構成図（ＩＣＥ）である。
【図２】一実施例の動作フロー図である。
【図３】一実施例のマップ図である。
【図４】一実施例の構成図（ＲＯＭデバッガ）である。
【図５】従来例の構成図（ＩＣＥ）である。
【図６】従来例の構成図（ＲＯＭデバッガ）である。
２４：エミュレーション領域生成回路（記憶手段） ２４ｂ：エミュレーションＣＰＵ（実行手段） ２７：ターゲット（デバッグ対象の電子回路） ３１：ステップ（割り付け手段）
Claims (2)
- 【請求項１】デバッグ対象の電子回路に実装されたＣＰ
Ｕで実行するプログラム及び該プログラムの実行に必要
な各種データ並びに該ＣＰＵの実行結果を記憶する記憶
手段と、 前記記憶手段の全部又は一部を前記ＣＰＵに提供し若し
くは前記記憶手段をアクセスして前記ＣＰＵの動作を擬
似的に実行する実行手段と、 前記記憶手段をホストコンピュータの記憶空間に割り付
ける割り付け手段と、を備えたことを特徴とする電子回
路解析装置。 - 【請求項２】記憶手段及び実行手段の一方または双方を
ポッドに最も近い部分のユニットに搭載したことを特徴
とする請求項１記載の電子回路解析装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262620A JPH1083318A (ja) | 1996-07-17 | 1996-10-03 | 電子回路解析装置 |
| EP97304828A EP0820011A3 (en) | 1996-07-17 | 1997-07-02 | Method, apparatus and program storage device for analyzing an electronic circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18707796 | 1996-07-17 | ||
| JP8-187077 | 1996-07-17 | ||
| JP8262620A JPH1083318A (ja) | 1996-07-17 | 1996-10-03 | 電子回路解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083318A true JPH1083318A (ja) | 1998-03-31 |
Family
ID=26504130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262620A Pending JPH1083318A (ja) | 1996-07-17 | 1996-10-03 | 電子回路解析装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0820011A3 (ja) |
| JP (1) | JPH1083318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110166A (ja) * | 2012-12-03 | 2014-06-12 | Toyota Motor Corp | 負極活物質およびリチウム電池 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9805479D0 (en) * | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| GB9805486D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Adapter |
| TW508490B (en) * | 1999-08-27 | 2002-11-01 | Via Tech Inc | PCI debugging device and method and chipset and system using the same |
| KR100606946B1 (ko) * | 2001-11-30 | 2006-08-01 | 후지쓰 텐 가부시키가이샤 | 마이크로 컴퓨터의 로직 개발 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4993027A (en) * | 1988-09-09 | 1991-02-12 | Pace, Incorporated | Method and apparatus for determining microprocessor kernal faults |
| US5321828A (en) * | 1991-06-07 | 1994-06-14 | Step Engineering | High speed microcomputer in-circuit emulator |
-
1996
- 1996-10-03 JP JP8262620A patent/JPH1083318A/ja active Pending
-
1997
- 1997-07-02 EP EP97304828A patent/EP0820011A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110166A (ja) * | 2012-12-03 | 2014-06-12 | Toyota Motor Corp | 負極活物質およびリチウム電池 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0820011A2 (en) | 1998-01-21 |
| EP0820011A3 (en) | 1998-06-17 |
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