JP3151808B2 - 集積回路装置、回路検査装置および方法 - Google Patents
集積回路装置、回路検査装置および方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも中央処
理装置とバス制御回路と検査制御回路とを具備した集積
回路装置と、この集積回路装置を検査する回路検査装置
および方法とに関する。
理装置とバス制御回路と検査制御回路とを具備した集積
回路装置と、この集積回路装置を検査する回路検査装置
および方法とに関する。
【０００２】
【従来の技術】従来、一個のチップ部品として形成され
た集積回路装置の内部動作の検査には、ＩＣＥ(Ｉn−Ｃ
ircuit Ｅmulator)と呼称されるシステムが利用されて
いる。ＩＣＥのシステムは、集積回路装置の全部の入出
力信号を取り込んで内部動作をエミュレートするので、
開発段階の集積回路装置のデバッグなどを実行すること
ができる。
た集積回路装置の内部動作の検査には、ＩＣＥ(Ｉn−Ｃ
ircuit Ｅmulator)と呼称されるシステムが利用されて
いる。ＩＣＥのシステムは、集積回路装置の全部の入出
力信号を取り込んで内部動作をエミュレートするので、
開発段階の集積回路装置のデバッグなどを実行すること
ができる。
【０００３】しかし、ＩＣＥシステムでは、その接続端
子を集積回路装置の全部の入力端子に個々に接続する必
要があるので、集積回路装置が回路基板に実装された状
態での使用は困難である。このような課題を解決するた
め、集積回路装置に検査制御回路を事前に内蔵しておく
ことにより、回路基板に実装された状態でデバッグでき
る集積回路装置が提案されている。
子を集積回路装置の全部の入力端子に個々に接続する必
要があるので、集積回路装置が回路基板に実装された状
態での使用は困難である。このような課題を解決するた
め、集積回路装置に検査制御回路を事前に内蔵しておく
ことにより、回路基板に実装された状態でデバッグでき
る集積回路装置が提案されている。
【０００４】このような集積回路装置の第一の従来例を
図６を参照して以下に説明する。図面は集積回路装置の
内部構造を示す模式的なブロック図である。ここで例示
する集積回路装置１００では、中央処理装置であるＣＰ
Ｕ(Ｃentral ＰrocessingＵnit)コア１が専用の内部バ
ス２によりバス制御回路であるＢＣＵ(Ｂuss Ｃontrol
Ｕnit)３に接続されており、このＢＣＵ３がメインバ
ス４に接続されている。
図６を参照して以下に説明する。図面は集積回路装置の
内部構造を示す模式的なブロック図である。ここで例示
する集積回路装置１００では、中央処理装置であるＣＰ
Ｕ(Ｃentral ＰrocessingＵnit)コア１が専用の内部バ
ス２によりバス制御回路であるＢＣＵ(Ｂuss Ｃontrol
Ｕnit)３に接続されており、このＢＣＵ３がメインバ
ス４に接続されている。
【０００５】このメインバス４には、各種の周辺回路５
が接続されており、ＣＰＵコア１やＢＣＵ３や周辺回路
５には、メインバス４を介するなどして多数のリード端
子７が接続されている。メインバス４から独立した検査
制御回路であるＤＣＵ(Ｄebug Ｃontrol Ｕnit)６
は、複数のバウンダリスキャンセル８を具備しており、
これらのバウンダリスキャンセル８には、ＪＴＡＧ(Ｊo
int Ｔest ＡctionＧroup)方式の検査情報Ｉ／Ｆ(Ｉn
terface)９となる複数のリード端子１０が個々に接続さ
れている。
が接続されており、ＣＰＵコア１やＢＣＵ３や周辺回路
５には、メインバス４を介するなどして多数のリード端
子７が接続されている。メインバス４から独立した検査
制御回路であるＤＣＵ(Ｄebug Ｃontrol Ｕnit)６
は、複数のバウンダリスキャンセル８を具備しており、
これらのバウンダリスキャンセル８には、ＪＴＡＧ(Ｊo
int Ｔest ＡctionＧroup)方式の検査情報Ｉ／Ｆ(Ｉn
terface)９となる複数のリード端子１０が個々に接続さ
れている。
【０００６】多数のリード端子７にもバウンダリスキャ
ンセル８が個々に接続されており、ＤＣＵ６の一方のバ
ウンダリスキャンセル８から他方のバウンダリスキャン
セル８まで、多数のリード端子１０のバウンダリスキャ
ンセル８の全部が順番にループ状に接続されている。
ンセル８が個々に接続されており、ＤＣＵ６の一方のバ
ウンダリスキャンセル８から他方のバウンダリスキャン
セル８まで、多数のリード端子１０のバウンダリスキャ
ンセル８の全部が順番にループ状に接続されている。
【０００７】上述のような構造の集積回路装置１００
は、ユーザの所望する回路基板（図示せず）に実装され
た状態でも、バウンダリスキャンによりデバッグを実行
することができる。その場合、ユーザが用意する回路基
板にデバッグ用の接続コネクタを実装しておき、回路基
板に実装した集積回路装置１００の検査情報Ｉ／Ｆ９を
デバッグ用の接続コネクタに配線する。
は、ユーザの所望する回路基板（図示せず）に実装され
た状態でも、バウンダリスキャンによりデバッグを実行
することができる。その場合、ユーザが用意する回路基
板にデバッグ用の接続コネクタを実装しておき、回路基
板に実装した集積回路装置１００の検査情報Ｉ／Ｆ９を
デバッグ用の接続コネクタに配線する。
【０００８】集積回路装置１００の検査情報Ｉ／Ｆ９以
外のリード端子７は、回路基板の必要なリード配線に各
々接続されており、動作モードとして通常モードが設定
された状態では、多数のリード端子７に個々に接続され
たバウンダリスキャンセル８が通信データを可変するこ
となく通過させるので、集積回路装置１００のＣＰＵコ
ア１等はリード端子７を介して回路基板のリード配線と
データ通信することができる。
外のリード端子７は、回路基板の必要なリード配線に各
々接続されており、動作モードとして通常モードが設定
された状態では、多数のリード端子７に個々に接続され
たバウンダリスキャンセル８が通信データを可変するこ
となく通過させるので、集積回路装置１００のＣＰＵコ
ア１等はリード端子７を介して回路基板のリード配線と
データ通信することができる。
【０００９】しかし、回路検査装置（図示せず）の接続
コネクタを回路基板の接続コネクタに接続して集積回路
装置１００の動作モードをテストモードに切り替える
と、ＣＰＵコア１のバスサイクルが所定のタイミングで
停止され、多数のバウンダリスキャンセル８によりシフ
トレジスタが形成される。
コネクタを回路基板の接続コネクタに接続して集積回路
装置１００の動作モードをテストモードに切り替える
と、ＣＰＵコア１のバスサイクルが所定のタイミングで
停止され、多数のバウンダリスキャンセル８によりシフ
トレジスタが形成される。
【００１０】このような状態では、ＣＰＵコア１等がリ
ード端子７でデータ通信するアドレスやコマンド等の通
信データを、ＤＣＵ６が多数のバウンダリスキャンセル
８からなるシフトレジスタにより置換および取得でき
る。このとき、ＤＣＵ６のバウンダリスキャンセル８は
検査情報Ｉ／Ｆ９により回路検査装置と接続されている
ので、この回路検査装置は集積回路装置１００の内部動
作を検査することができる。
ード端子７でデータ通信するアドレスやコマンド等の通
信データを、ＤＣＵ６が多数のバウンダリスキャンセル
８からなるシフトレジスタにより置換および取得でき
る。このとき、ＤＣＵ６のバウンダリスキャンセル８は
検査情報Ｉ／Ｆ９により回路検査装置と接続されている
ので、この回路検査装置は集積回路装置１００の内部動
作を検査することができる。
【００１１】つぎに、集積回路装置の第二の従来例を図
７を参照して以下に説明する。図面は集積回路装置の内
部構造を示す模式的なブロック図である。なお、この第
二の従来例に関して上述した第一の従来例と同一の部分
は、同一の名称を使用して詳細な説明は省略する。
７を参照して以下に説明する。図面は集積回路装置の内
部構造を示す模式的なブロック図である。なお、この第
二の従来例に関して上述した第一の従来例と同一の部分
は、同一の名称を使用して詳細な説明は省略する。
【００１２】ここで例示する集積回路装置２００でも、
中央処理装置であるＣＰＵコア２１に、専用の内部バス
２２によりＢＣＵ２３が接続されており、このＢＣＵ２
３がメインバス２４に接続されている。このメインバス
２４には、各種の周辺回路２５とともに検査制御回路で
あるＤＣＵ２６が接続されており、ＣＰＵコア２１やＢ
ＣＵ２３や周辺回路２５などには、メインバス２４を介
するなどして多数のリード端子２７が接続されている。
中央処理装置であるＣＰＵコア２１に、専用の内部バス
２２によりＢＣＵ２３が接続されており、このＢＣＵ２
３がメインバス２４に接続されている。このメインバス
２４には、各種の周辺回路２５とともに検査制御回路で
あるＤＣＵ２６が接続されており、ＣＰＵコア２１やＢ
ＣＵ２３や周辺回路２５などには、メインバス２４を介
するなどして多数のリード端子２７が接続されている。
【００１３】しかし、前述した集積回路装置１００とは
相違して、ＤＣＵ２６は、ＤＭＡ(Ｄirect Ｍemory
Ａccess)コントローラ２８を具備しており、このＤＭＡ
コントローラ２８がＢＣＵ２３と同様にメインバス２４
に直結されている。また、ＤＣＵ２６には、ＪＴＡＧ方
式の検査情報Ｉ／Ｆ９となる複数のリード端子３０が接
続されており、このリード端子３０がＤＭＡコントロー
ラ２８に接続されている。
相違して、ＤＣＵ２６は、ＤＭＡ(Ｄirect Ｍemory
Ａccess)コントローラ２８を具備しており、このＤＭＡ
コントローラ２８がＢＣＵ２３と同様にメインバス２４
に直結されている。また、ＤＣＵ２６には、ＪＴＡＧ方
式の検査情報Ｉ／Ｆ９となる複数のリード端子３０が接
続されており、このリード端子３０がＤＭＡコントロー
ラ２８に接続されている。
【００１４】なお、ＤＣＵ２６はバウンダリスキャンセ
ルを具備しておらず、多数のリード端子２７の各々にも
バウンダリスキャンセルは設けられていない。また、Ｂ
ＣＵ２３に直結されたリード端子２７には、回路基板
（図示せず）の各種のＩ／Ｏ(Ｉnput／Ｏutput)３１や
情報記憶媒体であるメモリ３２が接続され、このメモリ
３２には、例えば、集積回路装置２００により読み取ら
れる命令コードや処理データが格納されている。
ルを具備しておらず、多数のリード端子２７の各々にも
バウンダリスキャンセルは設けられていない。また、Ｂ
ＣＵ２３に直結されたリード端子２７には、回路基板
（図示せず）の各種のＩ／Ｏ(Ｉnput／Ｏutput)３１や
情報記憶媒体であるメモリ３２が接続され、このメモリ
３２には、例えば、集積回路装置２００により読み取ら
れる命令コードや処理データが格納されている。
【００１５】上述のような構造の集積回路装置２００で
も、ユーザが用意する回路基板にデバッグ用の接続コネ
クタを実装しておき、回路基板に実装した集積回路装置
２００の検査情報Ｉ／Ｆ２９をデバッグ用の接続コネク
タに配線する。通常モードではメインバス２４を使用し
た周辺回路２５などのデータ通信は、ＣＰＵコア２１が
ＢＣＵ２３により制御している。
も、ユーザが用意する回路基板にデバッグ用の接続コネ
クタを実装しておき、回路基板に実装した集積回路装置
２００の検査情報Ｉ／Ｆ２９をデバッグ用の接続コネク
タに配線する。通常モードではメインバス２４を使用し
た周辺回路２５などのデータ通信は、ＣＰＵコア２１が
ＢＣＵ２３により制御している。
【００１６】しかし、回路基板の接続コネクタに回路検
査装置（図示せず）の接続コネクタを接続してテストモ
ードを起動すると、ＤＣＵ２６はＤＭＡコントローラ２
８のＤＭＡ機能によりＢＣＵ２３を介することなくメイ
ンバス２４から周辺回路２５等に直接にアクセスできる
ので、回路検査装置は集積回路装置２００の内部動作を
検査することができる。
査装置（図示せず）の接続コネクタを接続してテストモ
ードを起動すると、ＤＣＵ２６はＤＭＡコントローラ２
８のＤＭＡ機能によりＢＣＵ２３を介することなくメイ
ンバス２４から周辺回路２５等に直接にアクセスできる
ので、回路検査装置は集積回路装置２００の内部動作を
検査することができる。
【００１７】
【発明が解決しようとする課題】上述した第一第二の従
来例の集積回路装置１００，２１では、ユーザが用意す
る回路基板に実装された状態で内部動作を検査すること
ができる。
来例の集積回路装置１００，２１では、ユーザが用意す
る回路基板に実装された状態で内部動作を検査すること
ができる。
【００１８】しかし、バウンダリスキャン方式を採用し
た第一の従来例の集積回路装置１００では、その内部動
作を検査するためにＣＰＵコア１のバスサイクルを適当
なタイミングで停止させ、シフトレジスタを形成するバ
ウンダリスキャンセル８により通信データを置換および
取得するので制御が複雑である。
た第一の従来例の集積回路装置１００では、その内部動
作を検査するためにＣＰＵコア１のバスサイクルを適当
なタイミングで停止させ、シフトレジスタを形成するバ
ウンダリスキャンセル８により通信データを置換および
取得するので制御が複雑である。
【００１９】また、シフトレジスタを形成するバウンダ
リスキャンセル８を多数のリード端子７の各々に個々に
設けておく必要があるので、集積回路装置１００の構造
も複雑で小型化が阻害されている。しかも、上述のよう
にリード端子７の各々に個々に設けたバウンダリスキャ
ンセル８は、基本的にバウンダリスキャン方式の検査に
しか利用できず汎用性が低い。
リスキャンセル８を多数のリード端子７の各々に個々に
設けておく必要があるので、集積回路装置１００の構造
も複雑で小型化が阻害されている。しかも、上述のよう
にリード端子７の各々に個々に設けたバウンダリスキャ
ンセル８は、基本的にバウンダリスキャン方式の検査に
しか利用できず汎用性が低い。
【００２０】また、ＤＭＡ方式を採用した第二の従来例
の集積回路装置２００では、ＤＣＵ２６がＤＭＡコント
ローラ２８のＤＭＡ機能によりＣＰＵコア２１を介する
ことなく周辺回路２５やＢＣＵ２３には直接にアクセス
するので、ＣＰＵコア２１の内部レジスタなどにはアク
セスすることが困難である。これを可能とするために
は、ＣＰＵコア２１の大幅な改造が必要であり、この作
業が煩雑であるとともに周辺回路などとの互換性が低下
することになる。
の集積回路装置２００では、ＤＣＵ２６がＤＭＡコント
ローラ２８のＤＭＡ機能によりＣＰＵコア２１を介する
ことなく周辺回路２５やＢＣＵ２３には直接にアクセス
するので、ＣＰＵコア２１の内部レジスタなどにはアク
セスすることが困難である。これを可能とするために
は、ＣＰＵコア２１の大幅な改造が必要であり、この作
業が煩雑であるとともに周辺回路などとの互換性が低下
することになる。
【００２１】本発明は上述のような課題に鑑みてなされ
たものであり、回路基板に実装された状態で内部動作を
容易に検査することができる集積回路装置、その検査方
法を提供することを目的とする。
たものであり、回路基板に実装された状態で内部動作を
容易に検査することができる集積回路装置、その検査方
法を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明の第一の集積回路
装置は、命令コードや処理データを読み取って各種のデ
ータ処理を実行する中央処理装置と、命令コードや処理
データが格納された外部の情報記憶媒体が接続される外
部バスと、外部の回路検査装置が着脱自在に接続される
検査情報Ｉ／Ｆと、該検査情報Ｉ／Ｆに接続されていて
前記回路検査装置から入力される命令コードや処理デー
タを複数のレジスタ回路で一時記憶する検査制御回路
と、前記外部バスと前記検査制御回路とを前記中央処理
装置に選択的に接続するバス制御回路と、を具備してお
り、バス制御回路は、動作モードとして通常モードと検
査モードとが切替自在に設定され、通常モードの設定下
では、中央処理装置に外部バスを継続的に接続し、検査
モードの設定下では、前記中央処理装置が発行するアク
セス先のアドレスが事前に設定された検査制御回路のレ
ジスタ回路のアドレスに一致したときに、前記中央処理
装置の接続先を前記外部バスから前記検査制御回路に切
り替える。
装置は、命令コードや処理データを読み取って各種のデ
ータ処理を実行する中央処理装置と、命令コードや処理
データが格納された外部の情報記憶媒体が接続される外
部バスと、外部の回路検査装置が着脱自在に接続される
検査情報Ｉ／Ｆと、該検査情報Ｉ／Ｆに接続されていて
前記回路検査装置から入力される命令コードや処理デー
タを複数のレジスタ回路で一時記憶する検査制御回路
と、前記外部バスと前記検査制御回路とを前記中央処理
装置に選択的に接続するバス制御回路と、を具備してお
り、バス制御回路は、動作モードとして通常モードと検
査モードとが切替自在に設定され、通常モードの設定下
では、中央処理装置に外部バスを継続的に接続し、検査
モードの設定下では、前記中央処理装置が発行するアク
セス先のアドレスが事前に設定された検査制御回路のレ
ジスタ回路のアドレスに一致したときに、前記中央処理
装置の接続先を前記外部バスから前記検査制御回路に切
り替える。
【００２３】従って、通常はバス制御回路が中央処理装
置に外部バスを継続的に接続しているので、中央処理装
置は外部バスに接続された外部の情報記憶媒体から命令
コードや処理データを読み取って各種のデータ処理を実
行する。しかし、検査情報Ｉ／Ｆに外部の回路検査装置
が接続されてバス制御回路の動作モードが検査モードに
切り替えられると、バス制御回路は所定のタイミングで
中央処理装置の接続先を外部バスから検査制御回路に切
り替える。
置に外部バスを継続的に接続しているので、中央処理装
置は外部バスに接続された外部の情報記憶媒体から命令
コードや処理データを読み取って各種のデータ処理を実
行する。しかし、検査情報Ｉ／Ｆに外部の回路検査装置
が接続されてバス制御回路の動作モードが検査モードに
切り替えられると、バス制御回路は所定のタイミングで
中央処理装置の接続先を外部バスから検査制御回路に切
り替える。
【００２４】つまり、中央処理装置は外部の情報記憶媒
体から命令コードや処理データを読み取ってデータ処理
を実行するとき、所定のタイミングで検査制御回路から
命令コードや処理データを読み取ってデータ処理を実行
する。このため、回路検査装置により検査制御回路のレ
ジスタ回路に所望の命令コードや処理データを格納すれ
ば、中央処理装置に所望のデータ処理を実行させること
ができる。
体から命令コードや処理データを読み取ってデータ処理
を実行するとき、所定のタイミングで検査制御回路から
命令コードや処理データを読み取ってデータ処理を実行
する。このため、回路検査装置により検査制御回路のレ
ジスタ回路に所望の命令コードや処理データを格納すれ
ば、中央処理装置に所望のデータ処理を実行させること
ができる。
【００２５】
【００２６】さらに、中央処理装置に外部バスが継続的
に接続された通常状態と、中央処理装置の接続先を適正
なタイミングで外部バスから検査制御回路のレジスタ回
路に切り替える検査状態とが、バス制御回路のモード設
定により切り替えられる。検査モードの設定下では、中
央処理装置が発行するアクセス先のアドレスが事前に設
定された検査制御回路のレジスタ回路のアドレスに一致
すると、中央処理装置の接続先が外部バスから検査制御
回路に切り替えられるので、中央処理装置はアドレスに
対応してレジスタ回路から命令コードや処理データを読
み取る。
に接続された通常状態と、中央処理装置の接続先を適正
なタイミングで外部バスから検査制御回路のレジスタ回
路に切り替える検査状態とが、バス制御回路のモード設
定により切り替えられる。検査モードの設定下では、中
央処理装置が発行するアクセス先のアドレスが事前に設
定された検査制御回路のレジスタ回路のアドレスに一致
すると、中央処理装置の接続先が外部バスから検査制御
回路に切り替えられるので、中央処理装置はアドレスに
対応してレジスタ回路から命令コードや処理データを読
み取る。
【００２７】本発明の第二の集積回路装置では、検査制
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを一時記憶する復帰記憶
用のレジスタ回路と、を具備している。
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを一時記憶する復帰記憶
用のレジスタ回路と、を具備している。
【００２８】従って、検査制御回路が少なくとも三種類
のレジスタ回路を具備しており、中央処理装置に所定の
データ処理を実行させる命令コードと、そのデータ処理
の処理データと、中央処理装置のアクセス先を命令記憶
用のレジスタ回路に復帰させる命令コードとが一時記憶
される。命令コードと処理データとを読み取ってデータ
処理を実行した中央処理装置が復帰用の命令コードを読
み取ると、そのアクセス先が命令記憶用のレジスタ回路
に復帰されるので、データ処理が実行された時点で命令
コードと処理データとを更新すれば中央処理装置は次段
のデータ処理を実行する。
のレジスタ回路を具備しており、中央処理装置に所定の
データ処理を実行させる命令コードと、そのデータ処理
の処理データと、中央処理装置のアクセス先を命令記憶
用のレジスタ回路に復帰させる命令コードとが一時記憶
される。命令コードと処理データとを読み取ってデータ
処理を実行した中央処理装置が復帰用の命令コードを読
み取ると、そのアクセス先が命令記憶用のレジスタ回路
に復帰されるので、データ処理が実行された時点で命令
コードと処理データとを更新すれば中央処理装置は次段
のデータ処理を実行する。
【００２９】本発明の第三の集積回路装置では、検査制
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを事前に固定記憶してい
る復帰記憶用のレジスタ回路と、を具備している。
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを事前に固定記憶してい
る復帰記憶用のレジスタ回路と、を具備している。
【００３０】従って、検査制御回路が少なくとも三種類
のレジスタ回路を具備しており、中央処理装置に所定の
データ処理を実行させる命令コードと、そのデータ処理
の処理データとが一時記憶され、中央処理装置のアクセ
ス先を命令記憶用のレジスタ回路に復帰させる命令コー
ドが事前に固定記憶されている。命令コードと処理デー
タとを読み取ってデータ処理を実行した中央処理装置が
復帰用の命令コードを読み取ると、そのアクセス先が命
令記憶用のレジスタ回路に復帰されるので、データ処理
が実行された時点で命令コードと処理データとを更新す
れば中央処理装置は次段のデータ処理を実行する。
のレジスタ回路を具備しており、中央処理装置に所定の
データ処理を実行させる命令コードと、そのデータ処理
の処理データとが一時記憶され、中央処理装置のアクセ
ス先を命令記憶用のレジスタ回路に復帰させる命令コー
ドが事前に固定記憶されている。命令コードと処理デー
タとを読み取ってデータ処理を実行した中央処理装置が
復帰用の命令コードを読み取ると、そのアクセス先が命
令記憶用のレジスタ回路に復帰されるので、データ処理
が実行された時点で命令コードと処理データとを更新す
れば中央処理装置は次段のデータ処理を実行する。
【００３１】本発明の一の回路検査装置は、復帰記憶用
のレジスタ回路が命令コードを一時記憶する本発明の集
積回路装置の検査情報Ｉ／Ｆに着脱自在に接続される接
続コネクタと、前記集積回路装置の命令記憶用のレジス
タ回路に前記検査情報Ｉ／Ｆを介して前記接続コネクタ
から所定のデータ処理用の命令コードを格納する命令格
納手段と、前記集積回路装置のデータ記憶用のレジスタ
回路に前記検査情報Ｉ／Ｆを介して前記接続コネクタか
らデータ処理用の処理データを格納するデータ格納手段
と、前記集積回路装置の復帰記憶用のレジスタ回路に前
記検査情報Ｉ／Ｆを介して前記接続コネクタからアクセ
ス先の復帰用の命令コードを格納する復帰格納手段と、
を具備している。
のレジスタ回路が命令コードを一時記憶する本発明の集
積回路装置の検査情報Ｉ／Ｆに着脱自在に接続される接
続コネクタと、前記集積回路装置の命令記憶用のレジス
タ回路に前記検査情報Ｉ／Ｆを介して前記接続コネクタ
から所定のデータ処理用の命令コードを格納する命令格
納手段と、前記集積回路装置のデータ記憶用のレジスタ
回路に前記検査情報Ｉ／Ｆを介して前記接続コネクタか
らデータ処理用の処理データを格納するデータ格納手段
と、前記集積回路装置の復帰記憶用のレジスタ回路に前
記検査情報Ｉ／Ｆを介して前記接続コネクタからアクセ
ス先の復帰用の命令コードを格納する復帰格納手段と、
を具備している。
【００３２】従って、本発明の回路検査装置は、復帰記
憶用のレジスタ回路が命令コードを一時記憶する本発明
の集積回路装置を検査する。その場合、回路検査装置の
接続コネクタが集積回路装置の検査情報Ｉ／Ｆに接続さ
れ、集積回路装置の命令記憶用のレジスタ回路に所定の
データ処理用の命令コードが格納され、データ記憶用の
レジスタ回路にデータ処理用の処理データが格納され、
復帰記憶用のレジスタ回路にアクセス先の復帰用の命令
コードが格納される。すると、集積回路装置は中央処理
装置により命令コードと処理データとに対応したデータ
処理を実行してからアクセス先を復帰させるので、デー
タ処理が実行された時点で命令コードと処理データとを
更新すれば中央処理装置は次段のデータ処理を実行す
る。
憶用のレジスタ回路が命令コードを一時記憶する本発明
の集積回路装置を検査する。その場合、回路検査装置の
接続コネクタが集積回路装置の検査情報Ｉ／Ｆに接続さ
れ、集積回路装置の命令記憶用のレジスタ回路に所定の
データ処理用の命令コードが格納され、データ記憶用の
レジスタ回路にデータ処理用の処理データが格納され、
復帰記憶用のレジスタ回路にアクセス先の復帰用の命令
コードが格納される。すると、集積回路装置は中央処理
装置により命令コードと処理データとに対応したデータ
処理を実行してからアクセス先を復帰させるので、デー
タ処理が実行された時点で命令コードと処理データとを
更新すれば中央処理装置は次段のデータ処理を実行す
る。
【００３３】本発明の他の回路検査装置は、復帰記憶用
のレジスタ回路が命令コードを固定記憶している本発明
の集積回路装置の検査情報Ｉ／Ｆに着脱自在に接続され
る接続コネクタと、前記集積回路装置の命令記憶用のレ
ジスタ回路に前記検査情報Ｉ／Ｆを介して前記接続コネ
クタから所定のデータ処理用の命令コードを格納する命
令格納手段と、前記集積回路装置のデータ記憶用のレジ
スタ回路に前記検査情報Ｉ／Ｆを介して前記接続コネク
タからデータ処理用の処理データを格納するデータ格納
手段と、を具備している。
のレジスタ回路が命令コードを固定記憶している本発明
の集積回路装置の検査情報Ｉ／Ｆに着脱自在に接続され
る接続コネクタと、前記集積回路装置の命令記憶用のレ
ジスタ回路に前記検査情報Ｉ／Ｆを介して前記接続コネ
クタから所定のデータ処理用の命令コードを格納する命
令格納手段と、前記集積回路装置のデータ記憶用のレジ
スタ回路に前記検査情報Ｉ／Ｆを介して前記接続コネク
タからデータ処理用の処理データを格納するデータ格納
手段と、を具備している。
【００３４】従って、本発明の回路検査装置は、復帰記
憶用のレジスタ回路が命令コードを固定記憶している本
発明の集積回路装置を検査する。その場合、回路検査装
置の接続コネクタが集積回路装置の検査情報Ｉ／Ｆに接
続され、集積回路装置の命令記憶用のレジスタ回路に所
定のデータ処理用の命令コードが格納され、データ記憶
用のレジスタ回路にデータ処理用の処理データが格納さ
れる。すると、集積回路装置は中央処理装置により命令
コードと処理データとに対応したデータ処理を実行して
からアクセス先を復帰させるので、データ処理が実行さ
れた時点で命令コードと処理データとを更新すれば中央
処理装置は次段のデータ処理を実行する。
憶用のレジスタ回路が命令コードを固定記憶している本
発明の集積回路装置を検査する。その場合、回路検査装
置の接続コネクタが集積回路装置の検査情報Ｉ／Ｆに接
続され、集積回路装置の命令記憶用のレジスタ回路に所
定のデータ処理用の命令コードが格納され、データ記憶
用のレジスタ回路にデータ処理用の処理データが格納さ
れる。すると、集積回路装置は中央処理装置により命令
コードと処理データとに対応したデータ処理を実行して
からアクセス先を復帰させるので、データ処理が実行さ
れた時点で命令コードと処理データとを更新すれば中央
処理装置は次段のデータ処理を実行する。
【００３５】本発明の一の回路検査方法は、復帰記憶用
のレジスタ回路が命令コードを一時記憶する本発明の集
積回路装置の検査制御回路の命令記憶用のレジスタ回路
に所定のデータ処理用の命令コードを格納し、前記集積
回路装置のデータ記憶用のレジスタ回路にデータ処理用
の処理データを格納し、前記集積回路装置の復帰記憶用
のレジスタ回路にアクセス先の復帰用の命令コードを格
納し、前記集積回路装置の中央処理装置が前記命令記憶
用のレジスタ回路に格納された命令コードや前記データ
記憶用のレジスタ回路に格納された処理データに対応し
てデータ処理を実行すると、前記命令記憶用のレジスタ
回路の命令コードと前記データ記憶用のレジスタ回路の
処理データを更新し、復帰記憶用のレジスタ回路に格納
された命令コードにより前記中央処理装置のアクセス先
を前記命令記憶用のレジスタ回路に復帰させるようにし
た。
のレジスタ回路が命令コードを一時記憶する本発明の集
積回路装置の検査制御回路の命令記憶用のレジスタ回路
に所定のデータ処理用の命令コードを格納し、前記集積
回路装置のデータ記憶用のレジスタ回路にデータ処理用
の処理データを格納し、前記集積回路装置の復帰記憶用
のレジスタ回路にアクセス先の復帰用の命令コードを格
納し、前記集積回路装置の中央処理装置が前記命令記憶
用のレジスタ回路に格納された命令コードや前記データ
記憶用のレジスタ回路に格納された処理データに対応し
てデータ処理を実行すると、前記命令記憶用のレジスタ
回路の命令コードと前記データ記憶用のレジスタ回路の
処理データを更新し、復帰記憶用のレジスタ回路に格納
された命令コードにより前記中央処理装置のアクセス先
を前記命令記憶用のレジスタ回路に復帰させるようにし
た。
【００３６】従って、本発明の回路検査方法によって、
復帰記憶用のレジスタ回路が命令コードを一時記憶する
本発明の集積回路装置が検査される。その場合、集積回
路装置の命令記憶用のレジスタ回路に所定のデータ処理
用の命令コードが格納され、データ記憶用のレジスタ回
路にデータ処理用の処理データが格納され、復帰記憶用
のレジスタ回路にアクセス先の復帰用の命令コードが格
納される。すると、集積回路装置は中央処理装置により
命令コードと処理データとに対応したデータ処理を実行
してからアクセス先を復帰させるので、データ処理が実
行された時点で命令コードと処理データとを更新すれば
中央処理装置は次段のデータ処理を実行する。
復帰記憶用のレジスタ回路が命令コードを一時記憶する
本発明の集積回路装置が検査される。その場合、集積回
路装置の命令記憶用のレジスタ回路に所定のデータ処理
用の命令コードが格納され、データ記憶用のレジスタ回
路にデータ処理用の処理データが格納され、復帰記憶用
のレジスタ回路にアクセス先の復帰用の命令コードが格
納される。すると、集積回路装置は中央処理装置により
命令コードと処理データとに対応したデータ処理を実行
してからアクセス先を復帰させるので、データ処理が実
行された時点で命令コードと処理データとを更新すれば
中央処理装置は次段のデータ処理を実行する。
【００３７】本発明の他の回路検査方法は、復帰記憶用
のレジスタ回路が命令コードを固定記憶している本発明
の集積回路装置の検査制御回路の命令記憶用のレジスタ
回路に所定のデータ処理用の命令コードを格納し、前記
集積回路装置のデータ記憶用のレジスタ回路にデータ処
理用の処理データを格納し、前記集積回路装置の中央処
理装置が前記命令記憶用のレジスタ回路に格納された命
令コードや前記データ記憶用のレジスタ回路に格納され
た処理データに対応してデータ処理を実行すると、前記
命令記憶用のレジスタ回路の命令コードと前記データ記
憶用のレジスタ回路の処理データを更新し、復帰記憶用
のレジスタ回路に格納された命令コードにより前記中央
処理装置のアクセス先を前記命令記憶用のレジスタ回路
に復帰させるようにした。
のレジスタ回路が命令コードを固定記憶している本発明
の集積回路装置の検査制御回路の命令記憶用のレジスタ
回路に所定のデータ処理用の命令コードを格納し、前記
集積回路装置のデータ記憶用のレジスタ回路にデータ処
理用の処理データを格納し、前記集積回路装置の中央処
理装置が前記命令記憶用のレジスタ回路に格納された命
令コードや前記データ記憶用のレジスタ回路に格納され
た処理データに対応してデータ処理を実行すると、前記
命令記憶用のレジスタ回路の命令コードと前記データ記
憶用のレジスタ回路の処理データを更新し、復帰記憶用
のレジスタ回路に格納された命令コードにより前記中央
処理装置のアクセス先を前記命令記憶用のレジスタ回路
に復帰させるようにした。
【００３８】従って、本発明の回路検査方法によって、
復帰記憶用のレジスタ回路が命令コードを固定記憶して
いる本発明の集積回路装置が検査される。その場合、集
積回路装置の命令記憶用のレジスタ回路に所定のデータ
処理用の命令コードが格納され、データ記憶用のレジス
タ回路にデータ処理用の処理データが格納される。する
と、集積回路装置は中央処理装置により命令コードと処
理データとに対応したデータ処理を実行してからアクセ
ス先を復帰させるので、データ処理が実行された時点で
命令コードと処理データとを更新すれば中央処理装置は
次段のデータ処理を実行する。
復帰記憶用のレジスタ回路が命令コードを固定記憶して
いる本発明の集積回路装置が検査される。その場合、集
積回路装置の命令記憶用のレジスタ回路に所定のデータ
処理用の命令コードが格納され、データ記憶用のレジス
タ回路にデータ処理用の処理データが格納される。する
と、集積回路装置は中央処理装置により命令コードと処
理データとに対応したデータ処理を実行してからアクセ
ス先を復帰させるので、データ処理が実行された時点で
命令コードと処理データとを更新すれば中央処理装置は
次段のデータ処理を実行する。
【００３９】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図５を参照して以下に説明する。なお、本実施の形態
に関して前述した第二の従来例と同一の部分は、同一の
名称を使用して詳細な説明は省略する。図１は本実施の
形態の集積回路装置の内部構造を示す模式的なブロック
図、図２は検査制御回路であるＤＣＵの内部構造を示す
ブロック図、図４は集積回路装置を検査する回路検査装
置の処理動作を示すフローチャート、図５は回路検査装
置により検査される集積回路装置の処理動作を示すフロ
ーチャートである。
し図５を参照して以下に説明する。なお、本実施の形態
に関して前述した第二の従来例と同一の部分は、同一の
名称を使用して詳細な説明は省略する。図１は本実施の
形態の集積回路装置の内部構造を示す模式的なブロック
図、図２は検査制御回路であるＤＣＵの内部構造を示す
ブロック図、図４は集積回路装置を検査する回路検査装
置の処理動作を示すフローチャート、図５は回路検査装
置により検査される集積回路装置の処理動作を示すフロ
ーチャートである。
【００４０】本実施の形態の集積回路装置３００も、前
述した集積回路装置２００と同様に、図１に示すよう
に、中央処理装置であるＣＰＵコア４１が専用の内部バ
ス４２によりバス制御回路であるＢＣＵ４３に接続され
ており、このＢＣＵ４３はメインバス４４に接続されて
いる。このメインバス４４には、各種の周辺回路４５が
接続されており、ＣＰＵコア４１やＢＣＵ４３や周辺回
路４５などには、メインバス４４を介するなどして多数
のリード端子４６が接続されている。
述した集積回路装置２００と同様に、図１に示すよう
に、中央処理装置であるＣＰＵコア４１が専用の内部バ
ス４２によりバス制御回路であるＢＣＵ４３に接続され
ており、このＢＣＵ４３はメインバス４４に接続されて
いる。このメインバス４４には、各種の周辺回路４５が
接続されており、ＣＰＵコア４１やＢＣＵ４３や周辺回
路４５などには、メインバス４４を介するなどして多数
のリード端子４６が接続されている。
【００４１】また、ＢＣＵ４３に直結されたリード端子
４６からなる外部バス４７には、回路基板であるターゲ
ットボード４８の各種のＩ／Ｏ４９や情報記憶媒体であ
るメモリ５０が接続され、このメモリ５０には、集積回
路装置３００のＣＰＵコア４１により読み取られる命令
コードや処理データなどが格納されている。
４６からなる外部バス４７には、回路基板であるターゲ
ットボード４８の各種のＩ／Ｏ４９や情報記憶媒体であ
るメモリ５０が接続され、このメモリ５０には、集積回
路装置３００のＣＰＵコア４１により読み取られる命令
コードや処理データなどが格納されている。
【００４２】さらに、検査制御回路であるＤＣＵ５１
は、検査情報Ｉ／ＦとしてＪＴＡＧ方式のデバッグＩ／
Ｆ５２となる複数のリード端子５３が接続されている
が、前述した集積回路装置２００とは相違してレジスタ
ユニット５４を具備している。ＤＣＵ５１は、上述した
ターゲットボード４８のＩ／Ｏ４９やメモリ５０と同様
に、専用の内部バス５５によりＢＣＵ４３に接続されて
おり、このＢＣＵ４３はメモリ５０とＤＣＵ５１とを選
択的にＣＰＵコア４１に接続する。
は、検査情報Ｉ／ＦとしてＪＴＡＧ方式のデバッグＩ／
Ｆ５２となる複数のリード端子５３が接続されている
が、前述した集積回路装置２００とは相違してレジスタ
ユニット５４を具備している。ＤＣＵ５１は、上述した
ターゲットボード４８のＩ／Ｏ４９やメモリ５０と同様
に、専用の内部バス５５によりＢＣＵ４３に接続されて
おり、このＢＣＵ４３はメモリ５０とＤＣＵ５１とを選
択的にＣＰＵコア４１に接続する。
【００４３】ＤＣＵ５１は、図２に示すように、上述し
たレジスタユニット５４の他、ＴＡＰ(Ｔest Ａccess
Ｐort)制御器６０、命令レジスタ６１、ＩＲ(Ｉnstruc
tionＲegister)デコーダ６２、バス制御器６３、セレク
タ回路６４，６５、バッファ６６，６７、等を具備して
おり、レジスタユニット５４は、複数のレジスタ回路６
８〜７１からなる。
たレジスタユニット５４の他、ＴＡＰ(Ｔest Ａccess
Ｐort)制御器６０、命令レジスタ６１、ＩＲ(Ｉnstruc
tionＲegister)デコーダ６２、バス制御器６３、セレク
タ回路６４，６５、バッファ６６，６７、等を具備して
おり、レジスタユニット５４は、複数のレジスタ回路６
８〜７１からなる。
【００４４】命令レジスタ６１とレジスタユニット５４
とはセレクタ回路６４の一対の入力端子に接続されてお
り、このセレクタ回路６４の制御端子にはＩＲデコーダ
６２が接続されている。セレクタ回路６４の出力端子が
バッファ６６に接続されており、このバッファ６６の制
御端子にはＴＡＰ制御器６０が接続されている。
とはセレクタ回路６４の一対の入力端子に接続されてお
り、このセレクタ回路６４の制御端子にはＩＲデコーダ
６２が接続されている。セレクタ回路６４の出力端子が
バッファ６６に接続されており、このバッファ６６の制
御端子にはＴＡＰ制御器６０が接続されている。
【００４５】レジスタユニット５４を形成する複数のレ
ジスタ回路６８〜７１は、デバッグステータスデータの
記憶用の一個のデバッグステータスレジスタ６８、デバ
ッグコントロールデータの記憶用の一個のデバッグコン
トロールレジスタ６９、ＣＰＵコア４１の命令コードの
記憶用の複数のモニタレジスタ７０、ＣＰＵコア４１の
処理データの記憶用の一個のアクセスデータレジスタ７
１、からなる。
ジスタ回路６８〜７１は、デバッグステータスデータの
記憶用の一個のデバッグステータスレジスタ６８、デバ
ッグコントロールデータの記憶用の一個のデバッグコン
トロールレジスタ６９、ＣＰＵコア４１の命令コードの
記憶用の複数のモニタレジスタ７０、ＣＰＵコア４１の
処理データの記憶用の一個のアクセスデータレジスタ７
１、からなる。
【００４６】複数のモニタレジスタ７０とアクセスデー
タレジスタ７１とがセレクタ回路６５の複数の入力端子
に接続されており、このセレクタ回路６５の制御端子に
はバス制御器６３が接続されている。セレクタ回路６５
の出力端子はバッファ６７に接続されており、このバッ
ファ６７の制御端子にもバス制御器６３が接続されてい
る。
タレジスタ７１とがセレクタ回路６５の複数の入力端子
に接続されており、このセレクタ回路６５の制御端子に
はバス制御器６３が接続されている。セレクタ回路６５
の出力端子はバッファ６７に接続されており、このバッ
ファ６７の制御端子にもバス制御器６３が接続されてい
る。
【００４７】ＪＴＡＧ方式のデバッグＩ／Ｆ５２は、Ｔ
ＡＰ制御器６０、命令レジスタ６１、レジスタユニット
５４、ＩＲデコーダ６２、等に接続されており、“ＴＲ
ＳＴ，ＴＣＫ，ＴＭＳ，ＴＤＩ等の入力データと“ＴＤ
Ｏ”等の出力データとを通信する。
ＡＰ制御器６０、命令レジスタ６１、レジスタユニット
５４、ＩＲデコーダ６２、等に接続されており、“ＴＲ
ＳＴ，ＴＣＫ，ＴＭＳ，ＴＤＩ等の入力データと“ＴＤ
Ｏ”等の出力データとを通信する。
【００４８】ＤＣＵ５１とＢＣＵ４３とを接続する内部
バス５５は、レジスタユニット５４のモニタレジスタ７
０およびアクセスデータレジスタ７１とバス制御器６３
とに接続されており、“Ｄata”なる入出力データと
“Ｒeady，Ｈoldrq”等の出力データと“Ａddress，Ｓt
atus”等の入力データとを通信する。
バス５５は、レジスタユニット５４のモニタレジスタ７
０およびアクセスデータレジスタ７１とバス制御器６３
とに接続されており、“Ｄata”なる入出力データと
“Ｒeady，Ｈoldrq”等の出力データと“Ａddress，Ｓt
atus”等の入力データとを通信する。
【００４９】ここで、デバッグステータスレジスタ６８
が記憶するデバッグステータスデータ、デバッグコント
ロールレジスタ６９が記憶するデバッグコントロールデ
ータ、モニタレジスタ７０が記憶するＣＰＵコア４１の
命令コードおよび処理データ、アクセスデータレジスタ
７１が記憶するＣＰＵコア４１の処理データ、の各々の
内容を説明する。
が記憶するデバッグステータスデータ、デバッグコント
ロールレジスタ６９が記憶するデバッグコントロールデ
ータ、モニタレジスタ７０が記憶するＣＰＵコア４１の
命令コードおよび処理データ、アクセスデータレジスタ
７１が記憶するＣＰＵコア４１の処理データ、の各々の
内容を説明する。
【００５０】１．デバッグステータスデータ ＤＢＧ＿
ＳＴＡＴＵＳ デバッグＩ／Ｆ５２：ＲＯ，ＣＰＵコア４１：×
ＳＴＡＴＵＳ デバッグＩ／Ｆ５２：ＲＯ，ＣＰＵコア４１：×
【００５１】ＤＢＭ Debug Mode Status ＣＰＵコア４１の実行モードを示す。ノーマルモードは
ユーザプログラムを実行する通常モードである。デバッ
グモードは最優先の割り込み・例外処理を実行する検査
モードである。ノーマルモードからデバッグモードへ遷
移するには、 １．ＢＲＩビットを“１”にしてデバッグ割り込み要求
を発生させる ２．ブレーク・ポイント命令ＢＲＫＰＮＴを実行する の方法がある。
ユーザプログラムを実行する通常モードである。デバッ
グモードは最優先の割り込み・例外処理を実行する検査
モードである。ノーマルモードからデバッグモードへ遷
移するには、 １．ＢＲＩビットを“１”にしてデバッグ割り込み要求
を発生させる ２．ブレーク・ポイント命令ＢＲＫＰＮＴを実行する の方法がある。
【００５２】デバッグモードからノーマルモードへ復帰
するには、 １．デバッグモードからの復帰命令ＢＲＫＲＥＴを実行
する ２．ＲＳＴビットを“１”にしてＣＰＵコア４１をリセ
ットする の方法がある １：デバッグモードである ０：ノーマルモードである
するには、 １．デバッグモードからの復帰命令ＢＲＫＲＥＴを実行
する ２．ＲＳＴビットを“１”にしてＣＰＵコア４１をリセ
ットする の方法がある １：デバッグモードである ０：ノーマルモードである
【００５３】ＥＥＤ Monitor Operation End Status ＣＰＵコア４１のモニタ処理が終了してＣＰＵコア４１
がペンディング状態であることを示す。モニタ処理終了
時にＣＰＵコア４１の実行をペンディングさせる方法と
しては、 １．モニタ処理終了時にバスホールド要求を発生させて
バスホールド状態にする。ＥＳＴビットを“１”にする
ことでバスホールド要求を解除し、ＣＰＵコア４１のモ
ニタ処理を再開させる ２．モニタ処理終了時に次の命令のフェッチサイクルで
レディ信号を返さずにバスサイクルをＢＵＳＹ状態にす
る。ＥＳＴビットを“１”にすることでレディ信号を返
しフェッチサイクルを終結させ、ＣＰＵコア４１のモニ
タ処理を再開させる ３．モニタ処理終了時に次の命令をループ命令（自分自
身への分岐命令）にしてＣＰＵコア４１にフェッチと分
岐を繰り返し実行させる。ＥＳＴビットを“１”にする
ことでＣＰＵコア４１が次にフェッチする命令を無限ル
ープ命令からＥＭ＿ＭＯＮｎに設定された命令に置き換
え、ＣＰＵコア４１のモニタ処理を再開させるなどがあ
る １：モニタ処理が終了している ０：モニタ処理が終了していない
がペンディング状態であることを示す。モニタ処理終了
時にＣＰＵコア４１の実行をペンディングさせる方法と
しては、 １．モニタ処理終了時にバスホールド要求を発生させて
バスホールド状態にする。ＥＳＴビットを“１”にする
ことでバスホールド要求を解除し、ＣＰＵコア４１のモ
ニタ処理を再開させる ２．モニタ処理終了時に次の命令のフェッチサイクルで
レディ信号を返さずにバスサイクルをＢＵＳＹ状態にす
る。ＥＳＴビットを“１”にすることでレディ信号を返
しフェッチサイクルを終結させ、ＣＰＵコア４１のモニ
タ処理を再開させる ３．モニタ処理終了時に次の命令をループ命令（自分自
身への分岐命令）にしてＣＰＵコア４１にフェッチと分
岐を繰り返し実行させる。ＥＳＴビットを“１”にする
ことでＣＰＵコア４１が次にフェッチする命令を無限ル
ープ命令からＥＭ＿ＭＯＮｎに設定された命令に置き換
え、ＣＰＵコア４１のモニタ処理を再開させるなどがあ
る １：モニタ処理が終了している ０：モニタ処理が終了していない
【００５４】ＴＲＳ Ｒeset Ｉnput Ｓtatus チップ外部から入力されるリセット端子の状態を示す。
外部からのリセット入力はＭＴＲビットを“１”にする
とマスクされる。またデバッグモードになるとＭＴＲビ
ットの設定に依らず常にマスクされる １：外部からのリセット入力がアクティブである ０：外部からのリセット入力がインアクティブである
外部からのリセット入力はＭＴＲビットを“１”にする
とマスクされる。またデバッグモードになるとＭＴＲビ
ットの設定に依らず常にマスクされる １：外部からのリセット入力がアクティブである ０：外部からのリセット入力がインアクティブである
【００５５】２．デバッグコントロールデータ ＤＢＧ
＿ＣＯＮＴＲＯＬ デバッグＩ／Ｆ５２：Ｒ／Ｗ，ＣＰＵコア４１：×
＿ＣＯＮＴＲＯＬ デバッグＩ／Ｆ５２：Ｒ／Ｗ，ＣＰＵコア４１：×
【００５６】ＥＳＴ Monitor Operation Start Reques
t ＥＥＤビットが“１”でＣＰＵコア４１がモニタ処理を
終了しているとき、ＥＳＴを“１”にすることでモニタ
処理を再開させることができる。モニタ処理終了中にＥ
Ｍ＿ＭＯＮｎ／ＡＣ＿ＡＤＤＴのレジスタ７０，７１に
新たな命令やデータを設定してからＥＳＴを“１”にす
ればＣＰＵコア４１は新たなモニタ処理を実行する １：モニタ処理の開始を要求する ０：何もしない（デフォルト）
t ＥＥＤビットが“１”でＣＰＵコア４１がモニタ処理を
終了しているとき、ＥＳＴを“１”にすることでモニタ
処理を再開させることができる。モニタ処理終了中にＥ
Ｍ＿ＭＯＮｎ／ＡＣ＿ＡＤＤＴのレジスタ７０，７１に
新たな命令やデータを設定してからＥＳＴを“１”にす
ればＣＰＵコア４１は新たなモニタ処理を実行する １：モニタ処理の開始を要求する ０：何もしない（デフォルト）
【００５７】ＢＲＩ Break Interrupt Request ＣＰＵコア４１をノーマルモードからデバッグモードに
遷移させるために使う。デバッグ割り込みはＣＰＵコア
４１で最優先の割り込みである １：デバッグ割り込みを要求する ０：デバッグ割り込みを解除する（デフォルト）
遷移させるために使う。デバッグ割り込みはＣＰＵコア
４１で最優先の割り込みである １：デバッグ割り込みを要求する ０：デバッグ割り込みを解除する（デフォルト）
【００５８】ＲＥＥ Reset Handler Emulation Enab
le リセット・ハンドラ領域の代替をＤＣＵで行う場合に使
う。ＲＥＥを“１”にすることでＣＰＵコア４１リセッ
ト後、代替領域をアクセスするので、 １．代替領域でブレーク・ポイント命令ＢＲＫＰＮＴを
実行する ２．代替領域でループ命令を実行させ、ＢＲＩビットを
“１”にしてデバッグ割り込み要求を発生させる の方法によりＣＰＵコア４１起動直後からデバッグモー
ドに遷移させることができる。開発段階ではＲＯＭを使
わずＲＡＭを使うことが多いため、開発プログラムのダ
ウンロード等の処理を行うために必須である １：リセット・ハンドラ領域を代替する ０：リセット・ハンドラ領域を代替しない（デフォル
ト）
le リセット・ハンドラ領域の代替をＤＣＵで行う場合に使
う。ＲＥＥを“１”にすることでＣＰＵコア４１リセッ
ト後、代替領域をアクセスするので、 １．代替領域でブレーク・ポイント命令ＢＲＫＰＮＴを
実行する ２．代替領域でループ命令を実行させ、ＢＲＩビットを
“１”にしてデバッグ割り込み要求を発生させる の方法によりＣＰＵコア４１起動直後からデバッグモー
ドに遷移させることができる。開発段階ではＲＯＭを使
わずＲＡＭを使うことが多いため、開発プログラムのダ
ウンロード等の処理を行うために必須である １：リセット・ハンドラ領域を代替する ０：リセット・ハンドラ領域を代替しない（デフォル
ト）
【００５９】ＲＳＴ Force Reset Request 外部からのリセット入力の状態によらずにＣＰＵコア４
１をリセットするのに使う。デバッグＩ／Ｆ５２にデバ
ッグ・ツールを接続したときに接続しない場合と端子処
理を変更させることで電源投入直後のデフォルト値を変
更できる １：強制的にＣＰＵコア４１をリセットする（デバッグ
ツール接続時） ０：強制的にＣＰＵコア４１をリセットしない(デバッ
グツール未接続時)
１をリセットするのに使う。デバッグＩ／Ｆ５２にデバ
ッグ・ツールを接続したときに接続しない場合と端子処
理を変更させることで電源投入直後のデフォルト値を変
更できる １：強制的にＣＰＵコア４１をリセットする（デバッグ
ツール接続時） ０：強制的にＣＰＵコア４１をリセットしない(デバッ
グツール未接続時)
【００６０】ＭＴＲ Reset Mask Request 外部からのリセット入力をマスクするために使う。デバ
ッグモードに遷移するとモニタ処室実行のため、ＭＴＲ
ビットの設定にはよらず外部からのリセット入力は常に
マスクされる １：外部からのリセット入力をマスクする ０：外部からのリセット入力をマスクしない（デフォル
ト）
ッグモードに遷移するとモニタ処室実行のため、ＭＴＲ
ビットの設定にはよらず外部からのリセット入力は常に
マスクされる １：外部からのリセット入力をマスクする ０：外部からのリセット入力をマスクしない（デフォル
ト）
【００６１】３．命令コード ＥＭ＿ＭＯＮｎ(ｎ＝０
〜６) デバッグＩ／Ｆ５２：Ｒ／Ｗ，ＣＰＵコア４１：ＲＯ ＥＭ＿ＭＯＮｎ[３１：０] ＭonitorＩnstruction Ｃo
de(/Ａccess Ａddress/Ｄata) デバッグＩ／Ｆ５２よりモニタ処理で実行する命令の命
令コードを設定する。また、デバッグＩ／Ｆ５２よりモ
ニタ処理でアクセスするアドレス等の処理データを設定
する。
〜６) デバッグＩ／Ｆ５２：Ｒ／Ｗ，ＣＰＵコア４１：ＲＯ ＥＭ＿ＭＯＮｎ[３１：０] ＭonitorＩnstruction Ｃo
de(/Ａccess Ａddress/Ｄata) デバッグＩ／Ｆ５２よりモニタ処理で実行する命令の命
令コードを設定する。また、デバッグＩ／Ｆ５２よりモ
ニタ処理でアクセスするアドレス等の処理データを設定
する。
【００６２】４．処理データ ＡＣ＿ＡＤＤＴ デバッグＩ／Ｆ５２：Ｒ／Ｗ，ＣＰＵコア４１：Ｒ／Ｗ ＡＣ＿ＡＤＤＴ[３１：０] Ａccess Ａddress/Ｄata デバッグＩ／Ｆ５２よりモニタ処理でアクセスするアド
レス等の処理データを設定する。また、モニタ処理の実
行結果をＣＰＵコア４１から受け取る場合にＣＰＵコア
４１から設定する。
レス等の処理データを設定する。また、モニタ処理の実
行結果をＣＰＵコア４１から受け取る場合にＣＰＵコア
４１から設定する。
【００６３】上述のような構成からなる本実施の形態の
集積回路装置３００は、前述のようにユーザが所望によ
り用意するターゲットボード４８に実装され、このター
ゲットボード４８に実装されているＩ／Ｏ４８やメモリ
５０に集積回路装置３００の外部バス４７がプリント配
線などで接続される。さらに、図３に示すように、ター
ゲットボード４８には検査用の接続コネクタ８１も実装
され、この接続コネクタ８１に集積回路装置３００のデ
バッグＩ／Ｆ５２が接続される。
集積回路装置３００は、前述のようにユーザが所望によ
り用意するターゲットボード４８に実装され、このター
ゲットボード４８に実装されているＩ／Ｏ４８やメモリ
５０に集積回路装置３００の外部バス４７がプリント配
線などで接続される。さらに、図３に示すように、ター
ゲットボード４８には検査用の接続コネクタ８１も実装
され、この接続コネクタ８１に集積回路装置３００のデ
バッグＩ／Ｆ５２が接続される。
【００６４】ＢＣＵ４３は、切替自在に設定される動作
モードとしてノーマルモードとデバッグモードとを具備
しており、ノーマルモードの設定下では、ＣＰＵコア４
１に外部バス４７を継続的に接続する。一方、デバッグ
モードの設定下では、ＣＰＵコア４１が発行するアクセ
ス先のアドレスが事前に設定されたＤＣＵ５１のレジス
タユニット５４のアドレスに一致したときに、ＣＰＵコ
ア４１の接続先を外部バス４７からＤＣＵ５１に切り替
える。
モードとしてノーマルモードとデバッグモードとを具備
しており、ノーマルモードの設定下では、ＣＰＵコア４
１に外部バス４７を継続的に接続する。一方、デバッグ
モードの設定下では、ＣＰＵコア４１が発行するアクセ
ス先のアドレスが事前に設定されたＤＣＵ５１のレジス
タユニット５４のアドレスに一致したときに、ＣＰＵコ
ア４１の接続先を外部バス４７からＤＣＵ５１に切り替
える。
【００６５】上述したターゲットボード４８の接続コネ
クタ８１は集積回路装置３００の検査のみに使用される
もので、回路検査装置であるデバッグシステム４００が
着脱自在に接続される。このデバッグシステム４００
は、接続コネクタ８１に接続コネクタ８２で着脱自在に
接続されるＩＣＥ装置８３を具備しており、このＩＣＥ
装置８３には、電源ユニット８４と通信モジュール８５
とが接続されている。この通信モジュール８５は、通信
回線８６に接続されており、この通信回線８６には、ホ
ストコンピュータ８７が接続されている。
クタ８１は集積回路装置３００の検査のみに使用される
もので、回路検査装置であるデバッグシステム４００が
着脱自在に接続される。このデバッグシステム４００
は、接続コネクタ８１に接続コネクタ８２で着脱自在に
接続されるＩＣＥ装置８３を具備しており、このＩＣＥ
装置８３には、電源ユニット８４と通信モジュール８５
とが接続されている。この通信モジュール８５は、通信
回線８６に接続されており、この通信回線８６には、ホ
ストコンピュータ８７が接続されている。
【００６６】デバッグシステム４００のＩＣＥ装置８３
やホストコンピュータ８７はコンピュータシステムから
なり、事前に設定された適正なプログラムに対応して各
種のデータ処理を実行することにより、各種機能を各種
手段として論理的に具備している。より詳細には、この
ような各種手段として、デバッグシステム４００は、モ
ード切替手段、命令格納手段とデータ格納手段と復帰格
納手段とを論理的に具備している。
やホストコンピュータ８７はコンピュータシステムから
なり、事前に設定された適正なプログラムに対応して各
種のデータ処理を実行することにより、各種機能を各種
手段として論理的に具備している。より詳細には、この
ような各種手段として、デバッグシステム４００は、モ
ード切替手段、命令格納手段とデータ格納手段と復帰格
納手段とを論理的に具備している。
【００６７】モード切替手段は、集積回路装置３００の
ＢＣＵ４３の動作モードの切替フラグをＩＣＥ装置８３
が出力することにより、この切替フラグを接続コネクタ
８２，８１から集積回路装置３００のデバッグＩ／Ｆ５
２に入力してＢＣＵ４３の動作モードをノーマルモード
からデバッグモードに切り替える。
ＢＣＵ４３の動作モードの切替フラグをＩＣＥ装置８３
が出力することにより、この切替フラグを接続コネクタ
８２，８１から集積回路装置３００のデバッグＩ／Ｆ５
２に入力してＢＣＵ４３の動作モードをノーマルモード
からデバッグモードに切り替える。
【００６８】命令格納手段は、集積回路装置３００のＣ
ＰＵコア４１に所定のデータ処理を実行させる命令コー
ドをＩＣＥ装置８３が出力することにより、この命令コ
ードを接続コネクタ８２，８１から集積回路装置３００
のデバッグＩ／Ｆ５２に入力して命令記憶用のモニタレ
ジスタ７０に格納する。
ＰＵコア４１に所定のデータ処理を実行させる命令コー
ドをＩＣＥ装置８３が出力することにより、この命令コ
ードを接続コネクタ８２，８１から集積回路装置３００
のデバッグＩ／Ｆ５２に入力して命令記憶用のモニタレ
ジスタ７０に格納する。
【００６９】データ格納手段は、集積回路装置３００の
ＣＰＵコア４１が実行するデータ処理に必要な処理デー
タをＩＣＥ装置８３が出力することにより、この処理デ
ータを接続コネクタ８２，８１から集積回路装置３００
のデバッグＩ／Ｆ５２に入力してデータ記憶用のレジス
タ７０，７１に格納する。
ＣＰＵコア４１が実行するデータ処理に必要な処理デー
タをＩＣＥ装置８３が出力することにより、この処理デ
ータを接続コネクタ８２，８１から集積回路装置３００
のデバッグＩ／Ｆ５２に入力してデータ記憶用のレジス
タ７０，７１に格納する。
【００７０】復帰格納手段は、集積回路装置３００のＣ
ＰＵコア４１のアクセス先をモニタレジスタ７０の先頭
位置に復帰させる命令コードをＩＣＥ装置８３が出力す
ることにより、この命令コードを接続コネクタ８２，８
１から集積回路装置３００のデバッグＩ／Ｆ５２に入力
して命令記憶用のモニタレジスタ７０に格納する。
ＰＵコア４１のアクセス先をモニタレジスタ７０の先頭
位置に復帰させる命令コードをＩＣＥ装置８３が出力す
ることにより、この命令コードを接続コネクタ８２，８
１から集積回路装置３００のデバッグＩ／Ｆ５２に入力
して命令記憶用のモニタレジスタ７０に格納する。
【００７１】上述のような各種手段を各種機能として実
現するプログラムは、デバッグシステム４００の所定の
情報記憶媒体にソフトウェアとして事前に実装されてお
り、モニタ処理を実行する場合に集積回路装置３００の
ＤＣＵ５１に複写されてＣＰＵコア４１やＢＣＵ４３に
読み取られる。
現するプログラムは、デバッグシステム４００の所定の
情報記憶媒体にソフトウェアとして事前に実装されてお
り、モニタ処理を実行する場合に集積回路装置３００の
ＤＣＵ５１に複写されてＣＰＵコア４１やＢＣＵ４３に
読み取られる。
【００７２】その場合、本実施の形態の集積回路装置３
００では、ＣＰＵコア４１はデバッグ割込が発生する
と、アドレスがキャッシュ領域の“0xffffffe0〜0xffff
ffef”であるデバッグハンドラ領域に分岐し、この領域
のアクセスがあるとＢＣＵ４３はデバッグモードでは接
続先をＤＣＵ５１に切り替える。
００では、ＣＰＵコア４１はデバッグ割込が発生する
と、アドレスがキャッシュ領域の“0xffffffe0〜0xffff
ffef”であるデバッグハンドラ領域に分岐し、この領域
のアクセスがあるとＢＣＵ４３はデバッグモードでは接
続先をＤＣＵ５１に切り替える。
【００７３】また、集積回路装置３００がリセットされ
た後、アドレスがキャッシュ領域の“0xfffffff0〜0xff
ffffff”であるリセットハンドラ領域に分岐し、デバッ
グモードでデバッグコントロールデータ“ＤＢＧ＿ＣＯ
ＮＴＲＯＬ”の“ＲＥＥ”が“１”に設定されていると
きのみ、この領域のアクセスがあるとＢＣＵ４３は接続
先をＤＣＵ５１に切り替える。
た後、アドレスがキャッシュ領域の“0xfffffff0〜0xff
ffffff”であるリセットハンドラ領域に分岐し、デバッ
グモードでデバッグコントロールデータ“ＤＢＧ＿ＣＯ
ＮＴＲＯＬ”の“ＲＥＥ”が“１”に設定されていると
きのみ、この領域のアクセスがあるとＢＣＵ４３は接続
先をＤＣＵ５１に切り替える。
【００７４】モニタ処理は同一アドレスの命令を逐次置
換して実現するため、キャッシュ領域でモニタ処理を実
行する場合は、置換の前後にキャッシュをクリアする
か、モニタ処理をアンキャッシュ領域で実行する必要が
ある。
換して実現するため、キャッシュ領域でモニタ処理を実
行する場合は、置換の前後にキャッシュをクリアする
か、モニタ処理をアンキャッシュ領域で実行する必要が
ある。
【００７５】本実施の形態の集積回路装置３００では、
後者の手法によりデバッグハンドラ領域からアンキャッ
シュ領域に分岐してからモニタ処理を実行する。そのア
ドレスは“0x61000000〜0x6100001f”であり、この領域
のアクセスがあるとＢＣＵ４３はデバッグモードでは接
続先をＤＣＵ５１に切り替える。
後者の手法によりデバッグハンドラ領域からアンキャッ
シュ領域に分岐してからモニタ処理を実行する。そのア
ドレスは“0x61000000〜0x6100001f”であり、この領域
のアクセスがあるとＢＣＵ４３はデバッグモードでは接
続先をＤＣＵ５１に切り替える。
【００７６】モニタ処理の処理後にＣＰＵコア４１の実
行をペンディングさせる手法としてはバスホールド要求
“Ｈoldrq”を利用する。バスホールド要求は、デバッ
グモード中に特定領域“0x6100001c”をリードする(ld.
w 0×1c[rXX],r0)ことで、ＤＣＵ５１からＢＣＵ４３
に対して発生される。
行をペンディングさせる手法としてはバスホールド要求
“Ｈoldrq”を利用する。バスホールド要求は、デバッ
グモード中に特定領域“0x6100001c”をリードする(ld.
w 0×1c[rXX],r0)ことで、ＤＣＵ５１からＢＣＵ４３
に対して発生される。
【００７７】ここで、本実施の形態のデバッグシステム
４００が本実施の形態の集積回路装置３００をモニタ処
理する場合に、上述のような各種機能を実現するプログ
ラムの一具体例を以下に例示する。
４００が本実施の形態の集積回路装置３００をモニタ処
理する場合に、上述のような各種機能を実現するプログ
ラムの一具体例を以下に例示する。
【００７８】(１)初期コード 最初のデバッグモード遷移前にＥＭ＿ＭＯＮｎ，ＡＣ＿
ＤＤＴのレジスタ７０，７１にモニタ開始処理とモニタ
終了処理の命令コードをあらかじめ設定しておく。 モニタ処理領域（非キャッシュ領域）→モニタ終了処理 − 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 − 0x61000004 EM_MON1 br +2 − 0x61000006 EM_MON1 ld.w 0x18[rXX],rXX − 0x61000008 EM_MON2 (ld.w命令コードの続き） − 0x6100000A EM_MON2 brkret
ＤＤＴのレジスタ７０，７１にモニタ開始処理とモニタ
終了処理の命令コードをあらかじめ設定しておく。 モニタ処理領域（非キャッシュ領域）→モニタ終了処理 − 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 − 0x61000004 EM_MON1 br +2 − 0x61000006 EM_MON1 ld.w 0x18[rXX],rXX − 0x61000008 EM_MON2 (ld.w命令コードの続き） − 0x6100000A EM_MON2 brkret
【００７９】 デバッグ−ハンドラ領域（キャッシュ領域）／モニタ処理領域（非キャッシュ 領域）→モニタ開始処理 0xFFFFFFE0 0x6100000C EM_MON3 st.w rXX,0xffffffec[r0] 0xFFFFFFE4 0x61000010 EM_MON4 movhi 0x6100,r0,rXX 0xFFFFFFE8 0x61000014 EM_MON5 jmp[rXX] 0xFFFFFFEA 0x61000016 EM_MON5 nop 0xFFFFFFEC 0x61000018 AC_ADDT (nop) 0xFFFFFFEE 0x6100001A AC_ADDT (nop) − 0x6100001C 固定命令コード nop − 0x6100001E 固定命令コード nop
【００８０】リセット・ハンドラ領域（キャッシュ領
域）（ＤＢＧ＿ＣＯＮＴＲＯＬレジスタのＲＥＥビット
が“１”のとき） 0xFFFFFFF0 − 固定命令コード br +0 0xFFFFFFF2 − 固定命令コード nop 0xFFFFFFF4 − 固定命令コード br +0 0xFFFFFFF6 − 固定命令コード nop 0xFFFFFFF8 − 固定命令コード br +0 0xFFFFFFFA − 固定命令コード nop 0xFFFFFFFC − 固定命令コード br +0 0xFFFFFFFE − 固定命令コード nop
域）（ＤＢＧ＿ＣＯＮＴＲＯＬレジスタのＲＥＥビット
が“１”のとき） 0xFFFFFFF0 − 固定命令コード br +0 0xFFFFFFF2 − 固定命令コード nop 0xFFFFFFF4 − 固定命令コード br +0 0xFFFFFFF6 − 固定命令コード nop 0xFFFFFFF8 − 固定命令コード br +0 0xFFFFFFFA − 固定命令コード nop 0xFFFFFFFC − 固定命令コード br +0 0xFFFFFFFE − 固定命令コード nop
【００８１】(２)モニタ開始処理 デバッグハンドラはキャツシュ領域なので非キャッシュ
領域に分岐する。このとき、モニタ処理で使う汎用レジ
スタｒＸＸの値をＡＣ＿ＤＤＴのアクセスデータレジス
タ７１に退避しておく。
領域に分岐する。このとき、モニタ処理で使う汎用レジ
スタｒＸＸの値をＡＣ＿ＤＤＴのアクセスデータレジス
タ７１に退避しておく。
【００８２】 0xFFFFFFE0 EM_MON3 st.w rXX,0xFFFfffec[r0] AC_DDTにrXX値を退避 0xFFFFFFE4 EM_MON4 movhi 0x6100,r0,rXX rXXに0x61000000設定 0xFFFFFFE8 EM_MON5 jmp[rXX] 0x61000000に分岐 0xFFFFFFEA EM_MON5 nop 何もしない 0xFFFFFFEC AC_ADDT (nop) rXX値が退避される 0xFFFFFFEE AC_ADDT (nop) rXX値が退避される 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 (ld.w 0×18[rXX],rXX) （→ＥＭ＿ＭＯＮ０のロード命令実行による特定領域か
らのデータリードアクセス中にバスホールド要求を発生
させることでリードサイクル終了後にＣＰＵコア４１は
バスホールド状態になり命令の実行をペンディングす
る。なお、本実施の形態の集積回路装置３００では、Ｃ
ＰＵコア４１が内部レジスタとしてライトバッファを有
している。ＣＰＵコア４１でストア命令の実行を完了し
ても実際にライトサイクルが発行されるのは更に遅くな
るため、非キャッシュ領域からのデータリードでペンデ
ィングさせることによりデータアクセスの順序を保証で
き、ＡＣ＿ＡＤＤＴのアクセスデータレジスタ７１を使
ったデータの受け渡しが確実に終了したことになる。バ
スホールド解除後はＥＭ＿ＭＯＮ１の分岐命令の実行か
ら再開するため、分岐によりパイプラインがフラッシュ
し、ＥＭ＿ＭＯＮ１の新たな命令コードを再フェッチし
て実行する。）
らのデータリードアクセス中にバスホールド要求を発生
させることでリードサイクル終了後にＣＰＵコア４１は
バスホールド状態になり命令の実行をペンディングす
る。なお、本実施の形態の集積回路装置３００では、Ｃ
ＰＵコア４１が内部レジスタとしてライトバッファを有
している。ＣＰＵコア４１でストア命令の実行を完了し
ても実際にライトサイクルが発行されるのは更に遅くな
るため、非キャッシュ領域からのデータリードでペンデ
ィングさせることによりデータアクセスの順序を保証で
き、ＡＣ＿ＡＤＤＴのアクセスデータレジスタ７１を使
ったデータの受け渡しが確実に終了したことになる。バ
スホールド解除後はＥＭ＿ＭＯＮ１の分岐命令の実行か
ら再開するため、分岐によりパイプラインがフラッシュ
し、ＥＭ＿ＭＯＮ１の新たな命令コードを再フェッチし
て実行する。）
【００８３】(３)モニタ終了処理 汎用レジスタｒＸＸの値を元の値に戻してデバッグモー
ドからの復帰命令を実行する。このとき次にデバッグモ
ードに遷移するときにためにＥＭ＿ＭＯＮｎのモニタレ
ジスタ７０へは初期コードを設定しておく。 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 ld.w 0×18[rXX],rXX rXX値を元に戻す 0x61000008 EM_MON2 (ld.w命令コードの続き) rXX値を元に戻す 0x6100000A EM_MON2 brkret デバッグモードから復帰 0x6100000C EM_MON3 st.w rXX,0xFFFfffec[r0] (モニタ開始処理のコード) 0x61000010 EM_MON4 movhi 0x6100,r0,rXX (モニタ開始処理のコード) 0x61000014 EM_MON5 jmp [rXX] (モニタ開始処理のコード) 0x61000016 EM_MON5 nop (モニタ開始処理のコード) 0x61000018 AC_DDT (rXXの退避値) 退避値を設定しておく
ドからの復帰命令を実行する。このとき次にデバッグモ
ードに遷移するときにためにＥＭ＿ＭＯＮｎのモニタレ
ジスタ７０へは初期コードを設定しておく。 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 ld.w 0×18[rXX],rXX rXX値を元に戻す 0x61000008 EM_MON2 (ld.w命令コードの続き) rXX値を元に戻す 0x6100000A EM_MON2 brkret デバッグモードから復帰 0x6100000C EM_MON3 st.w rXX,0xFFFfffec[r0] (モニタ開始処理のコード) 0x61000010 EM_MON4 movhi 0x6100,r0,rXX (モニタ開始処理のコード) 0x61000014 EM_MON5 jmp [rXX] (モニタ開始処理のコード) 0x61000016 EM_MON5 nop (モニタ開始処理のコード) 0x61000018 AC_DDT (rXXの退避値) 退避値を設定しておく
【００８４】 (４)汎用レジスタの値を読み出す場合(汎用レジスタrYYの値を読み出す例) 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 nop 何もしない 0x61000008 EM_MON2 st.w rYY,0×18[rXX] AC_DDTにrYY値ストア 0x6100000C EM_MON3 jmp [rXX] 0x61000000に戻る 0x6100000E EM_MON3 nop 何もしない - 0x61000018 AC_DDT - rYY値が書かれる - 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br+2 再フェッチのための分岐 0x61000006 EM_MON1 (nop) (→ここでモニタ処理終了。AC_DDTをリート゛してrYYの値を得る。)
【００８５】 (５)汎用レジスタに指定値を設定する場合(汎用レジスタrYYに指定値を設定す る例) 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 nop 何もしない 0x61000008 EM_MON2 ld.w 0×18[rXX],rYY rYYに指定値を設定 0x6100000C EM_MON3 jmp [rXX]0x 61000000に戻る - 0x6100000E EM_MON3 nop 何もしない - 0x61000018 AC_ADDT (rYYへの設定値) rYYへの設定値 - 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 (nop) (→ここでモニタ処理終了。)
【００８６】 (６)システムレジスタの値を読み出す場合（システムレジスタsXXの値を読み 出す例) 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 stsr sXX,rYY rYYにsXX値をコヒ゜ー 0x61000008 EM_MON2 st.w rYY,0×18[rXX] AC_DDTにrYY値ストア 0x6100000C EM_MON3 jmp [rXX] 0x61000000に戻る 0x6100000E EM_MON3 nop 何もしない - 0x61000018 AC_ADDT - sXX値が書かれる - 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 (stsrSySx,rYY) (→ここでモニタ処理終了。AC_DDTをリート゛してsXXの値を得る。)
【００８７】 (７)システムレジスタに指定値を設定する場合（システムレジスタsXXに指定 値を設定する例) 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 nop 何もしない 0x61000008 EM_MON2 ld.w 0×18[rXX],rYY rYYに指定値を設定 0x6100000C EM_MON3 ldsr rYY,sXX sXXにrYY値をコピー 0x6100000E EM_MON3 jmp [rXX] 0x61000000に戻る - 0x61000018 AC_DDT (sXXへの設定値) sXXへの設定値 - 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br+2 再フェッチのための分岐 0x61000006"(nop) (→ここでモニタ処理終了。)
【００８８】 (８)指定アドレス空間からデータを読み出す場合（メモリからワード単位で読 み込む例) 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 nop 何もしない 0x61000008 EM_MON2 ld.w 0×18[rXX],rYY rYYにロードアドレスを設定 0x6100000C EM_MON3 ld.w 0×00[rYY],rZZ 指定アドレスからロード 0x61000010 EM_MON4 st.w rZZ,0×18[rXX] AC_DDTにrZZ値を書く 0x61000014 EM_MON5 jmp [rXX] 0x61000000に戻る 0x61000016 EM_MON5 nop 何もしない 0x61000018 AC_ADDT (ロードアドレス) ロードアドレスを設定 (ロードデータ) ロードデータが書かれる - 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br+2 再フェッチのための分岐 0x61000006 EM_MON1 (nop) （→ここでモニタ処理終了。ＡＣ＿ＡＤＤＴをリードしてロードデータの値を得 る。）
【００８９】(９)指定アドレス空間へデータを書き込む
場合（メモリへワード単位で書き込む例）この場合は次
の２ステップのモニタ処理を行う １．書き込むアドレスを設定する ２．書き込むデータを設定し、指定アドレスへ指定デー
タを書き込む
場合（メモリへワード単位で書き込む例）この場合は次
の２ステップのモニタ処理を行う １．書き込むアドレスを設定する ２．書き込むデータを設定し、指定アドレスへ指定デー
タを書き込む
【００９０】 ［１回目］ 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 nop 何もしない 0x61000008 EM_MON2 ld.w 0×18[rXX],rYY rYYにロードアドレスを設定 0x6100000C EM_MON3 jmp [rXX] 0x61000000に戻る 0x6100000E EM_MON3 nop 何もしない - 0x61000018 AC_ADDT (ストアアドレス) ストアアドレスを設定 - 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 nop 何もしない (→ここでモニタ処理終了。EM_MONnに2回目の命令コードを、AC_ADDTにストアデー タを設定してモニタ処理開始。)
【００９１】 ［２回目］ 0x61000004 EM_MON1 br +2 再フェッチのための分岐 0x61000006 EM_MON1 nop 何もしない 0x61000008 EM_MON2 ld.w 0×18[rXX],rZZ rZZにストアデータを設定 0x6100000C EM_MON3 st.w rZZ,0×00[rYY] 指定アドレスへストア 0x61000010 EM_MON5 jmp [rXX] 0x61000000に戻る 0x61000012 EM_MON5 nop 何もしない - 0x61000018 AC_ADDT (ストアデータ) ストアデータが書かれる - 0x61000000 EM_MON0 ld.w 0×1c[rXX],r0 ロード実行後ペンディング 0x61000004 EM_MON1 br+2 再フェッチのための分岐 0x61000006 EM_MON1 (nop) （→ここでモニタ処理終了。）
【００９２】上述のような構成において、本実施の形態
の集積回路装置３００は、ユーザが所望により用意する
ターゲットボード４８に実装されて使用される。その場
合、ターゲットボード４８のメモリ５０に各種の命令コ
ードや処理データからなるプログラムがソフトウェアと
して実装され、集積回路装置３００はターゲットボード
４８のメモリ５０から命令コードや処理データを読み取
る。
の集積回路装置３００は、ユーザが所望により用意する
ターゲットボード４８に実装されて使用される。その場
合、ターゲットボード４８のメモリ５０に各種の命令コ
ードや処理データからなるプログラムがソフトウェアと
して実装され、集積回路装置３００はターゲットボード
４８のメモリ５０から命令コードや処理データを読み取
る。
【００９３】このとき、集積回路装置３００の動作モー
ドは通常モードであるノーマルモードにデフォルト設定
されており、ＢＣＵ４３がターゲットボード４８のメモ
リ５０をＣＰＵコア４１に継続的に接続しているので、
このＣＰＵコア４１がメモリ５０から読み取った命令コ
ードや処理データに対応して各種のデータ処理を実行す
る。
ドは通常モードであるノーマルモードにデフォルト設定
されており、ＢＣＵ４３がターゲットボード４８のメモ
リ５０をＣＰＵコア４１に継続的に接続しているので、
このＣＰＵコア４１がメモリ５０から読み取った命令コ
ードや処理データに対応して各種のデータ処理を実行す
る。
【００９４】ただし、集積回路装置３００や、これにデ
ータ処理を実行させるメモリ５０のプログラムは、その
開発段階ではデバッグの必要がある。そこで、このデバ
ッグを実行する場合には、図３に示すように、ターゲッ
トボード４８に実装された集積回路装置３００にデバッ
グシステム４００を接続してデバッグ作業を実行するこ
とになる。
ータ処理を実行させるメモリ５０のプログラムは、その
開発段階ではデバッグの必要がある。そこで、このデバ
ッグを実行する場合には、図３に示すように、ターゲッ
トボード４８に実装された集積回路装置３００にデバッ
グシステム４００を接続してデバッグ作業を実行するこ
とになる。
【００９５】より詳細には、集積回路装置３００のデバ
ッグＩ／Ｆ５２がターゲットボード４００の接続コネク
タ８１に接続されているので、この接続コネクタ８１に
デバッグシステム４００の接続コネクタ８２を接続す
る。このような状態で、図４および図５に示すように、
集積回路装置３００にターゲットボード４８のメモリ５
０のプログラムでデータ処理を実行させ、このデータ処
理の最中にデバッグシステム４００に集積回路装置３０
０のデバッグＩ／Ｆ５２からＤＣＵ５１にアクセスさせ
る。
ッグＩ／Ｆ５２がターゲットボード４００の接続コネク
タ８１に接続されているので、この接続コネクタ８１に
デバッグシステム４００の接続コネクタ８２を接続す
る。このような状態で、図４および図５に示すように、
集積回路装置３００にターゲットボード４８のメモリ５
０のプログラムでデータ処理を実行させ、このデータ処
理の最中にデバッグシステム４００に集積回路装置３０
０のデバッグＩ／Ｆ５２からＤＣＵ５１にアクセスさせ
る。
【００９６】これでＤＣＵ５１がＢＣＵ４３に割込処理
を実行して動作モードをノーマルモードから検査モード
であるデバッグモードに切り替えるので、以後はデバッ
グモードでの処理動作が実行される。つまり、デバッグ
システム４００が、デバッグ用の複数の命令コードと処
理データとをＤＣＵ５１の複数のレジスタ７０，７１に
格納し、その先頭位置にＣＰＵコア４１のアクセス先を
復帰させる命令コードを最後のモニタレジスタ７０に格
納する。
を実行して動作モードをノーマルモードから検査モード
であるデバッグモードに切り替えるので、以後はデバッ
グモードでの処理動作が実行される。つまり、デバッグ
システム４００が、デバッグ用の複数の命令コードと処
理データとをＤＣＵ５１の複数のレジスタ７０，７１に
格納し、その先頭位置にＣＰＵコア４１のアクセス先を
復帰させる命令コードを最後のモニタレジスタ７０に格
納する。
【００９７】このときも、前述のようにＣＰＵコア４１
はＢＣＵ４３によりターゲットボード４８のメモリ５０
が接続されているので、ＣＰＵコア４１はメモリ５０の
プログラムでデータ処理を実行している。ただし、動作
モードがデバッグモードに設定されたＢＣＵ４３は、Ｃ
ＰＵコア４１がデータ処理により発行するアドレスとデ
バッグ用に事前に設定された特定のアドレスとを比較
し、これが一致するとＣＰＵコア４１の接続先をターゲ
ットボード４８のメモリ５０からＤＣＵ５１に切り替え
る。
はＢＣＵ４３によりターゲットボード４８のメモリ５０
が接続されているので、ＣＰＵコア４１はメモリ５０の
プログラムでデータ処理を実行している。ただし、動作
モードがデバッグモードに設定されたＢＣＵ４３は、Ｃ
ＰＵコア４１がデータ処理により発行するアドレスとデ
バッグ用に事前に設定された特定のアドレスとを比較
し、これが一致するとＣＰＵコア４１の接続先をターゲ
ットボード４８のメモリ５０からＤＣＵ５１に切り替え
る。
【００９８】すると、ＣＰＵコア４１はＤＣＵ５１のレ
ジスタ７０，７１から命令コードや処理データを読み出
してデータ処理を実行するので、ターゲットボード４８
に実装された集積回路装置３００に所望のデバッグ用の
データ処理を実行させることができる。このようにＣＰ
Ｕコア４１が複数のレジスタ７０，７１から命令コード
と処理データとを順次読み出してデータ処理を実行して
ゆくと、ＣＰＵコア４１は最後のモニタレジスタ７０の
命令コードに対応してアクセス先をモニタレジスタ７０
の先頭位置に復帰することになる。
ジスタ７０，７１から命令コードや処理データを読み出
してデータ処理を実行するので、ターゲットボード４８
に実装された集積回路装置３００に所望のデバッグ用の
データ処理を実行させることができる。このようにＣＰ
Ｕコア４１が複数のレジスタ７０，７１から命令コード
と処理データとを順次読み出してデータ処理を実行して
ゆくと、ＣＰＵコア４１は最後のモニタレジスタ７０の
命令コードに対応してアクセス先をモニタレジスタ７０
の先頭位置に復帰することになる。
【００９９】例えば、この状態でＤＣＵ５１のバス制御
器６３はＢＣＵ４３を介してＣＰＵコア４１を待機させ
るので、デバッグシステム４００がＤＣＵ５１のレジス
タ７０，７１の命令コードと処理データとを更新すれ
ば、ＣＰＵコア４１に次段のデバッグ用のデータ処理を
実行させることができる。このとき、デバッグシステム
４００は、デバッグ用のデータ処理を実行するＣＰＵコ
ア４１の処理データを、レジスタ７０，７１に一時記憶
させて収集することもできる。
器６３はＢＣＵ４３を介してＣＰＵコア４１を待機させ
るので、デバッグシステム４００がＤＣＵ５１のレジス
タ７０，７１の命令コードと処理データとを更新すれ
ば、ＣＰＵコア４１に次段のデバッグ用のデータ処理を
実行させることができる。このとき、デバッグシステム
４００は、デバッグ用のデータ処理を実行するＣＰＵコ
ア４１の処理データを、レジスタ７０，７１に一時記憶
させて収集することもできる。
【０１００】デバッグシステム４００は、上述のように
集積回路装置３００のレジスタ７０，７１のデバッグ用
のプログラムを適宜更新しながらＣＰＵコア４１にデバ
ッグ用のデータ処理を実行させ、このデータ処理が完了
すると集積回路装置３００の動作モードをデバッグモー
ドからノーマルモードに復帰させる。
集積回路装置３００のレジスタ７０，７１のデバッグ用
のプログラムを適宜更新しながらＣＰＵコア４１にデバ
ッグ用のデータ処理を実行させ、このデータ処理が完了
すると集積回路装置３００の動作モードをデバッグモー
ドからノーマルモードに復帰させる。
【０１０１】本実施の形態の集積回路装置３００は、上
述のようにＤＣＵ５１がＢＣＵ４３に接続されており、
このＢＣＵ４３がＣＰＵコア４１の接続先をターゲット
ボード４８のメモリ５０とＤＣＵ５１のレジスタ７０，
７１とに事前に設定された適正なタイミングで切り替え
る。
述のようにＤＣＵ５１がＢＣＵ４３に接続されており、
このＢＣＵ４３がＣＰＵコア４１の接続先をターゲット
ボード４８のメモリ５０とＤＣＵ５１のレジスタ７０，
７１とに事前に設定された適正なタイミングで切り替え
る。
【０１０２】このため、デバッグシステム４００により
ＤＣＵ５１のレジスタ７０，７１に所望の命令コードや
処理データを格納すれば、ＣＰＵコア４１にデバッグ用
の所望のデータ処理を実行させることができるので、集
積回路装置３００をユーザが所望するターゲットボード
４８に実装された状態で検査することができる。
ＤＣＵ５１のレジスタ７０，７１に所望の命令コードや
処理データを格納すれば、ＣＰＵコア４１にデバッグ用
の所望のデータ処理を実行させることができるので、集
積回路装置３００をユーザが所望するターゲットボード
４８に実装された状態で検査することができる。
【０１０３】しかも、レジスタ７０，７１には各種の命
令コードや処理データを自由に格納することができ、Ｃ
ＰＵコア４１に各種のデータ処理を実行させることがで
きるので、検査方法がバウンダリスキャン方式に限定さ
れるようなことがない。
令コードや処理データを自由に格納することができ、Ｃ
ＰＵコア４１に各種のデータ処理を実行させることがで
きるので、検査方法がバウンダリスキャン方式に限定さ
れるようなことがない。
【０１０４】さらに、デバッグモードでもＣＰＵコア４
１の処理動作はノーマルモードと相違ないので、デバッ
グシステム４００は集積回路装置３００の各部を検査す
ることができる。つまり、第二の従来例として前述した
ＤＭＡ方式とは相違して、ＣＰＵコア４１の内部レジス
タなども検査することができ、このためにＣＰＵコア４
１の大幅な改造などを必要とすることもない。
１の処理動作はノーマルモードと相違ないので、デバッ
グシステム４００は集積回路装置３００の各部を検査す
ることができる。つまり、第二の従来例として前述した
ＤＭＡ方式とは相違して、ＣＰＵコア４１の内部レジス
タなども検査することができ、このためにＣＰＵコア４
１の大幅な改造などを必要とすることもない。
【０１０５】また、本実施の形態の集積回路装置３００
およびデバッグシステム４００では、前述のようにレジ
スタ７０，７１に命令コードと処理データとを格納して
ＣＰＵコア４１にデバッグ用のデータ処理を実行させる
とき、最後のモニタレジスタ７０の命令コードによりＣ
ＰＵコア４１のアクセス先をモニタレジスタ７０の先頭
位置に復帰させている。このため、通常状態では不要と
なるデバッグ専用のデバイスであるレジスタ７０，７１
の個数が少数で良く、集積回路装置３００の回路規模が
必要最小限とされている。
およびデバッグシステム４００では、前述のようにレジ
スタ７０，７１に命令コードと処理データとを格納して
ＣＰＵコア４１にデバッグ用のデータ処理を実行させる
とき、最後のモニタレジスタ７０の命令コードによりＣ
ＰＵコア４１のアクセス先をモニタレジスタ７０の先頭
位置に復帰させている。このため、通常状態では不要と
なるデバッグ専用のデバイスであるレジスタ７０，７１
の個数が少数で良く、集積回路装置３００の回路規模が
必要最小限とされている。
【０１０６】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではＣＰＵコア４１のアクセ
ス先をモニタレジスタ７０の先頭位置に復帰させる命令
コードを、デバッグシステム４００が最後のモニタレジ
スタ７０に格納することを例示した。しかし、この命令
コードを最後のモニタレジスタ７０に固定記憶させてお
き、デバッグシステム４００による格納を省略すること
も可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではＣＰＵコア４１のアクセ
ス先をモニタレジスタ７０の先頭位置に復帰させる命令
コードを、デバッグシステム４００が最後のモニタレジ
スタ７０に格納することを例示した。しかし、この命令
コードを最後のモニタレジスタ７０に固定記憶させてお
き、デバッグシステム４００による格納を省略すること
も可能である。
【０１０７】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【０１０８】請求項１記載の発明の集積回路装置は、命
令コードや処理データを読み取って各種のデータ処理を
実行する中央処理装置と、命令コードや処理データが格
納された外部の情報記憶媒体が接続される外部バスと、
外部の回路検査装置が着脱自在に接続される検査情報Ｉ
／Ｆと、該検査情報Ｉ／Ｆに接続されていて前記回路検
査装置から入力される命令コードや処理データを複数の
レジスタ回路で一時記憶する検査制御回路と、前記外部
バスと前記検査制御回路とを前記中央処理装置に選択的
に接続するバス制御回路と、を具備しており、バス制御
回路は、動作モードとして通常モードと検査モードとが
切替自在に設定され、通常モードの設定下では、中央処
理装置に外部バスを継続的に接続し、検査モードの設定
下では、前記中央処理装置が発行するアクセス先のアド
レスが事前に設定された検査制御回路のレジスタ回路の
アドレスに一致したときに、前記中央処理装置の接続先
を前記外部バスから前記検査制御回路に切り替えること
により、回路検査装置により検査制御回路のレジスタ回
路に所望の命令コードや処理データを格納すれば、中央
処理装置に所望のデータ処理を実行させることができる
ので、集積回路装置を回路基板に実装された状態で検査
することができ、この検査としてバウンダリスキャン方
式などに限定されない各種のデータ処理を実行させるこ
とができ、中央処理装置の内部レジスタなども検査する
ことができ、検査モードでは中央処理装置のアドレス先
をバス制御回路により各部バスと検査制御回路とに切り
替えることができる。
令コードや処理データを読み取って各種のデータ処理を
実行する中央処理装置と、命令コードや処理データが格
納された外部の情報記憶媒体が接続される外部バスと、
外部の回路検査装置が着脱自在に接続される検査情報Ｉ
／Ｆと、該検査情報Ｉ／Ｆに接続されていて前記回路検
査装置から入力される命令コードや処理データを複数の
レジスタ回路で一時記憶する検査制御回路と、前記外部
バスと前記検査制御回路とを前記中央処理装置に選択的
に接続するバス制御回路と、を具備しており、バス制御
回路は、動作モードとして通常モードと検査モードとが
切替自在に設定され、通常モードの設定下では、中央処
理装置に外部バスを継続的に接続し、検査モードの設定
下では、前記中央処理装置が発行するアクセス先のアド
レスが事前に設定された検査制御回路のレジスタ回路の
アドレスに一致したときに、前記中央処理装置の接続先
を前記外部バスから前記検査制御回路に切り替えること
により、回路検査装置により検査制御回路のレジスタ回
路に所望の命令コードや処理データを格納すれば、中央
処理装置に所望のデータ処理を実行させることができる
ので、集積回路装置を回路基板に実装された状態で検査
することができ、この検査としてバウンダリスキャン方
式などに限定されない各種のデータ処理を実行させるこ
とができ、中央処理装置の内部レジスタなども検査する
ことができ、検査モードでは中央処理装置のアドレス先
をバス制御回路により各部バスと検査制御回路とに切り
替えることができる。
【０１０９】
【０１１０】請求項２および４記載の発明では、検査制
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを一時記憶する復帰記憶
用のレジスタ回路と、を具備していることにより、必要
最小限のレジスタ回路により検査用の多数のデータ処理
を中央処理装置に実行させることができる。
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを一時記憶する復帰記憶
用のレジスタ回路と、を具備していることにより、必要
最小限のレジスタ回路により検査用の多数のデータ処理
を中央処理装置に実行させることができる。
【０１１１】請求項３および５記載の発明では、検査制
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを事前に固定記憶してい
る復帰記憶用のレジスタ回路と、を具備していることに
より、必要最小限のレジスタ回路により検査用の多数の
データ処理を中央処理装置に実行させることができ、回
路検査装置が復帰用の命令コードをレジスタ回路に格納
する必要もない。
御回路が少なくとも、中央処理装置に所定のデータ処理
を実行させる命令コードを一時記憶する命令記憶用のレ
ジスタ回路と、前記命令記憶用のレジスタ回路の命令コ
ードに対応した前記中央処理装置のデータ処理の処理デ
ータを一時記憶するデータ記憶用のレジスタ回路と、前
記中央処理装置のアクセス先を前記命令記憶用のレジス
タ回路に復帰させる命令コードを事前に固定記憶してい
る復帰記憶用のレジスタ回路と、を具備していることに
より、必要最小限のレジスタ回路により検査用の多数の
データ処理を中央処理装置に実行させることができ、回
路検査装置が復帰用の命令コードをレジスタ回路に格納
する必要もない。
【０１１２】請求項６記載の発明の回路検査装置は、請
求項２または４記載の集積回路装置の検査情報Ｉ／Ｆに
着脱自在に接続される接続コネクタと、前記集積回路装
置の命令記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを
介して前記接続コネクタから所定のデータ処理用の命令
コードを格納する命令格納手段と、前記集積回路装置の
データ記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを介
して前記接続コネクタからデータ処理用の処理データを
格納するデータ格納手段と、前記集積回路装置の復帰記
憶用のレジスタ回路に前記検査情報Ｉ／Ｆを介して前記
接続コネクタからアクセス先の復帰用の命令コードを格
納する復帰格納手段と、を具備していることにより、請
求項２または４記載の集積回路装置のレジスタ回路に検
査用の各種の命令コードと処理データとを格納し、検査
用の各種のデータ処理を集積回路装置に実行させること
ができる。
求項２または４記載の集積回路装置の検査情報Ｉ／Ｆに
着脱自在に接続される接続コネクタと、前記集積回路装
置の命令記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを
介して前記接続コネクタから所定のデータ処理用の命令
コードを格納する命令格納手段と、前記集積回路装置の
データ記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを介
して前記接続コネクタからデータ処理用の処理データを
格納するデータ格納手段と、前記集積回路装置の復帰記
憶用のレジスタ回路に前記検査情報Ｉ／Ｆを介して前記
接続コネクタからアクセス先の復帰用の命令コードを格
納する復帰格納手段と、を具備していることにより、請
求項２または４記載の集積回路装置のレジスタ回路に検
査用の各種の命令コードと処理データとを格納し、検査
用の各種のデータ処理を集積回路装置に実行させること
ができる。
【０１１３】請求項７記載の発明の回路検査装置は、請
求項３または５記載の集積回路装置の検査情報Ｉ／Ｆに
着脱自在に接続される接続コネクタと、前記集積回路装
置の命令記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを
介して前記接続コネクタから所定のデータ処理用の命令
コードを格納する命令格納手段と、前記集積回路装置の
データ記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを介
して前記接続コネクタからデータ処理用の処理データを
格納するデータ格納手段と、を具備していることによ
り、請求項３または５記載の集積回路装置のレジスタ回
路に検査用の各種の命令コードと処理データとを格納
し、検査用の各種のデータ処理を集積回路装置に実行さ
せることができ、この場合に復帰用の命令コードをレジ
スタ回路に格納する必要がない。
求項３または５記載の集積回路装置の検査情報Ｉ／Ｆに
着脱自在に接続される接続コネクタと、前記集積回路装
置の命令記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを
介して前記接続コネクタから所定のデータ処理用の命令
コードを格納する命令格納手段と、前記集積回路装置の
データ記憶用のレジスタ回路に前記検査情報Ｉ／Ｆを介
して前記接続コネクタからデータ処理用の処理データを
格納するデータ格納手段と、を具備していることによ
り、請求項３または５記載の集積回路装置のレジスタ回
路に検査用の各種の命令コードと処理データとを格納
し、検査用の各種のデータ処理を集積回路装置に実行さ
せることができ、この場合に復帰用の命令コードをレジ
スタ回路に格納する必要がない。
【０１１４】請求項８記載の発明の回路検査方法は、請
求項２または４記載の集積回路装置の検査制御回路の命
令記憶用のレジスタ回路に所定のデータ処理用の命令コ
ードを格納し、前記集積回路装置のデータ記憶用のレジ
スタ回路にデータ処理用の処理データを格納し、前記集
積回路装置の復帰記憶用のレジスタ回路にアクセス先の
復帰用の命令コードを格納し、前記集積回路装置の中央
処理装置が前記命令記憶用のレジスタ回路に格納された
命令コードや前記データ記憶用のレジスタ回路に格納さ
れた処理データに対応してデータ処理を実行すると、前
記命令記憶用のレジスタ回路の命令コードと前記データ
記憶用のレジスタ回路の処理データを更新し、復帰記憶
用のレジスタ回路に格納された命令コードにより前記中
央処理装置のアクセス先を前記命令記憶用のレジスタ回
路に復帰させるようにしたことにより、請求項２または
４記載の集積回路装置のレジスタ回路に検査用の各種の
命令コードと処理データとを格納し、検査用の各種のデ
ータ処理を集積回路装置に実行させることができる。
求項２または４記載の集積回路装置の検査制御回路の命
令記憶用のレジスタ回路に所定のデータ処理用の命令コ
ードを格納し、前記集積回路装置のデータ記憶用のレジ
スタ回路にデータ処理用の処理データを格納し、前記集
積回路装置の復帰記憶用のレジスタ回路にアクセス先の
復帰用の命令コードを格納し、前記集積回路装置の中央
処理装置が前記命令記憶用のレジスタ回路に格納された
命令コードや前記データ記憶用のレジスタ回路に格納さ
れた処理データに対応してデータ処理を実行すると、前
記命令記憶用のレジスタ回路の命令コードと前記データ
記憶用のレジスタ回路の処理データを更新し、復帰記憶
用のレジスタ回路に格納された命令コードにより前記中
央処理装置のアクセス先を前記命令記憶用のレジスタ回
路に復帰させるようにしたことにより、請求項２または
４記載の集積回路装置のレジスタ回路に検査用の各種の
命令コードと処理データとを格納し、検査用の各種のデ
ータ処理を集積回路装置に実行させることができる。
【０１１５】請求項９記載の発明の回路検査方法は、請
求項３または５記載の集積回路装置の検査制御回路の命
令記憶用のレジスタ回路に所定のデータ処理用の命令コ
ードを格納し、前記集積回路装置のデータ記憶用のレジ
スタ回路にデータ処理用の処理データを格納し、前記集
積回路装置の中央処理装置が前記命令記憶用のレジスタ
回路に格納された命令コードや前記データ記憶用のレジ
スタ回路に格納された処理データに対応してデータ処理
を実行すると、前記命令記憶用のレジスタ回路の命令コ
ードと前記データ記憶用のレジスタ回路の処理データを
更新し、復帰記憶用のレジスタ回路に格納された命令コ
ードにより前記中央処理装置のアクセス先を前記命令記
憶用のレジスタ回路に復帰させるようにしたことによ
り、請求項３または５記載の集積回路装置のレジスタ回
路に検査用の各種の命令コードと処理データとを格納
し、検査用の各種のデータ処理を集積回路装置に実行さ
せることができ、この場合に復帰用の命令コードをレジ
スタ回路に格納する必要がない。
求項３または５記載の集積回路装置の検査制御回路の命
令記憶用のレジスタ回路に所定のデータ処理用の命令コ
ードを格納し、前記集積回路装置のデータ記憶用のレジ
スタ回路にデータ処理用の処理データを格納し、前記集
積回路装置の中央処理装置が前記命令記憶用のレジスタ
回路に格納された命令コードや前記データ記憶用のレジ
スタ回路に格納された処理データに対応してデータ処理
を実行すると、前記命令記憶用のレジスタ回路の命令コ
ードと前記データ記憶用のレジスタ回路の処理データを
更新し、復帰記憶用のレジスタ回路に格納された命令コ
ードにより前記中央処理装置のアクセス先を前記命令記
憶用のレジスタ回路に復帰させるようにしたことによ
り、請求項３または５記載の集積回路装置のレジスタ回
路に検査用の各種の命令コードと処理データとを格納
し、検査用の各種のデータ処理を集積回路装置に実行さ
せることができ、この場合に復帰用の命令コードをレジ
スタ回路に格納する必要がない。
【図１】本発明の実施の一形態の集積回路装置の内部構
造を示す模式的なブロック図である。
造を示す模式的なブロック図である。
【図２】検査制御回路であるＤＣＵの内部構造を示すブ
ロック図である。
ロック図である。
【図３】集積回路装置が実装された回路基板であるター
ゲットボードに回路検査装置であるデバッグシステムを
接続した状態を示す模式図である。
ゲットボードに回路検査装置であるデバッグシステムを
接続した状態を示す模式図である。
【図４】集積回路装置を検査するデバッグシステムの処
理動作を示すフローチャートである。
理動作を示すフローチャートである。
【図５】デバッグシステムにより検査される集積回路装
置の処理動作を示すフローチャートである。
置の処理動作を示すフローチャートである。
【図６】第一の従来例の集積回路装置の内部構造を示す
模式的なブロック図である。
模式的なブロック図である。
【図７】第二の従来例の集積回路装置の内部構造を示す
模式的なブロック図である。
模式的なブロック図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G06F 15/78
Claims (9)
- 【請求項１】 命令コードや処理データを読み取って各
種のデータ処理を実行する中央処理装置と、 命令コードや処理データが格納された外部の情報記憶媒
体が接続される外部バスと、 外部の回路検査装置が着脱自在に接続される検査情報Ｉ
／Ｆと、 該検査情報Ｉ／Ｆに接続されていて前記回路検査装置か
ら入力される命令コードや処理データを複数のレジスタ
回路で一時記憶する検査制御回路と、 前記外部バスと前記検査制御回路とを前記中央処理装置
に選択的に接続するバス制御回路と、 を具備しており、 前記バス制御回路は、動作モードとして通常モードと検
査モードとが切替自在に設定され、通常モードの設定下
では、中央処理装置に外部バスを継続的に接続し、検査
モードの設定下では、前記中央処理装置が発行するアク
セス先のアドレスが事前に設定された検査制御回路のレ
ジスタ回路のアドレスに一致したときに、前記中央処理
装置の接続先を前記外部バスから前記検査制御回路に切
り替える 集積回路装置。 - 【請求項２】 命令コードや処理データを読み取って各
種のデータ処理を実行する中央処理装置と、 命令コードや処理データが格納された外部の情報記憶媒
体が接続される外部バスと、 外部の回路検査装置が着脱自在に接続される検査情報Ｉ
／Ｆと、 該検査情報Ｉ／Ｆに接続されていて前記回路検査装置か
ら入力される命令コードや処理データを複数のレジスタ
回路で一時記憶する検査制御回路と、 前記外部バスと前記検査制御回路とを前記中央処理装置
に選択的に接続するバス制御回路と、 を具備しており、 前記検査制御回路が少なくとも、 中央処理装置に所定のデータ処理を実行させる命令コー
ドを一時記憶する命令 記憶用のレジスタ回路と、 前記命令記憶用のレジスタ回路の命令コードに対応した
前記中央処理装置のデータ処理の処理データを一時記憶
するデータ記憶用のレジスタ回路と、 前記中央処理装置のアクセス先を前記命令記憶用のレジ
スタ回路に復帰させる命令コードを一時記憶する復帰記
憶用のレジスタ回路と、 を具備している 集積回路装置。 - 【請求項３】 命令コードや処理データを読み取って各
種のデータ処理を実行する中央処理装置と、 命令コードや処理データが格納された外部の情報記憶媒
体が接続される外部バスと、 外部の回路検査装置が着脱自在に接続される検査情報Ｉ
／Ｆと、 該検査情報Ｉ／Ｆに接続されていて前記回路検査装置か
ら入力される命令コードや処理データを複数のレジスタ
回路で一時記憶する検査制御回路と、 前記外部バスと前記検査制御回路とを前記中央処理装置
に選択的に接続するバス制御回路と、 を具備しており、 前記検査制御回路が少なくとも、 中央処理装置に所定のデータ処理を実行させる命令コー
ドを一時記憶する命令記憶用のレジスタ回路と、 前記命令記憶用のレジスタ回路の命令コードに対応した
前記中央処理装置のデータ処理の処理データを一時記憶
するデータ記憶用のレジスタ回路と、 前記中央処理装置のアクセス先を前記命令記憶用のレジ
スタ回路に復帰させる命令コードを事前に固定記憶して
いる復帰記憶用のレジスタ回路と、 を具備している 集積回路装置。 - 【請求項４】 検査制御回路が少なくとも、 中央処理装置に所定のデータ処理を実行させる命令コー
ドを一時記憶する命令記憶用のレジスタ回路と、 前記命令記憶用のレジスタ回路の命令コードに対応した
前記中央処理装置のデータ処理の処理データを一時記憶
するデータ記憶用のレジスタ回路と、 前記中央処理装置のアクセス先を前記命令記憶用のレジ
スタ回路に復帰させる命令コードを一時記憶する復帰記
憶用のレジスタ回路と、 を具備している請求項１記載の集積回路装置。 - 【請求項５】 検査制御回路が少なくとも、 中央処理装置に所定のデータ処理を実行させる命令コー
ドを一時記憶する命令記憶用のレジスタ回路と、 前記命令記憶用のレジスタ回路の命令コードに対応した
前記中央処理装置のデータ処理の処理データを一時記憶
するデータ記憶用のレジスタ回路と、 前記中央処理装置のアクセス先を前記命令記憶用のレジ
スタ回路に復帰させる命令コードを事前に固定記憶して
いる復帰記憶用のレジスタ回路と、 を具備している請求項１記載の集積回路装置。 - 【請求項６】 請求項２または４記載の集積回路装置の
検査情報Ｉ／Ｆに着脱自在に接続される接続コネクタ
と、 前記集積回路装置の命令記憶用のレジスタ回路に前記検
査情報Ｉ／Ｆを介して前記接続コネクタから所定のデー
タ処理用の命令コードを格納する命令格納手段と、 前記集積回路装置のデータ記憶用のレジスタ回路に前記
検査情報Ｉ／Ｆを介して前記接続コネクタからデータ処
理用の処理データを格納するデータ格納手段と、 前記集積回路装置の復帰記憶用のレジスタ回路に前記検
査情報Ｉ／Ｆを介して前記接続コネクタからアクセス先
の復帰用の命令コードを格納する復帰格納手段と、 を具備している回路検査装置。 - 【請求項７】 請求項３または５記載の集積回路装置の
検査情報Ｉ／Ｆに着脱自在に接続される接続コネクタ
と、 前記集積回路装置の命令記憶用のレジスタ回路に前記検
査情報Ｉ／Ｆを介して前記接続コネクタから所定のデー
タ処理用の命令コードを格納する命令格納手段と、 前記集積回路装置のデータ記憶用のレジスタ回路に前記
検査情報Ｉ／Ｆを介して前記接続コネクタからデータ処
理用の処理データを格納するデータ格納手段と、 を具備している回路検査装置。 - 【請求項８】 請求項２または４記載の集積回路装置の
検査制御回路の命令記憶用のレジスタ回路に所定のデー
タ処理用の命令コードを格納し、 前記集積回路装置のデータ記憶用のレジスタ回路にデー
タ処理用の処理データを格納し、 前記集積回路装置の復帰記憶用のレジスタ回路にアクセ
ス先の復帰用の命令コードを格納し、 前記集積回路装置の中央処理装置が前記命令記憶用のレ
ジスタ回路に格納された命令コードや前記データ記憶用
のレジスタ回路に格納された処理データに対応してデー
タ処理を実行すると、前記命令記憶用のレジスタ回路の
命令コードと前記データ記憶用のレジスタ回路の処理デ
ータを更新し、 復帰記憶用のレジスタ回路に格納された命令コードによ
り前記中央処理装置のアクセス先を前記命令記憶用のレ
ジスタ回路に復帰させるようにした回路検査方法。 - 【請求項９】 請求項３または５記載の集積回路装置の
検査制御回路の命令記憶用のレジスタ回路に所定のデー
タ処理用の命令コードを格納し、 前記集積回路装置のデータ記憶用のレジスタ回路にデー
タ処理用の処理データを格納し、 前記集積回路装置の中央処理装置が前記命令記憶用のレ
ジスタ回路に格納された命令コードや前記データ記憶用
のレジスタ回路に格納された処理データに対応してデー
タ処理を実行すると、前記命令記憶用のレジスタ回路の
命令コードと前記データ記憶用のレジスタ回路の処理デ
ータを更新し、 復帰記憶用のレジスタ回路に格納された命令コードによ
り前記中央処理装置のアクセス先を前記命令記憶用のレ
ジスタ回路に復帰させるようにした回路検査方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19120997A JP3151808B2 (ja) | 1997-07-16 | 1997-07-16 | 集積回路装置、回路検査装置および方法 |
| DE19831761A DE19831761A1 (de) | 1997-07-16 | 1998-07-15 | Prüfung einer integrierten Schaltungsvorrichtung während der Anbringung an einer Leiterplatte |
| US09/115,652 US6415393B2 (en) | 1997-07-16 | 1998-07-15 | Inspection of an integrated circuit device while being mounted on a circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19120997A JP3151808B2 (ja) | 1997-07-16 | 1997-07-16 | 集積回路装置、回路検査装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1139189A JPH1139189A (ja) | 1999-02-12 |
| JP3151808B2 true JP3151808B2 (ja) | 2001-04-03 |
Family
ID=16270729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19120997A Expired - Fee Related JP3151808B2 (ja) | 1997-07-16 | 1997-07-16 | 集積回路装置、回路検査装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6415393B2 (ja) |
| JP (1) | JP3151808B2 (ja) |
| DE (1) | DE19831761A1 (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
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1997
- 1997-07-16 JP JP19120997A patent/JP3151808B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-15 DE DE19831761A patent/DE19831761A1/de not_active Ceased
- 1998-07-15 US US09/115,652 patent/US6415393B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6415393B2 (en) | 2002-07-02 |
| US20010010083A1 (en) | 2001-07-26 |
| JPH1139189A (ja) | 1999-02-12 |
| DE19831761A1 (de) | 1999-02-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100126 Year of fee payment: 9 |
|
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Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140126 Year of fee payment: 13 |
|
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