JP2859913B2

JP2859913B2 - エミュレーションテスタ

Info

Publication number: JP2859913B2
Application number: JP2024246A
Authority: JP
Inventors: 一仁菊地
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-02-01
Filing date: 1990-02-01
Publication date: 1999-02-24
Anticipated expiration: 2014-02-24
Also published as: JPH03228143A

Description

【発明の詳細な説明】【概要】

マイクロプロセッサにより制御されて動作するプリン
ト基板ユニットのエミュレーションテスタの接続方式及
びエミュレーションテスタに関し、プリント基板ユニットに用いるMPUを表面実装部品へ
移行することが可能であり、プリント基板ユニットの信
頼性、小型化、低コスト化の面で有利となるエミュレー
ションテスタの接続方式及びエミュレーションテスタを
提供することを目的とし、プリント基板ユニットのエミュレーションテストを行
うためのエミュレーションテスタであって、エミュレー
ションテストに必要な信号線の少なくとも一部を得るた
めに前記プリント基板ユニットに設けられた初期起動記
憶装置用のソケットに接続するためのコネクタと、エミ
ュレーションテストのために設けられた、記憶装置を含
む複数のチップと、前記初期起動聞置装置のリセットベ
クタの格納されているアドレスを指定するアドレス信号
が入力されたときに、前記記憶装置内のリセットベクタ
を読み出すようにアドレス指定するベクタ指定検出部
と、を有し、前記ベクタ指定検出部には、前記アドレス
信号の一部のアドレスと予め設定されたアドレスとが一
致したときにイネーブル信号を出力するアドレスマッチ
ング回路と、前記アドレス信号の他の一部のアドレス及
び前記アドレスマッチング回路から出力されるイネーブ
ル信号の各状態に応じて、前記複数のチップに対するセ
レクト信号を出力するデコード回路と、が設けられ、前
記複数のチップのうちの前記セレクト信号によって選択
されたチップがアクセスされてエミュレーションが実行
されるように構成される。

【発明の属する技術分野】

本発明は、マイクロプロセッサにより制御されて動作
するプリント基板ユニットのエミュレーションテスタの
接続方式及びエミュレーションテスタに関する。近年において、マイクロプロセッサ（MPU）は目覚ま
しく普及しその使用量が膨大なものとなり、これにとも
なって周辺素子の使用量も増加する一方である。そのた
め、周辺素子のLSI化が進行し、さらに表面実装技術（S
MT）の導入によって、MPU及び周辺素子が表面実装部品
（SMD）へ移行している。このような状況は、プリント基板ユニットのエミュレ
ーションテストを行うための信号線の接続箇所を確保す
るという意味からは厳しいものである。この厳しい状況
の中で、プリント基板ユニットのMPUをエミュレートす
るテストプログラム及びそれを動作可能とするためのハ
ードウェアが要求されており、そのため、汎用性が高く
且つ低コストのエミュレーションテスタの接続方式が望
まれている。

【従来の技術】

従来より、MPU又はその周辺素子などを実装したプリ
ント基板ユニットの動作確認、及びハードとソフト両方
のデバッグのために、エミュレーションテスタ（以下
「テスタ」という）を用いたエミュレーションテスタ
（以下「エミュレーション」という）が実装されてい
る。従来においては、エミュレーションを行うに当たり、
プリント基板ユニットに実装されているMPUチップを取
り外し、取り外した後のソケット（ICソケット）にテス
タのコネクタを接続し、このコネクタからエミュレーシ
ョンに必要な信号の全部又は一部の入出力を行ってい
た。また、プリント基板ユニットとテスタとを接送するた
めに、プリント基板ユニットにエミュレーション専用の
インタフェース又はコネクタを設けることも行われてい
る。

【発明が解決しようとする課題】

一般に、ICソケットを省略してLSIチップなどの部品
をプリント基板に直接に半田付けする方が、信頼性、小
型化、低コスト化のいずれの面からも好ましい。ところが、従来のようにMPUのソケットを利用してテ
スタを接続する方式では、MPUのソケットを省略するこ
とができず、そのため、プリント基板ユニットの信頼
性、小型化、低コスト化の全ての面で不利であった。また上述したように、MPUのカスタムLSI化にともなっ
てMPUの表面実装部品への移行が進行しているが、その
ような表面実装部品を用いることができないという問題
もあった。また、プリント基板ユニットにエミュレーション専用
のインターフェースなどを設けることは、小型化及び低
コスト化などの面で不利であり、特に多極の専用コネク
タの存在は小型化のための大きなネックとなっていた。本発明は、上述の問題に鑑み、プリント基板ユニット
に用いるMPUを表面実装部品へ移行することが可能であ
り、プリント基板ユニットの信頼性、小型化、低コスト
化の面で有利となるエミュレーションテスタの接続方式
及びエミュレーションテスタを提供することを目的とし
ている。

【課題を解決するための手段】

請求項１の発明に係る方式は、上述の課題を解決する
ため、第１図及び第２図に示すように、プリント基板ユ
ニット4,4aのエミュレーションテストを行うためのエミ
ュレーションテスタ1,1aであって、エミュレーションテ
ストに必要な信号線の少なくとも一部を得るために前記
プリント基板ユニット4,4aに設けられた初期起動記憶装
置11,11a用のソケット12,12aに接続するためのコネクタ
21,21aと、エミュレーションテストのために設けられた
記憶装置24,32を含む複数のチップ31〜33と、前記初期
起動記憶装置11,11Aのリセットベクタの格納されている
アドレスを指定するアドレス信号が入力されたときに、
前記記憶装置24,32内のリセットベクタを読み出すよう
にアドレス指定するベクタ指定検出部23,23aとを、有
し、ベクタ指定検出部23aには、前記アドレス信号の一
部アドレスと予め設定されたアドレスとが一致したとき
にイネーブル信号S4を出力するアドレスマッチング回路
34と、前記アドレス信号の他の一部のアドレス及び前記
アドレスマッチング回路34から出力されるイネーブル信
号S4の各状態に応じて、前記複数のチップ31〜33に対す
るセレクト信号S1〜３を出力するデコード回路35と、が
設けられ、前記複数のチップ31〜33のうちの前記セレク
ト信号によって選択されたチップがアクセスされてエミ
ュレーションが実行されるように構成されてなる。プリント基板ユニット4,4aの初期起動記憶装置11,11a
が取り外された後のソケット12,12aから、エミュレーシ
ョンテストに必要な信号線の少なくとも一部が得られ
る。プリント基板ユニット4,4aの電源投入時等において、
初期起動記憶装置11,11aのリセットベクタの格納されて
いるアドレスを指定するアドレス信号が入力されると、
そのアドレス信号によってエミュレーションテストのた
めに設けられた記憶装置24,32内のリセットベクタが読
み出され、これによってエミュレーションのためのプロ
グラムに処理が委譲される。デコード回路35から出力されるセレクタ信号S1〜３に
よって、記憶装置24,32を含めた種々のチップを選択
し、選択したチップに対してアドレス指定が行われる。

【発明の実施の形態】

以下、本発明の実施例を図面を参照しつつ説明する。第１図は本発明に係るテスタ１の実施例を示すブロッ
ク図である。第１図において、プリント基板ユニット（以下「DU
T」という）４には、MPU13、ブートROM11、その他の素
子又は部品が実装されているが、ブートROM11はテスタ
１との接続のためにソケット12から取り外されている。ブートROM11は、DUT4に電源が供給されたときにMPU13
が最初に命令の読み出しを行うリセットベクタが格納さ
れた初期起動用のROMである。ブートROM11は、ソフトの
変更、例えば、バージョンアップ、バグ対策、共通ハー
ド機器の多用途化のためのプログラムの入れ換えなどに
対応するため、DUT4に取り付けられたソケット12に差し
込むことによって実装され、その交換が容易に可能であ
る。テスタ１は、接続装置２及びテスタ本体３からなる。接続装置２は、コネクタ21、テスタインタフェース2
2、及びベクタ指定検出部23からなる。コネクタ21は、ソケット12に差し込まれて接続されて
おり、これによって、DUT4のアドレスバス、データバ
ス、その他の信号ラインとの接続が行われている。テスタインタフェース22は、ROM24及びその他の素子
又は部品を実装し、テスタ本体３との間のインタフェー
スを行う。 ROM24には、エミュレーションを実行するための最小
限のプログラム、及び、そのプログラムの先頭アドレス
を指定するためのリセットベクタが格納されている。ベクタ指定検出部23は、ブートROM11のリセットベク
タの格納されているアドレスを指定するアドレス信号が
コネクタ21から入力されたときに、そのアドレス信号を
検出してROM24がチップセレクトのためのセレクト信号S
1を出力する。セレクト信号S1が出力されると、ROM24内に格納され
たリセットベクタが、同じくコネクタ21から入力される
アドレスバスによってアドレス指定されてデータバス上
に読み出される。つまり、ベクタ指定検出部23によって、DUT4において
MPU13が読み込むべきリセットベクタに代えて、エミュ
レーションのために準備したROM24のリセットベクタを
読み込ませるものである。テスタ本体３は、DUT4のエミュレーションを行い、DU
T4の各部の動作確認又はハード及びソフトのデバッグな
ど、必要な処置を実行するためのものであり、DUT4のMP
U13と同程度以上のMPUを用いた制御部、補助記憶装置、
キーボード、ディスプレイなどから構成されている。こ
れには例えばパーナルコンピュータなどが用いられる。次にテスタ１の作用について説明する。テスタ１が動作可能な状態において、DUT4に電源が供
給されると、MPU13がリセットベクタを読み込むための
アドレスを指定し、そのアドレス信号がコネクタ21を介
してベクタ指定検出部23に入力される。ベクタ指定検出部23は、そのアドレスをデコードして
セレクト信号S1を出力し、これによってROM24内に格納
されたエミュレーション用のリセットベクタが読み出さ
れ、これによって次にエミュレーションの実行を開始す
るためのプログラムがROM24から読み出され、以降はROM
24内のプログラム及びテスタ本体３による制御によっ
て、DUT4のエミュレーションが実行される。次に、本発明方式を、他の実施例を示す第２図〜第５
図によってさらに詳しく説明する。第２図は本発明に係る他の実施例のテスタ1aを示すブ
ロック図である。 DUT4aに実装されたMPU13aは、例えば型名6809のマイ
クロプロセッサーであり、＄0000〜＄FFFF（「＄」は16
進数を示す）の64Kバイトのアドレス空間を指定可能で
あるが、電源投入直後においてはリセットベクタを読み
込むためにアドレス＄FFFFを発生し、このアドレスはDU
T4aの内部でアドレス変換されてアドレスバスのアドレ
ス＄1FFFEを指定する。ブートROM11aは、記憶領域が128Kバイト（＄00000〜
＄1FFFF）であり、その中の領域＄1FFFF〜＄1FFFFにリ
セットベクタが格納されており、その前の領域にベクタ
群に格納されている。なお、ブートROM11aは4Kバイト毎
にマッピングされている。第５図はMPU13aとブートROM11aのアドレスの関係の一
例を示す図である。つまり、DUT4aに電源を供給した接点においては、MPU
13aはブートROM11aのアドレス＄1F000〜＄1FFFFの4Kバ
イトがアクセス可能であり、最初にアドレス＄1FFFEを
指定する。テスタ1aは、接続装置2a及びテスタ本体３からなる。接続装置2aは、コネクタ21a、テスタインタフェース2
2a、ベクタ指定検出部23a、及び補助入力部25からな
る。コネクタ21aによって、DUT4aのアドレスバスAD0〜AD1
6、データバスD0〜D7、ブートROM11aのチップセレクト
信号CE（ロウアクティブ）、読み出し信号などが接続装
置2aに入力される。また、補助入力部25は、先端にクリップが設けられた
信号線であり、クリップをDUT4aの所定の箇所に接続す
ることによって、DUT4aが周辺素子に対して読み書きを
指示する読み書き信号R/W、データ転送のためのクロッ
ク信号Ｅ、周辺素子をリセットするためのリセット信号
Resが入力される。補助入力部25は、テスタ1aの動作に
必要であるにも係らずコネクタ21aからは得られない信
号を補うためのものである。テスタインタフェース22aには、PIA（ペリフェラルイ
ンタフェースアダプタ）31、ROM32、RAM33、及びこれら
の周辺回路素子が設けられている。 PIA31は、DUT4a及びテスタ本体３との間でデータやプ
ログラムなどを通信するためのポートである。 ROM32には、上述のROM24と同様に、エミュレーション
を実行するための最小限のプログラム、そのプログラム
の先頭アドレスを指定するためのリセットベクタ、PIA3
1による通信を制御するためのプログラムなどが格納さ
れている。 RAM33は、ROM32に格納されたプログラムを実行するに
当たってのワークエリア又はスタックの役目を果たす。これらROM32及びRAM33には、DUT4aからのアドレスバ
スAD1〜10が接続されており、またPIA31はアドレスバス
をデコードすることによって適当なアドレス領域に割り
当てられているとともに、後述するようにデコード回路
35からのセレクト信号S1〜３によって、これらの内の１
つのみがセレクトされてアクセスされるようになってい
る。ベクタ指定検出部23aには、アドレスマッチング回路3
4、デコード回路35、タイミング制御回路36が設けられ
ている。第３図はアドレスマッチング回路34の一例を示す図で
ある。アドレスマッチング回路34は、オンオフの設定が可能
な５個のスイッチSW1〜５、これらスイッチSW1〜５によ
って「Ｈ」又は「Ｌ」を取り得るアドレス設定ラインAC
12〜16とDUT4aからのアドレス信号AD12〜16とのそれぞ
れの排他的論理和を出力する排他オア素子EOR1〜５、各
排他オア素子EOR1〜５からの出力の論理和を出力するオ
ア素子OR1などからなっている。したがって、スイッチSW1〜５によって設定されたア
ドレス設定ラインAC12〜16とアドレス信号AD12〜16とが
完全に一致したときに、ノット素子NOT1からイネーブル
信号S4（ロウアクティブ）が出力される。第４図はデコード回路35の一例を示す図である。デコード回路35は、デコード用のROM41、タイミング
用のアンド素子AND2,3からなっている。 ROM41は、入力端子A0〜８に加えられたアドレス信号A
D8〜11、ソケット12aからのチップセレクト信号CE、及
びアドレスマッチング回路34からのイネーブル信号S4の
それぞれの状態によって定まるデータに応じて、出力端
子O0〜２からセレクト信号S1〜３を出力する。その論理
は次の通りである。入力されるデータが＄000〜＄006のときにはセレクト
信号S2が「Ｌ」に、同じく＄007のときにセレクト信号S
3が「Ｌ」に、同じく＄008〜＄00Fのときにはセレクト
信号S1が「Ｌ」になり、他の場合には「Ｈ」になる。セレクト信号S1〜３は、それぞれROM32、RAM33、PIA3
1に接続されており、それぞれ「Ｌ」のときにのみ、そ
れぞれのチップをセレクトするように作用する。したがって、ROM32、RAM33、PIA31は、イネーブル信
号S4及びチップセレクト信号CEが共に「Ｌ」のときにの
みセレクトされるとともに、アドレス信号AD8〜11の状
態によって、それらのいずれか１つのみがセレクトされ
る。タイミング制御回路36は、補助入力部25から入力され
るDUT4aの読み書き信号R/W、クロック信号Ｅ、リセット
信号Resに基づいて、種々のタイミング信号S5,6を作成
する。次にテスタ1aの作用について説明する。先に述べたテスタ１と同様に、テスタ1aが動作可能な
状態において、DUT4aに電源が供給されると、MPU13aが
リセットベクタを読み込むためのアドレス＄FFFEを発生
し、アドレスバスAD0〜16にはアドレス＄1FFFEが出力さ
れる。すると、アドレスマッチング回路34からは、アドレス
信号AD12〜16とアドレス設定ラインAC12〜16が一致する
ためにイネーブル信号S4が出力される（「Ｌ」とな
る）。また、デコード回路35は、アドレス信号AD8〜11のデ
ータ値が＄Ｆであり、且つイネーブル信号S4及びチップ
セレクト信号CEがともに「Ｌ」であるため、セレクト信
号S1を出力する。これによって、テスタインタフェース22aにおいてはR
OM32がセレクトされ、且つROM32に接続されたアドレス
信号AD0〜10によってアドレス＄FFE（及びこれに続く＄
FFF）が指定され、ROM32に格納されたエミュレーション
用のリセットベクタがデータバスD0〜７に読み出され
る。 ROM32から読み出されたリセットベクタにより、同じ
くROM32内に格納されたエミュレーションのためのプロ
グラムが最初から実行され、テスタ1aによるエミュレー
ションの実行が開始される。上述の実施例によると、テスタ1,1aによるエミュレー
ションを行うために、DUT4,4aにエミュレーション専用
のコネクタを設ける必要がないので、DUT4,4aの小型化
及び低コスト化を図ることができる。また、DUT4,4aのM
PU13,13aを取り外す必要がないので、そのためのソケッ
トを省略して直接に半田付けをすることができ、したが
って表面実装部品を採用することができ、DUT4,4aの信
頼性、小型化、低コスト化の面で有利である。また、MP
U13,13aを取り付けた状態でエミュレーションを行うこ
とができるので、それの全部のテストが可能である。したがって、テスタ1,1aは、DUT4,4aに実装される種
々のMPU13,13aに対するエミュレーションが簡素化され
た状態で可能となり、その性能の向上が図られる。なお、コネクタ21,21aを接続するためにブートROM11,
11a用のソケット12,12aを利用しており、そのソケット1
2,12aを省略することはできないが、ブートROM11,11a
は、先に述べたようなソフトの変更に対応するため一般
には必ずソケット12,12aを介して実装されるので、エミ
ュレーションのためにソケット12,12aを設けなければな
らないということはなく、何ら不利にはならない。なお、ブートROM11,11aを取り外してエミュレーショ
ンを行っているが、取り外したブートROM11,11aをテス
タ1,1aに取り付け、これのエミュレーションも同時に行
うことも可能である。但し、エミュレーションのための
プログラムが格納された領域についてはブートROM11,11
aのエミュレーションを行うことができないから、ROM2
4,32にはエミュレーション（又は通信）のために必要な
最小限のプログラムのみを格納しておくことが好まし
い。上述の実施例において、ブートROM11aに格納されたリ
セットベクタは、上述以外のアドレス領域であってもよ
い。その領域に応じて、スイッチSW1〜５を設定し、又
は回路を変更すればよい。アドレス設定ラインAC12〜16
の状態を設定するために、スイッチSW1〜５以外の手段
を用いてもよい。ROM41の内部は上述した以外に種々変
更することが可能である。アドレスマッチング回路34、
デコード回路35、テスタインタフェース22a、その他の
回路の構成は上述した以外に種々変更することができ
る。また、MPU13,13aが発生するアドレスとアドレスバ
スのアドレスが１対１で対応する場合には、ベクタ指定
検出部23,23aを省略することが可能である。上述の実施例において、補助入力部25の先端のクリッ
プを接続するための端子台をDUT4,4aに設けておいても
よい。この場合でも、端子台は極めて低コストであり且
つ場所を取らないので、小型化及び低コスト化に関して
不利にはならない。また、補助入力部25からの入力信号
の種類を増減することも可能である。例えば、リセット
信号Resは容易に省略するこができる。上述の実施例において、接続装置2,2aとテスタ本体３
とは、一体に構成してもよいし別体に構成してもよい。

【発明の効果】

本発明によると、プリント基板ユニットを用いるMPU
を表面実装部品へ以降することが可能となり、しかもエ
ミュレーション専用の大型のコネクタを省略することが
可能であるため、プリント基板ユニットの信頼性、小型
化、低コスト化の面で有利となる。そして、デコード回路から出力されるセレクト信号に
よって、リセットベクタを格納した記憶装置の他に、エ
ミュレーションの実行に必要なワークエリアとなる種々
のメモリ、通信のためのポートなどを指定することが可
能である。

【図面の簡単な説明】

第１図は本発明に係るテスタの実施例を示すブロック
図、第２図は本発明に係る他の実施例のテスタを示すブロッ
ク図、第３図はアドレスマッチング回路の一例を示す図、第４図はデコード回路の一例を示す図、第５図はMPUとブートROMのアドレスの関係の一例を示す
図である。図において、 1,1aはテスタ（エミュレーションテスタ）、 4,4aはDUT（プリント基板ユニット）、 11,11aはブートROM（初期起動記憶装置）、 12,12aはソケット、 24,32はROM（記憶装置）、 34はアドレスマッチング回路、 35はデコード回路である。

Claims

(57)【特許請求の範囲】

【請求項１】プリント基板ユニットのエミュレーション
テストを行うためのエミュレーションテスタであって、エミュレーションテストに必要な信号線の少なくとも一
部を得るために前記プリント基板ユニットに設けられた
初期起動記憶装置用のソケットに接続するためのコネク
タと、エミュレーションテストのために設けられた、記憶装置
を含む複数のチップと、前記初期起動記憶装置のリセットベクタの格納されてい
るアドレスを指定するアドレス信号が入力されたとき
に、前記記憶装置内のリセットベクタを読み出すように
アドレス指定するベクタ指定検出部と、を有し、前記ベクタ指定検出部には、前記アドレス信号の一部のアドレスと予め設定されたア
ドレスとが一致したときにイネーブル信号を出力するア
ドレスマッチング回路と、前記アドレス信号の他の一部のアドレス及び前記アドレ
スマッチング回路から出力されるイネーブル信号の各状
態に応じて、前記複数のチップに対するセレクト信号を
出力するデコード回路と、が設けられ、前記複数のチップのうちの前記セレクト信号によって選
択されたチップがアクセスされてエミュレーションが実
行されるように構成されてなる、ことを特徴とするエミュレーションテスタ。