JP2001134461A - リセット制御システムおよび方法 - Google Patents

Abstract

(57)【要約】 【課題】 エミュレータからのリセット指示により、プ
ロセッサおよびコンパニオンチップの２チップともに初
期化できるようにする。 【解決手段】 エミュレータ３０のリセット指示に基づ
くエミュレータリセット信号１０６、１０７と、外部の
リセット発生回路等から与えられる外部リセット信号１
１５、１１６との論理和演算をＯＲ回路３４、３５で行
い、当該論理和演算の結果をシステムリセット信号１０
９、１１０として、プロセッサ１０とコンパニオンチッ
プ２０とに分配供給することにより、エミュレータ３０
からのリセット指示によりプロセッサ１０およびコンパ
ニオンチップ２０の２チップともに初期化することがで
きるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リセット制御シス
テムおよび方法に関し、特に、デバッグサポート機能を
内蔵するプロセッサと、それに接続するコンパニオンチ
ップとを備えたシステムのリセット制御方式に用いて好
適なものである。

【０００２】

【従来の技術】従来、プロセッサを使用するシステムで
は、プログラム開発中のソフトデバッグやシステム開発
のハードデバッグを行うために、デバッグサポート機能
を有するＤＳＵ（Debug Support Unit）をプロセッサに
内蔵している。そして、デバッグ用に用意した外部エミ
ュレータをこのＤＳＵに接続し、外部エミュレータから
デバッグ用コマンドをＤＳＵに与えることにより、シス
テムデバッグが行われる。

【０００３】図４は、プロセッサとエミュレータとから
なる従来のシステムの一例を示す図である。図４におい
て、４０１はデバッグ処理をエミュレートするエミュレ
ータ、４０２は各種データ処理を行うプロセッサであ
る。プロセッサ４０２は、プログラムの命令列を実行す
るためのＣＰＵコア４０３と、デバッグ処理を支援する
ためのＤＳＵ４０４とを備えている。ＤＳＵ４０４は、
エミュレータ４０１とのインタフェースを有し、エミュ
レータ４０１と接続されている。

【０００４】エミュレータ４０１は、デバッグ用コマン
ド４１１をＤＳＵ４０４に送信する。送信するデバッグ
用コマンド４１１は、任意の命令／任意のデータのロー
ド・ストア／任意のデータ値／一命令毎のステップ実行
でブレーク割り込みを発生させるブレークコマンド、デ
バッグ開始時やブレーク割り込み発生後に命令実行開始
を指示する実行コマンドがある。また、ブレーク割り込
み発生時に内蔵レジスタやメモリの値を確認したり更新
したりするためのリード／ライトコマンド、デバッグ処
理を最初から行う際などにプロセッサの内部状態を初期
化するために使用するリセットコマンドなどがある。

【０００５】ＤＳＵ４０４は、エミュレータ４０１から
送信されたデバッグ用コマンド４１１を受信すると、デ
バッグモード信号４１２を出力し、プロセッサ４０２を
通常動作状態のユーザモードからデバッグ状態のデバッ
グモードに遷移させる。また、ＤＳＵ４０４はデバッグ
用コマンドをデコードし、そのデコード結果４１３をＣ
ＰＵコア４０３に供給する。

【０００６】ＣＰＵコア４０３は、供給されたデバッグ
用コマンドのデコード結果４１３に従って処理を実行
し、その実行結果４１４をＤＳＵ４０４に通知する。Ｄ
ＳＵ４０４は、ＣＰＵコア４０３より受け取った実行結
果４１４を、エミュレータが送信したデバッグ用コマン
ド４１１の実行結果４１５としてエミュレータ４０１に
供給する。このようにして、エミュレータ４０１が送信
したデバッグ用コマンド４１１をデバッグサポート機能
を有するプロセッサ４０２が処理実行することにより、
システムのデバッグは行われる。

【０００７】また、最近の高性能プロセッサを利用する
ＰＣ（Personal Computer）やＬＢＰ（Laser Beam Prin
ter）等のシステムでは、性能および価格等の理由によ
り、用途に特化したシステムを構築するようになってき
た。このようなシステムでは、プロセッサにはなるべく
ＣＰＵコアの機能のみを持たせ、システムの用途に合わ
せて必要なバス制御部や周辺リソースはプロセッサとは
別のコンパニオンチップに設ける。これにより、異なる
用途のシステムで高性能なプロセッサの共通化を図り、
システム毎にプロセッサを変更することなく、コンパニ
オンチップのみ変更して様々なシステムを構築できるよ
うにしている。

【０００８】図５は、プロセッサとコンパニオンチップ
とからなる従来のシステムの一例を示す図である。図５
において、５０１はプロセッサであり、ＣＰＵコア５０
２と、プロセッサ５０１とコンパニオンチップ５０５と
を接続するプロセッサバス５０４上でのデータ通信を制
御するプロセッサバス制御部５０３とを有する。

【０００９】５０５はバス制御部や周辺リソースなどを
有するコンパニオンチップである。この図５の例では、
コンパニオンチップ５０５は、バス制御部としてプロセ
ッサバス５０４とＰＣＩバス５１２とのバスプロトコル
変換を行うバス変換部５０６を有する。また、システム
に必要な周辺リソースとして、ＤＭＡＣ（Direct Memor
y Access Controller）５０７、ＩＲＣ（Interrupt Req
uest Controller）５０８、タイマー部５０９、メモリ
制御部５１０、図示しないＵＡＲＴ（Universal Asynch
ronous Receiver Transmitter）等を有する。

【００１０】ここで、ＤＭＡＣ５０７は、プロセッサ５
０１を介さずにメモリ５１５と他の装置との間で直接デ
ータを送受信するＤＭＡ（Direct Memory Access）転送
を制御するものである。ＩＲＣ５０８は、システムに接
続されている各装置からの割り込み要求を制御するもの
であり、タイマー部５０９はタイムアウト検出等のため
に時間の計測を行うものである。また、メモリ制御部５
１０は、コンパニオンチップ５０５の外部に接続された
専用メモリ５１１を制御するものであり、ＵＡＲＴは、
語並列コントローラ等をビット直列通信網に接続するも
のである。

【００１１】また、上記ＰＣＩバス５１２には、Ｂｏｏ
ｔ ＲＯＭ５１３とＩ／Ｏ装置５１４とメモリ５１５と
ＡＳＩＣ（Application Specific Integrated Circui
t）５１６とが接続されており、上記プロセッサ５０１
およびコンパニオンチップ５０５により、これらの動作
が制御される。

【００１２】プロセッサ５０１は、プロセッサバス５０
４を介してコンパニオンチップ５０５に接続されてお
り、コンパニオンチップ５０５に内蔵されているＤＭＡ
Ｃ等の周辺リソース５０７、５０８、５０９、５１０を
制御する。また、プロセッサ５０１がＰＣＩバス５１２
に接続されているリソース５１３〜５１６にアクセスす
るときには、プロセッサバス５０４を介して、コンパニ
オンチップ５０５に内蔵されているバス変換部５０６で
プロセッサバス５０４とＰＣＩバス５１２とのバスプロ
トコル変換を行い、ＰＣＩバス５１２に接続されている
リソース５１３〜５１６にアクセスする。

【００１３】次に、図６にＤＳＵ内蔵のプロセッサとコ
ンパニオンチップとエミュレータとからなるシステムの
デバッグ形態の一例を示す。図６において、６０１はエ
ミュレータであり、６０２はプロセッサである。プロセ
ッサ６０２は、ＤＳＵ６０３とＣＰＵコア６０４と第１
のリセット制御部６０５とを有する。ＤＳＵ６０３は、
エミュレータ６０１とのインタフェースを備えており、
エミュレータ６０１と接続されている。

【００１４】第１のリセット制御部６０５は、エミュレ
ータ６０１から出力されたデバッグ用リセットコマンド
６２１をＤＳＵ６０３でデコードして得られる第１のリ
セット信号６２５と、図示しない外部のリセット発生回
路等から出力された外部リセット信号６２６からコンパ
ニオンチップ６０６内の第２のリセット制御部６０７で
生成される第２のリセット信号６２８との論理和演算を
行う。そして、その演算結果を、ＣＰＵコア６０４を初
期化する第１の内部リセット信号６２９としてＣＰＵコ
ア６０４に出力する。

【００１５】また、コンパニオンチップ６０６は、上記
第２のリセット制御部６０７と図示しないバス制御部、
周辺リソース等を有する。第２のリセット制御部６０７
は、図示しない外部のリセット発生回路等から出力され
た外部リセット信号６２６を第２の内部リセット信号６
２７と第２のリセット信号６２８とに分配する。第２の
内部リセット信号６２７はコンパニオンチップ６０６の
内部状態を初期化し、第２のリセット信号６２８はプロ
セッサ６０２内の第１のリセット制御部６０５に出力さ
れる。

【００１６】コンパニオンチップ６０６は、図示しない
プロセッサバスおよび個別信号線によりプロセッサ６０
２と接続されており、コンパニオンチップ６０６内の図
示しないバス制御部および周辺リソースは、プロセッサ
６０２により制御されている。

【００１７】次に、図６に示すシステムのデバッグ時の
動作について説明する。エミュレータ６０１は、デバッ
グ用コマンド６２１をＤＳＵ６０３に送信する。デバッ
グ用コマンド６２１を受信したＤＳＵ６０３は、デバッ
グモード信号６２２を出力し、プロセッサ６０２を通常
動作状態のユーザモードからデバッグ状態のデバッグモ
ードに遷移させる。

【００１８】また、ＤＳＵ６０３は、エミュレータ６０
１から供給されたデバッグ用コマンド６２１をデコード
し、その結果、デバッグ用コマンド６２１がリセットコ
マンド以外のときには、デコード結果をデバッグ指示信
号６２３としてＣＰＵコア６０４に供給する。ＣＰＵコ
ア６０４は、供給されたデバッグ指示信号６２３に従い
処理を実行し、実行した結果６２４をＤＳＵ６０３に通
知する。さらに、ＤＳＵ６０３は、ＣＰＵコア６０４か
ら受信した実行結果６２４をエミュレータ６０１が送信
したデバッグ用コマンド６２１の実行結果６３０として
エミュレータ６０１に通知する。

【００１９】一方、エミュレータ６０１から供給された
デバッグ用コマンド６２１をＤＳＵ６０３でデコードし
た結果、リセットコマンドであったときには、ＤＳＵ６
０３は第１のリセット信号６２５を第１のリセット制御
部６０５に出力する。この第１のリセット信号６２５を
受信した第１のリセット制御部６０５は、外部リセット
信号６２６に基づく第２のリセット信号６２８との論理
和演算を行い、その結果、第１の内部リセット信号６２
９をＣＰＵコア６０４に出力し、ＣＰＵコア６０４を初
期化する。

【００２０】また、図示しない外部のリセット発生回路
等により出力された外部リセット信号６２６は、第２の
リセット制御部６０７に入力される。上記外部リセット
信号６２６を受信した第２のリセット制御部６０７は、
第２の内部リセット信号６２７を出力してコンパニオン
チップ６０６の内部状態を初期化するとともに、プロセ
ッサ６０２内の第１のリセット制御部６０５に第２のリ
セット信号６２８を出力する。

【００２１】

【発明が解決しようとする課題】以上のように、最近の
高性能なシステムでは、プロセッサとコンパニオンチッ
プとが別チップとして形成されるが、これらは全くの別
物ではなく、２チップ合わせてシステム全体としての動
作が保証されなければならない。このため、システム開
発において、ハードデバッグおよびソフトデバッグを行
う際には、プロセッサとコンパニオンチップとの２チッ
プを両方含んだ状態でデバッグを行う必要がある。よっ
て、初期化をする際にも両チップに対して行わないと、
正しいデバッグができなくなってしまう。

【００２２】しかしながら、システムの内部状態をリセ
ットする場合、プロセッサ６０２とコンパニオンチップ
６０６とが別チップとして備えられた図６のような従来
のシステムでは、エミュレータ６０１からのリセット指
示により、プロセッサ６０２を初期化することはできる
が、コンパニオンチップ６０６を初期化することができ
ず、そのためシステム全体としてリセットすることがで
きないという問題があった。

【００２３】また、上記図６のシステムでは、プロセッ
サ６０２がユーザモード（通常動作状態）であるかデバ
ッグモード（デバッグ状態）であるかに関わらず、外部
のリセット発生回路等から外部リセット信号６２６が出
力されたときには、プロセッサ６０２およびコンパニオ
ンチップ６０６が共に初期化される。このため、エミュ
レータ６０１がデバッグ用コマンド６２１をプロセッサ
６０２に送信することにより、プロセッサ６０２がデバ
ッグモードに遷移してシステムのデバッグを行っている
ときに、リセット発生回路の不具合などの何らかの原因
で外部リセット信号６２６が不意に入力されると、プロ
セッサ６０２およびコンパニオンチップ６０６が初期化
され、ＣＰＵコア６０４の内部等に記憶しているデバッ
グ中の内部状態が消失してしまうという問題があった。

【００２４】本発明は、このような問題を解決するため
に成されたものであり、エミュレータからのリセット指
示により、プロセッサおよびコンパニオンチップの２チ
ップともに初期化できるようにすることを目的とする。
また、本発明は、プロセッサがデバッグモードにあると
きは、外部リセット信号が入力されても、初期化される
ことなくデバッグ中の内部状態を維持できるようにする
ことをも目的とする。

【００２５】

【課題を解決するための手段】本発明によるリセット制
御システムは、中央演算実行部と周辺制御部とが別チッ
プ上に形成されたシステムにおいて、エミュレータのリ
セット指示に基づくエミュレータリセット信号と外部リ
セット信号とに基づいてシステムリセット信号を生成し
て上記中央演算実行部および上記周辺制御部の両チップ
に供給する。

【００２６】また、本発明によるリセット制御システム
の他の特徴とするところは、エミュレータの動作時に外
部リセット信号をマスクするマスク手段を備える。

【００２７】また、中央演算実行部と周辺制御部のうち
少なくとも一方のチップに、リセット後の起動タイミン
グを上記中央演算実行部と上記周辺制御部とで同期させ
る同期手段を備えるようにしても良い。

【００２８】また、エミュレータのリセット指示に基づ
くエミュレータリセット信号と外部リセット信号とに基
づいてシステムリセット信号を生成して出力するシステ
ムリセット出力手段を中央演算実行部のチップ内に備え
るようにしても良い。

【００２９】上記のように構成した本発明によれば、エ
ミュレータからのリセット指示に基づくエミュレータリ
セット信号と外部のリセット発生回路等からの外部リセ
ット信号とに基づいて生成されたシステムリセット信号
が、中央演算実行部ばかりでなく、これとは別チップの
周辺制御部にも供給されることとなるので、エミュレー
タリセット信号により上記中央演算実行部と上記周辺制
御部との２チップとも初期化することができるようにな
る。

【００３０】また、本発明の他の特徴によれば、エミュ
レータを動作させているときには、外部リセット信号が
マスクされて無効にされるので、デバッグ中に不意に外
部リセット信号が入力されても、当該外部リセット信号
によって意図に反してリセットが行われてしまう不都合
を回避することができるようになる。

【００３１】また、同期手段を設けた場合は、中央演算
実行部と周辺制御部との内部回路の違い等により生じる
リセット解除の時間差が調整され、リセット動作後に上
記中央演算実行部と上記周辺制御部とが同期して起動さ
れることとなるので、先に起動した方のチップからまだ
起動していないチップへアクセスしてしまう不都合が防
止できるようになる。

【００３２】また、中央演算実行部にシステムリセット
出力手段を設けた場合は、エミュレータから中央演算実
行部に対するリセット指示はコマンドの形態で行うこと
が可能となり、リセットの種類を増やすときでも、エミ
ュレータとのインタフェースを変更することなくコマン
ド拡張のみでリセット指示の種類を増やすことができる
ようになる。また、外部リセット信号は中央演算実行部
に直接入力されるので、エミュレータの接続、未接続に
関わらず外部リセット信号の入力経路を変更する必要が
ないので、通常使用の形態と同じ状態でデバッグを行う
ことができるようになる。

【００３３】

【発明の実施の形態】以下に、本発明の一実施形態を図
面に基づいて説明する。図１は、第１の実施形態による
リセット制御システムを適用したシステムの一構成例を
示すブロック図である。このシステムは、プロセッサと
これに接続するコンパニオンチップとを備えたものであ
る。なお、本実施形態ではリセットの種類として、例え
ば、パワーオンリセットとハードリセットの場合につい
て説明する。パワーオンリセットは、電源投入時のリセ
ットであり、プロセッサおよびコンパニオンチップの全
内部状態を初期化するものである。一方、ハードリセッ
トはプロセッサおよびコンパニオンチップの一部の内部
状態を初期化するものである。

【００３４】図１において、１０はプロセッサ、２０は
コンパニオンチップ、３０はエミュレータである。プロ
セッサ１０は、ＤＳＵ１１とＣＰＵコア部１２と第１の
リセット制御部１３とを備えている。ＤＳＵ１１は、エ
ミュレータ３０とのインタフェースを有し、エミュレー
タ３０から送信されるデバッグ用コマンド１０１を受信
し、その実行結果１０２をエミュレータ３０に送信す
る。ＤＳＵ１１は、エミュレータ３０から送信されるデ
バッグ用コマンド１０１を受信すると、デバッグモード
信号１０３を出力し、プロセッサ１０をユーザモードか
らデバッグモードに遷移させる。

【００３５】また、ＤＳＵ１１は、受信したデバッグ用
コマンド１０１をデコードし、デコード結果をデバッグ
指示信号１０４としてＣＰＵコア部１２に供給する。Ｃ
ＰＵコア部１２は、供給されたデバッグ指示信号１０４
に従い処理を実行し、その実行結果１０５をＤＳＵ１１
に通知する。さらに、ＤＳＵ１１は、ＣＰＵコア部１２
から受信した実行結果１０５をエミュレータ３０が送信
したデバッグ用コマンド１０１の実行結果１０２として
エミュレータ３０に送信する。

【００３６】ＣＰＵコア部１２は、ＣＰＵコアとプロセ
ッサバス制御部とを含み、図示しないプロセッサバス等
を介してコンパニオンチップ２０と接続されている。第
１のリセット制御部１３は、エミュレータ３０からパワ
ーオンリセットに対応した第１のシステムリセット信号
１０９が入力されると、第１のプロセッサ内部リセット
信号１１１を生成し、ＣＰＵコア部１２に出力する。ま
た、ハードリセットに対応した第２のシステムリセット
信号１１０が入力されたときには、第２のプロセッサ内
部リセット信号１１２を生成し、ＣＰＵコア部１２に出
力する。

【００３７】コンパニオンチップ２０は、第２のリセッ
ト制御部２１と図示しないバス変換部や周辺リソース等
で構成されている。第２のリセット制御部２１は、第１
のリセット制御部１３と同様に、第１のシステムリセッ
ト信号１０９が入力されると、第１のコンパニオンチッ
プ内部リセット信号１１３を生成し、コンパニオンチッ
プ２０内のバス変換部や周辺リソース等に出力する。ま
た、第２のシステムリセット信号１１０が入力されたと
きには、第２のコンパニオンチップ内部リセット信号１
１４を生成し、コンパニオンチップ２０内のバス変換部
や周辺リソース等に出力する。

【００３８】エミュレータ３０は、エミュレータリセッ
ト信号１０６、１０７およびマスク信号１０８等を生成
する信号生成部３１と、リセット信号の制御を行う第３
のリセット制御部３２とを含む。また、エミュレータ３
０は、リセットコマンドを除くデバッグ用コマンド１０
１をＤＳＵ１１に送信し、その実行結果１０２をＤＳＵ
１１から受信する。

【００３９】信号生成部３１は、エミュレータ３０がデ
バッグ用コマンド１０１をＤＳＵ１１に送信したとき、
すなわちデバッグを行っているときにはマスク信号１０
８を第３のリセット制御部３２に出力する。また、プロ
セッサ１０およびコンパニオンチップ２０のリセット要
求時には、パワーオンリセットあるいはハードリセット
等のリセット要求に対応したエミュレータリセット信号
１０６、１０７を生成し第３のリセット制御部３２に出
力する。

【００４０】第３のリセット制御部３２は、マスク回路
３３とＯＲ回路３４、３５とを含む。マスク回路３３
は、信号生成部３１から入力されるマスク信号１０８に
従い、図示しない外部のリセット発生回路等から入力さ
れるパワーオンリセットあるいはハードリセットに対応
した外部リセット信号１１５、１１６をマスクする。こ
のマスク回路３３は本発明のマスク手段を構成する。

【００４１】ＯＲ回路３４、３５は、信号生成部３１か
ら出力されるエミュレータリセット信号１０６、１０７
と、マスク回路３３から出力される外部リセット信号と
の論理和演算を行い、その結果をシステムリセット信号
１０９、１１０として出力する。このＯＲ回路３４、３
５は本発明のシステムリセット出力手段を構成する。

【００４２】次に、図１に示すリセット制御システムの
動作について説明する。エミュレータ３０からデバッグ
用コマンド１０１が送信されておらず、また、エミュレ
ータ３０からリセット要求も出されていない状態、すな
わち、プロセッサ１０がユーザモードで通常に動作して
いる状態であるとする。このとき、エミュレータ３０内
の信号生成部３１からは、第１のエミュレータリセット
信号１０６、第２のエミュレータリセット信号１０７、
マスク信号１０８の何れも出力されない。

【００４３】このユーザモードにおいて、例えば、図示
しない外部リセット発生回路等によりパワーオンリセッ
トに応じた第１の外部リセット信号１１５が発生される
と、発生された第１の外部リセット信号１１５はエミュ
レータ３０内のマスク回路３３に入力される。マスク回
路３３では、信号生成部３１からマスク信号１０８が出
力されていないため、入力された第１の外部リセット信
号１１５をマスクせずに、ＯＲ回路３４に出力する。

【００４４】ＯＲ回路３４では、信号生成部３１から出
力される第１のエミュレータリセット信号１０６とマス
ク回路３３から出力される第１の外部リセット信号との
論理和演算を行い、その演算結果を、第１のシステムリ
セット信号１０９として出力する。この場合、第１のエ
ミュレータ信号１０６は出力されていないので、マスク
回路３３からの信号がそのままＯＲ回路３４を通過す
る。ＯＲ回路３４から出力された第１のシステムリセッ
ト信号１０９は、分配されてプロセッサ１０内の第１の
リセット制御部１３と、コンパニオンチップ２０内の第
２のリセット制御部２１に供給される。

【００４５】なお、ユーザモード時において、ハードリ
セットに応じた第２の外部リセット信号１１６が発生し
た場合も、上記第１の外部リセット信号１１５が発生し
た場合と同様に、当該発生した第２の外部リセット信号
１１６がマスク回路３３およびＯＲ回路３５を通過し
て、第２のシステムリセット信号１１０としてプロセッ
サ１０内の第１のリセット制御部１３と、コンパニオン
チップ２０内の第２のリセット制御部２１に供給され
る。

【００４６】一方、プロセッサ１０がデバッグモードで
動作しているとき、信号生成部３１はマスク信号１０８
を出力している。また、プロセッサ１０がデバッグモー
ドで動作中に、プロセッサ１０およびコンパニオンチッ
プ２０のリセット要求がエミュレータ３０で行われる
と、エミュレータ３０内の信号生成部３１はリセット要
求に対応したエミュレータリセット信号１０６、１０７
を出力する。リセット要求がパワーオンリセットであっ
た場合は第１のエミュレータリセット信号１０６を出力
し、ハードリセットであった場合は第２のエミュレータ
リセット信号１０７を出力する。

【００４７】以下、エミュレータ３０へのリセット要求
が、例えばパワーオンリセットである場合について説明
する。エミュレータ３０でパワーオンリセットのリセッ
ト要求を受けると、信号生成部３１は、第１のエミュレ
ータリセット信号１０６をＯＲ回路３４に出力する。

【００４８】ＯＲ回路３４では、第１のエミュレータリ
セット信号１０６とマスク回路３３から出力される第１
の外部リセット信号との論理和演算が行われ、その演算
結果が第１のシステムリセット信号１０９として出力さ
れる。この場合、仮に何らかの原因で第１の外部リセッ
ト信号１１５が発生しても、マスク回路３３において、
信号生成部３１から出力されているマスク信号１０８に
従ってマスクが施されているため、第１の外部リセット
信号１１５はＯＲ回路３４には出力されない。

【００４９】したがって、信号生成部３１から出力され
た第１のエミュレータリセット信号１０６がＯＲ回路３
４を通過し、第１のシステムリセット信号１０９として
出力される。ＯＲ回路３４から出力された第１のシステ
ムリセット信号１０９は、分配されてプロセッサ１０内
の第１のリセット制御部１３と、コンパニオンチップ２
０内の第２のリセット制御部２１に供給される。

【００５０】また、何らかの原因で第２の外部リセット
信号１１６が発生したときも、マスク回路３３におい
て、信号生成部３１から出力されているマスク信号１０
８に従ってマスクが施されているため、第２の外部リセ
ット信号１１６もＯＲ回路３５に出力されることはな
い。したがって、上記ＯＲ回路３４を通過した第１のエ
ミュレータリセット信号１０６のみが、第１のシステム
リセット信号１０９としてプロセッサ１０内の第１のリ
セット制御部１３と、コンパニオンチップ２０内の第２
のリセット制御部２１に供給される。

【００５１】プロセッサ１０内の第１のリセット制御部
１３は、供給された第１のシステムリセット信号１０９
に従い、第１のプロセッサ内部リセット信号１１１を生
成し、ＣＰＵコア部１２を初期化する。また、コンパニ
オンチップ２０内の第２のリセット制御部２１も同様
に、第１のコンパニオンチップ内部リセット信号１１３
を生成し、コンパニオンチップ２０内のバス変換部や周
辺リソース等を初期化する。

【００５２】また、プロセッサ１０がデバッグモードで
動作中に、エミュレータ３０からデバッグ用コマンド１
０１がＤＳＵ１１に送信され、送信されたデバッグ用コ
マンド１０１に基づき、ＣＰＵコア部１２が処理を実行
しているとする。このとき、仮に何らかの原因で、図示
しない外部リセット発生回路等により外部リセット信号
１１５または１１６が発生されても、この発生した外部
リセット信号１１５、１１６は、エミュレータ３０内の
マスク回路３３において、信号生成部３１から出力され
ているマスク信号１０８に従ってマスクされ、無効にさ
れる。

【００５３】したがって、エミュレータ３０からのデバ
ッグ用コマンド１０１に基づいてＣＰＵコア部１２が処
理を実行しているときには、図示しない外部リセット発
生回路等により発生された外部リセット信号１１５また
は１１６によって、ＣＰＵコア部１２は内部状態を初期
化されることなく処理を継続することができる。

【００５４】以上のように、本実施形態によれば、エミ
ュレータ３０内の信号生成部３１から入力されるエミュ
レータリセット信号１０６、１０７と、外部のリセット
発生回路等から入力される外部リセット信号１１５、１
１６とをＯＲ回路３４、３５で論理和演算を行い、その
演算結果を、システムリセット信号１０９、１１０とし
て出力し、プロセッサ１０およびコンパニオンチップ２
０に分配供給するようにする。これにより、通常動作状
態のときだけでなく、システムのデバッグを行っている
ときでも、エミュレータ３０からのリセット指示により
生成されるエミュレータリセット信号１０６、１０７に
より、プロセッサ１０とコンパニオンチップ２０との２
チップとも初期化することができるようになる。

【００５５】また、プロセッサ１０がデバッグモードで
動作しているときには、外部リセット信号１１５、１１
６をマスクするマスク信号１０８を、信号生成部３１か
らマスク回路３３に出力するようにする。これにより、
システムのデバッグを行っているときには、外部のリセ
ット発生回路の不具合等により不意に入力された外部リ
セット信号１１５、１１６を、マスク回路３３によって
マスクすることができ、デバッグ中に外部リセット信号
１１５、１１６によりプロセッサ１０およびコンパニオ
ンチップ２０が初期化されることを防ぐことができるよ
うになる。

【００５６】なお、本実施形態ではプロセッサ１０内に
第１のリセット制御部１３を設け、コンパニオンチップ
２０内に第２のリセット制御部２１を設けたが、リセッ
ト制御部１３、２１を設けず、第１および第２のシステ
ムリセット信号１０９、１１０をＣＰＵコア部１２、コ
ンパニオンチップ２０内のバス変換部や周辺リソース等
に直接入力しても良い。

【００５７】次に、本発明の第２の実施形態について説
明する。図２は、第２の実施形態によるリセット制御シ
ステムを適用したシステムの構成例を示すブロック図で
ある。なお、この図２において、図１に示したブロック
と同じブロックには同一の符号を付し、重複する説明は
省略する。

【００５８】図１に示した第１の実施形態では、エミュ
レータ３０内にシステムリセット信号を生成するリセッ
ト制御部を設けていたが、本実施形態ではプロセッサ４
０内にシステムリセット信号を生成するリセット制御部
を設けている。また、図１に示した第１の実施形態で
は、プロセッサ１０内に第１のリセット制御部１３を設
け、コンパニオンチップ２０内に第２のリセット制御部
２１を設けていたが、本実施形態では、第１および第２
のリセット制御部を備えない形態について説明する。

【００５９】図２において、４０はプロセッサ、５０は
コンパニオンチップ、６０はエミュレータである。プロ
セッサ４０は、ＤＳＵ４１とＣＰＵコア部１２とリセッ
ト制御部４２とを備えている。ＤＳＵ４１は、エミュレ
ータ６０とのインタフェースを有し、エミュレータ６０
から送信されるデバッグ用コマンド１０１を受信し、そ
の実行結果１０２をエミュレータ６０に送信する。ＤＳ
Ｕ４１は、エミュレータ６０から送信されるデバッグ用
コマンド１０１を受信すると、マスク信号１１９および
デバッグモード信号１０３を出力し、プロセッサ４０を
ユーザモードからデバッグモードに遷移させる。また、
受信したデバッグ用コマンド１０１をデコードする。

【００６０】上記デコードの結果、エミュレータ６０か
ら受信したデバッグ用コマンド１０１がパワーオンリセ
ットのリセットコマンドであったときには、パワーオン
リセットに応じた第１のエミュレータリセット信号１１
７を生成し、ＯＲ回路４４に出力する。また、受信した
デバッグ用コマンド１０１がハードリセットのリセット
コマンドであったときには、ハードリセットに応じた第
２のエミュレータリセット信号１１８を生成し、ＯＲ回
路４５に出力する。

【００６１】一方、デコードの結果、エミュレータ６０
から受信したデバッグ用コマンド１０１がリセットコマ
ンド以外であったときには、デコード結果をデバッグ指
示信号１０４としてＣＰＵコア部１２に供給する。ＣＰ
Ｕコア部１２は、供給されたデバッグ指示信号１０４に
従い処理を実行し、その実行結果１０５をＤＳＵ４１に
通知する。さらに、ＤＳＵ４１は、ＣＰＵコア部１２か
ら受信した実行結果１０５をエミュレータ６０が送信し
たデバッグ用コマンド１０１の実行結果１０２としてエ
ミュレータ６０に送信する。

【００６２】上記リセット制御部４２は、図示しない外
部のリセット発生回路等から入力されるパワーオンリセ
ットに応じた第１の外部リセット信号１１５およびハー
ドリセットに応じた第２の外部リセット信号１１６と、
ＤＳＵ４１から入力される第１および第２のエミュレー
タリセット信号１１７、１１８とを制御して第１および
第２のシステムリセット信号１２０、１２１を出力す
る。以下に、このリセット制御部４２内の構成を説明す
る。

【００６３】マスク回路４３は、ＤＳＵ４１から入力さ
れるマスク信号１１９に従い、第１および第２の外部リ
セット信号１１５、１１６をマスクする。このマスク回
路４３は、本発明のマスク手段を構成する。

【００６４】ＯＲ回路４４、４５は、ＤＳＵ４１から出
力される第１および第２のエミュレータリセット信号１
１７、１１８と、マスク回路４３から出力される第１お
よび第２の外部リセット信号との論理和演算をそれぞれ
行い、その結果を第１および第２のシステムリセット信
号１２０、１２１として出力する。このＯＲ回路４４、
４５は本発明のシステムリセット出力手段を構成する。

【００６５】４６、４７はカウンタであり、プロセッサ
４０とコンパニオンチップ５０との内部回路の違い等に
よるリセット完了時間の差を調整するためのものであ
る。カウンタ４６、４７は、プロセッサ４０のリセット
解除からコンパニオンチップ５０のリセット解除までに
相当する時間を内部クロックを用いてカウントする。そ
して、プロセッサ４０のリセット解除からコンパニオン
チップ５０のリセット解除までに相当する時間をカウン
トした後、ＯＲ回路４８に起動信号を出力する。

【００６６】すなわち、カウンタ４６、４７は、システ
ムリセット信号１２０、１２１のネゲートを検出してか
ら一定時間を経過した後、ＯＲ回路４８に起動信号を出
力する。ＯＲ回路４８は、カウンタ４６、４７がそれぞ
れ出力する起動信号の論理和演算を行い、その結果を起
動許可信号１２２としてＣＰＵコア部１２に出力するこ
とにより、ＣＰＵコア部１２を起動する。このカウンタ
４６、４７およびＯＲ回路４８は、リセットネゲート後
のプロセッサ４０とコンパニオンチップ５０との起動タ
イミングの同期をとるブロックであり、本発明の同期手
段を構成する。

【００６７】コンパニオンチップ５０は、図示しないバ
ス変換部や周辺リソース等で構成されており、プロセッ
サ４０とプロセッサバス等で接続されている。なお、本
実施形態はコンパニオンチップ５０にリセット制御部を
具備しない形態を示しているが、プロセッサ４０から入
力されるシステムリセット信号１２０、１２１から内部
リセット信号を生成するリセット制御部をコンパニオン
チップ５０内に具備しても良い。

【００６８】次に、図２に示すリセット制御システムの
動作について説明する。エミュレータ６０からデバッグ
用コマンド１０１が送信されておらず、プロセッサ４０
がユーザモードで通常に動作しているとする。このと
き、ＤＳＵ４１からは第１のエミュレータリセット信号
１１７、第２のエミュレータリセット信号１１８、マス
ク信号１１９の何れも出力されない。

【００６９】このユーザモードにおいて、例えば、図示
しない外部リセット発生回路等によりパワーオンリセッ
トに応じた第１の外部リセット信号１１５が発生される
と、発生された第１の外部リセット信号１１５はプロセ
ッサ４０内のマスク回路４３に入力される。マスク回路
４３では、ＤＳＵ４１からマスク信号１１９が出力され
ていないため、入力された第１の外部リセット信号１１
５をマスクせずに、ＯＲ回路４４に出力する。

【００７０】ＯＲ回路４４では、ＤＳＵ４１から出力さ
れる第１のエミュレータリセット信号１１７とマスク回
路４３から出力される第１の外部リセット信号との論理
和演算を行い、その演算結果を、第１のシステムリセッ
ト信号１２０として出力する。この場合、第１のエミュ
レータ信号１１７は出力されていないので、マスク回路
４３からの信号がそのままＯＲ回路４４を通過する。Ｏ
Ｒ回路４４から出力された第１のシステムリセット信号
１２０は、分配されてＣＰＵコア部１２、コンパニオン
チップ５０、カウンタ４６に供給される。

【００７１】ＣＰＵコア部１２およびコンパニオンチッ
プ５０に供給された第１のシステムリセット信号１２０
に従い、ＣＰＵコア部１２およびコンパニオンチップ５
０が初期化される。また、カウンタ４６は、供給された
第１のシステムリセット信号１２０のネゲートを検出
し、リセットネゲート検出から一定時間をカウントした
後、ＯＲ回路４８に起動信号を出力する。

【００７２】ＯＲ回路４８は、カウンタ４６、４７のそ
れぞれから出力される起動信号の論理和演算を行い、そ
の結果を起動許可信号１２２としてＣＰＵコア部１２に
供給する。この場合、カウンタ４７から起動信号は出力
されていないので、カウンタ４６の出力がＯＲ回路４８
をそのまま通過する。ＣＰＵコア部１２はリセット処理
の後、この起動許可信号１２２を受信して動作を開始
し、リセットベクターから処理を実行する。

【００７３】なお、ハードリセットに応じた第２の外部
リセット信号１１６が入力された場合は、第１の外部リ
セット信号１１５が入力された場合とはリセット範囲が
異なるのみで同様の動作である。

【００７４】一方、エミュレータ６０からデバッグ用コ
マンド１０１がＤＳＵ４１に送信されて、プロセッサ４
０がデバッグモードで動作しているとき、ＤＳＵ４１は
マスク信号１１９とを出力している。

【００７５】さらに、エミュレータ６０から送信された
デバッグ用コマンド１０１がパワーオンリセットあるい
はハードリセットのリセットコマンドであったときに
は、ＤＳＵ４１は受信したリセットコマンドに対応した
第１のエミュレータリセット信号１１７または第２のエ
ミュレータリセット信号１１８の何れかの信号を出力す
る。以下では、受信したデバッグ用コマンド１０１がパ
ワーオンリセットのリセットコマンドであり、上記リセ
ットコマンドに対応した第１のエミュレータリセット信
号１１７が出力された場合について説明する。

【００７６】ＤＳＵ４１が、エミュレータ６０からパワ
ーオンリセットのリセットコマンドを受信すると、ＤＳ
Ｕ４１は第１のエミュレータリセット信号１１７をＯＲ
回路４４に出力する。ＯＲ回路４４では、ＤＳＵ４１か
ら出力される第１のエミュレータリセット信号１１７
と、マスク回路４３から出力される第１の外部リセット
信号との論理和演算を行い、その演算結果を、第１のシ
ステムリセット信号１２０として出力する。この場合、
第１の外部リセット信号１１５は、マスク回路４３にお
いて、ＤＳＵ４１から出力されているマスク信号１１９
に従ってマスクされているため、ＯＲ回路４４には出力
されない。

【００７７】したがって、ＤＳＵ４１から出力された第
１のエミュレータリセット信号１１７がＯＲ回路４４を
通過し、第１のシステムリセット信号１２０として出力
される。ＯＲ回路４４から出力された第１のシステムリ
セット信号１２０は、分配されて、ＣＰＵコア部１２、
コンパニオンチップ５０、カウンタ４６に供給される。

【００７８】ＣＰＵコア部１２およびコンパニオンチッ
プ５０に供給された第１のシステムリセット信号１２０
に従い、ＣＰＵコア部１２およびコンパニオンチップ５
０が初期化される。また、カウンタ４６は、供給された
第１のシステムリセット信号１２０のネゲートを検出
し、リセットネゲート検出から一定時間を経過した後、
ＯＲ回路４８に起動信号を出力する。

【００７９】ＯＲ回路４８は、カウンタ４６、４７のそ
れぞれから出力される起動信号の論理和演算を行い、そ
の結果を起動許可信号１２２としてＣＰＵコア部１２に
供給する。この場合、カウンタ４７から起動信号は出力
されていないので、カウンタ４６の出力がＯＲ回路４８
からそのまま通過する。ＣＰＵコア部１２はリセット処
理の後、この起動許可信号１２２を受信して動作を開始
し、リセット直後に読み出すべきプログラムの先頭アド
レスであるリセットベクターから処理を実行する。

【００８０】また、何らかの原因で第２の外部リセット
信号１１６が発生したときも、マスク回路４３におい
て、ＤＳＵ４１から出力されているマスク信号１１９に
従ってマスクが施されているため、第２の外部リセット
信号１１６もＯＲ回路４５に出力されることはない。し
たがって、上記ＯＲ回路４４を通過した第１のエミュレ
ータリセット信号１１７のみが、第１のシステムリセッ
ト信号１２０としてＣＰＵコア部１２、コンパニオンチ
ップ５０、カウンタ４６に供給される。

【００８１】また、プロセッサ４０がデバッグモードで
動作中に、エミュレータ６０からリセットコマンド以外
のデバッグ用コマンド１０１がＤＳＵ４１に送信され、
送信されたデバッグ用コマンド１０１に基づき、ＣＰＵ
コア部１２が処理を実行しているとする。このとき、仮
に何らかの原因で、図示しない外部リセット発生回路等
により外部リセット信号１１５または１１６が発生され
ても、この発生した外部リセット信号１１５、１１６
は、プロセッサ４０内のマスク回路４３において、ＤＳ
Ｕ４１から出力されているマスク信号１１９に従ってマ
スクされ、無効にされる。

【００８２】したがって、エミュレータ６０からのリセ
ットコマンド以外のデバッグ用コマンド１０１に基づい
てＣＰＵコア部１２が処理を実行しているときには、図
示しない外部リセット発生回路等により発生された外部
リセット信号１１５または１１６によって、ＣＰＵコア
部１２は内部状態を初期化されることなく処理を継続す
ることができる。

【００８３】以上のように、第２の実施形態によれば、
外部のリセット発生回路等から入力される外部リセット
信号１１５、１１６と、ＤＳＵ４１から入力されるエミ
ュレータリセット信号１１７、１１８とをＯＲ回路４
４、４５で論理和演算を行い、その演算結果を、システ
ムリセット信号１２０、１２１として出力し、ＣＰＵコ
ア部１２およびコンパニオンチップ５０に分配し供給す
るようにする。これにより、通常動作状態のときだけで
なく、システムのデバッグを行っているときでも、エミ
ュレータ６０からのリセット指示により生成されるエミ
ュレータリセット信号１１７、１１８により、プロセッ
サ４０とコンパニオンチップ５０との２チップとも初期
化することができるようになる。

【００８４】また、プロセッサ４０がデバッグモードで
動作しているときには、外部リセット信号１１５、１１
６をマスクするマスク信号１１９を、ＤＳＵ４１からマ
スク回路４３に出力するようにする。これにより、シス
テムのデバッグを行っているときには、外部のリセット
発生回路の不具合等により不意に入力された外部リセッ
ト信号１１５、１１６を、マスク回路４３によってマス
クすることができ、デバッグ中に外部リセット信号１１
５、１１６によりプロセッサ４０およびコンパニオンチ
ップ５０が初期化されることを防ぐことができるように
なる。

【００８５】さらに、本実施形態によれば、エミュレー
タ内のＯＲ回路を用いて生成したシステムリセット信号
をプロセッサに供給する第１の実施形態と異なり、ＯＲ
回路４４、４５を備えたリセット制御部４２をプロセッ
サ４０内に設けてシステムリセット信号１２０、１２１
をプロセッサ４０内で生成するようにしたので、エミュ
レータ６０からプロセッサ４０へのリセット要求をコマ
ンドで行うことが可能となり、外部リセット信号の種類
が増え、それに伴いエミュレータ６０からのリセット指
示の種類を増やすときでも、エミュレータ６０とプロセ
ッサ４０のインタフェースを変更することなく、エミュ
レータ６０が送信するデバッグ用コマンド１０１のビッ
ト配列を変更するなどしてコマンドの拡張を行うことに
より、リセット信号の種類を容易に増加させることがで
きる。

【００８６】また、本実施形態では、外部リセット信号
１１５、１１６とエミュレータリセット信号１１７、１
１８からシステムリセット信号１２０、１２１を生成す
るリセット制御部４２をプロセッサ４０内に設け、外部
リセット信号１１５、１１６をプロセッサ４０に直接入
力するようにしている。これにより、エミュレータ６０
の接続、未接続に関わらず外部リセット信号１１５、１
１６の入力経路を変更する必要がなく、通常使用の形態
と同じ状態でデバッグを行うことができる。また、通常
に使用していてソフトウェアの更新等によりデバッグを
行う機会が発生しても容易にデバッグを行うことができ
る。

【００８７】また、本実施形態では、カウンタ４６、４
７を設け、システムリセット信号１２０、１２１のネゲ
ートを検出してから一定時間が経過した後、ＣＰＵコア
部１２の起動を許可する起動許可信号１２２をＣＰＵコ
ア部１２に出力するようにしている。これにより、プロ
セッサ４０とコンパニオンチップ５０との内部回路の違
い等によるリセット解除の時間差を調整し、プロセッサ
４０とコンパニオンチップ５０とを同期して起動させる
ことができる。すなわち、プロセッサ４０とコンパニオ
ンチップ５０とのリセット後の起動までの時間差を調整
することができ、リセット解除後の動作を保証すること
ができる。例えば、先にリセット解除されたプロセッサ
４０がコンパニオンチップ５０のリセット動作中にコン
パニオンチップ５０にアクセスすることで、コンパニオ
ンチップ５０にＰＣＩバス等を介して接続された周辺リ
ソースにアクセスできない不都合を防ぐことができる。

【００８８】なお、本実施形態ではＤＳＵ４１がエミュ
レータ６０からデバッグ用コマンド１０１を受信したと
き、外部リセット信号１１５、１１６をマスクするため
マスク信号１１９を生成しているが、マスク信号１１９
の代わりにＤＳＵ４１がプロセッサ４０をデバッグモー
ドに遷移させるデバッグモード信号１０３をマスク信号
として使用しても良い。

【００８９】次に、本発明の第３の実施形態について説
明する。図３は、第３の実施形態によるリセット制御シ
ステムの構成例を示すブロック図である。なお、この図
３において、図１、図２に示したブロックと同じブロッ
クには同一の符号を付し、重複する説明は省略する。

【００９０】図３において、４０’はプロセッサであ
り、ＤＳＵ４１’とＣＰＵコア部１２とリセット制御部
４２’とで構成されている。ＤＳＵ４１’は、エミュレ
ータ６０とのインタフェースを有し、エミュレータ６０
から送信されるデバッグ用コマンド１０１を受信し、そ
の実行結果１０２をエミュレータ６０に送信する。ＤＳ
Ｕ４１’は、エミュレータ６０から送信されるデバッグ
用コマンド１０１を受信すると、リセット選択信号１２
３およびデバッグモード信号１０３を出力し、プロセッ
サ４０’をユーザモードからデバッグモードに遷移させ
る。また、受信したデバッグ用コマンド１０１をデコー
ドする。

【００９１】上記デコードの結果、エミュレータ６０か
ら受信したデバッグ用コマンド１０１がパワーオンリセ
ットのリセットコマンドであったときには、パワーオン
リセットに応じた第１のエミュレータリセット信号１１
７を生成し、セレクタ回路７１に出力する。また、受信
したデバッグ用コマンド１０１がハードリセットのリセ
ットコマンドであったときには、ハードリセットに応じ
た第２のエミュレータリセット信号１１８を生成し、セ
レクタ回路７２に出力する。

【００９２】一方、デコードの結果、エミュレータ６０
から受信したデバッグ用コマンド１０１がリセットコマ
ンド以外であったときには、デコード結果をデバッグ指
示信号１０４としてＣＰＵコア部１２に供給する。ＣＰ
Ｕコア部１２は、供給されたデバッグ指示信号１０４に
従い処理を実行し、その実行結果１０５をＤＳＵ４１’
に通知する。さらに、ＤＳＵ４１’は、ＣＰＵコア部１
２から受信した実行結果１０５をエミュレータ６０が送
信したデバッグ用コマンド１０１の実行結果１０２とし
てエミュレータ６０に送信する。

【００９３】セレクタ回路７１、７２は、ＤＳＵ４１’
から出力されるリセット選択信号１２３に基づき、外部
のリセット発生回路等から入力されるパワーオンリセッ
トに応じた第１の外部リセット信号１１５およびハード
リセットに応じた第２の外部リセット信号１１６と、Ｄ
ＳＵ４１’から入力されるエミュレータリセット信号１
１７、１１８のどちらか一方をシステムリセット信号１
２０、１２１としてそれぞれ選択的に供給する。このセ
レクタ回路７１、７２は、本発明のリセット選択手段を
構成する。

【００９４】次に、図３に示すリセット制御システムの
動作について説明する。エミュレータ６０からデバッグ
用コマンド１０１が送信されておらず、プロセッサ４
０’がユーザモードで通常に動作しているとする。この
とき、ＤＳＵ４１’からは第１のエミュレータリセット
信号１１７および第２のエミュレータリセット信号１１
８は出力されない。また、リセット選択信号１２３は外
部リセット信号１１５、１１６を選択するように出力さ
れている。

【００９５】このユーザモードにおいて、例えば、図示
しない外部リセット発生回路等によりパワーオンリセッ
トに応じた第１の外部リセット信号１１５が発生される
と、発生された第１の外部リセット信号１１５はプロセ
ッサ４０’内のセレクタ回路７１に入力される。セレク
タ回路７１では、ＤＳＵ４１’から出力されているリセ
ット選択信号１２３に従い、第１の外部リセット信号１
１５を選択し、第１のシステムリセット信号１２０とし
て出力する。

【００９６】なお、ハードリセットに応じた第２の外部
リセット信号１１６が入力された場合は、第１の外部リ
セット信号１１５が入力された場合とはリセット範囲が
異なるのみで同様の動作である。

【００９７】一方、エミュレータ６０からデバッグ用コ
マンド１０１が送信され、プロセッサ４０’がデバッグ
モードで動作しているとき、ＤＳＵ４１’から出力され
るリセット選択信号１２３は、ＤＳＵ４１’から出力さ
れるエミュレータリセット信号１１７、１１８を選択す
るように出力されている。

【００９８】このとき、エミュレータ６０から送信され
たデバッグ用コマンド１０１がパワーオンリセットある
いはハードリセットのリセットコマンドであったときに
は、ＤＳＵ４１’は受信したリセットコマンドに対応し
た第１のエミュレータリセット信号１１７または第２の
エミュレータリセット信号１１８の何れかの信号を出力
する。

【００９９】例えば、ＤＳＵ４１’が、エミュレータ６
０からパワーオンリセットのリセットコマンドを受信す
ると、ＤＳＵ４１’は第１のエミュレータリセット信号
１１７をセレクタ回路７１に出力する。セレクタ回路７
１では、ＤＳＵ４１’から出力されているリセット選択
信号１２３に従い、第１のエミュレータリセット信号１
１７を選択し、第１のシステムリセット信号１２０とし
て出力する。

【０１００】ユーザモード時にセレクタ回路７１により
第１のシステムリセット信号１２０として選択された外
部リセット信号１１５、またはデバッグモード時に第１
のシステムリセット信号１２０として選択されたエミュ
レータリセット信号１１７は、分配されて、ＣＰＵコア
部１２、コンパニオンチップ５０、カウンタ４６に供給
される。

【０１０１】ＣＰＵコア部１２およびコンパニオンチッ
プ５０に供給された第１のシステムリセット信号１２０
に従い、ＣＰＵコア部１２およびコンパニオンチップ５
０が初期化される。また、カウンタ４６は、供給された
第１のシステムリセット信号１２０のネゲートを検出
し、リセットネゲート検出から一定時間を経過した後、
ＯＲ回路４８に起動信号を出力する。

【０１０２】ＯＲ回路４８は、カウンタ４６、４７のそ
れぞれから出力される起動信号の論理和演算を行い、そ
の結果を起動許可信号１２２としてＣＰＵコア部１２に
供給する。この場合、カウンタ４７から起動信号は出力
されていないので、カウンタ４６の出力がＯＲ回路４８
からそのまま通過する。ＣＰＵコア部１２はリセット処
理の後、この起動許可信号１２２を受信して動作を開始
し、リセットベクターから処理を実行する。

【０１０３】また、第１のエミュレータリセット信号１
１７の供給中に、何らかの原因で第１の外部リセット信
号１１５が発生しても、リセット選択信号１２３に基づ
きセレクタ７１により第１のエミュレータリセット信号
１１７が選択される。また、第１のエミュレータリセッ
ト信号１１７の供給中に第２の外部リセット信号１１６
が発生しても、リセット選択信号１２３に基づきセレク
タ７２により第２のエミュレータリセット信号１１８の
側が選択されるが、このとき第２のエミュレータリセッ
ト信号１１８は出力されていないので、これに基づきリ
セットされることはない。

【０１０４】また、プロセッサ４０’がユーザモードで
通常に動作しているとき、何らかの原因によりＤＳＵ４
１’からエミュレータリセット信号１１７または１１８
が出力されたとしても、リセット選択信号１２３に基づ
きプロセッサ４０’内セレクタ７１、７２によりエミュ
レータリセット信号１１７、１１８は選択されないの
で、出力されたエミュレータリセット信号１１７、１１
８は無効となる。

【０１０５】したがって、プロセッサ４０’が通常に動
作しているときには、ＤＳＵ４１’から出力されたエミ
ュレータリセット信号１１７または１１８によって、Ｃ
ＰＵコア部１２は内部状態を初期化されることなく通常
動作を継続することができる。

【０１０６】また、プロセッサ４０’がデバッグモード
で動作中に、エミュレータ６０からリセットコマンド以
外のデバッグ用コマンド１０１がＤＳＵ４１に送信さ
れ、送信されたデバッグ用コマンド１０１に基づき、Ｃ
ＰＵコア部１２が処理を実行しているとする。このと
き、仮に何らかの原因で、図示しない外部リセット発生
回路等により外部リセット信号１１５または１１６が発
生されても、リセット選択信号１２３に基づきプロセッ
サ４０’内セレクタ７１、７２により外部リセット信号
１１５、１１６は選択されないので、出力された外部リ
セット信号１１５、１１６は無効となる。また、このと
きＤＳＵ４１’からエミュレータリセット信号１１７、
１１８も出力されていない。

【０１０７】したがって、エミュレータ６０からのリセ
ットコマンド以外のデバッグ用コマンド１０１に基づい
てＣＰＵコア部１２が処理を実行しているときには、図
示しない外部リセット発生回路等により発生された外部
リセット信号１１５または１１６によって、ＣＰＵコア
部１２は内部状態を初期化されることなく処理を継続す
ることができる。

【０１０８】以上のように、第３の実施形態によれば、
エミュレータ６０からのリセットコマンド１０１に応じ
てＤＳＵ４１’から出力されるエミュレータリセット信
号１１７、１１８と、外部のリセット発生回路等から入
力される外部リセット信号１１５、１１６との何れか
を、リセット選択信号１２３に基づいてセレクタ回路７
１、７２で選択し、システムリセット信号１２０、１２
１として出力するようにする。

【０１０９】すなわち、プロセッサ４０’がユーザモー
ドで通常に動作しているときには、外部リセット信号１
１５、１１６が有効となり、一方、プロセッサ４０がデ
バッグモードで動作しているときにはエミュレータリセ
ット信号１１７、１１８が有効となるようにする。

【０１１０】これにより、第２の実施形態で得られる効
果に加え、デバッグを行っているときに不意に入力され
る外部リセット信号１１５、１１６によりデバッグ中の
状態が初期化されるのを防ぐことができるだけでなく、
通常動作時においても不意に入力されるエミュレータリ
セット信号１２０、１２１によって内部状態が初期化さ
れるのを防ぐことができるようになる。

【０１１１】なお、本実施形態ではＤＳＵ４１’がエミ
ュレータ６０からデバッグ用コマンド１０１を受信した
とき、エミュレータリセット信号１１７、１１８を選択
し、通常動作時には外部リセット信号１１５、１１６を
選択するリセット選択信号１２３を生成しているが、Ｄ
ＳＵ４１’がプロセッサ４０をデバッグモードに遷移さ
せるデバッグモード信号１０３をリセット選択信号とし
て使用しても良い。

【０１１２】なお、本実施形態では外部リセット信号１
１５、１１６かエミュレータリセット信号１１７、１１
８かを選択するセレクタ回路７１、７２を用いている
が、図２に示した第２の実施形態において、マスク信号
１１９を反転した信号に基づいてエミュレータリセット
信号１１７、１１８をマスクするマスク回路を更に設け
ることにより、図３に示した第３の実施形態と同じ効果
が得られる。

【０１１３】また、第２および第３の実施形態では、起
動許可信号１２２を生成するカウンタ４６、４７をそれ
ぞれのシステムリセット信号１２０、１２１に対して２
つ備えているが、必ずしもこのカウンタはそれぞれのシ
ステムリセット信号１２０、１２１に対して備える必要
はなく、複数のシステムリセット信号に対して一つのみ
備えても良い。このとき、複数のシステムリセット信号
は、カウンタの前段で論理和演算を行いカウンタに入力
する。

【０１１４】また、第２および第３の実施形態では、リ
セット動作後におけるプロセッサ４０、４０’の起動を
一定時間だけ遅延するために、プロセッサ４０、４０’
内にカウンタ４６、４７を設けているが、内部回路の作
りによりプロセッサ４０、４０’よりコンパニオンチッ
プ５０の方が早くリセット解除となるような場合には、
コンパニオンチップ５０内にコンパニオンチップ５０の
起動を遅延するためのカウンタを設ける。プロセッサ４
０、４０’とコンパニオンチップ５０とでリセット解除
までの時間差を調整する必要がない場合には、カウンタ
を設けなくても良いことは言うまでもない。なお、カウ
ンタの時定数はカウンタ毎に固定にしても良いし、カウ
ンタの外部から設定可能にしても良い。時定数を設定す
る場合は、時定数をエミュレータからコマンドで与えて
も良いし、プロセッサ内部に初期化されないレジスタ等
を設けて設定しても良い。

【０１１５】また、第２および第３の実施形態では、リ
セット制御部４２、４２’をプロセッサ４０、４０’内
に設けているが、コンパニオンチップ５０内にこれらと
同様の機能を有するリセット制御部を設けても良い。

【０１１６】また、図１〜図３に示した第１〜第３の実
施形態では、ＤＳＵ１１、４１、４１’をプロセッサ１
０、４０、４０’内に設けてエミュレータ３０、６０を
プロセッサ１０、４０、４０’に接続したが、ＤＳＵ１
１、４１、４１’をコンパニオンチップ２０、５０内に
設けてエミュレータ３０、６０をコンパニオンチップ２
０、５０に接続しても良い。

【０１１７】また、図１〜図３に示した第１〜第３の実
施形態では、外部リセット信号およびエミュレータリセ
ット信号はそれぞれ２種類のリセット信号であるが、本
発明は２種類のリセット信号からなるシステムのリセッ
ト制御システムに限られたものではない。

【０１１８】本発明の様々な形態をまとめると、以下の
ようになる。 （１）中央演算実行部と周辺制御部とが別チップ上に形
成されたシステムのリセット制御システムであって、上
記中央演算実行部の機能を別に実現するエミュレータの
リセット指示に基づくエミュレータリセット信号と外部
リセット信号とに基づいてシステムリセット信号を生成
して出力するシステムリセット出力手段を備え、上記シ
ステムリセット出力手段から出力される上記システムリ
セット信号を上記中央演算実行部および上記周辺制御部
の両チップに供給することを特徴とするリセット制御シ
ステム。 （２）上記システムリセット信号は、上記エミュレータ
リセット信号と上記外部リセット信号との論理和演算を
行うことにより生成することを特徴とする上記（１）に
記載のリセット制御システム。

【０１１９】（３）上記システムリセット出力手段は、
上記周辺制御部のチップ内に備えられることを特徴とす
る上記（１）に記載のリセット制御システム。 （４）上記システムリセット出力手段は、上記中央演算
実行部のチップ内に備えられることを特徴とする上記
（１）に記載のリセット制御システム。 （５）上記エミュレータの動作時に上記外部リセット信
号をマスクするマスク手段を備えることを特徴とする上
記（１）に記載のリセット制御システム。

【０１２０】（６）上記中央演算実行部と上記周辺制御
部のうち少なくとも一方のチップに、リセット後の起動
タイミングを上記中央演算実行部と上記周辺制御部とで
同期させる同期手段を備えることを特徴とする上記
（１）に記載のリセット制御システム。 （７）上記同期手段は、上記中央演算実行部あるいは上
記周辺制御部のリセット後に、一定時間の経過後に起動
許可を指示する起動許可信号を出力する起動許可信号出
力手段により構成されることを特徴とする上記（６）に
記載のリセット制御システム。

【０１２１】（８）上記中央演算実行部と上記周辺制御
部のうち少なくとも一方のチップに、リセット後の起動
タイミングを上記中央演算実行部と上記周辺制御部とで
同期させる同期手段を備えることを特徴とする上記
（５）に記載のリセット制御システム。 （９）上記同期手段は、上記中央演算実行部あるいは上
記周辺制御部のリセット後に、一定時間の経過後に起動
許可を指示する起動許可信号を出力する起動許可信号出
力手段により構成されることを特徴とする上記（８）に
記載のリセット制御システム。

【０１２２】（１０）中央演算実行部と周辺制御部とが
別チップ上に形成されたシステムのリセット制御システ
ムであって、上記中央演算実行部の機能を別に実現する
エミュレータのリセット指示に基づくエミュレータリセ
ット信号と外部リセット信号との何れかをシステムリセ
ット信号として選択的に出力するリセット選択手段を備
え、上記リセット選択手段から出力される上記システム
リセット信号を上記中央演算実行部および上記周辺制御
部の両チップに供給することを特徴とするリセット制御
システム。

【０１２３】（１１）上記中央演算実行部と上記周辺制
御部のうち少なくとも一方のチップに、リセット後の起
動タイミングを上記中央演算実行部と上記周辺制御部と
で同期させる同期手段を備えることを特徴とする上記
（１０）に記載のリセット制御システム。 （１２）上記同期手段は、上記中央演算実行部あるいは
上記周辺制御部のリセット後に、一定時間の経過後に起
動許可を指示する起動許可信号を出力する起動許可信号
出力手段により構成されることを特徴とする上記（１
１）に記載のリセット制御システム。

【０１２４】（１３）中央演算実行部を備えるシステム
のリセット制御システムであって、上記中央演算実行部
の機能を別に実現するエミュレータの動作時に外部リセ
ット信号をマスクするマスク手段を備えることを特徴と
するリセット制御システム。

【０１２５】（１４）中央演算実行部と周辺制御部とが
別チップ上に形成されたシステムのリセット制御方法で
あって、中央演算実行部の機能を別に実現するエミュレ
ータの動作時には外部リセット信号にマスクを施し、上
記エミュレータのリセット指示に基づくエミュレータリ
セット信号とマスクの施された外部リセット信号とに基
づいてシステムリセット信号を生成して、上記中央演算
実行部と上記周辺制御部の両チップに供給することを特
徴とするリセット制御方法。 （１５）上記システムリセット信号は、上記エミュレー
タリセット信号と上記マスクの施された外部リセット信
号との論理和演算を行うことにより生成することを特徴
とする上記（１４）に記載のリセット制御方法。

【０１２６】（１６）中央演算実行部と周辺制御部とが
別チップ上に形成されたシステムのリセット制御方法で
あって、中央演算実行部の機能を別に実現するエミュレ
ータのリセット指示に基づくエミュレータリセット信号
と外部リセット信号との何れかをシステムリセット信号
として選択的に出力し、上記システムリセット信号を上
記中央演算実行部と上記周辺制御部の両チップに供給す
ることを特徴とするリセット制御方法。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
エミュレータからのリセット指示に基づくエミュレータ
リセット信号と外部のリセット発生回路等からの外部リ
セット信号とに基づいてシステムリセット信号を生成し
て中央演算実行部と周辺制御部の両チップに分配出力す
るようにしたので、外部リセット信号に基づく初期化の
ときだけでなく、エミュレータからのリセット指示によ
っても上記中央演算部および上記周辺制御部の２チップ
ともに初期化することができる。

【０１２８】また、本発明の他の特徴によれば、エミュ
レータを動作させているときには、マスク回路によって
外部リセット信号をマスクするようにしたので、デバッ
グ中に不意に外部リセット信号が入力されてもその外部
リセット信号を無効にすることができ、中央演算実行部
や周辺制御部は初期化されることなくデバッグ中の内部
情報を保持することができる。

【図面の簡単な説明】

【図１】第１の実施形態によるリセット制御システムを
適用したシステムの構成例を示すブロック図である。

【図２】第２の実施形態によるリセット制御システムを
適用したシステムの構成例を示すブロック図である。

【図３】第３の実施形態によるリセット制御システムを
適用したシステムの構成例を示すブロック図である。

【図４】エミュレータとプロセッサとからなる従来のシ
ステムの構成例を示すブロック図である。

【図５】プロセッサとコンパニオンチップとからなる従
来のシステムの構成例を示すブロック図である。

【図６】エミュレータとプロセッサとコンパニオンチッ
プとからなる従来のシステムのデバッグ形態例を示すブ
ロック図である。

【符号の説明】

１０、４０、４０’ プロセッサ １１、４１、４１’ ＤＳＵ １２ ＣＰＵコア部 １３ 第１のリセット制御部 ２０、５０ コンパニオンチップ ２１ 第２のリセット制御部 ３０、６０ エミュレータ ３１ 信号生成部 ３２ 第３のリセット制御部 ３３、４３ マスク回路 ３４、３５、４４、４５、４８ ＯＲ回路 ４２、４２’ リセット制御部 ４６、４７ カウンタ ７１、７２ セレクタ回路 １０６、１０７、１１７、１１８ エミュレータリセッ
ト信号 １０９、１１０、１２０、１２１ システムリセット信
号 １１５、１１６ 外部リセット信号 １２２ 起動許可信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 広瀬 佳生 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 劉 憲 東京都品川区大崎２丁目８番８号 富士通 デバイス株式会社内 Ｆターム(参考） 5B042 HH03 5B048 AA11 BB02 5B054 AA01 BB06 CC01 CC05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 中央演算実行部と周辺制御部とが別チッ
   プ上に形成されたシステムのリセット制御システムであ
   って、 上記中央演算実行部の機能を別に実現するエミュレータ
   のリセット指示に基づくエミュレータリセット信号と外
   部リセット信号とに基づいてシステムリセット信号を生
   成して出力するシステムリセット出力手段を備え、 上記システムリセット出力手段から出力される上記シス
   テムリセット信号を上記中央演算実行部および上記周辺
   制御部の両チップに供給することを特徴とするリセット
   制御システム。
2. 【請求項２】 上記エミュレータの動作時に上記外部リ
   セット信号をマスクするマスク手段を備えることを特徴
   とする請求項１に記載のリセット制御システム。
3. 【請求項３】 中央演算実行部と周辺制御部とが別チッ
   プ上に形成されたシステムのリセット制御システムであ
   って、 上記中央演算実行部の機能を別に実現するエミュレータ
   のリセット指示に基づくエミュレータリセット信号と外
   部リセット信号との何れかをシステムリセット信号とし
   て選択的に出力するリセット選択手段を備え、 上記リセット選択手段から出力される上記システムリセ
   ット信号を上記中央演算実行部および上記周辺制御部の
   両チップに供給することを特徴とするリセット制御シス
   テム。
4. 【請求項４】 中央演算実行部と周辺制御部とが別チッ
   プ上に形成されたシステムのリセット制御方法であっ
   て、 中央演算実行部の機能を別に実現するエミュレータの動
   作時には外部リセット信号にマスクを施し、上記エミュ
   レータのリセット指示に基づくエミュレータリセット信
   号とマスクの施された外部リセット信号とに基づいてシ
   ステムリセット信号を生成して上記中央演算実行部と上
   記周辺制御部の両チップに供給することを特徴とするリ
   セット制御方法。
5. 【請求項５】 中央演算実行部と周辺制御部とが別チッ
   プ上に形成されたシステムのリセット制御方法であっ
   て、中央演算実行部の機能を別に実現するエミュレータ
   のリセット指示に基づくエミュレータリセット信号と外
   部リセット信号との何れかをシステムリセット信号とし
   て選択的に出力し、上記システムリセット信号を上記中
   央演算実行部と上記周辺制御部の両チップに供給するこ
   とを特徴とするリセット制御方法。