DE19680668C2 - Verfahren zum Überbrücken zweier Busse, transparente Brücke zum Koppeln zwischen zwei Bussen und Anordnung mit einem Computersystem - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Überbrücken zweier Busse, eine transparente Brücke zum Koppeln zwischen zwei Bussen und eine Anordnung mit einem Computersystem nach dem Oberbegriff des Anspruchs 1, 4 bzw. 8.

Moderne Computersysteme enthalten typischerweise mehrere Busse, elektrische Verbindungen, über welche Komponenten des Systems miteinander kommunizieren. Beispiele solcher Busse sind der Industriestandard-Architekturbus (ISA), der erweiterte Industriestandard-Architekturbus (EISA) und der Peripheriekomponentenschnittenstellenbus (PCI). Um die Verbindbarkeit zwischen den getrennten Bussen vorzusehen, ist eine "Brücke" zwischen die Busse gekoppelt und schafft eine Umsetzung zwischen den Buszyklen eines Busses zu jenen des anderen Busses.

Ein Beispiel eines Systems, bei dem eine Mehrzahl von Bussen verwendet wird, ist ein "Notebook"-Computer und eine Andockstation. Ein Notebook- Computer ist ein kleinerer, ohne weiteres tragbarer Computer. Der Notebook- Computer kann mit der Andockstation gekoppelt werden, welche weitgehende Funktionalität bereitstellt und dadurch die Möglichkeit des Notebook-Computers erweitert. Die Andockstation enthält einen Bus, an den zusätzliche Komponenten angeschlossen sind, die dann über das Notebook betätigt werden können. Beispielhafte Komponenten umfasssen ein CD-ROM-Laufwerk, Graphiksteuereinheiten usw.

Ein einfacher Weg der Schnittstellenbildung des Busses in dem Notebook mit dem Bus in der Andockstation bestünde darin, den Notebookbus direkt mit dem Andockstationsbus zu verbinden. Das einfache Verlän­ gern eines Busses von dem Notebook in die Andockstation kann jedoch elektrische Spezifikationen verletzen. Wenn beispielsweise der Bus in dem Notebook ein PCI-Bus ist, würde eine Verlängerung des PCI-Busses in die Andockstation die Belastungsspezifikation des PCI-Busses verletzen. Um mit der PCI-Belastungsspezifikation in Übereinstimmung zu kommen, muß eine Brücke zwischen die beiden Busse gekoppelt werden. Das Koppeln der Brücke zwischen die beiden Busse ist auch für das Andocken vorteilhaft.

Das Vorhandensein von zwei unterschiedlichen PCI-Bussen in dem System, wenn das Notebook an die Andockstation angedockt ist, weist Kom­ plikationen in der Konfiguration von Komponenten auf. Wenn die Leistung bei einem typischen Notebook eingeschaltet wird, gibt es ein BIOS in dem Notebook, das physikalisch die Steuerung übernimmt und alle an den Bus in dem Notebook angekoppelten Komponenten konfiguriert. Sobald das BIOS- System seine Konfiguration der Komponenten in dem Notebook beendet hat, kann die Steuerung zu einem WINDOWS-Betriebssystem übergehen. Die WIND­ OWS-Software ist auch ausgelegt, um Komponenten zu konfigurieren, jedoch nur auf einem einzigen Bus. Sowohl unter dem BIOS-Gesichtspunkt als auch unter dem WINDOWS-Gesichtspunkt werden die Komponenten auf einem einzi­ gen Bus konfiguriert, welcher Bus als Bus 0 festgehalten wird. "Bus 0" wird normalerweise als der Bus angesehen, der der zentralen Verarbei­ tungseinheit (CPU) am nächsten ist. Auf die Komponeten an Bus 0 wird un­ ter Verwendung von PCI-Konfigurationszyklen zugegriffen. Diese Konfigu­ rationszyklen werden deshalb als Konfigurationszyklen Typ 0 bezeichnet. Sobald ein Notebook angedockt hat, wird jedoch ein zweiter Bus in das System eingeführt. Dieser zusätzliche Bus (in der Andockstation lokali­ siert) wird Bus 1, der Bus, der weiter weg von der CPU ist.

Da sich nun zwei Busse in dem System befinden, erfolgen Ände­ rungen in dem BIOS-Code. Der BIOS ist in der Lage, die Konfiguration der Komponenten an Bus 1 wie auch an Bus 0 zu handhaben. Die WINDOWS-Softwa­ re ist jedoch nicht ausgelegt, um Komponenten an Bus 1 zu identifizie­ ren. Stattdessen kann sie nur Komponenten konfigurieren, die an Bus 0 sind. Demgemäß überläßt WINDOWS dem BIOS die Ausführung der Konfigura­ tion für Komponenten an Bus 1. Das die WINDOWS-Software die Konfigura­ tion nicht ausführt, ist das sogenannte "Plug-and-Play"-Merkmal (= Ein­ stöpseln und Beginnen) nicht verfügbar. Wenn es daher irgendwelche Konflikte an der Komponente gibt, wie zwei Komponenten an dem Bus mit derselben Adresse, ist die WINDOWS-Software nicht in der Lage, die Adressen einer der Komponenten zu ändern, so daß kein Konflikt besteht, wozu sie in der Lage wäre, wenn das Plug-and-Play-Merkmal verfügbar wäre.

Aus der US 5 123 092 ist eine Schnittstelle für einen Erweiterungsbus bekannt, bei welcher ein Bus des Computersystems mit einem Bus eines Erweiterungsmoduls mittels von einem Steuerschaltkreis angesteuerten Puffern verbunden ist. Ferner ist hieraus ein Verfahren zum Betreiben der Schnittstelle bekannt, gemäß welchem in Abhängigkeit von Steuer- und Adressleitungen der Busse beide Busse über die Puffer miteinander verbunden bzw. voneinander getrennt werden.

Aus der EP 0 651 336 A1 ist eine Vorrichtung zum Verbinden mehrerer Busse zu einem transparenten Bus bekannt, die eine Brücke in Form von mit einem Schaltnetzwerk verbundenen Netzwerkadaptern umfaßt, welche so mit den Bussen des Computersystems gekoppelt sind, daß Daten zwischen verschiedenen Bussen über das Schaltnetzwerk und die Netzwerkadapter übertragen werden können. Hierzu ist aus der EP 0 651 336 A1 ein Verfahren bekannt, gemäß welchem ein auf einem ersten Bus begonnener Transaktionszyklus durch die Brücke analysiert wird, entsprechend dem Ziel des Transaktionszyklus gegebenenfalls ein zweiter Bus ausgewählt, und anschließend eine Datenübertragung zwischen dem ersten und dem zweiten Bus ermöglicht wird, indem Datenpfade in der Brücke entsprechend durchgeschaltet werden. Liegen Quelle und Ziel des Transaktionszyklus auf demselben Bus, so bleibt dieser durch die Brücke vom Rest des Systems getrennt. Bei einem zwei Busse umfassenden Computersystem können demnach Bustransaktionen zwischen zwei Komponenten auf einem Bus gleichzeitig mit Bustransaktionen zwischen zwei Komponenten auf dem anderen Bus stattfinden. Das bekannte Verfahren erfordert eine Überwachung und Analyse von Bustransaktionen, wodurch die Buskommunikation bei sich über zwei Busse erstreckenden Bustransaktionen verzögert wird.

Aufgabe der Erfindung ist es, ein Verfahren zum Überbrücken zweier Busse, eine transparente Brücke und eine Anordnung nach dem Oberbegriff des Anspruchs 1, 4 bzw. 8 zu schaffen, bei denen die Buskommunikation optimiert ist.

Diese Aufgabe wird entsprechend den Merkmalen Teil der Ansprüche 1, 4 und 8 gelöst.

Hierdurch wird ein Verfahren für das Überbrücken zwischen einem ersten und einem zweiten Bus in einem Computersystem derart geschaffen, daß die Busse einen einzigen logischen Bus bilden, wobei an jeden Bus Komponenten angekoppelt sind. Das Verfahren umfaßt die Schritte des spekulativen Startens eines Transaktionszyklus auf dem zweiten Bus, nachdem ein Transaktionszyklus von Bustransaktionen auf dem ersten Bus begonnen hat. Die auf dem ersten Bus erfolgenden Bustransaktionen werden in den zweiten Bus gespiegelt, und die auf dem zweiten Bus erfolgenden Transaktionen werden auf den ersten Bus gespiegelt. Die Bustransaktionen dürfen auf dem ersten und dem zweiten Bus auftreten, wenn entweder eine der Komponenten an dem ersten Bus den Transaktionszyklus innerhalb einer ersten bestimmten Anzahl von Buszyklen nach Beginn des Transaktionszyklus auf dem ersten Bus beansprucht, oder eine der Komponenten an dem zweiten Bus den Transaktionsyzklus innerhalb einer zweiten bestimmten Anzahl von Buszyklen nach Beginn des Transaktionszyklus auf dem zweiten Bus beansprucht. Der Transaktionszyklus wird von der Brücke beansprucht, wenn keine Komponenten an dem ersten oder dem zweiten Bus den Transaktionszyklus innerhalb der ersten definierten Anzahl von Buszyklen, nachdem der Transaktionszyklus auf dem ersten Bus begonnen hat, beansprucht hat. Wenn der Transaktionszyklus von der Brücke beansprucht worden ist, werden die Transaktionszyklen auf dem ersten und dem zweiten Bus verworfen, wenn keine der Komponenten an dem zweiten Bus den Transaktionszyklus innerhalb der zweiten definierten Anzahl von Buszyklen nach Beginn des Transaktionszyklus auf dem zweiten Bus beansprucht hat.

Das spekulative Starten eines Transaktionszyklus auf einem zweiten Bus, nachdem der Transaktionszyklus auf dem ersten Bus gestartet worden ist, ergibt eine Einsparung in der Anzahl der Buszyklen, die für das Ausführen der verschiedenen Arten von Transaktionen benötigt werden, wie Lese-, Schreib- oder Konfigurationstransaktionen. Die Einsparungen werden realisiert, da der Start eines Zyklus sofort über den zweiten Bus ausgesandt wird, ohne darauf zu warten, daß Komponenten an dem ersten Bus den Zyklus beanspruchen. Das Verfahren der vorliegenden Erfindung sieht die entsprechenden notwendigen Schritte vor, um die Busse an die PCI-Spezifikation und Zeitlageerfordernisse anzupassen, indem versuchsweise der Transaktionszyklus vor dem Meisterverwerfen an dem ersten Bus beansprucht wird. Dies ermöglicht einer langsameren Komponente an dem zweiten Bus, den Transaktionszyklus zu beanspruchen. Wenn keine Komponente an dem zweiten Bus den Transaktionszyklus beansprucht, nachdem die Brücke den Transaktionszyklus beansprucht hat, führt die Brücke bloß ein Zielverwerfen an dem ersten Bus aus, um den Transaktionszyklus zu löschen.

Die transparente Brücke schafft eine elektrische Isolation zwischen Bussen, um den Busspezifikationen Rechnung zu tragen, ermöglicht jedoch den verbundenen Bussen, von der Software als ein einziger logischer Bus gesehen zu werden.

Die transparente Brücke ist gekoppelt zwischen einen ersten und einen zweiten Bus eines Computersystems und weist einen zwischen den ersten und den zweiten Bus für die Daten- und Adressenkommunikation geschalteten Datenweg auf. Die Brücke umfaßt auch eine Busschnittstelleneinheit für die Steuerung von Bustransaktionen über die Brücke. Die Busschnittstelleneinheit überwacht Buszyklen auf dem ersten und zweiten Bus. Die Buszyklen, erzeugt von dem ersten oder dem zweiten Bus, werden in den anderen der Busse gespiegelt. Die Brücke ist demgemäß transparent, so daß Komponenten an dem ersten und dem zweiten Bus als an einem einzigen logischen Bus liegend adressierbar sind.

Da die Komponenten an dem ersten und zweiten Bus adressierbar sind, als lägen sie an einem einzigen logischen Bus, ist die WINDOWS-Software in der Lage, die Konfiguration für alle Komponenten auszuführen. Dies ermöglicht, die Plug-and-Play-Möglichkeiten auszunutzen. Darüberhinaus ist die WINDOWS- Software in der Lage, Konflikte an dem Bus zu lösen, da sie Kenntnis aller Adressen von Komponenten an den Bussen hat, da jede der Komponenten als an einem einzigen Bus liegend behandelt wird.

Die Anordnung umfaßt ein Computersystem mit einem ersten Bus, an den erste Komponenten angeschlossen sind, sowie ein digitales Datensystem mit einem zweiten Bus, an den zweite Komponenten angekoppelt sind. Zwischen den ersten und den zweiten Bus ist die vorgenannte transparente Brücke gekoppelt, um Datentransfers zwischen den ersten und zweiten Komponenten zu ermöglichen.

In bestimmten bevorzugten Ausführungsformen ist das Computersystem ein Notebook-Computer, während das digitale Datensystem eine Andockstation ist. In anderen Ausführungsformen sind sowohl das Computersystem als auch das digitale Datensystem innerhalb eines Arbeitsplatzsystems.

Die vorstehenden und andere Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung der vorliegenden Erfindung verdeutlicht, wenn sie in Verbindung mit den beigefügten Zeichnungen gebracht wird.

Fig. 1 ist ein Blockdiagramm eines Computersystems mit einem Notebook und einer Andockstation.

Fig. 2 ist ein Blockdiagramm eines Notebook und einer Andockstation, aufgebaut gemäß einer Ausführungsform der vorliegenden Erfindung.

Fig. 3 ist ein Blockdiagramm einer Brücke, aufgebaut gemäß einer Ausführungsform der vorliegenden Erfindung.

Fig. 4 ist ein Zeitlagediagramm zur Illustration des Verfahrens der vorliegenden Erfindung für einen Eingangs/Ausgangsspeicherschreibvorgang, bei dem der Initiator auf dem primären Bus ist und das Ziel auf dem primären Bus ist.

Fig. 5 ist ein Zeitlagediagramm gemäß dem Verfahren der vor­ liegenden Erfindung einer Eingangs/Ausgangsspeicherschreibtransaktion, bei der der Initiator an dem primären Bus ist und das Ziel an dem sekun­ dären Bus ist.

Fig. 6 ist ein Zeitlagediagramm gemäß dem Verfahren der vor­ liegenden Erfindung einer Eingangs/Ausgangsspeicherschreibtransaktion, bei der der Initiator an dem primären Bus ist und das Ziel an dem sekun­ dären Bus ist und es sich dabei um eine subtraktive Decodierkomponente handelt.

Fig. 7 ist eine beispielhaftes Ausführungsform eines Zeitlage­ diagramms gemäß dem Verfahren der vorliegende Erfindung, bei dem der Transaktionszyklus verworfen wird.

Fig. 8 ist ein beispielhaftes Zeitlagediagramm gemäß der vor­ liegenden Erfindung eines Stromabspeicher-Burst-Schreibvorgangs.

Fig. 9 ist ein Zeitlagediagramm gemäß der vorliegenden Erfin­ dung einer beispielhaften Schreib/Lesekonfiguration, die stromab ausge­ führt wird.

Fig. 10 ist ein Zeitlagediagramm gemäß der vorliegenden Erfin­ dung einer beispielhaften Lesezykluskonfiguration.

Fig. 1 ist ein Blockdiagramm einer beispielhaften Ausführungs­ form eines Computersytems, bei dem die Brücke der vorliegenden Erfindung eingesetzt wird. Die Anordnung und das Verfahren der vorliegenden Erfin­ dung können jedoch in anderen Typen von Computersystemen angewandt wer­ den, bei denen zwei Busse mittels einer Brücke zusammengekoppelt werden. Das Computersystem 10 der Fig. 1 umfaßt einen Notebook-Computer 12 und eine Andockstation 14. Der Notebook-Computer 12 ist ein tragbarer Computer und kann irgendeine aus einer Anzahl unterschiedlicher Arten von handelsüblichen Notebook-Computern sein. In ähnlicher Weise kann die Andockstation 14 ebenfalls eine handelsübliche Andockstation sein, je­ doch mit der Brücke der vorliegenden Erfindung ausgestattet.

Fig. 2 ist ein Blockdiagramm, das den Notebook-Computer 12 und die Andockstation 14 in größeren Einzelheiten zeigt. Der Notebook-Compu­ ter 12 umfaßt eine zentrale Verarbeitungseinheit (CPU) 16, angekoppelt über einen Wirtbus 18 an eine Wirtsteuereinheit 20 und eine Datenpfad­ einheit 22. Die Wirtsteuereinheit 20 ist eine Wirt/PCI-Brücke.

Die Wirtsteuereinheit 20 und die Datenpfadeinheit 22 sind an einen PCI-Bus 24 gekoppelt. Für die Zwecke der vorliegenden Beschreibung werden die Komponenten und Busse in dem Notebook-Computer 12 als "primä­ re" Busse oder Komponten bezeichnet, während jene Komponenten und Busse in der Andockstation 14 als "sekundäre" Busse oder Komponenten bezeich­ net werden. Der "p"-Anhang bzw. "s"-Anhang bezeichnet die primäre bzw. sekundäre Zuordnung.

Der primäre PCI-Bus 24 ist an einen Industriestandardarchitek­ turbus (ISA) 28 über eine PCI/ISA-Brücke angekoppelt. Eine Anzahl von Komponenten sind an den ISA-Bus 28 angekoppelt, etwa der ISA-Meister 30 und der ISA-Sklave 32.

Die Andockstation 14 enthält in dem dargestellten Ausführungs­ beispiel eine PCI/PCI-Brücke 34 gemäß der vorliegenden Erfindung und ei­ nen PCI-Bus 36, der der sekundäre PCI-Bus in dieser Ausführungsform ist. Eine Super-Eingangs/Ausgangs-(PCI)-ISA-Brücke 38 überbrückt von dem se­ kundären PCI-Bus 36 zu einem sekundären ISA-Bus 40. Der sekundäre ISA- Meister 42 und sekundäre ISA-Sklave 44 sind an diesen sekundären ISA-Bus 40 angekoppelt.

Obwohl die PCI/PCI-Brücke 34 als Teil der Andockstation 14 wiedergegeben ist, kann sie auch stattdessen in dem Notebook-Computer 12 installiert sein.

"Stromab"-Transaktionen sind jene, die von der Primärseite der PCI/PCI-Brücke 34 zu der Sekundärseite erfolgen, während "Stromauf"- Transaktionen von der Sekundärseite der PCI/PCI-Brücke 34 zu der Primärseite vorgenommen werden. Transaktionen können über beide PCI-Busse 24, 36 zwischen einem Initiator und einem Ziel auftreten, doch müssen das PCI-Protokoll und die Zeitlagespezifikationen nach wie vor erfüllt werden.

In einem Standardeinzel-PCI-Bus ist ein typischer Transak­ tionszyklus der folgende: Ein FRAME#-Signal wird auf den Bus gelegt (geht nach niedrig), womit die Komponeten an dem Bus vorgewarnt werden, daß ein Transaktionszyklus begonnen hat. Der Initiator der Transaktion wird das IRDY#-Signal anlegen zur Anzeige dafür, daß er bereit ist, die Transaktion auszuführen. Adreßinformation, die auf den Bus gelegt wird, wird von den Komponenten an dem Bus decodiert, um zu identifizieren, ob die jeweilige Komponente adressiert (anvisiert) für eine Transaktion wird. Befehlssignale (wie auch die Adreßinformation) werden außerdem gleichzeitig wie das FRAME#-Signal ausgesandt, um zu bestimmen, ob es sich um eine Lese- oder eine Schreibtransaktion handelt oder auch um einen Konfigurationszyklus. Eine Zielkomponente reagiert durch Bestäti­ gen, daß sie das Ziel ist, durch Anlegen des DEVSEL#-Signals an den Bus.

Wenn das Ziel ein Schnelldecodierziel ist, wird es mit dem DEVSEL#-Signal beim ersten Buszyklus, nachdem das FRAME#-Signal angelegt worden ist, reagieren. Ein Mitteldecodierziel reagiert in dem zweiten Buszyklus, nachdem das FRAME#-Signal angelegt worden ist, während ein Langsamdecodierziel in dem dritten Buszyklus nach dem Anlegen des FRA­ ME#-Zyklus reagieren wird. Bestimmte Komponenten, bekannt als subtrakti­ ve Decodierkomponenten, können in dem vierten Zyklus nach Anlegen des FRAME#-Signals reagieren.

Wenn bei dem fünften Zyklus nach Anlegen des FRAME#-Signals keine Komponente reagiert hat, erfolgt ein Meisterverwerfen des Transak­ tionszyklus.

Bei bekannten PCI/PCI-Brücken muß, wenn das Ziel an dem sekundären Bus ist, ein Adreßregister programmiert werden, um der Brücke selbst zu ermöglichen, den Transaktionszyklus für die Ziele an dem Se­ kundärbus zu beanspruchen, indem an den primären Bus das DEVSEL#-Signal angelegt wird, bevor das Meisterverwerfen von dem Primärbus erfolgt. Nach Beanspruchung des Zyklus legt dann die Brücke das FRAME#-Signal an den Sekundärbus, und die Transaktion darf ablaufen.

Das erste Problem ist die Notwendigkeit, Adreßwerte zu pro­ grammieren. Das zweite Problem bei diesem Ansatz ist die Menge an Zeit, die für einen einzelnen Transaktionszylkus bis zur Beendigung benötigt wird. Dies ist auf das Aussenden des FRAME#-Signals durch die Brücke über den Sekundärbus drei Zyklen nach erstmaligen Anlegen des FRAME# an den Primärbus zurückzuführen. Dies macht teilweise die Vorteile der Ge­ schwindigkeit zunichte, die durch die PCI-Busarchitektur erreicht wer­ den.

Anstatt die Adresse mit einer Brücke jedesmal dann zu decodie­ ren, wenn FRAME# auf dem primären Bus liegt, und dann das FRAME#-Signal auf dem sekundären Bus einige Zeit später auszusenden, legt die Brücke 34 der vorliegenden Erfindung sofort ein spekulatives FRAME# auf den sekundären Bus 36. Durch Legen des FRAME# auf den sekundären Bus 36 im nächsten Zyklus, nachdem das FRAME# auf den primären Bus 24 gelegt wor­ den war, kann die Geschwindigkeit jedes Transaktionszyklus um zwei bis sechs Buszyklen gesteigert werden, was signifikante Einsparungen dar­ stellt.

Fig. 4 bis 7 sind Zeitlagediagramme von verschiedenen Transak­ tionszyklen, wie sie gemäß der vorliegenden Erfindung ausgeführt werden. Fig. 4 zeigt zwei separate Transaktionszyklen, wo der Initiator an dem Primärbus 24 liegt und das Ziel ebenfalls an dem Primärbus 24 liegt. Diese Transaktionszyklen sind Eingangs/Ausgangsspeicherschreibzyklen. Der erste Transaktionszyklus wird durch ein Mittelschnelldecodierziel an dem Primärbus 24 abgeschlossen, während der zweite Transaktionszyklus durch ein Langsamdecodierziel an dem Primärbus 24 abgeschlossen wird. Für den ersten Transaktionszyklus wird FRAME# im Buszyklus 1 angelegt. Anstatt die Adresse zu decodieren, die das Anlegen des FRAME#-Signal im Buszyklus 1 begleitet, sendet die PCI PCI-Brücke 34 der vorliegenden Er­ findung sofort ein spekulatives FRAME#-Signal auf den sekundären Bus 36. Das Anlegen des spekulativen FRAME#-Signals erfolgt deshalb im Buszyklus 2, während das auf den primären Bus 24 gelegte Signal nun auf dem sekun­ dären Bus 36 "gespiegelt" wird.

Da das Ziel ein Mittelschnelldecodierziel an dem primären Bus 24 ist, legt das Ziel (nach Decodieren der Adresse unnd Feststellung, daß es das Ziel des Transaktionszyklus ist) das DEVSEL#-Signal an den primären Bus 24, womit es bestätigt, daß es erkannt hat, daß es das Ziel des Transaktionszyklus ist. Das Ziel legt auch das TRDY#-Signal an, um seine Bereitschaft anzuzeigen, die angegebene Transaktion auszuführen. Das Signal IRDY# (Initiator bereit) ist durch den Initiator angelegt worden, um seine Bereitschaft für das Ausführen der Transaktion anzuzei­ gen. Die gewünschte Transaktion erfolgt, wenn beide Signale IRDY# und TRDY# angelegt sind.

Der zweite Transaktionszyklus in Fig. 4 involviert ein Lang­ samdecodierziel, wie einen ISA-Sklaven 32, der den Transaktionszyklus beansprucht, im übrigen aber derselbe ist wie der erste Transaktionszy­ klus. Wie in dem ersten Transkationszyklus werden alle auf dem Primärbus 24 geführten Signale auf den Sekundärbus 36 durch die transparente PCI/­ PCI-Brücke 34 gespiegelt.

Ein Lesezyklus ist ähnlich dem Schreibzyklus der Fig. 4 mit der Ausnahme, daß die Daten von der Adresse durch einen oder mehrere Buszyklen getrennt sind, um dem Bus den "Umlauf" zu ermöglichen, um das Lesen von Daten nach Aussenden der Adresse zu ermöglichen.

Ein Beispiel des Transaktionszyklus, bei dem der Initiator an dem primären Bus 24 liegt, das Ziel jedoch an dem sekundären Bus 36, ist in Fig. 5 wiedergegeben. Dieser Transaktionszyklus ist ein Eingangs/Aus­ gangsspeicherschreibzyklus. Es handelt sich um einen "Stromab"-Zyklus, da der Initiator an dem primären Bus 24 und das Ziel an dem sekundären Bus 36 liegen.

Der erste Transaktionszyklus beginnt im Buszyklus 1 durch An­ legen des FRAME#-Signals an den primären Bus 24. Die PCI/PCI-Brücke 34 legt sofort ein spekulatives FRAME#-Signal an den sekundären Bus 36 im Buszyklus 2. Ein Schnelldecodierziel an dem sekundären Bus 36 bean­ sprucht den Transaktionszyklus während Buszyklus 3 durch Anlegen des DEVSEL#-Signals. Die Transaktion wird ausgeführt, wenn das Ziel sein TRDY#-Signal anlegt. Die DEVSEL#- und TRDY#-Signale werden auf den Pri­ märbus gespiegelt, wie im Buszyklus 4 zu sehen.

Mit der transparenten Brücke 34 und dem Anlegen eines spekula­ tiven FRAME#-Signals führt die vorliegende Erfindung zu einer signifikanten Einsparung in der Menge an Buszyklen, die für das Vervoll­ ständigen eines Transaktionszyklus benötigt wird, der über zwei ver­ schiedene Busse abläuft.

Ein zweiter Transaktionszyklus ist außerdem in Fig. 5 wieder­ gegeben, worin das Ziel an dem sekundären Bus 36 ein Mittelschnelldeco­ dierziel ist. In diesem Falle wird das DVSEL#-Signal schließlich an dem primären Bus 24 in dem vierten Buszyklus angelegt, nachdem anfänglich das FRAME# an dem primären Bus 24 angelegt wurde. Dies ist vor dem Mei­ sterverwerfen des Transaktionszyklus, das sonst aufträte, wenn das DVSEL#-Signal nicht an den primären Bus 24 durch den fünften Buszyklus nach dem Anlegen des FRAME# am Primärbus 24 angelegt worden wäre.

Fig. 6 ist ein Zeitlagediagramm zur Wiedergabe eines Ein­ gangs/Ausgangsspeicherschreibzyklus, bei dem der Initiator an dem primä­ ren Bus 24 und das Ziel an dem sekundären Bus 36 liegt. In diesem Fall jedoch ist das Ziel des ersten Transaktionszyklus ein Lamgsamdecodier­ ziel an dem sekundären Bus 36, und das Ziel des zweiten Transaktionszy­ klus ist ein subtraktiv decodierendes Ziel an dem sekundären Bus 36. In beiden Fällen würde eine Reflektion des DVSEL#-Signals, erzeugt auf dem sekundären Bus, zu dem primären Bus 24 nicht früh genug sein (d. h. vor Buszyklus 6 oder Buszyklus 13), um ein Verwerfen durch den Meister auf dem primären Bus 24 zu verhindern. Um die Verwendung von Langsamdeco­ dierziel und substraktiv decodierendem Ziel an dem sekundären Bus zu er­ möglichen, sieht die vorliegende Erfindung für die PCI/PCI-Brücke 34 vor, vorzugsweise den Transaktionszyklus als eine subtraktiv decodieren­ de Komponente an dem primären Bus 24 zu beanspruchen (während Buszyklus 5 und Buszyklus 12), beispielsweise durch das Anlegen des DVSEL#-Signals an den primären Bus 24. Wie in den Zeitlagediagrammen der Fig. 4 und 5 wurde das spekulative FRAME# an den sekundären Bus 36 im Buszyklus 2 an­ gelegt. Für den ersten Transaktionszyklus beansprucht das Langsamdeco­ dierziel an dem sekundären Bus den Transaktionszyklus in dem dritten Buszyklus nach Anlegen des FRAME#-Signals an den sekundären Bus 36 (d. h. Buszyklus 5). Sobald die PCI/PCI-Brücke 34 einen Zyklus beansprucht hat, spiegelt sie alle weiteren Signale auf den primären Bus 24 von dem sekundären Bus 36. Der Transaktionszyklus wird im Buszyklus 6 vervoll­ ständigt, und ein neuer Transaktionszyklus wird an dem primären Bus 24 bei Buszyklus 8 mit dem Anlegen des FRAME#-Signals an den primären Bus 24 eingeleitet.

In dem zweiten Transaktionszyklus in Fig. 6 ist das Ziel an dem sekundären Bus 36 ein subtraktiv decodierendes Ziel. Demgemäß legt das subtraktiv decodierende Ziel das DVSEL#-Signal vier Buszyklen nach dem Anlegen des FRAME#-Signals an den sekundären Bus während des Buszy­ klus 13. Obwohl dieses DVSEL#-Signal erst im Buszyklus 14 gespiegelt würde, ermöglicht das Beanspruchen des Transaktionszyklus durch die PCI/PCI-Brücke 34 während Buszyklus 12 dem subtraktiv decodierenden Ziel an dem sekundären Bus 36, einen Transaktionszyklus zu beanspruchen.

Fig. 7 ist ein Zeitlagediagramm, das einen Transaktionszyklus darstellt, bei dem der Initiator an dem sekundären Bus 36 das Ziel an dem primären Bus 24 ist, jedoch die Komponente eine an dem ersten Bus 24 nicht existierende Komponente ist. Da der Initiator an dem sekundären Bus 36 und das angepeilte Ziel an dem primären Bus 24 ist, ist dies eine "Stromauf"-Transaktion. Wenn demgemäß das FRAME#-Signal an dem sekundä­ ren Bus 36 angelegt wird (Buszyklus 1), legt die PCI/PCI-Brücke 34 das spekulative FRAME#-Signal in Buszyklus 2 an den primären Bus 24. Da die Brücke 34 feststellt, daß das angestrebte Ziel an dem primären Bus 34 liegt, beansprucht die Brücke 34 den Transaktionszyklus als ein Mittel­ schnelldecodierziel (Buszyklus 3). Die Signale an dem sekundären Bus 36 sind auf den primären Bus 24 gespiegelt worden. Im Buszyklus 7 (fünf Buszyklen, nachdem das spekulative FRAME# an den primären Bus 24 gelegt wurde), wird eine Meisterverwerfung an dem primären Bus 24 ausgeführt, um den Transaktionszyklus zu beenden. Die PCI/PCI-Brücke 34 führt beim Feststellen der Meisterverwerfung an dem primären Bus 24 eine Zielver­ werfung zu dem Initiator an dem sekundären Bus 36 aus. Dies beendet den Transaktionszyklus an dem sekundären Bus 36.

Ein beispielhaftes Zeitlagediagramm eines Stromab-Speicher- Burst-Schreibvorgangs, bei dem der Initiator an dem primären PCI-Bus 24 liegt und das Ziel an dem sekundären PCI-Bus 36 liegt, ist in Fig. 8 wiedergegeben. Nachdem das FRAME#-Signal durch den Initiator an dem pri­ mären PCI-Bus angelegt worden ist, legt die PCI/PCI-Brücke 34 einem spe­ kulativen Startzyklus (FRAME#s) im Buszyklus 2 an den sekundären PCI-Bus 36. Wenn die PCI/PCI-Brücke 34 sieht, daß die Beanspruchung des Zyklus durch ein Mittelschnelldecodierziel an dem sekundären PCI-Bus 36 im Bus­ zyklus 4 beansprucht wird, überträgt sie einen Teil des Zyklus, wie er ist, auf den sekundären PCI-Bus 36 und einen Teil des Zyklus, wie er ist, auf den primären PCI-Bus 24.

Die PCI/PCI-Brücke 34 ist in der Lage, eine Burst-Schreibla­ tenz von 3 Takten ohne Wartezustand aufrechtzuerhalten, der entweder durch den Initiator an dem primären PCI-Bus 24 oder durch das Ziel an dem sekundären PCI-Bus 36 eingefügt wird. Die PCI/PCI-Brücke 34 setzt Selbstwartezustände auf den primären PCI-Bus 24 und den sekundären PCI- Bus 36 während Bust-Zyklen, um die Reihefolge des Datentransfers auf­ rechtzuerhalten. Ein Initiator an dem primären PCI-Bus fügt einen Warte­ zustand ein durch Entfernen des IRDYp#-Signals (Buszyklus 9). Ein Ziel an dem sekundären PCI-Bus 36 setzt Wartezustände ein durch Entfernen von TRDYs# (Buszyklen 12, 13, 14).

Fig. 9 ist ein Zeitlagediagramm einer beispielhaften Konfigu­ ration einer stromab ausgeführten Schreib/Leseoperation, so daß der In­ itiator an dem primären PCI-Bus 24 und das Ziel an dem sekundären PCI- Bus 36 liegen. Konfigurationsschreibzyklen an dem primären PCI-Bus 24 werden stromab durch die PCI/PCI-Brücke 34 weitergegeben, wenn das Si­ gnal IDSELsP unangelegt bleibt. Wenn Konfigurationsschreibzyklen nicht von irgendeiner Komponente an dem primären PCI-Bus beansprucht werden, dann beansprucht die PCI/PCI-Brücke 34 diese Zyklen an dem primären PCI- Bus 24 als eine subtraktiv decodierende Komponente. Wenn der übertragene Konfigurationsschreibzyklus nicht von irgendeiner Komponente an dem se­ kundären Bus beansprucht wird, dann bewirkt die PCI/PCI-Brücke 34 die normale Beendigung des Konfigurationsschreibens an dem primären PCI-Bus 24 nach Meisterverwerfung der übertragenen Konfigurationsschreibzyklen an den sekundären PCI-Bus 36.

Fig. 10 ist ein Zeitlagediagramm eines beispielhaften Konfigu­ rationslesezyklus, bei dem der Initiator an dem primären PCI-Bus 24 ist und es kein Ziel gibt. Konfigurationslesezyklen an dem primären PCI-Bus 24 werden stromab über die PCI/PCI-Brücke 34 übertragen, wenn das ID- SELp-Signal nicht angelegt ist. Wenn Konfigurationslesezyklen nicht von irgendeiner Komponente an dem primären PCI-Bus 24 beansprucht werden, beansprucht die PCI/PCI-Brücke 34 diese Zyklen an dem primären PCI-Bus als eine subtraktiv decodierende Komponente. Wenn der übertragene Konfi­ gurationslesezyklus nicht von irgendeiner Komponente an dem sekundären PCI-Bus 36 beansprucht wird, beendet die PCI/PCI-Brücke 34 den Konfigu­ rationslesezyklus durch Rückführen von FFFFFFFFh zu dem Initiator an dem primären PCI-Bus 24 nach Meisterverwerfung der übertragenen Konfigura­ tionslesezyklen an dem sekundären PCI-Bus 36.

Die Zeitlage anderer Arten von PCI-Transaktionszyklen sollte für Fachleute offensichtlich sein, da die vorliegende Erfindung die Si­ gnale von einem Bus zu dem anderen Bus spiegelt. Demgemäß arbeitet jeder Bus in Übereinstimmung mit dem PCI-Protokoll und der Spezifika­ tion. Darüberhinaus werden durch Verwendung des spekulativen FRAME#-Ver­ fahrens der vorliegenden Erfindung und die transparente Brücke die bei­ den getrennten PCI-Busse als ein einziger logischer Bus von der Software angesehen, wenn das System konfiguriert wird und die Komponenten an den Bussen identifiziert werden. Dies verringert die Überlast für BIOS- und OS-Konfiguration. Es verringert auch die OS/BIOS-Bezifferungs/Konfigura­ tionsinkompatibilitätsrisiken.

Fig. 3 ist ein Blockdiagramm einer als Beispiel gewählten Aus­ führungsform der PCI/PCI-Brücke 34. Ein Datenpfad 50 umfaßt eine Mehr­ zahl von Multiplexern 54, eine Daten-Latch-Schaltung 56 und eine Adreß-Latch-Schaltung 58 und Puffer 60. Die Datenpfadeinheit bildet eine Strecke für die Adressen und Daten zwischen dem primären PCI-Bus 24 und dem sekundären PCI-Bus 36.

Die PCI/PCI-Brücke 34 hat eine Busschnittstelleneinheit 52, enthält eine Busschnittstellensteuereinheit 62 und ein primäres Ziel 64 sowie ein sekundäres Ziel 66. Jedes Ziel 64, 6 ist in der Lage, entweder Meisteroperationen durchzulassen oder Zieloperationen zu empfangen. Die PCI/PCI-Brücke 34 funktioniert als ein Ziel bei der Initialisierung des Busses seitens des Ziel, das eigentlich an dem Zielbus liegt. In gleicher Weise funktioniert die PCI/PCI-Brücke 34 als ein Meister an dem Zielbus seitens des Meisters, der tatsächlich an dem initiierenden Bus liegt.

Die PCI/PCI-Brücke 34 ermöglicht Transaktionen zwischen einem Meister an einer PCI-Schnittstelle zu einem Ziel an der anderen Schnitt­ stelle. Die Busschnittstellensteuereinheit 62 arbeitet als eine zentra­ lisierte Steuereinheit für die Brücke 34 und steuert die Meisterungsfä­ higkeiten der Brücke 34 sowohl an dem primären PCI-Bus 24 als auch dem sekundären PCI-Bus 36. Das primäre Ziel 64 ermöglicht den Konfigura­ tionsregisterzugriff (zu dem Konfigurationsraum 74) und das Programmie­ ren durch die Decodierschaltung 76. Das sekundäre Ziel 66 decodiert po­ sitiv Stromaufzyklen.

Ein Sekundärbusschiedskreis 70 erfüllt eine Schiedsfunktion für den sekundären PCI-Bus 36. Die serielle Interruptsteuerlogik 68 stützt das serielle Interruptanforderungsprotokoll (IRQ) unter Ermögli­ chung des Transfers von Interruptinformation von dem sekundären PCI-Bus 36 zu dem primären PCI-Bus 24. Die Takterzeugungs- und Rücksetzlogik 72 erzeugt und steuert den Takt und das Rücksetzen für den sekundären PCI- Bus 36. Wie oben festgehalten, kann die PCI/PCI-Brücke 34 entweder in dem Notebook-Computer 12 oder in der Andockstation 14 lokalisiert sein.

Claims (9)

1. Verfahren zum Überbrücken eines ersten und eines zweiten Busses, an welche jeweils mindestens eine Komponente ankoppelbar ist, in einem Computersystem, dadurch gekennzeichnet, dass
in Reaktion auf einen Transaktionszyklus auf dem ersten Bus ein Transaktionszyklus auf dem zweiten Bus gestartet wird,
auf einem Bus auftretende Bustransaktionen auf den jeweils anderen Bus gespiegelt werden,
ein Auftreten von Bustransaktionen auf den Bussen ermöglicht wird, wenn entweder eine der Komponenten am ersten Bus den Transaktionszyklus innerhalb einer ersten bestimmten Anzahl von Buszyklen nach Beginn des Transaktionszyklus auf dem ersten Bus beansprucht oder wenn eine der Komponenten am zweiten Bus den Transaktionszyklus innerhalb einer zweiten bestimmten Anzahl von Buszyklen nach Beginn des Transaktionszyklus auf dem zweiten Bus beansprucht,
der Transaktionszyklus von der Brücke beansprucht wird, wenn keine der an die Busse angekoppelten Komponenten den Transaktionszyklus innerhalb der ersten definierten Anzahl von Buszyklen nach Beginn des Transaktionszyklus auf dem ersten Bus beansprucht hat, und dass,
nachdem der Transaktionszyklus von der Brücke beansprucht worden ist, die Transaktionszyklen auf den Bussen verworfen werden, wenn keine der Komponenten am zweiten Bus den Transaktionszyklus innerhalb der zweiten definierten Anzahl von Buszyklen nach Beginn des Transaktionszyklus auf dem zweiten Bus beansprucht hat, wobei das Verwerfen ein Ausführen einer Zielverwerfung am ersten Bus und einer Meisterverwerfung am zweiten Bus umfaßt.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Busse PCI-Busse sind.

3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch die Schritte des Ausführens von Burst-Zyklen und Einfügens von Wartezuständen während der Burst-Zyklen durch Deaktivieren eines Signals, das die Bereitschaft eine Komponente, die Bustransaktion auszuführen, anzeigt.

4. Transparente Brücke zum Koppeln zwischen einen ersten und einen zweiten Bus eines Computersystems, umfassend einen über die Brücke verlaufenden Datenweg für Daten- und Adreßkommunikation zwischen zwei Bussen, dadurch gekennzeichnet, daß eine Busschnittstelleneinheit für die Steuerung von Bustransaktionen über die Brücke nach einem der Ansprüche 1 bis 3 vorgesehen ist.

5. Brücke nach Anspruch 4, dadurch gekennzeichnet, dass die eine PCI/PCI-Brücke für das Koppeln zwischen zwei PCI-Bussen ist.

6. Brücke nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Brücke Mittel für die elektrische Isolierung des ersten und des zweiten Busses voneinander umfaßt.

7. Brücke nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass ein Konfigurationsraum vorgesehen ist, der die Konfiguration der Komponenten am ersten Bus enthält.

8. Anordnung, umfassend ein Computersystem mit einem Bus und daran angekoppelten Komponenten sowie ein digitales Datensystem mit einem Bus und daran angekoppelten Komponenten, dadurch gekennzeichnet, dass zwischen den Bussen eine transparente Brücke nach einem der Ansprüche 4 bis 7 vorgesehen ist.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass die beiden Busse PCI-Busse sind und die Brücke eine PCI/PCI-Brücke ist.