DE69815006T2

DE69815006T2 - Datenverarbeitungseinheit mit Fehlerbeseitungsmöglichkeiten

Info

Publication number: DE69815006T2
Application number: DE69815006T
Authority: DE
Inventors: Eric Chesters; Roger D. Arnold; Rod G. Fleck
Original assignee: Infineon Technologies North America Corp
Current assignee: Infineon Technologies AG
Priority date: 1997-09-12
Filing date: 1998-09-09
Publication date: 2004-04-01
Anticipated expiration: 2018-09-10
Also published as: US6175913B1; DE69815006D1; EP0902367A2; EP0902367A3; EP0902367B1

Description

ALLGEMEINER STAND DER TECHNIK
Die vorliegende Erfindung betrifft eine Datenverarbeitungseinheit, wie etwa einen Mikroprozessor oder einen Mikrocontroller, mit Fehlerbeseitigungsfähigkeiten.
Während bei den ersten Mikroprozessorsystemen Fehler in der Software nur durch Software entfernt werden konnten, die keine Analyse in Echtzeit gestatteten, weisen Mikroprozessoren heutzutage spezielle Fehlerbeseitigungshardware auf dem Chip auf. Diese Fehlerbeseitigungshardware gestattet das Programmieren von Haltepunkten, um den Fluß eines Programms zu steuern, das analysiert werden muß. Deshalb müssen die Haltepunkte nicht länger durch Software simuliert werden, doch können auch durch Hardware erzeugte Haltepunkte das Programm noch unterbrechen, und die Steuerung wird von der jeweiligen Fehlerbeseitigungssoftware übernommen. Bei vielen Echtzeitanwendungen darf der Programmfluß nicht unterbrochen werden. Somit könnte bei vielen Echtzeitanwendungen immer noch ein in die Schaltung gelegter Emulator erforderlich sein.
Aus EP-A-O 762 280 ist eine Datenverarbeitungseinheit mit Fehlerbeseitigungsfähigkeiten bekannt, mit einer zentralen Verarbeitungseinheit, einem mit der zentralen Verarbeitungseinheit gekoppelten Bus zum Zugriff auf eine Einrichtung über mit dem Bus gekoppelte Adreß- und Datenleitungen, wobei eine Fehlerbeseitigungseinheit an den Bus angekoppelt ist, und einer an die Fehlerbeseitigungseinheit angekoppelten Schutzeinheit, um den Zugriff auf den Bus zu schützen. Die Schutzeinheit kann programmiert werden, in einem Schutzmodus und in einem Fehlerbeseitigungsmodus zu arbeiten, in dem ein Signal zu der Fehlerbeseitigungseinheit gesendet wird, woraufhin die Fehlerbeseitigungseinheit ein Fehlerbeseitigungssignal erzeugt.
KURZE DARSTELLUNG DER ERFINDUNG
Eine Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung einer Datenverarbeitungseinheit mit zusätzlicher Fehlerbeseitigungshardware, die eine effiziente Fehlerbeseitigungsunterstützung liefert und die Notwendigkeit von in die Schaltung gelegten Emulatoren minimiert, und somit in der Minimierung des Siliziumbereichs, der benötigt wird, um eine Fehlerbeseitigungsfunktionalität bereitzustellen.
Diese Aufgabe wird durch eine Datenverarbeitungseinheit mit den Merkmalen von Anspruch 1 erzielt.
Die Datenverarbeitungseinheit gemäß der vorliegenden Erfindung umfaßt eine zentrale Verarbeitungseinheit, einen mit der zentralen Verarbeitungseinheit gekoppelten Bus zum Zugriff auf eine Einrichtung über mit dem Bus gekoppelte Adreß- und Datenleitungen, wobei eine Fehlerbeseitigungseinheit an den Bus angekoppelt ist, eine Schutzeinheit, die mit dem Bus gekoppelt ist und mit der Fehlerbeseitigungseinheit zum Schützen des Zugriffs auf den Bus. Die Schutzeinheit umfaßt Register, die mindestens einen programmierbaren Adreßbereich definieren. Weiterhin kann die Schutzeinheit programmiert werden, in einem Schutzmodus zu arbeiten, in dem der Adreßbereich geschützt ist, und in einem Fehlerbeseitigungsmodus, in dem nach einem Zugriff auf den Adreßbereich ein Signal zu der Fehlerbeseitigungseinheit gesendet wird, woraufhin die Fehlerbeseitigungseinheit ein Fehlerbeseitigungssignal erzeugt.
Bei einer weiteren Ausführungsform umfaßt die Datenverarbeitungseinheit weiterhin eine mit einem Interrupteingang der zentralen Verarbeitungseinheit gekoppelte Interruptsteuerung. Das Fehlerbeseitigungssignal wird der Interruptsteuerung zugeführt, und bei einem Fehlerbeseitigungsereignis wird ein Interrupt erzeugt. Dem Interrupt kann jede beliebige Priorität zugeordnet werden, wodurch eine kurze Fehlerbeseitigungsroutine abgearbeitet werden kann und vermieden wird, kritische Echtzeitroutinen mit höheren Prioritäten zu unterbrechen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein grundlegendes Blockschaltbild eines Mikrocontrollersystems gemäß der vorliegenden Erfindung,
2 zeigt ein Blockschaltbild für eine grundlegende Fehlerbeseitigungsereigniserzeugungseinheit,
3 zeigt Einzelheiten eines Fehlerbeseitigungsereignisgenerators,
4 zeigt eine erste Logikschaltung zum Erzeugen eines Fehlerbeseitigungsereignisses,
5 zeigt eine zweite Logikschaltung zum Erzeugen eines Fehlerbeseitigungsereignisses,
6 zeigt eine dritte Logikschaltung zum Erzeugen eines Fehlerbeseitigungsereignisses.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
1 zeigt einen Mikrocontroller 1, der über eine externe Buseinheit 5 mit einem Direktzugriffsspeicher 2 (RAM) und einen Festwertspeicher 3 (ROM) gekoppelt ist. Die externe Buseinheit 5 ist an einen internen Bus 13 gekoppelt, der alle Einrichtungen eines Mikrocontrollers 1 verbindet. Eine zentrale Verarbeitungseinheit 7 (CPU) und eine Direktspeicherzugriffseinheit 8 (DMA) sind an diesen Bus 13 angekoppelt. Eine Reihe von Peripherieeinrichtungen 9 und 10 sind ebenfalls mit dem Bus 13 verbunden. Eine Interruptsteuerung 6 ist über einen Interrupteingang 6a an die CPU 7 und an den Bus 13 angekoppelt.
Eine Bussteuer-/schutzeinheit 12 sorgt für die Taktung der Signale auf dem Bus 13. Sie enthält auch eine Schutzeinheit, die Daten- und Adreßleitungen mit vorbestimmten Werten vergleicht, um spezifische Adreßbereiche vor einem Lese- oder/und Schreibzugriff zu schützen. Die Schutzeinheit kann auch Teil der zentralen Verarbeitungseinheit 7 sein oder mit der zentralen Verarbeitungseinheit 7 verbunden sein (durch die Zahl 12A angegeben). Ein Fehlerbeseitigungs-/ Verfolgungsmodul 11 ist mit dem Bus 13 gekoppelt und empfängt Signale von der CPU 7, der DMA 8, der Peripherieeinrichtung 10 und der Bussteuer-/ Schutzeinheit 12. Das Fehlerbeseitigungs-/Verfolgungsmodul 11 umfaßt eine externe Schnittstelle mit einem Eingangs-/Ausgangspin 11a und Kopplungsleitungen 4a, 4b zu externer Fehlerbeseitigungshardware 4.
Der Bus 13 umfaßt spezielle Fehlerbeseitigungsleitungen, die zur Fehlerbeseitigungsunterstützung verwendet werden. Einige dieser Leitungen können dazu verwendet werden, den jeweiligen Fehlerbeseitigungslevel anzugeben. Der Wert des aktuellen Fehlerbeseitigungslevels wird durch das auf dem Chip befindliche Fehlerbeseitigungssystem 11 aktualisiert und durch Peripherieeinrichtungen 8, 9 und 10 dazu verwendet zu bestimmen, welche Aktionen eingeleitet werden sollten, wenn die CPU 7 in den Fehlerbeseitigungszustand eintritt. Diese Optionen können beispielsweise lauten:
Betrieb immer unterbrechen, wenn das Fehlerbeseitigungs-Aktivsignal aktiviert ist;
niemals den Betrieb unterbrechen, wenn das Fehlerbeseitigungs-Aktivsignal aktiviert ist;
ein Bit in einem der peripheren Steuerregister bereitstellen, mit dem spezifiziert wird, ob die Peripherieeinrichtung 8, 9 und 10 unterbrochen werden sollte oder nicht, wenn das Fehlerbeseitigungs-Aktivsignal aktiviert ist.
Der aktuelle Fehlerbeseitigungslevel kann in einem speziellen Feld eines im Fehlerbeseitigungs-/Verfolgungsmodul 11 bereitgestellten Fehlerbeseitigungsstatusregisters gehalten werden. Der Mikrocontroller 1 gemäß der vorliegenden Erfindung stellt eine spezielle, auf dem Chip befindliche Schutzeinheit in einer Bussteuereinheit 12 oder einer Schutzeinheit 12A bereit, die entweder Teil der zentralen Verarbeitungseinheit 7 oder mit ihr verbunden ist, wie durch die gepunkteten Linien in 1 angegeben. Falls diese Einheit 12 mit dem Bus 13 gekoppelt ist, kann sie Signale prüfen, die entweder von einer CPU 7 oder einer DMA-Einheit 8 erzeugt werden. Eine Schutzeinheit 12A, die Teil der CPU 7 ist, kann direkt etwaige Signale prüfen, die von der CPU 7 erzeugt werden. Diese Schutzeinheit 12, 12A umfaßt mehrere zugeordnete Register 15, 16, ... 17 und 18, wie in 2 gezeigt. Jedes Registerpaar 15, 16 und 17, 18 definiert eine obere Grenze und eine untere Grenze. Diese Register 15–18 sind mit einer Vergleichseinheit 19 gekoppelt, die über Leitungen 14 mit dem Bus 13 verbunden ist. Die Vergleichseinheit 19 erzeugt mehrere Ausgangssignale 19a–19k. Das Signal 19a wird erzeugt, wenn ein Datenlesevorgang gleich der oberen Adresse im jeweiligen Register ist, beispielsweise Register 16, Signal 19b wird erzeugt, wenn ein Datenschreibvorgang gleich der oberen Adresse ist, beispielsweise im Register 15. Signal 19c wird erzeugt, wenn ein Datenlesevorgang gleich der unteren Adresse ist, und Signal 19d, wenn ein Datenschreibvorgang gleich der unteren Adresse ist. Signal 19e wird erzeugt, wenn Daten im Adreßbereich gelesen werden, und Signal 19f, wenn Daten in den Adreßbereich geschrieben werden. Signal 19g wird erzeugt, wenn ein Codeholvorgang gleich der oberen Adresse ist, und 19h, wenn ein Codeholvorgang gleich der unteren Adresse ist. Signal 19i wird schließlich erzeugt, wenn der Codeholvorgang im definierten Bereich ist, und 19k, wenn ein Zurückschreiben zu den Allzweckregistern im Dateiregister der CPU 7 auftritt.
Die Signale 19a und 19b werden den Eingängen eines OR-Gatters 20 zugeführt, das ein Ausgangssignal auf Leitung 23 erzeugt, die mit einer Fehlerbeseitigungseinheit 28 verbunden ist. Die Fehlerbeseitigungseinheit 28 umfaßt eine Fehlerbeseitigungsereigniserzeugungseinheit 28a und eine Fehlerbeseitigungsereignisverarbeitungseinheit 28b. Sie enthält weiterhin mindestens ein oder mehrere spezielle Ereignisregister 28c, die teils die Fehlerbeseitigungsereigniserzeugungseinheit 28a und teils die Fehlerbeseitigungsereignisverarbeitungseinheit 28b steuern. Die Signale 19a bis 19f werden den Eingängen eines OR-Gatters 21 zugeführt, das ein Ausgangssignal auf Leitung 24 erzeugt, die mit der Fehlerbeseitigungsereigniserzeugungseinheit 28a verbunden ist. Das Signal 19g wird Leitung 25 zugeführt, die mit der Fehlerbeseitigungsereigniserzeugungseinheit 28a gekoppelt ist. Die Signale 19h und 19i werden den Eingängen eines OR-Gatters 22 zugeführt, das ein Ausgangssignal auf Leitung 26 erzeugt, die mit der Fehlerbeseitigungsereigniserzeugungseinheit 28a verbunden ist. Signal 19k wird Leitung 27 zugeführt, die mit der Fehlerbeseitigungsereigniserzeugungseinheit 28a gekoppelt ist. Die Fehlerbeseitigungseinheit 28 umfaßt die ganze erforderliche Logik und alle erforderlichen Register, um ein Fehlerbeseitigungsereignis am Ausgang 29 zu erzeugen, der entweder durch die Interrupteinheit 6 mit der CPU 7, an den externen Pin 11a oder an die Fehlerbeseitigungshardware 4 angekoppelt ist.
In einem ersten Modus kann jedes Registerpaar 15, 16 und 17, 18 einen Adreßbereich definieren. Ein zusätzliches Modusregister 15a und 17a definiert, wie der Bereich geschützt wird. Die Modusregister 15a, 17a enthalten Bits, die angeben, ob ein Lesevorgang, ein Schreibvorgang oder ein Ausführungsvorgang im spezifizierten Bereich gestattet wird. Es können mehrere Registerpaare bereitgestellt werden, wobei die Registerpaare für den Code- und/oder Datenschutz verwendet werden können.
In einem zweiten Modus werden die Registerpaare von dem Fehlerbeseitigungssystem 4, 11, 28 dazu verwendet, die Einstellungen von Haltepunkten und den Fluß eines jeweiligen Programms zu steuern. Das Modusregister enthält deshalb zusätzlich Steuerbits, um auf bestimmte Bedingungen zu reagieren, falls auf Daten oder Code zugegriffen wird oder Daten oder Code ausgeführt werden. Diese Steuerbits spezifizieren mindestens ein Signal bei einem Schreibvorgang oder Lesevorgang im Bereich. Falls diese Bits gesetzt werden, werden Schreib- und Lesesignale bei Schreib- oder Lesevorgängen erzeugt, wenn die Datenadresse in den Bereich fällt, der dem Modustabelleneintrag zugeordnet ist, wo die Bits gesetzt werden. Dadurch können zu Fehlerbeseitigungszwecken Schreib- oder Lesevorgänge zu einer beliebigen Adresse in einem spezifizierten Bereich verfolgt werden. Ein Ausführungssignalbit in Codebereichseinträgen ermöglicht das Ausführen von Anweisungen innerhalb des zugeordneten Bereichs in Einzelschritten. Zusätzliche Signale, wie etwa Signale bei einem Lesevorgang/Schreibvorgang/Ausführungsvorgang von/zu einer Adressenuntergrenze/Adressenobergrenze, werden erzeugt, wenn eine Adresse als Ergebnis eines Vergleichs gleich der unteren beziehungsweise oberen Grenze in dem durch das Registerpaar definierten Bereichstabelleneintrag ist. Mit diesen Signalen können die Bereichstabellenregister dazu verwendet werden, sowohl Datenbeobachtungspunkte als auch traditionelle Anweisungshaltepunkte zu implementieren. Tabelle 1 zeigt den Inhalt eines Modusregisters in einer Datenbereichstabelle und in einer Codebereichstabelle.
Tabelle 1
Diese Signale werden als Fehlerbeseitigungsauslöseeingangssignale zur Fehlerbeseitigungseinheit 28 verwendet. Was als Reaktion auf ein beliebiges dieser Signale geschieht, hängt von Einstellungen im Fehlerbeseitigungssteuerregister ab, wobei diese Optionen allgemein folgende sein können:
Ignorieren des Signals,
Weiterleiten eines Signals zum Echtzeitfehlerbeseitigungsport, aber ansonsten Fortsetzen der normalen Ausführung, oder
Springen zum interaktiven Fehlerbeseitigungskern.
Anhalten der CPU.
Das Erfassen zum interaktiven Fehlerbeseitigungskern bedeutet nicht unbedingt, daß die CPU 7 insgesamt angehalten wird. Bei Fehlersuchprogrammen, die eine Multitask-Fehlerbeseitigung unterstützen, besteht die normale Tätigkeit beim Springen zum Fehlerbeseitigungskern darin, daß eine Meldungsübertragung über die Fehlerbeseitigungsverbindung zur Hauptmaschine eingeleitet wird, wobei der Benutzer über das Ereignis informiert wird, die Aufgabe, von der aus gesprungen wird, abhängig von einer Befehlseingabe von der Hauptmaschine unterbrochen und die Echtzeit-Aufgabenprioritätssteuerung des Betriebssystems aufgefordert wird, mit der Ausführung anderer Aufgaben fortzufahren.
Zusätzlich zu den oben aufgeführten direkten Aktionen sei angemerkt, daß Signale auf verschiedene Weise unter der Steuerung der Register 15, 16, 17, 18 in der Fehlerbeseitigungssteuereinheit 12 kombiniert werden können. Beispielsweise kann das Fehlerbeseitigungsverfolgungsmodul 11 so eingestellt werden, daß es eine Fehlerbeseitigungserfassung oder einen Interrupt erzeugt, wenn ein Schreibvorgang zu einer gegebenen Adresse erfaßt wird und der Programmzähler für den Schreibvorgang in einem bestimmten Bereich liegt.
Durch jedes Registerpaar 15, 16; 17, 18 und zugeordnetes Modusregister 15a, 17a definierte individuelle Bereichstabellen können zum Speicherschutz oder zur Fehlerbeseitigung verwendet werden. Es wäre sogar möglich, sie gleichzeitig für beide Zwecke zu verwenden.
Der Fehlerbeseitigungsereignisgenerator 28 umfaßt Register für jede mögliche Quelle von Fehlerbeseitigungsereignissen, die definieren, welche Aktionen unternommen werden sollten, wenn dieses Fehlerbeseitigungsereignis aufgerufen wird. Diese Register können auch zusätzliche Informationen darüber enthalten, welche Kriterien, wie etwa die Kombination von Fehlerbeseitigungsauslösern, erfüllt sein müssen, damit das Fehlerbeseitigungsereignis aufgerufen wird. Die Fehlerbeseitigungsereignissteuerregister und die Quellen der zugeordneten Fehlerbeseitigungsereignisse sind in Tabelle 2 aufgeführt.
Tabelle 2
Die zu ergreifende Aktion, wenn ein Fehlerbeseitigungsereignis aufgerufen wird, wird durch die folgenden Informationen definiert:
die zu ergreifende Ereignisaktion,
der Interruptprioritätslevel, der für den Softwarefehlerbeseitigungsmodus verwendet wird,
der Systemfehlerbeseitigungslevel.
Diese Informationen können auf die folgende Weise, die in Tabelle 3 gezeigt ist, in beispielsweise 12 Bit des TRnEVT-Spezialregisters codiert werden:
Tabelle 3 TRnEVT-Registers
Mit der Ereignisaktion wird spezifiziert, was geschieht, wenn das zugeordnete Fehlerbeseitigungsereignis aufgerufen wird. Bei der zu ergreifenden Aktion kann es sich um eine der folgenden handeln: keine, Softwarefehlerbeseitigungsmodus, Anhalten des Fehlerbeseitigungsmodus oder Setzen des externen Pins. Das BBM-Bit wird dazu verwendet zu bestimmen, ob ein Haltepunkt vor der Ausführung liegt oder nicht. Die Bit 5 bis 12 bestimmen den Prioritätslevel für den für das Softwarefehlerbeseitigungsereignis erzeugten Interrupt. Die Tatsache, das die Interruptpriorität programmierbar ist, gestattet viele verschiedene Arten der Fehlerbeseitigungssteuerung. Eine standardmäßige Fehlerbeseitigungssteuerung, bei der die Fehlerbeseitigungseinheit 28 die vollständige Kontrolle über die CPU 7 besitzt, wird gesetzt, wenn der Fehlerbeseitigungsinterrupt die höchste Priorität aufweist. Je niedriger die Fehlerbeseitigungspriorität, um so mehr Kontrolle erhält das Programm, das getestet wird. Beispielsweise können Merkmale, die sehr zeitkritisch sind und im Hintergrund ablaufen müssen, um Daten für einige weniger kritische Routinen zu liefern, im Hintergrund laufen, während der Fehlerbeseitigungskern zu testende Daten sammelt. Bei Routinen, die sehr zeitkritisch sind, ist eine Analyse ohne Störung durch das Fehlerbeseitigungssystem 11, 28 möglich. In diesem Fall setzt die Fehlerbeseitigungshardware 4 einen ersten Pin 11a bei einem Fehlerbeseitigungsereignis. Diese Merkmale gestatten eine große Vielfalt hinsichtlich der Fehlerbeseitigungsunterstützung.
Bestimmte Fehlerbeseitigungsereignisquellen erfordern keine zusätzliche Informationen, um zu spezifizieren, wann das Fehlerbeseitigungsereignis erstellt werden sollte. Beispielsweise die Fehlerbeseitigungsereignisse, die durch die Ausführung der Fehlerbeseitigungsanweisung oder das Setzen des externen Haltepins 11a verursacht werden. Jedoch erfordern die Fehlerbeseitigungsereignisse, die aus einer programmierbaren Kombination der Fehlerbeseitigungsauslöser erzeugt werden, das präzise Kriterium, das verwendet wird, um zu bestimmen, welche Kombination aktiver Fehlerbeseitigungsauslöser ein bereitzustellendes Fehlerbeseitigungsereignis erzeugt. Diese Information wird in den oberen 19 Bits des zugeordneten Fehlerbeseitigungssteuerregisters bereitgestellt.
Durch die Datenverarbeitungseinheit 1 gemäß der vorliegenden Erfindung kann jedem Eintrag in der durch das Registerpaar 15, 16; 17, 18 definierten Schutzbereichstabelle ein Fehlerbeseitigungsereignis zugeordnet werden. Beispielsweise können durch das Fehlerbeseitigungssteuerregister TRnEVT die durch Eintrag n in der Schutzbereichstabelle erzeugten Fehlerbeseitigungsauslöser Code und Daten in die Auslöserkriterien aufgenommen werden. Der Einsatz der anderen Fehlerbeseitigungsauslöser ist nicht eingeschränkt. Einige der Auslöser des Schutzsystems 12 können durch OR-Gatter 20, 21 und 22 anhand einer logischen OR-Funktion miteinander verknüpft werden, bevor sie als Eingaben zur Fehlerbeseitigungsereigniserzeugungslogik verwendet werden.
Die oberen Bits des TRnEVT-Registers können den folgenden Inhalt aufweisen:
Tabelle 4
Die Fehlerbeseitigungserzeugungslogik 28a gestattet, die Fehlerbeseitigungsauslöser so zu kombinieren, daß die folgenden Arten von Haltepunkten erzeugt werden. 3 zeigt die drei verschiedenen Arten von Haltepunktgeneratoren:
Nur-Computer-Haltepunkte, Einheit 31,
Anhalten beim Datenzugriff auf eine Adresse, was auch von dem PC abhängig sein kann, Einheit 30,
Anhalten beim Zurückschreiben zu einem spezifischen Gpg, was ebenfalls von dem PC abhängig sein kann, Einheit 32.
Die Fehlerbeseitigungsereigniserzeugungslogik 28a kann in mehrere Blöcke unterteilt werden, wobei jeder Block eine der obigen Arten von Haltepunkten implementiert. Einheit 30 ist mit den Leitungen 23, 24, 25 und 26 gekoppelt. Einheit 31 ist mit den Leitungen 25 und 26 und Einheit 32 mit den Leitungen 25, 26 und 27 gekoppelt. Die Ausgänge der, Einheiten 30, 31 und 32 sind mit Hilfe des OR-Gatters 33 miteinander ORverknüpft. Der Ausgang des OR-Gatters 33 ist mit der Ausgangsleitung 29 gekoppelt.
Die 4–6 zeigen verschiedene Ausführungsformen der Einheiten 30, 31 und 32 von 3. Eine Ausführungsform der Einheit 3C ist in 4 gezeigt. Die Ausführungsform umfaßt ein NOR-Gatter 42 und ein OR-Gatter 45 und drei AND-Gatter 43, 44 und 46. Ein Anschluß 40 ist mit den ersten Eingängen des NOR-Gatters 42 und des AND-Gatters 44 verbunden. Ein Anschluß 41 ist mit dem zweiten Eingang des NOR-Gatters 42 und mit dem ersten Eingang des AND-Gatters 43 verbunden. Leitung 26 ist mit dem zweiten Eingang des AND-Gatters 43 und Leitung 25 mit dem zweiten Eingang des AND-Gatters 44 gekoppelt. Das OR-Gatter 45 umfaßt drei Eingänge, die mit den Ausgängen der Gatter 42, 43 und 44 verbunden sind. Der Ausgang des OR-Gatters 45 ist mit einem ersten Eingang des AND-Gatters 46 gekoppelt. Der Ausgang des Gatters 46 ist mit einem Ausgangsanschluß 47 gekoppelt.
Bei einer ersten Anwendung wird ein Signal DU U vom TRnEVT-Register 28c dem Anschluß 40 und ein Signal DU LR dem Anschluß 41 zugeführt. Der zweite Eingang des AND-Gatters 46 ist mit Leitung 23 gekoppelt. Die Erzeugung eines Fehlerbeseitigungsereignisses vom D_U-Auslösereingang auf Leitung 23 wird durch drei Bits im TRnEVT-Register 28c gesteuert. Der D_U-Eingang kann mit den Eingängen C_U und C_LR kombiniert werden, um die folgenden Arten von Haltepunkten bereitzustellen:
Halten beim Datenzugriff auf eine spezifische Adresse,
Halten beim Datenzugriff auf eine spezifische Adresse durch eine Anweisung, deren PC entweder im Ober- oder Untergrenzenregister 15, 16; 17, 18 des entsprechenden Codeschutztabelleneintrags definiert ist,
Anhalten beim Datenzuagriff auf eine spezifische Adresse durch eine Anweisung im Codebereich, der durch den entsprechenden Codeschutztabelleneintrag definiert ist.
Auf ähnliche Weise wird die Erzeugung eines Fehlerbeseitigungsereignisses vom DLR-Auslösereingang vom Schutzsystem durch weitere drei Bit im TRnEVT-Register gesteuert. In diesem Fall wird ein Signal DLR U dem Anschluß 40 und ein Signal DLR LR dem Anschluß 41 zugeführt. Der zweite Eingang des AND-Gatters 46 ist mit Leitung 24 gekoppelt. Der D_LR Eingang kann mit den Eingängen C_U und C_LR verknüpft werden, um die folgenden Arten von Haltepunkten bereitzustellen:
Halten beim Datenzugriff auf eine spezifische Adresse oder auf einen spezifischen Bereich,
Halten beim Datenzugriff auf eine spezifische Adresse oder auf einen spezifischen Bereich durch eine Anweisung, deren PC entweder im Ober- oder Untergrenzenregister des entsprechenden Codeschutztabelleneintrags definiert ist,
Anhalten beim Datenzugriff auf eine spezifische Adresse oder auf einen spezifischen Bereich durch eine Anweisung im Codebereich, der durch den entsprechenden Codeschutztabelleneintrag definiert ist.
4 zeigt eine Ausführungsform für die Einheit 32 von 3. Ein Anschluß 50 ist mit einem Eingang eines Inverters 51 und dem ersten Eingang eines AND-Gatters 53 gekoppelt. Der zweite Eingang des AND-Gatters 53 ist mit Leitung 26 gekoppelt. Die Ausgänge der Gatter 51 und 53 sind durch das OR-Gatter 52 OR-verknüpft, wobei dessen Ausgang mit dem ersten Eingang des AND-Gatters 55 gekoppelt ist. Der zweite Eingang des Gatters 55 ist an Leitung 27 angeschlossen. Der Ausgang des Gatters 55 ist mit dem ersten Eingang des AND-Gatters 56 gekoppelt, dessen zweiter Eingang mit dem Anschluß 54 verbunden ist. Der Ausgang des Gatters 56 ist mit einem Ausgangsanschluß 57 gekoppelt.
Das Signal GPR LR wird dem Anschluß 50 und das Signal GPR E dem Anschluß 54 zugeführt. Die Erzeugung eines Fehlerbeseitigungsereignisses von dem GPR-Rückschreibschutzauslösereingang wird durch zwei Bit gesteuert. Sie kann kombiniert werden mit den Eingängen C_U und c_LR, um die folgende Art von Haltepunkt zu erzeugen:
Anhalten beim Schreiben in ein spezifisches Allzweckregister (GPR), Anhalten beim Schreiben in ein spezifisches GPR durch eine Anweisung in dem Codebereich, der durch den entsprechenden Codeschutztabelleneintrag definiert ist.
6 zeigt eine Ausführungsform der Einheit 31 von 3. Ein Anschluß 60 und ein Anschluß 61 sind mit einem ersten und zweiten Eingang des NAND-Gatters 52 verbunden, dessen Ausgang mit dem ersten Eingang des AND-Gatters 63 gekoppelt ist. Der zweite Eingang des Gatters 63 ist mit der Leitung 25 verbunden. Die Anschlüsse 69, 70 und 71 sind jeweils mit drei Eingängen des NOR-Gatters 64 verbunden. Der Ausgang des NOR-Gatters 64 ist mit dem ersten Eingang eines AND-Gatters 65 verbunden, dessen zweiter Eingang mit der Leitung 26 gekoppelt ist. Die Ausgänge der Gatter 63 und 65 sind durch ein OR-Gatter 67, dessen Ausgang mit dem Anschluß 68 verbunden ist, OR-verknüpft.
Das Signal DLR U wird dem Anschluß 60 und das Signal DU U dem Anschluß 61 zugeführt. GPR LR wird dem Anschluß 69, das Signal DLR LR dem Anschluß 70 und das Signal DU LR dem Anschluß 71 zugeführt. Diese Implementierung stellt die folgenden Haltepunktkriterien bereit:
Anhalten bei PC-Entsprechung mit entweder der unteren oder oberen Grenze,
Anhalten bei PC in einem durch die untere und obere Grenze definierten Bereich.
Das Fehlerbeseitigungsstatusregister im Fehlerbeseitigungs-/Verfolgungsmodul 11 enthält mehrere Informationen über den aktuellen Status des in Tabelle 5 gezeigten Chipfehlerbeseitigungssystems:
Tabelle 5
Bit 0 zeigt an, ob die Fehierbeseitigungsunterstützung aktiviert ist, Bit 1 zeigt an, ob sich die CPU 7 im Haltezustand befindet, Bit 2 bewirkt einen Neustart der CPU 7, falls es auf „1" besetzt ist, die Bit 3 und 4 geben den aktuellen Systemfehlerbeseitigungslevel an, die Bit 6 und 7 geben den vorausgegangenen Wert des Systemfehlerbeseitigungslevels vor dem letzten Fehlerbeseitigungsereignis an, das bewirkte, daß die CPU 7 in den Softwarefehlerbeseitigungsmodus eintritt oder anhält, Bit 7 gibt an, ob das letzte Fehlerbeseitigungssoftwareereignis gemeldet wurde, und die Bit 8 bis 12 speichern die Quelle des letzten Fehlerbeseitigungsereignisses.
Dieses Register kann mit Hilfe einer externen Fehlerbeseitigungshardware 4 durch den externen Fehlerbeseitigungsport gelesen und beschrieben werden. Der externe Fehlerbeseitigungsport stellt die folgende Funktionalität bereit:
Eine externe Emulatorhardware 4 hat internen Zugriff durch den Systembus 13 und kann alle internen und externen Adressen untersuchen, beispielsweise falls die CPU 7 angehalten wurde.
Die externe Hardware 4 kann mit einem Fehlerbeseitigungsmonitor oder -kern kommunizieren.
Alle Transaktionen können durch den externen Hauptrechner initiiert und gesteuert werden.
Der Fehlerbeseitigungsport könnte zwei Anschlüsse aufweisen: Auf der einen Seite ist der interne Bus 13, der den Fehlerbeseitigungsport mit dem Rest des auf dem Chip befindlichen Systems verbindet, und auf der anderen Seite befindet sich ein JTAG-Anschluß zu der Emulatorhardware 4.
Da eingebettete Anwendungen immer komplexer werden und in den Bereich von Hochgeschwindigkeitsprozessoren übergehen, wird der Laufzeitschutz durch zwei Hauptüberlegungen gerechtfertigt: einfachere Fehlerbeseitigung mit einem sich daraus ergebenden zeitlichen Vorsprung bei der Vermarktung und die Fähigkeit, kritische Systemfunktionen bei Vorliegen von Fehlern zu schützen, die beim Testen komplexer, aber weniger kritischer Funktionen übersehen worden sind. Die Datenverarbeitungseinheit 1 gemäß der vorliegenden Erfindung erfüllt beide Anforderungen und minimiert die zur Bereitstellung dieser Funktionen erforderliche Hardware 4.

Claims

Datenverarbeitungseinheit (1) mit Fehlerbeseitigungsfähigkeiten, mit einer zentralen Verarbeitungseinheit (7), einem mit der zentralen Verarbeitungseinheit (7) gekoppelten Bus (5, 13) zum Zugriff auf eine Einrichtung (2, 3, 6, 8, 9, 10) über mit dem Bus (5, 13) gekoppelte Adreß- und Datenleitungen, wobei eine Fehlerbeseitigungseinheit (11, 28) an den Bus (5, 13) angekoppelt ist, eine Schutzeinheit (12, 12A), die mit der Fehlerbeseitigungseinheit (11, 28) gekoppelt ist, um den Zugriff auf den Bus (5, 13) zu schützen, wobei die Schutzeinheit (12, 12A) Register umfaßt, die mindestens einen programmierbaren Adreßbereich definieren, und die Schutzeinheit (12, 12A) programmiert werden kann, in einem Schutzmodus zu arbeiten, in dem der Adreßbereich geschützt ist, und in einem Fehlerbeseitigungsmodus, in dem nach einem Zugriff auf den Adreßbereich ein Signal zu der Fehlerbeseitigungseinheit (11, 28) gesendet wird, woraufhin die Fehlerbeseitigungseinheit (11, 28) ein Fehlerbeseitigungssignal erzeugt.
Datenverarbeitungseinheit (1) nach Anspruch 1, wobei die Schutzeinheit (12, 12A) an den Bus (5, 13) angekoppelt ist, um Zugriffssignale auf dem Bus (13) zu prüfen.
Datenverarbeitungseinheit (1) nach Anspruch 1, wobei die Schutzeinheit (12, 12A) mit der zentralen Verarbeitungseinheit (7) gekoppelt ist, um Zugriffssignale der zentralen Verarbeitungseinheit (7) zu prüfen.
Datenverarbeitungseinheit (1) nach Anspruch 1, die weiterhin einen externen Pin (11a) umfaßt, der mit der Fehlerbeseitigungseinheit (11, 28) gekoppelt ist, wobei das Fehlerbeseitigungssignal (29) an dem externen Pin (11a) zugänglich ist.
Datenverarbeitungseinheit (1) nach Anspruch 1, wobei die zentrale Verarbeitungseinheit (7) einen Interrupteingang (6a) umfaßt und das Fehlerbeseitigungssignal (29) dem Interrupteingang (6a) zugeführt wird.
Datenverarbeitungseinheit (1) nach Anspruch 5, wobei die zentrale Verarbeitungseinheit (7) weiterhin eine mit dem Interrupteingang gekoppelte Interruptsteuerung (6) umfaßt und das Fehlerbeseitigungssignal (29) der Interruptsteuerung (6) zugeführt wird.
Datenverarbeitungseinheit (1) nach Anspruch 1, weiterhin mit einem Mittel zum Anhalten der zentralen Verarbeitungseinheit (7) bei dem Fehlerbeseitigungssignal (29).
Datenverarbeitungseinheit (1) nach Anspruch 1, wobei die Schutzeinheit (12, 12A) einen Datenvergleicher (19) zum Vergleichen von auf dem Bus (5, 13) übertragenen Daten mit vordefinierten Daten (15, 16, 17, 18) umfaßt.
Datenverarbeitungseinheit (1) nach Anspruch 1, wobei die Schutzeinheit (12, 12A) einen Adreßvergleicher (19) zum Vergleichen einer auf dem Bus (5, 13) übertragenen Adresse mit einer vordefinierten Adresse (15, 16, 17, 18) umfaßt.
Datenverarbeitungseinheit (1) nach Anspruch 9, wobei die Schutzeinheit (12, 12A) weiterhin einen Datenvergleicher (19) zum Vergleichen von auf den Bus (5, 13) übertragenen Daten in Verbindung mit der Adresse mit vordefinierten Daten umfaßt.
Datenverarbeitungseinheit (1) nach Anspruch 9, wobei die Schutzeinheit (12, 12A), weiterhin eine Datenvergleichereinheit (19) umfaßt, die vergleicht, ob auf dem Bus (5, 13) in Verbindung mit der Adresse übertragene Daten in dem vordefinierten Datenbereich (15, 16, 17, 18) liegen.
Datenverarbeitungseinheit (1) nach Anspruch 1, wobei die Schutzeinheit (12, 12A) eine Vergleichereinheit (19) umfaßt, die vergleicht, ob eine auf dem Bus (5, 13) übertragene Adresse in dem vordefinierten Adreßbereich (15, 16, 17, 18) liegt.
Datenverarbeitungseinheit (1) nach Anspruch 12, wobei die Schutzeinheit (12, 12A) weiterhin einen Datenvergleicher (19) zum Vergleichen von auf dem Bus (5, 13) übertragenen Daten in Verbindung mit dem Adreßbereich mit vordefinierten Daten (15, 16, 17, 18) umfaßt.
Datenverarbeitungseinheit (1) nach Anspruch 12, wobei die Schutzeinheit (12, 12A) weiterhin eine Datenvergleichereinheit (19) umfaßt, die vergleicht, ob auf dem Bus (5, 13) in Verbindung mit dem Adreßbereich übertragene Daten in einem vordefinierten Datenbereich (15, 16, 17, 18) liegen.
Datenverarbeitungseinheit (1) nach Anspruch 5, weiterhin mit einem externen Pin (11a), der mit der Fehlerbeseitigungseinheit (11, 28) gekoppelt ist, wobei auf ein Signal am externen Pin (11a) hin die Fehlerbeseitigungseinheit (11, 28) das Fehlerbeseitigungssignal (29) erzeugt.
Datenverarbeitungseinheit (1) nach Anspruch 6, wobei die Fehlerbeseitigungseinheit (11, 28) ein programmierbares Fehlerbeseitigungsregister (TRnEVT) umfaßt, das eine Priorität für den Interrupt speichert.