DE102009061252B3

DE102009061252B3 - Vorrichtung, Verfahren und System zur Verarbeitung einer Transaktion auf einem PCI-Bus mittels eines Root-Komplexes

Info

Publication number: DE102009061252B3
Application number: DE102009061252.1A
Authority: DE
Inventors: David Harriman
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2008-10-15
Filing date: 2009-10-12
Publication date: 2023-04-20
Anticipated expiration: 2029-10-13
Also published as: JP5824488B2; US8307144B2; JP2014041618A; GB0918065D0; US20100095032A1; US20120096212A1; TW201019128A; CN102981984A; JP2010097615A; GB2464403A; JP5479020B2; DE102009049078B4; GB2464403B; DE102009049078A1; CN101727413A; TWI548997B; CN101727413B; TW201329732A; CN102981984B; TWI420319B

Abstract

Vorrichtung, umfassend:einen ersten in einem Root-Complex integrierten Endpunkt (root complex integrated endpoint, RCIE), wobei der erste RCIE in dem Root-Complex integriert ist, und wobei der erste RCIE eingerichtet ist zum:Empfangen einer Anfrage in einer bestimmten Transaktion über einen Interconnect mit einer oder mehreren seriellen Punkt-zu-Punkt-Verbindungen, wobei die Anfrage einen Header mit einem oder mehreren Feldern zum Identifizieren eines Anfragers umfasst;Identifizieren, ob ein Ordnungsattribut in der Anfrage gesetzt wurde, um anzuzeigen, dass gelockerte Ordnung auf die bestimmte Transaktion angewendet werden soll; undBestimmen einer Gelegenheit zum Anwenden von gelockerter Ordnung auf die Ausführung der bestimmten Transaktion, wobei die bestimmte Transaktion einen Lesezugriff enthält und die gelockerte Ordnung ermöglicht, dass bei der Ausführung ein Schreibzugriff übergeben wird, der einen zweiten RCIE enthält, der in dem Root-Complex integriert ist; undErzeugen einer Ausführung für die bestimmte Transaktion.

Description

Technisches Gebiet
Die Erfindung liegt auf dem Gebiet der Verarbeitung von Transaktionen auf einem PCI-Bus mittels eines Root-Komplexes.
Hintergrund
Peripheral Component Interconnect (PCI) ist eine parallele Busarchitektur der zweiten Generation, die 1992 als Ersatz für den Industry Standard Architecture-Bus (ISA-Bus) entwickelt wurde. Beim PCI-Standard teilen sich alle Geräte denselben bidirektionalen, parallelen 32-Bit-Signalweg (oder 64-Bit-Signalweg). Der PCI-Bus bietet Vorteile gegenüber dem ISA-Bus, darunter Prozessorunabhängigkeit, gepufferte Isolation, Bus-Mastering sowie echten Plug-and-Play-Betrieb. PCI Express (PCIe) ist eine universelle serielle Ein-/Ausgabe-(I/O - Input/Output)-Verbindung der dritten Generation, die dafür konzipiert ist, den PCI-Bus zu ersetzen. PCIe ist weniger als ein Bus zu sehen, sondern ist eher um serielle Punkt-zu-Punkt-Verbindungen herum strukturiert, die als „Lanes“ bezeichnet werden.
Die serielle Punkt-zu-Punkt-Verbindungsarchitektur von PCIe eignet sich gut für verteilte Datenverarbeitung mittels eines verteilten Mehrprozessor-Architektur-Modells. Verteilte Prozessoren sind im Allgemeinen dafür optimiert, Datenpaket-Verarbeitungsfunktionen zu realisieren. Anders als bei universellen Zentralprozessoren (Central Processing Units, CPUs), die zur Leistungssteigerung sehr auf Caching angewiesen sind, fehlt bei verteilten Prozessoren der lokale Aspekt bei der Paketverarbeitung sowie der Bedarf an leistungsstarker Ein-/Ausgabe (I/O), der Designer dazu motiviert hat, innovative Architekturen zu entwickeln, um die Verarbeitungslatenz bei gleichzeitiger Paketverarbeitung mit hohen Datenraten zu reduzieren.
Derzeit müssen Transaktionsordnungsattribute in einem PCIe und ähnlichen Verbindungen von dem Anfrager gesetzt werden. Da die Host-CPUs eine allgemeine Ressource sind, sind sie typischerweise nicht in der Lage, Ordnungsattribute gemäß den spezifischen Anforderungen der geleisteten Aktivität zu setzen und müssen auf den kleinsten gemeinsamen Nenner zurückgreifen, was zu geringer Leistung führt. Lesezugriffe von der CPU auf die I/O sind oftmals die kritischsten Systemtransaktionen bezüglich der Leistung, da ein CPU-Kern blockieren kann, während er auf das Ergebnis wartet. Eine Leistungssteigerung solcher Lesezugriffe führt daher direkt zu einer Steigerung der Gesamtleistung des Systems, indem CPU-Ressourcen für andere, nützlichere Arbeiten freigegeben werden.
In „PCI-SIG: Engineering Change Notice ,ID-Based Orderung`,29. Mai 2008“ wird die Übergabe einer ausgelösten Anforderung (Posted Request), falls sich eine Abschluss-ID (Completer ID) von einer Anfrage-ID (Requester ID) der Anforderung unterscheidet, offenbart. Ferner sind Abschluss-Kopfinformationen (Completion headers) offenbart, die die gleichen Attributwerte aufweisen wie diejenigen einer entsprechenden Anforderung. Eine Verarbeitungseinheit (Completer) setzt einen bestimmten Parameter IDO, wenn wenn ein entsprechendes Bit gesetzt ist. Der Parameter IDO gibt an, ob die Attributwerte der Abschluss-Kopfinformationen mit denen der Anforderung identisch sein müssen.
Der hier offenbarten Erfindung liegt die Aufgabe zugrunde, Lesezugriffe auf einem Bussystem zu optimieren. Diese Aufgabe wird durch die nebengeordneten Ansprüche gelöst.
Figurenliste
Am besten ist die Erfindung zu verstehen, wenn auf die folgende Beschreibung und die sie begleitenden Zeichnungen, die die Ausführungsformen der Erfindung veranschaulichen, Bezug genommen wird.

1 ist eine schematische Veranschaulichung eines PCIe Request Header, die das Attribut für die gelockerte Ordnung veranschaulicht.
2 ist eine schematische Veranschaulichung eines PCIe Completion Header, die das Attribut für die gelockerte Ordnung veranschaulicht.
3 ist eine schematische Veranschaulichung einer erfindungsgemäßen Ausführungsform.
4 ist eine schematische Veranschaulichung einer weiteren erfindungsgemäßen Ausführungsform.

Ausführliche Beschreibung
Werden in der Beschreibung und den Ansprüchen die Singularformen „ein“, „eine“ und „der“, „die“, „das“ verwendet, schließen diese den Plural mit ein, sofern der Kontext nicht ausdrücklich etwas anderes vorgibt. Ein „Root-Complex“ („RC“) ist ein PCI-Express-Baugruppe, die einen Zentralprozessor („CPU“ oder „Prozessor“) und einen Speicher mit der PCI Express-Switch-Fabric verbindet. Der Root-Complex erzeugt für den Prozessor Transaktionsanfragen. Ein „Anfrager“ ist jedes Gerät, das eine Anfrage stellt. Ein „Ausführer“ ist jede Einheit, die eine Anfrage bedient. Ein „Intermediate“ ist jedes Gerät, wie beispielsweise ein Switch, zwischen dem Anfrager und dem Ausführer. Typischerweise leiten Intermediates die Anfrage lediglich weiter. „Upstream“ wie in der Beschreibung und den Ansprüchen verwendet, zeigt einen Fluss in Richtung des Root-Complexes an. „Downstream“ zeigt einen Fluss weg von dem Root-Complex an. Eine „Region“ ist ein Teil des Speichers, der durch eine Adresse oder viele verschiedene Adressen definiert ist. Ein Gerät könnte beispielsweise verschiedene Verhalten für Regionen verlangen, wobei die eine Region zur Speicherung von Anweisungen an das Gerät verwendet wird, und die andere Region für Daten verwendet wird, die von dem Gerät erzeugt oder verarbeitet werden.
Erfindungsgemäße Ausführungsformen beschreiben, wie ein Teil der Leistung, die aufgrund einer unnötig strikten Ordnung verloren ging, für Lesezugriffe von der CPU auf das I/O-Gerät zurückgewonnen werden kann, indem das I/O-Gerät die Ordnungsattribute der Ausführung basierend auf dem Verstehen des Geräts der Transaktions-spezifischen Anforderungen modifiziert. Als Beispiel für das Problem der strikten Ordnung muss man berücksichtigen, dass wenn ein Lesezugriff, dessen Ausführung anfangs 2 µs dauert, auf 1 µs verbessert werden kann, die Differenz von 1 µs an den Kern „zurückgegeben“ werden kann, um nützliche Arbeit zu erledigen - genug Zeit, um viele Tausend Anweisungen auszuführen. Derzeit treten häufig Latenzzeiten bei Lesezugriffen von der CPU auf das I/O-Gerät von 0,6 µs bis zu mehreren µs auf. Bei großen Systemen können Latenzzeiten für herkömmlich geordnete Lesezugriffe von der CPU auf das I/O-Gerät von 4 µs auftreten. Ein Großteil dieser Verzögerung wird durch die herkömmliche Ordnungsanforderung hervorgerufen, die es Ausführungen verbietet, Schreibzugriffe zu umgehen. Da der Schreibzugriff Traffic von I/O-Geräten zum Hauptspeicher oft sehr hoch ist, sind Lesezugriffsausführungen zu der CPU oft einfach durch die Warteschlangenverzögerungen, die durch diese vielen Schreibzugriffe verursacht werden, verzögert.
PCIe und ähnliche Kopplungsstrukturen assoziieren Ordnungsattribute mit Transaktionen, um eine optimierte Handhabung zu ermöglichen. Im Falle des PCI/PCIe beispielsweise erfordern die Standardregeln für die Ordnung als Korrektheitsanforderung des PCI Erzeuger/Verbraucher-Ordnungsmodells, dass Lesezugriffsausführungen auf alle vorher ausgegebenen Schreibzugriffe warten, die in die gleiche Richtung fließen. Dieses Modell ist jedoch zumeist allzu konservativ. Im Allgemeinen ist es beispielsweise notwendig, die Schreibzugriffe des I/O-Geräts in den Hauptspeicher zu flushen, bevor eine Datenstruktur gelesen wird, die den Status eines I/O-Geräts beschreibt. Das Flushen des Schreibzugriffs eines Gerätes wird oft durchgeführt, indem die CPU aus dem Gerät liest. Sobald jedoch der Lesezugriff zum Flushen ausgeführt ist, müssen zusätzliche Lesezugriffe bezüglich des Gerätestatus typischerweise nicht gegen Upstream-Schreibzugriffe geordnet sein. Ferner ist es im Allgemeinen nicht notwendig, den Lesezugriff der CPU gegen Upstream-Schreibzugriffe von Geräten ohne Beziehung zueinander zu ordnen, auch wenn die PCI/PCIe-Standardregeln für die Ordnung dieses Verhalten erfordern.
Typischerweise gibt es für die Host-CPU keine Möglichkeit zu wissen, wie sie Lesezugriffsanfragen markieren soll, um die erforderlichen Ordnungsattribute anzugeben. Typischerweise weiß das I/O-Gerät jedoch, welche Regionen eine herkömmliche Ordnung erfordern und welche nicht. Die Ordnungsanforderungen können stark von Gerät zu Gerät variieren, von einem Register innerhalb eines Gerätes zu einem anderen Register in dem gleichen Gerät und sogar für ein Register, je nachdem, wie auf das Register zugegriffen wird. Das Wissen der Ordnungsanforderungen könnte theoretisch über auf dem Host laufende Gerätetreibersoftware weitergegeben werden, aber die meisten aktuellen Architektur-CPUs stellen keinen Mechanismus dafür bereit. Typischerweise besitzt das I/O-Gerät selbst jedoch das Wissen der Ordnungsanforderungen. Das I/O-Gerät kann die CPU jedoch nicht auf Geräteanfrage markieren - dieser Teil der Transaktion muss durchgeführt werden unter der Annahme, dass die konservativsten Ordnungsanforderungen gelten, falls nicht ein anderer Mechanismus für eine anderweitige Anzeige verwendet wird.
In vielen Fällen verursachen die auf der Ausführung angeordneten Ordnungsanforderungen signifikante Blockierungen. Mit den erfindungsgemäßen Systemen und Verfahren kann jedoch die Ordnungsanforderung durch das I/O-Gerät markiert werden, um gegebenenfalls die Ordnungsanforderung zu lockern. Die Ordnungsanforderung hängt von der implementierenden Architektur ab. Bei einer erfindungsgemäßen Ausführungsform ist die Architektur PCIe. PCIe-Geräte haben bereits Zugriff auf ein Ordnungsattribut namens „gelockerte Ordnung“ (Relaxed Ordering - RO).
1 zeigt die Position des RO-Bits in dem PCIe Request Header. Das RO-Bit in der Anfrage ist typischerweise auf 0 gesetzt, es sei denn, es gibt einen Mechanismus, der Informationen für die CPU bereitstellt, damit diese nachvollziehen kann, welche Anfragen es ermöglichen könnten, das RO-Bit zu setzen. Gemäß vorliegender PCIe-Regeln, werden das RO-Bit (und damit verbundene Ordnungsimplikationen) einfach durch den Ausführer von der Anfrage- in die Antwortnachricht kopiert. 2 zeigt das entsprechende RO-Bit in dem PCIe Completion Header.
Beim heutigen PCI-x/PCIe wird das RO-Bit nur in dem Completion Header gesetzt, wenn es in der entsprechenden Anfrage gesetzt war. Diese Richtlinie ist für Lesezugriffe des Gerätes auf den Hauptspeicher sinnvoll, da man annimmt, dass das Gerät „weiß“, welche Anfragen mit RO markiert werden können und welche nicht. Erfindungsgemäße Ausführungsformen erkennen, dass CPU-Lesezugriffe von einem Gerät für die von dem Gerät zurückgeschickte Antwortnachricht mit RO markiert werden können. Dies ermöglicht es der Ausführung, Schreibzugriffe von Geräten ohne Beziehung zueinander auf den Speicher zu umgehen.
3 zeigt ein Beispiel, wie ein Attribut für die gelockerte Ordnung (in diesem Fall das RO-Bit einer PCI/PCIe-Ausführung) von einem I/O-Gerät gesetzt werden kann. Bei diesem Beispiel beinhaltet das System 100 drei PCI/PCIe-Endpunkte 1, 2, 3. Das System 100 kann jedoch jede beliebige Anzahl an PCI/PCIe-Endpunkten aufweisen. Die ersten beiden PCI/PCIe-Endpunkte 1, 2 verbinden sich mit einem Switch 108 über PCIe-Verbindungen 122. Der Switch 108 verbindet sich mit dem Root-Complex 110 über eine weitere PCIe-Verbindung 122. Der dritte PCI/PCIe-Endpunkt 3 verbindet sich direkt mit dem Root-Complex 110 über eine PCIe-Verbindung 122. Der Root-Complex 110 umfasst einen Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller - ICH) 112, einen Speicher-Controller-Hub (memory controller hub - MCH) 114, Hauptspeicher 116 und eine CPU 118. Der Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller - ICH) 112 verbindet sich mit dem Speicher-Controller-Hub (memory controller hub - MCH) 114 über ein Desktop Management Interface (DMI) 120.
Bei dieser Ausführungsform schreiben die Endpunkte 2 und 3 Daten auf den Hauptspeicher 116. Diese Schreibzugriffe betreffen die Aktivitäten von Endpunkt 1 nicht. Ein CPU-Kern 118 liest von Endpunkt 1. Herkömmliche PCI-Regeln für die Ordnung verbieten es der Ausführung, die Schreibzugriffe auf den Speicher zu umgehen, unter der (allzu konservativen) Annahme, dass diese Schreibzugriffe die gelesenen Daten betreffen könnten. Dieses Verhalten ist von dem PCI Erzeuger/Verbraucher-Modell vorgesehen. Typischerweise „weiß“ Endpunkt 1, ob die von der CPU gelesenen Daten die ausstehenden Schreibzugriffe auf den Speicher betreffen und zeigt RO für die gelesene Ausführung nicht an, wenn es eine Beziehung zu den ausstehenden Schreibzugriffen gibt. In den meisten Fällen „weiß“ Endpunkt 1 jedoch, dass der Lesezugriff keinerlei ausstehende Schreibzugriffe betrifft und in diesem Fall kann Endpunkt 1 die Ausführung sicher für RO markieren.
4 veranschaulicht eine weitere erfindungsgemäße Ausführungsform, bei der die adressierenden Geräte in einen Root-Complex 110 integriert sind. Das System 200 umfasst zwei integrierte Endpunkte 124, 126, die mit einem Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller - ICH) 112 verbunden sind. Der Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller - ICH) 11 verbindet sich mit einem Speicher-Controller-Hub (memory controller hub - MCH) 114 über ein Desktop Management Interface (DMI) 120. Der Speicher-Controller-Hub (memory controller hub - MCH) 114 verbindet sich mit einer CPU 118 und einem Hauptspeicher 116. Diese Ausführungsform beinhaltet einen einzigen PCI/PCIe-Endpunkt 1. Das System 100 kann jedoch jede beliebige Anzahl an integrierten adressierenden Geräten 124, 126 oder PCI/PCIe-Endpunkten 1 aufweisen.
In vielen Fällen werden die integrierten adressierenden Geräte 124, 126 auf sehr wohldefinierte Weise verwendet, und es ist möglich, die Mechanismen zu vereinfachen, die verwendet werden, um zu bestimmen, wann eine Lockerung der Ausführungsordnung zulässig ist. Man beachte, dass die spezifische Handhabung der Ausführungsordnung den PCIe-RO-Anforderungen nicht Folge leisten muss. Dies bedeutet, dass weitere erfindungsgemäße Ausführungsformen einfacher oder differenzierter gestaltet werden können, je nach den/dem gewünschten Kosten/Nutzen.
4 zeigt ein System mit Root-Complex-integrierten Geräten, das an einem Schema zur Lockerung der Ausführungsordnung beteiligt ist. In dem in 4 veranschaulichten System der folgenden Richtlinien oder anderer ähnlicher Richtlinien kann folgendes implementiert werden:

• Erkennen, dass CPU-Lesezugriffe von einem integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von anderen integrierten Geräten haben können
• Erkennen, dass CPU-Lesezugriffe von einem integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von nicht integrierten Geräten haben können
• Erkennen, dass CPU-Lesezugriffe von einem nicht integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von anderen integrierten Geräten haben können
• Erkennen, dass CPU-Lesezugriffe von einem nicht integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von anderen nicht integrierten Geräten haben können

Die vorstehenden Beispiele wurden mit dem PCI/PCIe-RO-Attribut veranschaulicht. Die Erfindung ist jedoch nicht auf PCI/PCIe-RO beschränkt. Im allgemeineren Fall kann sich das Ordnungsattribut von der RO unterscheiden. Ferner kann die Art und Weise, wie das Ordnungsattribut ausgedrückt ist, variieren. Es ist ausreichend, dass der Ausführer das Wissen besitzt, zu bestimmen, ob die Ausführungsordnung sicher von dem Standardverhalten modifiziert werden kann. Zusätzlich wurden die vorstehenden Beispiele bezüglich einer Ordnung gegen Upstream-Schreibzugriffe veranschaulicht. Das System ist jedoch symmetrisch. Das heißt, dass das Ordnungsattribut gelockert werden kann, um die Ordnung auch gegen Downstream-Schreibzugriffe zu ändern.
Die erfindungsgemäßen Ausführungsformen können eine Leistungssteigerung bereitstellen, die für eine große Anzahl von Computersystemen wünschenswert ist. PCkompatible Architektursysteme sind besonders eingeschränkt, da es Anforderungen hinsichtlich der Unterstützung von Legacy-Hardware und -Software erschweren, Ordnungslockerungen zu implementieren. Der vorstehend beschriebene Mechanismus ist jedoch für PC-Umgebungen gut geeignet.

Claims

Vorrichtung, umfassend: einen ersten in einem Root-Complex integrierten Endpunkt (root complex integrated endpoint, RCIE), wobei der erste RCIE in dem Root-Complex integriert ist, und wobei der erste RCIE eingerichtet ist zum: Empfangen einer Anfrage in einer bestimmten Transaktion über einen Interconnect mit einer oder mehreren seriellen Punkt-zu-Punkt-Verbindungen, wobei die Anfrage einen Header mit einem oder mehreren Feldern zum Identifizieren eines Anfragers umfasst; Identifizieren, ob ein Ordnungsattribut in der Anfrage gesetzt wurde, um anzuzeigen, dass gelockerte Ordnung auf die bestimmte Transaktion angewendet werden soll; und Bestimmen einer Gelegenheit zum Anwenden von gelockerter Ordnung auf die Ausführung der bestimmten Transaktion, wobei die bestimmte Transaktion einen Lesezugriff enthält und die gelockerte Ordnung ermöglicht, dass bei der Ausführung ein Schreibzugriff übergeben wird, der einen zweiten RCIE enthält, der in dem Root-Complex integriert ist; und Erzeugen einer Ausführung für die bestimmte Transaktion.
Vorrichtung nach Anspruch 1, wobei der erste RCIE ein Ordnungsattribut in der Ausführung setzt, um anzuzeigen, dass gelockerte Ordnung auf die Ausführung angewendet werden soll.
Vorrichtung nach Anspruch 1, wobei der Interconnect eine physikalische Schicht zum Unterstützen einer Peripheral Component Interconnect Express (PCIe)-Protokollschicht und/oder eine physikalische Schicht, die eine oder mehrere andere Protokolle enthält, umfasst.
Vorrichtung nach Anspruch 1, wobei der erste RCIE ferner konfiguriert ist, um das Ordnungsattribut zu setzen.
Vorrichtung nach Anspruch 4, wobei die bestimmte Transaktion eine von einer Vielzahl von Transaktionen in einem System ist und vor dem Setzen des Ordnungsattributs die Vielzahl von Transaktionen gemäß einer ersten Reihenfolge auszuführen ist, wobei die bestimmte Transaktion nach einer zweiten Transaktion in der Vielzahl von Transaktionen gemäß der ersten Reihenfolge auszuführen ist, wobei der Schreibzugriff der zweiten Transaktion entspricht, und Anwendung der gelockerten Ordnung auf die bestimmte Transaktion bewirkt, dass die bestimmte Transaktion vor der zweiten Transaktion ausgeführt wird.
Vorrichtung nach Anspruch 5, wobei die bestimmte Transaktion eine Lesetransaktion umfasst und die zweite Transaktion eine Schreibtransaktion umfasst.
Vorrichtung nach Anspruch 6, wobei die bestimmte Transaktion mit einem Lesen von Speicher eines ersten Geräts und Schreiben in Speicher eines anderen I/O-Geräts verbunden ist.
Vorrichtung nach Anspruch 5, wobei die bestimmte Transaktion von dem ersten RCIE ausgeführt wird und die zweite Transaktion von dem zweiten RCIE ausgeführt wird.
Vorrichtung nach Anspruch 1, wobei das Ordnungsattribut ein Feld enthält, das in dem Header der Anfrage enthalten ist.
Vorrichtung nach Anspruch 9, wobei das Ordnungsattributfeld mindestens zwei Bits umfasst.
Vorrichtung nach Anspruch 1, wobei die Anfrage anzeigt, dass die gelockerte Ordnung nicht gesetzt worden ist.
Vorrichtung nach Anspruch 1, wobei der erste RCIE ferner konfiguriert ist, um eine Ausführung zu erzeugen, wobei das Ordnungsattribut gesetzt ist, um anzuzeigen, dass gelockerte Ordnung auf die Ausführung der bestimmte Transaktion anzuwenden ist; und die Ausführung zum Anfrager über den Interconnect zu senden.
Vorrichtung nach Anspruch 12, wobei die Ausführung einen Header mit einem Feld eines gelockerten Ordnungsattributs enthält.
Vorrichtung nach Anspruch 13, wobei der Ausführungs-Header ein Routing-Identifier-Feld enthält, das den Anfrager identifiziert.
Vorrichtung nach Anspruch 14, wobei Werte des Routing-Identifier-Feldes im Wesentlichen mit Werten übereinstimmen, die in dem Header der Anfrage enthalten sind.
Vorrichtung nach Anspruch 13, wobei der Ausführungs-Header ferner einen Completer-Identifier, der dem Gerät entspricht, und einen Ausführungsstatusidentifizierer enthält.
Vorrichtung nach Anspruch 1, wobei die bestimmte Transaktion eine von einer Vielzahl von Transaktionen in einem System ist und Bestimmen einer Gelegenheit zum Setzen des Ordnungsattributs Bestimmen, dass die Ausführung der bestimmten Transaktion die Ausführung von anderen Transaktionen in der Vielzahl von Transaktionen nicht stören würde, enthält.
Vorrichtung, umfassend: einen in einem Root-Complex integrierten Endpunkt (root complex integrated endpoint, RCIE), eingerichtet zum: Bestimmen aus einer Anfrage in einer bestimmten Transaktion, dass gelockerte Ordnung auf eine Ausführung angewendet werden soll, die der Anfrage entspricht, wobei die Ausführung eine Ausführung für eine Leseanfrage enthält und die gelockerte Ordnung ermöglicht, dass die Ausführung eine Ausführung von Schreibausführungen eines anderen RCIE übergibt; Zusammensetzen der Ausführung mit einem Header, wobei der Header ein Gelockerte-Ordnung-Feld, ein Completer-Identifier-Feld und ein Ausführungsstatusfeld enthält; und Senden der Ausführung zu einem Gerät über einen Interconnect, wobei die Ausführung einer mit dem Gerät verbundenen Anfrage entspricht.
Vorrichtung nach Anspruch 18, wobei der Interconnect eine physikalische Schicht zum Unterstützen einer Peripheral Component Interconnect Express (PCIe)-Protokollschicht und/oder einer physikalischen Schicht, die ein oder mehrere andere Protokolle enthält, umfasst.
Vorrichtung nach Anspruch 18, wobei der Interconnect einen PCIe-konformen Interconnect umfasst.
Vorrichtung, umfassend: einen ersten Root Complex Integrated Endpunkt (RCIE) zum: Empfangen einer Anfrage von einem Anfrager über einen Interconnect, wobei die Anfrage eine I/O-Leseanfrage umfasst; Identifizieren anhand eines Ordnungsattributfelds eines Headers der Anfrage, ob gelockerte Ordnung auf die Ausführung der Anfrage anzuwenden ist; und Erzeugen einer Ausführung für die bestimmte Transaktion, wobei die Ausführung einen Ausführungs-Header, der ein Ordnungsattributfeld, das gesetzt ist, um anzuzeigen, dass gelockerte Ordnung auf die Ausführung anzuwenden ist, einen Completer Identifier, einen Ausführungsstatusidentifizierer und einen Routing Identifier enthält; wobei die besondere Transaktion in einer Vielzahl von Transaktionen enthalten ist und Anwenden von gelockerter Ordnung auf die Ausführung der bestimmten Transaktion bewirkt, dass die Ausführung der bestimmten Transaktion vor mindestens einer in der Vielzahl von Transaktionen enthaltenen Speicherlesetransaktion ausgeführt wird.
Verfahren, umfassend: Empfangen einer Anfrage einer bestimmten Transaktion über einen Interconnect, wobei die bestimmte Transaktion eine Anfrage und die Anfrage von einem Anfrager ist; Identifizieren anhand der Anfrage, dass ein Ordnungsattribut in der Anfrage anzeigt, dass gelockerte Ordnung nicht auf die besondere Transaktion anzuwenden ist; und Bestimmen einer Gelegenheit, um das Ordnungsattribut zu setzen, um gelockerte Ordnung auf die bestimmte Transaktion anzuwenden anhand einer Bestimmung, ob wenigstens eines von ein oder mehreren Geräten einen in einem Root-Complex integrierten Endpunkt (root complex integrated endpoint, RCIE) umfasst, und ferner anhand einer Bestimmung, ob die bestimmte Transaktion einen Lesezugriff umfasst; und Erzeugen einer Ausführung, wobei das Ordnungsattribut gesetzt ist, um anzuzeigen, dass gelockerte Ordnung auf die bestimmte Transaktion, anzuwenden ist, basierend zumindest teilweise auf der Gelegenheit, wobei Ordnungsregeln des Interconnects Schreibausführungen vor Leseausführungen ordnen und wobei gelockerte Ordnung einer Ausführung des Lesezugriffs ermöglicht, eine Ausführung eines oder mehrerer Schreibzugriffe durch wenigstens einen anderen RCIE zu übergeben.
Verfahren nach Anspruch 22, wobei die bestimmte Transaktion eine von einer Vielzahl von Transaktionen in einem System ist und Bestimmen einer Gelegenheit zum Setzen des Ordnungsattributs Bestimmen, dass die Ausführung der bestimmten Transaktion nicht die Ausführung anderer Transaktionen in der Vielzahl von Transaktionen stören würde, enthält.
Verfahren nach Anspruch 23, wobei ohne gelockerte Ordnung der bestimmten Transaktion die Vielzahl von Transaktionen gemäß einer ersten Reihenfolge auszuführen ist, und Anwenden von gelockerter Ordnung auf die bestimmte Transaktion bewirkt, dass die Vielzahl von Transaktionen in einer anderen zweiten Reihenfolge ausgeführt wird.
Verfahren nach Anspruch 22, wobei Erzeugen der Ausführung Zusammenfügen eines Headers enthält, der ein Ordnungsattributfeld enthält, das gesetzt ist, um anzuzeigen, dass gelockerte Ordnung auf die bestimmte Transaktion anzuwenden ist.
Verfahren nach Anspruch 22, ferner umfassend Senden der Ausführung zum Anfrager über den Interconnect.
System, umfassend: ein erstes Gerät; ein zweites Gerät, das einen in einem Root-Complex integrierten Endpunkt (root complex endpoint, RCIE) enthält, wobei der RCIE ein I/O-Modul enthält, das von mindestens einem Prozessor ausgeführt wird, um: eine Anfrage von dem ersten Gerät über einen Interconnect zu empfangen, wobei die Anfrage einer Lesetransaktion entspricht; anhand der Anfrage zu bestimmen, ob ein Ordnungsattribut in der Anfrage gesetzt wurde, um anzuzeigen, dass gelockerte Ordnung auf eine Ausführung der Anfrage anzuwenden ist, wobei die gelockerte Ordnung der Ausführung ermöglicht, wenigstens eine Schreibausführung durch einen anderen RCIE zu ermöglichen, der in dem Root-Complex integriert ist; die Ausführung zu erzeugen, wobei die Ausführung ein Ordnungsattribut enthält, das gesetzt ist, um anzuzeigen, dass gelockerte Ordnung auf die Ausführung anzuwenden ist; und die Ausführung zum ersten Gerät über den Interconnect zu senden.
System nach Anspruch 27, wobei die Anfrage anzeigt, dass gelockerte Ordnung nicht gesetzt worden ist.
System nach Anspruch 27, ferner umfassend einen Root-Complex.