DE102009049078A1

DE102009049078A1 - Verwendung von Ausführer-Wissen über Speicherregion-Ordnungsanforderungen zum Modifizieren von Transaktionsattributen

Info

Publication number: DE102009049078A1
Application number: DE102009049078A
Authority: DE
Inventors: David Portland HARRIMAN
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2008-10-15
Filing date: 2009-10-12
Publication date: 2010-05-20
Anticipated expiration: 2029-10-13
Also published as: GB2464403B; JP2010097615A; US8108584B2; TW201019128A; JP6141379B2; CN102981984A; TWI548997B; JP2014041618A; US8307144B2; DE102009049078B4; CN102981984B; DE102009061252B3; US20100095032A1; JP5824488B2; JP2016033823A; TW201329732A; CN101727413A; GB0918065D0; JP5479020B2; CN101727413B

Abstract

Verfahren und System zur Lockerung der Ordnung einer Lesezugriffsausführung, indem ein Ordnungsattribut in der Lesezugriffsausführung gesetzt wird. Die gelockerte Ordnung ermöglicht es der Lesezugriffsausführung, ausstehende Schreibzugriffe zu umgehen.

Description

Technisches Gebiet
Erfindungsgemäße Ausführungsformen beziehen sich im Allgemeinen auf Transaktionsordnung und insbesondere auf Systeme und Verfahren, die ein Modifizieren der strikten Ordnung ermöglichen.
Hintergrund
Peripheral Component Interconnect (PCI) ist eine parallele Busarchitektur der zweiten Generation, die 1992 als Ersatz für den Industry Standard Architecture-Bus (ISA-Bus) entwickelt wurde. Beim PCI-Standard teilen sich alle Geräte denselben bidirektionalen, parallelen 32-Bit-Signalweg (oder 64-Bit-Signalweg). Der PCI-Bus bietet Vorteile gegenüber dem ISA-Bus, darunter Prozessorunabhängigkeit, gepufferte Isolation, Bus-Mastering sowie echten Plug-and-Play-Betrieb. PCI Express (PCIe) ist eine universelle serielle Ein-/Ausgabe-(I/O – Input/Output)-Verbindung der dritten Generation, die dafür konzipiert ist, den PCI-Bus zu ersetzen. PCIe ist weniger als ein Bus zu sehen, sondern ist eher um serielle Punkt-zu-Punkt-Verbindungen herum strukturiert, die als „Lanes” bezeichnet werden.
Die serielle Punkt-zu-Punkt-Verbindungsarchitektur von PCIe eignet sich gut für verteilte Datenverarbeitung mittels eines verteilten Mehrprozessor-Architektur-Modells. Verteilte Prozessoren sind im Allgemeinen dafür optimiert, Datenpaket-Verarbeitungsfunktionen zu realisieren. Anders als bei universellen Zentralprozessoren (Central Processing Units, CPUs), die zur Leistungssteigerung sehr auf Caching angewiesen sind, fehlt bei verteilten Prozessoren der lokale Aspekt bei der Paketverarbeitung sowie der Bedarf an leistungsstarker Ein-/Ausgabe (I/O), der Designer dazu motiviert hat, innovative Architekturen zu entwickeln, um die Verarbeitungslatenz bei gleichzeitiger Paketverarbeitung mit hohen Datenraten zu reduzieren.
Derzeit müssen Transaktionsordnungsattribute in einem PCIe und ähnlichen Verbindungen von dem Anfrager gesetzt werden. Da die Host-CPUs eine allgemeine Ressource sind, sind sie typischerweise nicht in der Lage, Ordnungsattribute gemäß den spezifischen Anforderungen der geleisteten Aktivität zu setzen und müssen auf den kleinsten gemeinsamen Nenner zurückgreifen, was zu geringer Leistung führt. Lesezugriffe von der CPU auf die I/O sind oftmals die kritischsten Systemtransaktionen bezüglich der Leistung, da ein CPU-Kern blockieren kann, während er auf das Ergebnis wartet. Eine Leistungssteigerung solcher Lesezugriffe führt daher direkt zu einer Steigerung der Gesamtleistung des Systems, indem CPU-Ressourcen für andere, nützlichere Arbeiten freigegeben werden.
Kurze Beschreibung der Zeichnungen
Am besten ist die Erfindung zu verstehen, wenn auf die folgende Beschreibung und die sie begleitenden Zeichnungen, die die Ausführungsformen der Erfindung veranschaulichen, Bezug genommen wird.
1 ist eine schematische Veranschaulichung eines PCIe Request Header, die das Attribut für die gelockerte Ordnung veranschaulicht.
2 ist eine schematische Veranschaulichung eines PCIe Completion Header, die das Attribut für die gelockerte Ordnung veranschaulicht.
3 ist eine schematische Veranschaulichung einer erfindungsgemäßen Ausführungsform.
4 ist eine schematische Veranschaulichung einer weiteren erfindungsgemäßen Ausführungsform.
Ausführliche Beschreibung
Werden in der Beschreibung und den Ansprüchen die Singularformen „ein”, „eine” und „der”, „die”, „das” verwendet, schließen diese den Plural mit ein, sofern der Kontext nicht ausdrücklich etwas anderes vorgibt. Ein „Root-Complex” („RC”) ist ein PCI-Express-Baugruppe, die einen Zentralprozessor („CPU” oder „Prozessor”) und einen Speicher mit der PCI Express-Switch-Fabric verbindet. Der Root-Complex erzeugt für den Prozessor Transaktionsanfragen. Ein „Anfrager” ist jedes Gerät, das eine Anfrage stellt. Ein „Ausführer” ist jede Einheit, die eine Anfrage bedient. Ein „Intermediate” ist jedes Gerät, wie beispielsweise ein Switch, zwischen dem Anfrager und dem Ausführer. Typischerweise leiten Intermediates die Anfrage lediglich weiter. „Upstream” wie in der Beschreibung und den Ansprüchen verwendet, zeigt einen Fluss in Richtung des Root-Complexes an. „Downstream” zeigt einen Fluss weg von dem Root-Complex an. Eine „Region” ist ein Teil des Speichers, der durch eine Adresse oder viele verschiedene Adressen definiert ist. Ein Gerät könnte beispielsweise verschiedene Verhalten für Regionen verlangen, wobei die eine Region zur Speicherung von Anweisungen an das Gerät verwendet wird, und die andere Region für Daten verwendet wird, die von dem Gerät erzeugt oder verarbeitet werden.
Erfindungsgemäße Ausführungsformen beschreiben, wie ein Teil der Leistung, die aufgrund einer unnötig strikten Ordnung verloren ging, für Lesezugriffe von der CPU auf das I/O-Gerät zurückgewonnen werden kann, indem das I/O-Gerät die Ordnungsattribute der Ausführung basierend auf dem Verstehen des Geräts der Transaktion-spezifischen Anforderungen modifiziert. Als Beispiel für das Problem der strikten Ordnung muss man berücksichtigen, dass wenn ein Lesezugriff, dessen Ausführung anfangs 2 μs dauert, auf 1 μs verbessert werden kann, die Differenz von 1 μs an den Kern „zurückgegeben” werden kann, um nützliche Arbeit zu erledigen – genug Zeit, um viele Tausend Anweisungen auszuführen. Derzeit treten häufig Latenzzeiten bei Lesezugriffen von der CPU auf das I/O-Gerät von 0,6 μs bis zu mehreren μs auf. Bei großen Systemen können Latenzzeiten für herkömmlich geordnete Lesezugriffe von der CPU auf das I/O-Gerät von 4 μs auftreten. Ein Großteil dieser Verzögerung wird durch die herkömmliche Ordnungsanforderung hervorgerufen, die es Ausführungen verbietet, Schreibzugriffe zu umgehen. Da der Schreibzugriff-Traffic von I/O-Geräten zum Hauptspeicher oft sehr hoch ist, sind Lesezugriffsausführungen zu der CPU oft einfach durch die Warteschlangenverzögerungen, die durch diese vielen Schreibzugriffe verursacht werden, verzögert.
PCIe und ähnliche Kopplungsstrukturen assoziieren Ordnungsattribute mit Transaktionen, um eine optimierte Handhabung zu ermöglichen. Im Falle des PCI/PCIe beispielsweise erfordern die Standardregeln für die Ordnung als Korrektheitsanforderung des PCI Erzeuger/Verbraucher-Ordnungsmodells, dass Lesezugriffsausführungen auf alle vorher ausgegebenen Schreibzugriffe warten, die in die gleiche Richtung fließen. Dieses Modell ist jedoch zumeist allzu konservativ. Im Allgemeinen ist es beispielsweise notwendig, die Schreibzugriffe des I/O-Geräts in den Hauptspeicher zu flushen, bevor eine Datenstruktur gelesen wird, die den Status eines I/O-Geräts beschreibt. Das Flushen des Schreibzugriffs eines Gerätes wird oft durchgeführt, indem die CPU aus dem Gerät liest. Sobald jedoch der Lesezugriff zum Flushen ausgeführt ist, müssen zusätzliche Lesezugriffe bezüglich des Gerätestatus typischerweise nicht gegen Upstream-Schreibzugriffe geordnet sein. Ferner ist es im Allgemeinen nicht notwendig, den Lesezugriff der CPU gegen Upstream-Schreibzugriffe von Geräten ohne Beziehung zueinander zu ordnen, auch wenn die PCI/PCIe-Standardregeln für die Ordnung dieses Verhalten erfordern.
Typischerweise gibt es für die Host-CPU keine Möglichkeit zu wissen, wie sie Lesezugriffsanfragen markieren soll, um die erforderlichen Ordnungsattribute anzugeben. Typischerweise weiß das I/O-Gerät jedoch, welche Regionen eine herkömmliche Ordnung erfordern und welche nicht. Die Ordnungsanforderungen können stark von Gerät zu Gerät variieren, von einem Register innerhalb eines Gerätes zu einem anderen Register in dem gleichen Gerät und sogar für ein Register, je nachdem, wie auf das Register zugegriffen wird. Das Wissen der Ordnungsanforderungen könnte theoretisch über auf dem Host laufende Gerätetreibersoftware weitergegeben werden, aber die meisten aktuellen Architektur-CPUs stellen keinen Mechanismus dafür bereit. Typischerweise besitzt das I/O-Gerät selbst jedoch das Wissen der Ordnungsanforderungen. Das I/O-Gerät kann die CPU jedoch nicht auf Geräteanfrage markieren – dieser Teil der Transaktion muss durchgeführt werden unter der Annahme, dass die konservativsten Ordnungsanforderungen gelten, falls nicht ein anderer Mechanismus für eine anderweitige Anzeige verwendet wird.
In vielen Fällen verursachen die auf der Ausführung angeordneten Ordnungsanforderungen signifikante Blockierungen. Mit den erfindungsgemäßen Systemen und Verfahren kann jedoch die Ordnungsanforderung durch das I/O-Gerät markiert werden, um gegebenenfalls die Ordnungsanforderung zu lockern. Die Ordnungsanforderung hängt von der implementierenden Architektur ab. Bei einer erfindungsgemäßen Ausführungsform ist die Architektur PCIe. PCIe-Geräte haben bereits Zugriff auf ein Ordnungsattribut namens „gelockerte Ordnung” (Relaxed Ordering – RO).
1 zeigt die Position des RO-Bits in dem PCIe Request Header. Das RO-Bit in der Anfrage ist typischerweise auf 0 gesetzt, es sei denn, es gibt einen Mechanismus, der Informationen für die CPU bereitstellt, damit diese nachvollziehen kann, welche Anfragen es ermöglichen könnten, das RO-Bit zu setzen. Gemäß vorliegender PCIe-Regeln, werden das RO-Bit (und damit verbundene Ordnungsimplikationen) einfach durch den Ausführer von der Anfrage- in die Antwortnachricht kopiert. 2 zeigt das entsprechende RO-Bit in dem PCIe Completion Header.
Beim heutigen PCI-x/PCIe wird das RO-Bit nur in dem Completion Header gesetzt, wenn es in der entsprechenden Anfrage gesetzt war. Diese Richtlinie ist für Lesezugriffe des Gerätes auf den Hauptspeicher sinnvoll, da man annimmt, dass das Gerät „weiß”, welche Anfragen mit RO markiert werden können und welche nicht. Erfindungsgemäße Ausführungsformen erkennen, dass CPU-Lesezugriffe von einem Gerät für die von dem Gerät zurückgeschickte Antwortnachricht mit RO markiert werden können. Dies ermöglicht es der Ausführung, Schreibzugriffe von Geräten ohne Beziehung zueinander auf den Speicher zu umgehen.
3 zeigt ein Beispiel, wie ein Attribut für die gelockerte Ordnung (in diesem Fall das RO-Bit einer PCI/PCIe-Ausführung) von einem I/O-Gerät gesetzt werden kann. Bei diesem Beispiel beinhaltet das System 100 drei PCI/PCIe-Endpunkte 1, 2, 3. Das System 100 kann jedoch jede beliebige Anzahl an PCI/PCIe-Endpunkten aufweisen. Die ersten beiden PCI/PCIe-Endpunkte 1, 2 verbinden sich mit einem Switch 108 über PCIe-Verbindungen 122. Der Switch 108 verbindet sich mit dem Root-Complex 110 über eine weitere PCIe-Verbindung 122. Der dritte PCI/PCIe-Endpunkt 3 verbindet sich direkt mit dem Root-Complex 110 über eine PCIe-Verbindung 122. Der Root-Complex 110 umfasst einen Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller – ICH) 112, einen Speicher-Controller-Hub (memory controller hub – MCH) 114, Hauptspeicher 116 und eine CPU 118. Der Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller – ICH) 112 verbindet sich mit dem Speicher-Controller-Hub (memory controller hub – MCH) 114 über ein Desktop Management Interface (DMI) 120.
Bei dieser Ausführungsform schreiben die Endpunkte 2 und 3 Daten auf den Hauptspeicher 116. Diese Schreibzugriffe betreffen die Aktivitäten von Endpunkt 1 nicht. Ein CPU-Kern 118 liest von Endpunkt 1. Herkömmliche PCI-Regeln für die Ordnung verbieten es der Ausführung, die Schreibzugriffe auf den Speicher zu umgehen, unter der (allzu konservativen) Annahme, dass diese Schreibzugriffe die gelesenen Daten betreffen könnten. Dieses Verhalten ist von dem PCI Erzeuger/Verbraucher-Modell vorgesehen. Typischerweise „weiß” Endpunkt 1, ob die von der CPU gelesenen Daten die ausstehenden Schreibzugriffe auf den Speicher betreffen und zeigt RO für die gelesene Ausführung nicht an, wenn es eine Beziehung zu den ausstehenden Schreibzugriffen gibt. In den meisten Fällen „weiß” Endpunkt 1 jedoch, dass der Lesezugriff keinerlei ausstehende Schreibzugriffe betrifft und in diesem Fall kann Endpunkt 1 die Ausführung sicher für RO markieren.
4 veranschaulicht eine weitere erfindungsgemäße Ausführungsform, bei der die adressierenden Geräte in einen Root-Complex 110 integriert sind. Das System 200 umfasst zwei integrierte Endpunkte 124, 126, die mit einem Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller – ICH) 112 verbunden sind. Der Ein-/Ausgabe Controller-Hub-Controller (input/output controller hub controller – ICH) 11 verbindet sich mit einem Speicher-Controller-Hub (memory controller hub – MCH) 114 über ein Desktop Management Interface (DMI) 120. Der Speicher-Controller-Hub (memory controller hub – MCH) 114 verbindet sich mit einer CPU 118 und einem Hauptspeicher 116. Diese Ausführungsform beinhaltet einen einzigen PCI/PCIe-Endpunkt 1. Das System 100 kann jedoch jede beliebige Anzahl an integrierten adressierenden Geräten 124, 126 oder PCI/PCIe-Endpunkten 1 aufweisen.
In vielen Fällen werden die integrierten adressierenden Geräte 124, 126 auf sehr wohldefinierte Weise verwendet, und es ist möglich, die Mechanismen zu vereinfachen, die verwendet werden, um zu bestimmen, wann eine Lockerung der Ausführungsordnung zulässig ist. Man beachte, dass die spezifische Handhabung der Ausführungsordnung den PCIe-RO-Anforderungen nicht Folge leisten muss. Dies bedeutet, dass weitere erfindungsgemäße Ausführungsformen einfacher oder differenzierter gestaltet werden können, je nach den/dem gewünschten Kosten/Nutzen.
4 zeigt ein System mit Root-Complex-integrierten Geräten, das an einem Schema zur Lockerung der Ausführungsordnung beteiligt ist. In dem in 4 veranschaulichten System der folgenden Richtlinien oder anderer ähnlicher Richtlinien kann folgendes implementiert werden:

• Erkennen, dass CPU-Lesezugriffe von einem integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von anderen integrierten Geräten haben können
• Erkennen, dass CPU-Lesezugriffe von einem integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von nicht integrierten Geräten haben können
• Erkennen, dass CPU-Lesezugriffe von einem nicht integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von anderen integrierten Geräten haben können
• Erkennen, dass CPU-Lesezugriffe von einem nicht integrierten Gerät niemals Ordnungsanforderungen gegen Schreibzugriffe auf den Hauptspeicher von anderen nicht integrierten Geräten haben können

Die vorstehenden Beispiele wurden mit dem PCI/PCIe-RO-Attribut veranschaulicht. Die Erfindung ist jedoch nicht auf PCI/PCIe-RO beschränkt. Im allgemeineren Fall kann sich das Ordnungsattribut von der RO unterscheiden. Ferner kann die Art und Weise, wie das Ordnungsattribut ausgedrückt ist, variieren. Es ist ausreichend, dass der Ausführer das Wissen besitzt, zu bestimmen, ob die Ausführungsordnung sicher von dem Standardverhalten modifiziert werden kann. Zusätzlich wurden die vorstehenden Beispiele bezüglich einer Ordnung gegen Upstream-Schreibzugriffe veranschaulicht. Das System ist jedoch symmetrisch. Das heißt, dass das Ordnungsattribut gelockert werden kann, um die Ordnung auch gegen Downstream-Schreibzugriffe zu ändern.
Die erfindungsgemäßen Ausführungsformen können eine Leistungssteigerung bereitstellen, die für eine große Anzahl von Computersystemen wünschenswert ist. PC-kompatible Architektursysteme sind besonders eingeschränkt, da es Anforderungen hinsichtlich der Unterstützung von Legacy-Hardware und -Software erschweren, Ordnungslockerungen zu implementieren. Der vorstehend beschriebene Mechanismus ist jedoch für PC-Umgebungen gut geeignet.
Während die Erfindung bezogen auf verschiedene Ausführungsformen der Erfindung beschrieben wurde, wird der Durchschnittsfachmann erkennen, dass die Erfindung nicht auf die beschriebenen Ausführungsformen der Erfindung beschränkt ist, sondern auch mit Abwandlungen und Änderungen im Sinne und innerhalb des Schutzbereichs der angefügten Ansprüche genutzt werden kann. Die Beschreibung ist daher als eine nicht einschränkende Veranschaulichung zu verstehen.

Claims

Datenverarbeitungssystem, umfassend: einen Mechanismus zur Transaktionsordnung, konfiguriert um zu bestimmen, ob ein Ordnungsattribut einer Lesezugriffsausführung gelockert werden kann, und ferner konfiguriert, um gegebenenfalls das Ordnungsattribut zu lockern, wobei ein gelockertes Ordnungsattribut es der Lesezugriffsausführung ermöglicht, ausstehende Schreibzugriffe zu umgehen.
System nach Anspruch 1, wobei der Mechanismus zur Transaktionsordnung konfiguriert ist, um ein Ordnungslockerungs-Bit in einem Completion Header zu setzen und das Umgehen in einem Peripheral Component Interconnect stattfindet.
System nach Anspruch 1, wobei der Mechanismus zur Transaktionsordnung konfiguriert ist, um ein Ordnungslockerungs-Bit in einem Completion Header zu setzen und das Umgehen in einem Desktop Management Interface stattfindet.
dargestellt. System nach Anspruch 1, wobei das System ein erstes Endpunktgerät umfasst, wobei das erste Endpunktgerät den Mechanismus zur Transaktionsordnung umfasst.
dargestellt. System nach Anspruch 4, wobei der Mechanismus zur Transaktionsordnung ausgelegt ist, das Ordnungsattribut basierend auf dem Verstehen des ersten Endpunktgerätes einer Transaktions-spezifischen Anforderung zu lockern.
System nach Anspruch 4, wobei das System zusätzliche Endpunktgeräte umfasst und ein Setzen eines gelockerten Bits es der Lesezugriffsausführung ermöglicht, ausstehende Schreibzugriffe von den zusätzlichen Endpunktgeräten zu umgehen.
System nach Anspruch 1, ferner umfassend ein in einen Root-Complex integriertes Endpunktgerät.
dargestellt. System nach Anspruch 7, ferner umfassend zusätzliche Endpunktgeräte.
dargestellt. System nach Anspruch 8, wobei sich mindestens eines der zusätzlichen Endpunktgeräte in dem Root-Complex befindet.
Verfahren, umfassend: das Bestimmen, ob ein Ordnungsattribut einer Lesezugriffsausführung gelockert werden kann, um es der Lesezugriffsausführung zu ermöglichen, einen oder mehrere ausstehende Schreibzugriffe zu umgehen; das Setzen des Ordnungsattributs der Lesezugriffsausführung, um es der Lesezugriffsausführung zu ermöglichen, den einen oder mehrere ausstehende Schreibzugriffe zu umgehen.
Verfahren nach Anspruch 10, ferner umfassend das Bestimmen, ob die Lesezugriffsausführung für ein erstes Endpunktgerät den einen oder mehrere ausstehende Schreibzugriffe betrifft.
Verfahren nach Anspruch 10, wobei das Setzen des Ordnungsattributs das Setzen eines Ordnungslockerungs-Bits in einem Completion Header umfasst und wobei das Umgehen in einem Peripheral Component Interconnect stattfindet.
Verfahren nach Anspruch 10, wobei das Setzen des Ordnungsattributs das Setzen eines Ordnungslockerungs-Bits in einem Completion Header umfasst und wobei das Umgehen in einem Desktop Management Interface stattfindet.
Verfahren nach Anspruch 10, wobei das Bestimmen, ob ein Ordnungsattribut einer Lesezugriffsausführung gelockert werden kann, auf dem Verstehen des ersten Endpunktgerätes einer Transaktion-spezifischen Anforderung basiert.
Verfahren nach Anspruch 12, ferner umfassend, dass die Lesezugriffsausführung den einen oder mehrere ausstehende Schreibzugriffe umgeht.
Verfahren nach Anspruch 13, ferner umfassend, dass die Lesezugriffsausführung den einen oder mehrere ausstehende Schreibzugriffe umgeht.
Verfahren nach Anspruch 11, wobei der eine oder mehrere ausstehende Schreibzugriffe von einem oder mehreren zusätzlichen Endpunktgeräten stammen.
Verfahren nach Anspruch 17, wobei mindestens eines der zusätzlichen Endpunktgeräte in den Root-Complex integriert ist.
Verfahren nach Anspruch 18, das weiter Folgendes umfasst: das Senden einer Lesezugriffsanfrage von einem Zentralprozessor an das erste Endpunktgerät, wobei das erste Endpunktgerät in den Root-Complex integriert ist; und das Senden der Lesezugriffsausführung von dem ersten Endpunktgerät an den Hauptspeicher, wobei das Ordnungsattribut immer gesetzt werden kann, um es der Lesezugriffsausführung zu ermöglichen, den einen oder mehrere ausstehende Schreibzugriffe von dem mindestens einen zusätzlichen integrierten Gerät zu umgehen.
Verfahren nach Anspruch 18, das weiter Folgendes umfasst: das Senden einer Lesezugriffsanfrage von einem Zentralprozessor an das erste Endpunktgerät, wobei das erste Endpunktgerät in den Root-Complex integriert ist; und das Senden der Lesezugriffsausführung von dem ersten Endpunktgerät an den Hauptspeicher, wobei das Ordnungsattribut immer gesetzt werden kann, um es der Lesezugriffsausführung zu ermöglichen, den einen oder mehrere ausstehende Schreibzugriffe von einem zusätzlichen nicht integrierten Gerät zu umgehen.
Verfahren nach Anspruch 18, das weiter Folgendes umfasst: das Senden einer Lesezugriffsanfrage von einem Zentralprozessor an das erste Endpunktgerät, wobei das erste Endpunktgerät nicht in den Root-Complex integriert ist; und das Senden der Lesezugriffsausführung von dem ersten Endpunktgerät an den Hauptspeicher, wobei das Ordnungsattribut immer gesetzt werden kann, um es der Lesezugriffsausführung zu ermöglichen, den einen oder mehrere ausstehende Schreibzugriffe von dem mindestens einen zusätzlichen integrierten Gerät zu umgehen.
Verfahren nach Anspruch 18, das weiter Folgendes umfasst: das Senden einer Lesezugriffsanfrage von einem Zentralprozessor an das erste Endpunktgerät, wobei das erste Endpunktgerät nicht in den Root-Complex integriert ist; und das Senden der Lesezugriffsausführung von dem ersten Endpunktgerät an den Hauptspeicher, wobei das Ordnungsattribut immer gesetzt werden kann, um es der Lesezugriffsausführung zu ermöglichen, den einen oder mehrere ausstehende Schreibzugriffe von einem zusätzlichen nicht integrierten Gerät zu umgehen.
Vorrichtung, umfassend: Mittel zur Bestimmung, ob ein Ordnungsattribut einer Lesezugriffsausführung gelockert werden kann, um es der Lesezugriffsausführung zu ermöglichen, einen oder mehrere ausstehende Schreibzugriffe zu umgehen; Mittel zum Setzen des Ordnungsattributs der Lesezugriffsausführung, um ein Umgehen des einen oder mehrerer ausstehender Schreibzugriffe zu ermöglichen.
Vorrichtung nach Anspruch 23, wobei die Mittel zum Setzen des Ordnungsattributs ein Mittel zum Setzen eines Ordnungslockerungs-Bits in einem Completion Header umfassen.
Vorrichtung nach Anspruch 23, wobei die Vorrichtung ein Peripheral Component Interconnect ist.