DE69307879T2

DE69307879T2 - Verbesserte parallelanschlussschnittstelle.

Info

Publication number: DE69307879T2
Application number: DE69307879T
Authority: DE
Inventors: Clark L. St. Joseph Mi 49085 Buxton; Robert A. St. Joseph Mi 49085 Kohtz
Original assignee: Zenith Data Systems Corp
Current assignee: PB Electronics Inc
Priority date: 1992-05-15
Filing date: 1993-05-14
Publication date: 1997-05-22
Anticipated expiration: 2013-05-15
Also published as: EP0640229B1; ATE148567T1; EP0640229A1; ES2099955T3; CA2134459C; JPH07508115A; CA2134459A1; WO1993023812A1; JP3504266B2; US5636348A; DE69307879D1; GR3023283T3

Description

HINTERGRUND DER ERFINDUNG

1. Bereich der Erfindung

Die vorliegende Erfindung bezieht sich auf Computersysteme und insbesondere auf eine gesteigerte Parallelport (EPP)-Schnittstelle, welche ein erhöhtes Leistungsvermogen und eine erhöhte Bandbreite von Standard-Parallelportverbindern ermöglicht, während gleichzeitig die Kompatibilität mit der vorhandenen Parallelportschnittstelle erhalten bleibt, welche Hardware umfaßt, die ermöglicht, daß der Softwarezusatz für die Datenübertragung im wesentlichen verringert werden kann, wodurch das Leistungsvermögen des Systems verbessert wird, um zu ermöglichen, daß es für eine Buserweiterung verwendet wird.
2. Beschreibung des Stands der Technik
IBM-Typ PC/AT kompatible Personalcomputer sind mit einer relativ beschränkten Anzahl an Eingabe/Ausgabe (I/O)-Erweiterungsschlitzen versehen zur Aufnahme verschiedener I/O- Vorrichtungen, umfassend zusätzliche Speichervorrichtungen, Bandaufzeichensysteme, Netzwerkschnittstellenschaltungen u.dgl. Um eine Entwicklung einer ständig zunehmenden Anforderung nach Erweiterungsmöglichkeiten für zusätzliche I/O- Vorrichtungen zu unterstützen, die beispielsweise auf einer zunehmenden Verbrauchernachfrage nach verschiedenen I/O- Vorrichtungen beruht, wie z.B. CD-ROMS, sind verschiedene Lösungen bekannt. Beispielsweise können zusätzliche I/O- Vorrichtungen mit bestehenden Erweiterungsschlitzen in Personalcomputern verbunden werden. Wenn bestehende Erweiterungsschlitze nicht zur Verfügung stehen, dann sind Erweiterungsbusse zum Vorsehen verschiedener Sätze von I/O-Schlitzen bekannt. Sowohl IBM-Typ PC/AT-kompatible als auch nicht kompatible (z.B. PCMCIO) Erweiterungsbusse sind bekannt.
Bei einer derartigen Anordnung ist das Hinzufügen der I/O- Vorrichtungen, entweder durch bestehende Erweiterungsschlitze oder durch zusätzliche Erweiterungsschlitze vorgesehen, die durch einen Erweiterungsbus erzeugt werden, relativ mühsam und erfordert die Dienste eines Computertechnikers die zusätzlich zu den Gesamtkosten des Hinzufügens einer I/O-Vorrichtung hinzukommen. Um derartige Probleme zu vermeiden, sind Standardparallelports zur Verwendung zur Erweiterung bekannt. Obgleich Standardparallelports zweifelsohne die einfachste und kosteneffektivste Lösung sind, bestehen bei der Verwendung eines Standardparallelports bei einer derartigen Anwendung andere Probleme. Insbesondere ist bekannt, daß Parallelports eine relativ langsame Schnittstelle sind. Insbesondere sind Parallelports in der Vergangenheit primär dazu entwickelt worden, Drucker zu unterstützen, deren maximale Blockübertragungsrate ungefähr 500 Kilobit/s ist, wenn man davon ausgeht, daß keine Datenkompression vorliegt. Die Blockübertragungsrate ist durch den Softwarezusatz beschränkt, der zum Unterstützen der Datenübertragungen zu derartigen Vorrichtungen erforderlich ist. Beispielsweise werden typischerweise 4 bis 6 Befehle zum Übertragen von Daten benötigt. Insbesondere kann eine typische Übertragung wie folgt sein:
1) Daten in den Datenport schreiben,
2) Vorsehen eines Strobesignals,
3) Überprüfen des belegten Eingangs,
4) wenn Belegungssignal aktiv ist, zum Schritt 3 gehen,
5) wenn Belegungssignal inaktiv ist, Strobe löschen,
6) zu Schritt 1 gehen, wenn Block nicht übertragen ist.
Das Problem einer relativ langsamen Datenübertragung durch einen Standardparallelport wird durch die ständig zunehmenden Taktgeschwindigkeiten neuerer IBM-Typ PC/AT-kompatibler Computer nicht gelöst. Bei derartigen Anwendungen nimmt lediglich die Anzahl an Maschinentaktzyklen pro Befehl zu, wodurch im allgemeinen die gleiche Übertragungsrate erhalten wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung sieht ein Steuersystem für ein Computersystem vor, welches eine zentrale Verarbeitungseinheit (CPU), einen Systembus und einen Standardparallelportverbinder umfaßt, der mit dem Systembus verbunden ist, wobei das Steuersystem umfaßt: ein Mittel zum Übertragen von Daten zwischen dem Systembus und dem Parallelportverbinder und ein Mittel zum wahlweisen Verändern der Rate, mit welcher Daten zwischen dem Systembus und dem Parallelportverbinder übertragen werden unter Programmsteuerung, welche einen normalen Modus mit einer ersten Datenübertragungsrate und einen gesteigerten Modusmit einer relativ schnelleren Datenübertragungsrate definiert, um zu ermöglichen, daß der Parallelportverbinder für eine Buserweiterung verwendet wird.
Ausführungsformen der vorliegenden Erfindung können eine Schnittstelle für zusätzliche I/O-Vorrichtungen vorsehen, die relativ zweckdienlich ist und nicht den Dienst eines Computertechnikers erfordert.
Ausführungsformen der Erfindung können ferner den Softwarezusatz verringern, der zum Unterstützen von Datenübertragungen durch einen Standardparallelportverbinder erforderlich ist, und können die Datenübertragungsrate durch einen Standardparallelportverbinder erhöhen.
Im allgemeinen können die Ausführungsformen eine Spezialanwendungsschnittstelle für einen Parallelportverbinder vorsehen, welche eine Kompatibilität mit einer vorhandenen Parallelportschnittstelle beibehält.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Beispiele der vorliegenden Erfindung werden nun mit Bezug auf die beiliegenden Zeichnungen beschrieben, worin:
Figur 1 eine Stiftausgangs-Zeichnung eines Multifunktionsparallelportverbinders gemäß einem Beispiel der vorliegenden Erfindung ist, wobei alternative Stiftfunktionen in Klammern gezeigt sind;
Figur 2 ein vereinfachtes schematisches Diagramm der Adreßdecodierungsschaltung und des Konfigurationsregisters ist, welche einen Teil der gesteigerten Parallelport-(EPP)- Schnittstelle gemäß einem Beispiel der vorliegenden Erfindung bilden; und
Figur 3 ein schematisches Diagramm der EPP-Schnittstelle gemäß einem Beispiel der vorliegenden Erfindung ist.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Das folgende Beispiel der vorliegenden Erfindung bezieht sich auf eine gesteigerte Parallelport-(EPP)-Hardwareschnittstelle, welche ermöglicht, daß der Softwarezusatz für Blockdatenübertragungen durch einen Standardparallelportverbinder beträchtlich verringert wird. Dadurch wird die Datenübertragungsrate deutlich erhöht, was die Fähigkeit eines Parallelports für die Buserweiterung zum Unterstützen zusätzlicher I/O-Vorrichtungen verbessert. Insbesondere ermöglich die EPP-Schnittstelle eine relativ schnelle und kostengünstige Buserweiterung, ohne daß ein Computertechniker benötigt wird, durch Ermöglichen, daß verschiedene I/O-Vorrichtungen und Buserweiterungsvorrichtungen direkt mit einem Parallelportverbinder verbunden werden, wodurch das Erfordernis, auf bestehende Erweiterungsschlitze in dem Computergehäuse zuzugreifen, beseitigt wird. Beispielsweise ermöglicht die EPP-Schnittstelle aufgrund der erhöhten Bandbreite, daß Personalcomputer, umfassend tragbare Personalcomputer, ziemlich schnell und leicht mit einem lokalen Netzwerk (LAN) durch einen Standardparallelport verbunden werden. Zusätzlich ermöglicht, aufgrund der Kompatibilität mit Standardparallelportschnittstellen, die EPP-Schnittstelle Verbinder, welche mehrere I/O unterstützen, wie z.B. eine Kleinsystem-Computerschnittstelle (SSCI), die mit einem Standardparallportverbinder zu verbinden sind.

EXTERNE EPP-ARCHITEKTUR

Die EPP-Schnittstelle ist dazu ausgebildet, daß sie mit einem Standard 25 Stift, D-Typ Verbinder 20 verwendet wird, wie er in Figur 1 gezeigt ist. Die EPP-Schnittstellenschaltung, welche in den Figuren 2 und 3 dargestellt ist, ist mit dem Verbinder 20 verbunden, um zwei Betriebsmodi zu unterstützen, einen normalen Modus und einen EPP-Modus. In dem normalen Betriebsmodus arbeitet der Parallelportverbinder 20 als eine Standardparallelportschnittstelle, mit der Ausnahme, daß bestimmte Stifte durch CMOS-Treiber betrieben sind, anstelle von Offen-Drain-Treibern, wie nachfolgend beschrieben. Diese CMOS-getriebenen Stifte sind jedoch dazu eingerichtet, daß sie für einen bi-direktionalen Datentransfer während eines normalen Betriebsmodus verwendet werden.
Die Stiftfunktionen während eines normalen Betriebsmodus sind Standard, so wie in der folgenden Tabelle 1 definiert. Tabelle 1
In einem EPP-Betriebsmodus sind bestimmte Stiftfunktionen neu definiert, wie in Tabelle 2 gezeigt. Die entsprechenden Standardparallelport-Funktionen sind in Klammern gezeigt. Tabelle 2
Zusätzlich zu dem Verbinder 20 kann die externe Architektur der EPP-Schnittstelle ferner eine zusätzliche Schaltung umfasen, wie in Figur 2 gezeigt. Eine derartige Schaltung kann jedoch auf einem Chip mit der in Figur 3 gezeigten Schaltung enthalten sein, wie nachfolgend beschrieben.
Wie gezeigt, umfaßt die externe Architektur ein oder mehrere Konfigurationsregister 22 und eine Adreßdecodierungsschaltung 24, welche mit einem AT-Typ-Systembus 26 verbunden sind. Die Systembussignale, welche eine Verbindung mit dem Konfigurationsregister 22 und der Adreßdecodierungsschaltung 24 herstellen, sind in der folgenden Tabelle 3 dargestellt. Tabelle 3
Das Konfigurationsregister 22 wird dazu verwendet, ein EPP- Modus-Freigabebit, EPP-EN, freizugeben, welches durch die Basiseingabe-Ausgabe-System-(BIOS)-Software gesteuert wird. Verschiedene andere Bits sind aus dem Konf igurationsregister 22 erhältlich zur Verwendung mit der Adreßdecodierschaltung 24 und zur Steuerung der in Figur 3 dargestellten EPP-Schnittstelle. Insbesondere werden die Bits LPT1EN und LPT2EN dazu verwendet, anzuzeigen, ob der Parallelport als LPT1 oder LPT2 konf iguriert worden ist, um die geeigneten Unterbrechungen IRQ7 oder IRQS freizugeben. Diese Bits LPT1EN und LPT2EN werden ferner zum Erzeugen der geeigneten Adreßdecodierungssignale verwendet, wie nachfolgend beschrieben. Das Konfigurationsbit EXTPP wird dazu verwendet, einen normalen Betriebsmodus wiederzugeben, welches durch die BIOS-Software in einer entsprechenden Art und Weise wie das EPP-EN-Konfigurationsbit gesteuert werden kann.
Wie vorangehend erwähnt, steht das Konfigurationsregister 22 in Verbindung mit dem Systembus 26, wie in Figur 2 dargestellt. Insbesondere ist der Systemdatenbus XD(7:0) zu dem Konf igurationsregister 22 geführt. Zusätzlich werden die System-Lese und -Schreibe-Steuersignale -IOR und -IOW auch an dieses angelegt, um zu ermöglichen, daß die CPU (nicht dargestellt) das Konfigurationsregister 22 liest und in dieses schreibt.
Die Adreßdecodierschaltung 24 wird zur Adreßdecodierung sowohl während eines normalen als auch während eines EPP-Betriebsmodus verwendet. Insbesondere, und wie nachfolgend detaillierter beschrieben, umfaßt die Standardparallelportschnittstelle ein Datenregister 28, ein Steuerregister 30 und ein Statusregister 32. Die Adreßumsetzung dieser Register 28, 30 und 32 für eine Konfiguration des Parallelports entweder als LPT1 oder LPT2 ist in der folgenden Tabelle 4 dargestellt. Tabelle 4
Während eines EPP-Betriebsmodus werden die Parallelportadressen zwischen x7BH und x7FH für die EPP-Schnittstelle wie in der folgenden Tabelle 5 gezeigt, verwendet. Wie jedoch in den Tabellen 4 und 5 gezeigt, bleiben die Adressen x78H, x79H und X7AH für die Standardparallelportregister 28, 30 und 32 während eines EPP-Betriebsmodus unverändert. Tabelle 5
Wie vorangehend erwähnt, steht die Adreßdecodierschaltung 24 in Verbindung mit dem Konfigurationsregister 22 und mit dem Systembus 26. Insbesondere werden die Portzahl-Freigabesignale LPT1EN und LPT2EN sowie das EPP-Modusfreigabesignal EPP-EN von dem Konfigurationsregister 22 zu der Adreßdecodierschaltung 24 geleitet. Der Systemdatenbus XD(7:0) und ein Systembussteuersignal AEN werden ebenso an die Adreßdecodierschaltung 24 angelegt. Das Signal AEN zeigt an, daß der Systembus 26 mit anderen Aufgaben belegt ist und wird somit dazu verwendet, die Adreßdecodierschaltung während derartiger Zustände außer Betrieb zu setzen.
Die Adreßdecodierschaltung 24 erzeugt somit verschiedene Adreßdecodiersignale, welche dazu verwendet werden, verschiedene Register auszuwählen, wie nachfolgend beschrieben, wenn die CPU in die in der Tabelle 5 angegebenen Adressen sowohl während eines normalen Betriebsmodus als auch während eines EPP-Betriebsmodus schreibt. Die logischen Gleichungen für die Adreßdecodierschaltung 24 sind in dem Anhang 1 angegeben.
Insbesondere sind die Adreßdecodiersignale -CSDAT, -CSPCTRL und -CSPSTAT Decodiersignale für das Datenregister 28, das Steuerregister 30 bzw. das Statusregister 32. Dieses Signale -CSDAT, -CSPCTRL und -CSPSTAT sind aktiv nieder, immer dann, wenn die CPU in die Adressen x78h, x79h bzw. x7AH schreibt, wie in der Tabelle 5 angegeben.
Die Adreßdecodiersignale CSEPPA und CSEPPD werden während eines EPP-Betriebsmodus verwendet. Diese Signale CSEPPA und CSEPPD sind aktiv hoch, immer wenn die CPU in x7BH bis x7FH schreibt, wie in Tabelle 5 angegeben. Diese Signale CSEPPA und CSEPPD werden durch ODER-Gatter 34 einer ODER-Verarbeitung unterzogen und durch einen Inverter 36 invertiert, um ein Signal -CSEPP zu erzeugen. Das Signal -CSEPP ist für Adressen zwischen x7BH und x7FH während eines EPP-Betriebsmodus aktiv nieder.
Die Adreßdecodiersignale CSEPPA und CSEPPD werden ferner dazu verwendet, Adreß- und Datenstrobe-Signale EPP-AS bzw. EPP-DS zu erzeugen, welche während eines EPP-Betriebsmodus verwendet werden. Insbesondere werden die Systemlese- und Schreib- Steuersignal -IOR bzw. -IOW an invertierende Eingänge eines NOR-Gatters 38 angelegt, dessen Ausgabe durch einen Invertierer 40 invertiert wird. Die Ausgabe des Invertierers 40, welche entweder ein I/O-Lesen oder -Schreiben anzeigt, wird zusammen mit dem Adreßdecodiersignal CSEPPA durch ein UND- Gatter 42 einer UND-Verarbeitung unterzogen, um ein EPP- Adreßstrobesignal EPP-AS zu erzeugen. In einer entsprechenden Art und Weise wird die Ausgabe des Invertierers 40 zusammen mit dem Adreßdecodiersignal CSEPPD durch ein UND-Gatter 44 einer UND-Verarbeitung unterzogen, um ein EPP-Datenstrobesignal EPP-DS zu erzeugen. Da die Strobesignale durch Hardware erzeugt werden, kann der Softwarezusatz zum Datentransfer durch den Parallelportverbinder 20 während eines EPP-Betriebsmodus auf einen einzigen Befehl verringert werden (z.B. REP OUTS DX, DWORD[S1]).
Die Adreßdecodiersignale werden ferner zum Erzeugen eines EPP- Schreibsignals EPPWR verwendet. Insbesondere wird das Systemschreibsignal -IOW an den invertierenden Eingang eines Puffers angelegt und wird durch ein UND-Gatter 48 zusammen mit der Ausgabe des ODER-Gatters 34 einer UND-Verarbeitung unterzogen, um das EPP-Schreibsignal EPPWR zu erzeugen.
Die externe Architektur der EPP-Schnittstelle kann ferner eine Schaltung zum Steuern der Zyklen der CPU sowie eine Schaltung zum Freigeben von Unterbrechungen umfassen. Insbesondere werden Parallelportunterbrechungsfreigabe- und Unterbrechungssignale PPIEN und PPIRQ, welche von dem Steuerregister 30 und dem Statusregister 32 (Figur 3) erhalten werden können, dazu verwendet, die Unterbrechungen IRQ5 oder IRQ7 zu erzeugen, in Abhängigkeit davon, ob der Parallelport als LPT1 oder LPT2 konfiguriert ist. Insbesondere wird das Unterbrechungsanfragesignal PPIRQ an die Dreizustands-(tristate)-vorrichtungen 50 und 52 angelegt, um die Unterbrechungen IRQ5 bzw. IRQ7 zu erzeugen, welche wiederum an den Systembus 26 angelegt werden. Die Dreizustandsvorrichtungen 50 und 52 stehen unter der Steuerung von UND-Gattern 54 bzw. 56. Das Signal LPT2EN von dem Konf igurationsregister 22 wird zusammen mit dem Unterbrechungssignal PP-IEN durch das UND-Gatter 54 einer UND- Verarbeitung unterzogen, um die Dreizustandsvorrichtungen 50 freizugeben, welche wiederum die IRQ5-Unterbrechung erzeugt. In entsprechender Art und Weise wird das Signal LPT1EN, welches von dem Konf igurationsregister 22 erhalten werden kann, zusammen mit dem Unterbrechungsfreigabesignal PP-IEN durch das UND-Gatter 56 einer UND-Verarbeitung unterzogen, um die Dreizustandsvorrichtung 52 freizugeben, welche wiederum die IRQ5-Unterbrechung erzeugt.
Ein weiterer wichtiger Aspekt bezieht sich auf die Fähigkeit, die Geschwindigkeit der Datenübertragungsrate durch den Parallelportverbinder 20 zu programmieren. Dies wird durch ein EPP-Fertigsignal EPPRDY erreicht, welches dazu verwendet werden kann, das Buskanalfertigsignal IOCHRDY auf nieder zu ziehen, um die Buszyklen während eines EPP-Betriebsmodus zu erweitern. Das EPP-Fertigsignal EPPRDY ist ein Timingsignal, welches an einem Ausgang des Statusregisters 32 erhaltbar ist. Das Signal EPP-RDY wird durch einen Invertierer 58 invertiert und durch ein UND-Gatter 60 zusammen mit der Ausgabe des ODER- Gatters 34 und der Ausgabe des Puffers 40 einer UND-verarbeitung unterzogen, wodurch ermöglicht wird, daß die Übertragungsrate in einem EPP-Betriebsmodus sowohl während Lese- als auch während Schreiboperationen gesteuert wird. Die Ausgabe von dem UND-Gatter 60 steuert die Dreizustandsvorrichtung 62, deren Eingang auf nieder gezogen wird. Die Ausgabe von der Dreizustandsvorrichtung 62 wird dazu verwendet, das I/O- Kanalfertigsignal IOCHRDY an dem Systembus 26 auf nieder zu ziehen.
Um das Steuerregister 30 zu löschen, was nachfolgend beschrieben wird, kann die externe Architektur der EPP-Schnittstelle ferner einen Invertierer 64 umfasen. Der Invertierer 64 wird dazu verwendet, ein aktiv-Nieder-Systemzurücksetzsignal -RESET zu erzeugen, welches an das Steuerregister 30 angelegt wird.

INTERNE ARCHITEKTUR

Die interne Architektur der EPP-Schnittstellenschaltung ist in Figur 3 dargestellt. Die interne Architektur umfaßt einen Standardparallelport-Zwischenspeicher 28, ein Steuerregister 30 und ein Statusregister 32 sowie einen EPP-Schreibepuffer 66 und einen EPP-Lesepuffer 68. Die EPP-Schnittstellenschaltung ist mit dem 25-Stift-D-Verbinder 20 verbunden, um einen Datentransfer durch den Verbinder 20 sowohl in einem normalen Betriebsmodus als auch einem EPP-Betriebsmodus zu ermöglichen. Insbesondere werden Parallelport-Datenbus-PPD (7:0), welche an dem Ausgang des Standardparallelportschreibe-Zwischenspeichers 38 und des EPP-Schreibepuffers 66 verfügbar sind, an die Stifte 2 bis 9 des Verbinders 20 angelegt, um zu ermöglichen, daß die CPU sowohl während eines normalen Betriebsmodus als auch während eines EPP-Betriebsmodus zu dem Parallelportverbinder 20 schreibt. Stifte 18-25 des Verbinders 20 sind miteinander verbunden und auf Grundpotential gelegt. Wie vorangehend erwähnt, werden bestimmte der Standardparallelportsignale während des EPP-Betriebsmodus neu definiert. Insbesondere sind diese Steuersignale die -STROBE, -AFDXT, - INIT und -SLCTIN-Signale, welche an den Stiften 1, 14, 16 bzw. 17 anliegen. Um zu ermöglichen, daß die CPU diese Signale liest, werden diese Steuersignale -STROBE, -AFDXT, -INIT und SLCTIN durch eine Mehrzahl von I/O-Puffer 70, 72, 74 und 76 zwischengespeichert. Jeder I/O-Puffer 70, 72, 74, 76 umfaßt eine Dreizustandsvorrichtung 78, einen Puffer 80 und einen Endwiderstand 82. Die I/O-Puffer 70, 72, 74 und 76 ermöglichen, daß diese Signale durch die CPU vermittels des Statusregisters 32 zurückgelesen werden.
Wie vorangehend erwähnt, werden die I/O-Puffer 70, 72, 74 und 76 ebenso als Schnittstelle zu dem Verbinder 20 verwendet. Somit werden die zwischengespeicherten Ausgangssignale -BOSTRB, -BIOAFDT, -BOINIT und -BOSLTI, welche durch die Steuerschaltung erzeugt werden, wie nachfolgend beschrieben, an die Dreizustandsvorrichtungen 78 in den I/O-Puffern 70, 72, 74 bzw. 76 angelegt, welche wiederum mit den Stiften 1, 14, 16 und 17 vermittels der Endwiderstände 82 verbunden sind. Die Dreizustandsvorrichtungen 78 in jedem der I/O-Puffer 70, 72, 74 und 76 stehen unter der Steuerung von Betriebsfreigabesignalen STRBOE, AFDTOE, INITOE und SLTIOE.
Der interne Puffer 80 von jedem der I/O-Puffer 86 ist mit dem Ausgang der Dreizustandsvorrichtung 78 verbunden. Dies ermöglicht, daß die zwischengespeicherten Ausgangssignale - BOSTRB, -BOAFDT, -BOINIT und -BOSLTI als gepufferte Eingangssignale -BISTRB, -BIAFDT und -BISLTI an dem Statusregister 32 zurückgelesen werden. Insbesondere werden die zwischengespeicherten Eingangssignale -BISTRB-, BIAFDT und -BISLTI direkt an die Stifte 1A0, 1A1 und 1A3 des Statusregister 32 angelegt. Das zwischengespeicherte Eingangssignal -BIINIT wird an den Stift 1A2 des Statusregisters 32 durch einen Invertierer 116 angelegt.
Es sollte darauf hingewiesen werden, daß dann, wenn der EPP- Modus freigegeben ist, normalerweise offene Kollektor-Ausgänge von den Signalen -STROBE, -AFDXT, -INIT und -SLCTIN mit 12ma CMOS-Treibern betrieben werden. Obgleich derartige CMOS- Treiber nicht mit einer Standardparallelportschnittstelle kompatibel sind, sind derartige Treiber erforderlich, um die Anstiegszeit an den automatischen Stroben zu verringern, um schnellere Zykluszeiten zu ermöglichen. Während eines normalen Betriebsmodus können diese vier Schnittstellensignale für einen bidirektionalen Datentransfer verwendet werden. Wenn jedoch der EPP-Modus freigegeben ist, dann sollten periphäre Vorrichtungen nicht zum Treiben dieser Signale verwendet werden, da die Signale durch die EPP-Schnittstelle getrieben werden. Daher können periphäre Vorrichtungen, die versuchen, diese Signale während eines EPP-Betriebsmodus zu treiben, einen Schaden an der EPP-Schnittstelle oder dem periphären Gerät verursachen, und dies sollte daher vermieden werden.
Die Quittungsaustauschstatussignale -PPACK, PE und SLCT, welche an den Stiften 10, 12 und 13 des Verbinders 20 erhaltbar sind, werden durch die Invertierer 86, 88 bzw. 90 an das Statusregister 32 angelegt. Das Quittungsaustauschstatutssignal BELEGT wird an das Statusregister 32 durch einen Puffer 92 angelegt. Die Quittungsaustauschstatussignale können vorher durch die CPU gelesen werden.
Das Unterbrechungsanfragesignal PPIRQ, welches vorangehend diskutiert wurde, wird dazu verwendet, die IRQ5 und IRQ7 Unterbrechungen zu erzeugen. Dieses Signal PPIRQ ist an dem Ausgang eines Invertierers 94 verfügbar, dessen Eingang auf dem RPACK-Signal liegt, das an dem Ausgang des Invertierers 90 erhaltbar ist.
Das Unterbrechungsfreigabesignal PPIEN, welches vorangehend beschrieben worden ist, ist an dem Q4-Ausgangsanschluß des Steuerregisters 30 erhaltbar. Das Unterbrechungsfreigabesignal PPIEN kann ferner durch die CPU durch eine Dreizustandsvorrichtung 96 gelesen werden. Insbesondere wird das Unterbrechungsfreigabesignal PPIEN an den Eingang der Dreizustandsvorrichtung 96 angelegt, deren Ausgabe an die XD4-Leitung des Systemdatenbus angelegt wird. Die Dreizustandsvorrichtung 96 steht unter der Steuerung eines NAND-Gatters 98, dessen Ausgang durch einen Invertierer 100 auf einen Steuereingang der Dreizustandsvorrichtung 96 gezogen ist. Ein I/O-Lesesignal -IOR und ein Steuerregisterdecodiersignal -CSPCTRL werden an invertierende Eingänge eines NAND-Gatters 98 angelegt, um die Dreizustandsvorrichtung 96 freizugeben, wenn immer die CPU ein Lesen des Steuerregisters 30 initiiert.
Das Parallelportfehlersignal -FEHLER, das an dem Stift 15 des Verbinders 20 erhaltbar ist, kann durch die CPU in einer entsprechenden Art und Weise gelesen werden. Insbesondere wird das -FEHLER-Signal an eine Dreizustandsvorrichtung 102 durch einen Puffer 104 angelegt. Die Ausgabe der Dreizustandsvorrichtung 102 wird wiederum an die XD3-Leitung des Systemdatenbus angelegt. Die Dreizustandsvorrichtung 102 steht vermittels eines Invertierers 108 unter der Steuerung des NAND-Gatters 106. Das System I/O-Lesesignal -IOR und das Adreßdecodiersignal -CSPSTAT werden an invertierende Eingänge eines NAND-Gatters 106 angelegt, um die Dreizustandsvorrichtung freizugeben, wenn immer die CPU ein Lesen des Statusregisters 32 initiiert.
Das Steuerregister 30 wird normalerweise für die Standardparallelports verwendet. Der Systemdatenbus XD(6:0) ist mit den DO-D6-Eingängen des Steuerregisters 30 verbunden, um die CPU zum Schreiben in dieses während eines normalen Betriebsmodus freizugeben. Die Steuerregisterausgangssignale QO-Q3 werden dazu verwendet, die Standardparallelportsignale -STROBE, - AFDXT, -INIT und -SLCTIN während eines normalen Betriebsmodus zu erzeugen. Somit werden während eines normalen Betriebsmodus diese Signale -STROBE, -AFDXT, -INIT und -SLCTIN durch Software getrieben und tragen zu dem Softwarezusatz, welcher vorangehend beschrieben worden ist, bei. Während eines EPP- Betriebsmodus werden jedoch die Adreß- und Datenstrobesignale EPP-AS und EPPDS ebenso wie das EPP-Schreibesignal EPP-WR durch Hardware getrieben, wie in Verbindung mit der externen EPP-Architektur beschrieben. Somit kann durch Verwendung dieser durch Hardware getriebenen Signale der Softwarezusatz von ungefähr 4-6 Befehlen auf einen Befehl in signifikanter Weise verringert werden, wie vorangehend beschrieben. Daher kann die Bandbreite des Parallelports beträchtlich verringert werden.
Um diese Signale -STROBE, -AFDXT, -INIT und -SLCTIN in einem EPP-Betriebsmodus neu zu definieren, werden die Q0- ,Q1- und Q3-Ausgangssignale des Steuerregisters 30 mit den EPP-WR, EPP- DS und EPP-AS-Signalen durch eine Mehrzahl von ODER-Gattern 110, 112 bzw. 114 einer ODER-Verarbeitung unterzogen. Die Q2- Ausgabe von dem Steuerregister 30 wird an einen Invertierer 116 angelegt. Während eines normalen Betriebsmodus sind die EPP-Modus-Steuersignale auf nieder. Somit stehen unter einem derartigen Zustand die ODER-Gatter 110, 112 und 114 unter der Steuerung des Registers 30, ebenso wie der Invertierer 116, um die Standardparallelport-Steuersignale zu erzeugen. Während eines EPP-Betriebsmodus wird jedoch das Steuerregister 30 durch das Systemzurücksetzsignal -RESET zurückgesetzt. In dieser Situation sind die ODER-Gatter 110, 112 und 114 unter der Steuerung der Hardware-erzeugten EPP-Strobe- und Schreibsignale, EPPDX, EPPAS und EPPWR, um die Stiftfunktionen, so wie in Tabelle 2 gezeigt, neu zu definieren.
Die EPP-Modussignale umfassen ein Schreibsignal EPPWR, ein Datenstrobesignal EPPDS und ein Adreßstrobesignal EPPAS und ein Unterbrechungssignal INTR. Wie vorangehend erwähnt, arbeitet das Unterbrechungssignal INTR so wie das ACK-Signal, welches während eines normalen Betriebsmodus verwendet wird.
Wie vorangehend erwähnt, werden sowohl die normalen als auch die EPP-Modussignale an die ODER-Gatter 110, 112, 114 angelegt. Somit werden die Ausgaben von den ODER-Gattern 110, 112 und 114 zusammen mit der Ausgabe von dem Invertierer 114 mit einem EPP-Freigabesignal EPP-EN durch die ODER-Gatter 118, 120, 122 und 124 einer ODER-Verarbeitung unterzogen. Die Ausgaben von den ODER-Gattern 118, 120, 122 und 124 werden dazu verwendet, die Betriebsfreigabesignale STRBOE, AFDTOE, INITOE und SLTIOE zu erzeugen, welche an die Dreizustandsvorrichtungen 78 innerhalb der I/O-Puffer 70, 72, 74 und 76 angelegt werden. Während eines normalen Betriebsmodus ist das EPP-Freigabesignal EPPEN auf nieder. Somit stehen unter einem Normalzustand die ODER-Gatter 118, 120, 122 und 124 unter der Steuerung der ODER-Gatter 110, 112 und 114 und des Invertierers 116, um zu ermöglichen, daß die Stiftfunktionen des normalen Modus durch die CPU vermittels des Steuerregisters 30, so wie in Tabelle 1 definiert, ausgewählt werden.
Die Ausgaben von den ODER-Gattern 110, 112, 114 sowie des Invertierers 116 werden an Eingänge von UND-Gattern 126, 128, 130 und 132 durch Invertierer 134, 136, 138 und 140 zusammen mit einem EPP-Freigabesignal EPP-EN angelegt. Die Ausgaben von den UND-Gattern 126, 128, 130 und 132 werden dazu verwendet, die zwischengespeicherten Ausgangssignale -BOSTRB, -BOAFPT, - BOINIT und -BOSLTI zu erzeugen, welche an die Dreizustandsvorrichtungen 78 in jedem der I/O-Puffer 70, 72, 74 und 76 angelegt werden. Die Ausgaben dieser Dreizustandsvorrichtungen 78 werden an Stifte 1, 14, 16 und 18 des Parallelportverbinders 20 angelegt.
Während eines normalen Betriebsmodus sind die UND-Gatter 126, 128, 130 und 132 blockiert, da das EPP-EN-Signal während eines derartigen Zustands nieder ist. Wenn jedoch der EPP-Modus einmal vorliegt, dann stehen die UND-Gatter 126, 128, 130 und 132 unter der Steuerung der ODER-Gatter 110, 112 und 114 und des Invertierers 116.
Wie vorangehend erwähnt, ist das Steuerregister 30 ein sechs- Bit Register. Der Systemdatenbus XDO-XDS ist durch die D0-D5 Eingänge mit dem Steuerregister verbunden, um der CPU ein Schreiben in dieses zu ermöglichen. Daten können unter der Steuerung des NAND-Gatters 142 in das Steuerregister geschrieben werden. Ein System-Schreibesignal -IOW und ein Steuerregisterdecodiersignal -CSPCTRL werden an invertierende Eingänge des NAND-Gatters 142 angelegt, dessen Ausgang an einen Takt-CLK-Eingang des Steuerregisters 30 angelegt wird, um das Steuerregister jedesmal dann freizugeben, wenn die CPU in die Steuerregisteradresse schreibt, wie sie in den Tabellen 4 und 5 aufgelistet ist. Das Steuerregister 30 wird durch ein Systemzurücksetzsignal -RESET zurückgesetzt, welches an den Löscheingang CLR des Steuerregisters 30 angelegt wird. Wie vorangehend erwähnt, wird das Steuerregister 30 während eines EPP-Betriebsmodus zurückgesetzt.
Das Statusregister 32 ist ein acht Bit-Register. Der Systemdatenbus XD(7:0) ist mit den LAO-1A3 Eingängen und den 2A0-2A3 Eingängen des Statusregisters 32 verbunden. Die Ausgaben an den Ausgangsstiften 1Y0-1Y3 werden durch die CPU als Steuersignale unter der Steuerung des NAND-Gatters 98 gelesen, dessen Ausgabe an einem ENA-Eingang des Statusregisters 32 angelegt wird. Die 2Y0-2Y3-Ausgaben werden durch die CPU als Statussignale unter der Steuerung des NAND-Gatters 106 gelesen, dessen Ausgabe an einen ENB-Ausgang des Statusregisters 32 angelegt wird.
Der Standardparallelport-Schreibe-Zwischenspeicher 28 ist ein flankengesteuerter acht Bit Zwischenspeicher. Wie vorangehend erwähnt, ist der Parallelportdatenbus PPD(7:0) mit den Q0-Q7 Ausgängen verbunden. Der Systemdatenbus XD(7:0) ist mit den D0-D7 Eingängen des Schreibe-Zwischenspeichers 28 verbunden, um der CPU ein Schreiben in diesen zu ermöglichen.
Daten werden in den Schreibe-Zwischenspeicher 28 unter der Steuerung eines NAND-Gatters 144 geschrieben, dessen Ausgabe an den Takteingang des Schreibe-Zwischenspeichers 28 angelegt wird. Das System-Lesesteuer-Signal -IOW und das Chipauswahlsignal -CSPDAT werden an invertierende Eingänge des NAND- Gatters 144 angelegt. Somit wird der Ausgang des NAND-Gatters 144 aktiv, wenn sowohl das -IOW als auch das -CSPDAT-Signal aktiv sind. Daten werden durch den Schreibe-Zwischenspeicher 144 zwischengespeichert, wenn der Ausgang von dem NAND-Gatter 144 von einem niederen oder aktiven Zustand auf einen hohen oder inaktiven Zustand geht.
Die Ausgabesteuerung des Schreibe-Zwischenspeichers 28 steht unter der Steuerung des NAND-Gatters 146. Insbesondere wird der Ausgang des Schreibe-Zwischenspeichers 28 freigegeben, wenn immer das NAND-Gatter 146 auf nieder geht. Das NAND- Gatter 146 steht unter der Steuerung eines weiteren NAND- Gatters 148 und eines Flip-Flops 150. Somit müssen zum Freigeben der Ausgangssteuerung des Schreibe-Zwischenspeichers 28 die beiden Ausgaben des NAND-Gatters 148 und des Flip-Flops 150 hoch sein.
Das Flip-Flop 150 wird dazu verwendet, den Standardschreibe- Zwischenspeicher 128 in einem EPP-Betriebsmodus freizugeben, wenn auf den Standarddatenport zugegriffen wird. Wenn der EPP Modus nicht freigegeben ist, dann wird das EPP-EN Signal inaktiv, wodurch ein PRESET-Stift des Flip-Flops 150 inaktiv wird und die Q-Ausgabe des Flip-Flops 150 auf hoch gezwungen wird. Während eines EPP-Betriebsmodus wird das EPP-EN Signal erzeugt. Während eines derartigen Zustands verursacht ein Schreiben in den Standardparallelport, daß der Q-Ausgang auf hoch gehi;. Der Q-Ausgang des Flip-Flops 150 wird in Antwort darauf, daß sein Takt-CLK-Eingang von nieder auf hoch geht, auf hoch gehen. Der Takt-CLK-Eingang des Flip-Flops 150 wird durch das NAND-Gatter 144, welches vorangehend beschrieben worden ist, getrieben. Der Q-Ausgang des Flip-Flops 150 wird durch die Ausgabe von einem NOR-Gatter 152 gelöscht, wenn diese auf nieder geht. Die Ausgabe von dem NOR-Gatter 142 wird auf nieder gehen, wenn das Chipauswahlsignal -CSEPP erzeugt wird und entweder das -IOR oder das -IOW-Signal erzeugt wird. Die andere Eingabe zu dem NAND-Gatter 146 kommt von dem NAND- Gatter 148, deren Ausgang auf hoch geht, wenn die EXTPP- Eingabe nieder ist oder der Q5-Ausgang des Steuerregisters 30 nieder ist.
Ein Lese-Puffer 66 ist ein acht-Bit Zwischenspeicher, welcher zum Übertragen von Daten von dem Parallelportverbinder 20 sowohl während Standardparallelport- als auch EPP-Lese-Zyklen verwendet wird. Die Ausgabefreigabe für den Lesepuffer 66 steht unter der Steuerung eines NAND-Gatters 154, welches aktiv nieder ist. Ein System I/O-Lesesteuersignal -IOR wird an einen invertierenden Eingang des NAND-Gatters 154 angelegt. Die Ausgabe eines NOR-Gatters 156 wird an einen weitern invertierenden Eingang des NOR-Gatters 156 angelegt. Die Chipauswahlsignale -CSEPP und -CSPDAT werden an invertierende Eingänge des NOR-Gatters 156 angelegt. Somit wird, da die Ausgabefreigabe des Lesepuffers 66 aktiv nieder ist, die Ausgabe freigegeben, wenn immer das I/O-Lesesignal -IOR aktiv ist und entweder das Chipauswahlsignal -CSEPP oder -CSPDAT aktiv ist, um den Lesepuffer 66 sowohl während normaler als auch EPP-Lesezyklen freizugeben.
Das Chipauswahlsignal -CSEPP ist während eines EPP-Betriebsmodus immer dann aktiv, wenn die CPU 37BH-37FH (LPT1) oder 27BH-27FH (LPT2) adressiert. Das Chipauswahisignal -CSPDAT bildet die Standardparalleldaten für die Chipauswahl. Dieses Signal -CSPDAT wird immer dann aktiv werden, wenn die CPU die Adresse 37BH (LPT1) oder 27BH (LPT2) auswählt.
Der Schreibepuffer 68 ist ein transparenter acht Bit Zwischenspeicher, der zum Zwischenspeichern von Daten von der CPU zu dem Parallelportverbinder 20 während EPP-Schreibezyklen verwendet wird. Daten werden zu dem Schreibepuffer 68 unter der Steuerung eines NAND-Gatters 158 durch einen Invertierer 160 übertragen, dessen Ausgabe an den Takteingang CLK des Schreibe-Zwischenspeichers 68 angelegt wird. Ein I/O-Schreibsignal -IOW und das Chipauswahlsignal -CSEPP werden an die invertierenden Eingänge des NAND-Gatters 158 angelegt, um zu verursachen, daß das NAND-Gatter 158 aktiv wird, wenn die Signale -IOW und -CSEPP beide aktiv sind, wodurch ein Schreiben zu dem EPP-Port angezeigt wird.
Die Ausgabe-Freigabesteuerung des Schreibe-Zwischenspeichers 68 steht unter der Steuerung eines NAND-Gatters 162, welches aktiv nieder ist. Eine Q-Ausgabe von dem Flip-Flop 150 wird zusammen mit einer Ausgabe von einem NOR-Gatter 164 an das NAND-Gatter 162 angelegt. Zwei Signale werden an die invertierenden Eingänge des NOR-Gatters 164 angelegt. Ein Signal kommt von dem Ausgang des NAND-Gatters 154. Das andere Signal kommt von einem Ausgang eines NAND-Gatters 166. Ein Ausgangssignal von dem NOR-Gatter 164 wird an einen invertierenden Eingang des NAND-Gatters 166 angelegt, welches einen Zwischenspeicher bildet. Eine Ausgabe von dem NOR-Gatter 168 wird an einen anderen invertierenden Eingang des NAND-Gatters 166 angelegt. Das Adreßstrobesignal -ASTRB und das Datenstrobesignal -DSTRB, welche an dem Statusregister 32 erhaltbar sind, werden an invertierende Eingänge des NOR-Gatters 108 angelegt.
Im Betrieb wird die Ausgabe-Steuerung des Zwischenspeichers 68 durch das NAND-Gatter 162 betrieben. Der Ausgang des NAND- Gatters 163 wird aktiv, wenn der Q-Ausgang des Flip-Flops 150 auf hoch ist und der Ausgang des NOR-Gatters 164 hoch ist. Der Q-Ausgang des Flip-Flops 150 arbeitet in der gleichen Art und Weise wie der vorangehend beschriebene Q-Ausgang, mit Ausnahme seiner umgekehrten Polarität. Während eines EPP-Schreibzyklus werden die Signale -CSEPP und -IOW erzeugt, wodurch verursacht wird, daß der Q-Ausgang des Flip-Flops 150 auf hoch geht. Bevor der EPP-Schreibzyklus beginnt, werden sowohl das BIAFDT als auch das BISLTI-Signal hoch, wodurch der Ausgang des NOR- Gatters 168 auf hoch gezwungen wird, was wiederum verursacht, daß die Ausgabe des NAND-Gatters 166 hoch ist. Da das -IOR- Signal während der Schreibezyklen nicht erzeugt wird, wird die Ausgabe des NOR-Gatters 164 hoch, um den Schreibe-Zwischenspeicher 68 freizugeben.
Während eines EPP-Lesezyklus werden die -IOR und -CSEPP- Signale erzeugt, wodurch verursacht wird, daß die Ausgabe von dem NOR-Gatter 164 auf nieder geht, was wiederum verursacht, daß die Ausgabe von dem Schreibe-Zwischenspeicher 68 einer Dreizustandsverarbeitung unterzogen (tristated) wird, wodurch ermöglicht wird, daß ein Peripheriegerät den Parallelportdatenbus PPD(7:0) betreibt. Ferner wird während eines EPP- Lesezyklus eines der EPP-Strobesignale -DSTRB oder -ASTRB nach einer Gatterverzögerung erzeugt. Dies verursacht, daß BIAFDT und BISLTI-Signale erzeugt werden. Die Ausgabe des NOR-Gatters 164 wird somit durch die Ausgabe des NAND-Gatters 166 auf nieder gehalten, bis die BIAFDT oder BISLTI-Signale nicht mehr erzeugt werden, was nach einer kurzen Gatter-Verzögerung auftritt, nachdem die Strobesignale -DSTRB und -ASTRB nicht mehr erzeugt werden. Die -DSTRB und -ASTRB-Strobesignale werden folgend auf eine kurze Gatterverzögerung, nachdem das -IOR-Signal durch die CPU nicht mehr erzeugt wird, nicht mehr erzeugt.

Anhang 1

ADRESS-DECODIERLOGIK-GLEICHUNGEN

Nachfolgend sind die Gleichungen für die Ausgaben der Adreßdecodierschaltung 24 gezeigt, welche in Fig. 1 der Zeichnungen dargestellt ist.

Claims

1. Steuersystem (Fig. 2 und 3) für ein Computersystem, welches eine zentrale Verarbeitungseinheit (CPU), einen Systembus (26) und einen Standardparallelportverbinder (20) umfaßt, der mit dem Systembus (26) verbunden ist, wobei das Steuersystem umfaßt:

ein Mittel (Fig. 2 und 3) zum Übertragen von Daten zwischen dem Systembus (26) und dem Parallelportverbinder (20) und ein Mittel (22) zum. wahlweisen Verändern der Rate, mit welcher Daten zwischen dem Systembus (26) und dem Parallelportverbinder (20) übertragen werden, unter Programmsteuerung, welche einen normalen Modus mit einer ersten Datenübertragungsrate und einen gesteigerten Modus mit einer relativ schnelleren Datenübertragungsrate definiert, um zu ermöglichen, daß der Parallelportverbinder für eine Buserweiterung verwendet wird.

2. Steuersystem nach Anspruch 1, worin das Übertragungsmittel (Fig. 2 und 3) Mittel (24, 38, 40, 42 und 44) zum Erzeugen vorbestimmter Signale umfaßt.

3. Steuersystem nach Anspruch 2, worin die vorbestimmten Signale ein Adreß-Strobesignal und ein Daten-Strobesignal umfassen.

4. Steuersystem nach Anspruch 3, worin das Adreß-Strobesignal während bestimmter vorbestimmter Zustände durch Hardware erzeugt wird.

5. Steuersystem nach Anspruch 3, worin das Adreß-Strobesignal während bestimmter vorbestimmter Zustände durch Software erzeugt wird.

6. Steuersystem nach Anspruch 3, worin das Daten-Strobesignal während bestimmter vorbestimmter Zustände durch Hardware erzeugt wird.

7. Steuersystem nach Anspruch 3, worin das Daten-Strobesignal während bestimmter vorbestimmter Zustände durch Software erzeugt wird.

8. Steuersystem nach Anspruch 2, worin das Computersystem umfaßt: eine zentrale Verarbeitungseinheit (CPU), ein Mittel zum Speichern von Befehlen zur Durchführung durch die CPU, einen Systembus (26), welcher zwischen die CPU und einen Parallelportverbinder (20) geschaltet ist, wobei das Steuersystem umfaßt: ein Mittel (Fig. 2 und 3) zum Übertragen von Daten zwischen dem Systembus (26) und dem Parallelportverbinder (20), wobei das Übertragungsmittel auf eine vorbestimmte Anzahl vorbestimmer Befehle anspricht, ferner umfassend ein Mittel (Fig. 2 und 3) zum Verringern der vorbestimmten Anzahl der vorbestimmten Befehle, um die Datenübertragungsrate zwischen dem Systembus und dem Parallelportverbinder unter Programmsteuerung zu verändern.