JPH0269821A

JPH0269821A - 画像表示制御装置

Info

Publication number: JPH0269821A
Application number: JP63222744A
Authority: JP
Inventors: Yasushi Nakaoka; 康中岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-09-06
Filing date: 1988-09-06
Publication date: 1990-03-08
Also published as: US5426734A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、テユアルボートメモリを表示用メモリとして
持ち、特にタスク走査式画像表示装置を制御する装置に
関するものである。

〔従来の技術〕

随時書き込み読み出し及び順序読み出しの二つのメモリ
および同じく二つの入出力を持ち、二つのメモリ間のデ
ータ転送機能を持つデュアルポートメモリを表示用メモ
リとして用いた場合、順序読み出しメモリ（以下ＳＡＭ
と言う）からは、連続したアドレスに格納されている文
字情報及び文字の属性（点滅表示、色情報等）あるいは
、グラフィックスのドツトイメージ、色情報などを順次
読み出し、文字パターン変換や色選択処理等を行い表示
装置に出力する。一方、随時書き込み読み出しメモリ（
以下ＲＡＭと言う）からは、主にプロセッサからの要求
によって任意のアドレスの情報が読み書きされる。また
、ＲＡＭにあるアドレス選択入力やコントロール信号に
は、情報の読み書きの他に、次の二つの機能がある。一
つは、メモリリフレシュである。これは、メモリの構成
がダイナミックＩ５ｖであるため、記憶されている情報
が失われてしまわないように、定期的に記憶保持動作を
行うためのｆｌｕ　ｆｍである。もう一つは、データ転
送である。ＳＡＭは、連続して読み出せるデータの数に
制限がある。６４キロワード×４ビツト構成のデュアル
ポートメモリを例に挙げて説明すると、連続して読み出
せるデータの最大数は２５６ワードであるために、ＲＡ
Ｍ側のメモリの情報をＳＡＭ側へ一度に２５６ワード転
送して再びＳＡＭから連続してデータが読み出せるよう
にする機能である。もちろん表示を始める時、即ちＳＡ
Ｍからのデータの読み出しを開始する時も、これから読
み出すべきデータをＲＡＭからＳＡＭへ転送しなければ
ならない。そうしてこれらの各々の機能を実行するため
に四つのメモリサイクルがある。タスク走査式画像表示
装置、主にＣＲＴ表示装置、液晶表示装置、プラズマ表
示装置等に対して表示制御を行う場合、第８図のように
表示画面の左上の位置から水平方向−ラインづつ順次表
示を行う。この図において水平−ラインの右端は、次の
水平−ラインの左端に続いている。また右下の端は、左
上の端に続いている。ここで各水平ラインの表示の終り
と次の水平ライン・の表示の始めとの間には表示装置に
対して水平走査の終了を示す同期パルス２０１を発生す
るとともにある一定の非表示時間２０２を持つ。このた
め次のラインの表示を始めるためのデータ転送サイクル
はこの非表示時間を使うことができる。ところが、水平
−ラインの表示の途中で２５５番目のデータを読んだ時
２０４、次の０番目のデータを読むためにデータ転送が
必要となる。即ちＳＡＭからデータを読み出しながらＲ
ＡＭからＳＡＭへのデータ転送を行わなければならない
場合が起きてくる。この場合データ転送サイクルを実行
する時刻に非常に厳しい制限がある。第９図にタイミン
グチャートを示す。ここで、ＳＡＭ・アクセス・クロッ
ク３０１が立ち上がるごとにＳＡＭ側の出力から連続し
たアドレスの画像データ３０２，３０３，３０４・・・
が次々と読み出される。これを繰り返しているうちに、
ＳＡＭ・アクセス・クロックの立ち上がり３０６によっ
て２５５番目のデータ３０７が読み出される。ここでこ
れ以上続けては、ＳＡＭボートから読み出せないのでデ
ータ転送サイクルを実行するのであるが、次のＳＡＭ・
アクセス・クロックの立ち上がり３０８までに転送が完
了しないと新しい０番目のデータが読めるはずの３０９
で正しいデータが読み出せなくなる。データ転送サイク
ルにおいて実際に転送を行うのはデータ転送コントロー
ル信号３１０の立ち上がり３１１なのでこの立ち上がり
３１１がＳＡＭ・アクセス・クロックの立ち上がり３０
６と３０８の間に来るようにデータ転送サイクルを実行
しなければならない。このため、従来は表示画面の先頭
アドレスを固定したり、あるいは固定しないまでもある
程度の制限（アドレスの下位の数ビットを固定するなど
）を設けることにより表示中のデータ転送が必要となる
位置を予測しその時間はデータ転送サイクルのために予
約しておいた。第１０図にその一例を示す。これは画面
上の水平表示位置と表示用メモリのアドレスとの関係を
示した図である。この場合には水平−ラインに３２０ア
ドレスが進むようになっている。ここで先頭アドレスの
下位６ビツトをゼロとする制限を設けると表示開始の時
にＳＡＭから読み出す最初のデータは、０番目４０１．
６４番目４０２．１２８番目４０３．１９２番目４０４
の４通りだけとなる。更に２５６番目、３２０番目等が
あるが、ここでは、６４キロワードＸ４ビツト構成のデ
ュアルポートメモリを例にしているため、２５６番目は
次の２５６ワードの０番目となる。この各々についてデ
ータ転送の必要な位置を考えると、０番目の時には位置
４０８．６４番目の時には位置４０７．１２８番目の時
には位置４０６．１９２番目の時には位置４０５となる
。これらの位置でデータ転送サイクルが実行されてまた
０番目のデータから読み出されるようになる。そしてそ
のラインの最後に読み出すデータは、６３番目４０９．
１２７番目４１０．１９１番目４１１．２５５番目４１
２となり、次のラインの最初に読み出すデータは最初の
ラインと同じ４通りとなる。よって次のラインもデータ
転送の必要な位置は４カ所４０５，４０６゜４０７，４
０８となる。同様に、表示する全てのラインにおいて同
じ４カ所でデータ転送が必要となる。そこで各ライン毎
にその４カ所にデータ転送サイクルの時間４１３，４１
４，４１５，４１６を割り当てておく。実際にサイクル
が必要かどうかは、その時間より前の４１７，４１８，
４１９．４２０におけるアドレスを見て判定する。この
判定基準は、そのままデータを読み出していった場合に
位置４０５，４０６，４０７，４０８で２５５番目が読
まれる時にはこの判定位置４１７゜４１８．４１９　４
２０において例えば２４０番目を越えているはずである
と言う様にある値と比較をする。そして、越えていれば
他のサイクルの実行を禁止し割り当てられた時間に正確
にデータ転送サイクルを実行する。また、越えていなけ
ればデータ転送の必要はないので要求に応じて他のサイ
クルの実行を行う。以上のような方法でデータ転送を正
確に実行していた。

〔発明が解決しようとする課題〕

しかし、従来の技術では表示開始アドレスの設定に制限
があるためにメモリ上の任意の領域の画像テ゛−夕を表
示できるというわけではなかった。

そこで、本発明は従来のこのような問題点を解決するも
ので、その目的とするところはメモリ上の任意の領域の
画像データを画面上に表示できるようにするために表示
開始アドレスの制限を無くすところにある。

〔課題を解決するための手段〕

本発明の画像表示制御装置は、随時書き込み読み出し及
び順序読み出しの二つのメモリ及び同じく二つの入出力
を持ち、二つのメモリ間のデータ転送機能を持つデュア
ルポートメモリを表示用メモリとして持ち、それに伴っ
て必要となるメモリサイクル（ａ、　　表示用データ転
送サイクル　ｂ。

ダイナミックメモリリフレシュサイクル　ｃ、メモリラ
イトサイクル　ｄ、メモリリードサイクル）のうち、表
示の状況−二応じて任意の時間にａのサイクルを実行す
るサイクル調停回路を持つことを特徴とする。

〔実施例〕

第１図におし＼て、上記の四つのメモリサイクル、ａ１
表示用データ転送サイクル　ｂ、ダイナミックメモリリ
フレシュサイクル　ｃ９　　メモリライトサイクル　ｄ
、メモリリードサイクル（以後ａ。

ｂ、　　ｃ、　　ｄとする）の実行の要求は、ａ、　　
ｂ、　　ｃ。

ｄに対応した各々サイクルの要求入力端子１０２゜１０
３．１０４，１０５の信号を低レベル即ち論理値“０″
から高レベル即ち論理値“１°°へ変化させることによ
り行われる。また、ａ、　　ｂ、　　ｃ。

ｄに対応した四つの出力端子１２６，１２７．　１２８
．１２９があるが、このうち、論理値“０′。

を出力した端子に対応したサイクルだけが、実行を許さ
れる。また、出力端子１３０は、現在何等かのサイクル
が実行中であることを、論理値゛１”で示している。な
お、サイクルの実行の終了は、入力端子１３１を論理値
“０゛′にすることにより知らされる。その他、入力端
子１０６は表示用のクロックを入力する。また、入力端
子１０１はａ以外のサイクルを禁止する要求（以後ｒ要
求とする）を論理値ＩＩ　ＯＩ＋から論理値゛１°゛へ
変化させることにより行う。ます、−切サイクルの要求
がなくまた実行中のサイクルもない状態では、ＤＩフリ
ップフロップ（以後ＤＦＦとする）１０７゜１０８．１
０９，１１０．　１１１．　１１２．　１１３、　１１
４．　１１５．　１１６は、全てリセットの状態（Ｑ出
力が論理値゛０“′、Ｑ出力が論理値“ｌ”）であり、
ＤＦＦ１２３は、セットの状態Ｑ出力が論理値°“１”
Ｑ出力が論理値゛０゛′）である。また同期ロード型４
ビツトレジスタ（以後ＳＬＲとする）１２４は、ＱＡ、
　　ＱＢ、　　ＱＣ。

ＱＤ共、論理値ＩＩ　Ｉ　１１の状態にある。ここで、
例えばＣのサイクルの要求として入力１０４が°“０゛
′から１′′に変化したとすると、ＤＦＦＩＩＯは、Ｄ
入力が°１゛に固定されているためにセット状態になる
。すると、クロック入力１０６の次の立上り時にＤＦＦ
１１５が、セット状態になる。

ここまでの動作については、他の要求入力１０１゜１０
２．１０３，１０５についても、それぞれＤＦＦ１０７
，１０８，１０９，１１１及びＤＦＦ１１２、　１１３
．　１１４．　１１６が、同様の動作をする。このため
、ＤＦＦ１１２．　１１３．　１１４．１１５，１１６
は、それぞれｒ、　　ａ、　　ｂ、　　ｃ。

ｄの要求の状態を示している。そして、ＡＮＤケート１
１７の出力は、ｒ及びａの要求がない時に“１°゛を示
し、ＮＡＮＤケート１１８の出力は、ｒ及びａの要求が
なくしかもｂの要求がある時に“０″゛を示す。またＮ
ＡＮＤゲート１１９の出力は、ｒ、　　ａ及びｂの要求
がなくしかもＣの要求がある時に”０″を示し、ＮＡＮ
Ｄゲート１２０の出力は・　ｒ・　ａ・　ｂ、　　ｃ、
の要求がなくｄのみ要求がある時に”０゛′を示す。こ
れによって、ａ。

ｂ、　　ｃ、　　ｄに優先順位をａ＞ｂ＞ｃ＞ｄとし、
２つ以上の要求が同時にあった時には、一番優先順位の
高いもの以外は、要求を保留するようになり、また、ｒ
要求のある時には、ｂ、　　ｃ、　　ｄの要求は、保留
するようになっている。次に、負論理ＮＯＲゲート１２
１の出力は、保留されなかった要求があった時に１°゛
を示す。ＤＦＦ１２３は、セットの状態なので、ＡＮＤ
ゲート１２５の出力は、０゛°である。そのために、５
ＬＲ１２４は、ロード可能状態であり、ＮＯＲゲート１
２２は、負論理ＮＯＲゲート１２１の出力の反転を出力
するようになっている。このため、サイクルの要求がな
かったり、要求があっても、全て保留されていた場合に
はく状態１〉、５ＬＲ１２４の入力ＤＡ。

ＤＢ、Ｄｃ、ＤＤは、全て“１”となり、ＤＦＦ１２３
のＤ入力も１″となる。即ちこの時には、クロック入力
１０６の立上りがあっても、５ＬＲ１２４及びＤＦＦ１
２３の状態は、全く変化しない、逆に保留されなかった
要求があると（状態２）、その要求ａ、　　ｂ、　　ｃ
、　　ｄに対応して５ＬＲ１２４の入力ＤＡ、ＤＢ、Ｄ
ｃ、ＤＤのいずれか一つが“□　ＩＩになり、負論理Ｎ
０Ｒ１２１の出力が１”になるためＤＦＦ１２３の入力
りが、４゛０”になる、ここで、クロック人力１０６の
立上りがあれば、５ＬＲ１２４は、入力ＤＡ、ＤＢ。

Ｄｃ、ＤＤの状態をそのまま出力ＱＡ、　　ＱＢ、　　
Ｑｃ、ＱＤに保持する。その結果、これから実行すべき
サイクルａ、　　ｂ、　　ｃ、　　ｄに対応して、出力
１２６．１２７，１２８，１２９のいずれか一つだけが
、　“０゛になる。そして、これから実行するサイクル
の要求を保持しているＤＦＦ、即ちａ。

ｂ、　　ｃ、　　ｄに対してＤＦＦ１０８．　１０９．
　１１０．１１１をリセット状態にする。またｒ要求を
保持しているＤＦＦＩ　０７は、サイクルａを実行する
時に同時にリセット状態にする。また同じ時に、ＤＦＦ
１２３は、リセット状態になり、出力Ｑが１″になる。

この時人力１３１は、　°“１°゛であるため、ＡＮＤ
ゲート１２５の出力は°′１′１になる。その結果、出
力１３０は、　“１”となってサイクルが実行中である
ことを示している。また、５ＬＲ１２４は、入力ＬＤが
、　“１”になったために、保持状態となり、クロック
に関係なく出力は、保持される。更に、ＮＯＲゲート１
２２の出力も負論理Ｎ０ＲＩ　２１の出力に関係なく１
１　（）　ＩＴとなるためＤＦＦ１２３は、リセット状
態が続く、その後、実行していたサイクルが終了すると
、入力１３１がサイクル終了を示す“０゛′に変化する
。すると、再び５ＬＲ１２４は、ロード可能状態となり
、Ｎ０Ｒ１２２の出力も負論理ＮＱＲ１２１の出力の反
転となる。この時には、既に実行したサイクルの要求は
、取り下げられているので、サイクル要求の保留状態が
変化して、再度優先順位に応じて保留されない要求が一
つ選ばれるか、あるいは、全て保留される、または、切
要水が無い状態になる０選ばれた要求がある時には、状
態２へ、無い場合には、状態１へ戻り、以上の動作を繰
り返す、ここでデータ転送サイクルを実行する際の手順
を説明する。まず、データ転送サイクルが必要になるこ
とを、アドレスを見て事前に予測する。事前にというの
は、その時に実行されているサイクルが終了するまでの
時間と、データ転送サイクルの実行が始まってから実際
にデータ転送が行われるまでの時間が必要なためである
。その時点でｒ要求（１０１を“０”から“１″にする
）を行う。それによって、ａ、データ転送サイクル以外
の要求は保留されるので、それから一定の時間待つ。こ
の一定・の時間とは、あらゆるサイクルの最長の実行時
間を考えて、ｒ要求による保留が行われる直前にそのサ
イクルの実行が開始された場合でもそのサイクルが終了
することのできるだけの時間を言う。その後、データ転
送が必要な時に行われるようにデータ転送サイクルの実
行要求（１０２をＩＩ　ＯＩＩから°“１”°にする）
を行う。この時には実行中のサイクルは無いので、要求
から実行の開始、及び実行の終了までの時間は、恒に同
じであるためデータ転送が行われる時刻が、正確に予想
される。データ転送実行後は、ｒ要求もリセットされて
いるので、実行前の状態に戻り、保留されていた要求が
あればそのサイクルが実行される。

以下、添付図面を参照して本発明の実施例についてさら
に説明する。第２図は、デュアルポートメモリ及び第１
図に示した回路を用いた全点アドレス可能画像表示装置
の実施例である。この表示装置は、マイクロプロセッサ
９０１、主記憶装置９０２、周辺処理装置９０３及びキ
ーボード９０４を含むマイクロコンピュータに接続して
使用するのに特に好適なものである。プロセッサ９０１
は、その外部に接続された装置とアドレスバス９３１、
データバス９３２及び、コントロール・ステータス信号
９３３を介して通信を行う。プロセッサは、ＣＲＴ制御
モジュール９０８に対して表示パラメータ、水平及び垂
直の同期時間、表示ドツト数、同期パルス位置、表示開
始のメモリアドレス等の設定を行う。クロック発生器９
０６は、表示のための２５．　１７５ＭＨｚの基本クロ
ックを生成する。このクロックは、分周器９０７、遅延
器９１０、第１図の調停回路９１１及び第３図のサイク
ル生成回路９１２に供給される。分周器９０７は、この
基本クロックを２分周した表示用クロック９３６及び３
８４分周したｂ（ダイナミックメモリリフレシュサイク
ル）要求信号９３５を生成する。この表示用クロック９
３４は、ＣＲＴ制御モジュール９０８及びデュアルポー
トメモリ９１８に供給される。これに基づいてＣＲＴ制
御モジュールは、ＣＲＴ画像表示装置９０５に水平及び
垂直の同期信号９３４を出力するとともに、表示用メモ
リアドレス９３７を供給する。比較器は、このアドレス
９３７とデータ転送予測値“２４７°°９２０とを比較
し一致した時にｒ（データ転送以外のサイクル要求の保
留）要求信号９４６を出力する。遅延器９１０は、ｒ要
求信号９４６を基本クロックの８クロック分遅らせたａ
（データ転送サイクル）要求信号９４７を生成する。ア
ドレスデコーダ９１３は、マイクロプロセッサ９０１が
デュアルポートメモリ９１８に対してデータの読み書き
を行おうとしていることを判定し、第１図の調停回路に
対してデータの書き込みの時はＣ（メモリライトサイク
ル）要求信号９３８を、データの読み出しの時はｄ（メ
モリリードサイクル）要求信号９３９を出力する。これ
らの各サイクルの要求に対して第１図の調停回路は、前
記の通り調停を行いその結果を第３図のサイクル生成回
路９１２へ渡す。第３図において、第１図より得た入力
５０２，５０３．　５０４，５０５，５０６及び基本ク
ロック入力５０１がら３ビット同期リセット型カウンタ
５０７、ＮＡＮＤゲート５０８．５１１，５１４，５１
５，５１７、ＡＮＤゲ一　ト　５１２，５２０　、　　
ＮＯＲケ　−　ト　５１３，５１９．５２１，５２３，
５２５，５２６、ＯＲケー１−５０９，５２２、排他的
ＯＲゲート５１０、反転器５１６及び５ビツトフリツプ
フロツプ５２８によってＡＤＳＥＬ出力５２９、サイク
ル終了信ＧＡＴＥ信号出力５３５を生成する。この回路
では、入力５０３，５０４，５０５，５０６のうち論理
値“０゛′になっている信号に応じてａ、　　ｂ。

Ｃ及びｄのサイクルを生成する。入力５０３が“０′′
になった場合は、第４図に示すサイクルを、入力５０４
がパ０°′になった場合は、第５図に示すサイクルを、
入力５０５が“０′°になった場合は、第６図に示すサ
イクルを、入力５０６がパ０７′になった場合は、第７
図に示すサイクルをそれぞれ生成する。第４図から第７
図において、クロックは入力５０１に入る基本クロック
、サイクルは入力５０２に入るサイクル実行信号、サイ
クル終了は出力５３０のサイクル終了信号、ＡＤＳＥＬ
は出力５２９、アドレスは第２図におけるＡＤＳ　Ｅ　
Ｌ信号９４４によって複合器Ｂで選択されたは出力５３
４、ＧＡＴＥは出力５３５の信号をそれぞれ示す、第２
図に戻って、複合器Ａ９１５は、ａサイクルの時は表示
用メモリアドレス９３７を、それ以外の時はマイクロプ
ロセッサ９０１からのアドレスバス９３１を複合器Ｂへ
渡す。複合器Ｂは、入力されたアドレスをデュアルポー
トメモリ９１８用のロウ・アドレスとカラム・アドレス
に分け、ＡＤＳＥＬ信号９４４によってロウ・アドレス
かカラム・アドレスを選択してメモリアドレス９４０と
して出力する。ウェイト回路９１４は、マイクロプロセ
ッサ９０１からの書き込み及び読み出しの要求９３８．
９３９があった時に調停回路９１１がそれを受は付けて
、更にサイクル生成回路９１２かうそのサイクルの終了
信号９４８が来るまで、通信がまだ完了しないことを示
すウェイト信号をプロセッサ９０１に送る。ラッチ付き
双方向データトランシーバ９１７は、プロセッサ９０１
からの書き込みの時はデータバス９３２がらデュアルポ
ートメモリ９１８用のローカルデータバス９４１ヘデー
タを送り、読み出しの時は逆にローカルデータバス９４
１からの入力データをサイクル生成回路からのＧＡＴＥ
信号９４５によってラッチしてデータバス９３２へ送る
。これによってデュアルポートメモリのＲＡＭ側では、
ａ。

ｂ、　　ｃ、　　ｄのサイクルが要求に応じて実行され
る。

またＳＡＭ側からは、表示すべきデータ９４２が表示用
クロック９３６によって順次出力されてくる。これをパ
レット装置９１９によって表示色の選択を行い、ＲＧＢ
の三原色の信号９４３となってＣＲＴ画像表示装置９０
５へ送られる。ＣＲＴ画像表示装置は、同期信号９３４
によって走査している位置へ三原色信号９４３によって
示された色を表示する。以上によってマイクロプロセッ
サ９０１からデュアルポートメモリに書き込まれた画像
データがＣＲＴ画像表示装置上に表示される。

以上全点アドレス可能画像表示剥削装置について説明し
たが、テキスト文字画像表示制御装置についても同様の
ことが実施できる。更に、画像表示装置もＣＲＴ画像表
示装置に限らず、液晶画像表示装置、プラズマ画像表示
装置及びエレクトロ・ルミネッセンス画像表示装置等の
ラスク走査型の画像表示装置に対して同様の表示が可能
である。

〔発明の効果〕

本発明は、サイクル調停回路を持った構成にしたので、
デュアルポートメモリに必要なデータ転送サイクルを任
意の時間に実行することができるようになり、従って表
示開始アドレスの設定に制限が無くなり、メモリ上の任
意の位置から表示を行うことができるという効果が得ら
れる。

【図面の簡単な説明】

第１図は、本発明の画像表示制御装置のサイクル調停回
路の一例を示す図。第２図は、本発明の一実施例を示す
図。第３図は、メモリサイクル生成回路を示す図。第４
図〜第７図は、第３図のメモリサイクル生成回路によっ
て生成される各サイクルのタイミングチャート。第８〜
第１０図は、従来技術を示す図。１０７．１０８．　　ＩＴ）９．　１１０．　１１１゜
１１２．１１３．　１１４，１１５．　１１６゜１２３
・・・ＤＷフリップフロップ１２４・・・同期ロード型４ビツトレジスタ９０１・・
・マイクロプロセッサ９０２・・・主記憶装置９０３・・・周辺処理装置９０４・・・キーボード９０５・・・ＣＲＴ画像表示装置９０６・・・クロック発生器９０７・・・分周器９０８・・・ＣＲＴ制御モジュール９０９・・・比較器９１０・・・遅延器９１３・・・アドレスデコーダ９１４・・・ウェイト回路９１５・・・複合器Ａ９１６・・・複合器Ｂ９１７・・・ラッチ付双方向データトランシーバ９１８
・・・デュアルポートメモリ９１９・・・パレット装置以　　上出願人　セイコーエプソ〕／株式会社代理人　弁理士　鈴木　喜三部　他１名グロッフＥＡＴＥ゛び第４図クロックＧＡＴＥ “０″ Ｅ（、ＡＴＥ ′０′ ２５５図疼８図公、５９図第１０図

Claims

【特許請求の範囲】

（１）随時書き込み読み出し及び順序読み出しの二つの
メモリおよび同じく二つの入出力を持ち、二つのメモリ
間のデータ転送機能を持つデュアルポートメモリを表示
用メモリとして持ち、それに伴って必要となるメモリサ
イクル（ａ、表示用データ転送サイクルｂ、ダイナミッ
クメモリリフレシュサイクルｃ、メモリライトサイクル
ｄ、メモリリードサイクル）のうち、表示の状況に応じ
て任意の時間に前記ａのサイクルを実行するサイクル調
停回路を持つことを特徴とする、画像表示制御装置。