JP3861908B2 - 駆動装置及び液晶装置 - Google Patents

Description

本発明は、駆動装置及びこれを含む液晶装置に関する。特に、本発明は、マイクロプロセッサユニットからの表示データが記憶されるメモリを有する駆動装置及びこれを含む液晶装置に関する。

従来より、液晶装置に使用される信号線ドライバ（駆動装置）として、表示データを記憶するメモリを内蔵する信号線ドライバが公知である。この信号線ドライバを用いれば、外部のマイクロプロセッサユニット（以下、適宜、ＭＰＵと呼ぶ）から表示データを随時転送しなくても、内蔵メモリの表示データを使用して画像を表示できる。このため、静止画表示の際の消費電力を大幅に軽減できる。

さて、このようなメモリ内蔵の信号線ドライバ（カラムドライバ）においては、ＭＰＵからのコマンドに従ったメモリへのアクセス要求であるＭＰＵアクセス要求（第１のアクセス要求）と、ＬＣＤ（表示部）での表示動作に従ったメモリへのアクセス要求であるＬＣＤアクセス要求（第２のアクセス要求）とが存在する。そして、ＬＣＤアクセス要求は、液晶表示の周期的なタイミングに同期して発生するのに対し、ＭＰＵアクセス要求は、液晶表示タイミングとは非同期で発生する。このため、これらのアクセス要求が競合する場合がある。

このようなアクセス要求間の競合の問題を解決する１つの手法として、信号線ドライバの内蔵メモリをデュアルポートメモリにする手法がある。このデュアルポートメモリは、データポートを２つ備えており同時アクセスが可能である。従って、アクセス要求が競合したとしても、適切にメモリのリードライト動作を行うことができる。

しかしながら、このようなデュアルポートメモリのセルサイズは、シングルポートメモリのセルサイズに比べて非常に大きい。従って、内蔵メモリとしてデュアルポートメモリを用いると、信号線ドライバのチップ面積が大きくなり、信号線ドライバの価格が上昇してしまう。

一方、シングルポートメモリを用いながらも、回路構成の工夫によりアクセス要求間の競合の問題を解決した従来技術として、特開平１０−１０５５０５に開示される技術が知られている。

しかしながら、この従来技術では、ＭＰＵアクセス要求に応じたアクセス動作の処理時間とＬＣＤアクセス要求に応じたアクセス動作の処理時間の和をＴとした場合に、アクセス要求の競合時のみならず、非競合時においても、ＭＰＵアクセス要求間の時間間隔をＴにする必要がある。このため、ＭＰＵから信号線ドライバへの高速なデータ転送を実現できないと共に、ＭＰＵの処理負担も増大化するという課題がある。

なお、メモリを内蔵する信号線ドライバの従来技術としては、この他に、特開平１０−１０６２５４、特開平１０−１０５１２０などに開示される技術が知られている。

例えば、特開平１０−１０６２５４には、特定の表示エリアの表示データを書き換えることができる信号線ドライバについて開示されている。

しかしながら、この従来技術では、書き込みアドレスが特定の表示エリアのアドレス範囲を越える毎に、ＭＰＵがリターンコマンドや書き込み開始コマンドを発行しなければならなく、ＭＰＵの処理負荷が増大化してしまうという問題がある。特に、液晶表示パネルが大画面化した場合には、この問題は深刻なものとなる。

また、特開平１０−１０５１２０には、メモリにデータがリード・ライトされているか否かをモニタ回路によりモニタし、メモリがリード・ライトされていない場合には、入出力回路の端子をハイインピーダンス状態に設定する従来技術が開示されている。

しかしながら、この従来技術は、１つのチップセレクト信号だけを用いて、入出力回路の入力端子をハイインピーダンス状態にすることを、その解決課題にしており、データ転送の高速化や、ＭＰＵの処理負荷の軽減化を、その解決課題にするものではない。
特開平１０−１０５５０５号公報 特開平１０−１０６２５４号公報 特開平１０−１０５１２０号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、特定の表示エリアへの表示データの書き込みや、特定の表示エリアからの表示データの読み出しを高速化できる駆動装置及び液晶装置を提供することにある。

上記課題を解決するために、本発明は、マイクロプロセッサユニットからの表示データを受け、表示部を駆動する駆動装置であって、前記表示部での画像表示に使用される表示データを記憶するメモリと、前記マイクロプロセッサユニットが、前記メモリの特定の表示エリアにアクセスするために前記メモリのカラムアドレス及びロウアドレスの一方のアドレスである第１のアドレスに関する第１のスタートアドレス及び第１のエンドアドレスを設定し、前記メモリへのアクセス動作を開始させた場合に、前記第１のアドレスを自動的に変化させ、前記第１のアドレスが前記第１のエンドアドレスを越えたことを条件に前記第１のアドレスを前記第１のスタートアドレスに戻すと共に、前記カラムアドレス及び前記ロウアドレスの他方のアドレスである第２のアドレスを変化させるアドレス制御回路とを含むことを特徴とする。

本発明によれば、まず、マイクロプロセッサユニットが、第１のアドレス（カラムアドレス又はロウアドレス）の第１のスタートアドレス（カラムスタートアドレス又はロウスタートアドレス）と、第１のエンドアドレス（カラムエンドアドレス又はロウエンドアドレス）を設定し、メモリへのアクセス動作（ライト又はリード動作）を開始させる。すると、第１のアドレスが自動的に変化（インクリメント又はデクリメント）し、第１のアドレスが上記第１のエンドアドレスを越えると、第１のアドレスが上記第１のスタートアドレスに戻ると共に、第２のアドレス（ロウアドレス又はカラムアドレス）が変化し、例えば１だけインクリメントする。このようにすることで、特定の表示エリアへの表示データの書き込みや、特定の表示エリアからの表示データの読み出しを、マイクロプロセッサユニットの処理負荷をそれほど増すことなく、高速化できるようになる。

また本発明では、駆動装置が第１〜第Ｎの駆動装置を含み、第Ｍの駆動装置が含むメモリのアクセス動作が行われている場合には、他の駆動装置においては、メモリへのアクセス動作に関する動作部分が非動作にされるようにしてもよい。このようにすれば、第Ｍの駆動装置以外の駆動装置において無駄な電力が消費される事態を防止でき、低消費電力動作を実現できる。

また本発明では、前記第１〜第Ｎの駆動装置が、第１〜第Ｎのカラムアドレス変換回路と第１〜第Ｎのカラムアドレス制御回路を含み、前記第１〜第Ｎのカラムアドレス変換回路の各カラムアドレス変換回路が、前記マイクロプロセッサユニットにより設定されるカラムアドレスを相対アドレスに変換して後段の各カラムアドレス制御回路に出力すると共に、各カラムアドレス制御回路が含むカラムアドレスデコーダの出力を有効又は無効にするための制御信号を出力するようにしてもよい。このようにすれば、カラムアドレスデコーダの回路規模を縮小化でき、駆動装置全体の回路規模を縮小化できる。また、上記制御信号を利用してカラムアドレスデコーダの出力を無効にすることで、無駄な電力が消費される事態を防止できる。

また本発明は、マイクロプロセッサユニットからの表示データを受け、表示部を駆動する駆動装置であって、前記表示部での画像表示に使用される表示データを記憶するメモリと、前記マイクロプロセッサユニットからのコマンドに従った前記メモリへのアクセス要求である第１のアクセス要求と、前記表示部での表示動作に従った前記メモリへのアクセス要求である第２のアクセス要求とを受け、前記第１、第２のアクセス要求のいずれを優先させるかを調停し、前記第１、第２のアクセス要求のいずれかに応じた前記メモリへのアクセス動作を開始させるアービトレーション回路と、前記アービトレーション回路の調停に従ってアクセス動作が開始される前記メモリのアクセス状態をモニタするためのメモリアクセスモニタ信号を、外部端子に出力する回路とを含むようにしてもよい。

本発明によれば、第１、第２のアクセス要求を受けたアービトレーション回路は、第１、第２のアクセス要求のいずれを優先させるかを調停する。そして、第１のアクセス要求を優先する場合には、第１のアクセス要求に応じたアクセス動作を開始させ、第２のアクセス要求を優先する場合には、第２のアクセス要求に応じたアクセス動作を開始させる。

そして、本発明では、メモリのアクセス状態をモニタするためのメモリアクセスモニタ信号が、駆動装置の外部端子に出力される。従って、このメモリアクセスモニタ信号の信号レベルや信号レベルの変化タイミングなどを計測することで、どのような調停がアービトレーション回路により行われているのかを、外部からモニタすることが可能になる。これにより、例えば第１のアクセス要求の適正な発生タイミングなどを決めることが可能になる。

また本発明では、前記メモリアクセスモニタ信号が、前記第１、第２のアクセス要求が競合した場合には、少なくとも、前記第１のアクセス要求に応じた第１のアクセス動作の処理時間と前記第２のアクセス要求に応じた第２のアクセス動作の処理時間の和の時間だけ、アクティブになるようにしてもよい。このようにすれば、メモリアクセスモニタ信号がアクティブになる時間の長さを計測するだけで、例えば第１のアクセス要求の適正な発生タイミングなどを決めることが可能になる。

また本発明は、前記メモリアクセスモニタ信号が、前記外部端子を介して前記マイクロプロセッサユニットのウェイト端子に出力される信号であってもよい。このようにすれば、第１、第２のアクセス要求が競合した時にのみ第１のアクセス要求間の時間間隔を長くし、通常時には上記時間間隔を短くすることが可能になり、高速データ転送を実現できるようになる。

また本発明では、前記第１のアクセス要求の信号を出力する第１の制御回路と、前記第２のアクセス要求の信号を出力する第２の制御回路と、前記第１のアクセス要求に応じた第１のアクセス動作の終了時にアクティブになる第１の動作終了信号と、前記第２のアクセス要求に応じた第２のアクセス動作の終了時にアクティブになる第２の動作終了信号とを出力する第３の制御回路を含み、前記メモリアクセスモニタ信号が、前記第１のアクセス要求信号がアクティブになった場合にアクティブになり前記第１の動作終了信号がアクティブになった場合に非アクティブになる信号と、前記第２のアクセス要求信号がアクティブになった場合にアクティブになり前記第２の動作終了信号がアクティブになった場合に非アクティブになる信号との論理和により生成されてもよい。このようにすれば、メモリのアクセス状態をモニタするメモリアクセスモニタ信号を、アービトレーション回路が有する回路などを有効利用して、少ない回路規模で簡易に生成できるようになる。

また本発明は、マイクロプロセッサユニットからの表示データを受け、表示部を駆動する駆動装置であって、前記表示部での画像表示に使用される表示データを記憶するメモリと、前記マイクロプロセッサユニットからのコマンドに従った前記メモリへのアクセス要求である第１のアクセス要求と、前記表示部での表示動作に従った前記メモリへのアクセス要求である第２のアクセス要求とを受け、前記第１、第２のアクセス要求のいずれを優先させるかを調停し、前記第１、第２のアクセス要求のいずれかに応じた前記メモリへのアクセス動作を開始させるアービトレーション回路と、前記メモリへのアクセス動作の開始前に、前記メモリのプリチャージ動作を行うメモリ制御回路と、前記メモリのプリチャージ動作が完了したか否かを判断する判断手段とを含み、前記アービトレーション回路が、前記メモリのプリチャージ動作が完了したと判断されたことを条件に、前記第１、第２のアクセス要求のいずれかに応じた前記メモリへのアクセス動作を開始させるようにしてもよい。

本発明によれば、メモリのプリチャージ動作が完了したと判断されたことを条件に、メモリへのアクセス動作が開始されるようになる。従って、最適なタイミングでメモリへのアクセス動作を開始できるようになり、駆動装置内のトランジスタの能力を最大限に引き出すことが可能になる。この結果、メモリのアクセス動作の高速化を図れるようになる。

また本発明は、前記メモリ制御回路が、前記メモリのプリチャージ動作が完了したと判断された場合に、プリチャージモニタ信号をアクティブにし、前記アービトレーション回路が、前記プリチャージモニタ信号がアクティブになったことを条件に、前記第１、第２のアクセス要求に応じた前記メモリへのアクセス動作を開始させることを特徴とする。このようなプリチャージモニタ信号を用いれば、アービトレーション回路が有する回路を有効利用して、メモリのアクセス動作やプリチャージ動作を制御できるようになる。

また本発明は、前記判断手段が、前記メモリのプリチャージ動作が完了したか否かを判断するためのダミーのメモリを含み、前記プリチャージモニタ信号が、前記ダミーのメモリの第１、第２のビット線の信号の論理積により生成されることを特徴とする。このようにすれば、小さな回路規模でプリチャージモニター信号を生成できるようになる。

また本発明は、マイクロプロセッサユニットからの表示データを受け、表示部を駆動する駆動装置であって、前記マイクロプロセッサユニットからの前記表示データを記憶するメモリと、前記マイクロプロセッサユニットからのコマンドに従った前記メモリへのアクセス要求である第１のアクセス要求と、前記表示部での表示動作に従った前記メモリへのアクセス要求である第２のアクセス要求とを受け、前記第１、第２のアクセス要求のいずれを優先させるかを調停し、前記第１、第２のアクセス要求のいずれかに応じた前記メモリへのアクセス動作を開始させるアービトレーション回路とを含み、前記アービトレーション回路は、前記第１、第２のアクセス要求が競合した場合には、常に前記第１のアクセス要求を優先させるように調停を行うようにしてもよい。

本発明によれば、第１、第２のアクセス要求が競合した場合に、マイクロプロセッサ側の第１のアクセス要求が常に優先されるようになる。従って、第１、第２のアクセス要求が発生した時間差により、どちらのアクセス要求を優先させるかを決めるというような複雑な処理が不要になる。この結果、アービトレーション回路の回路構成を簡易化でき、誤動作が発生しにくいアービトレーション回路を実現できる。

また本発明は、前記アービトレーション回路が、前記第２のアクセス要求を受けた後、前記第２のアクセス要求に応じた第２のアクセス動作が終了する前に、前記第１のアクセス要求を受けた場合には、前記第２のアクセス動作を中止させると共に前記第１のアクセス要求に応じた第１のアクセス動作を開始させ、前記第１のアクセス動作の終了後に、前記第２のアクセス動作を再度開始させてもよい。このようにすれば、第１のアクセス要求を優先して第１のアクセス動作を行った後に、第２のアクセス要求に応じた第２のアクセス動作を再度開始できるようになる。これにより、メモリの適正な時分割アクセスを実現できるようになる。

また本発明は、前記アービトレーション回路が、前記第２のアクセス要求を受けた後、前記第２のアクセス要求に応じた第２のアクセス動作が終了する前に、前記第１のアクセス要求を受けた場合に、前記第２のアクセス動作を再度開始させることについての予約情報を保持する保持回路を含み、前記保持回路に記憶される前記予約情報に基づいて、前記第１のアクセス動作の終了後に、前記第２のアクセス動作を再度開始させるようにしてもよい。このように予約情報を保持する保持回路を設ければ、第１のアクセス動作の終了後に、第２のアクセス動作を適正に再開させることができるようになる。

また本発明に係る液晶装置は、上記のいずれかの駆動装置と、前記駆動装置により駆動される液晶表示パネルとを含むようにしてもよい。このように本発明の駆動装置を利用することで、液晶装置の小規模化、低消費電力化、表示処理の高速化等を図れるようになると共に、液晶表示パネルの大画面化に対応できるようになる。

以下、本発明の好適な実施形態について、図面を用いて具体的に説明する。

１．装置全体の説明
図１に、液晶表示パネルを含む液晶装置の全体図の例を示す。この液晶装置は、信号線ドライバ２０、走査線ドライバ３０、電源回路４０及び発振用外付け回路５０を含む。

ここで、液晶表示パネル１０は、例えば３２０×２４０の画素を備える。即ち、この液晶表示パネル１０は、３２０本の信号線と２４０本の走査線を有し、信号線と走査線の交差位置である画素位置には、スイッチング素子や液晶層が配置される。

なお、液晶表示パネル１０は、ＴＦＴ（Thin Film Transistor）などの３端子型スイッチング素子やＭＩＭ（Metal Insulator Metal）などの２端子型スイッチング素子を用いたアクティブマトリックス型液晶表示パネルであってもよいし、単純マトリクス型液晶表示パネルであってもよい。

信号線ドライバ（カラムドライバ）２０は、３２０本の信号線にデータ信号を供給するものであり、本実施形態では、第１の信号線ドライバ（信号線ドライブＩＣ）２２と、第２の信号線ドライバ２４とを有する。第１の信号線ドライバ２２は、１〜１６０本目の信号線にデータ信号を供給し、第２の信号線ドライバ２４は、１６１〜３２０本目の信号線にデータ信号を供給する。そして、これらの第１、第２の信号線ドライバ２２、２４は共に同一の構成を有する。

なお、本実施形態では、最大で４個の信号線ドライバがカスケード接続可能になっている。そして、このような接続構成にすれば、最大で１６０×４＝６４０本の信号線を駆動できるようになる。

各信号線ドライバには、ＬＲ０、ＬＲ１の２つの外部端子が設けられている。これらの外部端子ＬＲ０、ＬＲ１に印加される電位の組合せを異ならせることで、カスケード接続可能な最大４つの信号線ドライバを第１段〜第４段にて使い分けることができる。

例えば図１では、１段目の第１の信号線ドライバ２２の端子（ＬＲ０、ＬＲ１）は（Ｌ、Ｌ）レベルに設定され、２段目の第２の信号線ドライバ２４の端子（ＬＲ０、ＬＲ１）は（Ｌ、Ｈ）レベルに設定されている。

なお、３段目、４段目に第３、第４の信号線ドライバを設ける場合には、３段目の第３の信号線ドライバの端子（ＬＲ０、ＬＲ１）は（Ｈ、Ｌ）レベルに設定され、４段目の第４の信号線ドライバの端子（ＬＲ０、ＬＲ１）は（Ｈ、Ｈ）レベルに設定されることになる。

走査線ドライバ（ロウドライバ）３０は、２４０本の走査線に走査信号を供給するものであり、本実施形態では、第１の走査線ドライバ３２と、第２の走査線ドライバ３４とを有する。第１の走査線ドライバ３２は、１〜１２０本目の走査線に走査信号を供給し、第２の走査線ドライバ３４は、１２１〜２４０本目の走査線に走査信号を供給する。

信号線ドライバ２０及び走査線ドライバ３０には、電源回路４０により各種電源電圧が供給され、マイクロプロセッサユニット（ＭＰＵ）６０により各種コマンドが発行されたり各種データが供給される。

２．信号線ドライバの説明
次に、共に同一の構成を有する第１、第２の信号線ドライバ（信号線ドライブＩＣ）２２、２４の詳細について、図２を用いて説明する。

まず、信号線ドライバの各端子（信号）について説明する。なお、以下において記号「／」は、Ｌレベルでアクティブになる端子（信号）であることを示す。
（１）Ｄ７〜Ｄ０
８ビットの双方向性データバス端子であり、８ビット又は１６ビットの標準的なＭＰＵのデータバスに接続される。
（２）ＬＲ０、ＬＲ１
上述したように、カスケード接続可能な最大４つの信号線ドライバを第１段〜第４段にて使い分けるための端子である。
（３）／ＣＳ
チップセレクト端子である。なお、本実施形態では、ＭＰＵは、複数の信号線ドライバを１つの信号線ドライバとして認識しており、１本のチップセレクト信号が複数の信号線ドライバに共通に入力される。従って、ＭＰＵがチップセレクト信号をＬレベル（アクティブ）にすると、全ての信号線ドライバにおいて、Ｄ７〜Ｄ０を介したデータの入出力が可能となる。一方、ＭＰＵがチップセレクト信号をＨレベル（非アクティブ）にすると、全ての信号線ドライバにおいて、Ｄ７〜Ｄ０がハイインピーダンス状態に設定される。
（４）Ａ０
ＭＰＵのアドレスバスの最下位ビットが接続される端子である。Ａ０がＬレベルの時には、Ｄ７〜Ｄ０がコマンド（制御データ）であることを示し、Ａ０がＨレベルの時には、Ｄ７〜Ｄ０が表示データであることを示す。
（５）／ＲＤ、／ＷＲ、Ｃ８６、／ＲＥＳ
／ＲＤ、／ＷＲ、Ｃ８６は、８０系のＭＰＵの接続時と６８系のＭＰＵの接続時とで使い分けされる端子であり、リード・ライトタイミングなどを決定する信号が入力される。また、／ＲＥＳはリセット端子である。
（６）／ＢＵＳＹ
表示データＲＡＭ１００（以下、適宜、単にＲＡＭと呼ぶ）のアクセス状態をモニタするメモリアクセスモニタ信号の端子である。／ＢＵＳＹがＬレベルの時にはＲＡＭ１００のアクセス動作が行われていることを示し、Ｈレベルの時にはアクセス動作が行われていないことを示す。
（７）Ｍ／Ｓ
カスケード接続された複数の信号線ドライバのマスター動作、スレイブ動作を選択するための端子である。信号線ドライバは、Ｍ／ＳがＨレベルの時にマスター動作を行い、Ｌレベルの時にスレイブ動作を行う。通常は、１段目の信号線ドライバのＭ／ＳがＨレベルに設定され、２段目以降の信号線ドライバのＭ／ＳがＬレベルに設定される。マスター動作の信号線ドライバが液晶表示に必要な信号を出力し、スレイブ動作の信号線ドライバが液晶表示に必要な信号を入力することにより、液晶表示の同期がとられる。
（８）ＦＲ、ＣＬ、ＣＡ
ＦＲ、ＣＬ、ＣＡは、各々、液晶交流化信号、表示クロック信号、フィールドスタート信号の入出力端子であり、信号線ドライバがマスター動作の時には上記各信号が出力され、スレイブ動作の時には上記各信号が入力される。
（９）ＯＳＣ１〜３
内部発振回路１５０の発振動作のために使用される端子である。図１に示すように、マスター動作を行う１段目の信号線ドライバ２２では、その端子ＯＳＣ１〜３に、抵抗ＲとキャパシタＣとから成る発振用外付け回路５０が接続される。これにより、ｆ＝１／（２．２×Ｃ×Ｒ）（Ｈｚ）の周波数のクロックＣＬ’が生成され、ＬＣＤ側制御回路１３０に出力される。そして、ＬＣＤ表示の基準クロックとして使用される。なお、スレイブ動作を行う２段目以降の信号線ドライバでは、内部発振回路１５０は動作せず、端子ＣＬを介して入力されるクロックを用いることになる。

次に、図２の各ブロックの機能について説明する。

バスホールダ１１４は、バス１１１上のデータを一時的に保持するためのものである。コマンドデコーダ１１６は、ＭＰＵインターフェース１１０を介してＭＰＵから入力されたコマンドをデコード（解読）し、デコード結果をＭＰＵ側制御回路１２０に伝える。ステータスレジスタ１１８は、信号線ドライバのステータス情報を保持する。

ＭＰＵ側制御回路１２０は、コマンドデコーダ１１６でのコマンドのデコード結果に基づいて、カラムアドレス変換回路１２１、カラムアドレス制御回路１２２、Ｉ／Ｏバッファ１２４、ページ（ロウ）アドレス制御回路１４０を制御して、表示データを１バイト単位でＲＡＭ１００に対してリード・ライトさせる。なお、ＲＡＭ１００にリード・ライトされる表示データは、入出力バッファ１１２を介してＩ／Ｏバッファ１２４に入出力される。

ＬＣＤ側制御回路１３０は、ＬＣＤ表示用のクロックＣＬ（又はＣＬ’）に基づいて、ページアドレス制御回路１４０、ラッチ回路１３２を制御し、４ライン分の表示データをＲＡＭ１００から読み出させ、ラッチ回路１３２にラッチさせる。デコード回路１３４は、ラッチされた表示データを、ＬＣＤ側制御回路１３０の制御の下でデコードする。液晶駆動回路１３６は、デコードされた表示データに基づいて、液晶表示パネルの信号線にデータ信号を供給する。

ＭＰＵ側制御回路１２０は、ＭＰＵからのコマンドに従ったアクセス要求であるＭＰＵアクセス要求があった場合に、その要求をアービトレーション回路１６０に伝える。同様に、ＬＣＤ側制御回路１３０は、ＬＣＤでの表示動作に従ったアクセス要求であるＬＣＤアクセス要求があった場合に、その要求をアービトレーション回路１６０に伝える。

アービトレーション回路１６０は、上記のＭＰＵアクセス要求、ＬＣＤアクセス要求を受け、これらのアクセス要求のいずれを優先させるかを調停する。そして、これらのアクセス要求のいずれかに応じたＲＡＭ１００へのアクセス動作が開始されるように、ＲＡＭ制御回路１７０やページアドレス制御回路１４０を制御する。

ページアドレス制御回路１４０は、ページ（ロウ）アドレスデコーダを有し、ＭＰＵ側制御回路１２０及びＬＣＤ側制御回路１３０の一方からのページアドレスに基づいて、ＲＡＭ１００の１本のワード線をアクティブにする。

３．液晶表示パネル及びＲＡＭのアドレス空間
さて、本実施形態の信号線ドライバは、４ライン同時選択のＭＬＳ（Multi Line Selection）駆動により液晶表示パネルを駆動している。ここでＭＬＳ駆動は、複数の走査線（本実施形態では４本）を同時に選択する駆動方法である。即ち、従来の線順次駆動では、１フレーム期間中に１回しか選択期間がない。このため、１つの選択期間と次の選択期間の間の時間間隔が長くなり、液晶の透過率が時間経過と共に下がってしまい、コントラストが悪化する。これに対して、ＭＬＳ駆動では、複数の走査線を同時選択することで、１フレーム期間中に複数の選択期間を設けることができるようになる。このため、１つの選択期間と次の選択期間の間の時間間隔が短くなり、液晶の透過率の減少が抑えられ、コントラストが向上する。

図３Ａに、３２０×２４０の画素を有する本実施形態の液晶表示パネルの表示アドレス空間の例を示す。また図３Ｂに、信号線ドライバ２２が内蔵するＲＡＭのメモリアドレス空間の例を示し、図４に、信号線ドライバ２４が内蔵するＲＡＭのメモリアドレス空間の例を示す。

４ライン同時選択のＭＬＳ駆動では、図３ＡのＫ１、Ｋ２に示すように、第１の選択期間では走査線１〜４が同時選択され、次の第２の選択期間では走査線５〜８が同時選択される。そして本実施形態では、図３ＡのＫ３に示すように、これらの第１、第２の選択期間で使用される表示データ（ａ1〜ｄ160）を、図３ＢのＫ４に示すように、信号線ドライバ２２のＲＡＭの１ラインに書き込んでいる。このようにすれば、ＲＡＭの１本のワード線を選択状態にするだけで、第１、第２の選択期間で使用される表示データを一括して読み出し、ＭＬＳ駆動のための電圧決定処理に使用できるようになる。

従って、信号線ドライバ２２のＲＡＭの１ライン分のメモリセルの個数は、図３ＢのＫ５に示すように、１６０（本）×８（本）＝１２８０個（図３ＡのＫ３の画素数）になる。そして、本実施形態では、ＲＡＭに対しては８ビット（１バイト）単位で表示データを書き込んでいる。ＭＰＵからの表示データの転送処理は８ビット単位で行われており、パイプライン処理の適正化を図るためには、ＲＡＭへの書き込みも８ビット単位で行うことが望ましいからである。このため、図３ＢのＫ６に示すカラム方向では、アドレスは８ビット単位で変化することになり、カラム方向のアドレス数は１２８０（個）÷８（ビット）＝１６０個になる。従って、信号線ドライバ２２のＲＡＭのカラムアドレスは［０、１、２・・・・１５９］になる。

一方、図３Ａに示すように、本実施形態の液晶表示パネルの走査線数は２４０本であり、８本の走査線分の表示データが、ＲＡＭの１ラインに書き込まれる。従って、図３ＢのＫ７に示すページ方向では、メモリセルの個数は１／８に圧縮されて、Ｋ８に示すように２４０（本）÷８（本）＝３０個になる。従って、カラム方向のアドレス数は３０個になり、信号線ドライバ２２が内蔵するＲＡＭのカラムアドレスは［０、１、２・・・・２９］になる。

同様に図４に示すように、信号線ドライバ２４が内蔵するＲＡＭのカラムアドレスは［１６０、１６１、１６２・・・・３１９］になり、ページアドレスは［０、１、２・・・・２９］になる。

なお、４個の信号線ドライバをカスケード接続した場合には、第３の信号線ドライバのＲＡＭのカラムアドレスは［３２０、３２１、３２２・・・・４７９］になり、第４の信号線ドライバのＲＡＭのカラムアドレスは［４８０、４８１、４８２・・・・６３９］になる。

４．ＲＡＭ及びその周辺回路の具体的構成
図５に、表示データＲＡＭ１００及びその周辺回路（カラムアドレス制御回路１２２、Ｉ／Ｏバッファ１２４、ラッチ回路１３２、デコード回路１３４、液晶駆動回路１３６）の具体的な構成例を示す。

ＲＡＭ１００は、３０本のワード線ＷＬ１〜ＷＬ３０と、１２８０列のビット線対（ＢＬ、／ＢＬ）と、これらのラインに接続され表示データを記憶するメモリセルＭと、ビット線対（ＢＬ、／ＢＬ）をプリチャージするプリチャージ回路Ｐを含む。

Ｉ／Ｏバッファ１２４の出力である１６本のバスラインは、カラムスイッチＣＬＳを介して１２８０列のビット線対（ＢＬ、／ＢＬ）に接続される。

カラムアドレス制御回路１２２は、１６０個のカラムアドレスデコーダＡＤＥＣを含み、図２のカラムアドレス変換回路１２１により相対アドレスに変換された８ビットのアドレスＣＡ［０：７］をデコードする。そして、制御信号ＣＡＬＣＴＬがＨレベルの時に、カラムアドレスデコーダＡＤＥＣの出力がＬレベルになると、インバータＩＮＶに出力に接続された８個のカラムスイッチＣＬＳが同時にオンする。

ラッチ回路１３２は、ラッチ信号（ＳＥＬＲ、／ＳＥＬＲ）によってオン・オフされるスイッチＳＲ、ＳＬと、スイッチＳＲ、ＳＬの出力をラッチするラッチＬＡＴを含む。

そして、例えば１行目のワード線ＷＬ１が図２のページアドレス制御回路１４０によりアクティブにされると共に、ラッチ信号ＳＥＬＲがアクティブにされると、図３Ａの表示アドレス空間上での走査線１〜４（Ｋ１参照）の表示データがラッチＬＡＴに同時にラッチされる。同様に、ＷＬ１がアクティブにされると共に、ラッチ信号／ＳＥＬＲがアクティブにされると、図３Ａの表示アドレス空間上での走査線５〜８の表示データが同時にラッチＬＡＴにラッチされる。このように、図２のページアドレス制御回路１４０がワード線を順次アクティブにすることで、メモリセルＭに記憶される表示データが、順次ラッチされるようになる。

デコーダ回路１３４は１６０個のマルチラインデコーダＭＤＥＣを含む。そして、各マルチラインデコーダＭＤＥＣは、ＰＲ（デコーダをプリチャージするための信号）、ＦＲ（液晶交流化信号）及びＦ１、Ｆ２（フィールド識別信号）に基づいて、ラッチＬＡＴの出力を、４ライン同時選択のＭＬＳ駆動用の信号にデコードする。

液晶駆動回路１３６は、１６０個の電圧セレクタＶＳＥＬを含む。そして、各電圧セレクタＶＳＥＬは、マルチラインデコーダＭＤＥＣの出力と各種電圧とに基づいて、信号線に印加される信号電圧を決定する。

５．アービトレーション回路及びその周辺回路
図６に、アービトレーション回路１６０及びその周辺回路の信号の接続関係を示す。

本実施形態では、ＭＰＵ及びＬＣＤ側からのＲＡＭ１００のアクセス要求に対して、ＲＡＭ１００を時分割にアクセスするために、アービトレーション回路１６０を設けている。

図６に示すように、アービトレーション回路１６０には、ＭＰＵ側制御回路１２０からのＭＰＵアクセス要求信号ＭＰＵＲＥＱ（第１のアクセス要求信号）と、ＬＣＤ側制御回路１３０からのＬＣＤアクセス要求信号ＬＣＤＲＥＱ（第２のアクセス要求信号）と、ＲＡＭ制御回路１７０からのＭＰＵアクセス終了信号ＭＰＵＥＮＤ（第１の動作終了信号）及びＬＣＤアクセス終了信号ＬＣＤＥＮＤ（第２の動作終了信号）とが入力される。アービトレーション回路１６０は、上記の入力信号に基づいて、ページアドレス制御回路１４０及びＲＡＭ制御回路１７０に対して、ＭＰＵアクセス開始信号ＭＰＵＳＴＲ（第１の動作開始信号）及びＬＣＤアクセス開始信号ＬＣＤＳＴＲ（第２の動作開始信号）を時分割で出力する。

ページアドレス制御回路１４０は、アービトレーション回路１６０からの開始信号ＭＰＵＳＴＲ、ＬＣＤＳＴＲを受ける。そして、ＭＰＵＳＴＲがアクティブになるとＭＰＵ側制御回路１２０からのページアドレスを選択し、ＬＣＤＳＴＲがアクティブになると、ＬＣＤ側制御回路１３０からのページアドレスを選択する。

ＲＡＭ制御回路１７０は、アービトレーション回路１６０から開始信号ＭＰＵＳＴＲ、ＬＣＤＳＴＲを受けると、ワード線をアクティブにさせる開始タイミングを決定する（パルス信号を発生する）。そして、ページアドレス制御信号１４０は、選択されたページアドレスに対応するワード線を、決定された開始タイミング（パルス信号）でアクティブにする。

ＲＡＭ制御回路１７０の他の機能として、終了信号ＭＰＵＥＮＤ、ＬＣＤＥＮＤを発生させる機能がある。終了信号ＭＰＵＥＮＤは、開始信号ＭＰＵＳＴＲがアクティブになってから所定時間経過後にアクティブになる。同様に、終了信号ＬＣＤＥＮＤは、開始信号ＬＣＤＳＴＲがアクティブになってから所定時間経過後にアクティブになる。つまり、ＲＡＭ制御回路１７０は、入力される開始信号ＭＰＵＳＴＲ、ＬＣＤＳＴＲが実際のメモリアクセス信号に変換されてＲＡＭ１００に伝達される時の遅延時間を利用して、終了信号ＭＰＵＥＮＤ、ＬＣＤＥＮＤをアクティブにする。

６．アービトレーション回路の詳細例
アービトレーション回路１６０の詳細な構成例を図７に示す。以下、図７のアービトレーション回路の構成及び動作について、下記の通り場合分けして説明する。なお、図中、プリチャージモニタ信号（ＲＡＭＰＲＥ）は、とりあえずＨレベルであるとして説明を進める。また、初期設定時にリセット信号ＲＥＳＥＴがＬレベルになることで、図７のフリップフロップＦＦ１〜ＦＦ６は全てリセットされている。

（Ｃ１）ＭＰＵアクセス要求のみがあった場合
この場合には、要求信号ＭＰＵＲＥＱのみがＨレベルとなり、要求信号ＬＣＤＲＥＱ、終了信号ＭＰＵＥＮＤ、ＬＣＤＥＮＤは全てＬレベルになっている。

要求信号ＭＰＵＲＥＱは遅延回路ＤＬ１を経由してフリップフロップＦＦ６のＣ入力に入力されている。従って、ＭＰＵＲＥＱがＨレベルになると、Ｄ入力がＨレベルに設定されているＦＦ６のＱ出力がＨレベルになり、開始信号ＭＰＵＳＴＲがアクティブ（Ｈレベル）になる。

以上のように、ＭＰＵＲＥＱによる第１のスルー経路ＴＲ１が成立し、開始信号ＭＰＵＳＴＲがアクティブになることで、ＭＰＵ６０からのコマンドに従ったＲＡＭ１００へのアクセス動作が開始する。この結果、表示データが１バイト単位でＲＡＭ１００からリード又はライトされる。この後、ＲＡＭ制御回路１７０が終了信号ＭＰＵＥＮＤをＨレベルにすることで、ＲＡＭ１００へのアクセス動作が終了する。

（Ｃ２）ＬＣＤアクセス要求のみがあった場合
この場合には、要求信号ＬＣＤＲＥＱのみがＨレベルになっている。そして、このＬＣＤＲＥＱは遅延回路ＤＬ２を介して、アンドゲートＡＮＤ５の一方の入に入力される。

ここで、アンドゲートＡＮＤ５の他方の入力には、オアゲートＯＲ２の出力が反転して入力されており、ＯＲ２の入力には、フリップフロップＦＦ４、ＦＦ３のＱ出力が入力されている。そして、フリップフロップＦＦ４のＤ入力には、フリップフロップＦＦ２のＱ出力のＬレベルが入力されているので、ＦＦ４のＱ出力はＬレベルのままである。また、フリップフロップＦＦ３にはクロックが入力されていないので、そのＱ出力はＬレベルのままである。従って、オアゲートＯＲ２の出力はＬレベルになる。そして、上記のように、アンドゲートＡＮＤ５の一方の入力はＨレベルであるため、ＡＮＤ５の出力はＨレベルになる。従って、オアゲートＯＲ１の出力はＨレベルになり、フリップフロップＦＦ５のＱ出力はＨレベルになる。従って、開始信号ＬＣＤＳＴＲがアクティブ（Ｈレベル）になる。

以上のように、ＬＣＤＲＥＱによる第２のスルー経路ＴＲ２が成立し、開始信号ＬＣＤＳＴＲがアクティブになることで、ＲＡＭ１００からの４走査線分の表示データのリード動作が実行される。この後、ＲＡＭ制御回路１７０が終了信号ＬＣＤＥＮＤをＨレベルにすることで、ＲＡＭ１００からのリード動作が終了する。

（Ｃ３）ＭＰＵアクセス要求の後にＬＣＤアクセス要求があった場合
これは、図８のＭ１、Ｍ２に示すように、要求信号ＭＰＵＲＥＱがＨレベルになった後に要求信号ＬＣＤＲＥＱがＨレベルになった場合である。

まず、Ｍ１に示すように要求信号ＭＰＵＲＥＱがＨレベルになると、上述の（Ｃ１）で説明したようにＭＰＵＲＥＱによる第１のスルー経路ＴＲ１（図７参照）が成立し、Ｍ３に示すように開始信号ＭＰＵＳＴＲがアクティブになる。

その後、Ｍ２に示すように要求信号ＬＣＤＲＥＱがＨレベルになっても、Ｍ４に示すように、開始信号ＬＣＤＳＴＲはＬレベルのままである。その理由は以下の通りである。

即ち、要求信号ＭＰＵＲＥＱがＨレベルになることで、Ｍ５に示すようにフリップフロップＦＦ２のＱ出力がＨレベルになる。この状態で、Ｍ２に示すように要求信号ＬＣＤＲＥＱがＨレベルになると、ＦＦ２のＱ出力がＤ入力に接続されているＦＦ４のＱ出力もＭ６に示すようにＨレベルになる。これにより、ＦＦ４のＱ出力が入力されるオアゲートＯＲ２の出力もＨレベルになる。従って、ＯＲ２の出力の反転信号が入力されるＡＮＤ５の出力が、ＬＣＤＲＥＱがＨレベルかＬレベルかに依らずに強制的にＬレベルになる。この結果、前述の（Ｃ２）では成立していた第２のスルー経路ＴＲ２が成立しなくなる。

また、要求信号ＬＣＤＲＥＱがＨレベルになった時点では、終了信号ＭＰＵＥＮＤはＬレベルである。このため、アンドゲートＡＮＤ３の出力はＬレベルとなり、アンドゲートＡＮＤ４の出力もＬレベルになる。従って、オアゲートＯＲ１の出力はＬレベルのままであり、第３の経路ＴＲ３も成立しない。

このように、要求信号ＬＣＤＲＥＱがＨレベルになった時点では経路ＴＲ２、ＴＲ３は共に成立しないため、図８のＭ４に示すように開始信号ＬＣＤＳＴＲはＬレベルのままになる。

次に、ＭＰＵアクセス動作（ＭＰＵアクセス要求に応じたアクセス動作）が終了して、Ｍ７に示すように終了信号ＭＰＵＥＮＤがＨレベルになると、Ｍ８に示すように開始信号ＬＣＤＳＴＲがＨレベルになり、ＬＣＤアクセス動作（ＬＣＤアクセス要求に応じたアクセス動作）が開始する。このようにして、ＭＰＵ側とＬＣＤ側とでＲＡＭ１００が時分割にアクセスされるようなる。

（Ｃ４）ＬＣＤアクセス要求の後にＭＰＵアクセス要求があった場合
これは、図９のＭ２１、Ｍ２２に示すように、要求信号ＬＣＤＲＥＱがＨレベルになった後に要求信号ＭＰＵＲＥＱがＨレベルになった場合である。

まず、Ｍ２１に示すように要求信号ＬＣＤＲＥＱがＨレベルになると、上述の（Ｃ２）で説明したようにＬＣＤＲＥＱによる第２のスルー経路ＴＲ２（図７参照）が成立し、Ｍ２３に示すように開始信号ＬＣＤＳＴＲがアクティブになる。

その後、Ｍ２２に示すように要求信号ＭＰＵＲＥＱがＨレベルになると、図７の第１のスルー経路ＴＲ１が成立し、Ｍ２４に示すように開始信号ＭＰＵＳＴＲがアクティブになる。この時、フリップフロップＦＦ５は、ＦＦ６のＸＱ出力がＬレベルになることによりリセットされる。従って、終了信号ＬＣＤＥＮＤがＨレベルになるのを待たずに、Ｍ２５に示すように開始信号ＬＣＤＳＴＲがＬレベルに強制的にリセットされ、ＬＣＤアクセス動作か中止（中断）させられる。

さて、要求信号ＬＣＤＲＥＱがＨレベルになった時点で、Ｍ２６に示すようにフリップフロップＦＦ１のＱ出力がＨレベルとなっている。この状態で、Ｍ２２に示すように要求信号ＭＰＵＲＥＱがＨレベルになると、ＦＦ１のＱ出力がＤ入力に接続されているＦＦ３のＱ出力もＭ２７に示すようにＨレベルになる。即ち、一度中止されたＬＣＤアクセス動作を再度開始させることについての予約情報（Ｈレベル）がフリップフロップＦＦ３（保持回路）に保持されることになる。

この状態で、Ｍ２８に示すように終了信号ＭＰＵＥＮＤがＨレベルになると、ＦＦ３のＱ出力（Ｈレベル）が入力されるオアゲートＯＲ２の出力がＨレベルであるため、アンドゲートＡＮＤ３、ＡＮＤ４、オアゲートＯＲ１の出力がＨレベルになる。従って、第３の経路ＴＲ３が成立する。この結果、フリップフロップＦＦ５の出力がＨレベルになり、Ｍ２９に示すように開始信号ＬＣＤＳＴＲが再びアクティブになる。そして、Ｍ２５で中止されたＬＣＤアクセス動作が再び開始される。即ち、フリップフロップＦＦ３に保持された予約情報に基づいて、ＬＣＤアクセス動作が再び開始される。

以上のように、ＬＣＤアクセス要求の後にＭＰＵアクセス要求があった場合には、ＬＣＤアクセス要求により開始したＬＣＤアクセス動作が中止（中断）され、ＭＰＵアクセス動作が開始される。そして、ＭＰＵアクセス動作が終了した後に、ＬＣＤアクセス動作が再び開始される。

（Ｃ５）ＭＰＵアクセス要求及びＬＣＤアクセス要求が同時にあった場合
この場合には、要求信号ＭＰＵＲＥＱがＨレベルになることで、第１のスルー経路ＴＲ１が成立し、開始信号ＭＰＵＳＴＲがアクティブになる。

一方、フリップフロップＦＦ３及びＦＦ４のＱ出力がともにＨレベルになるため、オアゲートＯＲ２の出力がＨレベルになり、アンドゲートＡＮＤ５の出力は強制的にＬレベルになる。従って、第２のスルー経路ＴＲ２は成立しない。また、終了信号ＭＰＵＥＮＤがＬレベルである場合には、アンドゲートＡＮＤ３の出力もＬレベルとなり、第３の経路ＴＲ３も成立しない。このように経路ＴＲ２、ＴＲ３が共に成立しないため、開始信号ＬＣＤＳＴＲはアクティブにならない。

一方、終了信号ＭＰＵＥＮＤがＨレベルになると、第３の経路ＴＲ３が成立し、開始信号ＬＣＤＳＴＲがアクティブになり、ＬＣＤアクセス動作が開始される。

以上のように本実施形態では、ＭＰＵアクセス要求（第１のアクセス要求）とＬＣＤアクセス要求（第２のアクセス要求）が競合した場合に、常にＭＰＵアクセス要求を優先させるようにしている。即ち、図９に示すように、ＬＣＤＲＥＱがＨレベルになった後にＭＰＵＲＥＱがＨレベルになると、ＬＣＤアクセス動作が中止されてＭＰＵアクセス動作が開始し、ＭＰＵアクセス動作の終了後にＬＣＤアクセス動作が再び開始する。

これに対して、特開平１０−１０５５０５の従来技術では、ＭＰＵアクセス要求とＬＣＤアクセス要求が競合した場合には、先に入力されたアクセス要求が優先される。即ち、特開平１０−１０５５０５の図７に示すように、ＬＣＤＲＥＱがＨレベルになった後にＭＰＵＲＥＱがＨレベルになると、まず、ＬＣＤアクセス動作が開始し、ＬＣＤアクセス動作の終了後にＭＰＵアクセス動作が開始する。

しかしながら、この従来技術では、ＭＰＵアクセス要求、ＬＣＤアクセス要求が発生した時間差により、どちらのアクセス要求を優先させるかという処理が必要になってしまう。このため、特開平１０−１０５５０５の図５に示すようにアービトレーション回路の構成が複雑化し、誤動作が発生しやすくなる。

これに対して、本実施形態では、ＭＰＵアクセス要求とＬＣＤアクセス要求が競合した場合に、常にＭＰＵアクセス要求を優先される。従って、ＭＰＵアクセス要求、ＬＣＤアクセス要求が発生した時間差により、どちらのアクセス要求を優先させるかというような処理が不要になる。従って、図７に示すように、アービトレーション回路の構成が簡素化され、誤動作の発生を効果的に防止できる。

また、ＭＰＵアクセス動作が終了するまでＭＰＵがポーリング方式で待っているようなアプリケーションの場合には、特開平１０−１０５５０５の従来技術では、ＬＣＤアクセス動作が終了するまでＭＰＵが他のタスクを実行できない。

しかしながら、本実施形態によれば、ＭＰＵアクセス要求が常に優先され、ＭＰＵアクセス動作が直ぐに実行されるため、ＭＰＵを待たせる必要がなくなる。この結果、ＭＰＵのタスク処理の効率化を図れる。

７．ＲＡＭの時分割アクセス
図１０は、図８のようにＭＰＵアクセス要求の後にＬＣＤアクセス要求があった場合の、ＲＡＭの時分割アクセスの様子を示した図である。図１０において、ＭＰＵアクセス要求間の時間Ｔ１は、ＭＰＵアクセス動作の処理時間とＬＣＤアクセス動作の処理時間の和である時間Ｔ以上になるように仕様上決められる。Ｔ１≧Ｔとすれば、図１０のＮ１に示すようにＭＰＵアクセス要求とＬＣＤアクセス要求が競合した場合にも、Ｎ２に示すようにＲＡＭの適正な時分割アクセスが可能になる。逆に言えば、ＭＰＵアクセス動作の処理時間及びＬＣＤアクセス動作の処理時間は、共に時間Ｔ１／２以下の時間にする必要がある。

図１１は、図９のようにＬＣＤアクセス要求の後にＭＰＵアクセス要求があった場合の、ＲＡＭの時分割アクセスの様子を示した図である。この場合にも、ＭＰＵアクセス要求間の時間Ｔ１は、ＭＰＵアクセス動作の処理時間とＬＣＤアクセス動作の処理時間の和である時間Ｔ以上になる。

８．メモリアクセスモニタ信号
本実施形態では、図２に示すように、ＲＡＭのアクセス状態をモニタするためのメモリアクセスモニタ信号／ＢＵＳＹをＭＰＵインターフェース１１０を介して外部端子に出力している。

このモニタ信号／ＢＵＳＹは、図７に示すように、フリップフロップＦＦ１のＱ出力及びＦＦ２のＱ出力を入力とするオアゲートＯＲ３の出力をインバータＩＮＶ４で反転することで生成される。

ここで、フリップフロップＦＦ１のＱ出力は、図８のＭ１０、図９のＭ３０に示すように、要求信号ＬＣＤＲＥＱがＨレベル（アクティブ）になったときにＨレベルになり、終了信号ＬＣＤＥＮＤがＨレベル（アクティブ）になったときにＬレベル（非アクティブ）になる。

一方、フリップフロップＦＦ２のＱ出力は、図８のＭ１１、図９のＭ３１に示すように、要求信号ＭＰＵＲＥＱがＨレベルになったときにＨレベルになり、終了信号ＭＰＵＥＮＤがＨレベルになったときにＬレベルになる。メモリアクセスのモニタ信号／ＢＵＳＹは、これらのフリップフロップＦＦ１、ＦＦ２のＱ出力の論理和（ＯＲ、ＮＯＲ等）により生成される。

従って、図８のＭ１２、図９のＭ３２に示すように、モニタ信号／ＢＵＳＹは、ＭＰＵアクセス動作、ＬＣＤアクセス動作のいずれかが行われている場合にＬレベル（アクティブ）になる。従って、信号／ＢＵＳＹは、信号線ドライバの内蔵ＲＡＭがアクセスされていることのモニタ信号として利用できる。

このような外部端子に出力されたモニタ信号／ＢＵＳＹは、ＭＰＵアクセス要求間の時間Ｔ１（図１０、図１１参照）の仕様を決める際の参考情報として活用できる。

即ち、ＭＰＵアクセス要求間の時間Ｔ１は、図１０に示すように、ＭＰＵアクセス要求とＬＣＤアクセス要求とが競合した場合にも適正にＲＡＭを時分割にアクセスするために、ＭＰＵアクセス動作の処理時間とＬＣＤアクセス動作の処理時間の和の時間Ｔ以上にする必要がある。

ところが、上記時間Ｔは、信号線ドライバの動作電圧、動作時の温度、製造プロセスのバラツキ等に起因して変化してしまう。従って、ＭＰＵアクセス要求間の時間（サイクルタイム）Ｔ１の仕様を決める際には、マージンを多くとる必要があり、結果として時間Ｔ１が長くなってしまう。そして、時間Ｔ１が長くなるということは、ＭＰＵからの表示データの書き込み時間が長くなることを意味し、特に液晶表示パネルが大画面化した場合に大きな問題となる。

これに対して、本実施形態のようにモニタ信号／ＢＵＳＹを外部端子に出力すれば、信号線ドライバの評価時に／ＢＵＳＹの信号レベルや信号レベルの変化タイミングなどを計測することで、時間Ｔ１の仕様を容易に決めることができる。

即ち、図８のＭ１２、図９のＭ３２に示すように、モニタ信号／ＢＵＳＹは、ＭＰＵアクセス要求とＬＣＤアクセス要求が競合した場合に、ＭＰＵアクセス動作の処理時間とＬＣＤアクセス動作の処理時間の和である時間Ｔだけ、アクティブ（Ｌレベル）になる（時間Ｔよりも長くアクティブにしてもよい）。従って、アクセス要求の競合時においてモニタ信号／ＢＵＳＹがアクティブになる時間を計測し、この計測時間以上になるようにＴ１を決めれば、ＲＡＭを適正に時分割アクセスできるようになる。

なお、本実施形態と異なる手法として、ＲＡＭがアクセス中か否かを示すモニタ情報（モニタビット)を信号線ドライバの内部レジスタに記憶する手法も考えられる。この手法によれば、ＭＰＵは、信号線ドライバの内部レジスタからモニタ情報を読み出すことで、ＲＡＭがアクセス中か否かを判断できる。しかしながら、この手法では、ＲＡＭのアクセス動作の時間（図８においてモニタ信号／ＢＵＳＹがＬレベルになる時間）をモニタすることはできず、ＭＰＵアクセス要求間の時間Ｔ１を決めることはできない。

９．メモリアクセスモニタ信号を用いた高速動作
さて、図１０、図１１において、ＭＰＵアクセス要求のアクセス周波数は例えば２ＭＨｚ程度であり、ＭＰＵアクセス要求間の時間Ｔ１は例えば５００ｎｓ程度である。一方、図２のラッチ回路１３２でのラッチ周波数は例えば１４．４ｋＨｚ程度であり、ＬＣＤアクセス要求間の時間Ｔ２は６９．４μｓ程度である。このように、ＬＣＤアクセス要求間の時間Ｔ２は、ＭＰＵアクセス要求間の時間Ｔ１よりも十分長い。また、図１０では、ＭＰＵアクセス動作の処理時間とＬＣＤアクセス動作の処理時間の和である時間をＴとした場合に、Ｔ１≧Ｔに設定されている。従って、ＭＰＵから表示データを連続してＲＡＭに書き込む場合に、図１０のＮ３、Ｎ４ではＲＡＭへのアクセス動作が行われないことになり、処理に無駄がある。即ち、ＲＡＭの時分割アクセスを最適化できず、特に液晶表示パネルが大画面化した場合に大きな問題となる。

そこで、この問題を解決するために、図１２に示すように、メモリアクセスのモニタ信号／ＢＵＳＹを、ＭＰＵ６０のウェイト端子／ＷＡＩＴ（ハードウェアウェイト）に接続する。このようにすれば、ＭＰＵのバスコントローラ６２が含むウェイト制御部６４が、信号線ドライバ２０のＲＡＭのアクセス状態に応じてウェイト制御を行うようになる。従って、ＭＰＵ６０からの表示データを連続してＲＡＭに書き込む際に、高速動作が期待できるようになる。

即ち、図１３に示すように、ＭＰＵアクセス要求間の時間Ｔ１は、ほとんどの場合、Ｔ１＝Ｔ／２（或いはＴ１≧Ｔ／２）でよく、ＭＰＵアクセス要求とＬＣＤアクセス要求が競合した場合にのみ、Ｔ１＝Ｔ（或いはＴ１≧Ｔ）とすればよい。従って、図１０のように常にＴ１＝Ｔ（Ｔ１≧Ｔ）とする場合に比べて、連続した表示データの書き込み処理を、より早く終了できるようになる。

１０．プリチャージモニタ信号を用いた高速動作
さて、本実施形態では図１４に示すように、アービトレーション回路１６０は、ＲＡＭ制御回路１７０にＲＡＭアクセスの開始信号ＬＣＤＳＴＲ、ＭＰＵＳＴＲを出力し、ＲＡＭ制御回路１７０は、ＲＡＭアクセスの終了信号ＬＣＤＥＮＤ、ＭＰＵＥＮＤをアービトレーション回路１７０に出力している。そして、ＲＡＭ制御回路１７０は、更に、ＲＡＭ１００のプリチャージ状態のモニタ信号ＲＡＭＰＲＥをアービトレーション回路１７０に出力している。このモニタ信号ＲＡＭＰＲＥは、ＲＡＭ１００のプリチャージ動作が完了したと判断された場合にＨレベルになる信号である。

即ち、ＲＡＭをアクセスする際には、本来、ビット線対（ＢＬ、／ＢＬ）をＨレベルにプリチャージした後、メモリセルＭにリード・ライトするという一連の動作が必要となる。従って、アービトレーション回路１６０が開始信号ＭＰＵＳＴＲ又はＬＣＤＳＴＲをアクティブ（Ｈレベル）にすると、ＲＡＭ制御回路１７０は、まず、ＲＡＭ１００のプリチャージ動作を行う必要がある。より具体的には、ＲＡＭ制御回路１７０がプリチャージ信号／ＰＣ１をアクティブにし、この信号／ＰＣ１を受けた各プリチャージ回路Ｐが、各ビット線対（ＢＬ、／ＢＬ）をＨレベルにプリチャージする。

この場合、従来は、プリチャージ動作が完了してからアクセス動作が開始されるように、プリチャージ期間を十分に長くし、マージンを多くとるという設計を行っていた。このため、ＲＡＭのアクセス時間が結果として長くなってしまい、ＲＡＭの高速動作を実現できなかった。

そこで、本実施形態では、図１４に示すようなダミーＲＡＭ２００（プリチャージが完了したか否かの判断手段）を設けると共に、このダミーＲＡＭ２００のビット線対（ＢＬ、／ＢＬ）を入力とするアンドゲートＡＮＤ８をＲＡＭ制御回路１７０に設けている。このようにすれば、ダミーＲＡＭ２００のビット線対（ＢＬ、／ＢＬ）がプリチャージによりＨレベルになると、アンドゲートＡＮＤ８（広義には論理積。ＮＡＮＤ等でもよい）の出力であるプリチャージモニタ信号ＲＡＭＰＲＥもＨレベルになり、プリチャージ動作が完了したか否かをモニタできるようになる。

即ち、図１５のＮ１１に示すように、フリップフロップＦＦ５の出力であるＦＦ５ＱがＨレベルになっても、モニタ信号ＲＡＭＰＲＥがＬレベルの時には、Ｎ１２に示すように開始信号ＬＣＤＳＴＲはＬレベルのままとなる。そして、Ｎ１３に示すようにモニタ信号ＲＡＭＰＲＥがＨレベルになると、初めて、Ｎ１４に示すように開始信号ＬＣＤＳＴＲがＨレベルになる。従って、プリチャージ動作が完了したら直ぐにＬＣＤアクセスを開始できるようになる。

同様に、Ｎ１５に示すように、フリップフロップＦＦ６のＱ出力であるＦＦ６ＱがＨレベルになっても、ＲＡＭＰＲＥがＬレベルの時には、Ｎ１６に示すようにＭＰＵＳＴＲはＬレベルのままとなる。そして、Ｎ１７示すようにＲＡＭＰＲＥがＨレベルになると、初めて、Ｎ１８に示すようにＭＰＵＳＴＲがＨレベルになる。従って、プリチャージ動作が完了したら直ぐにＭＰＵアクセスを開始できるようになる。

このように本実施形態では、ＲＡＭのプリチャージ動作が完了し、プリチャージモニタ信号ＲＡＭＰＲＥがＨレベルになると、直ちにＲＡＭのアクセス動作に移行できる。従って、ＲＡＭに対するアクセス時間を最適化でき、ＲＡＭアクセスを高速化できるようになる。

１１．連続データ転送の高速化
上述した手法では、ＲＡＭアクセス時間の最適化を図ることにより、ＲＡＭアクセスを高速化している。ここでは、連続データ転送の高速化を実現できる他の手法について説明する。

本実施形態における液晶表示パネルの表示アドレス空間とＲＡＭのメモリアドレス空間は図３Ａ、図３Ｂ、図４で説明した通りである。ＭＰＵは、カラムアドレス［０〜３１９］とページアドレス［０〜２９］を予め指定し、表示データの書き込み又は読み出し処理を行う。

ここで、ＭＰＵが、例えば図１６に示すような特定の表示エリア（カラムアドレス１４４〜１７５、ページアドレス４〜７）の表示データを書き換える場合について考える。

このような特定の表示エリアの表示データを書き換える技術としては、例えば特開平１０−１０６２５４に開示される従来技術がある。

この従来技術では図１７ＡのＮ２０に示すように、まず、ＭＰＵが、表示エリア２１０のカラムスタートアドレスＣＳＡ、ページ（ロウ）スタートアドレスＰＳＡを設定し、書き込み開始コマンドを発行する。すると、Ｎ２１に示すようにカラムアドレスが自動的にインクリメントされる。そして、カラムアドレスが表示エリア２１０の右端部のアドレス（カラムエンドアドレス）を越えた時に、Ｎ２２に示すように、ＭＰＵが、リターンコマンド及び書き込み開始コマンドを発行する。すると、Ｎ２３に示すように、カラムアドレスがカラムスタートアドレスＣＳＡに戻されると共にページ（ロウ）アドレスが１だけインクリメントされる。そして、Ｎ２４に示すようにカラムアドレスが自動的にインクリメントされ、カラムアドレスが表示エリア２１０の右端部のアドレスを越えた時に、ＭＰＵが、リターンコマンド及び書き込み開始コマンドを再度発行する。

図１７Ａから明らかなように、この従来技術では、カラムアドレスが表示エリア２１０の右端部のアドレスを越える毎に、ＭＰＵがリターンコマンド及び書き込み開始コマンドを発行しなければならない。このため、ＭＰＵの処理負荷が過大になってしまう。

そこで、本実施形態では図１７Ｂに示すような手法を採用している。

即ち、まず図１７ＢのＮ３０に示すように、ＭＰＵが、表示エリア２１０のカラムスタートアドレスＣＳＡ、カラムエンドアドレスＣＥＡ、ページスタートアドレスＰＳＡ、ページエンドアドレスＰＥＡを設定し、書き込み開始コマンドを発行する。なお、ＣＳＡ及びＣＥＡのみを設定し、ＰＳＡ及びＰＥＡを設定しないようにすることもできるし、ＰＳＡ及びＰＥＡのみを設定し、ＣＳＡ及びＣＥＡを設定しないようにすることもできる。

すると、Ｎ３１に示すようにカラムアドレスが自動的にインクリメントされる。そして、Ｎ３２に示すように、カラムアドレスがカラムエンドアドレスＣＥＡを越えると、Ｎ３３に示すように、カラムアドレスがカラムスタートアドレスＣＳＡに自動的に戻されると共に、ページアドレスが自動的に１つインクリメントされる。そして、Ｎ３４に示すようにカラムアドレスが自動的にインクリメントされ、Ｎ３５に示すように、カラムアドレスがカラムエンドアドレスＣＥＡを越えると、Ｎ３６に示すように、カラムアドレスがカラムスタートアドレスＣＳＡに戻されると共にページアドレスが１つインクリメントされる。

このように本実施形態によれば、ＭＰＵは、Ｎ３０に示すように最初にＣＳＡ、ＣＥＡ、ＰＳＡ、ＰＥＡを設定し、書き込み開始コマンドを発行すればよく、その後に図１７ＡのＮ２２に示すようなリターンコマンドや書き込み開始コマンドを発行する必要がない。従って、表示エリア２１０の表示データを書き換える際のＭＰＵの処理負荷を、図１７Ａに比べて格段に軽減できるようになる。

次に、図１７Ｂの手法の詳細について説明する。

図１８は、表示エリアの表示データを書き換える際のＭＰＵの処理フローについて示すフローチャートである。

まず、ＭＰＵはスキャン方向（この場合は、カラム方向）を設定する（ステップＳ１）。

次に、カラムスタートアドレス（図１６では１４４）及びカラムエンドアドレス（図１６では１７５）を設定する（ステップＳ２、Ｓ３）。次に、ページスタートアドレス（図１６では４）及びページエンドアドレス（図１６では７）を設定する（ステップＳ４、Ｓ５）。そして、ＲＡＭへの表示データの書き込みコマンドを発行する（ステップＳ６）。このようにして、ＲＡＭへの表示データの連続書き込みが開始される。

図１９は、カラムアドレス制御回路１２２、ページアドレス制御回路１４０、ＭＰＵ側制御回路１２０の具体的な構成例を示すブロック図である。

カラムアドレス制御回路１２２は、カラムアドレスレジスタ２２０、カラムアドレスカウンタ２２２、カラムアドレスデコーダ２２４を含む。

ここで、カラムアドレスレジスタ２２０は、ＭＰＵにより設定されるカラムスタートアドレスやカラムエンドアドレスを保持する。カラムアドレスカウンタ２２２は、インクリメントクロックＩＮＣＣＬＫに基づいてカラムアドレスを順次インクリメントする。カラムアドレスデコーダ２２４は、カラムアドレスカウンタ２２２によりインクリメントされるカラムアドレスをデコードして出力する。

ページ（ロウ）アドレス制御回路１４０は、ページアドレスレジスタ２３０、ページアドレスカウンタ２３２、ページアドレスデコーダ２３４を含む。

ここで、ページアドレスレジスタ２３０は、ＭＰＵにより設定されるページスタートアドレスやページエンドアドレスを保持する。ページアドレスカウンタ２３２は、インクリメントクロックＩＮＣＣＬＫに基づいてページアドレスを順次インクリメントする。ページアドレスデコーダ２３４は、ページアドレスカウンタ２３２によりインクリメントされるページアドレスをデコードして出力する。

ＭＰＵ側制御回路１２０はカウンタ制御回路２４０を含む。このカウンタ制御回路２４０は、カラムアドレスカウンタ２２２でのカラムアドレスのインクリメント動作や、ページアドレスカウンタ２３２でのページアドレスのインクリメント動作を制御する。

次に、図１９の回路動作について図２０のタイミングチャートを用いて説明する。

まず、カラムアドレスカウンタ２２２は、カラムアドレスレジスタ２２０からカラムスタートアドレスをロードする。図２０では、Ｎ４０に示すように［００００００００］がロードされている。

次に、Ｎ４１に示すように、カラムアドレスカウンタ２２２は、インクリメントクロックＩＮＣＣＬＫに基づいてカラムアドレスを順次インクリメントする。

そして、カラムアドレスが、カラムエンドアドレス＋１の値に達すると（カラムエンドアドレスを越えると）、Ｎ４２に示すようにカラムアドレスカウンタ２２２は終了信号ＣＥＮＤをアクティブにする。すると、この終了信号ＣＥＮＤを受けたカウンタ制御回路２４０は、カラムアドレスカウンタ２２２に出力する制御信号ＣＣＴＬをＮ４３に示すようにアクティブにする。これにより、Ｎ４４に示すようにカラムアドレスがカラムスタートアドレスにリセットされる。

また、終了信号ＣＥＮＤを受けたカウンタ制御回路２４０は、ページアドレスカウンタ２３２に出力する制御信号ＰＣＴＬをＮ４５に示すようにアクティブにする。これにより、Ｎ４６に示すようにページアドレスが１つだけインクリメントされる。以上の動作を繰り返すことで、表示エリアの表示データが書き換えられる。

なお、上記ではスキャン方向をカラム方向に設定した場合について説明したが、本実施形態では、スキャン方向をページ方向に設定することもできる。この場合の動作は次のようになる。

即ち、ページアドレスカウンタ２３２は、ロードされたページスタートアドレスをインクリメントクロックＩＮＣＣＬＫに基づいて順次インクリメントする。そして、ページアドレスがページエンドアドレス＋１の値に達すると、終了信号ＰＥＮＤをアクティブにする。すると、制御信号ＰＣＴＬがアクティブになりページアドレスがページスタートアドレスにリセットされると共に、ＣＣＴＬがアクティブになりカラムアドレスが１つだけインクリメントされる。以上の動作を繰り返すことで、表示エリアの表示データが書き換えられる。

以上のように本実施形態によれば、図１６に示すような表示エリア２１０へのアクセス動作（ライト動作、リード動作）を、ＭＰＵの処理負荷を重くすることなく実現できるようになる。なお、図２１に、図１６に示すような表示エリア２１０に表示データを書き込む際の、カラムアドレス及びページアドレスの変化の様子を示す。

１２．低消費電力動作
本実施形態では、図１に示すようにＭＰＵのチップセレクト信号（端子）／ＣＳが複数の信号線ドライバに共通に接続される。また図３Ａ、図３Ｂ、図１６に示すように、複数の信号線ドライバを用いた場合にも、カラムアドレスを連続したアドレスとして管理することができる。従って、ＭＰＵは、信号線ドライバを複数個使用していることを意識する必要がなく、使い勝手がよい。

しかしながら、ある特定の時点において、ＭＰＵによりアクセスされているＲＡＭを有する信号線ドライバは１つだけである。例えば図２２において、信号線ドライバ２２のＲＡＭ１００がＭＰＵ６０によりアクセスされている場合には、他の信号線ドライバ２４、２６、２８は非該当であり、これらの信号線ドライバ２４、２６、２８のＲＡＭ１００はアクセスされていない。ところが、この場合にも、信号線ドライバ２４、２６、２８のＲＡＭ１００のワード線の１本はアクティブになっており、いわゆる空書きが行われてしまう。従って、本来動作する必要が無い部分が動作することになり、無駄な電力が消費されてしまう。このため、ＲＡＭ内蔵の信号線ドライバを使用しているにもかかわらず、低消費電力動作の点で不利となる。

そこで、本実施形態では、図２２に示すように、例えば信号線ドライバ２２のＲＡＭ１００がＭＰＵ６０によりアクセスされている場合には、他の信号線ドライバ２４、２６、２８では、ＲＡＭ１００へのアクセス動作に関する動作部分を非動作にする。このようにすることで、信号線ドライバ２４、２６、２８のＲＡＭ１００への空書き等が防止され、低消費電力動作を実現できる。

より具体的には以下のような手法により、低消費電力動作を実現している。

図２３は、図２のカラムアドレス変換回路１２１の具体的な構成を示すブロック図である。図２３に示すようにカラムアドレス変換回路１２１には、ＭＰＵ側制御回路１２０からの１０ビットのアドレスＩＣＡ［０：９］と、外部端子（図１、図２参照）からの２ビットの信号ＬＲ０、ＬＲ１が入力される。

ここで、アドレスＩＣＡ［０：９］は、ＭＰＵが［０〜６３９］のカラムアドレスを管理できるように表現された１０ビットの信号である。またＬＲ０、ＬＲ１は、図１、図２で説明したように、最大で４つの信号線ドライバを使い分けるために使用される信号である。

カラムアドレス変換回路１２１は、これらのＩＣＡ［０：９］とＬＲ０、ＬＲ１に基づいて、１０ビットのアドレスＩＣＡ［０：９］を８ビットの相対アドレスＣＡ［０：７］に変換して出力する。また、当該信号線ドライバのＲＡＭがアクセスされている場合に、アクティブになる制御信号ＣＡＯＮも出力している。

より具体的には、図２３に示すように、カラムアドレス変換回路１２１は、ＲＯＭ２５０と比較回路２５２を含む。そして、ＩＣＡ［０：９］のうち、上位の５ビットのアドレスであるＩＣＡ［５：９］がＲＯＭ２５０に入力される。ＲＯＭ２５０は、この５ビットのアドレスＩＣＡ［５：９］に基づいて、図２４に示すような変換を行い、３ビットのアドレスＣＡ［５：７］を出力する。

また、ＲＯＭ２５０は、入力された上位の５ビットのアドレスＩＣＡ［５：９］に基づいて、そのアドレスが、何段目の信号線ドライバのアドレスなのかを判断する。そして、１段目の信号線ドライバのアドレスであった場合には、信号（ＬＯ０、ＬＯ１）を（Ｌ、Ｌ）レベルにして出力する。同様に、２段目、３段目、４段目の信号線ドライバのアドレスであった場合には、信号（ＬＯ０、ＬＯ１）を、各々、（Ｌ、Ｈ）、（Ｈ、Ｌ）、（Ｈ、Ｈ）レベルにして出力する。そして、比較回路２５２は、ＲＯＭ２５０からの信号ＬＯ０、ＬＯ１と、外部端子からの信号ＬＲ０、ＬＲ１とを比較し、一致した場合にのみ、制御信号ＣＡＯＮをアクティブにする。このようにすれば、指定されるアドレスが、当該信号線ドライバのアドレスであった場合にのみ、制御信号ＣＡＯＮがアクティブになる。

図２４に示すような変換により、アドレスＩＣＡ［０：９］を相対アドレスＣＡ［０：７］に変換すると、図２５に示すようになる。

即ち、１段目の信号線ドライバ２２では、アドレス［０〜１５９］から０が引かれて、アドレス［０〜１５９］に変換される。また、２段目の信号線ドライバ２４では、アドレス［１６０〜３１９］から１６０が引かれて、アドレス［０〜１５９］に変換される。また、３段目の信号線ドライバ２６では、アドレス［３２０〜４７９］から３２０が引かれて、アドレス［０〜１５９］に変換される。また、４段目の信号線ドライバ２８では、アドレス［４８０〜６３９］から４８０が引かれて、アドレス［０〜１５９］に変換される。即ち、全ての信号線ドライバ２２、２４、２６、２８において、カラムアドレス変換回路１２１からの出力アドレスは、必ず［０〜１５９］になる。

このようにすることで、カラムアドレス制御回路１２０が含むカラムアドレスデコーダ（図５のＡＤＥＣ）の回路規模を格段に小さくできるようになる。

即ち、特開平１０−１０５５０５の従来技術では、カラムアドレスデコーダに８ビットのアドレスＣＡ［０：７］と信号ＬＲ０、ＬＲ１が入力される。従って、各カラムアドレスデコーダは［０〜６３９]の範囲のアドレスをデコードしなければならなく、アドレスデコーダの回路規模が非常に大きくなる。

これに対して、本実施形態では、各カラムアドレスデコーダは［０〜１５９］の範囲のアドレスをデコードするだけでよい。従って、カラムアドレスデコーダの回路規模を、上記従来技術のカラムアドレスデコーダの１／４程度にすることができる。この場合、本実施形態では、図２３のＲＯＭ２５０が余分に必要になり、その分だけ回路規模が増加する。しかしながら、１６０個のカラムアドレスデコーダの回路規模を各々１／４程度にすることで、ＲＯＭ２５０による回路規模の増加分は容易に相殺できる。

また、本実施形態では、カラムアドレス変換回路１２１が出力する制御信号ＣＡＯＮを有効利用することで、以下のように低消費電力動作を実現している。

即ち、本実施形態では、制御信号ＣＡＯＮを用いて、図５の制御信号ＣＡＬＣＴＬを生成している。この制御信号ＣＡＬＣＴＬがＨレベルになると、トランスファーゲートＴＲのＰ型トランジスタＴＰがオフになり、カラムアドレスデコーダＡＤＥＣの出力が有効になる。一方、制御信号ＣＡＬＣＴＬがＬレベルになると、トランスファーゲートＴＲのＰ型トランジスタＴＰがオンになり、カラムアドレスデコーダＡＤＥＣの出力が強制的にＨレベルに設定される。即ち、カラムアドレスデコーダＡＤＥＣの出力が無効になる。

そして、本実施形態では、ＲＡＭがアクセスされている信号線ドライバ（例えば図２２の信号線ドライバ２２）では、制御信号ＣＡＯＮがＨレベル（アクティブ）になり、制御信号ＣＡＬＣＴＬもＨレベルになる。従って、カラムアドレスデコーダＡＤＥＣの出力は有効になり、ＲＡＭへのアクセスが許容される。

一方、非該当の信号線ドライバ（例えば図２２の信号線ドライバ２４、２６、２８）では、制御信号ＣＡＯＮがＬレベル（非アクティブ）になり、制御信号ＣＡＬＣＴＬもＬレベルになる。従って、カラムアドレスデコーダＡＤＥＣの出力は常に無効になり、カラムスイッチＣＬＳは常にオフ状態になる。これにより、非該当の信号線ドライバの消費電流を抑えることができ、低消費電力動作を実現できる。

更に、本実施形態では、制御信号ＣＡＯＮを利用して、非該当の信号線ドライバではワード線がアクティブにならないようにしている。より具体的には、ワード線に与えられる選択信号は、図２のページアドレス制御回路１４０で生成されるページアドレスと、ＲＡＭ制御回路１７０が出力するパルス信号とにより生成される。そして、本実施形態では、制御信号ＣＡＯＮがＬレベル（非アクティブ）の場合には、上記パルス信号がＬレベル（非アクティブ）に固定される。これにより、非該当の信号線ドライバではワード線がアクティブにならなくなる。従って、非該当の信号線ドライバの消費電流を抑えることができ、低消費電力動作を実現できる。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、メモリアクセスモニタ信号を外部端子に出力する発明や、プリチャージ動作の完了を条件にメモリへのアクセス動作を開始させる発明においては、アービトレーション回路における調停は、図８、図９で説明した手法に限定されない。即ち、特開平１０−１０５５０５号に開示されるような手法により調停を行ってもよい。

また、本実施形態では、ＭＬＳ駆動により表示部を駆動する駆動装置を例にとり説明したが、本発明は、ＭＬＳ駆動を用いない駆動装置や、液晶表示パネル以外の表示部を駆動する駆動装置にも適用できる。

液晶装置の構成を示すブロック図である。 信号線ドライバの構成を示すブロック図である。 図３Ａは、液晶表示パネルの表示アドレス空間を示す図であり、図３Ｂは、第１の４信号線ドライバのＲＡＭのメモリアドレス空間を示す図である。 第２の信号線ドライバのＲＡＭのメモリアドレス空間を示す図である。 ＲＡＭ及びその周辺回路の回路図である。 アービトレーション回路及びその周辺回路の接続関係を示す図である。 アービトレーション回路の回路図である。 ＭＰＵアクセス要求の後にＬＣＤアクセス要求があった場合のアービトレーション回路の動作を説明するためのタイミングチャートである。 ＬＣＤアクセス要求の後にＭＰＵアクセス要求があった場合のアービトレーション回路の動作を説明するためのタイミングチャートである。 ＭＰＵアクセス要求の後にＬＣＤアクセス要求があった場合のアクセス動作の処理時間について説明するための図である。 ＬＣＤアクセス要求の後にＭＰＵアクセス要求があった場合のアクセス動作の処理時間について説明するための図である。 メモリアクセスモニタ信号をＭＰＵのハードウェアウェイト端子に接続する手法について説明するための図である。 ＭＰＵの高速アクセス動作を実現する手法について説明するための図である。 ＲＡＭのプリチャージ動作が完了したと判断されたことを条件に、ＲＡＭのアクセス動作を開始させる手法について説明するための図である。 図１４の手法について説明するためのタイミングチャートである。 特定の表示エリアの表示データを書き換える手法について説明するための図である。 図１７Ａは、従来技術の書き換え手法について説明するための図であり、図１７Ｂは、本実施形態の書き換え手法について説明するための図である。 特定の表示エリアの表示データを書き換える際の、ＭＰＵの処理フローを示すフローチャートである。 カラムアドレス制御回路、ページアドレス制御回路及びＭＰＵ側制御回路の具体的な構成を示すブロック図である。 図１９の回路動作を説明するためのタイミングチャートである。 表示エリアを書き換える際のカラムアドレス及びページアドレスの変化について示す図である。 非該当の信号線ドライバのＲＡＭに関する動作部分を非動作にする手法について説明するための図である。 カラムアドレス変換回路のブロック図である。 カラムアドレス変換回路におけるアドレス変換について説明するための図である。 カラムアドレスを相対アドレスに変換する手法について説明するための図である。

符号の説明

１００ 表示データＲＡＭ、１１０ ＭＰＵインターフェース、
１２０ ＭＰＵ側制御回路、１３０ ＬＣＤ側制御回路、
１４０ ページアドレス制御回路、１６０ アービトレーション回路、
１７０ ＲＡＭ制御回路

Claims (4)

1. マイクロプロセッサユニットからの表示データを受け、表示部を駆動する駆動装置であって、
   前記表示部での画像表示に使用される表示データを記憶するメモリと、
   前記マイクロプロセッサユニットが、前記メモリの特定の表示エリアにアクセスするために前記メモリのカラムアドレス及びロウアドレスの一方のアドレスである第１のアドレスに関する第１のスタートアドレス及び第１のエンドアドレスを設定し、前記メモリへのアクセス動作を開始させた場合に、前記第１のアドレスを自動的にインクリメントさせ、前記第１のアドレスが前記第１のエンドアドレスを越えたことを条件に前記第１のアドレスを前記第１のスタートアドレスに戻すと共に、前記カラムアドレス及び前記ロウアドレスの他方のアドレスである第２のアドレスをインクリメントさせるアドレス制御回路と、
   前記マイクロプロセッサユニットからのコマンドに従った前記メモリへのアクセス要求である第１のアクセス要求と、前記表示部での表示動作に従った前記メモリへのアクセス要求である第２のアクセス要求とを受け、前記第１、第２のアクセス要求のいずれを優先させるかを調停し、前記第１、第２のアクセス要求のいずれかに応じた前記メモリへのアクセス動作を開始させるアービトレーション回路と、
   前記アービトレーション回路の調停に従ってアクセス動作が開始される前記メモリのアクセス状態をモニタするためのメモリアクセスモニタ信号を、外部端子に出力する回路と、 を含むことを特徴とする駆動装置。
2. 請求項１において、
   駆動装置が第１〜第Ｎの駆動装置を含み、
   第Ｍの駆動装置（１≦Ｍ≦Ｎ）が含むメモリのアクセス動作が行われている場合には、他の駆動装置においては、メモリへのアクセス動作に関する動作部分が非動作にされることを特徴とする駆動装置。
3. 請求項２において、
   前記第１〜第Ｎの駆動装置が、第１〜第Ｎのカラムアドレス変換回路と第１〜第Ｎのカラムアドレス制御回路を含み、
   前記第１〜第Ｎのカラムアドレス変換回路の各カラムアドレス変換回路が、
   前記マイクロプロセッサユニットにより設定されるカラムアドレスを、前記第１〜第Ｎの駆動装置が含む各メモリのアドレス空間に対応したアドレスである相対アドレスに変換して後段の各カラムアドレス制御回路に出力すると共に、各カラムアドレス制御回路が含むカラムアドレスデコーダの出力を有効又は無効にするための制御信号を出力することを特徴とする駆動装置。
4. 請求項１乃至３のいずれかの駆動装置と、
   前記駆動装置により駆動される液晶表示パネルとを含むことを特徴とする液晶装置。

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