JPH065073A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH065073A JPH065073A JP4166412A JP16641292A JPH065073A JP H065073 A JPH065073 A JP H065073A JP 4166412 A JP4166412 A JP 4166412A JP 16641292 A JP16641292 A JP 16641292A JP H065073 A JPH065073 A JP H065073A
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Abstract
(57)【要約】
【目的】 消費電力を低下させる。
【構成】 アクセス対象のメモリブロックをセレクタ3
0により検出し、アクセス対象のメモリブロックを高速
リフレッシュモードに設定する。他のメモリブロックを
低電力消費リフレッシュモードに設定する。
0により検出し、アクセス対象のメモリブロックを高速
リフレッシュモードに設定する。他のメモリブロックを
低電力消費リフレッシュモードに設定する。
Description
【0001】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ等(以下DRAM)の揮発性メモ
リの制御に関し、特に省電力に好適なリフレッシュ制御
を行うメモリ制御装置に関するものである。
ム・アクセス・メモリ等(以下DRAM)の揮発性メモ
リの制御に関し、特に省電力に好適なリフレッシュ制御
を行うメモリ制御装置に関するものである。
【0002】
【従来の技術】第1の従来の技術として、近年DRAM
は、高速大容量の特徴を活かし、コンピュータ等に大量
使用されている。このためDRAMの低消費電力化は、
システムの省電力化に大いに有効である。可搬型のパー
ソナル・コンピュータも、例外ではなくDRAMが使用
されている。このような可搬型機器においても、電池駆
動等の制約により省電力化が必須で、システム内の、電
力消費の占める割合が大きいDRAMの省電力制御が切
望されている。
は、高速大容量の特徴を活かし、コンピュータ等に大量
使用されている。このためDRAMの低消費電力化は、
システムの省電力化に大いに有効である。可搬型のパー
ソナル・コンピュータも、例外ではなくDRAMが使用
されている。このような可搬型機器においても、電池駆
動等の制約により省電力化が必須で、システム内の、電
力消費の占める割合が大きいDRAMの省電力制御が切
望されている。
【0003】コンピュータ等のデータ処理システムに使
用されているDRAMは、記憶データの保持のため、リ
フレッシュ動作を行っている。従来、このリフレッシュ
制御は、ハードウェアのメモリ構成および動作モードに
より一義的に決定されていた。システムの休止時と稼動
時でリフレッシュ・モードを変え、休止時に低電力リフ
レッシュ・モードを使用するシステムは従来よりある
が、システム稼動時にDRAMのアクセス状況によって
リフレッシュ・モードを変えることはできなかった。
用されているDRAMは、記憶データの保持のため、リ
フレッシュ動作を行っている。従来、このリフレッシュ
制御は、ハードウェアのメモリ構成および動作モードに
より一義的に決定されていた。システムの休止時と稼動
時でリフレッシュ・モードを変え、休止時に低電力リフ
レッシュ・モードを使用するシステムは従来よりある
が、システム稼動時にDRAMのアクセス状況によって
リフレッシュ・モードを変えることはできなかった。
【0004】第2の従来の技術として、デジタル表示装
置では、通常のDRAMアクセスが可能なRAMポート
と、それとは非同期にアクセス可能なSAMポートとを
有するデュアルポートメモリを、ビデオメモリとして利
用している。このメモリを利用することによって、CP
Uからメモリに対するアクセスおよびリフレッシュ動作
と、表示コントローラ等からメモリに対するアクセスと
を非同期に行うことができる。通常、表示時には、RA
Mポート上に連続的に格納された表示データを、レジス
タ転送サイクルによってSAMポートに転送し、表示側
回路は、そのSAMポートから随時表示データの読み出
すことによって、表示を行う。このSAMポートに転送
されるデータは、同一ローアドレス上のデータである。
従って、表示中においても、レジスタ転送を行っている
期間以外は、CPUからメモリに対するアクセスやリフ
レッシュ動作が可能となる。しかし、デュアルポートメ
モリにおいても、通常のDRAMと同様、メモリ内容を
保持するために一定間隔おきのリフレッシュサイクルが
必要であった。
置では、通常のDRAMアクセスが可能なRAMポート
と、それとは非同期にアクセス可能なSAMポートとを
有するデュアルポートメモリを、ビデオメモリとして利
用している。このメモリを利用することによって、CP
Uからメモリに対するアクセスおよびリフレッシュ動作
と、表示コントローラ等からメモリに対するアクセスと
を非同期に行うことができる。通常、表示時には、RA
Mポート上に連続的に格納された表示データを、レジス
タ転送サイクルによってSAMポートに転送し、表示側
回路は、そのSAMポートから随時表示データの読み出
すことによって、表示を行う。このSAMポートに転送
されるデータは、同一ローアドレス上のデータである。
従って、表示中においても、レジスタ転送を行っている
期間以外は、CPUからメモリに対するアクセスやリフ
レッシュ動作が可能となる。しかし、デュアルポートメ
モリにおいても、通常のDRAMと同様、メモリ内容を
保持するために一定間隔おきのリフレッシュサイクルが
必要であった。
【0005】
(第1の課題)上記第1の従来技術では、システムの休
止時のDRAMリフレッシュに低消費電力モードを使用
するシステムにおいても、システムの稼動時はメモリの
アクセス状況にかかわらず、電力消費は大きいが高速動
作の高速リフレッシュ・モードを使用していた。このた
めシステムの稼動中においては、頻繁にアクセスしない
DRAMも、常に高速リフレッシュを行いリフレッシュ
に無駄な電力を消費するという問題があった。
止時のDRAMリフレッシュに低消費電力モードを使用
するシステムにおいても、システムの稼動時はメモリの
アクセス状況にかかわらず、電力消費は大きいが高速動
作の高速リフレッシュ・モードを使用していた。このた
めシステムの稼動中においては、頻繁にアクセスしない
DRAMも、常に高速リフレッシュを行いリフレッシュ
に無駄な電力を消費するという問題があった。
【0006】(第2の課題)上記第2の従来技術では、
一定時間おきにデュアルポートメモリに対するリフレッ
シュサイクルを行うことが不可欠である。一方、デュア
ルポートメモリのリフレッシュ中は、その他のアクセス
サイクルやレジスタ転送サイクルを実施することは不可
能である。従って、上記従来例には、リフレッシュサイ
クル挿入によるシステムのスループット低下という欠点
があった。さらに、上記従来例においては、リフレッシ
ュタイミング生成のため、タイマ等のハードウェア回路
が必要であり、実装面積の拡大やコストの上昇といった
解決すべき課題を有していた。
一定時間おきにデュアルポートメモリに対するリフレッ
シュサイクルを行うことが不可欠である。一方、デュア
ルポートメモリのリフレッシュ中は、その他のアクセス
サイクルやレジスタ転送サイクルを実施することは不可
能である。従って、上記従来例には、リフレッシュサイ
クル挿入によるシステムのスループット低下という欠点
があった。さらに、上記従来例においては、リフレッシ
ュタイミング生成のため、タイマ等のハードウェア回路
が必要であり、実装面積の拡大やコストの上昇といった
解決すべき課題を有していた。
【0007】そこで、本発明の目的は、上述の点に鑑み
て、経済性の良好なメモリ制御装置を提供することにあ
る。
て、経済性の良好なメモリ制御装置を提供することにあ
る。
【0008】
【課題を解決するための手段】このような目的を達成す
るため、第1の発明は、複数のメモリブロックの中の特
定のメモリブロックに対してアクセスを指示する信号を
外部から受け付け、アクセスを行う第1メモリブロック
と該アクセスを行わない第2メモリブロックとを前記信
号に基づき選択する選択手段と、該選択手段の選択結果
に基づき、前記第1メモリブロックを高速リフレッシュ
モードに設定し、前記第2メモリブロックを低電力消費
リフレッシュモードに設定する制御手段とを具えたこと
を特徴とする。
るため、第1の発明は、複数のメモリブロックの中の特
定のメモリブロックに対してアクセスを指示する信号を
外部から受け付け、アクセスを行う第1メモリブロック
と該アクセスを行わない第2メモリブロックとを前記信
号に基づき選択する選択手段と、該選択手段の選択結果
に基づき、前記第1メモリブロックを高速リフレッシュ
モードに設定し、前記第2メモリブロックを低電力消費
リフレッシュモードに設定する制御手段とを具えたこと
を特徴とする。
【0009】第2の発明は、表示回路に表示すべき情報
をデュアルポートメモリ内の第1ポートで入力し、前記
デュアルポート内の第2ポートに転送した後に、該第2
ポートから前記表示回路に前記情報を出力するメモリ制
御回路において、前記表示回路の表示周期を前記デュア
ルポートメモリの可能最大リフレッシュ周期よりも短く
設定し、前記表示回路の表示周期に関連する表示制御信
号を用いて、前記第1ポートから前記第2ポートへの前
記情報の転送および転送後の前記デュアルポートメモリ
のアドレスに対するリフレッシュを行う手段とを具えた
ことを特徴とする。
をデュアルポートメモリ内の第1ポートで入力し、前記
デュアルポート内の第2ポートに転送した後に、該第2
ポートから前記表示回路に前記情報を出力するメモリ制
御回路において、前記表示回路の表示周期を前記デュア
ルポートメモリの可能最大リフレッシュ周期よりも短く
設定し、前記表示回路の表示周期に関連する表示制御信
号を用いて、前記第1ポートから前記第2ポートへの前
記情報の転送および転送後の前記デュアルポートメモリ
のアドレスに対するリフレッシュを行う手段とを具えた
ことを特徴とする。
【0010】
【作用】第1の発明では、複数のメモリブロックの中の
アクセスを行うメモリブロックのみ高速リフレッシュモ
ードが設定され、電力消費が図られる。
アクセスを行うメモリブロックのみ高速リフレッシュモ
ードが設定され、電力消費が図られる。
【0011】第2の発明では、表示制御信号の周期に関
連させてリフレッシュを行うので、リフレッシュタイミ
ングを指示する専用の信号発生回路が不要となる。
連させてリフレッシュを行うので、リフレッシュタイミ
ングを指示する専用の信号発生回路が不要となる。
【0012】
【実施例】以下、図面に基づき本発明の実施例について
詳細に説明する。図1〜図3は本発明の第1の実施例を
示し、各図で同一の番号は同一の部材を示している。
詳細に説明する。図1〜図3は本発明の第1の実施例を
示し、各図で同一の番号は同一の部材を示している。
【0013】図1の50は、DRAM70を駆動する駆
動回路であり、CPUからのリフレッシュ信号*RE
F、メモリリード信号*MR、メモリライト信号*MW
およびセレクタ30からのセレクト信号SEL0を制御
線バス20およびセレクト信号線40を介して接続し、
この信号よりローアドレス・ストローブ信号*RAS、
カラムアドレス・ストローブ信号*CAS、アウトプッ
ト・イネーブル信号*OE、ライト・イネーブル信号*
WEを生成し、DRAM制御信号線60でDRAM70
に接続している。
動回路であり、CPUからのリフレッシュ信号*RE
F、メモリリード信号*MR、メモリライト信号*MW
およびセレクタ30からのセレクト信号SEL0を制御
線バス20およびセレクト信号線40を介して接続し、
この信号よりローアドレス・ストローブ信号*RAS、
カラムアドレス・ストローブ信号*CAS、アウトプッ
ト・イネーブル信号*OE、ライト・イネーブル信号*
WEを生成し、DRAM制御信号線60でDRAM70
に接続している。
【0014】501、502は本発明の制御手段として
動作するANDゲートで、501はSEL0と*REF
のANDをRAS・CAS制御回路503のCN1に入
力し、502は、SEL0と*MRと*MWのANDを
同様に503のCN0に入力している。
動作するANDゲートで、501はSEL0と*REF
のANDをRAS・CAS制御回路503のCN1に入
力し、502は、SEL0と*MRと*MWのANDを
同様に503のCN0に入力している。
【0015】RAS・CAS制御回路503は、入力C
N0,CN1により*CAS,*RASを出力し、*O
E、*WEと共にDRAM70の動作モードを制御す
る。
N0,CN1により*CAS,*RASを出力し、*O
E、*WEと共にDRAM70の動作モードを制御す
る。
【0016】DRAM70は、これらのDRAM制御信
号と、アドレスバス80より与えられるアドレス情報に
よって、DRAMの任意のアドレスのメモリセルとデー
タバス90を介して、CPUとのデータの受け渡しをす
る。
号と、アドレスバス80より与えられるアドレス情報に
よって、DRAMの任意のアドレスのメモリセルとデー
タバス90を介して、CPUとのデータの受け渡しをす
る。
【0017】図2の30は、2ビットのセレクタ(本発
明の選択手段)を示し、中央演算処理装置(CPU)か
らの指令によりライト信号*WTで、データバス上のデ
ータを内部のレジスタに書き込み、書き込まれたデー
タ、2進数“00”〜“11”に対応してセレクト信号
SEL0〜SEL3が選択され、選択された1本に
“1”他の3本に“0”が出力される。
明の選択手段)を示し、中央演算処理装置(CPU)か
らの指令によりライト信号*WTで、データバス上のデ
ータを内部のレジスタに書き込み、書き込まれたデー
タ、2進数“00”〜“11”に対応してセレクト信号
SEL0〜SEL3が選択され、選択された1本に
“1”他の3本に“0”が出力される。
【0018】図3は、データ処理システムのブロック図
である。10はCPUで、制御線バス20でセレクタ3
0、駆動回路50に接続され、この駆動回路はDRAM
70にDRAM制御線60で接続されている。また、C
PUとDRAM70はアドレスバス80およびデータバ
ス90で接続されている。駆動回路50、DRAM制御
線60、DRAM70からなるユニットU0と同様の構
成のユニットU1〜U3もU0同様に各バスを介してC
PU10と接続され、セレクト信号SEL0〜SEL3
はそれぞれユニットU0〜U3に接続されている。
である。10はCPUで、制御線バス20でセレクタ3
0、駆動回路50に接続され、この駆動回路はDRAM
70にDRAM制御線60で接続されている。また、C
PUとDRAM70はアドレスバス80およびデータバ
ス90で接続されている。駆動回路50、DRAM制御
線60、DRAM70からなるユニットU0と同様の構
成のユニットU1〜U3もU0同様に各バスを介してC
PU10と接続され、セレクト信号SEL0〜SEL3
はそれぞれユニットU0〜U3に接続されている。
【0019】次に、各ユニットのDRAMが、同一のア
ドレスに配され、セレクタ30によりバンク切り替えで
アクセスされる場合の動作を説明する。
ドレスに配され、セレクタ30によりバンク切り替えで
アクセスされる場合の動作を説明する。
【0020】駆動回路50は、セレクト信号SEL0が
“0”であれば、ゲート501、502によってCN
0,CN1は共に“0”となる。SEL0が“1”であ
れば、*REF,*MR,*MWによって制御される。
また、*REF,*MR,*MWは、CPUからの制御
信号であり、同時に複数の信号がアクティブ(“0”)
にはならない。この関係を示した真理値表が図4であ
る。
“0”であれば、ゲート501、502によってCN
0,CN1は共に“0”となる。SEL0が“1”であ
れば、*REF,*MR,*MWによって制御される。
また、*REF,*MR,*MWは、CPUからの制御
信号であり、同時に複数の信号がアクティブ(“0”)
にはならない。この関係を示した真理値表が図4であ
る。
【0021】RAS・CAS制御回路503は、CN
0,CN1により図5に示すように、*RAS,*CA
Sを生成し、DRAMの4種の動作を制御する。すなわ
ち、低電力リフレッシュ、高速リフレッシュ、リード/
ライト、スタンバイの4モードである。
0,CN1により図5に示すように、*RAS,*CA
Sを生成し、DRAMの4種の動作を制御する。すなわ
ち、低電力リフレッシュ、高速リフレッシュ、リード/
ライト、スタンバイの4モードである。
【0022】セレクタ30に2進数“00”を書き込む
と、SEL0に“1”、SEL1〜SEL3に“0”が
出力される。
と、SEL0に“1”、SEL1〜SEL3に“0”が
出力される。
【0023】したがって、セレクト信号SEL1〜SE
L3が接続されているユニットU1〜U3内のDRAM
は、*REF,*MR,*MWの信号にかかわらず低電
リフレッシュ駆動される。ユニットU0は、セレクト信
号SEL0が“1”でありメモリバンクとして選択さ
れ、*REF,*MR,*MWにより制御される。メモ
リバンクとして選択されると、一般的なメモリ・アクセ
スと同様のメモリ・リード・メモリ・ライト、高速リフ
レッシュが行われる。以後メモリバンクが選択された状
態をアクティブ、非選択状態をインアクティブと呼ぶ。
L3が接続されているユニットU1〜U3内のDRAM
は、*REF,*MR,*MWの信号にかかわらず低電
リフレッシュ駆動される。ユニットU0は、セレクト信
号SEL0が“1”でありメモリバンクとして選択さ
れ、*REF,*MR,*MWにより制御される。メモ
リバンクとして選択されると、一般的なメモリ・アクセ
スと同様のメモリ・リード・メモリ・ライト、高速リフ
レッシュが行われる。以後メモリバンクが選択された状
態をアクティブ、非選択状態をインアクティブと呼ぶ。
【0024】図6は、DRAM制御線60のタイミング
・チャートで、T0〜T3期間は、SEL0が“1”
で、メモリバンクとしてアクティブ状態であり、T0,
T1,T2,T3は、それぞれスタンバイ、メモリ・リ
ード・メモリ・ライト、高速リフレッシュの各サイクル
を示している。ここでT3の高速リフレッシュ・モード
は、一般的に用いられている*CASビフォア*RAS
リフレッシュであり、一定周期で繰り返される。リフレ
ッシュ・アドレスはDRAM内蔵のアドレス・カウンタ
により生成され、リフレッシュの度に更新される。T4
期間は、SEL0が“0”でメモリバンクとして、イン
アクティブな低電力リフレッシュ・モードを示してい
る。
・チャートで、T0〜T3期間は、SEL0が“1”
で、メモリバンクとしてアクティブ状態であり、T0,
T1,T2,T3は、それぞれスタンバイ、メモリ・リ
ード・メモリ・ライト、高速リフレッシュの各サイクル
を示している。ここでT3の高速リフレッシュ・モード
は、一般的に用いられている*CASビフォア*RAS
リフレッシュであり、一定周期で繰り返される。リフレ
ッシュ・アドレスはDRAM内蔵のアドレス・カウンタ
により生成され、リフレッシュの度に更新される。T4
期間は、SEL0が“0”でメモリバンクとして、イン
アクティブな低電力リフレッシュ・モードを示してい
る。
【0025】この低電力リフレッシュも*CASビフォ
ア*RASリフレッシュの一種であるが、*CASが
“0”のまま、*RASを制御することで内部生成のリ
フレッシュ・アドレスを更新してDRAMの全アドレス
をリフレッシュできる。この時のリフレッシュ周期はT
rであり、制御回路503により行われ503内部のタ
イマーを利用するか、*REF信号と同期して作られ
る。そして*RASが“0”に成る毎にリフレッシュ・
アドレスの更新が行われる。したがって低電力リフレッ
シュ駆動はDRAMが外部からのアドレス情報を必要と
せず、またデータバスとの接続点はハイ・インピーダン
スとなるため、アドレスバスおよびデータバスを共用し
ている他のDRAMがアクセス中でも、独自にリフレッ
シュを行うことができる。
ア*RASリフレッシュの一種であるが、*CASが
“0”のまま、*RASを制御することで内部生成のリ
フレッシュ・アドレスを更新してDRAMの全アドレス
をリフレッシュできる。この時のリフレッシュ周期はT
rであり、制御回路503により行われ503内部のタ
イマーを利用するか、*REF信号と同期して作られ
る。そして*RASが“0”に成る毎にリフレッシュ・
アドレスの更新が行われる。したがって低電力リフレッ
シュ駆動はDRAMが外部からのアドレス情報を必要と
せず、またデータバスとの接続点はハイ・インピーダン
スとなるため、アドレスバスおよびデータバスを共用し
ている他のDRAMがアクセス中でも、独自にリフレッ
シュを行うことができる。
【0026】尚、本実施例で示した、低電力リフレッシ
ュは、リフレッシュの周期では、高速リフレッシュと同
等であるが、*CASを“0”に固定しているため、D
RAM内部の*CAS周辺回路をダイナミック動作させ
ずにリフレッシュが行え、低電力でリフレッシュするも
のである。
ュは、リフレッシュの周期では、高速リフレッシュと同
等であるが、*CASを“0”に固定しているため、D
RAM内部の*CAS周辺回路をダイナミック動作させ
ずにリフレッシュが行え、低電力でリフレッシュするも
のである。
【0027】以上、説明したように上記実施例では、メ
モリのバンク切り替えレジスタで選択されたメモリブロ
ックは高速リフレッシュ、選択されないメモリブロック
は低電力リフレッシュが行われる。また上記実施例では
バンクメモリのみに付いて述べたが、頻繁にアクセスす
るシステムメモリ等、低電力リフレッシュの効果が低い
メモリブロックはリフレッシュ・モード切り替え手段を
備えず、従来通りの制御で、常に高速リフレッシュを用
い、低電力リフレッシュの効果が大きいメモリブロック
にのみリフレッシュ・モード切り替え手段を設ける混在
使用も可能なことは明らかである。
モリのバンク切り替えレジスタで選択されたメモリブロ
ックは高速リフレッシュ、選択されないメモリブロック
は低電力リフレッシュが行われる。また上記実施例では
バンクメモリのみに付いて述べたが、頻繁にアクセスす
るシステムメモリ等、低電力リフレッシュの効果が低い
メモリブロックはリフレッシュ・モード切り替え手段を
備えず、従来通りの制御で、常に高速リフレッシュを用
い、低電力リフレッシュの効果が大きいメモリブロック
にのみリフレッシュ・モード切り替え手段を設ける混在
使用も可能なことは明らかである。
【0028】第2の実施例として、CPUのメモリアク
セス時のアドレス情報により、メモリ・ブロックを選択
し、リフレシュ・モードを制御する場合を説明する。C
PUがアクセスするメモリ空間は16進数“00000
H”〜“FFFFFH”(以後、最下位のHが16進数
を示す)で、“20000H”ワード単位のDRAMで
構成される第1の実施例同様のユニットU0および、同
様に構成されるユニットU1〜U7で構成される。
セス時のアドレス情報により、メモリ・ブロックを選択
し、リフレシュ・モードを制御する場合を説明する。C
PUがアクセスするメモリ空間は16進数“00000
H”〜“FFFFFH”(以後、最下位のHが16進数
を示す)で、“20000H”ワード単位のDRAMで
構成される第1の実施例同様のユニットU0および、同
様に構成されるユニットU1〜U7で構成される。
【0029】図7の30は、セレクタで、ゲート回路1
10を介して得たメモリ・リード信号*MRおよびメモ
リ・ライト信号*MWに同期して、アドレスバス80の
上位アドレスA17,A18,A19が取り込まれ、セ
レクト信号SEL0〜SEL7を出力する。このセレク
ト信号によりユニットU0〜U7のいずれかを選択す
る。またアドレスA0〜A16(図示せず)は、各ユニ
ットのDRAMに入力され、ユニット内のメモリ・アド
レスを指定する。100は待機信号発生手段で、セレク
タ30同様アドレスA17,A18,A19が取り込ま
れ、アドレス情報が変化してメモリ・アクセスの対象の
ユニットが切り替わるとき、すなわちセレクタ30のセ
レクト信号の変化に同期して、メモリ・ユニットがアク
ティブとインアクティブの切り替えに必要な時間だけ、
待機信号WAITを信号線101に出力しCPUを待機
させる。
10を介して得たメモリ・リード信号*MRおよびメモ
リ・ライト信号*MWに同期して、アドレスバス80の
上位アドレスA17,A18,A19が取り込まれ、セ
レクト信号SEL0〜SEL7を出力する。このセレク
ト信号によりユニットU0〜U7のいずれかを選択す
る。またアドレスA0〜A16(図示せず)は、各ユニ
ットのDRAMに入力され、ユニット内のメモリ・アド
レスを指定する。100は待機信号発生手段で、セレク
タ30同様アドレスA17,A18,A19が取り込ま
れ、アドレス情報が変化してメモリ・アクセスの対象の
ユニットが切り替わるとき、すなわちセレクタ30のセ
レクト信号の変化に同期して、メモリ・ユニットがアク
ティブとインアクティブの切り替えに必要な時間だけ、
待機信号WAITを信号線101に出力しCPUを待機
させる。
【0030】したがって、CPUがメモリ・アクセスを
すると、アドレス信号からセレクト信号が作られ、対象
となるユニットが選択され、アクセスされる。セレクタ
30は、次のメモリ・アクセスが行われるまで、セレク
ト信号を維持する。この時のリフレッシュ・モードは実
施例1同様に、選択メモリ・ブロックでは、高速リフレ
ッシュ・モード、非選択メモリ・ブロックでは低電力リ
フレッシュ・モードとなっている。次のメモリ・アクセ
スでセレクト信号が変化すると、対象となるメモリ・ブ
ロックは、低電力リフレッシュから抜け出す後処理のた
め、通常のメモリ・アクセス・サイクル・タイムではD
RAMが、対応できないことがある。このため、待機信
号発生手段100でDRAMのモード切り替えに必要な
時間だけCPUを待機させている。
すると、アドレス信号からセレクト信号が作られ、対象
となるユニットが選択され、アクセスされる。セレクタ
30は、次のメモリ・アクセスが行われるまで、セレク
ト信号を維持する。この時のリフレッシュ・モードは実
施例1同様に、選択メモリ・ブロックでは、高速リフレ
ッシュ・モード、非選択メモリ・ブロックでは低電力リ
フレッシュ・モードとなっている。次のメモリ・アクセ
スでセレクト信号が変化すると、対象となるメモリ・ブ
ロックは、低電力リフレッシュから抜け出す後処理のた
め、通常のメモリ・アクセス・サイクル・タイムではD
RAMが、対応できないことがある。このため、待機信
号発生手段100でDRAMのモード切り替えに必要な
時間だけCPUを待機させている。
【0031】以上第2の実施例として、アドレス情報に
より、メモリ空間“00000H”〜“FFFFFH”
を構成する8個のメモリ・ブロックを選択し、リフレッ
シュ・モードを制御する場合を説明した。またシステム
の構成により、たとえば低電力リフレッシュサイクルと
CPUクロックとの同期化やCPUのクロック自体高速
でないシステム等のタイミングを適正に制御すること
で、待機信号発生手段100を用いなくとも、本発明の
効果が得られることは明らかである。
より、メモリ空間“00000H”〜“FFFFFH”
を構成する8個のメモリ・ブロックを選択し、リフレッ
シュ・モードを制御する場合を説明した。またシステム
の構成により、たとえば低電力リフレッシュサイクルと
CPUクロックとの同期化やCPUのクロック自体高速
でないシステム等のタイミングを適正に制御すること
で、待機信号発生手段100を用いなくとも、本発明の
効果が得られることは明らかである。
【0032】以上第1、第2の実施例では、アクティブ
状態のメモリ・ブロックは、CPUがアクセスする対象
のメモリ・ブロックのみであったが、複数のメモリ・ブ
ロックをアクティブにして、高速のメモリ・アクセス可
能なシステムを構成することができる。
状態のメモリ・ブロックは、CPUがアクセスする対象
のメモリ・ブロックのみであったが、複数のメモリ・ブ
ロックをアクティブにして、高速のメモリ・アクセス可
能なシステムを構成することができる。
【0033】通常CPUがプログラム・メモリをアクセ
スする場合、連続して隣接するアドレスを順次アクセス
する場合が多い。したがってCPUがメモリ・ブロック
の境界近傍のアドレスをアクセスした場合、境界を隔て
たメモリ・ブロックをCPUがアクセスすることが予測
され、このメモリ・ブロックを前もってアクティブ状態
にしておくことで、メモリ・ブロックのインアクティブ
からアクティブへの切り替え時間のロスを除くことがで
きる。
スする場合、連続して隣接するアドレスを順次アクセス
する場合が多い。したがってCPUがメモリ・ブロック
の境界近傍のアドレスをアクセスした場合、境界を隔て
たメモリ・ブロックをCPUがアクセスすることが予測
され、このメモリ・ブロックを前もってアクティブ状態
にしておくことで、メモリ・ブロックのインアクティブ
からアクティブへの切り替え時間のロスを除くことがで
きる。
【0034】以下第3の実施例として複数のメモリ・ブ
ロックをアクティブにする例を示す。図8はメモリマッ
プで、メモリ・ブロックMB0,MB1で構成される。
各メモリ・ブロックは、MA0〜MA3,MA4〜MA
7のエリアに分割される。今CPUがエリアモA0から
MA5までに格納されたプログラムを実行する場合を考
える。まずMA0をアクセスし、順次MA5まで進むと
すると、MA0〜MA2までのメモリ・アクセスでは、
メモリ・ブロックMB0がアクティブで、メモリ・ブロ
ックMB1はインアクティブになっている。プログラム
が進み、CPUがMA3をアクセスすると、メモリ・ブ
ロックMB0,MB1の両方ともアクティブになる。ア
クセス・メモリがMA4に入ってもMB0,MB1の両
方がアクティブである。そしてアクセスがMA5になる
と、MB0は、インアクティブになりMB1だけがアク
ティブになる。
ロックをアクティブにする例を示す。図8はメモリマッ
プで、メモリ・ブロックMB0,MB1で構成される。
各メモリ・ブロックは、MA0〜MA3,MA4〜MA
7のエリアに分割される。今CPUがエリアモA0から
MA5までに格納されたプログラムを実行する場合を考
える。まずMA0をアクセスし、順次MA5まで進むと
すると、MA0〜MA2までのメモリ・アクセスでは、
メモリ・ブロックMB0がアクティブで、メモリ・ブロ
ックMB1はインアクティブになっている。プログラム
が進み、CPUがMA3をアクセスすると、メモリ・ブ
ロックMB0,MB1の両方ともアクティブになる。ア
クセス・メモリがMA4に入ってもMB0,MB1の両
方がアクティブである。そしてアクセスがMA5になる
と、MB0は、インアクティブになりMB1だけがアク
ティブになる。
【0035】図9は、回路構成を示すもので、メモリ・
エリアMA0〜MA7に、それぞれ対応したセレクト信
号SEL0〜SEL7はゲート31,32に接続されて
いる。ゲート31の出力とSEL4は、ゲート33を介
してメモリ・ユニットU0に、選択信号BSEL0とし
て接続されている。メモリ・ユニットU0は、駆動回路
およびメモリ・ブロックMB0より構成されている。同
様にゲート32,34を介してメモリ・ユニットU1
に、選択信号BSEL1として接続されている。メモリ
・ユニットU1は、駆動回路およびメモリ・ブロックM
B1より構成されている。
エリアMA0〜MA7に、それぞれ対応したセレクト信
号SEL0〜SEL7はゲート31,32に接続されて
いる。ゲート31の出力とSEL4は、ゲート33を介
してメモリ・ユニットU0に、選択信号BSEL0とし
て接続されている。メモリ・ユニットU0は、駆動回路
およびメモリ・ブロックMB0より構成されている。同
様にゲート32,34を介してメモリ・ユニットU1
に、選択信号BSEL1として接続されている。メモリ
・ユニットU1は、駆動回路およびメモリ・ブロックM
B1より構成されている。
【0036】ゲート回路35は、制御信号*MR,*M
Wとセレクト信号SEL4とそれぞれゲートを介しSE
L4のアクティブ時に*MR,*MWを禁止している。
これらの信号と*REFが制御信号21としてメモリ・
ユニットU0に接続されている。ゲート回路36も同様
に制御信号22としてメモリ・ユニットU1に接続され
ている。
Wとセレクト信号SEL4とそれぞれゲートを介しSE
L4のアクティブ時に*MR,*MWを禁止している。
これらの信号と*REFが制御信号21としてメモリ・
ユニットU0に接続されている。ゲート回路36も同様
に制御信号22としてメモリ・ユニットU1に接続され
ている。
【0037】したがってMA0〜MA2がアクセスされ
ているとき、すなわちSEL0〜SEL2のいずれかが
アクティブのときは、メモリ・ブロックMB0がアクテ
ィブになっており、MB1はインアクティブである。M
A3がアクセスされると、SEL3がアクティブになり
BSEL0,BSEL1の両方がアクティブとなりMB
0,MB1共にアクティブになる。このときゲート回路
36は、SEL3により*MR,*MWが禁止され、M
B1は、アクティブ状態であるが、スタンバイまたはリ
フレッシュ動作のみとなる。
ているとき、すなわちSEL0〜SEL2のいずれかが
アクティブのときは、メモリ・ブロックMB0がアクテ
ィブになっており、MB1はインアクティブである。M
A3がアクセスされると、SEL3がアクティブになり
BSEL0,BSEL1の両方がアクティブとなりMB
0,MB1共にアクティブになる。このときゲート回路
36は、SEL3により*MR,*MWが禁止され、M
B1は、アクティブ状態であるが、スタンバイまたはリ
フレッシュ動作のみとなる。
【0038】したがって、メモリ・ブロックの境界近傍
のアクセスでは、境界両側のメモリ・ブロックがアクテ
ィブ状態にあり、境界を越えるときのインアクティブか
らアクティブへの切り替え時間で、CPUが待たされる
ロスを大幅に防ぐことができる。
のアクセスでは、境界両側のメモリ・ブロックがアクテ
ィブ状態にあり、境界を越えるときのインアクティブか
らアクティブへの切り替え時間で、CPUが待たされる
ロスを大幅に防ぐことができる。
【0039】図10は本発明を適用した第4実施例の表
示制御回路の回路構成を示す。
示制御回路の回路構成を示す。
【0040】同図において、501は表示タイミングや
デュアルポートメモリを制御するCRTコントローラ
(以下CRTC)である。502はレジスタ転送イネー
ブル信号、ライトイネーブル信号およびRAS、CAS
信号から成る制御信号の入力状態によってRAMポート
からSAMポートへのデータ転送サイクルを行い、同時
に転送したローアドレスデータをリフレッシュする機能
を有するデュアルポートメモリである。503はSAM
ポートからの出力されるピクセルデータに従い画面表示
のためのRCB信号を生成するD/Aコンバータ(以
下、DAC)、4は表示解像度に応じたドットクロック
をCRTC1とDAC3に供給する発振器である。
デュアルポートメモリを制御するCRTコントローラ
(以下CRTC)である。502はレジスタ転送イネー
ブル信号、ライトイネーブル信号およびRAS、CAS
信号から成る制御信号の入力状態によってRAMポート
からSAMポートへのデータ転送サイクルを行い、同時
に転送したローアドレスデータをリフレッシュする機能
を有するデュアルポートメモリである。503はSAM
ポートからの出力されるピクセルデータに従い画面表示
のためのRCB信号を生成するD/Aコンバータ(以
下、DAC)、4は表示解像度に応じたドットクロック
をCRTC1とDAC3に供給する発振器である。
【0041】図11は全ての表示用メモリを表示に使用
している場合のビデオメモリ構成例を示し、斜線で示し
た部分が画面表示に使用している範囲を示している。最
大表示解像度による表示時に、このようなメモリ構成が
とられる場合がある。説明を行うために最も分かりやす
い構成は、1ライン分のデータ数がデュアルポートメモ
リのSAMポート容量と等しい場合であるため、これを
例にとって説明する。
している場合のビデオメモリ構成例を示し、斜線で示し
た部分が画面表示に使用している範囲を示している。最
大表示解像度による表示時に、このようなメモリ構成が
とられる場合がある。説明を行うために最も分かりやす
い構成は、1ライン分のデータ数がデュアルポートメモ
リのSAMポート容量と等しい場合であるため、これを
例にとって説明する。
【0042】1ライン分の走査が完了すると、CRTC
501から水平同期信号がアサートされる。これと同期
して、水平帰線期間中に次ラインの表示データをRAM
ポートからSAMポートにレジスタ転送するため、デュ
アルポートメモリ502に対し、レジスタ転送サイクル
を実行する。一般的にレジスタ転送サイクルを実施する
ためには、RAS信号の立ち下がり時にCAS信号をH
レベル、レジスタ転送イネーブル信号をLレベル、ライ
トイネーブル信号をHレベルとすれば良い。これらの制
御信号および転送すべき次ラインデータのローアドレス
CRTC501から出力する。この動作によって、指定
されたローアドレスに対応するメモリセルがリフレッシ
ュされる。さらに、水平同期信号のネゲートによって、
SAMポートのデータは、随時DAC503に転送さ
れ、R,G,Bの表示データとなって画面表示が行われ
る。
501から水平同期信号がアサートされる。これと同期
して、水平帰線期間中に次ラインの表示データをRAM
ポートからSAMポートにレジスタ転送するため、デュ
アルポートメモリ502に対し、レジスタ転送サイクル
を実行する。一般的にレジスタ転送サイクルを実施する
ためには、RAS信号の立ち下がり時にCAS信号をH
レベル、レジスタ転送イネーブル信号をLレベル、ライ
トイネーブル信号をHレベルとすれば良い。これらの制
御信号および転送すべき次ラインデータのローアドレス
CRTC501から出力する。この動作によって、指定
されたローアドレスに対応するメモリセルがリフレッシ
ュされる。さらに、水平同期信号のネゲートによって、
SAMポートのデータは、随時DAC503に転送さ
れ、R,G,Bの表示データとなって画面表示が行われ
る。
【0043】上記動作を1ライン毎に1フレーム分(全
表示用メモリ分)繰り返すことによって、画面表示が行
われる。ここで、この1ラインの表示周期をデュアルポ
ートメモリの可能最大リフレッシュ周期以下になるよう
に設定することによって、デュアルポートメモリに対す
る通常のリフレッシュサイクル無しにメモリのリフレッ
シュが可能となる。
表示用メモリ分)繰り返すことによって、画面表示が行
われる。ここで、この1ラインの表示周期をデュアルポ
ートメモリの可能最大リフレッシュ周期以下になるよう
に設定することによって、デュアルポートメモリに対す
る通常のリフレッシュサイクル無しにメモリのリフレッ
シュが可能となる。
【0044】図12は、同様な回路で表示用メモリの一
部を表示に使用する場合の表示用メモリ構成例を示し、
図11と同様に斜線部が画面表示に使用している範囲を
示している。複数の異なる表示解像度を持つ表示装置に
おいて比較的低解像度な表示を行う場合に、このような
メモリ構成がとられる場合がある。説明を行うために最
も分かりやすい構成は、前記の最大表示解像度に対し、
縦横方向の解像度がそれぞれ半分の場合であるため、こ
れを例にとって説明する。また、表示用メモリの連続す
るローアドレスには、それぞれ1ライン目の前半デー
タ、1ライン目の後半データ、2ライン目の前半デー
タ、2ライン目の後半データといったデータが順次格納
されているものとする。
部を表示に使用する場合の表示用メモリ構成例を示し、
図11と同様に斜線部が画面表示に使用している範囲を
示している。複数の異なる表示解像度を持つ表示装置に
おいて比較的低解像度な表示を行う場合に、このような
メモリ構成がとられる場合がある。説明を行うために最
も分かりやすい構成は、前記の最大表示解像度に対し、
縦横方向の解像度がそれぞれ半分の場合であるため、こ
れを例にとって説明する。また、表示用メモリの連続す
るローアドレスには、それぞれ1ライン目の前半デー
タ、1ライン目の後半データ、2ライン目の前半デー
タ、2ライン目の後半データといったデータが順次格納
されているものとする。
【0045】1ライン分の走査が完了すると、CRTC
501から水平同期信号がアサートされる。これと同期
して、水平帰線期間中に次ラインの前半に対応する表示
データをRAMポートからSAMポートにレジスタ転送
するため、デュアルポートメモリ502に対し、レジス
タ転送サイクルを実行する。この動作によって、1ライ
ンの前半半分のデータがSAMポートに転送され、指定
されたローアドレスに対応するメモリセルがリフレッシ
ュされる。さらに、水平同期信号のネゲートによって、
SAMポートのデータは、随時DAC503に転送さ
れ、R,G,Bの表示データとなって画面表示が行われ
る。
501から水平同期信号がアサートされる。これと同期
して、水平帰線期間中に次ラインの前半に対応する表示
データをRAMポートからSAMポートにレジスタ転送
するため、デュアルポートメモリ502に対し、レジス
タ転送サイクルを実行する。この動作によって、1ライ
ンの前半半分のデータがSAMポートに転送され、指定
されたローアドレスに対応するメモリセルがリフレッシ
ュされる。さらに、水平同期信号のネゲートによって、
SAMポートのデータは、随時DAC503に転送さ
れ、R,G,Bの表示データとなって画面表示が行われ
る。
【0046】画面表示中の表示位置は、ドットクロック
をカウントすることで知ることができるため、CRTC
501はドットクロックをカウントし、画面表示が画面
中央まで行われたところで、走査中のラインの後半に対
応する表示データをSAMポートにレジスタ転送するた
めの信号を出力する。一般的に表示中にダイナミックに
レジスタ転送を行うためには、データ転送イネーブル信
号の立ち上がりをSAMポート読みだし信号に同期させ
ることが必要である。
をカウントすることで知ることができるため、CRTC
501はドットクロックをカウントし、画面表示が画面
中央まで行われたところで、走査中のラインの後半に対
応する表示データをSAMポートにレジスタ転送するた
めの信号を出力する。一般的に表示中にダイナミックに
レジスタ転送を行うためには、データ転送イネーブル信
号の立ち上がりをSAMポート読みだし信号に同期させ
ることが必要である。
【0047】この動作によって、1ラインの後半半分の
データがSAMポートに転送され、指定されたローアド
レスに対応するメモリセルがリフレッシュされる。な
お、レジスタ転送サイクルで出力するローアドレスは、
CRTC内のカウンタで1つずつ、1ラインの走査中に
2回(水平帰線時と画面中央まで画面表示が行ったと
き)カウントアップし、おのおの出力する。
データがSAMポートに転送され、指定されたローアド
レスに対応するメモリセルがリフレッシュされる。な
お、レジスタ転送サイクルで出力するローアドレスは、
CRTC内のカウンタで1つずつ、1ラインの走査中に
2回(水平帰線時と画面中央まで画面表示が行ったと
き)カウントアップし、おのおの出力する。
【0048】上記動作を1ラインごとに行うことで、1
ラインの走査中に2種類のローアドレスに対応するメモ
リセルをリフレッシュできる。従って、この1ラインの
表示周期を、デュアルポートメモリのローアドレスごと
のリフレッシュ周期の2倍以下になるように設定するこ
とによって、デュアルポートメモリに対する通常のリフ
レッシュサイクル無しにメモリのリフレッシュが可能と
なる。他の表示解像度を選択する場合であっても、メモ
リ構成と1ラインの表示中におけるレジスタ転送回数を
変えることによって、同様に対応可能である。
ラインの走査中に2種類のローアドレスに対応するメモ
リセルをリフレッシュできる。従って、この1ラインの
表示周期を、デュアルポートメモリのローアドレスごと
のリフレッシュ周期の2倍以下になるように設定するこ
とによって、デュアルポートメモリに対する通常のリフ
レッシュサイクル無しにメモリのリフレッシュが可能と
なる。他の表示解像度を選択する場合であっても、メモ
リ構成と1ラインの表示中におけるレジスタ転送回数を
変えることによって、同様に対応可能である。
【0049】図10と同様な回路において、全てのビデ
オメモリを表示に使用する場合のメモリフレッシュ方法
は可能であるが、ビデオメモリの一部を表示に使用する
方法が異なる例を以下に説明する。
オメモリを表示に使用する場合のメモリフレッシュ方法
は可能であるが、ビデオメモリの一部を表示に使用する
方法が異なる例を以下に説明する。
【0050】図13は、表示用メモリの一部を表示に使
用する場合の表示用メモリ構成例を示し、図11と同様
に斜線部が画面表示に使用している範囲を示している。
説明を行うために最も分かりやすい構成は、前例と同様
に、最大表示解像度に対し、縦横方向の解像度がそれぞ
れ半分の場合であるため、これを例にとって説明する。
用する場合の表示用メモリ構成例を示し、図11と同様
に斜線部が画面表示に使用している範囲を示している。
説明を行うために最も分かりやすい構成は、前例と同様
に、最大表示解像度に対し、縦横方向の解像度がそれぞ
れ半分の場合であるため、これを例にとって説明する。
【0051】1ライン分の走査が完了すると、CRTC
1から水平同期信号がアサートされ、水平帰線動作が行
われる。この水平帰線期間中に、デュアルポートメモリ
2に対し、2回のレジスタ転送サイクルを実施する。こ
の2回のレジスタ転送は、1回目に表示に使用しないロ
ーアドレス、2回目には次ラインの表示データのローア
ドレスに対して行う。このためには、メモリ構成を図1
3に示すような構成とし、1回目にn+1(n=1,
2,3,4,…)のローアドレスを、レジスタ転送に必
要な信号と共にCRTC1から出力し、2回目にn+2
のローアドレスを、レジスタ転送に必要な信号と共に出
力すればよい。また、この場合は、帰線期間中に水平同
期信号をトリガとして2度のレジスタ転送サイクルを実
施するように、CRTC1をプログラムする。この2回
のレジスタ転送動作によって、指定した2つの異なるロ
ーアドレスに対応するメモリセルがリフレッシュされ
る。さらに、水平同期信号のネゲートによって、SAM
ポートのデータは、随時DAC3に転送され、R,G,
B,の表示データとなって画面表示が行われる。
1から水平同期信号がアサートされ、水平帰線動作が行
われる。この水平帰線期間中に、デュアルポートメモリ
2に対し、2回のレジスタ転送サイクルを実施する。こ
の2回のレジスタ転送は、1回目に表示に使用しないロ
ーアドレス、2回目には次ラインの表示データのローア
ドレスに対して行う。このためには、メモリ構成を図1
3に示すような構成とし、1回目にn+1(n=1,
2,3,4,…)のローアドレスを、レジスタ転送に必
要な信号と共にCRTC1から出力し、2回目にn+2
のローアドレスを、レジスタ転送に必要な信号と共に出
力すればよい。また、この場合は、帰線期間中に水平同
期信号をトリガとして2度のレジスタ転送サイクルを実
施するように、CRTC1をプログラムする。この2回
のレジスタ転送動作によって、指定した2つの異なるロ
ーアドレスに対応するメモリセルがリフレッシュされ
る。さらに、水平同期信号のネゲートによって、SAM
ポートのデータは、随時DAC3に転送され、R,G,
B,の表示データとなって画面表示が行われる。
【0052】上記動作を1ラインごとに行うことで、1
ラインの帰線期間中に2種類のローアドレスに対応する
メモリセルをリフレッシュできる。従って、この1ライ
ンの表示周期を、デュアルポートメモリのローアドレス
ごとのリフレッシュ周期の2倍以下になるように設定す
ることによって、デュアルポートメモリに対する通常の
リフレッシュサイクル無しにメモリのリフレッシュが可
能となる。他の表示解像度を選択する場合であっても、
帰線期間中に行うレジスタ転送回数を変えることによっ
て、同様に対応可能である。
ラインの帰線期間中に2種類のローアドレスに対応する
メモリセルをリフレッシュできる。従って、この1ライ
ンの表示周期を、デュアルポートメモリのローアドレス
ごとのリフレッシュ周期の2倍以下になるように設定す
ることによって、デュアルポートメモリに対する通常の
リフレッシュサイクル無しにメモリのリフレッシュが可
能となる。他の表示解像度を選択する場合であっても、
帰線期間中に行うレジスタ転送回数を変えることによっ
て、同様に対応可能である。
【0053】
【発明の効果】以上、実施例にしたがって説明したよう
に、本発明によれば、DRAMで構成されたメモリ空間
の内、CPUから高速アクセスを要求されていないメモ
リ・ブロックを検知し、このメモリ・ブロックのリフレ
ッシュ動作を低電力モードで行うことで、不要な電力消
費を防いだ低消費電力のデータ処理システムが可能であ
る。特に可搬型機器においては、駆動用電池の低容量化
ができ、装置の重量低減、ローコスト化が行える。ま
た、様々な表示解像度を有するシステムにおいて、表示
制御信号をレジスタ転送タイミングとして用いることに
より、デュアルポートメモリに対する通常のリフレッシ
ュサイクルが不要となり、システムの処理能力向上とリ
フレッシュ回路の削減ができる効果がある。
に、本発明によれば、DRAMで構成されたメモリ空間
の内、CPUから高速アクセスを要求されていないメモ
リ・ブロックを検知し、このメモリ・ブロックのリフレ
ッシュ動作を低電力モードで行うことで、不要な電力消
費を防いだ低消費電力のデータ処理システムが可能であ
る。特に可搬型機器においては、駆動用電池の低容量化
ができ、装置の重量低減、ローコスト化が行える。ま
た、様々な表示解像度を有するシステムにおいて、表示
制御信号をレジスタ転送タイミングとして用いることに
より、デュアルポートメモリに対する通常のリフレッシ
ュサイクルが不要となり、システムの処理能力向上とリ
フレッシュ回路の削減ができる効果がある。
【図1】第1実施例のDRAM駆動回路とDRAMを示
すブロック図である。
すブロック図である。
【図2】第1実施例のセレクタを示すブロック図であ
る。
る。
【図3】第1実施例のデータ処理システムを示すブロッ
ク図である。
ク図である。
【図4】第1実施例の駆動回路の真理値表である。
【図5】第1実施例のRAS・CAS制御回路の動作モ
ードを示す図である。
ードを示す図である。
【図6】第1実施例のDRAM制御線のタイミングチャ
ートである。
ートである。
【図7】第2実施例のセレクタを示すブロック図であ
る。
る。
【図8】第3実施例を示すメモリ・マップである。
【図9】第3実施例を示すブロック図である。
【図10】第4実施例を示すブロック図である。
【図11】第4実施例のビデオメモリの構成を示す図で
ある。
ある。
【図12】第4実施例の表示メモリの構成を示す図であ
る。
る。
【図13】第4実施例のビデオメモリの他の構成を示す
図である。
図である。
10 CPU 20 制御線バス 30 セレクタ 40 セレクト信号線 50 DRAM駆動回路 60 DRAM制御線 70 DRAM 80 アドレスバス 90 データバス 100 待機信号発生手段 U0〜U3 メモリ・ユニット 501 CRTコントローラ 502 デュアルポートメモリ 503 D/Aコンバータ 504 発振器
Claims (2)
- 【請求項1】 複数のメモリブロックの中の特定のメモ
リブロックに対してアクセスを指示する信号を外部から
受け付け、アクセスを行う第1メモリブロックと該アク
セスを行わない第2メモリブロックとを前記信号に基づ
き選択する選択手段と、 該選択手段の選択結果に基づき、前記第1メモリブロッ
クを高速リフレッシュモードに設定し、前記第2メモリ
ブロックを低電力消費リフレッシュモードに設定する制
御手段とを具えたことを特徴とするメモリ制御装置。 - 【請求項2】 表示回路に表示すべき情報をデュアルポ
ートメモリ内の第1ポートで入力し、前記デュアルポー
ト内の第2ポートに転送した後に、該第2ポートから前
記表示回路に前記情報を出力するメモリ制御回路におい
て、 前記表示回路の表示周期を前記デュアルポートメモリの
可能最大リフレッシュ周期よりも短く設定し、前記表示
回路の表示周期に関連する表示制御信号を用いて、前記
第1ポートから前記第2ポートへの前記情報の転送およ
び転送後の前記デュアルポートメモリのアドレスに対す
るリフレッシュを行う手段とを具えたことを特徴とする
メモリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4166412A JPH065073A (ja) | 1992-06-24 | 1992-06-24 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4166412A JPH065073A (ja) | 1992-06-24 | 1992-06-24 | メモリ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065073A true JPH065073A (ja) | 1994-01-14 |
Family
ID=15830948
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4166412A Pending JPH065073A (ja) | 1992-06-24 | 1992-06-24 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065073A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100475267B1 (ko) * | 1996-10-29 | 2005-06-28 | 가부시끼가이샤 히다치 세이사꾸쇼 | 메모리및마이컴 |
-
1992
- 1992-06-24 JP JP4166412A patent/JPH065073A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100475267B1 (ko) * | 1996-10-29 | 2005-06-28 | 가부시끼가이샤 히다치 세이사꾸쇼 | 메모리및마이컴 |
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