JPH065073A

JPH065073A - メモリ制御装置

Info

Publication number: JPH065073A
Application number: JP4166412A
Authority: JP
Inventors: Haruhisa Kato; 晴久加藤; Hirohide Tachikawa; 博英立川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-06-24
Filing date: 1992-06-24
Publication date: 1994-01-14

Abstract

(57)【要約】【目的】消費電力を低下させる。【構成】アクセス対象のメモリブロックをセレクタ３
０により検出し、アクセス対象のメモリブロックを高速
リフレッシュモードに設定する。他のメモリブロックを
低電力消費リフレッシュモードに設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ等（以下ＤＲＡＭ）の揮発性メモ
リの制御に関し、特に省電力に好適なリフレッシュ制御
を行うメモリ制御装置に関するものである。

【０００２】

【従来の技術】第１の従来の技術として、近年ＤＲＡＭ
は、高速大容量の特徴を活かし、コンピュータ等に大量
使用されている。このためＤＲＡＭの低消費電力化は、
システムの省電力化に大いに有効である。可搬型のパー
ソナル・コンピュータも、例外ではなくＤＲＡＭが使用
されている。このような可搬型機器においても、電池駆
動等の制約により省電力化が必須で、システム内の、電
力消費の占める割合が大きいＤＲＡＭの省電力制御が切
望されている。

【０００３】コンピュータ等のデータ処理システムに使
用されているＤＲＡＭは、記憶データの保持のため、リ
フレッシュ動作を行っている。従来、このリフレッシュ
制御は、ハードウェアのメモリ構成および動作モードに
より一義的に決定されていた。システムの休止時と稼動
時でリフレッシュ・モードを変え、休止時に低電力リフ
レッシュ・モードを使用するシステムは従来よりある
が、システム稼動時にＤＲＡＭのアクセス状況によって
リフレッシュ・モードを変えることはできなかった。

【０００４】第２の従来の技術として、デジタル表示装
置では、通常のＤＲＡＭアクセスが可能なＲＡＭポート
と、それとは非同期にアクセス可能なＳＡＭポートとを
有するデュアルポートメモリを、ビデオメモリとして利
用している。このメモリを利用することによって、ＣＰ
Ｕからメモリに対するアクセスおよびリフレッシュ動作
と、表示コントローラ等からメモリに対するアクセスと
を非同期に行うことができる。通常、表示時には、ＲＡ
Ｍポート上に連続的に格納された表示データを、レジス
タ転送サイクルによってＳＡＭポートに転送し、表示側
回路は、そのＳＡＭポートから随時表示データの読み出
すことによって、表示を行う。このＳＡＭポートに転送
されるデータは、同一ローアドレス上のデータである。
従って、表示中においても、レジスタ転送を行っている
期間以外は、ＣＰＵからメモリに対するアクセスやリフ
レッシュ動作が可能となる。しかし、デュアルポートメ
モリにおいても、通常のＤＲＡＭと同様、メモリ内容を
保持するために一定間隔おきのリフレッシュサイクルが
必要であった。

【０００５】

【発明が解決しようとする課題】

（第１の課題）上記第１の従来技術では、システムの休
止時のＤＲＡＭリフレッシュに低消費電力モードを使用
するシステムにおいても、システムの稼動時はメモリの
アクセス状況にかかわらず、電力消費は大きいが高速動
作の高速リフレッシュ・モードを使用していた。このた
めシステムの稼動中においては、頻繁にアクセスしない
ＤＲＡＭも、常に高速リフレッシュを行いリフレッシュ
に無駄な電力を消費するという問題があった。

【０００６】（第２の課題）上記第２の従来技術では、
一定時間おきにデュアルポートメモリに対するリフレッ
シュサイクルを行うことが不可欠である。一方、デュア
ルポートメモリのリフレッシュ中は、その他のアクセス
サイクルやレジスタ転送サイクルを実施することは不可
能である。従って、上記従来例には、リフレッシュサイ
クル挿入によるシステムのスループット低下という欠点
があった。さらに、上記従来例においては、リフレッシ
ュタイミング生成のため、タイマ等のハードウェア回路
が必要であり、実装面積の拡大やコストの上昇といった
解決すべき課題を有していた。

【０００７】そこで、本発明の目的は、上述の点に鑑み
て、経済性の良好なメモリ制御装置を提供することにあ
る。

【０００８】

【課題を解決するための手段】このような目的を達成す
るため、第１の発明は、複数のメモリブロックの中の特
定のメモリブロックに対してアクセスを指示する信号を
外部から受け付け、アクセスを行う第１メモリブロック
と該アクセスを行わない第２メモリブロックとを前記信
号に基づき選択する選択手段と、該選択手段の選択結果
に基づき、前記第１メモリブロックを高速リフレッシュ
モードに設定し、前記第２メモリブロックを低電力消費
リフレッシュモードに設定する制御手段とを具えたこと
を特徴とする。

【０００９】第２の発明は、表示回路に表示すべき情報
をデュアルポートメモリ内の第１ポートで入力し、前記
デュアルポート内の第２ポートに転送した後に、該第２
ポートから前記表示回路に前記情報を出力するメモリ制
御回路において、前記表示回路の表示周期を前記デュア
ルポートメモリの可能最大リフレッシュ周期よりも短く
設定し、前記表示回路の表示周期に関連する表示制御信
号を用いて、前記第１ポートから前記第２ポートへの前
記情報の転送および転送後の前記デュアルポートメモリ
のアドレスに対するリフレッシュを行う手段とを具えた
ことを特徴とする。

【００１０】

【作用】第１の発明では、複数のメモリブロックの中の
アクセスを行うメモリブロックのみ高速リフレッシュモ
ードが設定され、電力消費が図られる。

【００１１】第２の発明では、表示制御信号の周期に関
連させてリフレッシュを行うので、リフレッシュタイミ
ングを指示する専用の信号発生回路が不要となる。

【００１２】

【実施例】以下、図面に基づき本発明の実施例について
詳細に説明する。図１〜図３は本発明の第１の実施例を
示し、各図で同一の番号は同一の部材を示している。

【００１３】図１の５０は、ＤＲＡＭ７０を駆動する駆
動回路であり、ＣＰＵからのリフレッシュ信号＊ＲＥ
Ｆ、メモリリード信号＊ＭＲ、メモリライト信号＊ＭＷ
およびセレクタ３０からのセレクト信号ＳＥＬ０を制御
線バス２０およびセレクト信号線４０を介して接続し、
この信号よりローアドレス・ストローブ信号＊ＲＡＳ、
カラムアドレス・ストローブ信号＊ＣＡＳ、アウトプッ
ト・イネーブル信号＊ＯＥ、ライト・イネーブル信号＊
ＷＥを生成し、ＤＲＡＭ制御信号線６０でＤＲＡＭ７０
に接続している。

【００１４】５０１、５０２は本発明の制御手段として
動作するＡＮＤゲートで、５０１はＳＥＬ０と＊ＲＥＦ
のＡＮＤをＲＡＳ・ＣＡＳ制御回路５０３のＣＮ１に入
力し、５０２は、ＳＥＬ０と＊ＭＲと＊ＭＷのＡＮＤを
同様に５０３のＣＮ０に入力している。

【００１５】ＲＡＳ・ＣＡＳ制御回路５０３は、入力Ｃ
Ｎ０，ＣＮ１により＊ＣＡＳ，＊ＲＡＳを出力し、＊Ｏ
Ｅ、＊ＷＥと共にＤＲＡＭ７０の動作モードを制御す
る。

【００１６】ＤＲＡＭ７０は、これらのＤＲＡＭ制御信
号と、アドレスバス８０より与えられるアドレス情報に
よって、ＤＲＡＭの任意のアドレスのメモリセルとデー
タバス９０を介して、ＣＰＵとのデータの受け渡しをす
る。

【００１７】図２の３０は、２ビットのセレクタ（本発
明の選択手段）を示し、中央演算処理装置（ＣＰＵ）か
らの指令によりライト信号＊ＷＴで、データバス上のデ
ータを内部のレジスタに書き込み、書き込まれたデー
タ、２進数“００”〜“１１”に対応してセレクト信号
ＳＥＬ０〜ＳＥＬ３が選択され、選択された１本に
“１”他の３本に“０”が出力される。

【００１８】図３は、データ処理システムのブロック図
である。１０はＣＰＵで、制御線バス２０でセレクタ３
０、駆動回路５０に接続され、この駆動回路はＤＲＡＭ
７０にＤＲＡＭ制御線６０で接続されている。また、Ｃ
ＰＵとＤＲＡＭ７０はアドレスバス８０およびデータバ
ス９０で接続されている。駆動回路５０、ＤＲＡＭ制御
線６０、ＤＲＡＭ７０からなるユニットＵ０と同様の構
成のユニットＵ１〜Ｕ３もＵ０同様に各バスを介してＣ
ＰＵ１０と接続され、セレクト信号ＳＥＬ０〜ＳＥＬ３
はそれぞれユニットＵ０〜Ｕ３に接続されている。

【００１９】次に、各ユニットのＤＲＡＭが、同一のア
ドレスに配され、セレクタ３０によりバンク切り替えで
アクセスされる場合の動作を説明する。

【００２０】駆動回路５０は、セレクト信号ＳＥＬ０が
“０”であれば、ゲート５０１、５０２によってＣＮ
０，ＣＮ１は共に“０”となる。ＳＥＬ０が“１”であ
れば、＊ＲＥＦ，＊ＭＲ，＊ＭＷによって制御される。
また、＊ＲＥＦ，＊ＭＲ，＊ＭＷは、ＣＰＵからの制御
信号であり、同時に複数の信号がアクティブ（“０”）
にはならない。この関係を示した真理値表が図４であ
る。

【００２１】ＲＡＳ・ＣＡＳ制御回路５０３は、ＣＮ
０，ＣＮ１により図５に示すように、＊ＲＡＳ，＊ＣＡ
Ｓを生成し、ＤＲＡＭの４種の動作を制御する。すなわ
ち、低電力リフレッシュ、高速リフレッシュ、リード／
ライト、スタンバイの４モードである。

【００２２】セレクタ３０に２進数“００”を書き込む
と、ＳＥＬ０に“１”、ＳＥＬ１〜ＳＥＬ３に“０”が
出力される。

【００２３】したがって、セレクト信号ＳＥＬ１〜ＳＥ
Ｌ３が接続されているユニットＵ１〜Ｕ３内のＤＲＡＭ
は、＊ＲＥＦ，＊ＭＲ，＊ＭＷの信号にかかわらず低電
リフレッシュ駆動される。ユニットＵ０は、セレクト信
号ＳＥＬ０が“１”でありメモリバンクとして選択さ
れ、＊ＲＥＦ，＊ＭＲ，＊ＭＷにより制御される。メモ
リバンクとして選択されると、一般的なメモリ・アクセ
スと同様のメモリ・リード・メモリ・ライト、高速リフ
レッシュが行われる。以後メモリバンクが選択された状
態をアクティブ、非選択状態をインアクティブと呼ぶ。

【００２４】図６は、ＤＲＡＭ制御線６０のタイミング
・チャートで、Ｔ０〜Ｔ３期間は、ＳＥＬ０が“１”
で、メモリバンクとしてアクティブ状態であり、Ｔ０，
Ｔ１，Ｔ２，Ｔ３は、それぞれスタンバイ、メモリ・リ
ード・メモリ・ライト、高速リフレッシュの各サイクル
を示している。ここでＴ３の高速リフレッシュ・モード
は、一般的に用いられている＊ＣＡＳビフォア＊ＲＡＳ
リフレッシュであり、一定周期で繰り返される。リフレ
ッシュ・アドレスはＤＲＡＭ内蔵のアドレス・カウンタ
により生成され、リフレッシュの度に更新される。Ｔ４
期間は、ＳＥＬ０が“０”でメモリバンクとして、イン
アクティブな低電力リフレッシュ・モードを示してい
る。

【００２５】この低電力リフレッシュも＊ＣＡＳビフォ
ア＊ＲＡＳリフレッシュの一種であるが、＊ＣＡＳが
“０”のまま、＊ＲＡＳを制御することで内部生成のリ
フレッシュ・アドレスを更新してＤＲＡＭの全アドレス
をリフレッシュできる。この時のリフレッシュ周期はＴ
ｒであり、制御回路５０３により行われ５０３内部のタ
イマーを利用するか、＊ＲＥＦ信号と同期して作られ
る。そして＊ＲＡＳが“０”に成る毎にリフレッシュ・
アドレスの更新が行われる。したがって低電力リフレッ
シュ駆動はＤＲＡＭが外部からのアドレス情報を必要と
せず、またデータバスとの接続点はハイ・インピーダン
スとなるため、アドレスバスおよびデータバスを共用し
ている他のＤＲＡＭがアクセス中でも、独自にリフレッ
シュを行うことができる。

【００２６】尚、本実施例で示した、低電力リフレッシ
ュは、リフレッシュの周期では、高速リフレッシュと同
等であるが、＊ＣＡＳを“０”に固定しているため、Ｄ
ＲＡＭ内部の＊ＣＡＳ周辺回路をダイナミック動作させ
ずにリフレッシュが行え、低電力でリフレッシュするも
のである。

【００２７】以上、説明したように上記実施例では、メ
モリのバンク切り替えレジスタで選択されたメモリブロ
ックは高速リフレッシュ、選択されないメモリブロック
は低電力リフレッシュが行われる。また上記実施例では
バンクメモリのみに付いて述べたが、頻繁にアクセスす
るシステムメモリ等、低電力リフレッシュの効果が低い
メモリブロックはリフレッシュ・モード切り替え手段を
備えず、従来通りの制御で、常に高速リフレッシュを用
い、低電力リフレッシュの効果が大きいメモリブロック
にのみリフレッシュ・モード切り替え手段を設ける混在
使用も可能なことは明らかである。

【００２８】第２の実施例として、ＣＰＵのメモリアク
セス時のアドレス情報により、メモリ・ブロックを選択
し、リフレシュ・モードを制御する場合を説明する。Ｃ
ＰＵがアクセスするメモリ空間は１６進数“０００００
Ｈ”〜“ＦＦＦＦＦＨ”（以後、最下位のＨが１６進数
を示す）で、“２００００Ｈ”ワード単位のＤＲＡＭで
構成される第１の実施例同様のユニットＵ０および、同
様に構成されるユニットＵ１〜Ｕ７で構成される。

【００２９】図７の３０は、セレクタで、ゲート回路１
１０を介して得たメモリ・リード信号＊ＭＲおよびメモ
リ・ライト信号＊ＭＷに同期して、アドレスバス８０の
上位アドレスＡ１７，Ａ１８，Ａ１９が取り込まれ、セ
レクト信号ＳＥＬ０〜ＳＥＬ７を出力する。このセレク
ト信号によりユニットＵ０〜Ｕ７のいずれかを選択す
る。またアドレスＡ０〜Ａ１６（図示せず）は、各ユニ
ットのＤＲＡＭに入力され、ユニット内のメモリ・アド
レスを指定する。１００は待機信号発生手段で、セレク
タ３０同様アドレスＡ１７，Ａ１８，Ａ１９が取り込ま
れ、アドレス情報が変化してメモリ・アクセスの対象の
ユニットが切り替わるとき、すなわちセレクタ３０のセ
レクト信号の変化に同期して、メモリ・ユニットがアク
ティブとインアクティブの切り替えに必要な時間だけ、
待機信号ＷＡＩＴを信号線１０１に出力しＣＰＵを待機
させる。

【００３０】したがって、ＣＰＵがメモリ・アクセスを
すると、アドレス信号からセレクト信号が作られ、対象
となるユニットが選択され、アクセスされる。セレクタ
３０は、次のメモリ・アクセスが行われるまで、セレク
ト信号を維持する。この時のリフレッシュ・モードは実
施例１同様に、選択メモリ・ブロックでは、高速リフレ
ッシュ・モード、非選択メモリ・ブロックでは低電力リ
フレッシュ・モードとなっている。次のメモリ・アクセ
スでセレクト信号が変化すると、対象となるメモリ・ブ
ロックは、低電力リフレッシュから抜け出す後処理のた
め、通常のメモリ・アクセス・サイクル・タイムではＤ
ＲＡＭが、対応できないことがある。このため、待機信
号発生手段１００でＤＲＡＭのモード切り替えに必要な
時間だけＣＰＵを待機させている。

【００３１】以上第２の実施例として、アドレス情報に
より、メモリ空間“０００００Ｈ”〜“ＦＦＦＦＦＨ”
を構成する８個のメモリ・ブロックを選択し、リフレッ
シュ・モードを制御する場合を説明した。またシステム
の構成により、たとえば低電力リフレッシュサイクルと
ＣＰＵクロックとの同期化やＣＰＵのクロック自体高速
でないシステム等のタイミングを適正に制御すること
で、待機信号発生手段１００を用いなくとも、本発明の
効果が得られることは明らかである。

【００３２】以上第１、第２の実施例では、アクティブ
状態のメモリ・ブロックは、ＣＰＵがアクセスする対象
のメモリ・ブロックのみであったが、複数のメモリ・ブ
ロックをアクティブにして、高速のメモリ・アクセス可
能なシステムを構成することができる。

【００３３】通常ＣＰＵがプログラム・メモリをアクセ
スする場合、連続して隣接するアドレスを順次アクセス
する場合が多い。したがってＣＰＵがメモリ・ブロック
の境界近傍のアドレスをアクセスした場合、境界を隔て
たメモリ・ブロックをＣＰＵがアクセスすることが予測
され、このメモリ・ブロックを前もってアクティブ状態
にしておくことで、メモリ・ブロックのインアクティブ
からアクティブへの切り替え時間のロスを除くことがで
きる。

【００３４】以下第３の実施例として複数のメモリ・ブ
ロックをアクティブにする例を示す。図８はメモリマッ
プで、メモリ・ブロックＭＢ０，ＭＢ１で構成される。
各メモリ・ブロックは、ＭＡ０〜ＭＡ３，ＭＡ４〜ＭＡ
７のエリアに分割される。今ＣＰＵがエリアモＡ０から
ＭＡ５までに格納されたプログラムを実行する場合を考
える。まずＭＡ０をアクセスし、順次ＭＡ５まで進むと
すると、ＭＡ０〜ＭＡ２までのメモリ・アクセスでは、
メモリ・ブロックＭＢ０がアクティブで、メモリ・ブロ
ックＭＢ１はインアクティブになっている。プログラム
が進み、ＣＰＵがＭＡ３をアクセスすると、メモリ・ブ
ロックＭＢ０，ＭＢ１の両方ともアクティブになる。ア
クセス・メモリがＭＡ４に入ってもＭＢ０，ＭＢ１の両
方がアクティブである。そしてアクセスがＭＡ５になる
と、ＭＢ０は、インアクティブになりＭＢ１だけがアク
ティブになる。

【００３５】図９は、回路構成を示すもので、メモリ・
エリアＭＡ０〜ＭＡ７に、それぞれ対応したセレクト信
号ＳＥＬ０〜ＳＥＬ７はゲート３１，３２に接続されて
いる。ゲート３１の出力とＳＥＬ４は、ゲート３３を介
してメモリ・ユニットＵ０に、選択信号ＢＳＥＬ０とし
て接続されている。メモリ・ユニットＵ０は、駆動回路
およびメモリ・ブロックＭＢ０より構成されている。同
様にゲート３２，３４を介してメモリ・ユニットＵ１
に、選択信号ＢＳＥＬ１として接続されている。メモリ
・ユニットＵ１は、駆動回路およびメモリ・ブロックＭ
Ｂ１より構成されている。

【００３６】ゲート回路３５は、制御信号＊ＭＲ，＊Ｍ
Ｗとセレクト信号ＳＥＬ４とそれぞれゲートを介しＳＥ
Ｌ４のアクティブ時に＊ＭＲ，＊ＭＷを禁止している。
これらの信号と＊ＲＥＦが制御信号２１としてメモリ・
ユニットＵ０に接続されている。ゲート回路３６も同様
に制御信号２２としてメモリ・ユニットＵ１に接続され
ている。

【００３７】したがってＭＡ０〜ＭＡ２がアクセスされ
ているとき、すなわちＳＥＬ０〜ＳＥＬ２のいずれかが
アクティブのときは、メモリ・ブロックＭＢ０がアクテ
ィブになっており、ＭＢ１はインアクティブである。Ｍ
Ａ３がアクセスされると、ＳＥＬ３がアクティブになり
ＢＳＥＬ０，ＢＳＥＬ１の両方がアクティブとなりＭＢ
０，ＭＢ１共にアクティブになる。このときゲート回路
３６は、ＳＥＬ３により＊ＭＲ，＊ＭＷが禁止され、Ｍ
Ｂ１は、アクティブ状態であるが、スタンバイまたはリ
フレッシュ動作のみとなる。

【００３８】したがって、メモリ・ブロックの境界近傍
のアクセスでは、境界両側のメモリ・ブロックがアクテ
ィブ状態にあり、境界を越えるときのインアクティブか
らアクティブへの切り替え時間で、ＣＰＵが待たされる
ロスを大幅に防ぐことができる。

【００３９】図１０は本発明を適用した第４実施例の表
示制御回路の回路構成を示す。

【００４０】同図において、５０１は表示タイミングや
デュアルポートメモリを制御するＣＲＴコントローラ
（以下ＣＲＴＣ）である。５０２はレジスタ転送イネー
ブル信号、ライトイネーブル信号およびＲＡＳ、ＣＡＳ
信号から成る制御信号の入力状態によってＲＡＭポート
からＳＡＭポートへのデータ転送サイクルを行い、同時
に転送したローアドレスデータをリフレッシュする機能
を有するデュアルポートメモリである。５０３はＳＡＭ
ポートからの出力されるピクセルデータに従い画面表示
のためのＲＣＢ信号を生成するＤ／Ａコンバータ（以
下、ＤＡＣ）、４は表示解像度に応じたドットクロック
をＣＲＴＣ１とＤＡＣ３に供給する発振器である。

【００４１】図１１は全ての表示用メモリを表示に使用
している場合のビデオメモリ構成例を示し、斜線で示し
た部分が画面表示に使用している範囲を示している。最
大表示解像度による表示時に、このようなメモリ構成が
とられる場合がある。説明を行うために最も分かりやす
い構成は、１ライン分のデータ数がデュアルポートメモ
リのＳＡＭポート容量と等しい場合であるため、これを
例にとって説明する。

【００４２】１ライン分の走査が完了すると、ＣＲＴＣ
５０１から水平同期信号がアサートされる。これと同期
して、水平帰線期間中に次ラインの表示データをＲＡＭ
ポートからＳＡＭポートにレジスタ転送するため、デュ
アルポートメモリ５０２に対し、レジスタ転送サイクル
を実行する。一般的にレジスタ転送サイクルを実施する
ためには、ＲＡＳ信号の立ち下がり時にＣＡＳ信号をＨ
レベル、レジスタ転送イネーブル信号をＬレベル、ライ
トイネーブル信号をＨレベルとすれば良い。これらの制
御信号および転送すべき次ラインデータのローアドレス
ＣＲＴＣ５０１から出力する。この動作によって、指定
されたローアドレスに対応するメモリセルがリフレッシ
ュされる。さらに、水平同期信号のネゲートによって、
ＳＡＭポートのデータは、随時ＤＡＣ５０３に転送さ
れ、Ｒ，Ｇ，Ｂの表示データとなって画面表示が行われ
る。

【００４３】上記動作を１ライン毎に１フレーム分（全
表示用メモリ分）繰り返すことによって、画面表示が行
われる。ここで、この１ラインの表示周期をデュアルポ
ートメモリの可能最大リフレッシュ周期以下になるよう
に設定することによって、デュアルポートメモリに対す
る通常のリフレッシュサイクル無しにメモリのリフレッ
シュが可能となる。

【００４４】図１２は、同様な回路で表示用メモリの一
部を表示に使用する場合の表示用メモリ構成例を示し、
図１１と同様に斜線部が画面表示に使用している範囲を
示している。複数の異なる表示解像度を持つ表示装置に
おいて比較的低解像度な表示を行う場合に、このような
メモリ構成がとられる場合がある。説明を行うために最
も分かりやすい構成は、前記の最大表示解像度に対し、
縦横方向の解像度がそれぞれ半分の場合であるため、こ
れを例にとって説明する。また、表示用メモリの連続す
るローアドレスには、それぞれ１ライン目の前半デー
タ、１ライン目の後半データ、２ライン目の前半デー
タ、２ライン目の後半データといったデータが順次格納
されているものとする。

【００４５】１ライン分の走査が完了すると、ＣＲＴＣ
５０１から水平同期信号がアサートされる。これと同期
して、水平帰線期間中に次ラインの前半に対応する表示
データをＲＡＭポートからＳＡＭポートにレジスタ転送
するため、デュアルポートメモリ５０２に対し、レジス
タ転送サイクルを実行する。この動作によって、１ライ
ンの前半半分のデータがＳＡＭポートに転送され、指定
されたローアドレスに対応するメモリセルがリフレッシ
ュされる。さらに、水平同期信号のネゲートによって、
ＳＡＭポートのデータは、随時ＤＡＣ５０３に転送さ
れ、Ｒ，Ｇ，Ｂの表示データとなって画面表示が行われ
る。

【００４６】画面表示中の表示位置は、ドットクロック
をカウントすることで知ることができるため、ＣＲＴＣ
５０１はドットクロックをカウントし、画面表示が画面
中央まで行われたところで、走査中のラインの後半に対
応する表示データをＳＡＭポートにレジスタ転送するた
めの信号を出力する。一般的に表示中にダイナミックに
レジスタ転送を行うためには、データ転送イネーブル信
号の立ち上がりをＳＡＭポート読みだし信号に同期させ
ることが必要である。

【００４７】この動作によって、１ラインの後半半分の
データがＳＡＭポートに転送され、指定されたローアド
レスに対応するメモリセルがリフレッシュされる。な
お、レジスタ転送サイクルで出力するローアドレスは、
ＣＲＴＣ内のカウンタで１つずつ、１ラインの走査中に
２回（水平帰線時と画面中央まで画面表示が行ったと
き）カウントアップし、おのおの出力する。

【００４８】上記動作を１ラインごとに行うことで、１
ラインの走査中に２種類のローアドレスに対応するメモ
リセルをリフレッシュできる。従って、この１ラインの
表示周期を、デュアルポートメモリのローアドレスごと
のリフレッシュ周期の２倍以下になるように設定するこ
とによって、デュアルポートメモリに対する通常のリフ
レッシュサイクル無しにメモリのリフレッシュが可能と
なる。他の表示解像度を選択する場合であっても、メモ
リ構成と１ラインの表示中におけるレジスタ転送回数を
変えることによって、同様に対応可能である。

【００４９】図１０と同様な回路において、全てのビデ
オメモリを表示に使用する場合のメモリフレッシュ方法
は可能であるが、ビデオメモリの一部を表示に使用する
方法が異なる例を以下に説明する。

【００５０】図１３は、表示用メモリの一部を表示に使
用する場合の表示用メモリ構成例を示し、図１１と同様
に斜線部が画面表示に使用している範囲を示している。
説明を行うために最も分かりやすい構成は、前例と同様
に、最大表示解像度に対し、縦横方向の解像度がそれぞ
れ半分の場合であるため、これを例にとって説明する。

【００５１】１ライン分の走査が完了すると、ＣＲＴＣ
１から水平同期信号がアサートされ、水平帰線動作が行
われる。この水平帰線期間中に、デュアルポートメモリ
２に対し、２回のレジスタ転送サイクルを実施する。こ
の２回のレジスタ転送は、１回目に表示に使用しないロ
ーアドレス、２回目には次ラインの表示データのローア
ドレスに対して行う。このためには、メモリ構成を図１
３に示すような構成とし、１回目にｎ＋１（ｎ＝１，
２，３，４，…）のローアドレスを、レジスタ転送に必
要な信号と共にＣＲＴＣ１から出力し、２回目にｎ＋２
のローアドレスを、レジスタ転送に必要な信号と共に出
力すればよい。また、この場合は、帰線期間中に水平同
期信号をトリガとして２度のレジスタ転送サイクルを実
施するように、ＣＲＴＣ１をプログラムする。この２回
のレジスタ転送動作によって、指定した２つの異なるロ
ーアドレスに対応するメモリセルがリフレッシュされ
る。さらに、水平同期信号のネゲートによって、ＳＡＭ
ポートのデータは、随時ＤＡＣ３に転送され、Ｒ，Ｇ，
Ｂ，の表示データとなって画面表示が行われる。

【００５２】上記動作を１ラインごとに行うことで、１
ラインの帰線期間中に２種類のローアドレスに対応する
メモリセルをリフレッシュできる。従って、この１ライ
ンの表示周期を、デュアルポートメモリのローアドレス
ごとのリフレッシュ周期の２倍以下になるように設定す
ることによって、デュアルポートメモリに対する通常の
リフレッシュサイクル無しにメモリのリフレッシュが可
能となる。他の表示解像度を選択する場合であっても、
帰線期間中に行うレジスタ転送回数を変えることによっ
て、同様に対応可能である。

【００５３】

【発明の効果】以上、実施例にしたがって説明したよう
に、本発明によれば、ＤＲＡＭで構成されたメモリ空間
の内、ＣＰＵから高速アクセスを要求されていないメモ
リ・ブロックを検知し、このメモリ・ブロックのリフレ
ッシュ動作を低電力モードで行うことで、不要な電力消
費を防いだ低消費電力のデータ処理システムが可能であ
る。特に可搬型機器においては、駆動用電池の低容量化
ができ、装置の重量低減、ローコスト化が行える。ま
た、様々な表示解像度を有するシステムにおいて、表示
制御信号をレジスタ転送タイミングとして用いることに
より、デュアルポートメモリに対する通常のリフレッシ
ュサイクルが不要となり、システムの処理能力向上とリ
フレッシュ回路の削減ができる効果がある。

【図面の簡単な説明】

【図１】第１実施例のＤＲＡＭ駆動回路とＤＲＡＭを示
すブロック図である。

【図２】第１実施例のセレクタを示すブロック図であ
る。

【図３】第１実施例のデータ処理システムを示すブロッ
ク図である。

【図４】第１実施例の駆動回路の真理値表である。

【図５】第１実施例のＲＡＳ・ＣＡＳ制御回路の動作モ
ードを示す図である。

【図６】第１実施例のＤＲＡＭ制御線のタイミングチャ
ートである。

【図７】第２実施例のセレクタを示すブロック図であ
る。

【図８】第３実施例を示すメモリ・マップである。

【図９】第３実施例を示すブロック図である。

【図１０】第４実施例を示すブロック図である。

【図１１】第４実施例のビデオメモリの構成を示す図で
ある。

【図１２】第４実施例の表示メモリの構成を示す図であ
る。

【図１３】第４実施例のビデオメモリの他の構成を示す
図である。

【符号の説明】

１０ＣＰＵ２０制御線バス３０セレクタ４０セレクト信号線５０ＤＲＡＭ駆動回路６０ＤＲＡＭ制御線７０ＤＲＡＭ８０アドレスバス９０データバス１００待機信号発生手段Ｕ０〜Ｕ３メモリ・ユニット５０１ＣＲＴコントローラ５０２デュアルポートメモリ５０３Ｄ／Ａコンバータ５０４発振器

Claims

【特許請求の範囲】

【請求項１】複数のメモリブロックの中の特定のメモ
リブロックに対してアクセスを指示する信号を外部から
受け付け、アクセスを行う第１メモリブロックと該アク
セスを行わない第２メモリブロックとを前記信号に基づ
き選択する選択手段と、該選択手段の選択結果に基づき、前記第１メモリブロッ
クを高速リフレッシュモードに設定し、前記第２メモリ
ブロックを低電力消費リフレッシュモードに設定する制
御手段とを具えたことを特徴とするメモリ制御装置。
【請求項２】表示回路に表示すべき情報をデュアルポ
ートメモリ内の第１ポートで入力し、前記デュアルポー
ト内の第２ポートに転送した後に、該第２ポートから前
記表示回路に前記情報を出力するメモリ制御回路におい
て、前記表示回路の表示周期を前記デュアルポートメモリの
可能最大リフレッシュ周期よりも短く設定し、前記表示
回路の表示周期に関連する表示制御信号を用いて、前記
第１ポートから前記第２ポートへの前記情報の転送およ
び転送後の前記デュアルポートメモリのアドレスに対す
るリフレッシュを行う手段とを具えたことを特徴とする
メモリ制御回路。