JP2000067575A - グラフィックメモリ装置のリフレッシュ制御方法及び回路 - Google Patents

Abstract

(57)【要約】 【課題】電力消耗を減らし動作性能を向上させ得るグラ
フィックメモリ装置のリフレッシュ制御方法及び回路を
提供する。 【解決手段】スクリーンリフレッシュ動作を行うフレー
ムバッファ領域４０とDRAMリフレッシュ動作を行うDRAM
リフレッシュデータ貯蔵領域４２に分離されたメモリセ
ルアレイ５０を具備したグラフィックメモリ装置のリフ
レッシュ制御方法であって、DRAMリフレッシュ制御信号
ＲＥＦに応じてフレームバッファ領域４０を除いたDRAM
リフレッシュデータ貯蔵領域４２のメモリセルアレイを
リフレッシュする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はグラフィックメモリ
装置に係り、特にリフレッシュ(refresh)を必要とする
領域のみにリフレッシュ動作を行うことにより、電力消
耗を減らし動作性能を向上させ得るグラフィックメモリ
装置のリフレッシュ制御方法及び回路に関する。

【０００２】

【従来の技術】半導体メモリ装置において、ダイナミッ
クメモリ装置はメモリセルがキャパシタからなってい
る。しかし、セルキャパシタは完全ではないので、貯蔵
された電荷は漏洩電流により減少する。従って、データ
が完全に消滅する前に、貯蔵されたデータを読み出して
増幅して書き込む動作が必要であり、この動作をリフレ
ッシュ動作という。即ち、ダイナミックメモリ装置に
は、DRAMリフレッシュタイムが存在し、この決められた
時間の間隔でリフレッシュ動作が行われる。このように
リフレッシュ動作が行われる間はメモリ装置の全ての動
作が遅延されるためメモリ装置の性能を低下させる要因
となる。

【０００３】一方、グラフィックデータを処理する方法
としては、スクリーンリフレッシュ(screen refresh)動
作がある。スクリーンリフレッシュは、グラフィックデ
ータをDRAMセルからなる装置に貯蔵し、該貯蔵されたデ
ータをモニタに表示するためにリードする動作を反復的
に行う。このとき、スクリーンリフレッシュタイムが存
在し、この決められた時間の間隔でリフレッシュ動作が
行われる。即ち、スクリーンリフレッシュは、モニタに
表示される画面が連続的に自然に表示されるようにする
ために、決められた時間の間隔でメモリ装置からデータ
を読み出す動作をいう。そして、一般的に、スクリーン
リフレッシュタイムは、DRAMリフレッシュタイムよりも
短いためスクリーンリフレッシュを行うDRAMセルは、DR
AMリフレッシュ動作を行う必要がない。

【０００４】従来のグラフィックデータを貯蔵するグラ
フィックメモリ装置は、外部から入力するフレームデー
タを貯蔵するフレームバッファ、３次元映像を表現する
ために必要されるｚバッファ、及び所定パターンのデー
タを貯蔵するテクスチャ(texture)貯蔵領域からなる。
即ち、グラフィックメモリ装置は、スクリーンリフレッ
シュ動作のためのデータを貯蔵しているフレームバッフ
ァ、DRAMリフレッシュを必要とするデータを貯蔵してい
るｚバッファ、及びテキスチャ貯蔵領域に区分される。

【０００５】図４は、通常のグラフィックシステムのブ
ロック図である。図示のグラフィックシステムは、中央
処理装置10、グラフィックカード20、及びモニタ30から
構成される。グラフィックカード20は、グラフィック制
御器22、デジタル/アナログ変換回路24、及びグラフィ
ックメモリ装置26から構成される。

【０００６】中央処理装置10は、グラフィックカード20
内のグラフィック制御器22を制御する。グラフィックメ
モリ装置26は、グラフィック制御器22の制御の下で入力
画素データをライトし、貯蔵された画素データをリード
する。また、グラフィックメモリ装置26は、フレームデ
ータを表示するために必要される情報を貯蔵している。
グラフィック制御器22は、中央処理装置10の制御の下で
グラフィックメモリ装置26に画素データを貯蔵し、グラ
フィックメモリ装置26を制御してデジタル/アナログ変
換回路24にデータを出力する。また、グラフィック制御
器は、ｚバッファ又はテクスチャ貯蔵領域とフレームバ
ッファに貯蔵されたフレームデータをグラフィック処理
してデジタル/アナログ変換回路24に出力する。デジタ
ル/アナログ変換回路20は、グラフィック制御器22を通
じて入力されるデジタルデータをアナログ信号に変換す
る。モニタ30はアナログ/デジタル変換回路24から伝送
される信号を表示する。

【０００７】図５は、図４に示したグラフィックメモリ
装置のメモリマップを示す図であり、このグラフィック
メモリ装置は、フレームバッファ、ｚバッファ、及びテ
キスチャ貯蔵領域に区分される。

【０００８】フレームバッファは、画素データを入力し
てフレームデータを貯蔵する。ｚバッファは、フレーム
データを３次元映像に表現するためにデータを貯蔵す
る。テキスチャ貯蔵領域は、フレームの反復される映像
をパターン化したデータを貯蔵する。

【０００９】即ち、ｚバッファ又はテクスチャ貯蔵領域
にはデータが予め貯蔵され、フレームバッファには表示
するデータが貯蔵される。そして、フレームバッファ
は、貯蔵されたフレームデータが、画面に表示するため
にスクリーンリフレッシュ動作により全領域が周期的に
リードされる領域であり、ｚバッファとテキスチャ貯蔵
領域は、周期的に全領域がリードされないのでDRAMリフ
レッシュを必要とする領域である。

【００１０】従って、フレームバッファに貯蔵されるデ
ータに対してはスクリーンリフレッシュ動作だけを行え
ばよく、フレームバッファ以外の他の領域に貯蔵された
データに対してはDRAMリフレッシュを行う必要がある。

【００１１】図６は、従来のグラフィックメモリ装置を
概略的に示すブロック図である。このグラフィックメモ
リ装置は、スクリーンリフレッシュを必要とするフレー
ムバッファ40とDRAMリフレッシュを必要とする貯蔵領域
42から構成されたセルアレイ50、行アドレスデコーダー
52、センス増幅器53-1,53-2,...、列選択スイッチ54-1,
54-2,...、ライトドライバ56、データ入力バッファ58、
センス増幅器60、データ出力バッファ62、列アドレスデ
コーダー64、インバーター66、行アドレススイッチ70、
リフレッシュアドレススイッチ72、及びカウンタ74から
構成される。

【００１２】以下、上述のように構成された各部の機能
を説明する。

【００１３】メモリセルアレイ50は、ワードライン選択
信号WL1,WL2,...WLm-1,WLmとビットラインとの間に連結
されたDRAMメモリセルMCからなるフレームバッファ40、
及びワードライン選択信号WLm+1,WLm+2,...WLnとビット
ラインとの間に連結されたDRAMメモリセルMCからなる貯
蔵領域42から構成される。

【００１４】行アドレスデコーダ52は、行アドレスをデ
コーディングしてワードライン選択信号を発生する。セ
ンス増幅器53-1,53-2,...は、ビットライン対に伝送さ
れたデータを増幅する。列選択スイッチ54-1,54-2,...
は、ビットライン対を選択する。ライトドライバ56は、
データをデータライン対DLx,DLBxに伝送する。データ入
力バッファ58は、入力データDinをバッファしてライト
ドライバ56に伝送する。センス増幅器60は、データライ
ン対DLx,DLBxに伝送されたリードデータを増幅する。デ
ータ出力バッファ62は、センス増幅器により増幅された
データをバッファして出力する。列アドレスデコーダー
64は、列アドレスをデコーディングして列選択信号S1,S
2,...を発生する。インバーター66は、リフレッシュ制
御信号REFを反転させて反転リフレッシュ制御信号REFB
を発生する。行アドレススイッチ70は、反転リフレッシ
ュ制御信号に応じて行アドレスX1,X2,...Xiを伝送す
る。リフレッシュアドレススイッチ72は、反転リフレッ
シュ制御信号REFBに応じてリフレッシュアドレスA1,A2,
A3,...Aiを伝送する。カウンター74は、クロック信号CK
に応じて計数してリフレッシュアドレスA1,A2,A3,...Ai
を発生する。リフレッシュ制御信号REFとクロック信号C
Kは、外部の制御器から入力される信号である。

【００１５】以下、図６に示したグラフィックメモリ装
置のフレームバッファ40にフレームデータを貯蔵する方
法を説明する。

【００１６】図４に示した中央処理装置10の制御の下
で、グラフィック制御器22は、グラフィックメモリ装置
26にライト命令を印加する。グラフィック制御器22は、
入力された画素データをグラフィックメモリ装置26に供
給する。画素データは、所定ビットで構成されモニタ30
上の一つの画素に対応する情報を有している。そして、
グラフィックメモリ装置26は、モニタ30の画面上の位置
と同一な位置に表示される画素データを貯蔵する。

【００１７】このような方法によりフレームデータをフ
レームバッファ42に貯蔵する。

【００１８】次に、グラフィックメモリ装置内部のライ
ト動作を説明する。

【００１９】グラフィック制御器22から印加される行X
1,X2,...Xi及び列Y1,Y2,...Yjアドレスが行アドレスス
イッチ70を通じてそれぞれ行及び列アドレスデコーダー
52,64に印加される。データ入力バッファ58は、グラフ
ィック制御器22から印加される画素データをバッファリ
ングして出力する。ライトドライバ56は、バッファされ
た画素データをデータライン対DLx,DLBxに伝送する。こ
れにより、ワードライン選択信号WL1及び該当列選択信
号S1,S2,...にイネーブルされてデータライン対に伝送
された画素データがビットライン対に伝送される。セン
ス増幅器53-1,53-2,...は、ビットライン対に伝送され
たデータを増幅して、選択されたメモリセルMCに画素デ
ータをライトする。即ち、モニタの画面上に対応する位
置（アドレス）に画素データを貯蔵する動作を反復的に
行って、フレームデータがフレームバッファに貯蔵され
る。

【００２０】次に、スクリーンリフレッシュ動作を説明
する。

【００２１】スクリーンリフレッシュ動作は、スクリー
ンリフレッシュタイミングに合わせてデータをリードす
る動作である。上述のようにフレームデータがフレーム
バッファ40に貯蔵された後、グラフィック制御器22はグ
ラフィックメモリ装置26にリード命令を印加する。これ
により、グラフィックメモリ装置26は、リード命令と行
・列アドレスに応じて画素データ単位でデータをリード
してグラフィック制御器22に伝送する。グラフィック制
御器22は、グラフィックメモリ装置26から伝送される画
素データを演算してデジタル/アドレス変換回路24に伝
送する。デジタル/アナログ変換回路24は、デジタル画
素データをアナログ信号に変換して、該データによりモ
ニタ30の画面上をスキャンする。

【００２２】次に、グラフィックメモリ装置26内部のリ
ード動作を説明する。

【００２３】グラフィック制御器22から入力する行アド
レスを行アドレススイッチ70を通じて行アドレスデコー
ダー52に入力する。列アドレスは列アドレスデコーダー
64に入力される。行及び列アドレスデコーダー52,64
は、行及び列アドレスをデコーディングしてフレームバ
ッファ40内のメモリセルMCを選択する。選択されたメモ
リセルMCは、貯蔵されたデータをビットライン対に伝送
する。センス増幅器53-1,53-2は、ビットレイン対に伝
送されたデータを増幅する。列選択スイッチ54-1,54-
2,...は、ビットライン対のデータをデータライン対DL
x,DLBxに伝送する。センス増幅器60は、データライン対
に伝送された画素データを増幅する。データ出力バッフ
ァ62は、センス増幅器60により増幅されたデータをグラ
フィック制御器22に出力する。

【００２４】上述のような動作の実行中においても、リ
フレッシュ制御信号REFが"ハイ"レベルになると、全て
の動作が中断されてリフレッシュ動作が実行される。以
下、DRAMリフレッシュ動作を説明する。

【００２５】"ハイ"レベルのリフレッシュ制御信号REF
が入力されるとリフレッシュアドレススイッチ74がオン
され、行アドレススイッチ70の全てがオフされて、外部
からの行及び列アドレスが行及び列アドレスデコーダー
52,64に入力されることを防止し、リフレッシュアドレ
スA1,A2,...AＩがリフレッシュアドレススイッチ72を通
じて行アドレスデコーダー52に入力される。

【００２６】ここで、従来のグラフィックメモリ装置の
リフレッシュ動作を説明する。

【００２７】行アドレスデコーダー52は、カウンタ74に
より計数されたリフレッシュアドレスに応じてワードラ
イン選択信号WL1,WL2,...,WLm-1,WLm,...,WLm+1,WLm+
2,..,WLmを順次イネーブル状態にする。

【００２８】まず、ワードライン選択信号WL1が選択さ
れると、ワードラインに連結されたメモリセルMCはライ
トデータをビットライン対に伝送する。センス増幅器53
-1,53-2,...は、ビットライン対に伝送されたライトデ
ータをそれぞれ増幅する。このようなセンス増幅器によ
り増幅されたデータはそれぞれビットライン対に伝送さ
れ、それぞれのビットライン対に伝送されたデータは列
選択スイッチ54-1,54-2,...がオフされているためワー
ドライン選択信号WL1により選択されたメモリセルMCに
再びライトされる。

【００２９】上述のような動作がワードライン選択信号
WL2,WL3,...,WLmに応じて順次実行されて全メモリセル
がリフレッシュされる。

【００３０】

【発明が解決しようとする課題】しかしながら、従来の
グラフィックメモリ装置は、全てのメモリセルに対しDR
AMリフレッシュ動作を行うために電力消耗が大きく、リ
フレッシュ動作に時間が長時間が割かれるため、メモリ
装置の動作性能を低下させるという問題点があった。

【００３１】本発明の目的は、例えば、電力消耗を減ら
し動作性能を向上させ得るグラフィックメモリ装置のリ
フレッシュ制御方法を提供する。

【００３２】本発明の他の目的は、例えば、電力消耗を
減らし動作性能を向上させ得るグラフィックメモリ装置
のリフレッシュ制御回路を提供する。

【００３３】

【課題を解決するための手段】このような目的を達成す
るため、本発明によるグラフィックメモリ装置のリフレ
ッシュ制御方法は、スクリーンリフレッシュ動作を行う
フレームバッファ領域とDRAMリフレッシュ動作を行うDR
AMリフレッシュデータ貯蔵領域に分離されたメモリセル
アレイを具備したグラフィックメモリ装置のリフレッシ
ュ制御方法において、DRAMリフレッシュ制御信号に応じ
てフレームバッファ領域を除いたDRAMリフレッシュデー
タ貯蔵領域のメモリセルアレイをリフレッシュすること
を特徴とする。

【００３４】前記他の目的を達成するため、本発明のグ
ラフィックメモリ装置のリフレッシュ制御回路は、スク
リーンリフレッシュ動作を行うフレームバッファ領域と
DRAMリフレッシュ動作を行うDRAMリフレッシュデータ貯
蔵領域に分離されたメモリセルアレイと、行アドレスに
応じて前記メモリセルアレイのワードラインを選択する
ワードライン選択信号を発生する行アドレスデコーダー
と、列アドレスに応じて前記メモリセルアレイのビット
ラインを選択するための列選択信号を発生する列アドレ
スデコーダーと、第１状態のリフレッシュ制御信号に応
じて前記行アドレスを前記行アドレスデコーダーに伝送
する第１スイッチ手段と、第２状態のリフレッシュ制御
信号に応じて前記DRAMリフレッシュデータ貯蔵領域のワ
ードラインを選択するための前記行アドレスを前記行ア
ドレスデコーダーとして出力するDRAMリフレッシュ制御
手段とを備えたことを特徴とする。

【００３５】

【発明の実施の形態】本発明の好適な実施の形態では、
スクリーンリフレッシュを行うフレームバッファに対し
てはDRAMリフレッシュを行わないようにリフレッシュア
ドレスを制御することにより電力消耗を減らし、動作性
能を改善する。

【００３６】図１は、本発明の好適な実施の形態に係る
グラフィックメモリ装置のブロック図である。このグラ
フィックメモリ装置は、図６に示したブロック図のカウ
ンタ74の代わりに、開始アドレスレジスタ80、終了アド
レスレジスタ82、比較器84、ANDゲート86、カウンタ9
0、インバーター92、スイッチ88,94,98、及びラッチ96,
100を有する。

【００３７】図１に示したブロック図のフレームデータ
のライトとリード方法及びスクリーンリフレッシュ動作
は図６に示した装置における方法と同様である。但し、
DRAMリフレッシュ動作上に差異がある。

【００３８】以下、図１に示したブロック図のDRAMリフ
レッシュ動作を説明する。

【００３９】このグラフィックメモリ装置26では、図４
に示したグラフィック制御器22から"ハイ"レベルのリフ
レッシュ制御信号REFが印加されると、行アドレススイ
ッチ70がオフされて行アドレスが伝送されることを防止
し、一方、リフレッシュアドレススイッチ72がオンされ
てリフレッシュアドレスA1,...Aiが行アドレスデコーダ
ー52に伝送される。そして、グラフィック制御器22によ
り、グラフィックメモリ装置26のリフレッシュを必要と
ない領域の開始アドレス、及び終了アドレス＋１が、開
始アドレスレジスタ80及び終了アドレスレジスタ82にそ
れぞれ貯蔵される。

【００４０】また、リフレッシュ制御信号REFが印加さ
れると、グラフィック制御器22からグラフィックメモリ
装置26にクロック信号CKが印加される。クロック信号CK
が印加されると、カウンター90は、"(MSB)000...000(LS
B)"から１ずつ計数値を増加させながら計数する。この
ように、カウンター90は、順次上昇計数を行う。

【００４１】比較器84は、アドレス(B)と開始アドレス
(As)を比較し、両者が同一であれば"ハイ"レベルの信号
を発生し、両者が同一でなければ"ロー"レベルの信号を
発生する。従って、比較器84の出力信号が"ハイ"レベル
になるまでスイッチ94はオン状態を維持する。スイッチ
94は、オン状態の場合、カウンタ90の出力信号をラッチ
96に供給しラッチさせる。そして、スイッチ98は、"ハ
イ"レベルのクロック信号CKに応じてラッチ96にラッチ
された信号を伝送する。ラッチ100は、スイッチ98の出
力アドレス(Ai)をラッチする。

【００４２】比較器84は、アドレス(B)と開始アドレス
(As)を比較し、両者が同一であれば"ハイ"レベルの信号
を発生する。インバーター92は、"ハイ"レベルの信号を
反転して"ロー"レベルの信号を発生し、ANDゲート86
は、"ハイ"レベルのクロック信号CKと"ハイ"レベルの比
較器84の出力信号とが入力された場合に、論理積演算に
より、"ハイ"レベルの信号を発生する。この場合、スイ
ッチ94はオフされ、スイッチ88がオンされて、終了アド
レスレジスタ82にラッチされた”終了アドレス(Ae)+1”
のアドレスがスイッチ88を通じてラッチ96に貯蔵され
る。

【００４３】スイッチ98は、"ハイ"レベルのクロック信
号CKに応じてラッチ96にラッチされたアドレスをラッチ
100に出力する。スイッチ72は、ラッチ100にラッチされ
たアドレスを行アドレスデコーダー52に出力する。

【００４４】この時、比較器84は、ラッチ96の出力信号
である”終了アドレス＋１”と開始アドレスAsとを比較
した結果が同一ではないので"ロー"信号を発生する。従
って、スイッチ94はオンされ、スイッチ88はオフされて
カウンタ90の出力信号がスイッチ94を通じてラッチ96に
供給されラッチされる。

【００４５】カウンター90は、ラッチ96のラッチされた
信号を入力としてトグルする信号を発生するので、”終
了アドレス＋２”から上昇計数（アップカウント）をす
る。

【００４６】スイッチ98は、"ハイ"レベルのクロック信
号CKに応じてラッチ96にラッチされた信号をラッチ100
に伝送する。伝送ゲート74は、ラッチ100にラッチされ
た信号を行アドレスデコーダー52に出力する。

【００４７】即ち、図１に示した本発明の好適な実施の
形態に係るグラフィックメモリ装置のDRAMリフレッシュ
動作は、グラフィックメモリ装置のスクリーンリフレッ
シュが要求される領域、即ち、フレームバッファ領域で
はDRAMリフレッシュを必要としないので、この領域を除
いた残りの領域のみに対しDRAMリフレッシュを行う。

【００４８】図２は、図１に示したグラフィックメモリ
装置のDRAMリフレッシュ動作を説明する動作タイミング
図であって、開始アドレスAsが"(MSB)000...000(LSB)"
で、”終了アドレスAe+1”が"(MSB)0111...111(LSB)"で
ある場合の動作を説明するタイミング図である。即ち、
図２に示す例は、フレームバッファ領域が"000...000"
から"0111...110"までで、開始アドレスレジスタ80には
開始アドレスAsがラッチされ、終了アドレスレジスタ82
には”終了アドレス(Ae)+1”がラッチされた場合であ
る。

【００４９】リフレッシュ制御信号REFが"ハイ"レベル
にイネーブルされると、スイッチ70がオフされ、スイッ
チ72がオンされる。そして、カウンタ90にクロック信号
CKが印加される。カウンタ90の初期状態は"000...000"
で、比較器84の出力の初期状態は"ロー"レベルであるの
でインバーター92の出力信号は"ハイ"レベルになる。従
って、スイッチ94は初期状態でオンされている。従っ
て、初期状態で、ラッチ96には"000...000"がラッチさ
れる。

【００５０】次いで、比較器84は"000...000"と開始ア
ドレスAsを比較し、その結果、両者が同一であるので"
ハイ"レベルの信号を発生する。インバーター92は当該
信号を反転して"ロー"レベルの信号C1を発生し、ANDゲ
ート86は"ハイ"レベルの信号C2を発生する。従って、ス
イッチ94はオフされ、スイッチ88はオンされて終了アド
レスレジスタ82に貯蔵された"011...111"がラッチ96に
ラッチされる。

【００５１】スイッチ98は、ラッチ96にラッチされたア
ドレスをラッチ100にラッチする。スイッチ74は、ラッ
チ100にラッチされた"011...111"を行アドレスデコーダ
ー52に伝送する。また、ラッチ96にラッチされた"01
1...111"は、比較器84に印加される。

【００５２】この時、比較器84は、"000...000"と"01
1...111"が異なっているので"ロー"レベルの信号C1を発
生する。インバーター92は、"ロー"レベルの信号C1を反
転して"ハイ"レベルの信号を発生し、ANDゲート86は、"
ロー"レベルの信号C2を発生する。従って、スイッチ94
がオンされ、スイッチ88がオフされてカウンタ90の出力
信号がスイッチ94を通じてラッチ96に伝送される。しか
し、直前にラッチされたアドレスが"011...111"である
ので、カウンタ90は、このアドレスの次のアドレスから
上昇計数してアドレスAiとして発生する。従って、フレ
ームバッファ領域を除いた残りの領域のみに対しDRAMリ
フレッシュ動作が実行される。

【００５３】図３は、図１に示したグラフィックメモリ
装置のDRAMリフレッシュ動作を説明する動作タイミング
図であって、開始アドレスが"(MSB)100...000(LSB)"
で、終了アドレス＋１が"(MSB)111...101(LSB)"である
場合の動作を説明するタイミング図である。即ち、図３
に示す例は、フレームバッファ領域が"100...000"から"
111...100"までで、開始アドレスレジスタ80には開始ア
ドレス(As)がラッチされ、終了アドレスレジスタ82には
終了アドレス(Ae)+1がラッチされた場合である。

【００５４】図３に示したタイミング図は、フレームバ
ッファ領域がグラフィックメモリ装置の中間部分に位置
した場合の動作を説明するもので、この場合も図１に示
した回路が正確にDRAMリフレッシュアドレスを発生させ
ることを示す。

【００５５】図２及び図３に示したタイミング図から分
かるように、本発明の好適な実施の形態に係るグラフィ
ックメモリ装置は、DRAMリフレッシュを必要とする領域
のアドレスだけをリフレッシュアドレスとして発生す
る。

【００５６】本発明は、上述の実施の形態に限定され
ず、本発明は、その技術的思想の範囲から逸脱しない範
囲内で多様な変更又は修正を加えた形態にも適用され
る。

【００５７】

【発明の効果】本発明に係るグラフィックメモリ装置に
よれば、例えば、リフレッシュを必要とする領域のみに
リフレッシュ動作を行うことにより電力の消耗を減ら
し、動作性能を向上させることができるという効果があ
る。

【００５８】また、本発明に係るグラフィックメモリ装
置の制御方法によれば、例えば、システムの電力消耗を
減らし、動作性能を向上させることができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の好適な実施の形態に係るグラフィック
メモリ装置のブロック図である。

【図２】図１に示した装置のリフレッシュ動作を説明す
る動作タイミング図である。

【図３】図１に示した装置のリフレッシュ動作を説明す
る動作タイミング図である。

【図４】一般のグラフィックシステムのブロック図であ
る。

【図５】図４に示したグラフィックメモリ装置のメモリ
マップを示す図である。

【図６】従来のグラフィックメモリ装置のブロック図で
ある。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 スクリーンリフレッシュ動作を行うフレ
   ームバッファ領域とDRAMリフレッシュ動作を行うDRAMリ
   フレッシュデータ貯蔵領域とに分離されたメモリセルア
   レイを具備したグラフィックメモリ装置のリフレッシュ
   制御方法において、 DRAMリフレッシュ制御信号に応じて前記フレームバッフ
   ァ領域を除いた前記DRAMリフレッシュデータ貯蔵領域の
   メモリセルアレイをリフレッシュすることを特徴とする
   グラフィックメモリ装置のリフレッシュ制御方法。
2. 【請求項２】 スクリーンリフレッシュ動作を行うフレ
   ームバッファ領域とDRAMリフレッシュ動作を行うDRAMリ
   フレッシュデータ貯蔵領域とに分離されたメモリセルア
   レイと、 行アドレスに応じて前記メモリセルアレイのワードライ
   ンを選択するためのワードライン選択信号を発生する行
   アドレスデコーダーと、 列アドレスに応じて前記メモリセルアレイのビットライ
   ンを選択するための列選択信号を発生する列アドレスデ
   コーダーと、 第１状態のリフレッシュ制御信号に応じて前記行アドレ
   スを前記行アドレスデコーダーに伝送する第１スイッチ
   手段と、 第２状態のリフレッシュ制御信号に応じて前記DRAMリフ
   レッシュデータ貯蔵領域のワードラインを選択するため
   の前記行アドレスを前記行アドレスデコーダに出力する
   DRAMリフレッシュ制御手段と、 を備えることを特徴とするグラフィックメモリ装置のリ
   フレッシュ制御回路。
3. 【請求項３】 前記DRAMリフレッシュ制御手段は、 前記フレームバッファの開始アドレスをラッチする開始
   アドレスレジスタと、 前記フレームバッファの終了アドレスに１を加算したア
   ドレスをラッチする終了アドレスレジスタと、 前記第１信号に応じて前記終了アドレスレジスタにラッ
   チされたアドレスを伝送する第２スイッチ手段と、 前記第２状態のリフレッシュ制御信号に応じて印加され
   るクロック信号に応じて上昇計数する計数手段と、 反転された第２信号に応じて前記計数手段の出力信号を
   伝送する第３スイッチ手段と、 前記第２又は第３スイッチ手段の出力信号をラッチする
   第１ラッチ手段と、 前記クロック信号に応じて前記第１ラッチ手段の出力信
   号をラッチする第２ラッチ手段と、 前記第２状態のリフレッシュ制御信号に応じて前記第２
   ラッチ手段にラッチされた信号を伝送する第４スイッチ
   手段と、 前記第３スイッチ手段の出力信号と前記開始アドレスを
   比較して第２信号を発生する比較手段と、 前記クロック信号と前記比較手段の出力信号との論理積
   を演算して前記第１信号を発生する論理積手段と、 を備えることを特徴とする請求項２に記載のグラフィッ
   クメモリ装置のリフレッシュ制御回路。
4. 【請求項４】 スクリーンリフレッシュ動作を行うフレ
   ームバッファ領域とDRAMリフレッシュ動作を行うDRAMリ
   フレッシュデータ貯蔵領域とに分離されたメモリセルア
   レイと、前記グラフィックメモリ装置を制御するグラフ
   ィック制御手段と、前記グラフィック制御手段の制御の
   下で前記グラフィックメモリ装置からのデジタル信号を
   アナログ信号に変換するデジタル/アナログ変換手段
   と、前記デジタル/アナログ変換手段により変換された
   アナログ信号が表示されるモニタとを具備するグラフィ
   ックシステムにおけるグラフィックメモリ装置のDRAMリ
   フレッシュ制御方法において、 前記グラフィック制御手段から発生されるDRAMリフレッ
   シュ制御信号に応じて前記グラフィックメモリ装置の前
   記DRAMリフレッシュデータ貯蔵領域をリフレッシュする
   ことを特徴とするグラフィックメモリ装置のリフレッシ
   ュ制御方法。
5. 【請求項５】 グラフィックデータを貯蔵するグラフィ
   ックメモリ装置と、前記グラフィックメモリ装置を制御
   するグラフィック制御手段と、前記グラフィック制御手
   段の制御の下で前記グラフィックメモリ装置からのデジ
   タル信号をアナログ信号に変換させるデジタル/アナロ
   グ変換手段と、前記デジタル/アナログ変換手段により
   変換されたアナログ信号が表示されるモニタとを具備す
   るグラフィックシステムにおけるグラフィックメモリ装
   置のDRAMリフレッシュ制御回路であって、前記グラフィ
   ックメモリ装置は、 スクリーンリフレッシュ動作を行うフレームバッファ領
   域とDRAMリフレッシュ動作を行うDRAMリフレッシュデー
   タ貯蔵領域に分離されたメモリセルアレイと、 前記グラフィック制御手段から発生される行アドレスに
   応じて前記メモリセルアレイのワードラインを選択する
   ためのワードライン選択信号を発生する行アドレスデコ
   ーダーと、 前記グラフィック制御手段から発生される列アドレスに
   応じて前記メモリセルアレイのビットラインを選択する
   ための列選択信号を発生する列アドレスデコーダーと、 前記グラフィック制御手段から発生される第１状態のリ
   フレッシュ制御信号に応じて前記行アドレスを前記行ア
   ドレスデコーダーに伝送する第１スイッチ手段と、 前記グラフィック制御手段から発生される第２状態のリ
   フレッシュ制御信号に応じて前記DRAMリフレッシュデー
   タ貯蔵領域のワードラインを選択するための前記行アド
   レスを前記行アドレスデコーダーに出力するDRAMリフレ
   ッシュ制御手段と、 を備えることを特徴とするグラフィックシステムにおけ
   るグラフィックメモリ装置のリフレッシュ制御回路。
6. 【請求項６】 前記DRAMリフレッシュ制御手段は、 前記フレームバッファの開始アドレスをラッチする開始
   アドレスレジスタと、 前記フレームバッファの終了アドレスに１を加算したア
   ドレスをラッチする終了アドレスレジスタと。前記第１
   信号に応じて前記終了アドレスレジスタにラッチされた
   アドレスを伝送する第２スイッチ手段と、 前記第２状態のリフレッシュ制御信号に応じて印加され
   るクロック信号に応じて上昇計数する計数手段と、 反転された第２信号に応じて前記計数手段の出力信号を
   伝送する第３スイッチ手段と、 前記第２又は第３スイッチ手段の出力信号をラッチする
   第１ラッチ手段と、 前記クロック信号に応じて前記第１ラッチ手段の出力信
   号をラッチする第２ラッチ手段と、 前記第２状態のリフレッシュ制御信号に応じて前記第２
   ラッチ手段にラッチされた信号を伝送する第４スイッチ
   手段と、 前記第３スイッチ手段の出力信号と前記開始アドレスを
   比較し前記第２信号を発生する比較手段と、 前記クロック信号と前記比較手段の出力信号との論理積
   を演算して前記第１信号を発生する論理積手段と、 を備えることを特徴とする請求項５に記載のグラフィッ
   クシステムにおけるグラフィックメモリ装置のリフレッ
   シュ制御回路。