KR20000014289A - 그래픽 메모리 장치의 리프레쉬 제어방법 및 회로 - Google Patents

그래픽 메모리 장치의 리프레쉬 제어방법 및 회로 Download PDF

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Abstract

본 발명은 그래픽 메모리 장치의 리프레쉬 제어방법 및 회로를 공개한다. 그 방법은 스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이를 구비한 그래픽 메모리 장치의 리프레쉬 제어방법에 있어서, DRAM리프레쉬 제어신호에 응답하여 프레임 버퍼 영역을 제외한 DRAM리프레쉬 데이터 저장 영역의 메모리 셀 어레이를 리프레쉬하는 것이다. 그 회로는 스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이, 행 어드레스에 응답하여 메모리 셀 어레이의 워드 라인을 선택하기 위한 워드 라인 선택신호를 발생하기 위한 행 어드레스 디코더, 열 어드레스에 응답하여 메모리 셀 어레이의 비트 라인을 선택하기 위한 열 선택신호를 발생하기 위한 열 어드레스 디코더, 제1상태의 리프레쉬 제어신호에 응답하여 행 어드레스를 행 어드레스 디코더로 전송하기 위한 제1스위치, 및 제2상태의 리프레쉬 제어신호에 응답하여 DRAM리프레쉬 데이터 저장 영역의 워드 라인을 선택하기 위한 행 어드레스를 행 어드레스 디코더로 출력하기 위한 DRAM리프레쉬 제어회로로 구성되어 있다. 따라서, 전력소모를 줄일 수 있다.

Description

그래픽 메모리 장치의 리프레쉬 제어방법 및 회로
본 발명은 그래픽 메모리 장치에 관한 것으로, 특히 리프레쉬(refresh)가 필요한 영역만 리프레쉬 동작을 수행함으로써 전력 소모를 줄이고 동작 성능을 향상시킬 수 있는 그래픽 메모리 장치의 리프레쉬 제어 방법 및 회로에 관한 것이다.
반도체 메모리 장치중에 동적 메모리 장치는 메모리 셀이 캐패시터로 구성되어 있다. 그런데, 셀 캐패시터가 완벽하지 않기 때문에 저장된 전하는 누설 전류에 의해 외부로 소멸되게 된다. 따라서, 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내어 리드하고 다시 라이트하는 반복된 동작이 필요하며 이 동작을 리프레쉬 동작이라 부른다. 그래서, 동적 메모리 장치는 DRAM리프레쉬 타임이 존재하여 이 정해진 시간 간격으로 리프레쉬 동작이 수행된다. 이와같이 리프레쉬 동작이 수행되는 동안에는 메모리 장치의 모든 동작이 지연되므로 메모리 장치의 성능을 저하시키는 요인이 된다.
이와는 달리 그래픽 데이터를 처리하는 방법으로 스크린 리프레쉬(screen refresh) 동작이 있다. 스크린 리프레쉬는 그래픽 데이터를 DRAM셀로 구성된 메모리 장치에 저장하고, 이 저장된 데이터를 모니터로 디스플레이하기 위하여 리드하는 동작을 반복적으로 수행한다. 이때, 스크린 리프레쉬 타임이 존재하여 이 정해진 시간 간격으로 리프레쉬 동작이 수행된다. 즉, 이는 모니터에 디스플레이되는 화면이 연속적으로 자연스럽게 디스플레이되도록 하기 위하여 정해진 시간 간격으로 메모리 장치로부터 데이터를 리드하는 동작을 말한다. 그리고, 일반적으로 스크린 리프레쉬 타임은 DRAM리프레쉬 타임보다 짧기 때문에 스크린 리프레쉬를 수행하는 DRAM셀은 DRAM리프레쉬 동작을 수행할 필요가 없다.
종래의 그래픽 데이터를 저장하는 그래픽 메모리 장치는 외부로부터 입력되는 프레임 데이터를 저장하기 위한 프레임 버퍼와 3차원 영상을 표현하기 위하여 필요한 z버퍼, 일정 패턴의 데이터를 저장하고 있는 텍스쳐(texture) 저장 영역 등으로 이루어진다. 즉, 스크린 리프레쉬 동작을 위한 데이터를 저장하고 있는 프레임 버퍼와 DRAM리프레쉬가 필요한 데이터를 저장하고 있는 z버퍼 및 텍스쳐 저장 영역으로 구분된다.
그런데, 종래의 그래픽 메모리 장치의 리프레쉬 동작을 스크린 리프레쉬와 DRAM리프레쉬로 구분하여 동작을 수행하는 것이 아니라, 그래픽 메모리 장치의 전 영역에 대하여 DRAM리프레쉬 동작을 수행함으로 인해서 전력 소모가 증가하게 되고, 이에 따라 동작 성능이 저하된다는 문제점이 있었다.
본 발명의 목적은 전력 소모를 줄이고 동작 성능을 향상시킬 수 있는 그래픽 메모리 장치의 리프레쉬 제어방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 그래픽 메모리 장치의 리프레쉬 제어회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 그래픽 메모리 장치의 리프레쉬 제어방법은 스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이를 구비한 그래픽 메모리 장치의 리프레쉬 제어방법에 있어서, DRAM리프레쉬 제어신호에 응답하여 프레임 버퍼 영역을 제외한 DRAM리프레쉬 데이터 저장 영역의 메모리 셀 어레이를 리프레쉬하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 그래픽 메모리 장치의 리프레쉬 제어회로는 스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이, 행 어드레스에 응답하여 상기 메모리 셀 어레이의 워드 라인을 선택하기 위한 워드 라인 선택신호를 발생하기 위한 행 어드레스 디코더, 열 어드레스에 응답하여 상기 메모리 셀 어레이의 비트 라인을 선택하기 위한 열 선택신호를 발생하기 위한 열 어드레스 디코더, 제1상태의 리프레쉬 제어신호에 응답하여 상기 행 어드레스를 상기 행 어드레스 디코더로 전송하기 위한 제1스위치 수단, 및 제2상태의 리프레쉬 제어신호에 응답하여 상기 DRAM리프레쉬 데이터 저장 영역의 워드 라인을 선택하기 위한 상기 행 어드레스를 상기 행 어드레스 디코더로 출력하기 위한 DRAM리프레쉬 제어수단을 구비한 것을 특징으로 한다.
도1은 일반적인 그래픽 시스템의 블록도이다.
도2는 도1에 나타낸 그래픽 메모리 장치의 메모리 맵을 나타내는 것이다.
도3은 종래의 그래픽 메모리 장치의 블록도이다.
도4는 본 발명의 그래픽 메모리 장치의 실시예의 블록도이다.
도5 및 도6은 도4에 나타낸 장치의 리프레쉬 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참조하여 본 발명의 그래픽 메모리 장치의 리프레쉬 제어방법 및 회로를 설명하면 다음과 같다.
도1은 일반적인 그래픽 시스템의 블록도로서, 중앙 처리 장치(10), 그래픽 카드(20), 및 모니터(30)로 구성되어 있다. 그래픽 카드(20)는 그래픽 제어기(22), 디지털/아날로그 변환회로(24), 및 그래픽 메모리 장치(26)로 구성되어 있다.
중앙 처리 장치(10)는 그래픽 카드(20)내의 그래픽 제어기(22)를 제어한다. 그래픽 메모리 장치(26)는 그래픽 제어기(22)의 제어하에 입력 화소 데이터를 라이트하고, 저장된 화소 데이터를 리드한다. 또한, 그래픽 메모리 장치(26)는 프레임 데이터의 디스플레이를 위하여 필요한 정보를 저장하고 있다. 그래픽 제어기(22)는 중앙 처리 장치(10)의 제어하에 그래픽 메모리 장치(26)로 화소 데이터를 저장하고 그래픽 메모리 장치(26)를 제어하여 디지털/아날로그 변환회로(24)로 데이터를 출력한다. 또한, 그래픽 제어기는 z버퍼 또는 텍스쳐 저장 영역과 프레임 버퍼에 저장된 프레임 데이터를 그래픽 처리하여 디지털/아날로그 변환회로(24)로 출력하게 된다. 디지털/아날로그 변환회로(20)는 그래픽 제어기(22)를 통하여 입력되는 디지털 데이터를 아날로그 신호로 변환한다. 모니터(30)는 아날로그/디지탈 변환회로(24)로부터 전송되는 신호를 디스플레이한다.
도2는 도1에 나타낸 그래픽 메모리 장치의 메모리 맵을 나타내는 것으로, 프레임 버퍼, z버퍼, 텍스쳐 저장 영역 등으로 구분되어 진다.
프레임 버퍼는 화소 데이터를 입력함에 의해서 프레임 데이터를 저장한다. z버퍼는 프레임 데이터를 3차원 영상으로 표현하기 위한 데이터를 저장한다. 텍스쳐 저장 영역은 프레임의 반복되는 영상을 패턴화한 데이터를 저장한다.
즉, z버퍼 또는 텍스쳐 저장영역에는 데이터가 미리 저장되어 있고 프레임 버퍼에는 디스플레이할 데이터가 저장된다. 그래서, 프레임 버퍼에 저장된 프레임 데이터는 화면에 디스플레이하기 위하여 스크린 리프레쉬 동작에 의해 전영역이 주기적으로 리드되는 영역이고, z버퍼, 및 텍스쳐 저장 영역 등은 주기적으로 전영역이 리드되지 않기 때문에 DRAM리프레쉬가 필요한 영역이다.
따라서, 프레임 버퍼에 저장되는 데이터는 스크린 리프레쉬 동작만을 수행하면 되고 프레임 버퍼이외의 다른 영역에 저장된 데이터는 DRAM리프레쉬가 필요한 영역이므로 DRAM리프레쉬를 수행하면 된다.
도3은 종래의 그래픽 메모리 장치를 개략적으로 나타내는 블록도로서, 스크린 리프레쉬가 필요한 프레임 버퍼(40)와 DRAM리프레쉬가 필요한 저장영역(42)으로 구성된 메모리 셀 어레이(50), 행 어드레스 디코더(52), 센스 증폭기들(53-1, 53-2, ...), 열 선택 스위치들(54-1, 54-2, ...), 라이트 드라이버(56), 데이터 입력버퍼(58), 센스 증폭기(60), 데이터 출력버퍼(62), 열 어드레스 디코더(64), 인버터(66), 행 어드레스 스위치(70), 리프레쉬 어드레스 스위치(72), 및 카운터(74)로 구성되어 있다.
상술한 바와 같이 구성된 각 부의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(50)는 워드 라인 선택신호들(WL1, WL2, ..., WLm-1, WLm)과 비트라인사이에 연결된 DRAM메모리 셀들(MC)로 구성된 프레임 버퍼(40)와 워드 라인 선택신호들(WLm+1, WLm+2, ..., WLn)과 비트라인사이에 연결된 DRAM메모리셀들(MC)로 구성된 저장 영역(42)으로 구성되어 있다. 행 어드레스 디코더(52)는 행 어드레스를 디코딩하여 워드라인 선택신호들을 발생한다. 센스 증폭기들(53-1, 53-2, ...)은 비트라인쌍에 전송된 데이터를 증폭한다. 열 선택 스위치들(54-1, 54-2, ...)은 비트 라인쌍을 선택한다. 라이트 드라이버(56)는 데이터를 데이터 라인쌍(DLx, DLBx)에 전송한다. 데이터 입력버퍼(58)는 입력 데이터(Din)를 버퍼하여 라이트 드라이버(56)로 전송한다. 센스 증폭기(60)는 데이터 라인쌍(DLx, DLBx)에 전송된 리드 데이터를 증폭한다. 데이터 출력 버퍼(62)는 센스 증폭기에 의해서 증폭된 데이터를 버퍼하여 출력한다. 열 어드레스 디코더(64)는 열 어드레스를 디코딩하여 열 선택신호들(S1, S2, ...)을 발생한다. 인버터(66)는 리프레쉬 제어신호(REF)를 반전하여 반전 리프레쉬 제어신호(REFB)를 발생한다. 행 어드레스 스위치(70)는 반전 리프레쉬 제어신호에 응답하여 행 어드레스(X1, X2, ..., Xi)를 전송한다. 리프레쉬 어드레스 스위치(72)는 반전 리프레쉬 제어신호(REFB)에 응답하여 리프레쉬 어드레스(A1, A2, A3, ..., Ai)를 전송한다. 카운터(74)는 클럭신호(CK)에 응답하여 계수하여 리프레쉬 어드레스(A1, A2, A3, ..., Ai)를 발생한다. 리프레쉬 제어신호(REF)와 클럭신호(CK)는 외부의 제어기로부터 입력되는 신호이다.
도3에 나타낸 그래픽 메모리 장치의 프레임 버퍼(40)에 프레임 데이터를 저장하는 방법을 설명하면 다음과 같다.
도1에 나타낸 중앙 처리 장치(10)의 제어하에 그래픽 제어기(22)가 그래픽 메모리 장치(26)에 라이트 명령을 인가한다. 그래픽 제어기(22)는 입력되는 화소 데이터를 그래픽 메모리 장치(26)로 입력한다. 화소 데이터는 소정비트로 구성되며 모니터(30)상의 하나의 화소에 대응하는 정보를 가지고 있다. 그리고, 그래픽 메모리 장치(26)는 모니터(30)의 화면상에 위치와 동일한 위치에 디스플레이될 화소 데이터를 저장한다. 이러한 방법으로, 프레임 데이터를 프레임 버퍼(42)에 저장한다.
그래픽 메모리 장치 내부의 라이트 동작은 다음과 같다.
그래픽 제어기(22)로부터 인가되는 행(X1, X2, ..., Xi) 및 열(Y1, Y2, ..., Yj) 어드레스가 행 어드레스 스위치(70)을 통하여 각각 행 및 열 어드레스 디코더들(52, 64)로 인가된다. 데이터 입력 버퍼(58)는 그래픽 제어기(22)로부터 인가되는 화소 데이터를 버퍼하여 출력한다. 라이트 드라이버(56)는 버퍼된 화소 데이터를 데이터 라인쌍(DLx, DLBx)으로 전송한다. 그러면, 워드 라인 선택신호(WL1), 및 해당 열 선택 신호들(S1, S2, ...)이 인에이블되어 데이터 라인쌍으로 전송된 화소 데이터가 비트 라인쌍으로 전송된다. 센스 증폭기들(53-1, 53-2, ...)은 비트 라인쌍으로 전송된 데이터를 증폭하여 선택된 메모리 셀들(MC)로 화소 데이터를 라이트한다. 즉, 모니터의 화면상에 대응하는 위치(어드레스)에 화소 데이터를 저장하는 동작을 반복적으로 수행함으로써 프레임 데이터가 프레임 버퍼에 저장된다.
이제, 스크린 리프레쉬 동작을 살펴보면 다음과 같다.
스크린 리프레쉬 동작은 스크린 리프레쉬 타이밍에 맞추어 데이터를 리드하는 것이다. 상술한 바와 같이 프레임 데이터가 프레임 버퍼(40)에 저장된 후, 그래픽 제어기(22)는 그래픽 메모리 장치(26)로 리드 명령을 인가한다. 그러면, 그래픽 메모리 장치(26)는 리드 명령과 행 및 열 어드레스에 응답하여 화소 데이터단위로 데이터를 리드하여 그래픽 제어기(22)로 전송한다. 그래픽 제어기(22)는 그래픽 메모리 장치(26)로부터 전송되는 화소 데이터를 연산하여 디지털/아날로그 변환회로(24)로 전송한다. 디지털/아날로그 변환회로(24)는 디지털 화소 데이터를 아날로그 신호로 변환하여 모니터(30)의 화면상에 스캔한다.
그래픽 메모리 장치(26) 내부의 리드 동작은 다음과 같다.
그래픽 제어기(22)로부터 입력되는 행 어드레스를 행 어드레스 스위치(70)를 통하여 행 어드레스 디코더(52)로 입력한다. 열 어드레스는 열 어드레스 디코더(64)로 입력된다. 행 및 열 어드레스 디코더들(52, 64)은 행 및 열 어드레스를 디코딩하여 프레임 버퍼(40)내의 메모리 셀들(MC)을 선택한다. 선택된 메모리 셀들(MC)은 저장된 데이터를 비트 라인쌍으로 전송한다. 센스 증폭기들(53-1, 53-2, ...)은 비트 라인쌍으로 전송된 데이터를 증폭한다. 열 선택 스위치들(54-1. 54-2, ...)은 비트 라인쌍의 데이터를 데이터 라인쌍(DLx, DLBx)으로 전송한다. 센스 증폭기(60)는 데이터 라인쌍으로 전송된 화소 데이터를 증폭한다. 데이터 출력버퍼(62)는 센스 증폭기(60)에 의해서 증폭된 데이터를 그래픽 제어기(22)로 출력한다.
상술한 바와 같은 동작 수행중이라도 리프레쉬 제어신호(REF)가 "하이"레벨로 되면 모든 동작을 지연하고 리프레쉬 동작을 수행하게 된다.
이제, DRAM리프레쉬 동작을 설명하면 다음과 같다.
"하이"레벨의 리프레쉬 제어신호(REF)가 입력되면 리프레쉬 어드레스 스위치(74)가 온되고, 행 어드레스 스위치(70)가 모두 오프되어, 외부로 부터의 행 및 열 어드레가 행 및 열 어드레스 디코더들(52, 64)로 입력되는 것을 방지하고, 리프레쉬 어드레스(A1, A2, ..., AI)가 리프레쉬 어드레스 스위치(72)를 통하여 행 어드레스 디코더(52)로 입력된다.
종래의 그래픽 메모리 장치의 리프레쉬 동작을 설명하면 다음과 같다.
행 어드레스 디코더(52)는 카운터(74)에 의해서 계수된 리프레쉬 어드레스에 응답하여 워드 라인 선택신호들(WL1, WL2, ..., WLm-1, WLm, ..., WLm+1, WLm+2, ..., WLm)이 순차적으로 인에이블된다.
먼저, 워드 라인 선택신호(WL1)이 선택되면, 워드 라인에 연결된 메모리 셀들(MC)은 라이트 데이터를 비트 라인쌍으로 전송된다. 센스 증폭기들(53-1, 53-2, ...)은 비트 라인쌍으로 전송된 라이트 데이터를 각각 증폭한다. 이와같은 센스 증폭기들에 의해서 증폭된 데이터는 각각 비트 라인쌍으로 전송되고, 각각의 비트 라인쌍으로 전송된 데이터는 열 선택 스위치들(54-1, 54-2, ...)이 오프되어 있으므로 워드 라인 선택신호(WL1)에 의해서 선택된 메모리 셀들(MC)로 다시 라이트된다.
상술한 바와 같은 동작을 워드 라인 선택신호들(WL2, WL3, ..., WLm)에 응답하여 순차적으로 수행함으로써 전 메모리 셀에 대한 리프레쉬 동작을 수행한다.
따라서, 종래의 그래픽 메모리 장치는 모든 메모리 셀들에 대하여 DRAM리프레쉬 동작을 수행함으로써 전력 소모가 증가하게 되고, 리프레쉬 동작에 시간을 할당해야 하기 때문에 메모리 장치의 동작 성능을 저하하게 된다는 문제점이 있었다.
본 발명은 스크린 리프레쉬를 수행하는 프레임 버퍼는 DRAM리프레쉬를 수행하지 않도록 리프레쉬 어드레스를 제어함으로써 전력 소모를 줄이고, 이에 따라 동작 성능도 개선하도록 하기 위한 것이다.
도4는 본 발명의 그래픽 메모리 장치의 실시예의 블록도로서, 도3에 나타낸 블록도의 카운터(74)대신에 시작 어드레스 레지스터(80), 종료 어드레스 레지스터(82), 비교기(84), AND게이트(86), 카운터(90), 인버터(92), 스위치들(88, 94, 98), 및 래치들(96, 100)로 구성되어 있다.
도4에 나타낸 블록도의 프레임 데이터의 라이트 및 리드 방법 및 스크린 리프레쉬 동작은 도3에 나타낸 방법과 동일하다. 단지, DRAM리프레쉬 동작상에 차이가 있다.
도4에 나타낸 블록도의 DRAM리프레쉬 동작을 설명하면 다음과 같다.
그래픽 메모리 장치(26)가 다른 동작을 수행하는 중에 도1에 나타낸 그래픽 제어기(22)로부터 "하이"레벨의 리프레쉬 제어신호(REF)가 인가되면, 행 어드레스 스위치(70)가 오프되고, 리프레쉬 어드레스 스위치(74)가 온되어, 행 어드레스가 전송되는 것을 방지하고, 리프레쉬 어드레스(A0, A1, ..., Ai)가 행 어드레스 디코더(52)로 전송된다. 그래픽 제어기(22)로부터, 그래픽 메모리 장치의 리프레쉬가 필요없는 영역의 시작 및 종료 어드레스+1이 시작 어드레스 레지스터(80) 및 종료 어드레스 레지스터(82)에 각각 저장된다.
그리고, 리프레쉬 제어신호(REF)가 인가되면 그래픽 제어기(22)로부터 클럭신호(CK)가 인가된다. 클럭신호(CK)가 인가되면, 카운터(90)는 "(MSB)000...000(LSB)"에서부터 1씩 증가하면서 계수한다. 이와같이 순차적으로 상승 계수를 수행한다. 비교기(84)는 어드레스(B<1:i>)와 시작 어드레스(As<1:i>)를 비교하여 동일하면 "하이"레벨의 신호를 발생하고, 그 이외의 경우에는 "로우"레벨의 신호를 발생한다. 따라서, 비교기(84)의 출력신호가 "하이"레벨이 될 때까지 스위치(94)는 온된다. 스위치(94)는 카운터(90)의 출력신호를 스위치(94)를 통하여 래치(96)에 래치한다. 그리고, 스위치(98)는 "하이"레벨의 클럭신호(CK)에 응답하여 래치(96)에 래치된 신호를 전송한다. 래치(100)는 스위치(98)의 출력 어드레스(Ai<1:i>)를 래치한다. 비교기(84)는 출력 어드레스(B<1:i>)와 시작 어드레스(As<1:i>)를 비교하여 동일하면 "하이"레벨의 신호를 발생한다. 인버터(92)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호를 발생하고, AND게이트(86)는 "하이"레벨의 클럭신호(CK)와 "하이"레벨의 비교기(84)의 출력신호를 논리곱하여 "하이"레벨의 신호를 발생한다. 따라서, 스위치(94)는 오프되고 스위치(88)가 온되어 종료 어드레스 레지스터(82)에 래치된 종료 어드레스(Ae)+1의 어드레스가 스위치(88)를 통하여 래치(96)에 저장된다. 스위치(98)는 "하이"레벨의 클럭신호(CK)에 응답하여 래치(96)에 래치된 어드레스를 래치(100)로 출력한다. 스위치(74)는 래치(100)에 래치된 어드레스를 행 어드레스 디코더(52)로 출력한다. 비교기(84)는 래치(96)의 출력신호인 종료 어드레스+1과 시작 어드레스를 비교하여 동일하지 않으므로 "로우"레벨의 신호를 발생한다. 따라서, 스위치(94)는 온되고, 스위치(88)는 오프되어 카운터(90)의 출력신호가 스위치(94)를 통하여 래치(96)로 래치된다. 카운터(90)는 래치(96)의 래치된 신호를 입력으로 토글하는 신호를 발생하게 되므로 종료 어드레스+2부터 상승 계수를 하게 된다. 스위치(98)를 "하이"레벨의 클럭신호(CK)에 응답하여 래치(96)에 래치된 신호를 래치(100)로 전송한다. 전송 게이트(74)는 래치(100)에 래치된 신호를 행 어드레스 디코더(52)로 출력한다.
즉, 도4에 나타낸 본 발명의 그래픽 메모리 장치의 DRAM리프레쉬 동작은 그래픽 메모리 장치의 스크린 리프레쉬가 요구되는 영역, 즉, 프레임 버퍼 영역은 DRAM리프레쉬가 필요없으므로, 이 영역을 제외한 나머지 영역에 대해서만 DRAM리프레쉬를 수행한다.
도5는 도4에 나타낸 그래픽 메모리 장치의 DRAM리프레쉬 동작을 설명하기 위한 동작 타이밍도로서, 시작 어드레스가 "(MSB)000...000(LSB)"이고, 종료 어드레스+1이 "(MSB)0111...111(LSB)"인 경우의 동작을 설명하기 타이밍도이다. 즉, 프레임 버퍼 영역이 "000...000"부터 "0111...110"까지이고, 시작 어드레스 레지스터(80)에는 시작 어드레스(As)가 래치되어 있고, 종료 어드레스 레지스터(82)에는 종료 어드레스(Ae)+1이 래치되어 있는 경우이다.
리프레쉬 제어신호(REF)가 "하이"레벨로 인에이블되면, 스위치(70)이 오프되고, 스위치(74)가 온된다. 그리고, 카운터(90)로 클럭신호(CK)가 인가된다. 카운터(90)의 초기상태는 "000...000"이고, 비교기(84)의 초기상태는 "로우"레벨이므로 인버터(92)의 출력신호는 "하이"레벨이 된다. 따라서, 스위치(94)는 초기에 온되어 있다. 그래서, 래치(96)에는 "000...000"가 래치된다. 비교기(84)는 "000...000"와 시작 어드레스(As)를 비교하여 동일하므로 "하이"레벨의 신호를 발생한다. 인버터(92)는 이 신호를 반전하여 "로우"레벨의 신호(C1)를 발생하고, AND게이트(86)는 "하이"레벨의 신호(C2)를 발생한다. 따라서, 스위치(94)는 오프되고, 스위치(88)는 온되어, 종료 어드레스 레지스터(82)에 저장된 "011...111"을 래치(96)에 래치한다. 스위치(98)는 래치(96)에 래치된 어드레스를 래치(100)로 래치한다. 스위치(74)는 래치(100)에 래치된 "011...111"를 행 어드레스 디코더(52)로 전송한다. 또한, 래치(96)에 래치된 "011...111"은 비교기(84)로 인가된다. 비교기(84)는 "000...000"와 "011...111"이 다르므로 "로우"레벨의 신호(C1)를 발생한다. 인버터(92)는 "로우"레벨의 신호(C1)를 반전하여 "하이"레벨의 신호를 발생하고, AND게이트(86)는 "로우"레벨의 신호(C2)를 발생한다. 따라서, 스위치(94)가 온되고, 스위치(88)가 오프되어 카운터(90)의 출력신호가 스위치(94)를 통하여 래치(96)로 전송된다. 그런데, 이전에 래치된 어드레스가 "011...111"이었으므로 카운터(90)는 이 어드레스의 다음 어드레스부터 상승 계수하여 어드레스(Ai)로 발생한다. 따라서, 프레임 버퍼 영역을 제외한 나머지 영역에 대하여만 DRAM리프레쉬 동작을 수행하게 된다.
도6은 도4에 나타낸 그래픽 메모리 장치의 DRAM리프레쉬 동작을 설명하기 위한 동작 타이밍도로서, 시작 어드레스가 "(MSB)100...000(LSB)"이고, 종료 어드레스+1이 "(MSB)111...101(LSB)"인 경우의 동작을 설명하기 타이밍도이다. 즉, 프레임 버퍼 영역이 "100...000"부터 "111...100"까지이고, 시작 어드레스 레지스터(80)에는 시작 어드레스(As<1:i>)가 래치되어 있고, 종료 어드레스 레지스터(82)에는 종료 어드레스(Ae<1:i>)+1이 래치되어 있는 경우이다.
도6에 나타낸 타이밍도는 프레임 버퍼 영역이 그래픽 메모리 장치의 중간 부분에 위치한 경우의 동작을 설명하기 위한 것으로, 이 경우에도 도4에 나타낸 회로가 정확하게 DRAM리프레쉬 어드레스를 발생할 수 있음을 나타내기 위한 것이다.
도5 및 도6에 나타낸 타이밍도로부터 알 수 있듯이, 본 발명의 그래픽 메모리 장치는 DRAM리프레쉬가 필요한 영역의 어드레스만을 리프레쉬 어드레스로 발생한다.
본 발명은 상술한 실시예에만 국한되지 않으며, 본 발명의 사상과 정신에 위배되지 않는 범위내에서 다양한 변경과 수정이 가능하다.
따라서, 본 발명의 그래픽 메모리 장치는 리프레쉬가 필요한 영역만 리프레쉬 동작을 수행함으로써 전력소모를 줄이고, 동작 성능을 향상시킬 수 있다.
또한, 본 발명의 그래픽 메모리 장치를 이용하는 시스템의 전력 소모를 줄이고 동작 성능을 향상시킬 수 있다.

Claims (6)

  1. 스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이를 구비한 그래픽 메모리 장치의 리프레쉬 제어방법에 있어서,
    DRAM리프레쉬 제어신호에 응답하여 상기 프레임 버퍼 영역을 제외한 상기 DRAM리프레쉬 데이터 저장 영역의 메모리 셀 어레이를 리프레쉬하는 것을 특징으로 하는 그래픽 메모리 장치의 리프레쉬 제어방법.
  2. 스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이;
    행 어드레스에 응답하여 상기 메모리 셀 어레이의 워드 라인을 선택하기 위한 워드 라인 선택신호를 발생하기 위한 행 어드레스 디코더;
    열 어드레스에 응답하여 상기 메모리 셀 어레이의 비트 라인을 선택하기 위한 열 선택신호를 발생하기 위한 열 어드레스 디코더;
    제1상태의 리프레쉬 제어신호에 응답하여 상기 행 어드레스를 상기 행 어드레스 디코더로 전송하기 위한 제1스위치 수단; 및
    제2상태의 리프레쉬 제어신호에 응답하여 상기 DRAM리프레쉬 데이터 저장 영역의 워드 라인을 선택하기 위한 상기 행 어드레스를 상기 행 어드레스 디코더로 출력하기 위한 DRAM리프레쉬 제어수단을 구비한 것을 특징으로 하는 그래픽 메모리 장치의 리프레쉬 제어회로.
  3. 제2항에 있어서, 상기 DRAM리프레쉬 제어수단은
    상기 프레임 버퍼의 시작 어드레스를 래치하기 위한 시작 어드레스 레지스터;
    상기 프레임 버퍼의 종료 어드레스에 1을 더한 어드레스를 래치하기 위한 종료 어드레스 레지스터;
    상기 제1신호에 응답하여 상기 종료 어드레스 레지스터에 래치된 어드레스를 전송하기 위한 제2스위치 수단;
    상기 제2상태의 리프레쉬 제어신호에 응답하여 인가되는 클럭신호에 응답하여 상승계수하기 위한 계수수단;
    반전된 제2신호에 응답하여 상기 계수수단의 출력신호를 전송하기 위한 제3스위치 수단;
    상기 제2 또는 제3스위치 수단의 출력신호를 래치하기 위한 제1래치수단;
    상기 클럭신호에 응답하여 상기 제1래치수단의 출력신호를 래치하기 위한 제2래치수단;
    상기 제2상태의 리프레쉬 제어신호에 응답하여 상기 제2래치수단에 래치된 신호를 전송하기 위한 제4스위치 수단;
    상기 제3스위치 수단의 출력신호와 상기 시작 어드레스를 비교하여 상기 제2신호를 발생하기 위한 비교수단; 및
    상기 클럭신호 및 상기 비교수단의 출력신호를 논리곱하여 상기 제1신호를 발생하기 위한 논리곱수단을 구비한 것을 특징으로 하는 그래픽 메모리 장치의 리프레쉬 제어회로.
  4. 스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이;
    상기 그래픽 메모리 장치를 제어하기 위한 그래픽 제어수단;
    상기 그래픽 제어수단의 제어하에 상기 그래픽 메모리 장치로 부터의 디지털 신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 변환수단; 및
    상기 디지털/아날로그 변환수단에 의해서 변환된 아날로그 신호를 디스플레이하기 위한 모니터를 구비한 그래픽 시스템의 그래픽 메모리 장치의 DRAM리프레쉬 제어방법에 있어서,
    상기 그래픽 제어수단으로부터 발생되는 DRAM리프레쉬 제어신호에 응답하여 상기 그래픽 메모리 장치의 상기 DRAM리프레쉬 데이터 저장 영역을 리프레쉬하는 것을 특징으로 하는 그래픽 메모리 장치의 리프레쉬 제어방법.
  5. 그래픽 데이터를 저장하기 위한 그래픽 메모리 장치;
    상기 그래픽 메모리 장치를 제어하기 위한 그래픽 제어수단;
    상기 그래픽 제어수단의 제어하에 상기 그래픽 메모리 장치로 부터의 디지털 신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 변환수단; 및
    상기 디지털/아날로그 변환수단에 의해서 변환된 아날로그 신호를 디스플레이하기 위한 모니터를 구비한 그래픽 시스템의 그래픽 메모리 장치의 DRAM리프레쉬 제어회로에 있어서,
    상기 그래픽 메모리 장치는
    스크린 리프레쉬 동작을 수행하는 프레임 버퍼 영역과 DRAM 리프레쉬 동작을 수행하는 DRAM 리프레쉬 데이터 저장 영역으로 분리된 메모리 셀 어레이;
    상기 그래픽 제어수단으로부터 발생되는 행 어드레스에 응답하여 상기 메모리 셀 어레이의 워드 라인을 선택하기 위한 워드 라인 선택신호를 발생하기 위한 행 어드레스 디코더;
    상기 그래픽 제어수단으로부터 발생되는 열 어드레스에 응답하여 상기 메모리 셀 어레이의 비트 라인을 선택하기 위한 열 선택신호를 발생하기 위한 열 어드레스 디코더;
    상기 그래픽 제어수단으로부터 발생되는 제1상태의 리프레쉬 제어신호에 응답하여 상기 행 어드레스를 상기 행 어드레스 디코더로 전송하기 위한 제1스위치 수단; 및
    상기 그래픽 제어수단으로부터 발생되는 제2상태의 리프레쉬 제어신호에 응답하여 상기 DRAM리프레쉬 데이터 저장 영역의 워드 라인을 선택하기 위한 상기 행 어드레스를 상기 행 어드레스 디코더로 출력하기 위한 DRAM리프레쉬 제어수단을 구비한 것을 특징으로 하는 그래픽 시스템의 그래픽 메모리 장치의 리프레쉬 제어회로.
  6. 제5항에 있어서, 상기 DRAM리프레쉬 제어수단은
    상기 프레임 버퍼의 시작 어드레스를 래치하기 위한 시작 어드레스 레지스터;
    상기 프레임 버퍼의 종료 어드레스에 1을 더한 어드레스를 래치하기 위한 종료 어드레스 레지스터;
    상기 제1신호에 응답하여 상기 종료 어드레스 레지스터에 래치된 어드레스를 전송하기 위한 제2스위치 수단;
    상기 제2상태의 리프레쉬 제어신호에 응답하여 인가되는 클럭신호에 응답하여 상승계수하기 위한 계수수단;
    반전된 제2신호에 응답하여 상기 계수수단의 출력신호를 전송하기 위한 제3스위치 수단;
    상기 제2 또는 제3스위치 수단의 출력신호를 래치하기 위한 제1래치수단;
    상기 클럭신호에 응답하여 상기 제1래치수단의 출력신호를 래치하기 위한 제2래치수단;
    상기 제2상태의 리프레쉬 제어신호에 응답하여 상기 제2래치수단에 래치된 신호를 전송하기 위한 제4스위치 수단;
    상기 제3스위치 수단의 출력신호와 상기 시작 어드레스를 비교하여 상기 제2신호를 발생하기 위한 비교수단; 및
    상기 클럭신호 및 상기 비교수단의 출력신호를 논리곱하여 상기 제1신호를 발생하기 위한 논리곱수단을 구비한 것을 특징으로 하는 그래픽 시스템의 그래픽 메모리 장치의 리프레쉬 제어회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426826B1 (en) * 1997-11-23 2002-07-30 Adact Ltd. Display device
US6678204B2 (en) * 2001-12-27 2004-01-13 Elpida Memory Inc. Semiconductor memory device with high-speed operation and methods of using and designing thereof
US6901027B2 (en) * 2002-04-30 2005-05-31 Sony Corporation Apparatus for processing data, memory bank used therefor, semiconductor device, and method for reading out pixel data
US6971034B2 (en) * 2003-01-09 2005-11-29 Intel Corporation Power/performance optimized memory controller considering processor power states
US7231488B2 (en) * 2003-09-15 2007-06-12 Infineon Technologies Ag Self-refresh system and method for dynamic random access memory
JP2009043337A (ja) * 2007-08-08 2009-02-26 Hitachi Ltd 情報記録再生装置及びメモリ制御方法
CN104200789B (zh) * 2014-09-18 2017-04-12 友达光电股份有限公司 显示装置、像素电路及像素电路驱动方法
CN106297686B (zh) 2016-05-18 2017-09-15 京东方科技集团股份有限公司 像素内存储单元、像素内数据存储方法以及像素阵列

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0762794B2 (ja) * 1985-09-13 1995-07-05 株式会社日立製作所 グラフイツク表示装置
US5818464A (en) * 1995-08-17 1998-10-06 Intel Corporation Method and apparatus for arbitrating access requests to a shared computer system memory by a graphics controller and memory controller
US6167484A (en) * 1998-05-12 2000-12-26 Motorola, Inc. Method and apparatus for leveraging history bits to optimize memory refresh performance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966135B2 (en) 2016-10-10 2018-05-08 SK Hynix Inc. Data storage device and operating method thereof

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