JPH0374756A - 情報処理システム - Google Patents

情報処理システム

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JPH0374756A
JPH0374756A JP2125649A JP12564990A JPH0374756A JP H0374756 A JPH0374756 A JP H0374756A JP 2125649 A JP2125649 A JP 2125649A JP 12564990 A JP12564990 A JP 12564990A JP H0374756 A JPH0374756 A JP H0374756A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ、産業上の利用分野 Ｂ、従来の技術 Ｃ０発明が解決しようとするａ題 り１課題を解決するための手段 Ｅ、実施例 Ｅｌ、序論 Ｅ２゜フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこヒＥ４．オペレーティング・
システムに対して透過的なシステムに対して割り込みを
与えることＥ６．興なる仮想記憶オペレーティング・シ
ステムを実行する２つまたはそれ以上のプロセッサの間
で実記憶を共用すること Ｅ８．単一システム・イメージ Ｅ７．要約 Ｅ８．序論−従来のシステム７８８ Ｅ９．Ｈ５ＤＩネットワークを介して相互！ｌ統された
フォールト・トレラントＳ／３７０モジュール Ｅｌｏ、２１化プロセツサ対ユニツト２１．２３の一般
的説明 Ｅｌｌ、Ｓ／３７０及びＳ／８８プロセツサ要素の結合
（第１１及び第１０図） Ｃ１２，プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ Ｃ１２Ｂ、Ｉ１０アダプタ・チャネルＯ及びチャネル１
パス（第１６図） Ｅ　１２Ｃ，パス制御ユニット１５６−一般的な説明（
第１６及び第１７ｒｙＪ） Ｅ　１２Ｄ、直接メモリ・アクセス・コントローラ０９ Ｃ１２Ｅ、パス制御ユニット１５６−詳細な説明（ｆｌ
ＪＪ１９Ａ乃至第１９Ｃ図と第２０図）Ｅ　ｌ　３．Ｓ
／３７０プロセツサ要素ＰＥ８５Ｅ１４．プロセッサ・
パスＩ／Ｏ（第１１及び３０図）とプロセッサ・パス、
コマンド ＥＩＥｉ、Ｓ／３７０記憶管理ユニット８１Ｅ１８．Ｓ
／３７０　１１０サポート（第３７５Ａ） Ｃ１７，Ｓ／３７０　　Ｉ１０動作、ファームウェアの
概要 Ｃ１８，システム・マイクロコード・デザインＥ１９．
パス制御ユニット（ＢＣＵ）の動作Ｅ２０．Ｓ／３７０
　１１０開始シーケンス・フロー、概要及び詳細説明 Ｃ２１，Ｓ／３７０　１１０データ転送シーケンス・フ
ロー　一般的説明 Ｃ２２，カウント、キー　及びデータ・フォーマット・
エミュレーション（第４６Ａないしに図〉 Ｃ２３，Ｓ／８８とＳ／３７０による実記憶１６の共有
・ Ｃ２４，Ｓ／３７０によって開始されるＳ／８８割り込
みのための初期化機能 Ｃ２５，Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること Ｅ２ｅ、Ｓ／８Ｂオペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること Ｃ２７，フォールト・トレラント・ハードウェア同期化 １０発明の効果 Ａ、産業上の利用分野 本発明は、めいめいが個別のオペレーティング・システ
ムの下で動作する一対の中央処理装置（ｃＰｔＪ）が単
一の物理的主記憶装置を共有するようにする方法及び手
段に関し、特に、めいめいのオペレーティング・システ
ムが、あたかもその構成されたシステム記憶を全て制御
し、他方のオペレーティング・システムに気づかないか
のように動作することによって特徴付けられる。
Ｂ、従来の技術 多くのデータ処理システムは、２つのＣＰＵによってそ
の一部が共有される物理的主記憶を使用するものとして
知られている。しかし、知られている限り、これらのＣ
ＰｔＪは、１つのオペレーティング・システムが両方の
ＣＰＵによって使用されるようになっているかまたは、
ＣＰＵが個別のオペレーティング・システムをもち、例
えば構成テーブルを介して、それぞれのオペレーティン
グ・システムが双方のＣＰＵ及びオペレーティング・シ
ステムの存在を認識することになる。そして、必要な場
合、その共通記憶へのアクセスを許容するためにパス調
停が使用される。
Ｃ１発明が解決しようヒする課題 この発明の目的は、めいめいが個別のオペレーティング
・システムの下で動作する一対の中央処理装置（ｃＰＵ
）をもつシステムにおいて、めいめいのオペレーティン
グ・システムをして、他方のオペレーティング・システ
ム及びＣＰＵの存在を意識することなくその構成された
システム記憶を全て制御することを可能ならしめる方法
及び手段を提供することにある。
Ｄ、＋！ｌ！題を解決するための手段 本発明によれば、第１のオペレーティング・システムの
下で動作する第１の処理要素と、主記憶と、Ｉ１０装置
をもつｚｉのデータ処理システムから、第２の処理要素
をその主記憶に結合する手段をもち第２のオペレーティ
ング・システムの制御の下で動作する第２の処理要素に
よって使用するために、双方のオペレーティング・シス
テムによってＮ識できない様式で主記憶の一区画または
領域を獲得するための方法及び手段が提供される。
好適な実施例においては、第１のオペレーティング・シ
ステムにおける記憶マネジャが、記憶をプロセスに割り
振るために、未使用の記憶ブロックに対応するエントリ
のリストを作成する。第１の処理要素上で監視モードで
走るアプリケーション・プログラムが、予定のサイズの
連続的記憶領域に対応するエントリのグループをそのリ
ストから除去する。その記憶の連続的領域に対応するア
ドレス・データが、上記第２の処理要素による連続的領
域のアクセスを可能ならしめるために上記結合する手段
に転送される。
通常の命令実行の間に、第２の処理要素は、その連続的
記憶領域に対するアクセスを与えられ、第１の処理要素
が残りの記憶領域に対するアクセスを与えられる。しか
し、第１の処理要素上で走る特殊なアプリケーション・
プログラム（しかし第１のオペレーティング・システム
ではない）にその連続的記憶領域に対するアクセスが与
えられる。
Ｅ、実施例 Ｅｌ、序論 本発明を実現するための好適な実施例は、フォールト・
トレラント・システムを有する。
フォールト・トレラント・システムは、典型的には、フ
ォールト・トレラント動作のためのボトム・アップから
設計されたものである。それにおいては、プロセッサ、
記憶、Ｉ１０装置及びオペレーティング・システムが特
別にフォールト・トレラント環境のために仕立てられて
いる。しかし、順客ベースの広がりと、そのオペレーテ
ィング・システムの成熟度と、可屈ユーザー・プログラ
ムの数と範囲は、インターナショナル・ビジネス・マシ
ーンズ・コーポレーションによって販売されているシス
テム３７０　（Ｓ／３７０）などのいくつかの製造メー
カーの際立って古いメインフレーム・システムはどには
大きくない。
今日のフォールト・トレラント・データ処理システムの
あるものは、旧来の非フォールト・トレラント・メイン
フレーム上で回層でない、またはメインフレーム・オペ
レーティング・システムによってサポートされない多く
の先進機能を提供する。これらのａ能としては、分散処
理ネットワークに亙る単一のシステム・イメージや、プ
ロセッサ及びＩ１０コントローラをホットプラグする（
電源オンによりカードを除去しまたは導入する）能力や
、瞬間的にエラーを検出して故障を分離し、コンピュー
タ・ユーザに対する割り込みなしで故障素子のサービス
から電気的に除去する機能や、素子の故障から生じる動
的再構成またはシステムが連続的に動作している間にシ
ステムに対して追加の＊＊を加えることがある。
そのようなフォールト・トレラント・システムの１つの
例として、インターナショナル・ビジネス・マシーンズ
・コーポレーションによって販売されているシステム８
８　（Ｓ／８８）がある。本発明の好適な形態の統合部
分を形成するのが、このＩＢＭ　　Ｓ／８８の１つのモ
デル及びＩＢＭＳ／３７０の１つのモデルである。
上述の機能をＳ／３７０環境及びアーキテクチャに組み
込もうとすることは、典型的には、オペレーティング・
システム及びアプリケーション・プログラムの大幅な書
き直しと、スクラッチから開発された新しいハードウェ
アを要する。しカシ、ＶＭ、ＶＳＥ、ｌＸ３７０なビの
オペレーティング・システムの書き直しは、まさに途方
もない作業であって、膨大な数のプロゲラマと、相当の
期間を要するというのが多数の者が考えるヒころである
。ＩＢＭ　　Ｓ／３７０またはＭＶＳなどの複雑なオペ
レーティング・システムが産熱するには通常５年以上か
かる。現時点まで、大抵のシステム故障は、オペレーテ
ィング・システム・エラーの結果である。また、ユーザ
ーがオペレーティング・システムの使用に収益を見出す
ようになるには多くの年月を要する。不幸にも、あるオ
ペレーティング・システムが一部戒熟し大きいユーザー
・ベースを形成してしまうと、そのコードを、フォール
ト・トレランス、動的再構成、単一システム・イメージ
などの新しい機能を導入するように変更することは容易
な努力ではない。
成熟したオペレーティング・システムを新しいマシン・
アーキテクチャに移植することの複雑性ヒ費用のため、
設計者は通常、新しいオペレーティング・システムを開
発しようと決心するこヒになるが、これはユーザーの社
会によって容易に受は入れられないこヒがある。成熟し
たオペレーティング・システムを、新しく開発されたオ
ペレーティング・システムによって例示される新しい機
能を組み込むように変更することは非現実的であること
が分かっているが、この新しいオペレーティング・シス
テムは実質的なユーザー・ベースを決して形成すること
が出来ないかもしれず、はとんどの問題が解決される前
に多年のフィールドでの使用を経ることになろう。
従って、本発明は、オペレーティング・システムをあま
り書き直すことなく、通常非フォールト・トレラントで
ある処理システム及びオペレーティング・システムのた
めに、フォールト・トレラント環境及びアーキテクチャ
を提供することを！ｉ図している。好適な実施例では、
ＩＢＭシステム７８８の１つのモデルが、ＩＢＭ　　Ｓ
／３７０の１つのモデルに接続される。
異なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８Ｉなどのある種の通信コードを使用するこ
とを通じての方法がある。通常、ネットワーク中の端点
コンピュータの間のデータ通信を達成するためには、そ
れらの端点がめいめい、交換されるべきデータに対する
サービスの一貫したセットを理解し適用することが必要
である。
それらの設計上の複雑さを低減するために、はとんどの
ネットワークは、めいめいの層またはレベルが１つ下の
層またはレベル上に構成されてなる一連の層またはレベ
ルとして構成されている。
層の数、各層の名称、及び各層の機能は、ネットワーク
によって異なる。しかし、あらゆるネットワークにおい
て、各層の目的は、上位のサービスに対してサービスを
提供し、以てそれら上位の層を、提供されるサービスが
実際に実現される様式の詳細情報から遮蔽することにあ
る。１つのマシン上の層ｎは、別のマシン上の層ｎと会
話をやりとりする。この会話で使用される規則と会話は
、層ｎプロトコルとして集合的に知られている。興なる
マシン上の対応層を有するエンティティは、対等（ｐｅ
ａｒ）プロセスと呼ばれ、そのプロトコルを使用して通
信すると言われるのがこの対等プロセスである。
実際上、１つのマシン上の層ｎから別のマシンの層ｎに
直接転送されるデータはないく最下位または物理層の場
合は例外）。すなわち、興なるまたは相違するシステム
上で動作するアプリケージ９ン・プログラムの直接的結
合はあり得ない。
そうではなくて、各層は、最下位層に達するまでデータ
及び制御情報をその直ぐ下の層に渡すのである。最下位
層では、より上位の層によって使用される仮想通信とは
対照的に、別のマシンとの物理的通信が存在する。
これらのサービスのセットの定義は上述の複数の異なる
ネットワーク中に存在し、より最近は、異なるベンダか
らのシステムの相互１！絖を容易ならしめるためのプロ
トコルの提供に興味が集まっている。これらのプロトコ
ルの開発の１つの構成として、ＩＳＯの７層Ｏ８Ｉ　　
Ｃ解放システム相互接続）モデルによって定義される枠
組みがある。
このモデルの各層は、その下の層からサービスを要求し
つつその上の層に対してネットワーク・サービスを与え
る役目を果たす。各層で与えられるサービスは、それら
をネットワーク中の各ステーションによって矛盾なく適
用することができるように良好に定義されている。これ
は、興なるベンダの装置の相互接続を可能ならしめると
いうことである。あるノード内の層から層へのサービス
の実現は、その実現構成に特有であり、あるステージ曹
ン内で与えられたサービスに基づきベンダ差別化を可能
ならしめる。
そのようなプロトコルの構造化されたセットを実現する
全体の目的は、データの端点から端点への転送を実現す
ることにある、ということに留意することは重要である
。Ｏ８Ｉモデル内の主な区分けは、ユーザー・ノードが
、ソース側アプリケージ９ン・プログラムから受信側ア
プリケーション・プログラムへのデータの引き渡しに関
与していると考えてみるならよりよく理解されよう。こ
のデータを引８１すために、Ｏ８Ｉプロトコルは、各レ
ベルのデータに働きかけ、ネットワークに対してフレー
ムを供給する。それらのフレームは次に、ビットのセッ
トとして物理媒体に与えられ、それはその物理媒体を通
じて伝送される。それらは次に、受取りステーション側
のアプリケーション・プログラムにデータを提供するた
めに、逆の手続を受ける。
興なるプロセッサ及びオペレーティング・システムを結
合するための現在の方法として、ある種の通信コントロ
ーラを各システムに追加し、オペレーティング・システ
ムにデバイス・ドライバを付加し、データを輸送するた
めにシステム・ネットワーク・アーキテクチャ（ＳＮＡ
）またはＯ８Ｉなどのある種の通信コードを使用するこ
とを通じての方法がある。第３図は、ローカル・エリア
・ネットワーク（ＬＡＮ）による２つのコンピュータ・
システムの標準的な相互接続を示すものである。特に、
ＩＢＭ　　システム７８８アーキテクチヤに接続された
ＩＢＭ　　Ｓ／３７０アーキテクチヤが示されている。
ここで、めいめいの場合、アプリケーション・プログラ
ムが、プロセッサを制御しＩ１０チャネルまたはパスに
アクセスするために、オペレーティング・システムとの
インターフェースを通じて動作することが見て取れよう
。各アーキテクチャ装置は、データを交換するための通
信コントローラをもっている。通信するためには、デー
タが対応するアプリケージ３ン・プログラムの間で交換
されることを可能ならしめるように多層プロトコルを利
用しなくてはならない。
データを交換するための別の方法として、コプロセッサ
がシステム・バス上にあってシステム・パスを調停し、
そのＩｌｏをホスト・プロセッサとして使用するような
、コプロセッサによる方法がある。このコプロセッサに
よる方法の欠点は、同種でない（相違する）ホストＩ１
０をサポートするために必要なコードの書き直しの量で
ある。別の欠点ヒして、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
従来技術のフォールト・トレラント・コンピュータ・シ
ステムは、処理装置と、ランダム・アクセス・メモリ装
置と、周辺制御装置と、幾つかのモジュール単位間のす
べての情報転送を与える単一バス構造を含むプロセッサ
・モジュールを有する。各プロセッサ・モジュール内の
システム。
パス構造は、重複相手（ｄｕｐｌｉｃａｔｅ　ｐａｒｔ
ｎｅｒ）バスを有し、プロセッサ・モジュール内の各機
能ユニットもまた重複相手ユニットをもつ。このパス構
造は、モジュールのユニットに対する動作電力と、主ク
ロックからのシステム・タイミング信号を与える。
第２ｒ：ＩＪは、機能ブロック図の形式でプロセッサ・
モジュールのプロセッサ・ユニットの構造を示すもので
ある。共通の交換カード上に取り付けられ同期して同一
の動作を実行する対になった同一のプロセッサを使用す
ることによって、処理エラーを検出するための比較を行
うことができる。
各カードは通常、同一の構造の、相手となる冗長ユニッ
トをもつ。
このコンピュータ・システムは、全体のプロセッサ・モ
ジュール内の各機能ユニットのレベルで故障検出を行う
。エラー検出器は、各ユニット内のハードウェア動作を
監視し、ユニット間の情報転送をチエツクする。エラー
の検出によって、プロセッサ・モジュールがそのエラー
を引き起こしたユニットを分離し、そのユニットが別の
ユニットに情報を伝送するのを禁止し、モジュールは、
その故障ユニットの相手側のユニットを使用することに
よって動作を継続する。
どれかのユニットで故障が検出されると、そのユニット
は分離され、それが誤った情報を別のユニットに転送す
ることができないように、切り放し状ｕ　（ｃｆｆ−１
ｉｎｅ）に置かれる。この今や切りはなされたユニット
の相手は動作を継続し、以てモジュール全体が動作を継
続するのを可能ならしめる。ユーザーは、その切りはな
されたユニットにサービスする保守要求の表示を除けば
、そのような故障検出及び切り放し状況への転移に気付
くことはめったにない。このカード配置は、除去及び交
換を容易ならしめる。
メモリ・ユニットにはまた、システム・パスをチエツク
するタスクが割当てられる。このために、そのユニット
は、アドレス信号をテストし、そのパス構造上のデータ
Ｉｔ！をテストするパリティ・チエッカをもつ。どのパ
スが故障であるかを決定すると、メモリ・ユニットは、
モジュールの他のユニットに、非故障パスにのみ従うよ
うに通知する。プロセッサ・モジュールの電源ユニット
は、２つの電源を使用し、そのめいめいが、組となった
対のユニットのうちの１つのユニットに対してのみ電力
を与える。そして、障害供給電圧が検出されると、それ
によって影響を受けるユニットからパス構造に至るすべ
ての出力線がアース電位にクランプされ、以て電力の障
害がパス構造に対するＩＩＩ書情報の伝送を引き起こす
のを防止する。
第１図は、機能ブロック図の形式で、データの直接交換
を可能ならしめるためのフォールト・トレラント構造の
様式の、対Ｓ／３７０プロセツサと対Ｓ／８８プロセツ
サの相互接続を示す図である。従来技術のＳ／８８構造
（第４図）に対するＷ４似牲は意図的なものであるが、
本発明の好適な実施例を確立するのは、ハードウェアと
ソフトウェアの岡方の手段による独特の相互接続である
。このとき、Ｓ／３７０プロセツサが、Ｓ／８８タイプ
比較論理以外に記憶制御論理及びパス・インターフェー
スにも！Ｉ＠されていることが見て取れよう。後述する
が、その比較論理は、Ｓ／８日プロセッサの比較論理と
同様に機能する。さらに、Ｓ／３７０プロセツサはシス
テム・パスを介して対応するＳ／８日プロセッサに直！
ｌ！！統されている。５７８８プロセツサの場合と同様
に、Ｓ／３７０プロセツサは対に接続され、その対は、
フィールド交換可能で、ホットプラグ可能な回路カード
上に取り付けられるように意図されている。いくつかの
ドライバの相互接続の詳細は、後で詳細に説明する。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムの制御の下で同一のＳ／３７０命令を同時に実行
するために複数のＳ／３７０プロセツサを相互接続する
。これらは、対応する５７８８プロセツサ、ｌ１０１ｍ
置及び主記憶に線銃され、それらはすべて、５７８８オ
ペレーテイング・システムの制御の下で同一の５７８８
命令を同時に実行する。また、後述するが、Ｓ／８８プ
ロセツサが結合されていない間にＳ／３７０プロセツサ
からのＳ／３７０　１１０コマンド及びデータ！Ｓ／８
８プロセッサに渡し、Ｓ／８８プロセツサがＩ１０装置
及び主記憶に再結合されたときに後でＳ／８８プロセツ
サによって処理するためにＳ／８８によって使用可能な
形式にそのコマンド及びデータを変換するために、５７
８８プロセツサをそのＩ１０装置及び記憶から非同期的
に切り放すための手段も含まれている。
Ｅ２．フォールト・トレラント環境において通常非フォ
ールト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１つ
のＳ／３７０オペレーテイング・システムの制御の下で
同一のＳ／３７０命令を同時に実行する第１の対として
Ｓ／３７０プロセツサなどの通常非フォールト・トレラ
ントであるプロセッサを結合することによって好適な実
施例で達成される。また、一方または両方のプロセッサ
中の工ラーを瞬間的に検出するために、一方のプロセッ
サ中のさまざまな信号の状態を他方のプロセッサ中のそ
れらと比較するための手段も設けられている。
さらに、第１の対と同時に同一のＳ／３７０命令を実行
し第２の対のＳ／３７０中のエラーを検出するための、
比較手段をもつ第２の対のＳ／３７０プロセツサが設け
られている。各Ｓ／３７０プロセツサは、第１及びそれ
の相手の第２のプロセッサと、Ｓ／８Ｂ　　Ｉ１０装置
と、Ｓ／８８主記憶をもつＳ／８８データ処理システム
などのフォールト・トレラント・システムの個別のＳ／
８８プロセツサに結合されている。各Ｓ／８８プロセツ
サは、それをＩ　１０ｉｌ置及び主記憶に結合するため
のハードウェアを接続されてなる。
個別のＳ／３７０及びＳ／８８プロセツサはそれぞれ、
バス制御ユニットを含む手段によってそのプロセッサ・
バスを互いに接続されてなる。各バス制御ユニットは、
個別のＳ／８８プロセツサをそれの関連ハードウェアか
ら非同期的に切り放し、（１）Ｓ／３７０プロセツサか
らの５７３７０コマンド及びデータを５７８８プロセツ
サに転送しく２）そのＳ／３７０コマンド及びデータを
、Ｓ／８８プロセツサによって実行可能なコマンド及び
使用可能なデータに変換するためにＳ／８８プロセツサ
をバス制御ユニットに結合するために、個々のＳ／８８
プロセツサ上で走るアプリケーション・プログラムと対
話する手段を含む。
Ｓ／８８データ処理システムはその後、Ｓ／８８オペレ
ーテイング・システムの制御の下でそのコマンド及びデ
ータを処理する。Ｓ／８８データ処理システムはまた、
Ｓ／３７０プロセツサ対のどちらか１つ、または個々の
５７８８プロセッサ結合対におけるエラー信号に応答し
、その結合対をサービスから除去して他方のＳ／３７０
及びＳ／８８対によってフォールト・トレラント動作の
継続を可能ならしめる。この構成により、Ｓ／３７０プ
ログラムは、（Ｉ１０１０ｏためのＳ／８８システムの
援助により）、Ｓ／３７０及びＳ／８８オペレーテイン
グ・システムにあまり変更を加え′ることなくＳ／８８
の有利な機能を以てフォールト・トレラント（ＦＴ）環
境でＳ／３７０プロセツサによって実行される。
さらに、Ｓ／８８プロセツサの記憶管理は、Ｓ／８８主
記憶中の専用ｖＡ域を、Ｓ／８Ｂオペレーテイング・シ
ステムの知識なく重複化された５７３７０プロセツサ対
及びそのオペレーティング・システムに割当てるように
制御される。その重複化されたＳ／３７０プロセツサ対
のプロセッサは、Ｓ／３７０命令及びデータをその専用
記憶領域からフェッチし記憶するために、記憶管理装置
及びＳ／８８パス・インターフェースを介してＳ／８８
の共通パス構造に個別に結合される。
この好適な実施例は、Ｓ／３７０オペレーテイング・シ
ステムまたはＳ／３７０アプリケーシヨンを書き直すこ
となくＳ／３７０ハードウエア中でフォールト・トレラ
ンスを実現するための方法と手段を提供する。そして、
フォールト・トレランスをサポートするようにプロセッ
サをカスタム設計することなく、完全なＳ／３７ｏ　　
ｃｐｕハードウェア冗長性及び同期が与えられる。Ｓ／
３７０オペレーテイング・システム及びフォールト・ト
レラント・オペレーティング・システム（どちらも仮想
メモリ・システムである）は、どちらのオペレーティン
グ・システムをもあまり書き直す必要なく同時に走る。
この好適な実施例においては、対等プロセッサ対の間に
はハードウェア／マイクロコード・インターフェースが
与えられ、各プロセッサは異なるオペレーティング・シ
ステムを実行する。一方のプロセッサは、ＩＢＭオペレ
ーティング・システム（例えばＶＭ、ＶＳＥ、ｌＸ３７
０など）を実行する、マイクロコードｔｌｔｌＪ御され
るＩＢＭ　　Ｓ／３７０エンジンであり、好適な実施例
の第２のプロセッサは、Ｓ／８ｓｖｏｓｃ仮想オペレー
テイング・システム）を実行する、ハードウェア・フォ
ールト・トレラント環境を制御することのできるオペレ
ーティング・システム（例えばＩＢＭシステム７８日）
を実行するハードウェア・フォールト・トレラント・エ
ンジンである。
プロセッサ対の間のハードウェア／マイクロコード・イ
ンターフェースは、その２つのオペレーティング・シス
テムが、ユーザーによって単一のシステム環境として知
覚される環境に共存することを可能ならしめる。このハ
ードウェア／マイクロコード資１ｌｌ（メモリ、システ
ム・パス、ディスクＩ１０、テープ、通信Ｉ１０端末、
電源及び筐体）は、各オペレーティング・システムがそ
のシステム機能の部分を処理する間に互いに独立に作用
する。尚、メモリという用語と記憶という用語は、ここ
では同じように使用される。ＦＴプロセッサとオペレー
ティング・システムは、エラー検出／分離及び回復と、
動的再構成と、Ｉ１０動作を管理する。非フォールト・
トレラント（ＮＦＴ）プロセッサは、ＦＴプロセッサを
意識することなく本来の命令を実行する。ＦＴプロセッ
サは、ＮＦＴプロセッサには、多重Ｉ１０チャネルのよ
うに見える。
ハードウェア／マイクロコード・インターフェースは、
何方の仮想メモリ・プロセッサが共通のフォールト・ト
レラント・メモリを共有するのを可能ならしめる。各Ｎ
ＦＴプロセッサには、ＦＴプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
ＮＦＴプロセッサの動的アドレス変換機能は、ＦＴプロ
セッサによって割り振られた記憶のブロックを制御する
。ＮＦ′Ｔプロセッサは、オフセット・レジスタの使用
を通じて、そのメモリがアドレス・ゼロでスタートする
ことを認識する。そして、ＮＦＴプロセッサをその記憶
境界に維持するために限界チエツクが実行される。ＦＴ
プロセッサは、ＮＦ前記憶及びＮＦＴアドレス空間の内
及び外のデータのＤＭＡ　　Ｉ１０ブロックにアクセス
することができるが、ＮＦＴプロセッサは、その割当て
られたアドレス空間の外の記憶にアクセスすることは禁
止されている。ＮＦ前記憶サイズは、構成テーブルを変
更することによって変えることができる。
Ｅ３．別のプロセッサからあるプロセッサへのコマンド
及びデータを禁止するために、そのプロセッサを関連ハ
ードウェアから切り放すこと既存のプロセッサ及びオペ
レーティング・システムに新しい装置を追加するには、
一般的に、パスまたはチャネルを介してハードウェアを
取り付け、オペレーティング・システムのために新しい
デバイス・ドライバ・ソフトウェアを書くことが必要で
ある。本発明の改善された「切り放し」機能は、一方の
プロセッサをパスまたはチャネルに接続することなく、
またパスの占有権を巡って調停することなく、２つの興
なるプロセッサが互いに通信することが可能となる。そ
れらのプロセッサは、オペレーティング・システムをあ
まり変更することなく、デバイス・ドライバを追加する
必要なく、通信する。本発明の機能は、２つの相違する
プロセッサが組み合わされた時、たとえめいめいのプロ
セッサが自分本来のオペレーティング・システムを実行
していても、ユーザーには単一のシステムのイメージを
与える。
この機能は、より最近になって開発されたオペレーティ
ング・システムによって提示される特殊な機能を、成熟
したオペレーティング・システムのユーザーの見解及び
信頼性と結合する方法及び手段を提供する。この機能は
、２つのシステム（ハードウェア及びソフトウェア）を
結合して新しい第３のシステムを形式する。この分野の
当業者には、この好適な実施例が５７８８システムに結
合されたＳ／３７０システムを示しているけれども、任
意の２つの興なるシステムを結合することができること
を理解するであろう。この概念の設計基準は、信頼性を
維持するために成熟したオペレーティング・システムに
はほとんどあるいは全く変更を加えないこと、及びコー
ドの開発期間のためより最近になって開発されたオペレ
ーティング・システムに対するインパクトカミ最初であ
ることである。
この機能は、２つの相違するオペレーティング・システ
ムをそれら固有の特徴を維持しつつ両方の特徴をもつ第
３のシステムに結合する方法に関与する。この発明の好
適な形式は、主に直接メモリ・アクセス・コントローラ
（ＤＭＡＣ）として機能するシステムの間の結合論理を
必要とする。この機能の主要な目的は、フォールト・ト
レラント・プロセッサ（例えば好適な実施例ではＳ／８
８）中で走りフォールト・トレラント・オペレーティン
グ・システム上にあるアプリケーション・プログラムに
、異種プロセッサ（例えば好適な実施例ではＳ／３７０
）及びそのオペレーティング・システムからデータ及び
コマンドを獲得する方法を与えることにある。侵入（す
なわち、監視プログラム対ユーザー状態、メモリ・マツ
プ・チェツキングなど）を防止するために、どのプロセ
ッサにもハードウェアとソフトウェアの両方の防止機構
が存在する。典型的には１．オペレーティング・システ
ムは、割り込み、ＤＭＡチャネル、Ｉ１０装置及びコン
トローラなどのすべてのシステム資源を制御する傾向が
ある。それゆえ、興なる２つのアーキテクチャを結合し
、この機能を徹底的に設計してしまうことなくこれらの
マシンの間でコマンド及びデータを転送することを、多
くの人々は、膨大な作業であり、現実的でないと考えて
いる。
第２１！ｉｉ３は、この好適な実施例の環境でＳ／８８
プロセツサに結合されたＳ／３７０プロセツサを図式的
に示している。第１図に示すＳ／３７０プロセツサと対
照的に、メモリはＳ／８８パス・インターフェース論理
によって置き換えられ、５７３７０チヤネル・プロセッ
サは、パス・アダプタ及びパス制御ユニットによって置
き換えられている。注目すべきであるのは、２重の破線
で示す５７３７０パス制御ユニツトと５７８８プロセツ
サの間の相互接続である。
この特徴は、プロセッサ＃ａ合論理を、大抵の装置が接
続されるシステム・パスまたはチャネルではなく、Ｓ／
８８フオールト・トレラント・プロセッサの仮想アドレ
ス・パス、データ・パス、制御パス及び割り込みパス構
造に接続することにある。有効アドレスがフォールト・
トレラント・プロセッサの仮想アドレス・パス上にある
ことを示すストローブ線は、アドレス信号が活動化され
た後の数ナノ秒活動化される。パス・アダプタ及びパス
制御ユニットをもつ結合論理は、ストローブ信号があら
れれる前にＳ／８８アプリケーシゴン・プログラムによ
って、予め選択されたアドレス範囲が提供されているが
どうかを決定する。もしこのアドレス範囲が検出された
なら、アドレス・ストローブ信号は、フォールト・トレ
ラント・プロセッサ・ハードウェアへ行くことをブロッ
クされる。この信号がブロックされることは、フォール
ト・トレラント・ハードウェア及びオペレーティング・
システムが、マシン・サイクルが生じたことを知るのを
防止する。このハードウェア中のフォールト・トレラン
ト・チエツク論理は、このサイクルの間に分離され、こ
の期間に起こったいがなる活動をも完全に見逃すことに
なる。そして、そのプロセッサ・パス上のすべてのキャ
ッシュ、仮想アドレス・マツピング論理及び浮動小数点
プロセッサは、マシン・サイクルが発生したことを認識
しないことになる。すなわち、すべｒのｓ／８８ＣＰＵ
！！！能は「凍結」サレ、５７８８プロセツサによるア
ドレス・ストローブ信号の確認を待つ。
フォールト・トレラント・プロセッサ論理からブロック
されたアドレス・ストローブ信号は、結合論理に送られ
る。これによりＳ／８８フオールト・トレラント・プロ
セッサに、フォールト・トレラント特殊アプリケーショ
ン・プログラムとそれに接続されたＳ／３７０プロセツ
サの間のインターフェースである結合論理に対する完全
な制御が与えられる。アドレス・ストローブ信号と仮想
アドレスは、結合論理の要素である論理記憶、レジスタ
及びＤＭＡＣを選択するために使用される。第５図は、
適切なレベルにあり適切なアドレスに対応していると決
定される、Ｓ／３７０バス制御論理からの割り込みの検
出の結果を図式的に示すものである。それゆえ、その最
も広い側面においては、切り放し機構は、その関連ハー
ドウェアからプロセッサを切断し、データをそのエンテ
ィティとともに有効に転送するためにプロセッサＪＰ：
Ｘ種エンティティに接続する。
結合論理は、入来Ｓ／３７０コマンドをキューし、Ｓ／
３７０との間で行来するデータを記憶するために使用さ
れる局所記憶をもつ。データ及びコマンドは、結合論理
中の多！ｉＤＭＡチャネルによって局所記憶へと移動さ
れる。フォールト・トレラント・アプリケーション・プ
ログラムは、ＤＭＡＣを初期化してＤＭＡＣからの割り
込みにサービスし、ＤＭＡＣは、コマンドが到来した時
またはデータのブロックが送信あるいは受信された時、
アプリケーション・プログラムに通知する働きを行う。
動作を完了するためには、結合論理は、フォールト・ト
レラント・プロセッサの゛両側が同期状態にあることを
保証するために、プロセッサのクロック端の前に、デー
タ・ストローブ承認線に信号を返さなくてはならない。
アプリケーション・プログラムは、スタートＩ１０、テ
ストＩ１０などのＳ／３７０タイプのコマンドを受は取
る。アプリケーション・プログラムは次に、各Ｓ／３７
０　　Ｉ１０コマンドをフォールト・トレラントＩ１０
コマンドに変換して通常のフォールト・トレラントＩ１
０コマンド・シーケンスを初期化する。
これはオペレーティング・システムの周辺でアプリケー
ション・プログラムに対してデータのブロックを入手す
る新規な方法であると考える。それはまた、通常はオペ
レーティング・システムによって実行される機能である
割り込みをアプリケーションが処理することを可能なら
しめる方法でもある。このアプリケーション・プログラ
ムは、フォールト・トレラント・プロセッサをその通常
プロセッサ機能からＩ１０コントローラ機能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
このように、異種の命令及びメモリ・アドレシング・ア
ーキテクチャをもつ２つのデータ処理システムが、他方
のシステムが一方のシステムの存在に気付くことなく一
方のシステムが他方のシステムの仮想メモリ空間の任意
の部分に効率的にアクセスすることを可能ならしめるよ
うに緊密に結合される。その他方のシステム中の特殊な
コードは、バス上に特殊アドレスを配置することによっ
てハードウェアを介して一方のシステムと通信する。ハ
ードウェアは、そのアドレスが特殊なものかどうかを判
断する。そしてもしそうなら、ストローブが別のシステ
ムの回路によって感知されるのをブロックされ、別のシ
ステムのＣＰＵが特殊なハードウェアと、両方のシステ
ムにアクセス可能なメモリ空間を制御することができる
ように方向転換される。
その他方のシステムは、必要時、初期化及び構成タスク
などのために、一方のシステムを完全にｍ御することが
できる。その一方のシステムは、いか工うにしてもその
他方のシステムをｌ１ｊｌｆｌすることができないが、
その他方のシステムに対して、次のようにしてサービス
の要求を出すことができる。
すなわち、その一方のシステムは、Ｉ１０コマンドまた
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
その他方のシステムは、ステージされた情報を含むメモ
リ空間へと指向され、そのフォーマットを別のシステム
の固有の形式に変換するようにそれを処理する。次に、
アプリケーション・プログラムは、その変換されたコマ
ンド及びデータ上で本来のＩ１０動作を実行するように
その他方のシステムの本来のオペレーティング・システ
ムを指令する。このように、上述のすべてのことは両方
のシステムの本来のオペレーティング・システムに対し
て完全に透過的であって、両方のシス゛テムの本来のオ
ペレーティング・システムにあまり変更をくわえること
なく起こるのである。
Ｅ４．オペレーティング・システムに対して透過的なシ
ステムに対して割り込みを与えること現在の大抵のプロ
グラムは、２つ（またはそれ以上）の状態、すなわち、
監視状態またはユーザー状態のうちの１つの状態で実行
する。アプリケージせン・プログラムはユーザー状態で
実行し、割り込みなどの機能は監視状態で走る。
アプリケーションはＩ１０ボートに接続し、そのポート
をオープンし、読取、書込または制御の形式のＩ１０要
求を発行する。その時点で、プロセッサは、タスク切り
換えを行うことになる。オペレーティング・システムが
、Ｉ１０完了を通知する割り込みを受は取る時、オペレ
ーティング・システムはこの情報を読取キューに入れそ
れをシステム資源の優先順位によってソートする。
オペレーティング・システムはすべての割り込みベクタ
を自己使用のため留保し、よっていかなる割り込みベク
タも、他のマシンからのＩ１０要求を通知する外部割り
込みなどの新しい機能には商用でない。
好適な実施例の５７８８においては、商用な割り込みベ
クタの大部分は実際には未使用であり、これらは、オペ
レーティング・システムにおいて慣用である「非初期化
」または「疑似」割り込みのための共通エラー・ハンド
ラに対するベクタリングをもたらすためのセットアツプ
である。本発明の好適な実施例は、これらの、さもなく
ば未使用であるところのベクタのサブセットを、Ｓ／３
７０結合論理割り込みのための特殊な割り込みハンドラ
に対する適切なベクタと交換する。この変更された５７
８８オペレーテイング・システムは、次に、適所に新規
に構成されたベクタによる使用のために再構ａ　（ｒｅ
ｂｏｕｎｄ）される。
好適な実施例のシステム７８８は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（ａｕｔｏｖｅｅｔｏｒ）を使用する。本発明のこの実
施例は、これらの自動ベクタ・レベルのうちの１つ、す
なわち最高レベルの次のレベルであるレベル６を使用す
る。このレベル６は、通常、システム７８８によってＡ
／Ｃ電力擾乱割り込みのために使用される。
システム／３７０をシステム７８８に結合する論理は、
その割り込み要求をＡ／（４カ擾乱の割り込みとＯＲす
ることによってレベル６に対する割り込みを提供する。
システム初期化の間に、論理割り込みを接合するための
特殊な割り込みハンドラに対する適切なベクタ番号が、
５７８８オペレーテイング・システムに対して透過的で
あるアプリケーション・プログラムによって、結合論理
中に（例えばＤＭＡＣレジスタ中に）ロードされる。
なんらかの割り込みがシステム７８８によって受は取ら
れる時、その割り込みは、その割り込みを処理し最初の
割り込みハンドラ命令をフェッチするためのハードウェ
ア及び５７８８プロセツサの内部命令のみを使用して割
り込み承！１（ＩＡＣＫ）サイクルを初期化する。その
とき、プログラム命令の実行は必要とされない。しかし
、ベクタ番号もまた取得され透過的な様式で与えられな
くてはならない。このことは、好適な実施例では、レベ
ル６の割り込みが結合論理によって提供されるときＳ／
８８を＜Ａ／Ｃ電力擾乱のための割り込み提供機構を含
む）その関連ハードウェアから切り放し、Ｓ／３７０−
Ｓ／８８結合論理に５７８８プロセツサを結合すること
によって達成される。
より詳しくは、Ｓ／８８プロセツサはその出力に機能コ
ードと割り込みレベルを設定し、ＩＡＣＫサイクルの開
始時点でアドレス・ストローブ（ＡＳ）及びデータ・ス
トローブ（ＤＳ）をも立ち上げ（ａｓｓｅｒｔ　）る。
アドレス・ストローブは、もし結合論理割り込み提供信
号が活動状態にあるなら、ＡＣ電力擾乱割り込み機構を
含むＳ／８８ハードウエアからブロックされ、適切なベ
クタ番号を読みだすためにＡＳが結合論理に送られ、そ
の適切なベクタ番号は、データ・ストローブによってＳ
／８８プロセツサ中にゲートされる。データ・ストロー
ブはＳ／８８ハードウエアからブロックされるので、マ
シン・サイクル（ＩＡＣＫ）は、結合論理割り込みベク
タ番号を取得することに関連してＳ／８８オペレーテイ
ング・システムに対して透過的である。
もし結合論理割り込み信号がＩＡＣＫサイクルの開始時
点で活動状態でなかったなら、通常のＳ／８８レベル６
割り込みが行なわれることになる。
Ｅ６．異なる仮想記憶オペレーティング・システムを実
行する２つまたはそれ以上のプロセッサの間で実記憶を
共用すること このｌ！ｌ能は、フォールト・トレラント・システムを
、フォールト・トレラント記憶をサポートするためのコ
ード、すなわちホットプラギングを介しての記憶ボート
の除去及び挿入と、こわれたデータの瞬間的検出と、も
し適当ならその回復をサポートするためのコードをもた
ない異種プロセッサ及びオペレーティング・システムに
結合する。
この＊ｍは、めいめいが異なる仮想オペレーティング・
システムを実行する２つまたはそれ以上のプロセッサが
両方のオペレーティング・システムに対して透過的であ
るような様式で単一の実記憶を共有し、これら複数のプ
ロセッサの間のデータ転送を行うことができるように１
つのプロセッサが、別のプロセッサの記憶にアクセスす
ることができるような手段と方法を提供する。
この機能は、ユーザーには２つに見えるオペレーティン
グ・システム環境を結合して、ユーザーに単一のオペレ
ーティング・システムのように見えるようにする。各オ
ペレーティング・システムは、通常自己の実記憶空間全
体を制御する仮想オペレーティング・システムである。
この発明は、共通システム・バスを介して両方のプロセ
ッサによって共有される実記憶空間を１つだけもつ。そ
して、どちらのオペレーティング・システムも実質的に
ｌＩＦき直されることはなく、どちらのオペレーティン
グ・システムも他方のオペレーティング・システムが存
在し、あるいは実記憶が共有されていることを知らない
。このａ能は、第１のオペレーティング・システムの記
憶割り振りキューを検索するために第１のプロセッサ上
で走るアプリケーション・プログラムを使用する。そし
て、第２のオペレーティング・システムの必要条件を満
足するに十分な連続的な記憶空間が見出されると、この
記憶空間は、ポインタを操作することによって、第１の
オペレーティング・システムの記憶割り振りテーブルか
ら除去される。第１のオペレーティング・システムは、
もしアプリケーション・プログラムが第１のオペレーテ
ィング・システムに記憶を返さないなら、この除去され
た記憶の使用権（例えば、再割り振りする能力）をもつ
。
第１のオペレーティング・システムは、Ｉｌｏの立場か
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してＩ
１０コントローラとして応答する。
第１のオペレーティング・システムは、全てのシステム
資源の支配者であり、好適な実施例ではハードウェア・
フォールト・トレラント・オペレーティング・システム
である。第１のオペレーティング・システムは、初期的
にはく第２のオペレーティング・システムのために「盗
まれた」記憶を例外として）記憶を割り振り且つ割り振
り解除し、全ての関連ハードウェア障害及び回復を処理
する。その目的は、オペレーティング・システムに大幅
な変更を加えることなく２つのオペレーティング・シス
テムを結合することである。各オペレーティング・シス
テムは、自分がすべてのシステム記憶を制御していると
信じなくてはならない。なぜなら、それが両方のプロセ
ッサによって使用されつつある単一の資源だからである
。
システムに電源が投入されたとき、第１のオペレーティ
ング・システムとそのプロセッサは、システムの制御を
引き受け、ハードウェアが第２のプロセッサをリセット
状態に保持する。第１のオペレーティング・システムは
システムをブートし、どれだけの量の実記憶があるかを
決定する。
オペレーティング・システムは結局はすべての記憶を４
ＫＢ　＜４０９６バイト）ブロックに構成し、可屈な各
ブロックを記憶割り振りキュー中にリストする。キュー
中にリストされた各４ＫＢブロツクは、可屈な次の４Ｋ
Ｂブロツクを指し示す。第１のシステムによって使用さ
れる記憶は、除去されるか、キューの先頭から４ＫＢブ
ロツクとして追加されるかのどちらかである。そしてブ
ロック・ポインタは適宜調節される。ユーザーがオペレ
ーティング・システムからメモリ空間を要求する時、そ
の要求は、キューから実メモリの必要な数の４ＫＢブロ
ツクを割当てることによって満足される。その記憶が最
早必要でなくなったとき、ブロックはキューに戻される
。
次に、第１のオペレーティング・システムが、システム
を構成する、モジュール・スタートアップヒ呼ばれる一
連の機能を実行する。このモジュール・スタートアップ
によって実行されるアプリケーション・プログラムは、
第１のオペレーティング・システムから記憶を捕捉しそ
れを第２のオペレーティング・システムに割り振るため
に使用される新しいアプリケーションである。このプロ
グラムは、記憶割り振りリスト全体を走査し記憶の４Ｋ
Ｂブロツクの連続的なストリングを見出す。このアプリ
ケーション・プログラムは次に、そのキューの一部のポ
インタをブロックのその連続的なストリングに対応する
ように変更し、以て第１のオペレーティング・システム
のメモリ割り振りリストから記憶の連続的なブロックを
除去する。好適な実施例においては、除去された第１の
４ＫＢブロツクに先行する４ＫＢブロツクのポインタが
、その除去されたブロックの連続的なストリングの直ぐ
次に続＜　４ＫＢブロツクを指し示すように変更される
。
この時点で第１のオペレーティング・システムは、もし
システムが再ブートされずアプリケーション・プログラ
ムが記憶ポインタを返しもしないならこの実メモリ空間
のことを知らずそれの制御も有さない。それはあたかも
第１のオペ１ノーチイング・システムが、それ自体上で
走るプロセスに割り振られ、再割り振り可能でない実記
憶のセグメントを考慮しているかのようである、という
のは、ブロックはテーブルから除去され、ユーザーに単
に割当てられているのではないからである。
除去されたアドレス空間は次に、第２のオペレーティン
グ・システムへと向けられる。第１のオペレーティング
・システムから取得された第２のオペレーティング・シ
ステムに与えられたアドレス・ブロックを、第２のオペ
レーティング・システムに対してアドレス・ゼロから始
まるように見せるハードウェア・オフセット論理が存在
する。第２のオペレーティング・システムは次に、あた
かも自己の実記憶であるかのように、第１のオペレーテ
ィング・システムから取得した記憶を制御し、自己の仮
想記憶マネジャを通じてその記憶を制御する。すなわち
、第２のシステムによって発行された仮想アドレスを、
その割当てられた実記憶アドレス空間内の実アドレスに
変換する。
第１のオペレーティング・システムは、第２のプロセッ
サの記憶空間にＩ１０データを出入することができるが
、第２のプロセッサのプロセッサが追加記憶空間につい
て知らないため、第２のプロセッサは、その割り振られ
た空間から読み書きするこヒができない。もし第２のオ
ペレーティング・システム中でオペレーティング・シス
テムの誤動作が生じると、ハードウェア・トラップが、
第２のオペレーティング・システムが第１のオペレーテ
ィング・システムの空間に不用意に書き込みを行うのを
防止することになる。
第２のオペレーティング・システムに割り振られた記憶
空間の量は、ユーザーによって、モジュール・スタート
アップ・プログラム中のテーブルに定義される。もしユ
ーザーが、第２のプロセッサが１６メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊５ＶＣ（サー
ビス・コール）により、アプリケ−ジオン・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
両方のオペレーティング・システムが同一の記憶を共有
することが望ましい理由は、その記憶が第１のプロセッ
サ上でフォールト・トレラントであり、第２のプロセッ
サが第１のプロセッサからのフォールト・トレラント記
憶及びＩｌｏを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたないにも
かかわらず、事実上、フォールト・トレラント・マシン
となる。また、各ｊ１種プロセッサ毎に設けられた個別
の実記憶を用いることにより、第２のタイプのプロセッ
サ及びオペレーティング・システムを２つ以上、第１の
タイプのオペレーティング・システムに結合することが
できる。
好適な実施例では、第１のオペレーティング・システム
は、フォールト・トレラント５７８８のオペレーティン
グ・システムであり、第２のオペレーティング・システ
ムは、Ｓ／３７０のオペレーティング・システムのうち
の１つであり、第１及び第２のプロセッサはそれぞれ５
７８８及びＳ／３７０プロセツサである。この機能は、
通常非フォールト・トレラントであるシステムをして、
フォールト・トレラント・システムによって維持される
フォールト・トレラント記憶を使用することを可能なら
しめるのみならず、非フォールト・トレラント・システ
ムをして、（１）フォールト・トレラント・システムに
よって維持されるフォールト・トレラントＩ　１０装置
に対するアクセスを共有し、（２）チャネル対チャネル
結合の対した遅延を生じることなくより効率的な様式で
システム間のデータ交換を可能ならしめるのである。
Ｅ６．単一システム・イメージ 単一システム・イメージという用語は、ユーザーの遠隔
データ及び資源（例えば、プリンタ、ハードファイルな
ど）に対するアクセスが、ユーザーにとって、そのユー
ザーのキーボードに接続されているローカル端末のデー
タ及び資源に対するアクセスと同一に見えるようなコン
ピュータ・ネットワークを特徴づけるために使用される
。このとき、ユーザーは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイルま
たは資源にアクセスするこヒができる。
ここで、「誘導された（ｄｅｒｉｖｅｄ）単一システム
・イメージ」という概念が新しい用語として導入され、
これは、単一システム・イメージをもつネットワークに
ＷＬ核接続するための設備は欠くけれとも、効果的な単
一システム・イメージによってそれに直接＊＠するため
にネットワークのハードウェア及びソフトウェア資源を
利用するネットワークのコンピュータ要素に適用するこ
とを意図している。
説明の便宜上、「誘導された単一システム・イメージ」
の効果を生じさせるための、コンピュータ・システムの
直接接続は、そのシステム及びネットワークの要素の間
のさまざまな程度の結合によって有効化することができ
る。ここで使用する「緩い結合」という用語は、ネット
ワークの一部である、誘導されたコンピュータと「本来
の」コンピュータのＩ１０チャネルを介して有効化され
た結合である。「緊密結合」とは、誘導されたコンピュ
ータと「本来の」コンピュータのおのおのをして、直接
的に（すなわち、既存のＩ１０チャネルを使用すること
なく）互いに通信することを可能ならしめる特殊なハー
ドウェアを通じて確立される、それらの関係を記述する
ために使用される。
いま考慮する、「透過的緊密結合」と称する特殊なタイ
プの緊密結合は、各コンピュータ（誘導されたコンピュ
ータと「本来の」コンピュータ）のおのおのをして、め
いめいのコンピュータのオペレーティング・システムが
利用を意識することがないような様式で、他方のコンピ
ュータの資源を利用することを可能ならしめる結合ハー
ドウェアの適用に関与するものである。、透過的緊密結
合は、結合ネットワークにおいてコスト及び性能上の利
点を達成するためのベースを形成する。
結合ハードウェアのコストは、設計の複雑さにも拘らず
、さもなければ必要とされるであろうところのオペレー
ティング・システム・ソフトウェアの大幅な変更を回避
することによって実減される節約による埋め合わせ以上
のものである。性能上の利点は、結合インターフェース
における直接結合及び帯域干渉の低減によるより迅速な
接続から生じてくる。
「ネットワーク」という用語は、ここでは、ある特殊な
プロトコルに従い多くの相違するマシン・タイプのもの
が接続されるような大規模な国際′ａ隔通信／衛星掖液
の構成である、現在より一般的なネットワークの概念よ
りも限定的である。
ここではむしろ、「ネットワーク」は、システム／８Ｂ
の接続された複合体、または単一システム・イメージの
特徴をもつ別のプロセッサの接続された複合７体に当て
はまるように使用される。
ここで考慮する単一システム・イメージの概念を説明す
るためにいくつかの注意深く定義された用語が使用され
、この発明の次のような特殊な実施例を説明の根拠ヒし
て使用することにする。
（ａ）高速データ相互接続（Ｈ６ＤＩ）とは、個別のハ
ードウェア・ユニット間のデータ転送のためのハードウ
ェア・サブシステム（及びケーブル）のことをいう。
（ｂ）リンクとは、完全に、別のソフトウェア・オブジ
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
（ｅ）モジュールとは、筐体、ＫＷ、ＣＰＵ、メモリ及
び１１０装置のそれぞれを少なくとも１つもつ自立的処
理装置のこヒをいう。モジュールは、追加の周辺装置を
取り囲んでより大型の単一モジュールを形成するように
複数の筐体をボルトで繋ぎあわせることによって拡張す
るこヒができる。Ｉｌｏには外部的なものもあって（端
末、プリンタ）、ケーブルによって筐体に接続される。
それらは、単一モジュールの一部と見なされる。
モジュールはＣＰＵ複合体を１つだけもつ。
（ｄ）ＣＰＵ複合体とは、同一の筺体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のＣＰＵとして動作するようにオペレー
ティング・システム・ソフトウェアによって管理され制
御される。導入されるプロセッサ・ボードの実際の数に
関係なく、どのユーザー・プログラムまたはアプリケー
ション・プログラムは、あたかも−個のＣＰＵが存在す
るかのように書かれ実行される。処理作業量は、可屈な
ＣＰＵボードの間でおおまかには共用され、複数のタス
クを並行して実行することもできるが、各アプリケーシ
ョン・プログラムに与えられるのは「単一ＣＰＵイメー
ジ」である。
（ｄ）オブジェクトとは、階層的な名称によって一意的
に識別することができるシステム（ディスク、テープ）
中に記憶される（実行可能プログラム）データの集まり
のことである。リンクは別のリンクに対する、一意的に
名付けられたポインタであり、よってオブジェクト自体
であると考えられる。Ｉ１０ポートは、特殊Ｉ１０装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システムは
、オブジェクト名の重複を効率的に防止する。
「単一システム・イメージ」という用語は、従来の文献
で一貫的に使用されている訳ではないので、ここでは「
誘導された単一システム・イメージ」について詳細に説
明することにする。「単一システム・イメージ」という
用語を定義し記述することにおいて、「イメージ」ヒは
、システム及び環境に対するアプリケーション・プログ
ラムの視点のことを言うものとする。この文脈での「シ
ステム」とは、アプリケーションのプログラマが命令を
指向するところのハードウェアｃｃｐｕ複合体）及びソ
フトウェア（オペレーティング・システムとそのユーテ
ィリイ）の結合を意味する。
「環境」とは、オペレーティング・システムに対するサ
ービス要求を通じて、オペレーティング・システムによ
ってアクセス可能であり従ってプログラマによって間接
的にアクセス可能であるすべてのＩ１０装置及びその他
の接続された設備を意味する。
真に単一の、オペレーティング・システムをもつ自立的
コンピュータは、プログラマに対して単一システム・イ
メージを提供しなくてはならない。プログラマが眺める
この「イメージ」が変わり始めるのは、Ｉ１０装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも〉を介しての２つのマシン
の通常の相互接続は、拡張された機能を利用するために
、プログラマに、２つの環境を理解しその処理を習得す
ることを強いるのである。
一般的に、別の環境の設備にアクセスするためには、プ
ログラマは、自分のローカルのオペレーティング・シス
テムに、別のオペレーティング・システムに対する必要
条件を通信するように要求し、これらの必要条件を詳細
に記述しなくしはならない。
プログラマは次に、任意の長さの遅延の後、（Ｍ切な順
序で）要求の結果を非同期的に受は取る能力をもたなく
てはならない。複数メツセージの処理と制御及びマシン
間のデータ転送は、両方のマシンに相当な処理オーバー
ヘッドをもたらし、そのような双対システム環境ではプ
ログラマにとってやっかいで、非能率で困難な状況にな
ることがある。また、そのように慣用的に接続されたマ
シンの数が増大するにつれて、プログラマにとっての複
雑度は激増する。
システム７８８のもとのデザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のＨ５ＤＩ接
続、及び各モジュール内のＨ８ＤＩ駆動ソフトウェアを
含んでいた。このとき、例えば２モジユール・システム
においては、２つのオペレーティング・システムの各々
がシステム全体について「知り」、他方のオペレーティ
ング・システムの動的な介在なくＨ８ＤＩを亙る設備に
アクセスすることができる。通信オーバーヘッドの低減
も相当である。
さまざまなサイズとモデル・タイプの多数のモジュール
をＨ６ＤＩを介して接続し、プログラマにとって（拡張
可能な）環境のように見えるシステム複合体を形成する
ことができる。そして、プログラマの製作物、すなわち
アプリケーション・プログラムは、このシステム複合体
のディスクに記憶し、複合体中の任意のＣＰＵで実行し
、複合体の実質的に任意の端末から制御あるいはモニタ
し、データを複合体の任意のＩ１０装置の間で転送する
ことができ、しかもそれにはいかなる特殊なプログラミ
ング的配慮は要さず、従来の方法よりも実行効率が改善
されている、という次第である。
オペレーティング・システム及びそのさまざまの！！ａ
ｍと設備は、本来的に分散環境を想定し、ユーザーが、
さまざまなエンティティ　（ユティリティ、アプリケー
ション、データ、言語プロセッサなど）が存在する場所
に係わったりそれに制御を及ぼす必要がないような環境
内で動作するような方法で書かれている。このことの全
てを可能ならしめるための重要な点は、各オブジェクト
が固有な名前をもつなくてはならない、という強制され
た規則である。この規則は、最も基本的な名前修飾子が
モジュール名であり、それ自体が複合体内で固有でなく
てはならないので、システム複合体全体に容易に拡張さ
れる。それゆえ、複合体全体でとれかのオブジェクトを
見付けだすのは、それに正しく名前をつけるのと同じ位
に簡単である。オフへジェツトに名前を付けることは、
リンクを与えることによってプログラマのために簡易化
され、それにより、非常に短い別名ポインタが、極めて
長く複雑な名前をもつオブジェクトの名前に置き換えら
れることが可能となる。
この相互接続されたＳ／８８モジユール内で「誘導され
た単一システム・イメージ」の概念を達成するために、
複数のＳ／３７０プロセツサが、５７８８プロセツサに
対して、Ｓ／３７０ユーザーのために、Ｓ／８８単一シ
ステム・イメージの少なくともある側面を提供するよう
に結合される。Ｓ／３７０プロセツサ及びオペレーティ
ング・システムは、これらの機能を与えない。
Ｓ／８８モジユール内には、１つまたはそれ以上のＳ／
３７０プロセツサが与えられる。Ｓ／８８プロセツサは
、各Ｓ／３７０プロセツサに一意的に結合される。見て
取れるように、各Ｓ／３７０プロセツサは重複化され、
フォールト・トレラント動作のためにＳ／８８ソフトウ
エアに上って制御される。Ｓ／８８とＳ／３７０プロセ
ツサのこの一意的な直接結合は、好適には前述の切り放
し及び割り込み機構によって行なわれ、Ｓ／８８及びＳ
／３７０オペレーテイング・システムの両方に対して透
過的であるプロセッサの間でデータ転送を行う。そして
、どちらのオペレーティング・システムも、他方のプロ
セッサまたはオペレーティング・システムの存在に気づ
かない。
各Ｓ／３７０プロセツサは、Ｓ／３７０主記憶、及びエ
ミュレートされたＳ／３７０　１１０チヤネルとＩ１０
装置を完全に提供するために、フォールト・トリラント
Ｓ／８８システムを使用する。このＳ／３７０は、Ｓ／
８８の一部でない主記憶、チャネル、またはＩ　１０ｖ
ｃ置をもたず、これらの設備は全て設計によりフォール
ト・トレラントである。
システム構成時に、各Ｓ／３７０プロセツサには、Ｓ／
８８スプールからの主記憶の１乃至１６メガバイトの専
用連続ブロックが割当てられる。
このブロックは、Ｓ／８８オペレーテイング・システム
が不意にすらもアクセスすることができないように、Ｓ
／８８の構成テーブルから除去される。フォールト・ト
レラント・ハードウェア・レジスタは、各Ｓ／３７０の
ための記憶ポインタを保持し、以てＳ／３７０は、割当
てられた以外の主記憶にアクセスするすべがない。その
結果は、Ｓ／３７０によって完全に慣用的な単一システ
ムの視点が与えられ、メモリのフォールト・トレラント
な側画は、完全に透過的である。５７８８中のアプリケ
ージ球ン・プログラム（ＥＸＥＣ３７０）は、実際のＳ
／８８装置及びＳ／８８オペレーテイング・システム・
コールを使用してＳ／３７０チヤネル及びＩ１０装置を
エミュレートする。それはアプリケージ茸ン・プログラ
ムであるのでＳ／８８複合体の単一システム・イメージ
をもち、以てこの視点は、Ｓ／３７０の「疑似チャネル
」全体に拡張される。
その逆の観点、すなわちＳ／３７０オペレーテイング・
システムの観点（拡張によるアプリケーション・プログ
ラム）からは、全てのＩ１０動作が行なわれる窓（チャ
ネル）を視覚化してみることができる。すなわち、窓は
性質は変わらず、すなわちＳ／３７０プログラマは変わ
る必要がないが、その窓が拡大される視点は、「単一シ
ステム・イメージ」属性を有している。そうして、わず
かな概念的なステップが、Ｓ／８８によって管理される
ものである、単一のデータベースを効率的に管理する多
数のＳ／３７０を描き出すのである。
この接続技術の結論は、比較的簡単で迅速な各Ｓ　／　
３７０の動的再構成である。チャネル「窓」は双方向で
あり、Ｓ／８８制御プログラムＥＸＥＣ３７０は、その
反対側にある。ＥＸＥＣ３７０は、Ｓ／３７０ＣＰＬＩ
を停止し、再初期化し、再構成し、再開させる完全な能
力をもつ。こうして、単一システム・イメージ属性（Ｓ
／８８　　Ｉｌｏ及びオペレーティング・システム）を
所宥する別の設備を使用したＳ／３７０　１１０設備の
透過的なエミュレーションによって、この属性は拡張さ
れＳ／３７０に供される。
Ｓ／３７０には、それゆえ、オブジェクト位置型属性が
与えられている。そのユーザーは、Ｓ／８８オペレーテ
イング・システム・ディレクトリにおいて割当てられた
名前である、その名前によってデータ・ファイルまたは
他の資源にアクセスすることができる。ユーザーは、Ｓ
／３７０及びＳ／８８モジユールの複合体におけるデー
タ・ファイルの位置について知る必要はない。
１つのモジュール中のＳ／３７０処理装置によって発行
されたＳ／３７０　　Ｉ１０コマンドは、同一または他
の接続されたモジュール中にあるデータ・ファイルなど
にアクセスするために、同一モジュール中のＳ／３７０
処理装置に緊密に結合された関連Ｓ／８８処理装置によ
って（あるいは、モジュール９に相互接続され、マルチ
プロセッシングをサポートするＳ／８８仮想オペレーテ
イング・システムの同一のコピーによって制御される別
のＳ／８８処理装置によって）処理される。そのコマン
ドは、アクセスされたファイルを、要求側Ｓ／３７０処
理装置に戻すか、例えば別のファイルと組合せるために
それらを別のモジュールへと送る。
Ｅ７．Ｗ約 このようにして、２つの仮想オペレーティング・システ
ム（Ｓ／３７０　　ＶＭ、ＶＳＥ、またはｌＸ３７０及
びＳ／８８　０Ｓ）の機能が１つの物理的システムに組
み合わされる。Ｓ／８８プロセツサはＳ／８８　０Ｓを
走らせ、そのシステムのフォールト・トレラント的側面
を処理する。
それと同時に、１つまたはそれ以上のＳ／３７０プロセ
ツサが５７８８ラツクに差し込まれ、各Ｓ／３７０プロ
セツサ毎に、Ｓ／８８　０Ｓによって、１乃至１６メガ
バイトの連続的なメモリが割り振られる。各Ｓ／３７０
仮想オペレーテイング・システムは、そのメモリ位置が
アドレスＯで開始すると考え、そのメモリを、通常のＳ
／３７０動的メモリ割り振り及びベージング技術を用い
て管理する。Ｓ／３７０は、Ｓ／３７０がＳ／８８メモ
リ空間にアクセスするのを防止するために限界チエツク
される。Ｓ／８８は、５７８８がＩ１０データをＳ／３
７０　　Ｉ１０バッファに移動しなくてはならないので
、Ｓ／３７０アドレス空間にアクセスしなくてはならな
い。Ｓ／８８オペレーテイング・システムは、全てのハ
ードウェア及びＩ１０装置に対して支配権をもつ。単一
システム環境において対等プロセッサ対は、どちらのオ
ペレーティング・システムをもあまり書き直すことなく
、めいめいのオペレーティング・システムを実行する。
Ｅ８．序論−従来のシステム／８８ 本発明の実施例は、（ＶＭ、ＶＳＥ、ｌＸ３７０などの
Ｓ／３７０オベレーチイング・システムのどれかの制御
の下でＳ／３７０命令を実行する）ＩＢＭシステム／３
７０　（Ｓ／３７０）が、単一システム・イメージのシ
ステム７８８機能と、ホットプラグ可能性と、瞬間的エ
ラー検出と、Ｉ１０負荷分散と、故障分離及び動的再構
成可能性をもつＳ／３７０処理装置のフォールト・トレ
ラント動作を可能ならしめるような方法で、（Ｓ／８８
システム命令を、フォールト・トレラント環境で、Ｓ／
８８オペレーテイング・システムの制御の下でフォール
ト・トレラント的に実行する）ＩＢＭシステム／８Ｂ　
＜Ｓ／８Ｂ）処理装置に緊密に結合されてなる好適な形
式に関して説明される。
インターナショナル・ビジネス・マシーンズ・コーポレ
ーションによって販売されているＩＢＭシステム７８８
は、１９８６年に発行された、ＩＢＭ　Ｓｙｓｔｅｍ　
Ｄｉｇｅａｔ第２版、及び他の人手可能なＳ／８８刊行
物に説明されている。モジュール１０（第８ＡＳ）を含
むシステム７８８のコンピュータ・システムは、高信頼
性オンライン・システム処理を必要とする顧客の要請を
満たすように設計された高可用性システムである。シス
テム７８８は、２１化されたハードウェア・アーキテク
チャを、フォールト・トレラント・システムを提供する
ように、複雑なオペレーティング・システム・ソフトウ
ェアと結合する。システム７８８はまた、システム／８
８高速データ相互接続（Ｈ８Ｄ１）（第６Ｂ図）を通じ
た多重システム／８８モジユール１０ａ、１０ｂＳ　Ｒ
ｏｅ、及びシステム７８８ネツトワークを通じた（第６
ｅ図）モジュール１０ｄ乃至１０ｇの接続によって垂直
方向の拡張を与える。
システム７８８は、要素の故障が発生した時それがどこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム／
８８ハードウエア設計の一部であるので、アプリケーシ
ョン・プログラムの開発者によるプログラミングを必要
ヒレない。すなわち、フォールト・トレランスは、ソフ
トウェアのオーバーヘッドまたは性能の低下をもたらす
ことなく３１威される。システム／８８は、プロセッサ
、直接アクセス記憶装置（ＤＡＳＤ）、ディスク、メモ
リ及びコントローラなどの主要な構成要素を複写（２！
！化〉することによってフォールト・トレランスを達成
する。もし２重化された要素が故障すると、その２！！
化された相手が自動的に処理を継続し、システムは末端
ユーザーに対して軍用的であり続ける。システム７８８
及びそのソフトウェア製品は、拡張の容易性と、ユーザ
ー間の資源の共有と、複雑な必要条件に対する解決を与
えつつ、末端ユーザーに対して単一システム・イメージ
を維持するのである。
単一システム・イメージは、ネットワークまたはＬＡＮ
によって相互接続され、めいめいが自分のファイルとＩ
ｌｏをもつ多くのプロセッサからなり、ユーザーに対し
て、単一マシンにログオンしているかのごとき印象を与
える分散処理環境である。オペレーティング・システム
は、ユーザーをして、ディレクトリを変更するだけで、
１つのマシンから別のマシンへ移行することを可能なら
しめる。
適切な計画により、システム／８８が走っている間に、
末端ユーザーに対する単一システム・イメージを保った
ままで、システム７８８の処理容量を拡張することがで
きる。システム／８８Ｈ３ＤＩを使用して複数の処理モ
ジュールをシステムに結合し、システム／８８ネツトワ
ークを使用して複数のシステムをネットワークに結合す
ることにより、水平方向の拡張が達成される。
システム／８８処理モジユールは、′ＩＪ％６Ａ図に示
すように、完全な、単独コンピュータである。
システム７８８システムは、単一モジュールであるか、
または、第８Ｂ図に示すようにＩＢＭＨ８ＤＩを用いた
、ローカル・ネットワークである。遠隔伝送設備を使用
したシステム７８８ネツトワークは、ユーザーに対して
単一システム・イメージを形成するように複数のシステ
ムを相互接続するために使用される設備である。長距離
ネットワークを形成するために、通信回線によって、２
つまたはそれ以上のシステムを相互接続することができ
る。二の接続は、直接ケーブル、リースされた電話回線
、またはＸ、２５ネツトワークを通じて行うことができ
る。システム７８８ネツトワークは、遠隔資源に対する
参照を検出し、ユーザーには完全に透過的に、モジュー
ルとシステムの間でメツセージを経路指示する。
ホットプラグ可能性とは、システム動作を中断させるこ
となく多くのハードウェア交換を可能ならしめるもので
ある。システム７８８は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故１１９素上で表示装置を点
灯させる。すると、処理が続いている間に、順ＩＦまた
はサービス要員が、故障した２ｍ化ボードを除去し交換
することができる。このとき、顧客に対する恩恵として
、タイムリーに修理できることと、保守コストが低いこ
とがある。
システム／８８は、フォールト・トレラント、連続動作
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例としては、システム／８
８オペレーテイング・システムのアップグレード、ハー
ドウェア構成の変更（主記憶の追加）、またはある種の
サービス手続がある。
２重化されたシステム／８８の要素とシステム／８８ソ
フトウエアは、データの完全性を維持することを支援す
る。システム／８８は、故障または故障時点の過渡エラ
ーを検出し、それをアプリケーション・プログラムまた
はデータに伝搬しないようにする。データは汚染から保
護され、システムの完全性が維持される。各要素は、自
己のエラー検出論理及び診断手段をもっている。このエ
ラー検出論理は、各マシン・サイクルの並列動作の結果
を比較する。
もしシステムが要素誤動作を検出したなら、その要素は
自動的にサービスから除去される。そして、故ｔ＊要素
が内部診断によってチエツクされている間に、処理は、
２１！化した他方の側で続けられる。この故障検出機能
は、処理が２１１化した他方の側で続けられる間に、サ
ービスから除去された故ｌ！Ｉ要素上で自動的に診断ル
ーチンを走らせる。もしその診断によりある要素の交換
の必要あり、との決定がなされたなら、システム／８８
は、その問題を報告するために、自動的にサポート・セ
ンターを呼び出すことができる。すると、顧客は、迅速
な修理と、低い保守コストから恩恵を受ける訳である。
システム７８日は一般的には、米国特許第４４５３２１
５号、同第４６９７０８４号、同第４６５４８５７号及
び同第４８１６９９０号に基づく。米国特許第４４５３
２１５号の一部が本願の第７図及び第８図に図式的に示
されている。
第７図及び第８図のコンピュータ・システムは、処理装
置１２と、ランダム・アクセス記憶装置１６と、周辺制
御装置２０．２４．３２と、モジュールの複数の装置の
間の全ての情報を与える単一のバス構造をもつプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のバス構造は、２重化対パスＡ、Ｂをもち、各機能ユニ
ット１２．１６．２０，２４．３２も同一の相手ユニッ
トをもつ。非同期周辺装置によって動作する制御装置以
外の各ユニットは、通常、その相手ユニットと、ステッ
プをロックされて同期的に動作する。例えば、プロセッ
サ・モジュールの２つのメモリ・ユニット１６．１８は
通常、ともに２つの対パスＡ、Ｂを駆動し、ともにバス
構造３０によって完全に同期して駆動される。
コンピュータ・システムは、プロセッサ・モジュール内
の各機能レベルで故障検出を行う。このｊａ能を達成す
るために、エラー検出器が各ユニット内のハードウェア
動作を監視し、ユニット間の情報転送をチエツクする。
エラーの検出により、プロセッサ・モジュールが、エラ
ーを生じたパスまたはユニットが別のユニットに情報を
転送しないようにエラーを生じたパスまたはユニットを
分離し、そのモジュールは動作を１！続する。その継続
される動作は、故障のパスまたはユニットの相手側のパ
スまたはユニットを使用する。エラーの検出が情報の転
送に先行する場合、継続される動作は、その転送を、故
障がない場合にその転送が行なわれるであろう時間ヒ同
一の時間にその転送を行うことができる。エラー検出が
情報転送と同時である時には、継続される動作は、転送
を反復することができる。
コンピュータ・システムは、上述の故障検出及び回復動
作を迅速に、すなわち１動作サイクル以内に行うことが
できる。コンピュータ・システムは、有効性があやしい
データ転送を、高々単一情報転送分もつだけであるので
、全体のデータ有効性を保証するためには転送を反復し
さえすればよい。
プロセッサ・モジュールは、フォールト・トレラント動
作を与えるために、相当なハードウェア冗長性をもって
いるけれども、２重化ユニットをもっていないモジュー
ルでも、やはり完全に動作する。
この機能的ユニット冗長性は、とれかのユニットで故障
が生じた時、モジュールが動作を継続するのを可能なら
しめる。−膜内に、プロセッサ・モジュールは、故障が
検出されない限り、選択された同期性を以て、連続的に
動作する。そして、ビれかのユニットで故障が検出され
ると、そのユニットは、モジュールの他のユニットに情
報を転送することができないように、分離され、切り放
される。切り放されたユニットの相手は、通常、実質的
に中断なく動作を継続する。
フォールト・トレラント動作を与えるための、モジュー
ル内の機能ユニットの双対２重化に加えて、プロセッサ
・モジュール内の各ユニットは、−膜内に、データ転送
に関連するハードウェアの複製をもつ。この機能ユニッ
ト内の複製の目的は、別のユニットとは独立に、そのユ
ニット内でＩ！Ｉｗをテストすることにある。エラー検
出構造などの、モジュール内の別の構造は、−膜内には
２重化されない。
プロセッサ・モジュールの全てのユニットにサービスを
行う共通バス構造は、好適には、前述の２レベルの複製
と、Ａパスと、Ａバスを複製するＢバスと、Ｘバスを形
成する３組の導体をもつ。Ａ及びＢパスのおのおのは、
同一のセットのサイクル定義、アドレス、データ、パリ
ティ及び、ユニットの間のエラー情報の転送を警告する
ために比較することのできる他の信号を流す。２重化さ
れていないＸパスの導体は、−膜内には、タイミング、
エラー状態、及び電力などの、モジュール全体の信号及
び他の動作信号を流す。追加的なＣパスは、相手のユニ
ットとの間のローカル通信のために設けられている。
プロセッサ・モジュールは、ユニットの２！！化部分の
動作を比較し、パリティ及び他のエラー・チエツク・コ
ードを使用することなどの、各機能ユニット内の技術の
結合と、供給電圧なとの動作パラメータの監視によって
、故障を検出する。各中央処理装置は２つの冗長処理部
分をもち、もし比較結果が無効を示すなら、その処理ユ
ニットを、パス構造へ情報を転送しないように分離する
。このことは、プロセッサ・モジュールの他の機能ユニ
ットを、問題の処理装置から生じ得る障害情報から分離
することになる。各処理装置は、複製されない仮想メモ
リ動作を実行するための段ももつ。この段では、処理装
置は寧ろ、障害を検出するためのパリティ技術を採用す
る。
ランダム・アクセス・メモリ装置１６は、２つの非冗長
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がパス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ・ユニット１６にはまた、２重化されたバス導体
、すなわちパスＡ及びパスＢをチエツクする、というタ
スクが割当てられている。このため、ユニットは、アド
レス信号をテストし、パス構造上のデータ信号をテスト
するパリティ・チエッカをもっている。さらに、コンパ
レータが、バスＡ上の全ての信号を、Ｂバス上の全ての
データと比較する。このようにしてどちらかのバスが故
障していることを検出すると、メモリ・ユニットは、Ｘ
パスによって、モジュールの他のユニットに、故障して
いない側のパスにのみ従うように通知する。
プロセッサ・モジュールのための周辺制御ユニットは、
共通バス構造との接続のためのバス・インターフェース
区画と、「駆動」及び「チエツク」と称される２を化制
御区画と、ユニットがサービスを行う周辺入出力装置と
を採用する。また、ディスク・メモリ６２ａ、６２ｂを
動作させるためのディスク制御ユニット２０，２２と、
通信パネル５０を通じて、端末、プリンタ及びモデムを
もつ通信装置を動作するための通ｍ制御ユニット２４．
２６と、１つのプロセッサ・モジュールを、多重プロセ
ッサ・システム中の他のプロセッサと相互接続するため
のＨ８ＤＩ制御ユニット３２．３４が存在する。各側で
、バス・インターフェース区画が、ＡパスまたはＢパス
の駆動及びチエツク制御区画に入力信号を供給し、パス
構造のある入力信号の論理エラーをテストし、駆動及び
チエツク・チャネルからの信号出力の同一性をチエツク
する。各周辺制御ユニット中の駆動制御区画は、そのユ
ニットにサービスするＩ１０装置に適切な、制御、アド
レス、状況及びデータＳ作機能を与える。そのユニット
のデータ制御区画は、駆動制御区画をチエツクする、と
いう目的のためには実質的に同一である。各制御ユニッ
トの周辺インターフェース区画は、制御ユニットと、周
３２２装置の間を通過する信号にエラーがないかどうか
をテストするためのパリティ及びコンパレータ装置の組
み合わせをもつ。
通信制御ユニット２４などの、同期的Ｉ１０装置により
動作する周辺制御ユニットは、その相手ユニット２４と
、ステップをロックされた同期状態で動作する。しかし
、対のディスク制御ユニット２０．２２は、異なる非同
期ディスク・メモリにより動作するので、その同期は限
定的である。
対のディスク制御ユニット２０．２２は、同時に書きこ
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット３２及びその相手もまた、典型的には、限定された
程度の同期で動作する。
モジュールのための電源ユニットは、２つのバルクＷｉ
ｆｉｌ［を使用し、そのおのおのは、対のユニットの一
方のユニットにのみ動作電力を提供する。
このように、１つのバルク電源が、パス構造の１つの２
重化部分と、２つの対メモリ・ユニットの１つト、周３
２２制御ｍユニットの多対の１つのユニットに給電する
。バルク電源はまた、プロセッサ・モジュールの非２重
化ユニットにも電力を与える。このモジュールの各ユニ
ットは、１つのバルク電源から動作電力を受取り、その
ユニットが必要とする動作電圧を発生する電力供給段を
もつ。
この電力供給段は、さらに、供給電圧を監視する。そし
て、障害的な供給電圧を検出すると、その電力段は、そ
のユニットからパス構造への全ての出力線をアース電位
にクランプする信号を発生する。この動作は、任意のユ
ニットにおける電力障害が、パス構造への障害的な情報
の伝送をもたらすのを防止する。
プロセッサ・モジュールのうちには、実際の情報転送の
前にエラー検出タイミング・フェーズを含む動作サイク
ルによって各情報転送を実行するものがある。この動作
を行うユニット、例えば、周辺装置のための制御ユニッ
トは、このようにして、障害が検出される際の情報転送
を禁止する。
しかし、このモジュールは、中断または遅延なく動作を
継続することができ、１！Ｐ禁止相手ユニットから情報
転送を行う。
一般的には、動作時間がより！！要である中央処理装置
とメモリ・ユニットとを少なくとも含む、プロセッサ・
モジュールの他のユニットは、各情報転送を、その転送
に関連するエラー検出と同時に実行する。そして、障害
が検出されると、そのユニットは直ちに、別の処理ユニ
ットに直ぐ前の情報転送を無視するように報知する信号
を発生する。プロセッサ・モジュールは、その障害状態
を報告したユニットの相手からその情報転送を反復する
ことができる。この動作方法は、各情報転送が、エラー
訂正のための遅延を生じることなく実行される、という
点で、最大の動作速度をもたらすものである。遅延は、
障害が検出される比較的わずかの例でのみ生じる。また
、複数のユニットがアクセス＠要求している時に、どの
ユニットがシステム・パスに対するアクセスを獲得する
のがを決定するためのバス調停手段が設けられている。
Ｅ９．Ｈ８ＤＩネットワークを介して相互接続されたフ
ォールト・トレラントＳ／３７０モジュール 第７図は、前述の従来技術モジュール１０における、Ｓ
／３７０及びＳ／８８２重化プロセッサ対１２．１４の
相互接続を示す。これらは、モジュール１０の２を化Ｓ
／８８ユニツト１２．１４に置き換えられた時、新規且
つ独特のＳ／３７０モジユール９を形成する。そのよう
な独特のモジュール９が、モジュール１０のための、第
８Ｂ及び６０図に示すのと同様の様式でＳ／８８　　Ｈ
３Ｄｊとネットワークによって相互接続されている時、
それらは、フォールト・トレランスと、単一システム・
イメージと、ホットプラグ可能性と、同一モジュール内
の複数５７８８処理装置間でのＩ１０負荷共有などのＳ
／８８の機能をもつ（Ｓ／８８複合体でなくて）Ｓ／３
７０複合体を形成する。
特に、独自モジュール９の相手ユニット２１゜２３中の
Ｓ／３７０プロセツサは、個々のＳ／３７０オペレーテ
イング・システムの制御の下で５７３７０命令を実行し
、相互接続された５７８８プロセツサは、Ｓ／８８アプ
リケーシヨン・プログラムと連結したＳ／８日オペレー
ティング・システムの制御の下で、個別のＳ／８８記憶
及びＳ／８８周辺装置と連結したＳ／３７０　１１０動
作の全てを実行する。
さらに、この新規なモジュール９内には、モジュール９
内でのＳ／３７０複数プロセツサ環境を可能ならしめる
ために、Ｓ／３７０−　Ｓ／８８プロセツサ対ユニツト
２５及び２７と、２９及び３１を収容することができる
。さらに、対ユニット２１．２３と、２５．２７と、２
９．３工内のＳ／３７０プロセツサは、各組対毎に異な
るＳ／３７０オペレーテイング・システムの下で動作す
ることができる。
Ｅｌｏ、２ｍ化プロセッサ対ユニット２１．２３の一般
的説明 第８図は、Ｓ／３７０及びＳ／８８プロセツサをユニッ
ト２１内で相互接続するための好適な形式を示す図であ
る。
ユニット２１の下部分は、各プロセッサ要素の対６０，
６２において単一のプロセッサ要素を除けば、前述の米
国特許第４４５３２１６号のプロセッサ１２と実質的に
同一の中央プロセッサ１２をもつ。米国特許第４４５３
２１６号においては、それぞれがユーザー・コードとオ
ペレーティング・システム・コードとを実行するために
、参照番号ＳＯ及びＳ２のところに双対プロセッサが設
けられている。
本発明では、その両方の機能が、単一のマイクロプロセ
ッサ、好適にはモトローラＭＣ８８０２０マイクロプロ
セツサによって実行される。尚、ＭＣ８８０２０マイク
ロプロセツサは、モトローラ社発行の、著作権１９８９
．１９８８、ＭＣ６８０２０Ｕｓｅｒｓ　　Ｍａｎｎｕ
ａｌ、第３版に説明されている。
このように、各プロセッサ要素（ＰＥ）６０及び６２は
、好適にはモトローラＭＣ６８０２０マイクロプロセツ
サである。マルチプレクサ（ＭＰＬＸ、）６１．６３が
プロセッサ要素６０．６２を、米国特許第４４６３２１
６号に詳述されるような方法で、アドレス／データ／制
（ｆＫＩＡ及びＢバスとトランシーバ１２ｅによってパ
ス構造３０に接続する。また、要素６０．６２のために
ローカル制御６４．６８と仮想記憶マツプｆ２ｅが設け
られている。コンパレータ（比較）１２ｆは、パス３０
とプロセッサ要素８０．６２の間を行来する制御、デー
タ及びアドレス線上の信号を比較することによって、エ
ラーをもたらす障害をチエツクする。その信号の不一致
は、コンパレータ１２ｆから共通制御回路８６へ至るエ
ラー信号を引き起こし、共通制御回路８６は、パス構造
３０のＸパス上にエラー信号を送出し、処理ユニット１
２を切り放すためにトランシーバ１２ｅ中のドライバ（
図示しない）を無効化する。クランプ回路８９．９０は
、ユニット１２の電力障害に応答して、ユニット１２か
らの全ての出力線をアースにクランプする。これらの要
素は、米国特許第４４５３２１５号に詳述されている。
第８図の上方部分は、Ｓ／３７０プロセツサ要素８５．
８７の対をＳ／８８パス構造、及びＳ／８８プロセツサ
要素６０．６２に接続する好適な形式を示す図である。
プロセッサ要素８５．８７は、マルチプレクサ７１．７
３及びトランシーバ１３を介して、要素６０．８２がパ
ス構造３０に接続されているのと論理的に同様の様式で
パス構造３０に接続されている。
コンパレータ（比較回路）１５（第３２Ａ及び３２Ｂ図
に詳述）と、クランプ回路７７及び７９と、共通制御７
５が設けられ、制御回路８６は、プロセッサ要素６０．
６２のＳ／８８割り込み機構に結合されている。Ｓ／３
７０プロセツサ８５．８７とその関連ハードウェアは、
エラー処理と回復を行うためにＳ／８８を使用する。こ
のため、共通制御回路８６は、共通制御量ｗ４８６が、
比較回路１５によって検出されたエラーを処理すること
を可能ならしめるために、線９５を介して共通制御回路
８６に結合される。この結合！９５はまた、共通制御７
５及び８Ｂが、どちらかのプロセッサ対にエラーが生じ
た場合に、その両方のプロセッサを切り放すことを可能
ならしめる。
ユニット２１中のＳ／３７０プロセツサ装置の好適な構
成は、中央処理（プロセッサ）要素８５．８７と、記憶
管理ユニット８１．８３と、プロセッサ間（例えばＳ／
３７０とＳ／８８）インターフェース８９．９１をもつ
。記憶管理ユニット８１．８３は、マルチプレクサ７１
．７３と、トランシーバ１３と、パス構造３０を介して
、プロセッサ要素８５．８７をＳ／８８主記憶１６に結
合する。
インターフェース８９．９１は、Ｓ／３７０プロセッサ
要素８５，８７をそれぞれ、Ｓ／８８プロセツサ要素６
２．６０のプロセッサ・パスに結合する。
相手のプロセッサ・ユニット２３は、プロセッサ・ユニ
ット２１と同一である。上記説明に関連して、ユニット
２１中の２つのプロセッサ要素６０．６２及び、ユニッ
ト２３中の対応する２つの要素（図示しない）は全て、
同一の５７８８オペレーテイング・システムの制御の下
で、同一の命令を同時に実行するために、通常ロックス
テップ的に動作する。
同様に、ユニット２１中の２つのプロセッサ要素８５．
８７及び、ユニット２３中の対応する２つの要素（図示
しない）も、同一のＳ／３７０オペレーテイング・シス
テムの制御の下で、同一の命令を同時に実行するために
、互いにロックステップ的に動作する。
ユニット２１または２３にエラーが生じた場合、そのユ
ニットは、別のユニットによるフォールト・トレラント
動作の継続を可能ならしめるために、サービスから除去
される。
さて、Ｓ／３７０処理ユニツトのある特定の実現構成に
ついて以下説明するけれども、インターナシラナル・ビ
ジネス・マシーンズ・コーポレーションから発行され入
手可能な、ＩＢＭ　Ｓｙｓｔｅｍ／３７０Ｐｒｉｎｃｉ
ｐｌｅｓ　ｏｆｏｐｅｒａｔｉｏｎ　（発行番号ＧＡ２
２−７０００−１０１第１１版、１９８７年９月）に記
述されている必要条件と互換な別の実現構成を使用して
もよいことが理解されよう。
第９Ａ及び第９Ｂ図は、第８図のプロセッサ・ユニット
２１のＳ／３７０及びＳ／８８構成要素の物理的パッケ
ージングの一形態を示す図である。対の処理要素８５．
８７を含むＳ／３７０要素が１つのボード１０１上に取
り付けられ、対の処理要素６０．６２を含むＳ／８８要
素が別のボード１０２上に取り付けられる。２つのボー
ド１０１及び１０２は、サンドイッチ対１０３を形成す
るように互いに剛性的に接着され、モジュール９の背面
パネル（図示しない）の２つのスロットに挿入するよう
に適合され、慣用的な背面パネル結線技術によって、ボ
ード１０１及び１０２上の要素が、第８図及び米国特許
第４４５３２１５号に示されているように、互いに且つ
バス構造３０に接続される。
Ｓ／３７０プロセツサの、Ｓ／８８プロセツサに対する
直接結合を説明する前に、Ｓ／３７０プロセツサをして
、＜１）Ｓ／８８主記憶の一部を使用し、（２）Ｓ／８
Ｂ仮想記憶空間のあるものを利用する５７８８とコマン
ド及びデータを交換することを可能ならしめる機構につ
いて簡単に説明しておくことは、本発明の理解を助ける
であろう。これらの機構については後でも詳細に説明す
る。
第１０図は、１つのモジュール９の記憶管理ユニット１
０５による、実記゛憶１６に対するＳ／８８仮想記憶の
マツピングの好適な形式を示す図である。仮想記憶空間
１０６は、Ｓ／８８オペレーテイング・システム空間１
０７と、ユーザー・アプリケーション空間１０８ヒに分
割される。そのスペース内で、領域１０９（アドレス０
０７Ｅ００００から００７ＥＦＦＦＦ）は、各Ｓ／３７
０プロセツサ要素を、ユニット２１などのプロセッサ・
ユニット中のＳ／８８プロセツサ要素に結合するために
使用されるハードウェア及びコードのために予約されて
いる。アドレス空間１０９は、通常のシステム動作の間
Ｓ／８８オペレーティング・システムに対して透過的に
なされている。この空間１０９の用途については後で詳
細に説明する。
システム初期化の間に、記憶管理ユニット１０５は、Ｓ
／８８主記憶装置１６内に、ユニット２１及び２３など
の組（ｐａｒｔｎｅｒｅｄ）ユニット中の４つのＳ／３
７０プロセツサ要素からなる各セット毎に、Ｓ／３７０
主記憶領域を割当てる。こうして、組みユニット２１．
２３と、２５．２７と、２９．３１のそれぞれに、３つ
のＳ／３７０主記憶領域１６２．１８３及び１６４が設
けられる。
組みのユニット内のＳ／８日プロセッサ要素は、米国特
許第４４６３２１５号に示すような様式で、記憶装置１
６の残りの部分にアクセスする。
Ｓ／３７０記憶領域１６２乃至１６４は、後述するよう
に、Ｓ／８８オペレーテイング・システムが、これらの
領域が「盗られて」おり、Ｓ／８８空間に戻されないな
ら記憶管理ユニットによって再割当て可能でない、とい
うこヒを知ることがないような様式で、割当てられる。
Ｓ／３７０システムは仮想システムであるので、それは
アドレス変換を介して主記憶領域にアクセスする。組の
主記憶装ｆｉ！１８も、同一のＳ／３７０主記憶領域（
図示しない）を必要とする。各Ｓ／３７０プロセツサ要
素は、その個別のＳ／３７０主記憶領域にのみアクセス
することができ、それがＳ／８８主記憶にアクセスしよ
うとする試みであるならエラー信号を発生する。Ｓ／８
８プロセツサはしかし、Ｓ／８８プロセツサ要素がそれ
のＳ／３７０プロセツサ要素のためのＩ１０コントロー
ラとして動作するときに、Ｓ／３７０　１１０動作の間
に、Ｓ／３７０プロセツサ要素のＳ／３７０主記憶領域
にアクセス（またはアクセスを導く）ことができる。
Ｅｌｌ、Ｓ／３７０及びＳ／８８プロセツサ要素の結合 第８図は、ユニット２１．２３のおのおので２つずつの
組みとなった、プロセッサ要素８５などの４つのＳ／３
７０プロセツサ要素と、ユニット２１．２３のおのおの
で２つずつの組みとなった、プロセッサ要素６８などの
４つのプロセッサ要素Ｓ／８８が与えられ、それらが、
全てのＳ／３７０プロセツサ要素が同時に同一のＳ／３
７０命令を実行し、全てのＳ／８８プロセツサ要素が同
時に同一のＳ／８８命令を実行するように結合される様
子を図式的に示している。このように。
４つのＳ／３７０プロセツサは全て、プログラム実行に
関する限り、１つのＳ／３７０プロセツサ・ユニットと
して動作する。同様に、４つの５７８８プロセツサ要素
は全て、１つのＳ／８８プロセツサ・ユニットとして働
く。
それゆえ、説明を容易にするために、要素の多重複製に
ついて説明が必要である場合を除き、以下の説明は、主
として１つのＳ／３７０プロセツサ要素８５及び１つの
５７８８プロセツサ要素６２と、それに関連するハード
ウェア及びプログラム・コードに言及するものとする。
同様に、例えばマルチプレクサ６１．６３．７１．７３
及びトランシーバ１２ｅ、１１による、パス構造３０に
対するプロセッサ要素の結合も、説明の便宜上、実質的
に記載から省くこととする。この結合に関しては、第３
２図を参照されたい。
それゆえ、第１１図は、プロセッサ・パスＩ／Ｏと、Ｓ
／３７０記憶管理ユニツト８１を含む第１の経路によっ
て、システム・パス３０及びＳ／８８記憶１Ｇにプロセ
ッサ要素８５が結合された様子を示している。プロセッ
サ要素８５は、プロセッサ要素間インターフェース８９
を含む第２の経路によって、プロセッサ要素６２のプロ
セッサ・パス１６１に結合されているものとして示され
ている。プロセッサ要素８６は、記憶１６中の、割当て
られたＳ／３７０主記憶領域１６２からデータ及び命令
をフェッチ（及び記憶）するためのＳ／３７０プログラ
ム実行の間に第１の経路を使用する。また、プロセッサ
要素６２は、インターフェース８９を含む第２の経路上
で、プロセッサ要素８５のためのＳ／３７０　１１０動
作を実行する。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０（第１１図）は、プロセッサ要素８５と、クロック
１５２と、ディレクトリ・ルックアサイド・テーブル（
ＤＬＡＴ）３４１をもつキャッシュ・コントローラ１５
３と、パス・アダプタ１５４と、オプションの浮動小数
点コプロセッサ１５１と、Ｓ／３７０アーキテクチヤを
サポートするマイクロコードのセットを記憶するための
ｌ＃Ｊ＃記憶１７１のための個別の機能チップを含む。
このＳ／３７０チツプは、インターナショナル・ビジネ
ス・マシーンズ・コーポレーションによって販売されて
いる、（ＶＳＥ／ＳＰ、ＶＭ／ＳＰ、ＩＸ／３７０など
の）既存のＳ／３７０オペレーテイング・システムのど
れかによって動作されるように適合することができる。
キャッシュ・コントローラ１５３は、記憶制御インター
フェース（ＳＴＣＩ）１６５とともに、Ｓ／３７０記憶
管理ユニツト８１を形成する。バス・アダプタ１６４及
びバス制御ユニット（ＢＣＵ）１５６は、プロセッサ要
素インターフェース８９のためのプロセッサ要素を含む
。
好適な実施例においては、プロセッサ要素８５なビのＳ
／３７０ＣＰＵは、３２ビツト・データ・フローと、３
２ビツト算術／論理ユニツト（ＡＬＵ）と、３つのポー
ト・データ・ローカル記憶中の３２ビツト・レジスタと
、８バイトＳ／３７０命令バツフアをもつ３２ビツト・
マイクロプロセッサである。Ｓ／３７０命令は、ハード
ウェア中で実行されるかまたは、マイクロ命令によって
解釈される。チップ１５３は、’Ｓ／３７０プログラム
命令及びデータと、関連記憶制御機能のためのキャッシ
ュ記憶を与える。チップ１５３は、プロセッサ要素８５
がそのプログラム命令を実行するときに、プロセッサ要
素８５から発行される全ての記憶要求を処理する。チッ
プ１５３はまた、Ｉ１０データの転送時に、バス・アダ
プタ１５４からの要求をも処理する。
バス・アダプタ１５４及びＢＣＵ１６６は、入出力動作
の間に、内部Ｓ／３７０プロセツサ・バスＩ／ＯをＳ／
８８プロセツサ・バス１６１に直接に（あるいは緊密に
）相互接続するための論理及び制御を与える。ＢＣＵ１
６６は、プロセッサ要素８５及びｅ２のプロセッサ・バ
スを互いに直接結合するための主要な機構である。後述
するように、プロセッサ要素８５及びＳ２の間でデータ
及びコマンドを転送するために、プロセッサ要素６２が
その関連システム・ハードウェアから「切り放された」
とき、Ｓ／８８プロセツサ要素（ＰＥ）８２と対話する
のがこのハードウェア機構である。
クロック・チップｌ５２（第１２図）は、クロック信号
発生のための集中化論理を使用し、別のチップ８５．１
５１．１５３及び１５４のおのおのに適切なりロック信
号を供給する。クロック１５２は一方、Ｓ／３７０プロ
セツサ要素８５と５７８８プロセツサ要素６２の両方を
同期させるために、システム７８８バス３０からのクロ
ック信号によって制御される。
プロセッサ結合／切り放しハードウェア以外に、２つの
異なるＳ／３７０及びＳ／８８ハードウエア・アーキテ
クチャを組合せる統合部分は、非フォールト・トレラン
ト・ハードウェアを、フォールト・トレラント・バス構
造３０に前以て同期的に接続する手段である。好適な実
施例では、このインターフェースは、Ｓ／３７０キヤツ
シユ・コントローラ１５３及び５７８８システム・バス
３０と通信しなくてはならない５ＴＣＩ論理１５５によ
って処理される。さらに、非フォールト・トレラント・
ハードウェアは、互いに相手ユニットをもってロックス
テップで走る能力をもつ「チエツク」及び「駆動」論理
を形成するように、第８図に示すようにボード上で複製
されなくてはならない。このように、ボード１０１及び
１０２上のシステム要素からなる「単一の」ＣＰＵは、
その２１！化された相手ユニットとロックステップで走
らなくてはならない。最適な性能及び機能性を維持しつ
つ上述の必要条件を実現するためのタスクは、興なるク
ロック源の同期化を要する。
好適な実施例では、Ｓ／８８システム・クロック３８（
第７図）が、共通バス構造３０に接続された全ての装置
によって受は取られ、２つのＳ／８８クロツク・サイク
ルがバス３０のサイクル毎に決定される。このシステム
・クロック３８は、そのバス上の同期的通信を保証し、
個々のプロセッサまたはコントローラによって、そのシ
ステム・クロックに基づき内部クロック周波数源を作成
するために使用される。Ｓ／３７０ハードウエアは、Ｓ
／３７０クロツク・チップ１５２への発振器入力を利用
し、Ｓ／３７０クロツク・チップ１５２は、それぞれ別
のＳ／３７０チツプ８５．１５１．１５３．１５４．１
５５に対する固有のクロックの組を発生する。このクロ
ック・チップ１５２は、動作温度、製造偏差などのさま
ざまなパラメータに基づく本来的な遅延を有する。この
遅延偏差は、冗長チエツク及び駆動論理の間のロックス
テップ同期を維持することと、ＳＴＣ１１５５及びパス
構造３０の間の完全パイプラインを維持することの両方
において許容できない。
第１２Ｃ及び第１９Ｃ図に示すように、好適な実施例は
、ボード１０１をして、Ｓ／３７０プロセツサ・サイク
ルを、Ｓ／８日パス３０サイクルと同期させつつ、リセ
ット後（すなわち、電源投入など）ロックステップで走
らせることを可能ならしめるように、冗長クロック同期
論理１５８（及び、その相手のＳ／３７０プロセツサ・
ユニットのための冗長クロック同期論理（図示しない〉
）を利用する。Ｓ／８８クロツク３８からのクロック信
号は、パス構造３０を介して、Ｓ／８８とＳ／３７０の
同期のためと、システム・パス３０を介しての主記憶へ
のアクセスのために、同期論理１５８とＳＴＣＩ論理１
５５に供給される。
この同期化は、先ず、Ｓ／３７０クロツク・チップ１５
２への所望のＳ／３７０発振器人力周波数を達成するた
めに、Ｓ／８８クロツクを乗算することによって遺戒さ
れる。この場合、それはＳ／８８及びＳ／３７０クロツ
ク・サイクルの２倍である。第２に、Ｓ／３７０サイク
ルの開始を表す線１５９上のフィードバック・パルスが
、それ自体はＳ／８８半サイクル周期に等しい、８７３
７０発振器人カクロツク周期の前端及び後端を表す５７
８８クロツクによってサンプルされる。
次に、線１５９上のサンプルされたＳ／３７０クロツク
・フィードバック・パルスがサンプルされる窓から外れ
、またはＳ／８８クロツクの開始に重なるリセットの場
合、Ｓ／３７０発振器入力が１つのＳ／３７０サイクル
について否定される。
このこヒは、この実施例では、次のＳ／３７０クロツク
・フィードバック・パルス（線１５９上）のサンプリン
グが、その所望の窓内に収まることを保証するように、
現在のＳ／３７０クロツクを拡張する働きを行う。第３
２図に詳細に示す（例えば参照番号４０２ａ乃至４０２
　ｇ）全ての比較論理１５（第８図）は、チエツク及び
駆動ハードウェアの同期を可能ならしめるために、この
期間は無視される。
それゆえ、Ｓ／３７０プロセツサ・サイクルは、Ｓ／８
８クロツク周期の開始のＳ／８８半サイクル周期内に開
始することが保証される。パス構造３０及びＳ／３７０
キヤツシユ・コントローラ１５３の間の全ての転送タイ
ミングは、最悪でもこの半サイクルの遅延しか呈さない
。さらに、比較論理１５は、Ｓ／８８クロツクでサンプ
ルされる線によってのみ供給され、以て「破断」論理４
０３の、随伴Ｓ／８８プロセツサ・ボード１０２ヒの同
期を保証する。よって、チエツク及び駆動Ｓ／３７０ハ
ードウエアは実際はその個々のクロック発生論理におけ
る遅延偏差によってわずかに同期から外れるかもしれな
いが、そのクロックの前後端はパス構造３０に共通な現
在のＳ／８８クロツク３８に相対的にロックステップ的
に走ることになり、遅延がＳ／８８クロツク・サイクル
の開始後半サイクル以上になることは決してない。同期
論理１５８は、半サイクル周期を超えるドリフトがない
ことを保証するために、線１５９上のＳ／３７０クロツ
ク・フィードバックを連続的にモニタする。この実施例
においては、任意のシステム・リセットの間に両端を同
期させるには最大１パス３０サイクルが必要である。し
がし、１つのクロック端をしてそのＳ／３７０クロツク
を「延長」させる、リセットからの全体の遅延における
何らかのドリフトは、ボード「破断」状態、すなわち、
障害をもたらすことになる。
第１２５！ｌは、第１１図の構成をより詳細に示すもの
である。ここでは、Ｓ／３７０制御記憶１７１がプロセ
ッサ要素８５に接続されているものとして示されている
。この好適な実施例における制御記憶１７１は、プロセ
ッサ要素８５内のプログラム命令の実行及びＩ１０動作
を制御するマイクロ命令を記憶するための１８ＫＢのラ
ンダム・アクセス・メモリからなる。制御記憶１７１は
、主記憶装置１６内のＳ／３７０１Ｐ用記憶１６２の一
部である内部オブジェクト領域（ＩＯＡ）１８７（第２
８ｒｓＪ）からの要求に応じてロードされた過渡的マイ
クロコードを保持するためのバッファとして使用される
６４Ｂブロツク１８６をも含む。
この図では、プロセッサ要素６２のパス構造１６１が仮
想アドレス・パス１６１Ａ及びデータ・パス１６１Ｄに
分割されているものとして示されている。プロセッサ要
素６２は、浮動小数点プロセッサ１７２と、キャッシュ
１７３と、ここではＥＴＩＯとして参照されている結合
マイクロコードを記憶するために使用されるマイクロコ
ード記憶装置１７４とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ１７３中に記憶
されるマイクロコード及びアプリケーション・プログラ
ムは、プロセッサ要素８５のためのＩ１０動作を実行す
るべくプロセッサ要素ｅ２及びＢＣＵ論理１５６を制御
するために使用される。
プロセッサ要素６２はまた、アドレス変換機横１７！５
を有する。書込パイプ１７６は、システム／８８動作の
高速化のために次のサイクルの間にシステム・バス３０
に対するデータの適用のために、１書込サイクルの間に
一時的にデータを記憶する。米国特許第４４６３２１６
号に記述されているタイプのシステム／８８パス論理１
７７は、米国特許第４４６３２１６号に概略的に説明さ
れているような様式で変換機構１７５と書込パイプ１７
６をシステム・パス３０に結合する。また、同様のシス
テム７８８バス論理ユニツト１７８が、記憶ｌｌ１１ｉ
ｌインターフエース１５５をシステム・バス３０に結合
する。
バッファ１８０と、プログラム可能読取専用メモリ１８
１と、記憶１８２及びレジスタ・セット１８３が、シス
テム／８８及びシステム／３７０の初期化の間に使用す
るために、プロセッサ要素６２に結合されている。ＰＲ
ＯＭ１８１は、電源投入シーケンスからシステムをブー
トするために必要なテスト・コードとＩＤＣ０ＤＥをも
つ。ＰＲＯＭ１８１は、Ｓ／８８のための同期化コード
をもつ。レジスタ１８３は、システム状況及び制御レジ
スタをもつ。
Ｓ／３７０チツプのうちの２つは同一の物理ボード上に
取り付けられ、同期され、ボード自体のチエツクを行う
ために、ロックステップでプロダラムを実行する。ＳＴ
Ｃパス１５７及びチャネル０，１バスは、Ｓ／３７０プ
ロセツサが別のフィールド交換可能ユニットにエラーを
伝搬することがないように、潜在的な障害をモニタされ
る。
インターフェース８９のＢＣＵ１５６及びアダプタ１５
４は、どのオペレーティング・システムもシステムを完
全には制御しないように、各プロセッサ（プロセッサ要
素６２及び８５）が他方のプロセッサに対して適当な制
御をもっことを可能ならしめる。各プロセッサのａａｍ
は、インターフェース８９及び、各プロセッサで走るマ
イクロコードによって制御される。
Ｅ１２．プロセッサ間インターフェース８９Ｅ１２Ａ、
Ｉ１０アダプタ１５４ アダプタ１５４く第１３図〉は、その出力チャネル０，
１を介して、Ｓ／３７０プロセツサ８５をＢＣＵ１６６
ヘインターフエースする。そのチャネルは、非同期２バ
イト輻データ・パス２６０．２５１の対をもつ。バス２
６０，２６１は、一対の６４バイト・バッファ２６９．
２６０を介して、プロセッサ・パスＩ／Ｏ中の同期４バ
イト幅データ経路に結合されている。データは、パス２
５１を介してＢＣＵ１６Ｂからアダプタ１５４（及びＳ
／３７０主記憶１６２〉へ、そしてパス２５０を介して
アダプタ１６４からＢＣＵＩＥｉ６へ転送される。
アダプタ１５４は、次のようなレジスタを有する。
（１）ベース・レジスタ１１０は、ベース・アドレスと
、キュー及びメイルボックス・アドレッシングのために
使用されるキュー長さを含む。
（２）読取ポインタ（ＲＰＮＴＲ）レジスタ１１１及び
書込ポインタ（ＷＰＮＴＲ）レジスタ１１２は、ベース
・アドレスから、それぞれ読取及び書込のためにアクセ
スすべき次のエントリへのオフセットを含む。その値は
、コマンドまたはアドレスがパスＩ／Ｏを介してキャッ
シュ制御１５３に転送されるべきときに、コマンドとと
もにパス送信レジスタ（ＢＳＲ）１１ｅ中にロードされ
るこヒになる。
（３）状況レジスタ（ＩＯ８Ｒ）１１Ｂは、全ての、プ
ロセッサ装置からＢＣＵへの、及びＢＣＵからプロセッ
サ装置への要求と、インバウンド・メツセージ・キュー
の状況と、ＢＣＵインターフェースの状況を含む。
（４）もし例外イネーブル・レジスタ（ＥＲ）１１９中
のピットが１であり対応するｌ０５Ｒビツトが１である
なら、プロセッサ要素８５中に例外が立ち上げられる。
（５）制御ワード・レジスタ（ｃＷ）１２０は、いくつ
かのＩ　ＯＳＲビットのセット／リセットを制御する。
（６）アドレス・チエツク境界レジスタ（ＡＣＢＲ）１
２１は、内部オブジェクト領域（ＩＯＡ）１８７の開始
ページ・アドレスを保持する。
（７）アドレス・キー・レジスタ（ＡＤＤＲ／ＫＥＹ）
１２２．１２３は通常、記憶１６２中のある位置にアク
セスするために、アドレス／データ・バス２５０及び２
５１を介してＢＣＵ１５６によってロードされる。これ
らのレジスタは、ステトのために、プロセッサ要素８５
によってロードすることができる。
（８）コマンド・レジスタ（ｃＭＤｏ、１）１２４．１
２５には通常、ＢＣＵ１５６によって、コマンド及びバ
イト・カウントがロードされる。これらのレジスタは、
ステトのために、プロセッサ要素８５によってロードす
ることができる。
アダプタ１５４は、プロセッサ要素８５ヒＢＣＵ１５６
の間のインターフェースである。論理的には、アダプタ
１５４は、ＢＣＵ１１５Ｅｉに対１ノて次のようなサー
ビスを提供する。
−Ｓ／３７０主記憶１６２に対するアクセス−３／３７
０主記憶１６２中のメイルボックス及びメツセージ・キ
ューに対するアクセス−プロセッサ要素８５とＢＣＵ１
５６の間の要求／応答機構 ＢＣＵ１５Ｂは、そのＩＯＡ領域１８７（第２８図）を
含む、記憶１６２の全体にアクセスを有する。アダプタ
１５４は、アダプタ１５４からプロセッサ・パスＩ／Ｏ
を介して、キー、コマンド及び記憶１６２アドレス・デ
ータを受は取った後キー・チエツクがキャッシュ・コン
トローラ１５３によって実行されている間に、ＩＯＡ領
域１８７とユーザー領域１６５の間のアドレス境界チエ
ツク（ＡＣＢチエツク）を行う。もし記憶すべきデータ
のアドレスされた線がキャッシュに保持されてい、るな
ら、そのデータはキャッシュに記憶される。そうでない
なら、コントローラ１５３はそのデータを主記憶１６２
に転送する。データ・フェッチのためにも、それと同一
の機構がキャッシュ・コントローラ１５３中で使用され
る。
プロセッサ要素（ＰＥ）８６及びＢＣＵ１６Ｂの間のＩ
１０コマンド及びメツセージの転送は、第２８ｒｌ！Ｊ
に示す予定の記憶１６２位置（メイルボックス９Ｒ域１
８８及びインバウンド・メツセージ・キュー１８９）を
通じて行なわれる。
ＢＣＵ１５Ｅｉは、１６バイトのメイルボックス１１［
ｔｄＬ１８８からＩ１０コマンドをフェッチする。
メイルボックス領域へのアクセスのためのアドレスは次
のようにして計算される。
ベース・アドレス＋メツセージ・キュー長さ＋メイルボ
ックス中のオフセット 最初の２つの項は、アダプタ１５４中のベース・レジス
タ１１０によって供給され、最後の項は、ＢＣＵ１５６
によっ、て供給される。キュー長さは、ベース・レジス
タ１１０中の２つのビットによって、１．２．４または
８ＫＢ　＜すなわち、６４乃至５１２エントリ）にセッ
トされる。　そのベースは、ベース・レジスタ１１０中
で、バッファ・サイズの２倍（すなわち、２乃至１８Ｋ
Ｂ〉にセットされる。
インバウンド・メツセージ・キュー１８９は、ＢＣ１Ｊ
１５４を介して受は取った全てのメツセージを、時系列
順に記憶する。各エントリは、１６バイト長である。
レジスタ１１１．１１２中の読取ポインタ（ＲＰＮＴＲ
）及び書込ポインタ（ＷＰＮＴＲ）は、ＢＣｔＪ１６６
によって、キュー１８９に対してエントリを読み出し、
または書き込むために使用される。プロセッサ要素８５
は、センス動作によって読取ポインタにアクセスする。
そして、レジスタ１１０中のベース・アドレス＋ＷＰＮ
ＴＲが、書き込むべき次のキュー・エントリを指し示し
、レジスタ１１０中のベース・アドレス＋ＲＰＮＴＲが
、読み取るべき次のキュー・エントリを指し示す。
これらのポインタは、各キュー動ｆｉｉ！毎に更新され
る。
ＷＰＮＴＲ＋１８冨ＷＰＮＴＲ（書き込み後）ＲＰＮＴ
Ｒ＋１８＝ＲＰＮＴＲ（読取り後）次の状態は、ポイン
タの比較から生じる。
ＲＰＮＴＲモＷＰＮＴＲ（キューが空）ＲＰＮＴＲ−Ｗ
ＰＮＴＲ＋１６　　（キューが一杯、もしＢＣ１Ｊ１５
Ｂがキューに対する書き込み＠要求するなら、バッファ
使用不可能（ＢＮＡ）信号が状況パスを介してＢＣＵに
送られる）メイルボックス領域１８８に記憶されたデー
タの有効性は、次のような機構によってプロセッサ要素
８５からＢＣＵ１６６へ、あるいはその逆へ報知される
。
Ｍ２５６ａ＜第１６図）上のプロセッサ装置からＢＣＵ
への要求は、制御マイクロ命令を用いてプロセッサ要素
８５によってセットされる。その要求は、ＢＣＵ１６６
に、メイルボックス１８８から命令をフェッチし、それ
を実行するように伝える。その要求は、その命令の実行
後は、ＢＣＵによってリセットされる。その要求の状態
は、プロセッサ要素８５によってセンスすることができ
る。
ＢＣＵ１５６は、プロセッサ要素８５によって開始され
た命令の実行の間または任意の時点で問題が生じた時に
、要求を作成する。それは、もし選択的にマスクされな
いなら、プロセッサ要素８５中に例外を引き起こす。
アダプタ１５４は、非同期アダプタ・チャネル０．１の
転送速度を、同期プロセッサ・パスＩ／Ｏに一致させる
。それゆえ、ＢＣＵ１６Ｂは、Ｂｃｕｔｓｅとの間のデ
ータ転送のためにアダプタ１５４中にある６４バイト・
データ・バッファ２５９．２６０によってサポートされ
る。そのアレイは、チャネルＯ０１と、プロセッサ・パ
スＩ／Ｏに対する４バイト・ポートをもつ。
同期レジスタ１１３及び１１４は、ＢＣｔＪ１５６及び
バッファ・アレイ２６０，２５９の間のデータ転送をバ
ッファする。パス送信及び受信レジスタ１１５及び１１
６は、それぞれ、プロセッサ・パスＩ／Ｏとの間で受信
され、または転送されたデータを記憶する。
記憶動作（Ｉ１０データ記憶、キュー動作〉は、チャネ
ル１パスを介してアダプタ１５４に、コマンド／バイト
・カウント、保護キー及び記憶アドレスを送るＢＣＵ１
６Ｂによって開始される。そのコマンド／バイト・カウ
ントは、コマンド・パス２５２（第１３図〉上で受は取
られ、コマンド・レジスタ１２５に格納される。キー及
びアドレス・データは、アドレス／データ・パス２５１
（第１３図）を介ｔ、ｒＢｃＵ１６８がら受は取られ、
キー／アドレス・レジスタ１２３中に格納される。アレ
イ書込及び読取アドレス・ポインタは、レジスタ１２８
中の開始アドレスにセットされる。パス２５１上のデー
タ転送の回数（−度に２バイト）は、バイト・カウント
によって決定される。１回の記憶動作によって、６４バ
イトまでのデータを転送することができる。ある記憶動
作内の任意のバイトの記憶アドレスは、６４バイト境界
と交差してはならない。
そのコマンド／アドレスには、パス２５１上のデータ・
サイクルが続く。全てのデータは、６４バイト・バッフ
ァ２８０中に集められる。最後のデータがＢＣＵ１６８
から受信された後、アダプタ１５４は最初に２つのデー
タ・バッファ２５９．２８０のための内部優先権チエツ
ク（図示しない〉を実行し、次にプロセッサ・パスＩ／
Ｏ上の支配権（図示しない）を要求し、そこでアダプタ
１ｉ）４は、最も高い要求優先権をもつことになる。
どちらの場合にも、バッファ２５９．２８０は、内部優
先権制御が最初にバッファ２５９に対してパスＩ／Ｏを
許可すると同時に、そしてパッファに対する調停サイク
ルなしで転送を要求し、すなわち読取が書込に対して優
先権をもつことになる。
パスの支配権が許可されたとき、コマンド／パイ！・・
カウント、保護キー及び開始アドレスがキャッシュ・コ
ントローラ１５３に転送される。
コマンド転送サイクルの後には、データ転送サイクルが
続く。
キャッシュ・コントローラ１５３は、保護キー・チエツ
クを実行する。キー違反は、パスＩ／Ｏ状況でアダプタ
１５４に報告される。キャッシュ・コントローラ及び主
記憶１８２によって検出される他のチエツク状況は、別
のチエツク状況として報告される。アダプタ１５４によ
って検出されるキー違反及び状況は、状況転送サイクル
中でＢＣＵ１５６に送られることになる。
ＢＣＵ１５ｅｌによって報告され得る２つの可能なアダ
プタ１６４状況がある。どちらのチエツク状況の場合に
も、記憶１６２に対するアクセスは抑止される。
ＢＣＵ１５８から受は取った各主記憶アドレスは、その
アクセスが、ｌ０Ａ１８７に対するものか、または記憶
１６２のカスタマ領域１６５に対するものかを決定する
ために、ＡＣＢレジスタ中に保持されているアドレスと
比較される。ＢＣＵ１５６から各コマンドとともに受は
取った「カスタマ」ビットが、その主記憶アクセスがＩ
ＯＡ領域１８７とカスタマ領域１６５のどちらに意図さ
れているのかを決定し、不正なアクセスをチエツクする
。
以下で説明するバッファ利用不能（ＢＮＡ）条件は、キ
ュー動作に対してのみ報告される。
読取動作（Ｉ１０読取、メイルボックス読取〉は、格納
動作と実質的に同一の動作でＢＣＩＪ１５６によって開
始される。コマンド／バイト・カウントと、保護キーと
、アドレスがＢＣＵ１６６がら受は取られると直ぐに、
アダプタ１５４内部優先権チエツクが実行され、プロセ
ッサ・パスＩ／Ｏ支配権が要求される。もしパス支配権
が許される七、コマンド／バイト・カウントと、保護キ
ーと、主記憶開始アドレスが読取サイクルを開始するた
めにキャッシュ・コントローラ１５３に転送される。ア
ダプタ１５４は先ず、要求されたデータをそのバッファ
２５９にロードし、次にパス２５０を介してのＢＣＵ要
求上により、それをＢＣＵ１５６にロードする。
動作を記憶するための状況及び報告機構は、読取動作に
も適用される。
プロセッサ要素（ＰＥ）８５は、パスＩ／Ｏを介するセ
ンス（読取）及び制御（書込）動作により、アダプタ１
５４中のほとんどのレジスタにアクセスするこヒができ
る。
センス動作の場合、コマンドは、アダプタ１５４に転送
され、レジスタ１２９にラッチされる。
次のサイクルで、センス・マルチプレクサ１２６がコマ
ンドに従い選択され、そのコマンドは、次のパスＩ／Ｏ
サイクルで有効な期待されるデータを取得するために、
Ｂ５Ｒ１１ｅ中にロードされる。
センスすべきレジスタ上の内部パリティ・エラーが検出
されたとき、アダプタ１５４は良好なパリティをもつデ
ータをプロセッサ要素８５に送り返すが、キー／状況パ
ス上にはチエツク状況を立てる。この機能は、特殊セン
ス・コード点でテストすることができる。
制御動作の場合、パスＩ／Ｏコマンドの後データが続き
、そのデータは次のサイクルでターゲット・レジスタに
ロードされる。
もしセンスまたは制御動作のためのコマンド・サイクル
において、または１１１３　ｔｒｌ動作のためのデータ
・サイクルにおいて、パリティ・エラーがパスＩ／Ｏ上
で検出されたなら、アダプタ１５４はクロックの停止を
強制する。
ベース・レジスタ１１０は、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。
キューは、ベース・アドレスで開始し、メイルボックス
領域は、ベース＋キュー長さで開始する。
ＲＰＮＴＲ及びＷＰＮＴＲレジスタ１１１及び１１２は
、それぞれ、ベース・アドレスがら読取及び書込のため
にアクセスすべき次のキュー・エントリに対するオフセ
ットを与える。
センスされた時、読取ポインタと書込ポインタは、アダ
プタ１５４中のセンス・マルチプレクサ１２６によって
ベース・アドレスと連結される。
それゆえ、センス動作によって返されるワードは、アク
セスすべき次のキュー・エントリの完全なアドレスであ
る。
Ｉ１０状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビット）を含む。
チエツク（ビット０）−もしＣＨ８Ｒ＜０゜２４〉中に
何らかのチエツク状態があり、対応するＣＨＥＲビット
が１なら、１にセットされる。
チエツクは、ＡＴＴＮ−ＲＥＱを引き起こす。もＬＭＯ
ＤＥ−ＲＥＱ＜　１　＞＝　１　ｔｔら、信号ＣＬＯＣ
Ｋ　　５ＴＯＰ　　ＤＩＡＮＡが活動的になる。
ＢＮＡ送信（ビット６〉−バッファ利用不可能（ＢＮＡ
）ビットは、ＢＣＵ１６６がインバウンド・メツセージ
をキューに格納しようと試み、キューが一杯、すなわち
ＲＰＮＴＲがＷＰＮＴＲ＋１６に等しいとき１にセット
される。このビットは、ＣＷレジスタ１２００ビット６
に１を書くことによってしかりセットすることはできな
い。
キュー空でない（ビット７〉−二のビットは、ＲＰＮＴ
ＲがＷＰＮＴＲに等しくないなら１にセットされる。こ
れは、プロセッサ８５に、新しいメツセージが受は取ら
れたことを通知するために使用される手段である。
ＢＣＵからプロセッサ装置への要求（ビット１０及び１
４）−これは、チャネル０及び１の「ＢＣＵからプロセ
ッサ装置への要求」Ａ１２６Ｂｃ上の信号を介してＢＣ
Ｕ１５６によってセットされる。プロセッサ要素８５に
よるビット１０及び１４のリセットは、チャネル０及び
１の線２５６ｄ上に、ＢＣＵからプロセッサ装置への肯
定応答を発生させる。
プロセッサ装置からＢＣＵへの要求（ビット１１）−チ
ャネルＯのＣＷレジスタ１２０のビット１１と、チャネ
ル１のＣＷレジスタ１２０のビット１５をセットするこ
とによってプロセッサ要素８６によって１ｌ１２６６　
ａ上でセットされる。また１、ｌ１２５６ｂ上のプロセ
ッサ装置からＢＣＵへの肯定応答信号によってリセット
される。
ＢＣＵｉＥ力損失（ビット１３）−このビットは、ＢＣ
Ｕが電力を失い、または「ｗＬｉｌｉ投入リセット」が
生じた時、ＢＣＵ１６６によってセットされる。それは
、ＣＷレジスタ１２０の「リセットＢＣＵｔ力損失」ビ
ットに「１」が書かれ、ＢＣＵが最早電力損失状態にな
いとき、０にリセットされる。
調停許容（ビット２９）−このビットは、アダプタ・モ
ード・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
ＢＣＵ１５８から受は取ったコマンド／アドレス信号の
一部であるカスタマ・アクセス・ビットは、その記憶ア
クセスがＩＯＡまたはカスタマ領域のどちらにあるのか
を決定する。もしカスタマ・アクセス・ビットがＯ°で
あるなら、その記憶アクセスのページ・アドレスは、Ｉ
ＯＡ領域１８７内になくてはならない。これらのアクセ
スにはキー・チエツクは行なわれず、従って、アダプタ
・ハードウェアは、そのキーをゼロに強制する（すべて
のキー・エントリと一致する）。
もしもしカスタマ・アクセス・ビットが°１°であるな
ら、その記憶アクセスのページ・アドレスは、カスタマ
記憶領域１６６内になくてはならない。そうでないなら
、そのアクセスに対してＡＣＢチエツク条件が立ち上げ
られる。
プロセッサ要素８５は、アダプタ１５４レジスタを読取
（センス）しまたは書き込む（制ｍ）ためにメツセージ
・コマンドを使用する。
これらのコマンドのフォーマットは次のとおりである。
ビットＯ−７０−７Ｃコマンド・タイプ８−１１　　Ｓ
ＲＣ＝要求元バス・ユ ニット・アドレス １２−１６　　ＤＳＴ藁受信バス・ユニット・アドレス １６−２３　　ＭＳＧ←コマンド・サイクルで伝送すべ
きデータ ２４−２７　　ＲＥＧＩ冨制（加のレジスタ番号 ２８−３１　　ＲＥＧ２＝センスのレジスタ番号 プロセッサ装置とＢＣＵの間のインターフェースのため
のＤＳＴフィールドは、Ｘ’８°である。
アダプタ１５４はＳＲＣ及びＭＳＧフィールドをデコー
ドしない。というのは、そこにはコマンド実行のための
情報が含まれていないからである。
制御及びセンス動作の間、ＲＥＧＩ及びＲＥＧ２ビット
はそれぞれ、読み書きすべきアダプタ１５４中のレジス
タを決定する。
Ｅ１２Ｂ、Ｉ１０アダプタ・チャネル０及びチャネル１
バス（第１６図） Ｉ１０アダプタ・チャネルＯ及びチャネル１バスは、Ｉ
１０アダプタ１５４からパス制御ユニット１５６への高
速相互接続である。
チャネル０は、次のものを有する。
アドレス／データ・パス２５０（ビット０−１６、ＰＯ
，Ｐｉ） コマンド／状況パス２４９（ビットＯ−３゜Ｐ） タグ・アップ（ＢＣＵからバッファへ）、＄１２６ａ タグ・ダウン（バッファからＢＣＵへ）！２８ｂ プロセッサ装置からＢＣＵへの要求線２５６ａＢＣＵか
らプロセッサ装置への肯定応答Ｍ　２５ｂ チャネル１は、アドレス／データ・パス２５１と、コマ
ンド／状況パス２５２と、タグ・アップ及びタグ・ダウ
ン線２６２ｅ及び２６２ｄを有する。
チャネル０は、Ｓ／３７０記憶１６２（及びプロセッサ
要５１１！１８５）からＢＣＵ　１５６ヘノー７−タ転
送に使用され、チャネル１は、ＢＣＵ１６６から記憶１
６２（及びプロセッサ要素８５）へのデータ転送に使用
される。
チャネル・パス２４９．２５０．２５１及び２５２は、
実質的には６４バイトまでのデータをめいめいが記憶す
ることができる制御論理をもつ一対のデータ・バッファ
であるＩ１０アダプタ１５４に由来する。これら□のパ
スは、ＢＣＵ１６６で終端する。Ｉ１０アダプタ１５４
は、１ワード・フォーマット（３２ビツト）をもつ内部
プロセッサ・パスＩ／Ｏと、半ワード（１６ビツト）フ
ォーマットをもつより低速のパス２４９乃至２５２との
間の速度一致手段として働く。
各チャネルは、２バイト輻（半ワード〉データ・パス（
２５０，２５１）と、半バイト幅（４ビツト）コマンド
／状況パス（２４９，２５２）という２つの部分に構成
されている。そして、タグ信号が、買求／応答、及び特
殊信号を介して動作を制御するための手段を与える。
各チャネル上のデータ転送は、（２バイト・パスを介し
て４バイトを転送するために）常に２サイクルで行なわ
れる。論理的には、全てのデータ転送は、Ｓ／３７０主
記憶１６２及び、ＢＣＵ１６８を含むＩ１０サブシステ
ムの間の転送である。ＢＣ０１６Ｂはマスターであって
、すなわち、プロセッサ要素８５が一旦転送の必要性を
知らせると、いかなる転送であれそれを開始させる。
コマンド／状況パス＜２４９，２５２）は、選択サイク
ルの間に、転送方向（フェッチ／記憶）、及び転送すべ
きデータの量を決定するために使用される。アドレス／
データ・パス＜２５０゜２５１）は、選択サイクルの間
に主記憶アドレスを転送し、実際の転送サイクルの間に
データを引き渡す働きをする。アドレス／データ・パス
はまた、「メイルボックス」及び「メツセージ・キュー
」として知られる記憶１６２中の特定領域１８８．１８
９を指示するためにも使用される。これらの領域は、プ
ロセッサ要素８５をして、ＢＣＵ１５８とある情報を交
換することを可能ならしめる。
フェッチ動作〈記憶１６２からの）の間に、その状況は
、コマンド／状況パス２４９上で、パス２６０上の２バ
イトのデータとともに転送される。この状況は、なんら
かのアドレス・チエツク、キー・チエツクなどであり、
あるいは動作の成功を示すためにゼロである。
もし記憶動作（記憶１６２への）が実行されるなら、全
てのデータが主記憶１６２に渡された後、状況サイクル
が続く。
第１４Ａ及び第１４Ｂ図は、フェッチ及び記憶のそれぞ
れのサブサイクル１及びサブサイクル２０間のパス部分
の論理的用途を示す。ここで、ａａａ、、、　　　デー
タ・フィールド中の第１の（左側の）バイトのアドレス Ａ：１雪アドレス・チエツク Ｂ：１＝バツフアが回層でない Ｃ：　　　　カスタマ記憶（１６６）アクセスの場合１
で、マイクロコード領域アクセス＜１０Ａ　　１８７）
の場合０ ｄｄｄ、、、　　　　記憶との間の４バイト・データｆ
Ｈ，，，バイト単位でのフィールド長マイナス１（１０
進０．．８３） ｋｋｋｋ　　　　　！ｉａ憶４−（１０進Ｏ０１５）Ｋ
　　　　　　１＝キーチエツク ｏｏｏｏｏ：　　　　３２バイト・メールボックス領域
内のオフセット ｐｐ　　　　　優先度（ｃ，，３，３が最高）考慮せず ／／／：　　　パスが浮動（未定義） イン　　　　インバウンド（ＢＣＵからバッファへ） アウト　　　アウトバウンド（バッファからＢＣＵへ〉 データ転送動作のために次のタグ線が使用される。
（１）パス・アダプタ１５４からＢＣＵ１５６への、プ
ロセッサ装置からＢＣＵへの又水線２５６ａは、プロセ
ッサ要素８５によってＩ１０１０Ｏ必要性を示すために
使用される。−旦セットされると、その信号は、ＢＣＵ
１６６によってリセットされるまでアクティブのままで
ある。
＜２）ＢＣＵ　１５　Ｅ３から７ダプタ１５４へのタグ
・アップ線２６２ａは、アダプタ１５４からアウトバウ
ンド・データを要求し、または入力データがパス上で回
層であることを示すために使用される。タグ・アップ線
２６２ｏも同様に機能する。
（３）パス・アダプタ１５４からＢＣＵ１５６への、ダ
ウンｌ１２Ｂ２ｂは、もし存在するならは、ＢＣＵ１５
６へのデータの一時的な欠乏を示すために使用される。
タグ・ダウンの下降端は、すると、そのパス上のアウト
バウンド・データの可用性を示すために使用される。タ
グ・ダウン線２６２ｄも同様に機能する。
（４）ＢＣＵＩ　５６からアダプタ１５４への、ＢＣＵ
からプロセッサ装置肯定応答線２５６ｂは、プロセッサ
装置からＢＣＵへの要求信号をリセットするために使用
される。このリセットは、Ｉ１０メイルボックス動作が
完了されたときに実行される。
プロセッサ要素８５が開始Ｉ１０命令（８１Ｏ）を命令
ストリーム中で検出した時、プロセッサ要素８５は、Ｉ
１０サブシステム、すなわちＢＣＵ１５６に、「プロセ
ッサ装置からＢＣＵへの要求」線２５６ａを活動化させ
ることによって、Ｉ１０１０Ｏ必要性を警告する。この
タグは、ＢＣＵ１５６をして、この動作がフェッチまた
は記憶のどちらであるのか、何バイトが転送されるのか
、などを見出すために記憶１６２内の「メイルボックス
」１８８を調べさせる。メイルボックスは実際には、関
連Ｉ１０１０Ｏチャネル５ＩＯ１ＣＵＡ％ＣＡＷ及びコ
マンド・ワードｃ　ｃ　ｃ　ｗ　）を含む。
記憶動作は、−膜内には、ＢＣＵ１５６がプロセッサ要
素８５にデータを送るような動作である。このデータは
、選択サイクルで送られるコマンド、キーまたはアドレ
スであるか、主記憶１６２中に記憶すべき実Ｉ１０デー
タである。どちらの場合も、事皐のシーケンスは同一で
ある。
第１５Ａないし１６Ｏ図は、データ及び状況情報が、ア
ダプタ１５４及びＢＣＵ１５６中の３２ビット・バッフ
ァ／レジスタにゲート・インされ、またはゲート・アウ
トされる様子、及びその情報の高位（左側）及び低位（
右側）ビットがアダプタ１５４の１８ピツト・チャネル
に配置される様子を図式的に示すものである。
第２５及び２６図は、ＢＣＵ１６６及びアダプタ１５４
の間のデータ転送のための特定の信号セットを示す。
記憶動ｆ１”（第１６Ａ図）の間のＢＣＵクロック・サ
イクルの開始により、ＢＣＵ１５８は、第１のサイクル
のためのデータをパス２５１上に配置する。もしこれが
主記憶データ動作のための選択サイクルなら、コマンド
、バイト・カウント、アクセス・キー、及び主記憶アド
レスの第１バイトがそれぞれ、コマンド／状況パス２５
２及びアドレス／データ・パス２５１上にそれぞれ配置
される。もしこれが、メイルボックス・ルックアップの
ための選択サイクルであるなら、コマンドが、固定位置
にあるメイルボックスを示すため、主記憶アドレスは配
置されない。その第１のサブサイクルは、２サブサイク
ル期間に亙ってパス上で有効状態に維持される。
選択サイクルの間にパス２５１上にデータを配置したＩ
　ＢＣＵクロック・サイクルの後、ＢＣＵ１５８が「タ
グ・アップ」信号線を立ち上げる。
タグ・アップ線２６２ａは、アダプタ１５４をして、そ
の最初の２バイトをレジスタ１１３の左部分に記憶させ
る。次のクロック・サイクルの開始により、ＢＣＵ１５
６は、レジスタ１１３のあと半分にデータを格納するた
めに、アドレス／データ・パス２５１上に次のサブサイ
クルのためのデータ（第２の２バイト）を配置する。こ
のデータは、主記憶アドレスの残りの部分であるかまた
は、（もしメイルボックス・ルックアップ選択サイクル
に属するなら）オフセットであるか、である。ＢＣＵ１
５６は、３ＢＣＵクロツク・サイクルの間第２の２バイ
トを保持し、「タグ・アップ」信号を下降させる。
フェッチ動作は、−膜内には、ＢＣＵＩＥ５６が、主記
憶データ空間１８２、主記憶１８２中のマイクロコード
領域、またはメイルボックスあるいはメツセージ・キュ
ーからデータを求めるような動作である。いかなる場合
にも、アダプタ１５４の論理に、実行しなくてはならな
い動作を命令するためには、選択サイクルがそのような
フェッチ・サイクルに先行しなくてはならない。選択サ
イクルは、コマンド／状況パス２４９上のコマンドがＣ
フェッチ」コマンドであることを除いては、パス２５２
を使用する記憶記憶動作と同様の様式でパス２４９上に
コマンド／キー／アドレスを配置することによって実行
される。
（選択サイクルの完了後）次のサイクルの開始により、
ＢＣ１Ｊ１６６Ｑ１「タグ・アップ」信号を立ち上げ、
それを３ＢＣＵクロツク・サイクル維持する（第１６Ｂ
図）。タグ・アップは、バッファからデータを要求する
。すると、もしそのバッファがデータを渡すことができ
るのなら、データは１サイクル後に回層ヒなる。その動
作は、半同期的であるので、ＢＣＵ１５６は、データの
最初の２バイトが２サイクルの間有効に維持され、次に
１サイクル切り換え時間があって、その後２バイトのデ
ータをＢＣＵ１５６へとゲートすることができる。
しかし、アダプタ１５４が、「タグ・アップ」立上りの
瞬間商用なデータをもっていないような状況が存在する
。これは、典型的には、「初期」データ・フェッチにお
いて生じ、そのとき、フェッチ要求がキャッシュ・コン
トローラ１５３及び記憶コントローラ１５５を介して処
理され、アダプタ１５４に戻されるまでいくらか時間が
がかるような新しいアドレスからデータがフェッチされ
る。主記憶１８２における再試行も同様の一時的な遅延
を引き起こすことがある。
アダプタ１５４がデータを引き渡すこヒができないとき
（第１５Ｃ図）、アダプタ１５４は、「タグ・アップ」
が検出されろと直ぐに「タグ・ダウン」線を立ち上げる
。ＢＣＵ１５６は、「タグ・アップ」を立ち上げた後５
サイクル以内に「タグ・ダウン」線をサンプルしなくて
はならない。
アダプタ１５４は、第１のデータ・ワード（４バイト）
が専用となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ１５４は、第１の２バイトをパス２５０上
に配置し、「タグ・ダウン」を下降させる。「タグ・ダ
ウン」信号の下降端は、ＢＣＵの論理２５３をトリガす
る。
ＢＣＵ１５６は、「タグ・ダウン」の下降に統く２サイ
クルの間その第１のバイトが有効であり、そのあと第２
の２バイトが専用であると仮定する。選択サイクルの間
にセット・アップされるカウントに応じて、−度に２バ
イトずつ、６０バイトまでのバイトがそれに続くことが
できる。
選択サイクルで指令された全てのメイルボックス・デー
タが受は取られた時、ＢＣＵ１６Ｂは、その動作を開始
させた線２５６ａ上の、プロセッサ装置からＢＣＵへの
要求をリセット−するために、アダプタ１５４に対して
線２５６ｂ上の「ＢＣＵからプロセッサ装置への肯定応
答」信号を立ち上げる。
プロセッサ要素８５とＢＣＵ１６６の間の大抵のデータ
転送は、アダプタ１５４中のベース・レジスタ１１０に
記憶されたベース・アドレスとキュー長を使用して、予
定の記憶位置１８８．１８９を通じて行なわれる。イン
バウンド・メツセージ・キュー１８９は、ＢＣＵ１５６
によって送られた全てのメツセージを時系列順に記憶す
る。
Ｅ　１２Ｃ，パス制御ユニット１５６−一般的な説明（
第１６及び第１７図） パス制御ユニット（ＢＣＵ）１５Ｂは、Ｓ／３７０プロ
セツサ８６及び、Ｓ／３７０　１１０命令を実行するた
めに利用される関連Ｓ／８８プロセツサ６２との間の主
要な結合ハードウェアである。
ＢＣＵ１５６は、プロセッサ６２に対して割り込みを与
え、プロセッサ６２をその関連ハードウェアから非同期
的に切り放し、プロセッサ６２をＢＣＵ１６Ｂに対して
結合することを、Ｓ／８８オペレーテイング・システム
に対して透過的に実行するために、５７８８プロセツサ
６２上で走っているアプリケーション・プログラム（Ｅ
ＸＥＣ３７０）及びマイクロコード（ＥＴＩＯ）と対話
する手段を有している。その透過的割り込み及び切り放
し機構は、所望のＳ／３７０　１１０動作を実行するべ
くＳ／８８プロセツサ６２によって使用可能な形式にコ
マンド及びデータを変換するために、Ｓ／３７０　１１
０コマンド及びデータをＳ／３７０プロセツサ８５から
Ｓ／８８プロセツサ６２へ効率的に転送するためにＳ／
３７０及びＳ／８８プロセツサの直接転送を可能ならし
めるために利用される。
ＥＸＥＣ３７０及びＥＴＩＯはともに、マイクロコード
またはアプリケーション・プログラムのどちらかであっ
て、記憶１７４またはキャッシュ１７３のどちらかに記
憶されているこヒが見て取れよう。
ＢＣＵＩ　５８　（第１６図〉は、パス制御ユニット・
インターフェース論理及びレジスタ２０５と、直接メモ
リ・アクセス・コントローラ＜ＤＭＡＣ）２０９と、ロ
ーカル記憶２１０を含む。
ローカル・アドレス及びデータ・パス２４７．２２３は
、記憶２１０を、ドライバ／レシーバ回路２１７．２１
８を介してプロセッサ要素６２アドレス、データ・パス
１６１ａ、１６１ｄに結合し、インターフェース論理２
０５に結合する。ＤＭＡＣ２０９は、ラッチ２３３を介
してアドレス・パス２４７に結合され、ドライバ／レシ
ーバ２３４を介してデータ・データ・パス２２３に結合
されている。
ＤＭＡＣ２０９は、好適な実施例では、以下で説明され
ている６　８４６０　ＤＭＡコントローラである。
ＤＭＡＣ２０９は、それぞれが特定の機能に専用である
、要求及び肯定応答経路によって、インターフェース論
理２０５（第１７図）に結合された４つのチャネル０乃
苗３をもつ。チャネル０は、Ｓ／３７０記憶１６２中の
メイルボックス領域１８８（第２８図）からローカル記
憶２１０へＳ／３７０　　Ｉ１０コマンドを転送する（
メイルボックス読取）。チャネル１は、記憶１６２から
記憶２１０へＳ／３７　Ｃデータを転送する（Ｓ／３７
０　　Ｉ１０書込）、チャネル２は、記憶２１０から記
憶１６２ヘデータを転送する（Ｓ／３７０　Ｉ１０読取
）。チャネル３は、記憶２１０から記１１ｔｌ　６２中
のメツセージ・キュー領域１８９（第２８図）に高優先
度Ｓ／８８メツセージを転送する（Ｑメツセージ書込み
）。
パス・アダプタ１５４は、２つのチャネル０及びｌをも
つ。アダプタ・チャネル０（よ、ＤＭＡＣチャネル０．
１のメイルボックス読取及びＳ／３７０　１１０書込（
すなわち、Ｓ／３７０からＢＣＵ１５８へのデータの流
れ）を扱う。アダプタ・チャネル１は、ＤＭＡＣ２，３
のＳ／３７０１１０読取及びＱメツセージ書込機能（す
なわち、ＢＣＵ１５６からＳ／３７０へのデータの流れ
〉を扱う。
Ｅ　１２Ｄ、直接メモリ・アクセス・コントローラ０９ ＤＭＡＣ２０９は、好適には、モトローラ社が発行して
いるＭ８８０００Ｆａｍｆｌｙ　Ｒｅｆｅｒｅｎｃｅ　
Ｍａｎｕａｌ、　ＦＲ６８に／Ｄ、　１９８８に記載さ
れているタイプ（ＭＣ６８４５０）である。ＤＭＡＣ２
０９は、プロセッサからの最小の介入で、データのブロ
ックを迅速且つ効率的な方法で移動することによって、
（この実施例のＭ６８０２０プロセッサなどの）モトロ
ーラＭ６８０００ファミリ・マイクロプロセッサの性能
及びアーチテクキャ的な能力を補うように設計されてい
る。、ＤＭＡＣ２０９は、メモリからメモリ、メモリか
ら装置、装置からメモリのデータ転送を実行する。
このＤＭＡＣは、プログラム可能な優先順位をもつ独立
な４つのＤＭＡチャネルをもち、２４ビツト・アドレス
と１６ビツト・データ・パスをもつ非同期Ｍ８８０００
パス構造を使用する。それは、明示的にも暗示的にもア
ドレスすることができる。
参照番号２０９などのＤＭＡＣの主要な目的は、ソフト
ウェア制御下にあるマイクロプロセッサが扱うよりも通
常はるかに高速でデータを転送することにある。直接メ
モリ・アクセス（ＤＭＡ）という用語は、マイクロプロ
セッサが行うのと同様にしてシステム中のメモリに周辺
装置がアクセスする能力のことである。この実施例にお
けるそのメモリとは、ローカル記憶２１０のことである
。ＤＭＡ動作は、システム・プロセッサが実行する必要
がある別の動作と並行的に行うこヒができ、以て全体の
システム性能を著しく高めるのである。
ＤＭＡＣ２０９は、データのブロックを、ローカル・バ
ス２２３の限界に近付く速度で移動する。データのブロ
ックは、記憶中の特定アドレスで始まるバイト、ワード
または長ワード・オペランドの列からなり、転送カウン
トによって決定されるブロック長をもつ。単一チャネル
動作には、記憶２１０ヒの間の複数ブロックのデータの
転送が関与することができる。
ＤＭＡＣ２０９に係わるどの動作も、プロセッサ要素６
２によるチャネル初期化、データ転送及びブロックの終
了、という同一の基本的ステップの後に続くことになる
。初期化フェーズでは、プロセッサ６２がＤＭＡＣのレ
ジスタに、制御情報と、アドレス・ポインタと、転送カ
ウントをロードし、チャネルを開始させる。転送フェー
ズの間、ＤＭＡＣ２０９はオペランド転送のための要求
を受は入れて、その転送のためのアドレシングとバス制
御を与える。終了フェーズは、動作の完了後行なわれ、
そのとき、ＤＭＡＣは状況レジスフＣ６Ｒ中に動作の状
況を表示する。データ転送の全てのフェーズの間、ＤＭ
ＡＣ２０９は次の３つの動作モードのうちの１つにある
。
（１）ＩＤＬＥ　（１体〉−コレは、ＤＭＡＣ２０９が
、外部装置によってリセットされ、システム・プロセッ
サ６２による初期化、または周辺装置からのオペランド
転送要求を待っている時に想定する状態である。
（２）ＭＰＵ−これは、ＤＭＡＣがシステム中の別のパ
ス°マスタ（通常、主システム・プロセッサ６２）によ
ってチップ選択されたとき入る状態である。このモード
では、チャネル動作をチエツクし、あるいはブロック転
送の状況をチニックするために、ＤＭＡＣ内部レジスタ
が読み書きされる。
（３）ＤＭ−これは、ＤＭＡＣ２０９が、オペランド転
送を実行するためにバス・マスクとして動作していると
きに入る状態である。
ＤＭＡＣは、暗示的アドレスまたは明示的アドレス・デ
ータ転送を実行することができる。明示的転送の場合、
データはソースから内部ＤＭＡＣ保持レジスタに転送さ
れ、次のパス・サイクルで保持レジスタから宛先へと移
動される。暗示的データ転送は、内部的ＤＭＡＣバッフ
ァ動作なしでソースから宛先へ直接データが転送される
ので、１バス・サイクルしか要さない。
さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、（ｃ
）連鎖動作、という３つのタイプのチャネル動作が存在
する。単一ブロックのデー　タを転送するときには、メ
モリ・アドレス・レジスタＭＡＲ及び装置アドレス・レ
ジスタＤＡＲは、ユーザーによって、転送のソース及び
宛先を指定するように初期化される。さらにまた、ブロ
ックの、転送されるオペランドの数をカウントするため
に、メモリ転送カウント・レジスタも初期化される。
２つの連鎖モードとして、アレイ連鎖と、連列アレイ連
鎖がある。アレイ連鎖モードは、メモリ・アドレス及び
転送カウントからなる、記憶２１０中の連続的アレイか
ら動作する。ベース・アドレス・レジスタＢＡＲ及びベ
ース転送カウントレジスタＢＴＣは、そのアレイの開始
アドレスと、アレイ・エントリの数をそれぞれ指し示す
ように初期化される。そして、各ブロックの転送が完了
するにつれて、次のエントリがアレイからフェッチされ
て、ベース転送カウントがデクリメントされ、ベース・
アドレスは、次の新しいアレイ・エントリを指し示すよ
うにインクリメントされる。ベース転送カウントがゼロ
に達したとき、フェッチされたばかりのエントリがその
アレイで定義される最後のブロックである。
件列アレイ連鎖モードは、アレイ連鎖モードに類似する
が、メモリ・アレイ中の各エントリがやはりアレイ中の
次のエントリを指し示す点で興なる。このことは、非連
続メモリ・アレイを許容する。最後のエントリは、ゼロ
にセットされたリンク・アドレスを含む。ベース転送カ
ウント・レジスタＢＴＣは、このモードでは不要である
。ベース・アドレス・レジスタＢＡＲは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要なくアレイ・エント
リを容易に移動しまたは挿入することを可能ならしめる
。また、アレイ中のエントリの数は、ＤＭＡＣ２０９中
で指定する必要はない。このアドレシング・モードは、
この実施例では、ＤＭＡＣ２０９によって、以下詳述す
る方法でリンク・リストから自由ワーク・キュー・ブロ
ック（ＷＱＢ）にアクセスするために使用される。
ＤＭＡＣ２０９は、ＤＭＡ動作の完了、またはＰＣＬ線
６７ａ乃至６７ｄを使用する装置の要求時などのいくつ
かの事象発生に対応してプロセッサ要素６２に割り込み
をかけることになる。ＤＭＡＣ２０９は、プロセッサ要
素６２ベクタ割り込み構造で使用するために、８個のチ
ップ上ベクタ・レジスタに割り込みベクタを保持する。
２つの割り込みベクタ、すなわち、正常割り込みベクタ
（ＮＩＶ）及びエラー割り込みベクタ（ＥＩＶ）はどの
チャネルにも利用可能である。
各チャネルは、０．１．２または３の優先レベルを与え
られており、すなわち、チャネル０１１．２．３はそれ
ぞれ優先レベル０，２．２．１を割当てられている（優
先レベル０が最高である）。
要求は、装置によって外部的に発生されるか、ＤＭＡＣ
２０９の自動要求機構によって内部的に発生される。自
動要求は、チャネルが常に要求保留の場合は最大速度で
発生され、あるいはＤＭＡ活動に回層なパス帯域の一部
を選択することによって決定される限定された速度で発
生される。外部要求は、各チャネルに関連する要求信号
にょうて発生されるバースト要求またはサイクル・スチ
ール要求のどちらかである。
ＤＭＡＣ２０９は４つのチャネルに１つの汎用制御レジ
スタＣ８を加えたもののめいめいごとに、１７個のレジ
スタ（第１８図）をもち、それらは全てソフトウェアの
制御下にある。
ＤＭＡＣ２０９レジスタは、ソース及び宛先アドレス及
び機能コードと、転送カウントと、オペランド・サイズ
と、装置ポート・サイズと、チャネル優先順位と、連続
アドレス及び転送カウントと、周辺制御線の機能などの
データ転送についての情報を含む。１つのレジスタＣ８
Ｒがまた、チャネル活動、周辺入力、及びＤＭＡ転送の
間に生じたかもしれないさまざまな事象についての状況
及びエラー情報を与える。−膜制御レジスタＣ８は、限
定された自動要求ＤＭＡ動作で使用すべきパス利用係数
を選択する。
入力及び出力信号は、機能的には、以下で説明する群に
構成される（第１９Ａ図参照）。
アドレス／データ・パス（Ａ８−Ａ２３．Ｄｏ−Ｄｉ　
５）は、１６ビツト・パスであって、ＤＭＡモードの動
作の間にアドレス出力を与えるように時間的に多重化さ
れ、（プロセッサ要素６２書込みまたはＤＭＡＣ読取の
間に）外部装置からデータを入力し、（プロセッサ要素
６２Ｒ取またはＤＭＡＣ書込みの間に）外部装置にデー
タを出力するための両方向データ・パスとして使用され
る。これは３状態バスであって、マルチプレウス４１０
ＷＮ及びＤＤＩＲによって制御される外部ラッチ及びバ
ッファ２３３．２３４を使用してデマルチプレクスされ
る。
パス２４７の下位アドレス・パス線Ａ１乃至Ａ７は、Ｍ
ＰＵモードにおいてＤＭＡＣ内部レジスタにアクセスし
、且つＤＭＡモードにおいて下位７アドレス出力を与え
るために使用される。
機能コードＩＩＦＣＯ乃至Ｆｅ２は、３状態出力であっ
て、ＤＭＡモードにおいて、ユーザーによって決定する
ことができる個別のアドレス空間を与えるようにアドレ
ス・パス２４７上の値をさらに修飾するために使用され
る。これらの線上に配置される値は、ＤＭＡパス・サイ
クルの間に使用されるアドレスを与えるレジスタに応じ
て、内部機能コード・レジスタＭＦＣ，ＤＦＣＳＢＦＣ
のうちの１つから持って来られる。
非同期パス制御線は、次の＋！１１Ｉｍ信号、すなわち
、選択アドレス・ストローブ、読取／書込、上方及び下
方データ・ストローブ、及びデータ転送肯定応答を使用
して非同期データ転送を！１１１１ｉｌする。
選択人力線２９６は、ＭＰｔＪバス・サイクルのために
ＤＭＡＣ２０９を選択するために使用される。その線が
立ち上げられた時、Ａ１乃至Ａ７上のアドレス及びデー
タ・ストローブ（あるいは８ビツト・パスを使用した時
のＡＯ）は、その転送に関与することになる内部ＤＭＡ
Ｃレジスタを選択する。選択は、アドレス・デコード信
号をアドレス及びデータ・ストローブで修飾するこヒに
よって発生されるべきである。
線２７０ｂ上のアドレス・ストローブ（ＡＳ）は、ＤＭ
Ａモードで、有効アドレスがアドレス・パス１６１上に
あることを示すために出力として使用される両方向信号
である。ＭＰＵまたはＩＤＬＥＤＭＡモードそれはくも
しＤＭＡＣがパスの使用を要求しそれを許可されていた
なら）ＤＭＡＣが何時パスの制御を得ることができるか
を決定するために人力として使用される。
読取／書込は、パス・サイクルの間にデータ転送の方向
を示すために使用される両方向信号（図示しない）であ
る。ＭＰＵモードでは、その高レベルが、転送がＤＭＡ
Ｃ２０９からデータ・パス２２３へ向かっていることを
示し、低レベルが、データ・パスからＤＭＡＣ２０９へ
の転送を示す。ＤＭＡモードでは、高レベルは、アドレ
スされたメモリ２１０からデータ・パス２２３への転送
を示し、低レベルが、データ・パス２２３からアドレス
されたメモリ２１０への転送を示す。
上方及び下方データ・ストローブ両方向ｍ＜図示しない
）は、パス上でデータが有効である時と、ＤＢ−１５＊
たはＤＯ−７のうちパスのどの部分が転送に関与すべき
かを示す。
データ転送肯定応答＜ＤＴＡＣＫ）円方向１１１２６６
は、非同期パス・サイクルを終了してもよいことを知ら
せるために使用される。ＭＰＵモードでは、この出力は
、ＤＭＡＣ２０９がプロセッサ要素６２からデータを受
は入れ、またはプロセッサ要素６２のためにパス上にデ
ータを配置したことを示す、ＤＭＡモードでは、この入
力２６６は、パス・サイクルを終了すべき時を決定する
ためにＤＭＡＣによってモニタされる。ＤＭＡＣ２０９
が否定される状態にとどまっている限り、ＤＭＡＣはパ
ス・サイクルに待ちサイクルを挿入し、ＤＭＡＣ２０９
が立ち上がった時、パス・サイクルは終了される（但し
、ＰＣＬ２６７がレディ信号として使用されるときは例
外であって、その場合、両信号は、サイクルが完了する
前に立ち上げられなくてはならない〉。
、Ｉ！ＯＷＮ及びＤＤＩＲ上の多重制御信号は、パス２
４８上のアドレス及びデータ情報を分離し、あるＤＭＡ
Ｃパス・サイクルの間にデータ・パス２２３の上半分と
下半分の間でデータを転送するべく外部マルチプレウス
／デマルチプレクス装置２３３．２３４を制御するため
に使用される。０ＷＮ４！は、ＤＭＡＣ２０９かパスを
制御しつつあることを示す出力である。それは、外部ア
ドレス・ドライバと、制御信号バッファとをターン・オ
ンさせるために使用される。
パス要求（ＢＲ）線２６９は、ローカル・パス２２３．
２４７の制御を要求するためにＤＭＡＣによって立ち上
げられる出力である。
パス許可（ＢＧ）、１１２６８は、ＤＭＡＣ２０９に、
現在のパス・サイクルが完了すると直ぐにパス支配権を
引き受けてよいことを知らせるために、外部パス・アー
ビタ１６によって立ち上げられる入力である。
１１ｉ１２５８　ａ及び２５８ｂ上の２つの割り込み制
御信号ＩＲＱ及びＩＡＣＫは、割り込み論理２１２を介
して、プロセッサ要素Ｓ２との割り込み要求／肯定応答
ハンドシェーク・シーケンスを形成する。線２５８ｂ上
の割り込み肯定応答（ＩＡＣＫ）は、プロセッサ要素６
２がＤＭＡＣ２０９から割り込みを受は取ったことを通
知するために、論理２１６を介してプロセッサ要素６２
によって立ち上げられる。ＩＡＣＫの立ち上げに応答し
て、ＤＭＡＣ２０９は、適正な割り込みハンドラ・ルー
チンのアドレスをフェッチするために、プロセッサ要素
６２によって使用されることになるパス２２３のＤｏ−
Ｄ７上のベクタを配置する。
装置制御線は、ＤＭＡＣ２０９と、４つのＤＭＡＣチャ
ネルに結合された装置の間のインターフェースを実行す
る。３つの線の４つの組が単一のＤＭＡＣチャネルとそ
の周辺装置に専用となっており、残りの線は全てのチャ
ネルによって共有される大域的信号である。
ｉ！１１２６３ａ乃至２６３ｄ上の要求（ＲＥＱＯ乃至
ＲＥＱ３）人力は、主記憶１６２と記憶２１０の間のオ
ペランド転送を要求するために論理２Ｓ３によって立ち
上げられる。
線２６４ａ乃至２６４ｄ上の肯定応答（ＡＣＫＯ乃至Ａ
ＣＨ３）出力は、その前の転送要求に応答してオペラン
ドが転送されつつあることを知らせるためにＤＭＡＣ２
０９によって立ち上げられる。
周辺制御線（ＰＣＬＯ乃至ＰＣｌ３）２６７ａ乃至２５
７ｄは、レディ、取り消し、再ロード、状況、割り込み
、またはイネーブル・クロック人力として、あるいは開
始パルス出力ヒして機能するようにセットされる、イン
ターフェース論理２５３及びＤＭＡＣ２０９の間の双方
向線である。
データ転送完了（ＤＴＣ）２６７は、ＤＭＡＣパス・サ
イクルの間に、そのデータが成功裡に転送されたことを
示すためにＤＭＡＣ２０９によって立ち上げられる出力
である。
完了（ＤＯＮＥ）。この双方向信号は、ＤＭＡＣパス・
サイクルの間に、転送されつつあるデータがそのブロッ
クの最後の項目であることを示すために、ＤＭＡＣ２０
９または周辺装置によって立ち上げられる。ＤＭＡＣは
、メモリ転送カウント・レジスタがゼロにデクリメント
されるときのパス・サイクルの間にこの信号を出す。
Ｅ　１２Ｅ、バス制御ユニット１５６−詳細な説明（第
１９Ａ乃至第１９Ｃ図と第２０図）＜Ａ）高速データ転
送のためのインターフェース・レジスタ 第１９Ａ乃至第１９ＣＩ１１では、説明の便宜上、ＢＣ
Ｕインターフェース論理２０５（第１６図〉がさまざま
な！ｌ能ユニットに分けられている。このため、論理２
０５は、アダプタ１５４とＢＣＵ１５６の間のデータ転
送の速度と性能を高めるためローカル・データ・バス２
２３とアダプタ・チャネル０．１との間に介在された複
数のインターフェース・レジスタをもつ。インターフェ
ース２０６のハードウェア論理２５３は、ＤＭＡＣ２０
９と、アドレス・デコード及び調停論理２１６と、アト
１／ス・ストローブ論理２１５とともに、ＢＣＵ１５６
の動作を制御する。
インターフェース・レジスタは、アダプタ１５４ヒＢＣ
Ｕ１５８の間のデータ転送の状況を保持するために、チ
ャネル０及びｌコマンド状況バス２４９．２５２に結合
されたチャネル０読取状況レジスタ２２９及びチャネル
１書込状況レジスタ２３０を有する。
チャネル０及び１コマンド・レジスタ２１４．２２５は
、ＢＣＵ１５６からアダプタ１５４．５７３７０へのデ
ータ転送コマンドを一時的に保持する。
チャネル０、ｌアドレス／データ・レジスタ２１９．２
２７は、Ｓ／３７０　１１０データ転送の間に、アダプ
タ１５４に転送するためのＳ／３７０アドレスを保持す
る。レジスタ２２７はまた、アダプタ１５４に対するデ
ータ転送（アドレス転送毎に６４バイトまで）の成功し
たＩ１０データ・ワード（４バイトまで）をも保持する
。
チャネルｏｉｉ取バッファは、ＢＣＵメイルボックス読
取及びＳ／３７０　　Ｉ１０書込動作の間に、アダプタ
１５４から転送されたデータを受は取る。
チャネル０．ＩＢＳＭ読取／ＩＦ込セレクト・アップ・
バイト・カウンタ２２０．２２２及び８８Ｍ読取／書込
境界カウンタ２２１．２２４は、ＢＣＵ１６６からアダ
プタ１５４へのデータの転送のためのバイト・カウント
を保持する。その両カウンタは、データ転送によるＳ／
３７０６４バイト・アドレスの交差を防止するために各
チャネル毎に必要である。後で詳細に説明するけれビも
、カウンタ２２０．２２１は、初期的にはＩ１０１００
ために転送されるべき全体のバイト・カウント（４ＫＢ
まで）を記憶し、最後のブロック（６４バイト）転送の
場合にのみ、すなわち最後のコマンド／データ転送動作
の場合に、Ｓ／３７０開始アドレスを部分的に形成する
ようにレジスタ２１４．２２５にカウント値を転送する
ために使用される。境界カウンタ２２１．２２４は、ど
れかの単一のコマンド・データ転送動作の場合に、ＢＣ
Ｕ１５６によって境界交差が検出されたとき、またはバ
イト・カウントが６４バイトよりも大きいとき、Ｓ／３
７０アドレスを（部分的に）与えるために使用される。
カウンタ２２０．２２１．２２２及び２２４は、チャネ
ル０または１上での各データ転送の後に適宜デクリメン
トされる。
キュー・カウンタ２６４は、アダプタ１５４を介するＳ
／３７０記憶への（１６バイトまでの）メツセージ転送
のために、同様の機能を与える。
上記インターフェース・レジスタを選択するためのアド
レスは、記憶２１０アドレス空間（第２３Ｃ図）に記憶
され、よく知られた方法でバス２４７上のアドレスをデ
コードすることにより選択される。
アダプタ１５４から論理２５３に至る、プロセッサから
ＢＣＵへの要求！！　２５　Ｂ　ａ上の信号は、ＢＣＵ
１５８に、Ｓ／３７０メイルボツクス読取要求がレディ
であることを通知する。この信号は、メイルボックス情
報がローカル記憶２１０に格納されてしまうまで、１１
２５６ｂ上のＢＣＵＰＵ肯定応答信号によってリセット
されない。
タグ・アップ及びタグ・ダウン線２６２ａ乃至２６２ｄ
は、アダプタ・チャネル０．１上で、ＢＣＵ１５６とア
ダプタ１５４の間のデータをストローブするために使用
される。
ＢＣＵ論理２５３とＤＭＡＣ２０９の間には、ハンドシ
ェーク信号が与えられる。ＢＣＵ論理は、各ＤＭＡチャ
ネルに１つづつ、線２６３ａ乃至２６３ｄ上にサービス
要求を行う。ＤＭＡＣは、線２６４ａ乃至２６４ｄ上の
肯定応答信号で応える。選択２７０、データ転送応答２
６５、周辺制御線２５７ａ乃至２６７ｄ、データ転送完
了２６７などの他の線は、ＤＭＡＣ２０９に関連して既
に説明済みである。
（Ｂ）ＢＣｔＪ切り放し及び割り込み論理２１５゜２１
６（第２０及び第２１図） 前に、フォールト・トレラント動作及び単一システム・
イメージ環境などの５７８８システムの固有の特徴の多
くをＳ／３７０システムのために用意するようにＳ／３
７０及びＳ／８８プロセツサの緊密結合を達成するには
２つの機能が重要であると述べた。これらの機能とは、
ここでは、５７８８プロセツサの、その関連ハードウェ
アからの切り放し、及び固有の割り込み機構である。そ
の同機能は、Ｓ／８８オーベレーテイング・システムに
透過的な様式で働＜、ＢＣＵ１５ｅには、切り放し及び
割り込み論理２１６．２１６が設けられている。
「切り放し」論理は、各命令実行サイクルの間、５７８
８プロセツサアドレス・バス１６１Ａに印加される仮想
アドレスをデコードする。もしＢＣＵ１５８及びその記
憶２１０に割当てられた、予め選択されたＳ／８８仮想
アドレスのブロックの１つが検出されたなら、Ｓ／８８
プロセツサ６２からのアドレス・ストローブ（Ａｓ）信
号が、関連Ｓ／８８ハードウエアに対してではなく、Ｂ
ＣＵ１５６に対してゲートされる。この動作は、Ｓ／８
８オペレーテイング・システム及びハードウェアが、マ
シン・サイクルが生じていることを知るこヒを禁止し、
すなわち、その動作は、５７８８には透過的である。
しかし、Ｓ／８ＢプロセツサＳ２は、このマシン・サイ
クルの間ＢＣＵ１６６を制御するように結合され、ＡＳ
信号及び予め選択されたアドレスは、Ｓ／３７０　　Ｉ
１０動作に関連する機能を実行するために、ＢＣＵ１６
６中のさまざまな要素を選択し制御するために使用され
る。
５７８８プロセツサ６２上で走る特殊アプリケーション
・コード（ＥＸＥＣ３７０）は、ＢＣＵ１５Ｂに、通信
を行わせる動作を実行するように指令するために、これ
らの予め選択した仮想アドレスをＳ／８８バス１６１Ａ
上に配置することによって、Ｓ／３７０プロセツサ８５
との通信を開始する。
ＢＣＵ１５Ｂ中のＤＭＡＣ２０９及び他の論理は、この
特殊アプリケーション・コードを動作に呼び出す特殊レ
ベル＜６）でＳ／８８に割り込みを与える。各割り込み
の提供は、Ｓ／８８オペレーテイング・システムに対し
て透過的である。
これらの割り込みに応答する割り込みハンドラ・ルーチ
ンのいくつかによって実行されるタイプの機能について
、Ｓ／３７０　１１０動作のファームウェアの概要の一
例を参照して簡単に説明する。
さて、多重相手ユニットをもつモジュールにおいて、対
のユニット・ベースで、ＤＭＡＣ２０９を介してＳ／８
８に対するＳ／３７０割り込みを扱うための機構及びＳ
／８８オペレーテイング・システムの変更について説明
する。
ここで、１つの相手ユニットが、双対ローカル記憶、Ｄ
ＭＡＣ，及びカスタム論理を含む双対Ｓ／３７０プロセ
ツサをもつ変更された双対Ｓ／８８プロセツサ・ボード
とサンドイッチ状に接続されていることを想起されたい
。この双対サンドイッチ・ボードの同一の要素は、障害
検出のため完全に同期して（ロックステップ的に〉並列
に動作する。
このサンドイッチ構造全体は、通常、同一の相手サンド
イッチ構造をもち、そして、その相手がロックステップ
的に動作するので、単一のフォールト・トレラントの実
態であるかのように見える。この２ｔに複製されたハー
ドウェアを、第２１図に示すように、単一の動作ユニッ
トと考えても以下の説明では差し支えなかろう。
好適な実施例では、単一のモジュール筐体中に８個まで
の動作ユニット２９５乃至２９５−８が存在することが
でき、それらは、５７８８オペレーテイング・システム
の単一コピーの制御の下で、主記憶と、１１０機能と、
電源とを共有する。ユニット２９５（及び他のユニット
２９５−２と２９６−８）は、第７図のボード２１．２
３などの岨ボードの対に対応する。重要なことは、この
多重ｌＣＰＵ構成において、Ｓ／８８プロセツサ・ユニ
ット６２乃至６２−８が、Ｓ／８８のワークロードを共
有するマルチプロセッサとして動作するが、Ｓ／３７０
ユニット８５乃至８５−８は個別且つ独立に動作して、
相互に通信しないことである。各Ｓ／３７０ユニツトは
、それ本来のオペレーティング・システムの制御のもと
で動−ｔＦＬ、（Ｓ／３７０ｒあｔＬＳ／８８Ｆあれ）
ｅ（体内の他のＣＰＵについては関知しない。
多重処理環境及びＳ／８８アーキテクチヤのため、通常
の５７８８システムの割り込みの処理は、ＣＰＵユニッ
ト６２乃至６２−８で共有される。簡略化された図式に
おいては、（Ｉｌｏ、タイマ、プログラム・トラップな
どからの）各割り込みは、全てのＳ／３７０プロセツサ
・ユニットに対して並列に共通バス３０上に提供され、
１つのユニットがそれにサービスする責任を負い、別の
ユニットをしてそれを無視させることになる。
サービスを与えているユニットがどれであるかに拘らず
、ハンドラ・コードのためにオペレーティング・システ
ム内には（ベクタ毎に）単一のエントリ点が存在し、割
り込みの後処理は、（単一の）オペレーティング・シス
テムによって決定され処理される。
多重Ｓ／３７０構成においては、全ての正常Ｓ／８８割
り込みが上述のように動作し、５７８８ハンドラ・コー
ドは変更されない。また、ＤＭＡＣ２０９乃至２０９−
８の割り込み提供を可能ならしめるわずかなハードウェ
アの変更は、通常のＳ／８８割り込み機構及びソフトウ
ェアに対して完全に透過的である。
必要条件として、ＤＭＡＣ割り込みが、ＤＭＡＣ，ＢＣ
Ｕ及びＳ／３７０が接続されるＳ／８８プロセツサ６２
によってのみ処理されなくさはならなす、以て複数のＳ
／３７０ユニット８Ｓ乃至８５−８は、互いに干渉する
ことができないようになっていなくてはならない、とい
うことがある。このため、ＤＭＡＣＩＲＱ線２５８ａは
、Ｓ／８８プロセツサ６２に直接接続され、ＤＭＡＣ２
０９はＳ／８８プロセツサ６２に接続されて、通常のＳ
／８８割り込み要求線のようには共通Ｓ／８８バス３０
上にはあられれない、、５７３７０サポートのために、
５７８８から奪われたタイム・スライスの間に、所与の
５７８８プロセツサ６２が、直接接続されたＳ／３７０
に対して専用ヒなる。
主ＷＳ／８８ベクタ・テーブル内の８つのユーザー・ベ
クタ位置は、ＤＭＡＣによる使用のために予約され、こ
れらのベクタは、Ｓ／８８オペレーテイング・システム
に追加された８つのＤＭＡＣ割り込みハンドラのハード
・コードされたアドレスである。これらの８つの割り込
みハンドラは、関連Ｓ／３７０プロセツサのために全て
のＤＭＡＣによって提供される割り込みを処理するため
に全てのＳ／８Ｂプロセツサによって使用される。
各ＤＭＡＣ２０９は、単一の割り込み要求（ＩＲＱ＞出
力信号と、８個の内部ベクタ・レジスタ（チャネル毎に
２個であって、正常動作とＤＭＡＣ検出エラーにつき１
個ずつ）をもつ。そして初期化時（後述）に、これらの
ベクタ・レジスタは、上述の８個の予約主要ベクタ・テ
ーブルに対応するようにプログラムされる。このように
して、ＤＭＡＣは、ＩＲＱを提供する時に８個のハンド
ラ・ルーチンのうちの１つを要求することができる。こ
れらのハンドラは、「隠蔽された」ローカル記憶２１０
のアドレス範囲内にある仮想アドレスを与えることによ
って、ＤＭＡＣ，ＢＣＵハードウェア、キュー　リンク
・リスト、及び全ての制御パラメータにアクセスする。
このハードウェア・デザインは、共通仮想アドレス切り
放し「窓」が複数のＳ／３７０ユニツトで共有されてい
ても、各Ｓ／８８Ｓ／３７０６２が、自己の記憶２１０
にアクセスできることを保証する。すなわち、Ｓ／８８
仮想アドレス空間００７ＥＸＸＸＸは、２１，２３など
の各組ユニットが第１０図に示すような専用Ｓ／８８物
理記憶をもっていても全てのＳ／８　Ｂ　−Ｓ／３７０
マイクロプロセツサによって使用される。
多重Ｓ／３７０構成においては、全てのＤＭＡＣ２０９
乃至２０９−８は、これらの８個のベクタ・レジスタに
関しては同様にプログラムされ、それらは全て主要ベク
タ・テーブルと、ハンドラ・ルーチンとを共用する。そ
して、記憶２１０などに対するめいめいのアクセス時に
、分化及び切り放しが生じる。ＤＭＡＣＩＲＱの、その
Ｓ／８８プロセツサ６２へのハード接続による提供は、
その切り放しと相俟って、Ｓ／３７０プロセツサの分離
及び完全性と、Ｓｉ２０動作との非干渉性を保証する。
そして、「遺失ＪＳ／８８ＣＰＵ時間を除き、これらの
割り込みのサービスはＳ／８８オペレーテイング・シス
テムに透過的である。
こうして、この割り込み設計構成の全体は、異なる割り
込みサービス思想を使用する多重処理環境から個々のプ
ロセッサ機能を奪うことによって、多ｍｉｓ／３７０ユ
ニットの分離及び保護を行ないながらＳ／３７０ＤＭＡ
Ｃ割り込みの間欠的「要求時専用」サービスを、多重処
理システム動作に実質的に影響を与えることなく、また
多重処理オペレーティング・システムを実質的に変更す
ることなく達成するのである。
各ＤＭＡＣ割り込み機構を詳細に説明するために、ここ
で第１９Ａ及び第２０図を参照する。選択ベクタをもつ
ＤＭＡＣ２０９などの周辺装置が５７８８プロセツサ６
２に割り込み要求を提供する時、単一１ＲＱ線２５８ａ
がその装置によってアクティブとなされる。このＩＲＱ
線は、Ｓ／８８プロセツサ・アーキテクチャによって記
述されているような様式でエンコーディング回ｗ！ｒ２
９３に結線され、以て、特定優先レベル６で人力ピンＩ
ＰＬＯ乃至Ｉ　ＰＬ２を介して５７８８プロセツサ６２
にエンコードされた割り込み要求を提供する。
プロセッサ６２は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ６２は、特殊な「割り込み
肯定応答＜ＩＡＣＫ）サイクル」を開始する。
内部的にプロセッサ６２によって制御されるＩＡＣＫサ
イクルにおいては、サイクルのタイプと、サービスされ
ている優先レベルを識別するために、アドレス・パス１
６１Ａ上に、固有のアドレスＩａ戒が提供される。これ
はまた、効率的にも、割り込み装置からのベクタ番号の
要求でもある。、要求を出す全ての装置は、サービスさ
れている優先レベルを自己の優先レベルと比較し、一致
する優先レベルをもつ装置が、プロセッサ６２が読むた
めに、１バイトのベクタ番号をそのデータ・パス１６１
Ｄにゲートする。
ベクタ番号が一旦得られると、プロセッサ６２は、監視
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって達
成され、以て例外ベクタのメモリ・アドレスが与えられ
る。
このベクタは、割り込みハンドラ・コードのための新し
いプログラム・カウンタ値である。
この新しいカウンタ値を使用して最初の命令がフェッチ
され、通常の命令デコーディング及び実行が、監視状態
で、プロセッサ６２状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
最初の割り込みハンドラ命令をフェッチすることを通じ
てのＩＡＣＫサイクルの開始からの上述のステップは、
ハードウェア及びプロセッサ６２の内部動作の組合せに
よって行なわれ、プログラム命令実行を必要ヒレない。
その正味の効果は、より高い優先順位割り込みハンドラ
を実行するために、前以て走っている（より低い優先順
位の）プログラムの透過的優先使用である。
好適な実施例におけるＤＭＡＣ２０９割り込みは、優先
レベル６に結び付けられ、プロセッサ６２アーキテクチ
ヤに完全に従う。ＤＭＡＣ２０９は内部的にプログラム
された８個のベクタ番号をもち、８つの個別のハンドラ
・ルーチンが使用される。
デコード及び調停論理（第１９Ａ図）とＡＳ制御論理２
１５は、Ｓ／８８プロセッサ６２切り放し機能を与える
こと以外に、ＩＡＣＫサイクルの間にこの割り込み機能
を制御する。
これらの詳細なハードウェア機能を、第１９Ａ図の一輪
理２１５及び２１６を詳細に示す第２０図を参照して説
明する。プロセッサ要素（ＰＥ）６２からのアドレス・
ストローブ線２７０は、制御論理２１５の１つの入力に
結合される。論理２１６は、一対のデコード回路２８０
．２８１をもつ。回路２８０の出力２８２は、論理２１
５に結合され、回路２８０の出力２８２もまた、ＡＮＤ
ゲート２９１及び２８７を介して論理２１５に結合され
る。通常、命令実行の間に、デコード回路２８０．２８
１が４１２７０上のストローブ信号（ＡＳ）を、ＰＥ６
２に接続された５７８８ハードウエアに対する正常アド
レス・ストローブである線２７０ａに論理２１５を介し
て通過させる。
しかし、５７８８プロセツサ６２によって実行される命
令が、アドレス・パス１６１Ａ上に、”００７Ｅ”（こ
れは、ＰＥ８２をそのＳ／８８ハードウエアから切り放
し、ＰＥ６２をＳ／３７０　１１０１＆作に関連する機
能のためにＢＣＵＩ５６に結合するこヒを意味する）に
等しい、１６進上位４桁をもつ仮想アドレスを印加する
なら、デコード論理２８０は、４１２７　Ｏａ上のＡＳ
信号をブロックするためにｌｌ１１２８２上に信号を配
置し、線２７０ｂを介してＢＣＵ１５６にＡＳを送る。
デコード論理２８０はまた、線ＦＣＯ−２上の適当な機
能コードを検出するように設計することもできるが、そ
れは単なる設計事項である。第２２．２３及び２４図は
、パス１６１Ａ上のアドレス信号と、線２７０上のアド
レス・ストローブとの間の遅延を示している。これは、
Ａ　Ｓ信号が立ち上げられる時点より前に線２７Ｏａ上
のＡＳをブロックすることを可能ならしめる。尚、その
アドレス・パスに印加されるＳ／８８仮想アドレスの特
殊なグループ以外の手段を、ＰＥ６２をその関連５７８
８ハードウエアから切り放し、ＰＥ６２をＢＣＵ１６６
に結合することを示す条件をデコードするために使用す
ることもできることが理解されよう。
線２８２上のブロッキング信号は、調停論理２８５に至
る線１９０上のＰＥ６２０−カル・パス要求信号を発生
するために、ＯＲ回ｊ！２８４に印加される。論理２８
５は、ＤＭＡＣ２０９がまだ線２６９上に要求を配置し
ていない場合にのみＰＥ６２に対する要求を許可する。
ＰＥ６２バス許可線１９１は、ＤＭＡＣ要求がない場合
にのみ活動化される。１１１９１上のＰＥｆ３２パス許
可信号は、ＢＣＵ１５６によるＰＥ６２動作の準備のた
めにドライバ２１７及びドライバ／レシーバ２１８を介
してローカル・バス２４７．２２３にＰＥ６２パス１６
１Ａ、Ｄを結合するために論理２５３を介してイネーブ
ル線２８６ａ、ｂ　（第１９　Ａ図〉を立ち上げる。デ
ータ及びコマンドは、プロセッサ・パス１６１Ａ１Ｄが
、ＰＥ６２によって実行されつつある命令の制御の下で
ローカル・パス２４７．２２３に結合されている間に、
ＰＥ６２とＢＣＵ１６６の要素の間で転送することがで
きる。アプリケーション・プログラムＥＸＥＣ３７０及
びＥＴＩＯファームウェアがそのような命令を含む。
もしＤＭＡＣ要求が＄１２６９上にあるなら、論理２８
５はＤＭＡＣ２０９に線１９０上のＰＥ６２要求に対す
る優先権を与え、線２６８上のＤＭＡＣパス許可信号が
ＤＭＡＣ，２０９に戻され、ローカル・バス２４７．２
２３が、高速インターフェース・レジスタを介してロー
カル記憶２１０とアダプタ・チャネル０１１の間に接続
されるか、またはＢＣＵ１５６によるＤＭＡＣｌ１ｌｆ
ｉ！！の準備のためにＤＭＡＣ２０９及びローカル記憶
２１０の間に接続される。
それゆえ、アドレス００７ＥＸＸＸＸが論理２８０によ
ってデコードされるとき、論理２１６．２１６がＳ／８
８プロセツサ６２を関連ハードウェア（例えば１７５，
１７６．１７７）から切り放し、それをＢＣＵ１６８に
結合することが見て取れよう。この切り放しは、Ｓ／８
８オペレーテイング・システムには透過的である。
同様に、デコード論理２８１（及び関連ハードウェア）
は、アドレス・ストローブＡＳを線２７０ａからブロッ
クし、ＰＥ６２に対するＤＭＡＣ２０９割り込みシーケ
ンスの間に調停論理２８５に対するローカル・パス要求
を開始する。
より詳しくは、ＤＭＡＣ２０９が割り込み信号を６１２
６８　ａ上に配置するとき、その割り込み信号は、ＯＲ
回路２９２ａ及び２９２と、Ｓ／８８割り込み優先順位
論理２９３のレベル６人カと、線Ｉ　ＰＬＯ−２を介し
てＰＥ６２に印加される。
ＰＥ８２は、割り込み肯定応答サイクルで応答する。（
割り込みレベルを含む）予定の論理ビットが出力ＦＣＯ
−２及びアドレス・パス１６１Ａ（ビットＡ１−３、Ａ
ｌｅ−１９）上に配置され、それらのビットは、線２８
３上に出力を発生するために論理２８１によってデコー
ドされる。
この出力及び！２５８Ｃ上の割り込み信号がＡＮＤゲー
ト２９１をして線２８７に信号を印加せしめ、以て論理
２１５をして、１１２７０ｂを介してＢＣＵ論理２５３
にＡＳを印加させる。
線２８７上のこの信号は、ＡＳを線２７０ａからブロッ
クし、ＯＲ回路２８４を介して１１９０上に、調停論理
２８５に対するＰＥ６２パス要求を配置する。アドレス
・ストローブ（ＡＳ）信号は、５７８８ハードウエアに
至るのをブロックされるので、この割り込みは、Ｓ／８
８オペレーテイング・システムには透過的である。
特殊なＩＡＣＫビットが上述のようにパス１６ＩＡ及び
ＦＣＯ−２上で受は取られるヒき、線２７０ａ上のアド
レスバストロープ償号をブロックし、ＯＲ回路２８４及
び線１９０を介して調停論理２８５上にＰＥ８２要求を
配置するために、デコード論理２８１が線２８３上に出
力信号を発生する。もし線２６９上にＤＭＡＣ要求がな
いなら、ＡＮＤゲー）２９４−１に対する線１９１上で
ＰＥ６２パス許可信号が立ち上げられる。ＡＮＤゲート
２９４はＤＭＡＣ２０９に対するｌ１２５８ｂ上でＩＡ
ＣＫＩＩ号を発生する。これにより、ＤＭＡＣ２０９に
、その割り込みベクタを提供するように警告される。Ｄ
ＭＡＣは次に、ローカル・パス上にベクタを配置して論
理２５３に対する４１２６６上で’ＤＴＡＣＪを立ち上
げる。論理２５３は、ｌ１２７０ｂ上のＡＳ信号に応答
して、ＤＭＡＣ２０９からＰＥ６２に適切なベクタを読
み込むべく回路２１７．２１８を介してローカル・パス
２４８及び２２３にプロセッサ・パス１６１Ａ及びＤを
結合するために線２８６ａ、２８６ｂ上のイネーブル信
号を立ち上げる。ＤＭＡＣ２０９は、ドライバ・レシー
バ２３４及びローカル・データ・パス２２３０ビット２
３−１６を介して、そのデータ・パス２４８（第１９Ａ
Ｉ）の最下位バイトからの割り込みベクタをＳ／８日プ
ロセッサ・データ・パス１６１Ｄに提供する。
ＤＭＡＣ２０９によって発行されるベクタ番号は、Ｓ／
８８インターフエース・マイクロコードＥＴＩＯ中の８
つの割り込みハンドラのうちの１つにジャンプするため
に５７８８プロセツサＳ２によって使用される。
４！２６５上のＤＴＡＣＫ、及び論理２５３は５、一対
のＯＲ回路２８８を介してＰＥ６２サイクルを終了させ
るために、線２６６ａ、ｂ上のＤＳＡＣＫを活動化する
。Ａｌ２ｆ３６ａ、ｂは、ＰＥ６２の最終的なり５ＡＣ
Ｋ入力２６６ｅ、ｆを形成するために、標準のＳ／８８
ＤＳＡＣＫ１１ｉ１２６６ｃ。
ｄとＯＲされる。
統合サービス機能（第４９図）から線５８２を介してＯ
Ｒ回’ｉｌ＆　２９２　ａに印加される割り込み要求は
、ＤＭＡ０割り込み要求に関連して前記に説明した動作
と同様の動作のシーケンスを引き起こす。また、一対の
ＡＮＤゲート２９４−２及び２９４−３　（第２０図）
が、第４９図の論理５６４．５６５と、ローカル・デー
タ・パス２２３を介するＢＣｌＪ　１６　ＢからＳ／８
８プロセツサ装置６２への適切なベクタ番号の転送を開
始するために線２６８ｄ、ｅ上のＩＡＣＫ、＄１を立ち
上げる。
尚、論理にわずかな変更を加えることによって、（Ｓ／
８８レベル６割り込み要求がＤＭＡＣまたはＢＣＵ割り
込み要求と並行しているとき）Ｓ／８８レベル６割り込
み要求に、ＤＭＡＣまたはＢＣＵ割り込み要求に対する
優先を与えることができることが理解されよう。しかし
、現在、電力障害を２次割り込み孫として認識すること
は、非常に適切である。
（ｃ）ＢＣＵアドレス・マツピング ローカル記憶２１０（第４１Ｃ図）は固定サイズであっ
て、Ｓ／８８ＰＥ８２仮想アドレス空間にマツプされて
いる。ローカル記憶２１０は、３つの目的を差別化する
ために次の３つのアドレス範囲に分けられている。
＜１）Ｓ／８８ＰＥ６２がローカル・データ・バッファ
に対して直接読み書きを行ない、リンク・リストを含む
構造を制御し、 （２）Ｓ／８８ＰＥ６２がＢｃｕｌｓｇとの間でコマン
ド、読取状況を読み書きし、コマンドは特定アドレスか
らデコードされ、 （３）Ｓ／８８ＰＥ６２は（初期化及び正常動作の両方
のために’Ｉ　ＤＭＡＣレジスタに読み書きし、レジス
タ番号が特定のアドレスからデコードされる。
ローカル記憶アドレス空間は次のものを有する。
（１）データ・バッファ及び制御構造（６４にバイトで
あって、５１２バイト以下が物理記憶２１０中にリンク
・リストを含む）。
（２）ＢＣＵコマンド領域（特定アドレスからデコード
された２５６バイト・コマンド）も（３）ＤＭＡＣアク
セス領域（特定アドレスからデコードされた２６６バイ
ト・レジスタ番号）、。
ローカル・アドレス・デコード及びパス調停ユニット２
１６は、このローカル記憶空間内の全てのアドレスを検
出する。ＤＭＡＣ２０９は、それと同時に、上記領域（
１）内のアドレスを提供していてもよい。ＤＭＡＣは上
記（２）または（３〉の領域をアドレスしてはならず、
このことは初期化マイクロコードによって保証される。
ＢＣ１Ｊ１５６は、ローカル・パス上の全てのアドレス
をモニタし、制御タグを介して、上記範囲〈２）乃至（
３）内のアドレスをもつ動作を、ローカル記憶２１０で
はなく適正なユニット（ＢＣＵまたはＤＭＡＣ）へと再
指向させる。このようにして、上記範囲（２）乃至（３
）によって表されるローカル記憶２１０のアドレス領域
は、存在するけれども、そこに記憶するためには決して
使用されない。
好適な実施例では、第４のタイプの動作もまた、ローカ
ル・アドレス・デコード及びパス調停ユニット２１５に
よって処理される。
すなわち、５７８８プロセツサ６２は、Ｓ／８８プロセ
ツサ６２に対するＤＭＡＣ２０９割り込みを承認し、前
述のＭＣ６８０２０アーキテクチヤに従って各割り込み
を完了させる。
この特殊動作は、その（アーキテクチャ的な特殊）デコ
ードがローカル記憶２１０の範囲内のアドレスでない、
という相違点にＪす、５７８８ＰＥｅ２が提供するアド
レス及び機能コードに工って検出される。
それゆえ、ローカル・パス調停ユニット２１６は、この
場合のための特殊デコーダをもち、ＤＭＡＣに、その予
めプログラムされた割り込みベクタを提供するように通
知する。その動作は、さもなければ、ＤＭＡＣレジスタ
を読み取るＳ／８８プロセツサ６２と同様である。
アドレス・パス２４７は、高位桁が１６進００７Ｅにデ
コードするときＰＥ６２によって選択される。
残りの４つの１６進桁は、次のように割当てられる６４
ＫＢのローカル記憶アドレス範囲を与える。
Ｉ１０装置　　　　　　アドレス・デコード（またはコ
マンド） ＤＭＡＣレジスタ選択　００７ＥＯＯＯＯ−００７ＥＯ
ＯＦＦ （上記領域３） ＢＣＵリセット　　　　００７ＥＯ１００（上記領域２
） ８３Ｍ書込セレクト・　００７ＥＯ１０４アツプ　　　
　　　　　　く上記領域２）ＢＳＭ読取セレクト・　０
０７ＥＯ１０８アツプ　　　　　　　　（上記領域２）
ＢＣＵ状況読取　　　　００７ＥＯ１０Ｃ（上記領域２
） ローカル記憶選択　　　００７ＥＯ２００−００７ＥＦ
ＦＦＦ （上記ｑｌｔ域１） 次に示すデータが、選択されたＤＭＡＣメモリ転送カウ
ント・レジスタと、後のＢＳＭ絖取／書込選択コマンド
で使用すべきＢＣｔＪ１５Ｂのために、Ｓ／８８プロセ
ツサ６２によってローカル・データ・パス２２３上に配
置される。
３１　　　　２３　　　　１５　　　　７　　　０００
００　ｏｑｂｂ　ｂｂｂｂ　ｂｂｂｂ　ｒｓｐｐ　ｋｋ
ｋｋ　ＣＬＸＸ　ＸＸＸＸビット３１−１８　（ｃ００
０ｏｑｂｂ　ｂｂｂｂ　ｂｂｂｂ）　：　ＤＭＡＣメモ
リ転送カウンタ中にセットされるバイト転送カウント ２６冨高位バイト・カウント・ビット（最大バイト・カ
ウント（４０９６のみ）の場合１）２５−１８＝下位バ
イト・カウント・ビット。
ビット２６−１６は、実際のバイト・カウントの１７４
をあられす（ダブル・ワード転送）。
ＢＣＵ１６６は、後のＢＳＭ読取／書込セレクト・アッ
プ・コマンドのために次のようにしてデータを捉える。
３１−２７＝ＢＣＵによって無視される。
２Ｂ＝高位バイト・カウント・ビット。このビットは、
最大バイト・カウントが転送されつつあるときのみ１に
等しい。
２Ｂ−１４＝４０９６バイトを転送する（バイト・カウ
ント１）を転送するためには、レジスタ２２０または２
２２アダプタに対する転送バイト・カウント（最大４０
９６バイト）は、１１１１　１１１１　１１１１という
カウントを要する。それゆえ、ＢＣＵＩＳＢは、（６４
バイト・ブロックで）バイト・オフセット・ビット１５
−１４とともにそれを提供する前に一度、ダブルワード
境界ビット２８−１８をデクリメントする。
１５−１４＝下位バイト・カウント・ビット。これらの
ビットは、ダブルワード境界がらの（パス・アダプタ条
件の場合）バイト・オフセット弓く１をあられす。これ
らのビットは、ダブルバイトのみを転送するので、ＤＭ
ＡＣ２０９またはＢＣＵＩＳＢによっては使用されない
。それらは、Ｓ／３７０　　ＢＳＭ１Ｂ２に提供するた
めにパス・アダプタ１５４によって渡されるまでＢＣＵ
ＩＳＢ中にラッチされている。
１３−１２＝レジスタ２１９または２２７に対するアダ
プタ・パス・チャネル優先順位。
１ｌ−０８＝レジスタ２１９または２２７に対する記憶
キー ０７冨レジスタ２１９または２２７に対するカスタマ／
ＩＯＡ空間ピット ＯＳ　−Ｓ／８　Ｂプロセッサは、１つの追加ローカル
記憶アクセスが必要であることを示すために、ＢＳＭ書
込みセレクト・アップのためにこのビットを活動化させ
ることになる。このことは、出発ローカル記憶アドレス
がダブルワード境界上にない場合に生じる。全てのＢＣ
Ｕアクセスはダブルワード境界で開始しなくてはならな
いので、最初のアクセスは指定された開始アドレスのバ
イトと、そのバブルワード・アドレスに含まれる先行バ
イトとを含むことになる。その先行バイトは捨てられる
。
０６−００＝予約済み 次に示すのは、ＤＭＡＣメモリ転送カウント・レジスタ
のためにＳ／８８プロセツサ６２によって、及び後のキ
ュー・セレクト・アップ・コマンドのためにＢＣＵ１５
６によって、ローカル・パス２２３上に配置されるもの
である。
００００００００００００　ｂｂｂｂ　００００　ｋｋ
ｋｋ　ｃｘｘｘ　ｘｘｘｘバイト転送カウント（ビット
３ｌ−１６）は、ＤＭＡＣチャネル３メモリ転送カウン
ト・レジスタ２２０にセットされる。
ＢＣＵ１５８は、後のキュー・セクレト・アップ・コマ
ンドのために次のようにしてデータを捉える。
３１−２０＝ＢＣＵによって無視される。
１９−１６＝レジスタ２２０または２２２に対するバイ
ト・カウント（最大６４バイト）１５−１２＝ＢＣＵに
よって無視される。
１ｌ−０８＝レジスタ２２７に対する記憶キー０７＝レ
ジスタ２２７に対するカスタマ／Ｉ　ＯＡ空間ビット ０６−００＝ＢＣＵによって無視される。
（Ｄ）ローカル・パス及びデータ・パス動作全てのロー
カル・パス動作は、５７８８プロセツサ６２のたはＤＭ
ＡＣ２０９からのパス要求を介して開始される。Ｓ／８
８プロセツサ６２０−カル・パス動作には次のものがあ
る。
読取／書込ローカル記憶（３２ビツト）読取／書込ＤＭ
ＡＣレジスタ（８，１６，３２ビツト） ＤＭＡＣに対する割り込み肯定応答サイクル（８ビット
割り込みベクタ読取） ＢＣＵ状況読取（３２ビツトＢＣＵ読取）プログラムさ
れたＢＣＵリセット ＤＭＡＣ２０９０−カル・パス動作には次のものがある
。
リンク・リスト・ロード（１６ビツト）ＤＭＡ０１１１
作（３２ビツト） ローカル記憶アドレスのみを与える ローカル・パス要求を与える 割り込み ４チヤネルのためにプロセッサ要素６２に通常割り込み
ベクタを与える（８ビット） 不正ＤＭＡＣ動作及び他のＤＭＡＣ検出エラーのために
エラー割り込みベクタを与える（８ビット） ＢＣＵ１５６０−カル・パス動作には次のものがある。
ＤＭＡ動作の間に読取／書込データ（３２ビツト）を与
える。
ＤＭＡＣ２０９に対するデータ要求を開始する。
ＤＭＡＣ１１ｉＰＣＬＯ２６７ａを介して、読取メイル
ボックス割り込み要求を開始する。
Ｓ／８８プロセツサ６２が、有効ローカル・パス・デコ
ード（ｃ０７ＥＸＸＸＸ）または、ＤＭＡＣ指示割り込
み肯定応答サイクルでそのアドレス・パスを活動化する
ときはいつでも、ＢＣｔＪ　１５６論理が次のことを実
行する。
Ｓ／８８に対するアドレス・ストローブ線をブロックす
る。
競合論理２１６に対するパス要求を活動化する。
もしローカル・パスが使用状態にないなら、Ｓ／８８プ
ロセツサ・アドレス・パス１６１Ａ及びデータ・パス１
６１Ｄが、ドライバ・レシーバ２１７．２１８を介して
ローカル・パス２４７．２２３に結合される。そして、
読取、書込またはＩＡＣＫ！ＩＩ作が実行される。
ＤＳＡＣＫ１ｉ１２８６ａ、ｂは、そのサイクルを閉じ
るために、ＢＣＵ論理によって活動化される。
全てのローカル記憶及びＢＣＵ指示コマンドの場合３２
ビツトＤＳＡＣＫ 全てのＤＭＡＣ指示コマンドの場合１６ビツト５ＡＣＫ ＩＡＣＫサイクルの場合１６ピツトＤＳＡＣＫＤＭＡＣ
２０９からのＤＭＡＣパス要求（ＢＲ〉線２６９は、Ｄ
ＭＡＣまたはリンク・リスト・ロード・シーケンスの場
合に活動化される。
このことが生じると、ＢＣＵ１６Ｂは次のことを実行す
る。
もしローカル・パスが使用されていないなら、＜ＤＭＡ
Ｃ読取／書込またはリンク・リスト・ロードの間に”）
ＤＭＡＣアドレスがローカル・アドレス・パス２４７に
ゲートされる。ＢＣＵ１６６論理は、ＤＭＡＣレジスタ
からのデータ（ローカル記憶２１０に対するＤＭＡＣ書
込み）をローカル・データ・パス２２３にロードする。
ローカル記憶２１０は、そのデータ（ＤＭＡＣ読取また
はリンク・リスト・ロード）をローカル・パス２２３に
ロードする。そして、読取／書込動作が実行される。
（Ｅ）ローカル記憶２１０との間の５７８８プロセツサ
６２及びＤＭＡＣ２０９アドレシング５７８８プロセツ
サ６２からローカル記憶２１０へのアドレス・ビット割
当ては次のようである。すなわち、下位ビット０．１（
及び、図示しないがＰＥ６２の５ＩＺ０，１）が、転送
すべきバイトの数とパス割当て（１−４）を決定する。
ビット２−１５は、まとめて、記憶空間２１０のための
アドレス・ビットである。
リンク・リスト・モードにおいては、ＤＭＡＣアドレス
・ビットＡ２がローカル記憶２１０に対する下位アドレ
ス・ビット（ダブルワード境界）として使用される。Ｄ
ＭＡＣ２０９は、ワード指向（１６ビツト）装置＜ＡＩ
はその下位アドレス・ビットである）であり、また、ロ
ーカル・アドレス２１０はダブルワード（３２ビツト）
によってアクセスされるので、ＤＭＡＣ２０９が連続的
ローカル記憶位置からその内部リンク・リストへデータ
を読み込むことを可能ならしめるために、ハードウェア
中になんらかの手段が与えられる。このことは、Ａ２を
下位アドレス・ビットヒして使用して、記憶２１０中で
２度ダブルワード位置を読み取ることによって達成され
る。ビットＡ１は、ローカル・パスから高／低ワードを
選択するために使用される。ローカル記憶２１０に対す
るアドレス・ビット・シフトは、ハードウェア中で、Ｄ
ＭＡＣ機能コード・ビットによって達成される６ＤＭＡ
Ｃ２０９がらの”７”以外の任意のＷＡｆｌＱコードは
、アドレス・ビットＡ１５’−ＡＯ２をローカル記憶２
１０に提供させる。この構成は、ＤＭＡＣ２０９のため
のローカル記憶リンク・リスト・データを、記憶２１０
中の連続的位置に記憶することを可能ならしめる。
ローカル記憶読取／書込モードにおいては、ＤＭＡＣビ
ットＡ１は、ローカル記憶２１０に対する下位アドレス
めビットとして使用される。ひの読取データは、アダプ
タ・パス・チャネル１書込バツフア２２８から記憶２１
０に供給される。
データは、記憶２１０からアダプタ・パス・チャネル１
書込バツフア２２８に書き込まれる。ＤＭＡＣは１６ビ
ツト装置であるので、その下位アドレス・ビットは、ワ
ード境界をあられすように意図されている。しかし、各
ＤＭＡＣ動作は、ダブルワードにアクセスする。ワード
・アクセス・アドレシングａｍを用いてダブルワード・
アクセスに対処するためには、アドレス・シフトが必要
である。
ローカル記憶２１０に対するアドレス・ビット・シフト
は、ＤＭＡＣ機能コード・ビットを介してハードウェア
中で達成される。ＤＭＡＣ２０９からの「７」という機
能コードは、アドレス・ビットＡ１４−ＡＯＩのローカ
ル記憶２１０への提供をもたらす。正確な動作を可能な
らしめるために、ＤＭＡＣに実際のバイト・カウントの
１７４（実際のワード・カウントの１７２）がロードさ
れる。ＤＭＡＣ書込み動作のために、全てのＤＭＡＣ動
作が通常ダブルワード・アクセスであるけれども、ＤＭ
ＡＣ２０９からのＵＤＳ及びＬＤＳ、＄１　（ｒｓＡ示
しない〉を制御することによって、ワード書込を許容す
るための手段が存在する。ＵＤＳ及びＬＤＳ信号は、高
位＜Ｄ３１−Ｄ１６）及び下位（ＤＩＳ−Ｄｏ）部分ロ
ーカル記憶２１０のアクセスを引き起こす。
ＰＥ２からＤＭＡＣ２０９へのモードでは、５７８８プ
ロセツサＰＥ２は、ＤＭＡＣ動作の内部制御をセットア
ツプするために、４つのＤＭＡＣチャネル０−３のめい
めいのＤＭＡＣレジスタに書込を行うことになる。ＰＥ
６２はまた、全てのＤＭＡＣレジスタを読み取る能力を
もつ。ＤＭＡＣ２０９ハ、２つの１ＤＳＡ、ＣＫＯ，Ｄ
ＳＡＣＫｌをもち、８．１６．３２ビツトのポート・サ
イズを許容するパス２６８上にワード（１８ビツト）Ｄ
ＳＡＣＫを戻す。このことはまた、ＤＭＡＣ２０９が、
ＤＭＡＣロードを適切に実行するために必要なだけの数
のサイクルを用いるこヒを可能ならしめる。
５７８８プロセツサ５ＩＺＯ１ＳＩＺＩ　（図示しない
）及びＡＯ線は、ＤＭＡＣ２０９に対してＩＪＤＳ（上
方データ・ストローブ〉及びＬＤＳ（下方データ・スト
ローブ）１入力を発生するために使用される。このこヒ
は、前述のＤＭＡＣに関連する刊行物に詳細に説明され
ているように、ＤＭＡＣ２０９中のバイト幅レジスタを
アクセスするために必要である。ＬＤＳ線は、アドレス
・パス１６１Ｄの、ＮＯＴ　　５ＩＺＯと、５ＩＤＯと
、ＡＯの論理ＯＲから発生される。ＵＤＳ線は、ＡＯの
論理ＮＯＴから発生される。５ＩＺＯ線は、ワード幅レ
ジスタがアクセスされつつある時に（ＮＯＴ　　５Ｉ２
０）下位バイトにアクセスするために使用される。５Ｉ
ＺＩ線は、ワード幅レジスタが「３バイトが残るＪＳ／
８８プロセッサ動作を介してアクセスされている時に、
下位バイトにアクセスするために使用される。このこと
は、５７８８プロセツサがダブルワード（３２ビツト）
１を取／書込動作を奇数バイト境界上でＤＭＡＣに対し
て実行しているときのみ生じる。
ビットＡＯは、２バイト・レジスタ中で、上位または下
位バイトを選択するために使用される。
ビットＡＯ％Ａ１は、４バイトＤＭＡＣレジスタ中でバ
イトを選択するために使用される。ＰＥＧ２アドレス・
バス１６１Ｄのピッｌ−Ａ　８、Ａ７は、４つのＤＭＡ
Ｃチャネルのうちの１つを選択する。
（Ｆ）ＢＣＵ　　８８Ｍ読取／書込バイト・カウンタ動
作 ＢＣＵ１５６は、各アダプタ・パス２５０゜２５１に亙
って４ＫＢまでのデータを転送するＤＭＡＣ２０９から
の単一コマンドを受は収ることができる。しかし、各バ
スは、１回のデータ転送動作毎に６４バイトのブロック
しか処理することができない。プロトコル必要条件を満
たすためにハードウェアが従わなくてはならない別のア
ダプタ・パスの制約がある。以下に、これを遠戚するＢ
Ｃ１Ｊ１５Ｂのハードウェアについて詳細に説明する。
ＢＣ１Ｊ１５８は、アダプタ・バスＢＳＭ読取及びＢＳ
Ｍ書込動作のために使用される２つのフルワード（１１
ピツト）カウンタ２２０，２２２と、２つの境界（４ビ
ツト）カウンタ２２１．２２４を含む。境界カウンタ２
２１．２２４は、６４バイト境界交差が何らかの単一コ
マンド／データ転送動作についてＢＣＵ　１５６によっ
て検出されるか、またはバイト・カウントが６４バイト
よりも大きいとき、バス・アダプタに対する開始アドレ
スをあられす。そのバイト境界の内容は、最後のブロッ
ク転送以外の全ての場合に、パス・アダプタに提供され
る。フルワード・カウンタの内容は、最後のブロック転
送（最後のコマンド／データ転送動作）の場合にのみ提
供される。
Ｓ／８８プロセツサ６２は、レジスタ２２２または２２
０に対する転送のため、ローカル・パス２２３（第４５
Ｆ図）上に、バイト・カウント、キー、及び優先順位ビ
ットを配置する。ｒビット（カウント・ビットｌ）は、
ワード（２バイト）境界をあられし、Ｓビット（カウン
ト・ビット０〉はバイト境界をあられす。フルワード・
カウンタ・ビットは、２ＫＢ−１ダブルワード転送能力
をあられす。すべての転送は、ダブルワードを単位とし
て行うので、ビット２が下位デクリメント・ビットであ
る。ｒ及びＳビットは、ＢＣｔＴによってラッチされ、
最終の６４Ｂ転送でバス・アダプタ１５４に提供される
。
以下のパス・アダプタ制約条件、及びローカル・バス２
２３上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをＳ／３７０　　ＰＥ８４に転送することを可能な
らしめ、また、ダブルワード境界にない開始アドレスに
も対処するものである。バス・アダプタ１５４に提供さ
れるバイト・カウントは、６４バイト以上であることは
できない。そのカウントは、バイト数−１で与えられな
くてはならない。いかなるブロック転送も６４バイト境
界に交差してはならない。
バイト・カウントが６４バイトに等しいかそれよりも小
さく、境界交差がなく、開始アドレスがダブルワード境
界上にないとき、ダブルワード・カウントに対する追加
的な調節が必要となるこヒがある。
８４バイト境界交差が存在する時、カウント値に拘らず
、少なくとも２つのアダプタ・パス・コマンド／データ
転送動作が必要である。Ｓ／８８プロセツサは、前述の
係数の検査に基づき、ダブルワード・カウントと、ｒ、
ｓ及びｉビットを予備計算し、またバイト転送縁カウン
トを予備計算する。ｒ及びＳビットは、最後のコマンド
／データ転送動作までパス・アダプタ１６４に提供され
ない。
Ｓ／８８　Ｐ　Ｅ　６２がローカル・パス２２３（第４
５Ｆ図）上にカウントを配置する時、ＤＭＡＣ２０９は
ビット３１−１８を捉え、ＢＣＵ１６６はビット２８−
６を捉える。ＢＣＵ１５６はレジスタ２２０または２２
２中にビット２Ｂ−１４を格納する。ビット２Ｂ−１６
は、ダブルワード・カウント・フィールドをあられす。
カウンタ２２０または２２２は、ダブルワード境界上（
ビット２）でデクリメントされる。５７８８プロセツサ
ＰＥ１３２は、ローカル・アドレス・パス２４７上にＢ
ＳＭ読取／書込セレクト・アップ・コマンドを配置し、
ローカル・データ・パス２２３上にＢＳＭ開始アドレス
を配置する。
ＤＭＡＣ２０９は、３２ビツトに接続された１６ビツト
装置である。それは、全てのチャネル中のＤＭＡ動作の
間にワード（２バイト）を転送するようにプログラムさ
れており、各内部メモリ・アドレス・レジスタ２２０は
、各転送毎に１ワード（２バイト）だけインクリメント
する。しかし、各転送は実際には３２ビツトであるため
、ダブルワード（４バイト）インクリメントが必要であ
る。これを達成するために、Ｓ／８８プロセツサＰＥ６
２は常に、ＭＡＲを（記憶２１０中の）所望の開始アド
レスの半分にセットする。ＢＣＵ１５６は次に、それを
ローカル・バス２２３に提供する前にＭＡＲからのアド
レスを２倍するこヒによって補償し、以て、記憶２１０
にあられれる正しいアドレス順序付けがもたらされる。
ＢＣＵ１５Ｂは、次のことを実行する。
（１）境界カウンタ２２１または２２４が、ローカル・
データ・バス２２３の反転ビット２−５からロードされ
、それと同時に、８８Ｍアドレス・レジスタ２２８また
は２３１がロードされる。
（２）ダブルワード境界（ビット２）上で、フルワード
・カウンタ２２０または２２２をデクリメントする。
（３）ダブルワード境界（ビット２）上で、８８Ｍアド
レス・レジスタ２２８または２３１をインクリメントす
る。
６４バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、ＢＣＵ１５６が、境界カウン
タ２２１または２２４と、８８Ｍアドレス・レジスタ２
３１または２２８ビツト１．０（反転）からコマンド／
状況パス２４９または２３１に、８３Ｍ読取／書込コマ
ンド・バイト・カウントをロードする。そして次に、読
取／書込動作が実行される。ＢＣＵ１５６は、ダブルワ
ード境界上で、境界カウント・レジスタ２２１または２
２４とフルワード・カウント・レジスタ２２０または２
２２をデクリメントし、さらに、８８Ｍアドレス・レジ
スタ２３１または２２８をダブルワード境界上でインク
リメントする。ＢＣＵ１５６は、８８Ｍアドレス・レジ
スタ２３１または２２８のビット６−２＝００００とな
ったとき、すなわち、６４バイト境界で停止する。境界
カウンタ・ビットはこのとき１１１１であるべきである
。
６４バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、ＢＣＵＩ５６はカウンタ
２２０または２２２のビット５−２及び、ｒ、Ｓピット
から、アダプタ・パス・コマンド／状況パス２４９上に
、８３Ｍ読取／書込コマンド・バイト・カウントをロー
ドする。ＢＣＵ１５６は次に、読取／書込動作を実行し
、その間に、ＢＣＵ１５６は、ダブルワード境界上でレ
ジスタ２２０または２２２をデクリメントし、ダブルワ
ード境界上で８８Ｍアドレス・レジスタ２３１または２
２８をインクリメントし、レジスタ２２０または２２２
のビット１２−２が全て１であるとき停止する。境界交
差は、カウント・レジスタ２２０または２２２のピット
２−５をその境界レジスタ２２１または２２４と比較す
ることによっで検出される。もしカウント・レジスタ２
２０．２２２の値が境界レジスタ２２１．２２４の値よ
りも大きいなら、境界交差が検出されている。
（Ｇ）ＢＣＵ　１５６／アダプタ１５４ハンドシエーク
・シーケンス 第２５ｒ：ＩＡのタイミング・チャートはローカル記憶
２１０中のワーク・キュー・バッファに対する２回の３
２ビツト・ワードの転送を行う読取メイルボックス・コ
マンド及び記憶読取コマンドのための、ＢＣＵ１５Ｂと
アダプタ１５４の間のハンドシェーク・シーケンスを示
している。
メイルボックス読取または記憶読取コマンドがパス２９
０上で発行されるとき（第１９Ａ図）、Ｓ／３７０記憶
１６２から適切なデータをフェッチするために、左ゲー
ト（ＧＴ　　ＬＴ）及び右ゲート（ＧＴ　　ＲＴ）とい
う一対の信号が順次的に、アダプタ１５４に対して、レ
ジスタ２１４及び２１９（第１９Ｂ図）中のコマンド及
びアドレスの右及び左部分をゲートする。タグ・アップ
・コマンドは、線２６２ａ上で立ち上げられ、それに周
期的なレジスタ・データ信号が続く。タグ・ダウンは、
フェッチされたデータがバッファ２５９中に格納される
まで線２６２ｂ上で立ち上げられている。次の周期的ク
ロック左及びクロック右信号が立ち上がるとき、フェッ
チされた最初のワードの左及び右部分がパス２５０を介
してバッファ２２６中にゲートされる。
バス要求は、ＤＭＡＣチャネルＯまたは１の場合、４１
２６３ａまたはｂ上で立ち上げられる。ＤＭＡＣは、線
２６９を介してローカル・パスの制御を巡って調停する
。この要求が論理２１６によって許可されたとき、線２
６８上にパス許可が立ち上げられる。ＤＭＡＣ２０９は
、線２６４ａまたは２６４ｂ上で肯定応答信号を立ち上
げ、そのことは、ＤＭＡＣ２０９が選択されたローカル
記憶アドレスをローカル・アドレス・パス２４７上に配
置する間にＢＣＵをしてバッファ２２６中のデータをロ
ーカル・パス２２３にゲートさせる。
ＤＭＡＣ２０９は次に、線２６７上にＤＴＣを発行して
論理２５３に線２１０ａ上の記憶選択信号を立ち上げさ
せる。パス２２３上のデータは、ローカル記憶２１０中
の適当なバッファに配置される。
継起する周期的タグ・アップ、クロック左及び右、ＤＭ
Ａ要求が、継起するデータ・ワードをバッファ２２６に
ゲートする。そして、これらのワードは、ＤＭＡＣ２０
９が、調停論理２１６を介してローカル・パス２４７．
２２３に対するアクセスを得て肯定応答及びＤＴＣＩｔ
号を発生するとき、記憶２１０中の適当なバッファに転
送される。
第２８ｒ：ＩＡは、キュー・セレクト・アップ及び記憶
書込みコマンドのためのハンドシェーキング・シーケン
スを示す。そのどちらかのコマンドがパス２９０上で発
行された時、ゲート左及び右信号が（前板てレジスタ２
２５及び２２７に記憶されていた）コマンド及びアドレ
スをアダプタ１５４に転送する。周期的データ信号に続
くタグ・アップ・コマンドが線２６２ａ上で立ち上げら
れる。
そして、ＤＭＡ要求が４１２６３ｃまたはｄ上で立ち上
げられる。ＤＭＡＣ２０９は、線２６９及び論理２１６
を介して、ローカルパス２４７．２２３を求めて調停す
る。その要求が線２６８を介して許可された時、ＤＭＡ
Ｃ２０９は線２６４ｅまたはｄ上で肯定応答を立ち上げ
、そのあと最初のデータ・ワードを記憶２１０からレジ
スタ２２７へ転送するための線２６７上のＤＴＣが続く
。次の周期的ゲート左及び右信号は、その最初のデータ
・ワードをレジスタ２２７からアダプタ１５４のバッフ
ァ２６０に転送する。
線２６３ｏまたはｄ上の継起するＤＭＡＣ要求信号と、
ＤＭＡＣ肯定応答及びＤＴＣ信号は、Ｄ　Ｍ。
ＡＣ２０９がローカル・パス２４７．２２３の制御を求
めて調停するとき、継起するデータ・ワードをレジスタ
２２７に転送する。そして、継起する周期的ゲート左及
び右信号がレジスタ２２７からバッファ２６０に各デー
タ・ワードを転送する。
Ｅ１３．Ｓ／３７０プロセッサ要素ＰＥ８６好適な実施
例におけるＰＥ８５なとの各プロセッサ要素は、Ｓ／３
７０命令の処理のための基本的機能を含み、また次のよ
うな機構を有する。
基本的３２ビツト・データ・フロー ３２ビツト算ＩＩＩ／論理ユニツト（ＡＬＵ）３０３２
ビツト・シフト・ユニット３０７ ４８レジスタ（めいめい３２ビツト）データ・ローカル
記憶 ３ポート・アドレス可能性を有する３０３８バイトＳ／
３７０命令バッファ３０９時間機構（ｃＰｔＪタイマ、
コンパレークなと）３１５ ＰＥ８５の好適な実施例の簡略化されたデータ・フロー
が第２７図に示されている。このとき、従来技術でよく
知られている多くのＳ／３７０プロセツサ構成が存在す
ることを理解されたい。好適な実施例の各プロセッサ要
素８５の好適な態様は、Ｓ／３７０アーキテクチヤの命
令を実行することができるプロセッサである。そのプロ
セッサは、命令及びデータをプロセッサ・パスＩ／Ｏ上
で記憶１６の実記憶領域１６からフェッチする。この双
方向パスＩ／Ｏは、ＰＥ８６とＳ／３７０チツプ・セッ
ト１５０の別のユニットとの間の汎用的な接続である。
ＰＥ８５はマスターとして動作するが、システムでは最
も低い優先順位をもつ。その命令は、ハードウェアによ
って、及びマイクロ・モードにある時ひのプロセッサが
実行するマイクロ命令によって実行される。
ＰＥ８６は、４つの主要な機能グループを有する。
一送信及び受信レジスタ３００．３０１と、オペランド
及び命令記憶のためのアドレス・レジスタ３０２からな
る「パス・グループ」 −データ・ローカル記憶（ＤＬＳ）３０３、Ａ及びＢオ
ペランド・レジスタ３０４．３０５、ＡＬＵ３０８、シ
フト・ユニット３０７からなる「算術／論理グループ」 一制御記憶アドレス・レジスタ（ｃ３ＡＲ）３０８、Ｓ
／３７０命令バツフア（Ｉ−バッファ）３０９、ＯＰレ
ジスタ３１０、とトラップ及び例外制御を有するサイク
ル・カウンタ３１１からなる「動作デコーダ・グループ
」 一期間タイマ３１５、日付クロック、クロック・コンパ
レータ、及びＣＰＵタイマからなる、小さい、比較的独
立のユニット３１５である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述する
ものである。
Ｉ−バッファ３０９は、Ｓ／３７０命令を、デコーダに
対して可能な限り高速で専用にする。ＯＰコードを含む
最初の半ワードが、Ｓ／３７０Ｉ−フェーズを開始する
ために動作レジスタ３１０を介してデコーダ３１２に供
給される。第２及び第３半ワード（もしあるなら〉は、
アドレス計算のためにＡＬＵに供給される。Ｉ−バッフ
ァ３０９は、Ｓ／３７０シーケンスの開始前に、レジス
タ３１３中の強制された動作（ＦＯＰ）を介してＩＰＬ
ｌＬＯＡＤ　　ＰＳＷ、またはＰＳＷスワップによって
ロードされるダブルワード・レジスタである。
Ｉ−バッファ３０９は、命令が動作レジスタ３１０（及
びアドレス計算のためにＡＬＵ３０６）に供給されると
きに１ワードずつ再充填され、成功する各分岐の間に完
全に再充填される。動作デコーダ３１２はどの動作を実
行すべきかを選択する。そのデコーダには動作及びマイ
クロコード動作レジスタ３１０から供給される。モード
・ビットは、とのデコーダ（強制動作の場合とれでもな
い〉がデコードするための制御を得るかを決定する。
Ｉ−バッファ３０９は、動作レジスタ３１０に供給され
、それと並行して制御記憶１７１中のＯＰコードをアド
レスするためにＣ３ＡＲ３０８にも供給される。このテ
ーブル中の各エントリは、２つの目的を果たす。すなわ
ち、まず、マイクロコード・ルーチンが存在するかどう
かを示し、そのルーチンの最初の命令をアドレスする。
マイクロコード・ルーチンは、可変フィールド長命令、
及びハードウェアによって直接実行されない他の命令な
とのより複雑な命令の実行のために存在している。マイ
クロ命令中の特殊ｍｍｉコードは、はとんどが１６ビツ
トのマイクロ命令を使用して３２ビツト・データを制御
することが可能となるように、サポートするハードウェ
アを活動化させる。
全ての処理は、次のようにして３段パイプラインで行な
われる。
一第１の役は、ＯＰレジスタ３１０に命令を読み込む。
一第２の段は、データまたはアドレスを、Ａ／Ｂレジス
タ３０４．３０５と、パス送信レジスタ３００に読み込
む。ＯＰレジスタ３１０は、その内容を、第３の段を制
御するＯＰデコーダ３１２に渡すことによって、別の第
１の段のために解放される。
一第３の段は、必要に応じて、ＡＬＵ、シフト、または
パス動作を実行する。ＤＬＳ書込み動作もまた第３の段
で実行される。
デコーダを複数のグループ（図示しない）で、すなわち
１つは特にＡＬＵ専用、別のものはパス・グループ専用
、というように実現することによって効率的な処理がさ
らに増強される。Ａ／Ｂレジスタ人力及びＡＬＵ出力に
おけるバイト選択可能マルチプレクサ（図示しない）が
さらに動作を増強する。このように、１サイクルにのみ
めいめいのパイプライン段を占有するＳ／３７０ＲＲ命
令が存在する。
内部制御のために、強制動作レジスタ（ＦＯＰ）３１３
が使用される。それらのレジスタは、トラップ及び例外
条件から人力を取得して、デコーダ３１２を別のモード
へと強制する。典型的な動作は、■−バッファ・ロード
、トラップ・レベルへの転移、及び例外ルーチンの開始
である。
各動作レジスタ３１０は、自己のサイクル・カウンタ３
１１をもつ。マイクロコード・カウンタは、いくつかの
強制動作（ＦＯＰ）によって共有される。算術動作及び
大抵のマイクロ命令は１サイクルしか必要としない。プ
ロセッサ・パス動作を実行するマイクロ命令は、２サイ
クルを要する。
データ・ローカル記憶３０３は、２つが出力ポートであ
り、１つが入力ポートである３つのポートを介してアク
セス可能な４８個のフルワード（４バイト）レジスタを
もつ。どのレジスタも入力のためレジスタ３１４を介し
てアドレスすることができ、それと同じレジスタまたは
２つの異なるレジスタを、出力のために同時にアドレス
することができる。この３とおりのアドレシングは、オ
ペランド・フェッチが処理と重なることを可能ならしめ
る。コンパレータ論理及びデータ・ゲート（図示しない
）により、書込み動作のためにアドレスしたばかりのレ
ジスタを同一のサイクル中で入力のためにも同様に使用
することができる。これにより、バイブライン動作が容
易ならしめられる。
ＡＬｔＪ３０Ｂは、好適には、２つのフルワード・オペ
ランド上で真または反転形式でＡＮＤ。
ＯＲ，ＸＯＲ及びＡＤＤを実行することができるフルワ
ード論理ユニットである。１０進加算もまたサポートさ
れている。パリティ予測及び発生と、高速キャリー伝搬
＠能も含まれている。セーブ・レジスタ３２０は、割り
算をサポートする。
状況論理３２１は、分岐判断及び符号評価のためのさま
ざまな条件を発生及び記憶する。
制御記憶アドレス・レジスタ（ｃ８ＡＲ）３０８は、制
御記憶１７１中のマイクロ命令及びテーブルをアドレス
する。Ｃ８ＡＲ３０８に対する人力は、関連修飾子から
の更新されたアドレスであるか、成功裡の分岐からの分
岐ターゲット・アドレスであるか、テーブル・ルック・
アップのための強制されたアドレスである。テーブル・
ルック・アップは、各Ｓ／３７０命令の開始時点、及び
いくつかの強制された動作では絶対必要である。Ｃ８Ａ
Ｒ３０８は、ＯＰコード・テーブル（第２９図）にアク
セスするためのアドレスヒしてＯＰコード・パターンを
取得する。このＯＰコード・テーブルの出力が、動作レ
ジスタ３１０からの直接デコーディングであり得る実行
の形式を決定する。もし間接的実行が必要なら、適当な
マイクロ・ルーチンをアドレスするために、ＯＰコード
・テーブル出力がＣ５ＡＲにフィード・バックされる。
記憶アドレス・レジスタ３０２は、２４ビツト・アドレ
スとして設計されている。関連修飾子３２３が、フェッ
チされるデータ・ブロックのサイズに従いアドレスを更
新す−Ｓ０命令は、Ｉ−バッファ３０９が空にされてい
るときに１ワード（４バイト）のインクリメントで前板
てフェッチされる。、記憶アドレス・レジスタ３０２に
対する人力は、命令オペランド・アドレス・レジスタ３
２４から到来する。それはまた、高速化のため、命令ア
ドレス・レジスタ３２４と並列的にセットされる。
ＣＰＵデータ・フローは、−度に３つまでのＳ／３７０
命令の重なった処理を許容する。Ｓ／３７０命令は、ハ
ードウェアで実行され、またはマイクロ命令によって解
釈される。好適な実施例の基本的サイクル時間は８０ｎ
ｓである。命令処理は、１回または複数回の８０ｎｓス
テツプで実行される。高速乗算機構ＰＥ１６１は、２進
及び浮動小数点乗算を高速化する。制御記憶１７１から
のマイクロ命令は、ハードウェア中で完全に実現するに
は複雑過ぎまた費用がかかり過ぎるＳ／３７０命令の実
行にのみ採用される。そのマイクロ命令は、もし必要な
ら、命令毎に５ｏｎｓのレートで供給される。マイクロ
命令セヅトは、Ｓ／３７０命令の解釈につｆ！８最適化
されている。マイクロ命令は、半ワード・フォーマット
をもち、２つのオペランドにアクセスするこヒができる
。制御記憶１７１に含まれていないマイクロコードは、
Ｓ／３７０メモリ１８２の予約領域（第２８図及び第２
９図参照）であるＩＯＡ領域１８７に保持されている。
このマイクロコードは、例外のための性能をあまり要求
されないコードや、あまり頻繁に実行されないＳ／３７
０命令などを含む。これらのマイクロルーチンは、要求
に応じて、制御記１１７１のＲＡＭ部分中の６４Ｂバツ
フアにフェッチされる。ＰＥ８５が制御記憶１７１に実
現されているよりも大きいアドレスに遭遇するときは何
時でも、ＰＥ８！Ｅ）は、キャッシュ・コントローラ１
５３及び記憶コントローラ・インターフェース１５５に
対する６４Ｂブロツク。フェッチ動作を開始する。ユニ
ット１５３．１５５は、１０Ａ１８７から６４Ｂブロツ
クをフェッチし、それをＰＥ８５に送り、ＰＥ８５は、
それをバッファ１８θに記憶する。マイクロ命令は、実
行のためにＰＥ８６によってバッファ１８６からフェッ
チされる。全てのマイクロコードは、初期マイクロコー
ド・ロード（ＩＭＬ）時にメモリにロードされる。シス
テムは、Ｓ／８８からメモリへのマイクロコード・ロー
ドを容易ならしめるためのＩＭＬサポートを与える。
Ｓ／３７０命令及びユーザー・データは、８ＫＢｉｔ！
ｉ速キヤツシユ３４０（第３１図）からフェッチされる
。データは、フルワード単位でキャッシュ３４０に読取
／書込される。キャッシュとのフルワード読取／書込に
必要な時間は、１２０ｎ３である。キャッシュ３４０に
は、必要性が生じた時に、メモリ１６２から自動的に６
４バイト・ブロックが補給される。、ＰＥ８５は、プロ
セッサ・パス・コマンドを介してキャッシュ３４０と通
信する。ＰＥ８６によって与えられる仮想アドレスは、
ディレクトリ・ルック・アサイド・テーブル（ＤＬＡＴ
）３４１中の対応予備変換ページ・アドレスをルック・
アップするために使用される。ＰＥ８５中のデータ・ロ
ーカル記憶３０３は、１６個の汎用レジスタと、４個の
浮動小数点レジスタと、２４個のワーク・レジスタをも
つ。
全てのレジスタは、３つの個別アドレス可能ボートを介
して個々にアドレスすることができる。こうして、記憶
３０３は、ＡＬＵ中に２つのオペランドを並列的に供給
することができ、同時に、その８０ｎｓサイクル内にＡ
ＬＵ３０６またはキャッシュ３４０からフルワードを受
は入れることができる。このとき、慣用的なデータ・ロ
ーカル記憶のように直列化はないので、算術及び論理動
作は、次の命令のための準備によって重なった様式で実
行することができ４゜ ＣＰＵは、Ｓ／３７０命令のための８パイ！・命令バッ
ファ（Ｉ−バッファ）３０９を維持する。
このバッファは、成功裡のＳ／３７０分岐命令によって
初期化される。Ｐ　Ｅ、　８５は、キャッシュ３４０か
らのＳ／３７０命令ストリームからダブルワードのデー
タをフェッチし、それをＩ−バッファ３０９にロードす
る。その最初のフルワードがＩ−バッファ３０９にロー
ドされた時、ＰＥ８５は、命令実行を再び開始する。Ｉ
−バッファ・データは、Ｓ／３７０命令の実行と同時に
キャッシュ３４０からフェッチされる。各Ｓ／３７０ｄ
ＩＩ令実行の最初のサイクルは非キャッシュ・サイクル
であるので、ｃｐｕは、キャッシュ３４０からＩ−バッ
ファ３０９にフルワードを予めフェッチするためにこの
サイクルを利用する。
第２の非キャッシュ・サイクルは、効率的アドレス計算
の間にインデクシングを必賓ヒし、またはマイクロ命令
によって実行されるＳ／３７０命令により利用可能であ
る。これらの場合、Ｓ／３７０命令フエツチは、Ｓ／３
７０命令の実行と完全に重なることができる。
好適な実施例においては、Ｓ／３７０チツプ・セット１
５０は、送信チップの割り込みラッチをリセットするこ
とによって肯定応答を行うために、割り込みを受は取る
チップを必要とする割り込み機構を介して通信する。
システムが（例えばＢＣＵを介して）アダプタ１６４の
状況レジスタ（ＳＴＲ）（後述）中の１つのまたはそれ
以上のビットをセット（活動化）するときはいつでも、
システムはＮ　　ＡＴＴＮ−ＲＥ　Ｑｌｌｌｌｌｌｌｉ
ｌｍをも活動化しなくてはならない。このことは、現在
のＳ／３７０命令が実行されたときプロセッサ要素８５
中に例外を引き起こし、以てプロセッサ要素８５に状況
レジスタに注目するように強制する。次に例外へンドラ
がＳＴＲ内容をセンスし、「割り込みタイプ」を問い合
わせ、３ｉ！当なシステム・マイクロルーチンをタスク
指名する。プロセッサ要素８５がＳＴＲ中のビットを活
動化した時、システムはそれに従って反応しなくてはな
らない。基本的には２つのタイプの割り込み要求がある
。
（１）システム要求（ＳＹＳＲＥＱ）は（ＢＣＬ１１６
６を介しての）Ｓ／３７０プロセツサ要素８５に対する
要求である。システムはその要求を指定するためにＳＴ
Ｒ中に割り込みタイプをセットする。このことは、プロ
セッサ要素８５中に例外を引き起こし、プロセッサ要素
８５は、例外ハンドラに制御を渡す。例外ハンドラは、
適当なマイクロルーチンをタスク指名し、そのマイクロ
ルーチンは、ＳＴＲ中の適当な割り込みタイプをリセッ
トし、その割り込みタイプによって決定される機能を実
行し、次のＳ／３７０命令を開始するためにアダプタ１
５４に対してＰＲＯＣＢｕｓコマンドを発行することに
なる。
（２）転送要求は、システムまたはＰＥ８５によって呼
び出され、システム・インターフェース上の追加的なデ
ータ転送に関与することがある。このため、ＳＴＲ中に
は２つの割り込みラッチが設けられ、１つはプロセッサ
通ｆｌ要求（ＰＣＲ）であり、もう１つは、システム通
Ｉｉ要求（ＳＣＲ）である。ＰＣＲはＰＥ８６に上って
セットされシステムによってリセットされ、ＳＣＲはシ
ステムによってセットされ、ＰＥ８６によってリセット
される。
高速データ転送動作のために、２つの追加的レジスタの
存在が想定され、それは、ＰＥ８５によってセットされ
、システムによって読取られるＢＲレジスタ１１Ｓ＜第
１３図）と、システムによってリセットされＰＥ８５に
よって読取られるＢＳレジスタ１１６である。
次に示すのは、ＰＥ８５からシステムへの転送要求の一
例である。すなわち、ＰＥ８５はシステムに対して転送
すべきデータをレジスタ１１５にセットし、ＰＣＲＩラ
ッチをオンにセットする。
システムはそのデータをレジスタ１１５から読取り、Ｐ
ＣＲラッチをリセットする。
プロセッサ８６は、ＰＣＲラッチがリセットされている
かどうかを見出すためにＰＣＲラッチをセンスすること
ができる。ＰＥ８５は、上記シーケンスを反復すること
によって更なるデータを転送することができる。
システムは、次のように同様の様式でＰＥ８５にデータ
を転送することができる。システムはＰＥ８６に送信す
べきデータをレジスタ１１６にセットし、ＳＣＲラッチ
をオンにセットする。ＰＥ８５は割り込まれ、ＳＴＲ＠
感知し、ＳＣＲラッチ・オンを見出し、レジスタ１１６
がらデータを読取り、ＳＣＲラッチをリセットする。シ
ステムは、リセットされているかどうかを調べるためＳ
ＣＲラッチを照会することができる。
（３）システムは、上記シーケンスを反復することによ
ってＰＥ８６に更なるデータを転送することができる。
データはまた、ＩＯＡ記憶領域１８７を介して交換する
ことができる。ＰＥ８６及びアダプタ１５４のために、
ｌ０Ａ１８７に記憶／フェッチを行うためのＰＲＯＣＢ
ＬＩＳコマンドが存在する。
ＰＥ８５は、ｌ０Ａ１８７に割当てられた１組のバッフ
ァをもち、その中へとＰＥ８５が、システムによってフ
ェッチされるべきデータをセットする。それに対応して
、システムは、ｌ０Ａ１８７に割当てられた別の１組の
バッファをもち、その中へ、ＰＥ８５によってフェッチ
されるべきデータをシステムがセットする。割り込みタ
イプ１０ＡＳＹＳ／Ｉ　０ＡＰＵは、５ＹＳＲＥＱ中で
、互いにデータがＩＯＡバッファ中にセットされたこと
を示すために使用される。
使用するシステムによって、ある主のマシン・チエツク
及び内部割り込み条件が立ち上げられる。システムは、
５ＹＳＲＥＱまたはＸＦＥＲＲＥＱｉｌｉ信要求を発行
するこヒによってＰＥに割り込み条件を通信する。ＰＥ
８Ｅ５は、次の機能を実行する。
（Ａ）レジスタＳＴＲをセンスしてその内容を問い合わ
せる。
（Ｂ）システム提供マイクロルーチンを呼び出す。シス
テム割り込み要求ハンドラが、特定の割り込み処理を実
行する。Ｗ１当な時点で、マイクロルーチンが、対応す
る５ＹＳＲＥＱまたはＸＦＥＲＲＥＱをリセットするた
めにアダプタ１５４にＰＲＯＣＲＵＳコマンドを発行す
る。最後に、ＰＥ８５はＳ／３７０マイクロコードに制
御を返す。
（ｃ）ＰＥ８４は適当なＳ／３７０１１１り込みクラス
のためにＰＳＷスワップを実行し、Ｎ８１機能を実行す
る。
１１０割り込み要求は、ＳＴＲ中のＩ１０ビットをセッ
トすることによってシステムによって発生される。現在
のＳ／３７０命令が完了する度毎に、例外ハンドラが呼
び出される。このルーチンでは、ＰＥ８５が１１０割り
込み要求を認識するためにＳＴＲを呼び出す、’Ｐ　Ｅ
　８５はＳＴＲビットをリセットし、ＰＥ８６に対して
内部の割り込み要求ラッチをセットする。このラッチは
、現在のＰＳＷのＩ１０マスクでマスクされる。もしこ
のマスクが１で、より高い優先順位割り込み要求が保留
状態でないなら、例外ハンドラが、１１０割り込み要求
を保宥する、システム提供Ｉ１０割り込み要求ハンドラ
に制御を渡す。
Ｅ１４．プロセッサ・パスＩ／Ｏ（第１１及び３０図）
とプロセッサ・パス・コマンド プロセッサ・パスＩ／Ｏは、全てのＳ／３７０チツプ・
セット要素の間の共通接続である。論理的には、以下に
リストする全ての線はこのパスに属する。
（１）プロセッサ・バス＠　（ｃ−３１＋４パリテイ）
は、−膜内には、１サイクル中のアドレスとともにコマ
ンドを転送し、次に次のサイクルで関連データを転送す
るために使用される。パス使用の許可は、好適にはパス
・アダプタ１５４中にあるアービタによって与えられる
。ＰＥ８５は最も低い優先順位をもつ。パス許可ＰＥ８
５を介して許可が与えられた時、ＰＥ８５は次のサイク
ルで、ｍ当なパス線上に４つの項目を配置する。記憶ア
クセス動作のために、コマンドがプロセッサ・パス線０
−７上に配置され、アドレスがプロセッサ・パス１１Ｂ
−３１上に配置され、アクセス・キーがキー状況パス上
に配置され、それと同時に「Ｎコマンド有効」パスが立
ち上げられる。
（２）キー／状況パス（ｃ−４＋パリティ）は、記憶に
アクセス・キーを送ることと、状況しポートを取り戻す
、という２つの目的のために使用される。このとき、Ｓ
／３７０ＰＳＷアクセス・キーの４ビツトと、ＰＳＷ！
１１＠ｌモデル・ビット（ＢＣまたはＥＣ）と動的アド
レス変換ビットのＡＮＤの結果を表す第５のビットが転
送される。
返された状況は、良好な動作の場合、ゼロであるべきで
ある。その非ゼロ状況は、大抵の場合ＰＥ８６中のトラ
ップを引き起こす。アドレスされたパス・ユニット中の
制御ラッチをセットする「メツセージ」タイプコマンド
の場合、状況は期待されない。
（３）Ｎパス・ビジー線は、動作を、開始したそのサイ
クル中に完了すにとができない時にビジー表示を与える
。Ｎパス・ビジーは、完了するのに２サイクル以上を要
する全てのコマンドの場合、Ｎコマンド有効信号と同時
に有効化される。
コマンドの実行に２サイクル以上かかる場合にＮパス・
ビジーを活動レベルに引き上げるのは、アドレスされた
パス・ユニットの役目である。Ｎパス・ビジーはまた、
アドレスされたパス・ユニットが対のサイクルの次のコ
マンドを受は入れることができないときにも、活動レベ
ルに引き上げられる。この規則には例外があって、もし
ＰＥ８Ｓが８３Ｍアレイ主記憶１６２に記憶動作コマン
ドを発行するなら、ＰＥ８６はＮパス・ビジーを３サイ
クルの間活動化する。−膜内には、Ｎパス・ビジーは、
コマンドの実行が続くよりも少なくとも１サイクル分活
動レベルにあることになる。
（４）メモリ管理ユニット（ＭＭＵ）ビジー信号は、キ
ャッシュ・コントローラ１５３から発生される。それは
、ＰＥ８５に、実行に２サイクル以上かかる、全ての記
憶動作の場合の状況及びデータの到来を示すために使用
される。
フェッチ動作は、主ヒして、次のサイクルまたはされ以
降にデータを渡す。もしデータまたは状況が次のサイク
ルで渡されるなら、ＭＭＵビジー信号は、ダウン・レベ
ル（ｃ）で不活性のままとビまる。ＭＭｔＪビジーは、
１に立上り、データ及び状況が実際にパス上に配置され
るサイクルで０に戻る。
記憶動作の間、ＰＥ８５は（記憶動作の開始後）、次の
サイクルでキー状況パス上の状況を期待する。もしその
状況を次のサイクルで渡すことができるのなら、ＭＭＵ
ビジーは不活性（ｃ）のままとどまり、そうでないなら
、ＭＭＵビジーは、１に、立ち上がって、状況が渡され
るサイクルでＯに戻る。
（６）線ＭＩＳＳ　　ＩＮＤ上のキャッシュ・ミス表示
子は、キャッシュ・コントローラ１５３によって、ＤＬ
ＡＴミス、キー・ミス、またはアドレシング違反をＰＥ
８５に示すために使用される。
その表示は、その状況上でも可屈である情報の複写であ
る。その線は、状況がキー状況パス上に与えられている
サイクルでは有効であるが、ミス表示線は、数ナノ秒前
に活動化される。ミス表示は、次のサイクルで、ＰＥ８
６を介してトラップを強制する。
（８）線パス許可ＰＥ８５上の信号は、ＰＥ８Ｅｉに対
してパスを使用する許可を与える。その信号は、アービ
タで発生する。ＰＥ８５はその後、所望の動作のための
コマンドとアドレスを、許可信号が活動的になりＮパス
・ビジーが活動的でないサイクルに続くサイクル中でパ
ス上に配置する。
（７）用途：線Ｎ　　ＡＴＴ　　ＲＥＱ上の注意要求信
号は、「センス」動作を実行するようにＰＥ８５に要求
するために、（パス・アダプタ１５４などの）別のパス
・ユニットから発生する。、ＰＥ８５は、現在進行中の
動作（例えば命令実行）が完了すると直ぐにその要求に
応じる。
（８）線Ｎコマンド有効上のコマンド有効信号は、ＰＥ
８１５に上って、プロセッサ・パス０−３１上のビット
・パターン及び（全てのパリティ線を含む）キー状況パ
スｌ１ｌｏ−４が有効であることを示すために使用され
る。その線は、パス許可ＰＥ８５が活動的になりＮパス
・ビジーが非活動性になるサイクルに続くサイクルで活
動性（ダウン・レベル）になる。
（９）線アドレス・デクリメントは、ＰＥ８５にＪっで
、開始アドレスから下降位置（例えば、データ転送を処
理する１０進データに必要とされる）まで進む記憶アク
セス動作のために使用される。この信号は、Ｎコマンド
有効が活動化されるのと同一のサイクルで活動化するこ
とができる。
（１０）４１コマンド・キャンセル上のコマンド・キャ
ンセル信号は、ＰＥ８６によって、記憶に対する既に開
始されているフェッチをキャンセルするために使用され
る。このことは、ＰＥ８５が、要求されたデータの即時
的な使用を禁止する条件を検出する時にＮコマンド有効
が活動的になったあとのサイクルで生じ得る。
好適な実施例では、よく知られたタイプの５つのグルー
プのコマンドがある。
すなわち、Ｉ１０記憶、ＭＭＵＩＩ＋作、メツセージ交
換、及び浮動小数点である。
バス１７１の制御を要求するバス・ユニット（ＰＥ８５
、アダプタ１５４またはキャッシュ・コントローラ１５
３）は、バス上にそのコマンドをセットする。ＣＰＵ記
憶及びＩ１０記憶コマンドの場合、バス・ユニットはま
た、キー状況バス上のアクセス・キー及び動的アドレス
変換ピットをもセットする。そのコマンドの完了後、状
況がその同一バス上で、要求側バス・ユニットに戻され
る。
アダプタ１５４は、ＣＰＵ記憶コマンド及びＩ１０記憶
コマンドを発行するが、ＰＥ８６は、ＣＰＵ記憶コマン
ドしか発行するこヒができない。
これらのコマンド・グループは、次のとおりである。
動作　　　　ＣＰＵメモリ・ コマンド （１）Ｓ／３７０主記憶参照 （ａ）フェッチ キャッシュ　キャッシュから ヒツト　　　のフェッチ キャッシュ　メモリからの ミス　　　　キャッシュ・ ラインの再 Ｉ１０メモリ・ コマンド キャッシュから のフェッチ ロード（キャス ト・アウトを 含む）及び キャッシュから のフェッチ （ｂ）記憶　　キャッシュへの　キャッシュへのキャッ
シュ　記憶　　　　　　記憶 ヒツト キャッシュ　メモリからの　　メモリへの記憶ミス　　
　　キャッシュ・ ラインの再 ロード（キャス ト・アウトを 含む）及び キャッシュから のフェッチ （２）内部オブジェクト領域（ＩＯＡ）参照あるＣＰＵ
メモリ・コマンドは、ＩＯＡ記憶アドレス・チエツクへ
のアクセスを許容する。
Ｉ１０記憶コマンドは、Ｓ／３７０主記憶アドレスをチ
エツクすることなく、キャッシュ・コントローラ１６３
中で実行される。このチエツクは、ｓ’ｒｃｉ　　ｉｓ
ｓ中で実行される。ＣＰｔＪ記憶コマンドは、実行のた
めコントローラ１５３へと指向され、１バイト・コマン
ド・フィールドと、３バイト実または仮想アドレス・フ
ィールドをもつ。これらのコマンド・フィールド・ビッ
トは、次のとおりである。
コマンド・ピット　意味 ０−１冨１０　　　　ＣＰＵメモリ・コマンド２ｗ−１
フェッチ動作 ２−０　　　　　　記憶動作 ３瓢１　　　　　　キャッシュ・バイパス、アドレス・
チエツクなし ３−０　　　　　　　アドレス・チエツクつき−Ｓ／３
７０アドレス比較 −ＡＣＢチエツク ４冨Ｉ　　　　　　　ＤＬＡＴアクセスなし一キー制御
保護チエツクなし 一参照及びチエツク・ビット 処理なし ４台ＯＤＬＡＴアクセス −キー制御保護チエツク 一参照及びチエツク・ビット 処理 ５−７冨ｎｎｎ　　　バイト長カウント０００＝１　　
バイト ００１冨２　バイト ０１０千３　バイト ０１１−４　　バイト １００雪８　バイト １０１１６４バイト １１０冨６４バイト・ フェッチｌ　　（ＢＳＭ から低速〉 １１１３６４バイト・ フェッチ！　（アダプタ から低速〉 ＣＰＵ記憶コマンドの例は、次のとおりである。
＜１）実アドレスをもつ記憶１６２に対する６４バイト
までのフェッチまたは記憶を行うための、実Ｎバイト・
フェッチ（ｆｏｌ　１１ｎｎｎ）／記憶（１００１１ｎ
ｎｎ） （２）実アドレスをもつキャッシュに対す６４バイトま
での読取／書込を行うための、キャッシュ実Ｎバイト・
フｘ’ｙチ（１０１０１０，ｎｎ）／記憶（１０００１
０ｎｎ） （３〉実アドレス＜１０００００ｎｎ）をもツＩＯＡに
対する４バイトまでの読取／書込を行うための、キャッ
シュ実Ｎバイト・フェッチ（１０１０１１ｎｎ）／記憶
＜１０００１１　ｎｎ）（４）仮想アドレスをもつキャ
ッシュに対する４バイトまでの読取／書込を行うための
、キャッシュ仮想Ｎバイト・フェッチ（１０１０００ｎ
ｎ）／記憶（１０００００ｎｎ） Ｉ１０記憶コマンドは、アダプタ１５４によって初期化
され、キャッシュ・コントローラ１５３へと向けられる
。それらは、長さ１乃至６４バイトのデータ・ストリン
グをアドレス降順に転送する。その３２ピツト・コマン
ド・フォーマットは、３つの下位バイトに実アドレスを
含み、その高位バイトは、最高位ビット”０”をもち、
次の高位ビットがフェッチまたは記憶動作を決定し、残
りの６ビツトがデータ転送の長さ（１乃至８４バイト）
を決定する。データ・ストリングは、パス上で位置整列
を要することがある最初及び最後の転送を除・いてはワ
ード境界上に転送される。
ＭＭＵコマンドは、キャッシュ・コントローラ１５３と
、ＤＬＡＴ、ＡＣＢ、ディレクトリを含むそのレジスタ
を制御するために使用される。
メツセージ・コマンドは、パス１５１に接続されたパス
・ユニットの間でメツセージを転送するために使用され
る。
ＥＬＳ、Ｓ／３７０記憶管理ユニツト８１（１）キャッ
シュ・コントローラ１５３キヤツシユ・コントローラ１
５３（第３１図）は、キャッシュ記憶３４０と、アドレ
シング及び比較論理３４７．３４８と、フェッチ整列器
３４３と、高速アドレス変換のためのディレクトリ・ル
ックアサイド・テーブル（ＤＬＡＴ）３４１を有する。
キャッシュ・コントローラ１５３は、プロセッサ・パス
Ｉ／Ｏから仮想アドレス及び記憶コマンドを受は入れ、
それがキャッシュ記憶３４０を介する要求を満足するこ
とができないとき、マルチプレクサ３４９及びＳＴＣパ
ス１５７を介してフェッチ及び記憶コマンドを記憶制御
インターフェース１５Ｓ（第１１図）に転送する。
ＤＬＡＴ３１４は、仮想ページ・アドレスの実ページ・
アドレスへの高速変換を行う。それの２×３２エントリ
は、６４個の予め変換されたページ・アドレスを保持す
る。ＤＬＡＴ３４１は、２路セツト連想的アドレシング
・スキームを使用してアクセスされる。その仮想ページ
・サイズは、好適には４ＫＢである。ＤＬＡＴミスの場
合、ＰＥ８５が割り込まれ、Ｓ／３７０主記憶１６２中
のセグメント及びページ・テーブル（図示しない）を使
用してよく知られた方法でマイクロプログラムによって
仮想アドレス変換が行なわれる。
ＤＬＡＴ３４１は、次に、記憶からフェッチされキャッ
シュ中に配置された情報の新しい仮想及び実ページ・ア
ドレスを反映するように更新される。記憶キーのコピー
がＳ／３７０キー記憶からフェッチされてＤＬＡＴエン
トリ中に入れられる。
キャッシュ・ディレクトリ３４２をもつ８ＫＢキヤツシ
ユ３４０は、プロセッサ性能を著しく改善する高速バッ
ファを与える。データ及びディレクトリ・アレイは、４
つの区画に区分される。
キャッシュ中の各区画は、２Ｅ５６Ｘ８Ｂで構成されて
いる。キャッシュ３４０からデータをフェッチする場合
、ＤＬＡＴ３４１と、キャッシュ・ディレクトリ３４２
と、キャッシュ３４０を同時にアドレスするために、仮
想アドレス中のバイト・オフセットが使用される。キー
制御保護チエツクは、選択されたＤＬＡＴエントリ中の
記憶キーを使用して比較回路３４５によって実行される
。４×８Ｂのデータがキャッシュ３４０の出力３４０ａ
にラッチ・アップされる。そして、もし要求されたデー
タがキャッシュ３４０中にあるなら、適当なデータをフ
ェッチ整列器３４３中にゲートするために、晩期選択信
号が使用される。
記憶動作の場合、バイト単位の部分記憶が実行される。
キャッシュ・ミスの場合、キャッシュ・コントローラ１
５３は要求された８４Ｂキヤツシユ・ラインをバースト
・モードでフェッチするために３８Ｍコマンドを自動的
にセット・アップする。もし新しいキャッシュ・ライン
によって置換すべきキャッシュ・ラインが、ロードされ
て以来変更されていたなら、新しいキャッシュ・ライン
がロードされる前に、記憶１６２に対するキャッシュ・
ライン・キャストアウト動作が開始される。、Ｉ１０デ
ータは、キャッシュ・ライン・キャストアウト及びロー
ド動作を決して引き起こさない。記憶１６２からフェッ
チすべきＩｌｏ・データは、主記憶１８２とキャッシュ
記憶３４０の両方の機構にアクセスする二とによって検
索される。そして、キャッシュ・ヒツトが生じると、メ
モリ動作がキャンセルされて、キャッシュ記憶がデータ
を供給する。もしＩ１０データがキャッシュ中にないな
ら、それはメモリから直接フェッチされるけれとも、キ
ャッシュ・ラインは置き換えられない。
記憶中に＠結すべきＩ１０データは、もしアドレスされ
たラインが既にキャッシュ中にあるならキャッシュ３４
０中に入れられ、そうでないなら直接記憶１６２中に入
れられる。
４ＫＢキー記憶３４４は、１８ＭＢメモリのための記憶
キーを保持する。そのキー記憶し、４に×８に構成され
たアレイである。各バイトは、１つの記憶キーを保持す
る。各ＤＬＡＴエントリは、その４ＫＢブロツク・アド
レスに関連付けられた記憶キーのコピーを保持する。そ
のこヒは、反復的にページにアクセスする間のキー記憶
に対するアクセスの回数を著しく低減させる。記憶キー
割当てにおける変更は、キー記憶と、キャッシュ記憶に
おけるコピーの両方に影響を与える。
レシーバ回路３５５を介してプロセッサ・バスＩ／Ｏか
らキャッシュ・コントローラ１５３が受は取ったコマン
ド、データ及びアドレスは、コマンド、データ及びアド
レス・レジスタ３５０１．３５１及び３５２にそれぞれ
格納される。アドレス・レジスタ３４７は、関連するＳ
／３７０プロセツサ要素ＰＥ８６のための有効アドレス
の範囲を記憶する。比較論理３４８は、受信したアドレ
スの有効性を検証する。Ｓ／３７０アドレス比較論理３
４８は、ＰＥ８６及びＩ１０パス・アダプタ１５４の両
方からのアドレスを処理する。
アドレス比較境界（ＡＣＢ）レジスタ３５３比較機能は
、カスタマ領域を意図している５７３７０主記憶参照が
ＩＯＡをアドレスしないこヒを保証する。ＡＣＢレジス
タ３５３は、Ｓ／３７０配憶１６２中の予約ｌ０ＡＷ域
と、非予約領域の間の分割（境界）線を記憶する。Ｓ／
３７０記憶に対するめいめいのアクセスは、比較論理３
５４が受信アドレスをＡＣＢ値と比較する動作をもたら
す。
（２）ＳＴＣ１１５６（第３２Ａ及び３２Ｂ図）（Ａ）
序論 記憶制御インターフェース（ＳＴＣＩ）１６６は、Ｓ／
３７０チツプ・セット１５０を、パス論理１７８及びシ
ステム・パス３０（第１図）を介して、Ｓ／８８２重化
フォールト・トレラント記憶１６．１８に接続する。記
憶制御インターフェース（ＳＴＣＩ）１５６は、コマン
ド毎の１乃至６４バイトからのデータ転送を決定する全
てのプロセッサ及びＩ１０記憶／フェッチ・コマンドを
サポートする。全てのＦＣＣ，リフレッシュ、メモリ初
期化及び構成、再試行などは、Ｓ／８８プロセツサ６２
及び記憶１６．１８によって処理される。５ＴＣ１１６
６の詳細なデータ・フローが第３２Ａ及び３２Ｂ図に示
されている。
５ＴＣ１１，５６は、記憶管理ユニット８３中の相手５
ＴＣＩ　１５５ａ　（図示しない）と、相手ユニット２
３（第８図中の〉対応ＳＴＣＩ対とともに、各５ＴＣＩ
中の論理４０８（第２３Ｂ図）などの調停によって、シ
ステム・パス構造３０の制御を求めて調停する。５ＴＣ
１１６５は第７図から見て取れるようにモジュール９の
Ｉ１０コントローラ及び他のＣＰＩＪ２５．２７及び２
９．３１に対抗して調停するのみならず、Ｉ１０機能ま
たは慣用的Ｓ／８８機能のためにパスの制御を要求し得
る関連５７８８プロセツサ６２（及びそのプロセッサの
対及び第８図のＣＰＵ２１，２３中の相手プロセッサ）
に対抗して調停しなくてはならない。
しかし、調停論理は、それ以外の点では、今から説明す
るプロセッサ及びＩ１０ボードのモジュール・パックパ
ネル・スロット位置に主として基づき、前述の米国特許
第４４５３２１５号に記載されているものとほぼ類似し
ている。調停フェーズの間に、バス°マスタとなる能力
をもちパス・サイクルを開始する準備ができているプロ
セッサ・モジュール９のどのユニットも、パス構造の使
用を求めて調停する。そのユニットは、パス・サイクル
要求信号を立ち上げ、それと同時に調停ネットワークに
よって、やはりパス・サイクル要求を主張しているより
高い優先順位のユニットがないかどうかをチエツクする
。調停フェーズの間にパス構造に対するアクセスを得る
ことに成功したユニットまたは対ユニットがパス・マス
タと称され、次のクロック・、フェーズで転送サイクル
を開始させる。各メモリ・ユニット１６，１８は、決し
てマスクとはならず、調停はしない。サイクルの決定フ
ェーズの間に、そのサイクルのパス・マスクであると判
断されたユニットが、サイクル決定または機能信号のセ
ットを発生することによりサイクルのタイプを決定する
。パス・マスクはまた、アドレス信号を出して、アドレ
ス・パリティ線上にそのアドレス及び機ｍｗ号のための
偶パリティを配置する。プロセッサ・モジュールの全て
のユニットは、その内部動作状態に拘らず、＊能及びア
ドレス信号を運ぶパス導体上の信号を常に受は取るけれ
ども、周辺制御ユニットは、パリティ信号を受は取るこ
となく動作することができる。決定されているサイクル
は、もしパス待ａＳ号がその時点で出されたなら取り消
される。
応答フェーズの間に、ビジーであるシステムのアドレス
されたユニットは、そのサイクルを取り消すためにパス
・ビジー信号を発生することができる。例えば、メモリ
・ユニットは、ビジーである時か、リフレッシュ・サイ
クルの間にアドレスされたならパス・ビジー信号を発生
することができる。応答フェーズの間に発生されたパス
・エラー信号は、そのエラーがサイクルの決定フェーズ
の間にアドレスとともにあったかもしれないのでそのサ
イクルを取り消すこヒになる。データは、読取と書込の
両方のサイクルについて、データ転送サイクルの間にパ
スＡ及びＢ上で転送される。このことにより、システム
が、データ線の使用を求める再調停を依頼したり、ソー
ス・ユニットまたは宛先ユニットに関連するタグ・デー
タをもつ必要なくパス構造上で読取サイクルと書込サイ
クルの混合をパイプラインすることができる。
フルワード転送は、ＵＤＳ及びＬＤＳ　（上下のデータ
・ストローブ）信号の両方を出すことによって３１！威
される。半ワードまたはバイト転送は、これらのストロ
ーブ信号のうちの１つだけを出すことによって達成され
る転送として定義される。
書込転送は、単にどのストローブ信号も出さないように
することによって、パス・マスクによってそのサイクル
の初期に取り消すことができる。読取られるスレーブ・
ユニットは、データとヒもにストローブ信号を出さなく
てはならない。ストローブ信号は、パス・データ・パリ
ティの計算に含まれる。
データ転送フェーズの間に検出されたエラーは、そのエ
ラーを検出するユニットに、最初のデータ後サイクルで
ある次のタイミング・フェーズでパス・エラー信号を出
させる。周辺制御ユニットは、データを使用する前にエ
ラーが生じたかどうかを調べるために待機する。しかし
、システムの中央処理ユニット２１及び主要メモリ・ユ
ニット１６は、受は取るや否やそのデータを使用し、エ
ラーの場合、事実上バックアップして、正しいデータを
待つ。データ後サイクルの閏のパス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にパス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
示されているシステムの動作の正常バックプレーン・モ
ードは、全てのユニットが服従両（Ｏｂｅｙ　　Ｂｏｔ
ｈ）モードにある時であり、そのときＡパスとＢパスの
両方にエラーがないように見える。例えば、Ａパス上の
エラーに応答して、全てのユニットが同期的に服従Ｂ　
（ＯｂｅｙＢ）モードに切り替わる。モジュール９は、
Ｓ／８Ｂ中央処理ヱニツト上で走る監視ソフトウェアに
よって動作の服従両モードに戻る。
動作の服従Ｂ及び服従Ａ（ＯｂｅｙＡ）モードの両方に
おいて、ＡパスとＢバスの両方がシステム・ユニットに
よって駆動され、全てのユニットは依然として完全エラ
ー・チエツクを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのパス
上の更なるエラーを単にログするということだけである
。しかし、服従パス上のバス°エラー信号は、上述のよ
うにして処理され、全てのユニットをしてもう一方のパ
スに服従するようにスイッチさせる。
（Ｂ）システム・パス・フェーズ 第３３図は、モジュール９のための、パス構造３０上の
４つのパイプラインされた多重フェーズ転送サイクルを
もつ上述の動作を示す図である。
波形Ｓｅａ及び６６ｂは、第３３Ｉ：ｉＡの一番上にラ
ベルされているｌ乃至２１と番号付けされた２１個の連
続的タイミング・フェーズのために、Ｘパス４６にクロ
ック３８が印加するＳ／８８マスター・クロック及びマ
スター同期信号を示す。波形６８ｂで表される、パス構
造上の調停信号は、図示されている２１のサイクルのお
のおのにおいて、＃１．＃２、＄３．．．＃２１のサイ
クル番号で記されている新しいサイクルを求める調停を
開始するために、各タイミング・フェーズの開始時点で
変化する。第３３１１８は、波形５８ｂでサイクル決定
信号を表す。各サイクル毎のサイクル決定信号は、その
サイクルのための調停信号よりも１クロツク・サイクル
後に発生する。第３３図はさらに、ビジー　待機、デー
タ、Ａバス・エラー、及びＢパス・エラー信号を示して
いる。第３３図の最下行は、システムが動作するパック
プレーン・モードをあられし、異なるモードの間の転移
を示す。
第３３図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたパス・マスク・ユニット
が、サイクル決定信号波形５８ｂ上の指標＃１で指定さ
れるように、タイミング・フェーズ２の間に実行すべき
サイクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル調停を求める調
停が実行される。
タイミング・フェーズ３の間にはサイクル＃１に対して
はパス構造上に応答信号がなく、このこヒは、このサイ
クルが、タイミング・フェーズ４の間に生じ、データ波
形５８ｂ上で記号＃１で指定されているデータ転送を行
う準備ができていることを示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
タイミ、ング・フェーズ４では、サイクル決定のデータ
転送が行なわれ、サイクル＃３の決定が実行される。ま
た、波形５８ｆで示されるように、バスＡエラーがこの
タイミング・フェーズの間に出される。このエラー信号
は、サイクル＃２を取り消し、そのモジュール中の全て
のユニットを服従Ｂモードにスイッチする。タイミング
・フェーズ４のバスＡエラー信号は、前のタイミング・
フェーズ３において、システムの少なくとも１つのユニ
ットがＡパス４２がらの信号に関連してエラーを検出し
たことを示す。そのエラーは、タイミング・フェーズ３
の間の波形５８のデータの欠如によって示されるように
、バス構造上にデータがないときに生じたものであり、
それゆえ、データ転送を繰り返す必要はない。
タイミング・フェーズ５の間に、服従Ｂモードで動作す
るシステムによって第５のサイクルが調停され、サイク
ル＃４の機能が調停され、バス構造上には、サイクル＃
３のための応答が存在しない。従って、そのサイクルは
、タイミング・フェーズ６の間にデータ転送へと進む。
またタイミング・フェーズ６で、波形５８ｄで示すよう
にバス待機が出され、これはサイクル＃４と関連する。
その効果は、そのサイクルを別のタイミング・フェーズ
の間延長し、サイクル決定を取り消すことである。
新しいサイクル＃７は、タイミング・フェーズ１０で調
停され、その決定動作がサイクル＃６のために進行する
。タイミング・フェーズ８では、サイクル＃４のための
データが転送のためにデータ・バスに印加される。また
、タイミング・フェーズ８で、ビジー・バス信号が出さ
れ、この信号は、サイクル＃６の応答の一部であって、
そのサイクルを取り消す。
別のバス・エラーが出されるまでに、タイミング・フェ
ーズ９中の調停及び決定動作がそのパターンに続く。シ
ステムは既に服従Ｂモードで動作しており、従って、こ
の信号に応答して単にエラーをログするだけである。
タイミング・フェーズ１０中で出されタイミング・フェ
ーズ１１へと続くバス待ｓｉ号は、サイクル井８をさら
に２期間フェーズ延長し、従って、そのサイクルのため
のデータが、指定されているように、タイミング・フェ
ーズ１３で転送される。これらのフェーズの間に出され
たバス待機信号はまた、示されているように、サイクル
決定及び＃１０を取り消しする。待機信号によるサイク
ル＃８の延長におけるフェーズ１０．１１．または１２
の間に出されたビジー信号は、サイクル＃８を取り消す
ことになる。尚、サイクル＃７のたるのデータ転送は、
タイミング・フェーズ１０において、このタイミング・
フェーズの間の待機及びビジー導体上の信号とは独立に
行なわれる。
タイミング・フェーズ１１．１２及び１４の間に生じる
更なるバスＡエラー信号もまた、システムに対して、ロ
グする以外の影響を及ぼさない。
ヒいうのは、システムは既に服従Ｂモードで動作してい
るからである。タイミング・フェーズ１４の間に出され
た待機信号は、サイクル井１３を打ち消す。また、それ
は、サイクル井１２を延長し、しかし、サイクル井１２
は、タイミング・フェーズ１４の間に出されるビジー信
号によって打ち消される。サイクル井１１のためのデー
タは、タイミング・フェーズ１４の間に通常シーケンス
で転送される。更に、サイクル井１４のデータ転送は、
タイミング・フェーズ１７で行なわれる。
タイミング・フェーズ１９では、タイミング・フェーズ
１８のサイクル＃１６データ転送に直ぐ続いて、バスＢ
エラーが出される。このエラー信号は、サイクル決定７
を取り消し、これは応答フェーズにあり、サイクル井１
５のためのデータ転送の反復を開始する。その反復転送
は、サイクル井２０の間に行なわれる。さらに、このエ
ラー信号は、モジュールを服従Ａモードに切り換える。
パス待機信号は、パス・マスクによってアドレスされた
スレーブ・ユニットによってのみ駆動され、データ転送
には影響を与えるように用意されていないことに留意さ
れたい。５ＴＣ１１ｉ５６は決してスレーブ・ユニット
にはならず、メモリのみにアドレスし、Ｉ１０デバイス
にはアドレスしないから、この線は、５ＴＣ１１５５に
よっては利用されない。
システム・パス論理１７８（第１９Ｃ図）は、５ＴＣ１
１５６からＳ／８８メモリ・ボード１６．１８へのリン
クを与え、調停論理４０８（第３２Ｂ図）を含む。パス
３０のために前記に定義したのと同一の基本的パス転送
サイクルが論理１７８によって使用される。すなわち： （１）調停フェーズ−このフェーズは、とのサイクルで
もパス・コントローラがパスの支配権を巡って争うにつ
れて進行する。典型的には、調停の優先順位は、調停装
置のパックパネル・スロットＩＤに基づく。ＳＴＣＩデ
ザインの好適な形式の場合、調停優先順位は、単一ＣＰ
ＵのスロットＩＤに基づき、一方、優先順位を割当てる
ための各ＣＰＵ　（ＰＥ８５及びその対のユニット）上
のＦＩＦＯ殆と満杯／殆と空（ＡＦＥ）フラグ及び半満
杯（ＨＦ）フラグ＄１４０９は、多重ＣＰＵ実装構成に
おける実タスク要求に基づく。
（２）サイクル決定フェーズ−このフェーズは、以前の
サイクル中のパス許可に続く。それは、１Ｂ、３２また
は６４ビツト読取／書込転送を、記憶１６に対する２７
ビツト開始物理アドレスとともに肯定するための、パス
３０のバスＦＮコードＡ及びＢ上の４ビット機能コード
を含む。
記憶１６は、好適な実施例では２６６ＭＢである。全て
の記憶アクセスは、アドレス・ピット０が使用されない
ように１６．３２または６４ビツト境界上にある。より
正確には、バイト及びワード・アクセスは、パスＦＮコ
ード定義と連結して第１４図にＵＤＳおよびＬＤＳ信号
によって示されている。
（３〉サイクル応答フェーズ−このフェーズは、５ＴＣ
１１５５を、再調停し前のサイクル決定フェーズを再発
行するように強制することになるメモリからの、パス３
０上のパス・エラーまたはパス・ビジー条件を含み得る
。
（４）データ・フェーズ−（サイクル応答フェーズを過
ぎて）記憶要求が一旦受は入れられると、サイクル応答
フェーズに続く　（サイクル決定）ニーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の１２５ｎｓ内に１８．３２または６４ビツトのデ
ータを転送することができる。
（５）後データ・フェーズ−データが最初に転送された
２サイクル後システム・パス３０上で（ＳＴＣ１１５５
またはメモリ１６がら）データの反復を強制するパス・
エラーがないかどうかをチエツクするために必要である
。Ａ及びＢパスは同一のデータを運ぶので、後データ・
フェーズの間はＡまたはＢパス・エラーが生じてもよい
。
パス３０を求めて調停するＳ／８８プロセツサ６２と、
パス３０を求めて調停する５ＴＣ１１５５の間の重要な
相違点を次に説明する。典型的には、Ｓ／８８プロセツ
サ６２は、任意の時点で５つのフェーズのうちの１つで
動作する。しかし、５ＴＣ１１５５のフェッチ及び記憶
バイブライン能力のため、５ＴＣＩは同時に５つまでの
フェーズ全てで動作することができる。例えば、６４バ
イト読取動作の間に、５ＴＣ１１５５は、もしエラーが
ないならＳつの全てのフェーズで動作することができ、
５ＴＣＩは、連続する５つのサイクルの各々でパス３０
の調停制御を許可される。このことは、特にモジュール
９の単一プロセッサ・パージロンで、システム性能を向
上させる。
（ｃ）ＳＴＣＩ＠能 ５ＴＣＩｅｌｌのいくつかを以下説明する。
＜１）ＦＩＦ０４００−４個（６４Ｘ９ピツト〉先入れ
先出し高速ＲＡＭが、４回までの６４バイト記憶コマン
ドをユニット１５５がビジーになる前に保持することを
可能ならしめるバッファを形成する。それはまた、全て
のデータのための入来パリティを出力まで保持する。Ｓ
／３７０クロツク１５２は、コマンド及びデータをＰ　
Ｉ　ＦＯ４００中にクロックする。そして、Ｓ／８日ク
ロック３８がＦＩＦＯ４００からコマンド及びデータを
クロックする。Ｆ　Ｉ　ＦＯ４００の好適な実施例は、
ＣｙｐｒｅｓｓＳｅｍｉｃｏｎｄｕｏｔｏｒ　Ｃｏｒｐ
、によって１９８８年１月１５日に発行された製品情報
マニュアルの５乃至３４ページに詳細に記載されている
ＣＹ７Ｃ４０９である。
業界標準のハンドシェーク信号以外に、殆ど満杯／殆ビ
空＜ＡＦＥ）及び半分満杯（ＨＦ）フラグが与えられる
。ＡＦＥは、ＦＩＦＯが殆ど満杯または殆ど空のときＡ
ＦＥが高レベルとなる。そうでなければＡＦＥは低レベ
ルである。ＨＦは、ＦＩＦＯの半分が満杯のとき高レベ
ルとなり、さもなければ低レベルである。
メモリは、入力準備完了（ＩＲ）制御信号が高レベルの
時シフトイン（Ｓ　Ｉ　）　！号の制御の下でその入力
に９ビツトの並列ワードを受領する。そのデータは、出
力準備完了（ＯＲ）制御信号が高レベルの時、シフトア
ウト（ＳＯ）９１号の制御の下で記憶されたのと同じ順
序で出力される。もしＦＩＦＯが満杯＜ＩＲ低レベル）
であるなら、ＳＩ大入力パルスが無視され、もしＦＩＦ
Ｏが空（ＯＲが低レベル）ならＳＯ大入力パルスが無視
される。
より広いワードのための並列拡張は、個々のＦＩＦＯの
ＩＲ及びＯＲ出力をそれぞれ、論理的にＡＮＤすること
によって実現される。そのＡＮＤ演算は、全てのＦＩＦ
Ｏがそれ以上のデータを受は入れる用意がある＜ＩＲ高
レベル）か、またはデータを出力する用意がある（ＯＲ
高レベル）ことを保証し、以て装置の閏の伝搬遅延時間
の偏差を保証する。
読取及び書込動作は、完全に非同期的であって、以てＦ
　Ｉ　ＦＯ＠、動作クロック周波数またはクロック位相
が相当に興なる２つのディジタル装置の閏のバッファと
して使用することを可能ならしめる。Ｆ　Ｉ　ＦＯ４０
０は、読取ポインタと、書込ポインタと、既知のハンド
シェーキング＜Ｓｌ／Ｉ　Ｒ，５ｏ１０Ｒ）！ｌ：、Ａ
ＦＥ及びＨＦ７ラグを発生するもめに必要な制御論理を
含む。ＦＩＦＯが空の場合、５ＴＣＩ論理はＳＯを高レ
ベルに保持し、以て、ワードが書かれた時、それが出力
へ直接伝えられる（ｒｉｐｐｌｅ）。その０Ｒ１ｉ号は
、１内部サイクルの間高レベルで、次に再び低レベルに
下がる。もし更なるワードがＦＩＦＯに書かれるなら、
それらは最初のワードに足並を揃え、ＳＯが低れべるに
引き下げられるまで出力上には現れないことになる。
データは物理的にはメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしＳＩ大入力ら空
のＦＩＦＯのＯＲ出力へ信号を伝搬するために必要な時
間（フォールスルー時間）または、読取ポインタをイン
クリメントしＳＯ大入力ら満杯のＦＩＦＯのＩＲ出力へ
信号を伝搬するために必要な時間（バブルスルー時間）
がデータをＰＩＦＯ４００を通じて渡すことができる速
度を決定する。
電源投入時に、ＦＩＦＯは、マスター・リセ・ント信号
によってリセットされる。このことは、装置を空条件に
入らしめ、それは０Ｒ１ｔ号が低レベルであると同時に
ＩＲ倍信号高レベルであるこヒによって通知される。こ
の条件では、データ出力（ＤＯＯ−ＤＯ８）は低レベル
である。ＡＦＥフラグは高レベルであって、ＨＦフラグ
は低レベルである。
空位置の可用性は、入力レディ（ＩＲ）信号の高レベル
状態によって示される。ＩＲが高レベルであるとき、シ
フトイン（Ｓｌ）ビン上の低レベルから高レベルへの遷
移は、入力上のデータのＦＩＦＯ４００へのロードを引
き起こす。ＩＲ倍信号次に低レベルになり、そのデータ
がサンプルされたことを示す。Ｓ■信号の高レベルから
低レベルへの遷移は、もしＦ　Ｉ　ＦＯ４００が殆ど満
杯であるか殆ど空であるなら、ＩＲ倍信号低レベルから
への遷移と、ＡＦＥフラグの低レベルから高レベルへの
遷移を示す。
Ｆ　Ｉ　ＦＯ４００の出力におけるデータの可用性は、
出力レディ＜ＯＲ）信号の高レベル状態によって示され
る。ＦＩＦＯがリセットされた後、全てのデータ出力（
ＤＯＯ−ＤＯ８）は低レベルになる。ＦＩＦＯが空であ
る限り、ＯＲ信号は低レベルにとどまり、それに印加さ
れた全てのシフトアウト（ＳＯ）パルスは無視されるこ
とになる。
データがＦＩＦＯにシフトして入れられた後、０Ｒ１ｔ
号は高レベルになる。
２つのフラグ、ＡＦＥ及びＨＦは、どれだけのワードが
ＦＩＦＯ中に格納されているかを記述する。ＡＦＥは、
８個またはそれ以下、あるいは５８個またはそれ以上の
ワードがＦＩＦＯに存在するとき高レベルとなる。さも
なければ、ＡＦＥは低レベルである。ＨＦは、３２個ま
たはそれ以上のワードがＦＩＦＯに格納されているとき
高レベルとなり、さもなければＨＦフラグは低レベルで
ある。フラグ遷移は、Ｓｌ及びＳＯの下降端に関連して
生じる。
（２＞ＳＢＩ論理−８／３７０プロセツサ８５をしてＳ
／８８記憶１６に対する読取／書込を開始することを可
能ならしめるシステム／８８パス・インターフェース（
ＳＢＩ）論理１７８．これは、１６．３２または６４ビ
ツト転送を開始するべくパス３０にアクセスするために
、毎サイクル調停するための論理４０８をもつ。論理１
７８インターフエース線及び調停論理４０８は好適には
、ここで変更している個所を除いては米国特許第４４６
３２１６号に記述されているタイプのものと同様である
。
（３）フォールト・トレランス−ＦＩＦＯバッファ４０
０を含む全てのＳＴＣＩ論理は、Ｓ／３７０プロセツサ
・ボード上で自己チエツクを行うために、２１！化され
ている。単一の論理は、比較論理４０２ａ乃至ｇと、破
断論理４０３と、クロック発生論理（図示しない）のみ
である。このように、５ＴＣ１１５５は、第８図の記憶
管理ユニット８３の一部である実質的に同一の対の５Ｔ
Ｃ１１６５ａ（図示しない〉をもつ。
比較論理４０２ａ乃至ｇは、第８図の比較論理１５を形
成し、破断論理４０３は、第８図の共通制御論理７５を
形成する。好適な実施例では、Ｓ／３７０比較チエツク
は、パス構造３０を介してのエラー・データの分散から
保護するために対の５ＴＣＩ　１５５．１５５ａでのみ
実行される。しかし、Ｓ／３７０マシン・チエツク及び
パリティ・エラーは、パス４６０を介して論理４０３に
供給される。ＢＣＵバス２４７．２２３上のいくつかの
エラーは、Ｓ／８８比較回路１２ｆ（第８図）によって
取り上げられる。
（４）アドレス・チエツク−６／８８記憶１６中に有効
物理Ｓ／３７０ユーザー・アドレスを生成するためにベ
ース・オフセット（第１０図）を使用する間に、各Ｓ／
３７０プロセッサ記憶空間１６２などのサイズが違反さ
れないことを保証するために、メモリ・マツプされた２
つのレジスタ４０４．４０５　（ＭＥＭベース及びＭＥ
Ｍサイズ）が与えられる。
（５）同期的動作−８／３７０クロツク１５２は、パス
３０及び同期化ヱニット１５８（第１９Ｃ図）を介して
、Ｓ／８８クロツク３８（第７１５１りから導出され、
Ｓ／８８クロツク３８の開始からのＳ／３７０発ｉ器入
力周期内のクロック間の同期をもたらす。このことは、
連続読取（例え）ｆ６４バイト読取コマンド）をメモリ
１６２がらＳ／３７０チツプ・セットへと待機状態をは
さむことなくパイプラインさせる（システム・パス３０
上で５ＴＣ１１６６に許可された連続的サイクルを想定
して）ことを可能ならしめる。
（６）ＳＴＣパス・インターフェース−全ての標準的Ｓ
／３７０フエツチ／記憶コマンドは、そのコマンド・キ
ャンセリングとヒもに実行される。
パリティ・エラーまたはＦＣＣエラーは、Ｓ／３７０オ
ペレーテイング・システムに報告されずに、再試行（Ｆ
ＣＣまたはパス・パリティ・エラー）ヒして処理される
か、破壊される（内部ボード・パリティ・エラー）。６
４バイト線境界交差は、アドレスの巻き込みをもたらす
。
第１１図に示すように、５ＴＣ１１６６は、Ｓ／３７０
動的（仮想）アドレス変換を処理し、８ＫＢ命令／デー
タ・キャッシュと６４エントリＤＬＡＴ３４１　　（デ
ィレクトリ・ルックアサイド・テーブル）を利用するキ
ャッシュ・コントローラ・ユニット１５３を介してＳ／
３７０プロセツサ８５にインターフェースする。こうし
て、全ての実／仮想Ｉ１０またはプロセッサ転送は、ユ
ニット１５３によってＳＴＣパス１５７上に発行される
「実コアドレスをもたらす。典型的には、パス・アダプ
タ１５４またはＳ／３７０プロセツサ８５が「実」記憶
動作を行う時、ユニット１５３は、５ＴＣ１５７上で発
行された後でコマンドのキャンセルをもたらし得るキャ
ッシュ・ヒツトの場合を除いては、単にプロセッサ・パ
スＩ／ＯからＳＴＣバス１５７への移行段として働くだ
けである。
次に、４１本のＳＴＣパスパス第３２Ａ図及び第３０図
）について簡単に説明する。ＳＴＣデータ／アドレス／
コマンド・パス４０６は、３２本の双方向データ・パス
線に加えてバイト毎の奇数パリティをもつ。このパスは
、１サイクルでコマンド及びアドレスを、記憶動作の後
の各サイクル上で３２ビツトまでのデータを運ぶために
使用される。ＳＴＣ有効線は、５ＴＣ１１５６に対して
、コマンド／アドレスが同一サイクル中のＳＴＣパスパ
ス有効であることを知らせるために、ユニット１５３に
よって使用される。ＳＴＣキャンセル線は、５ＴＣ１１
６６に対して前に発行したコマンドをキャンセルするた
めにユニット１５３によって［動される。ＳＴＣビジー
線４４０は、ｒｓＴｃ有効」が発行された１サイクル後
、５ＴＣＩがビジーであって新しいコマンドを受は入れ
ることができないことをユニット１５３知らせるために
、５ＴＣ１１６５によって駆動される。ＳＴＣビジー線
４４０は、ユニット１５５が新しいコマンドを受は取る
ことができる１サイクル前に解放される。
線４３３上のＳＴＣデータ無効は、データがフェッチで
戻されるのと同じサイクル中でユニット１５３に対して
データ転送を無効化するために５ＴＣ１１５５によって
発行される。ユニット１５３は、もしその線が活動化さ
れているならそのデータ・サイクルを無視する。この線
は、高３ＩＩＥＣＣエラーがパス３０上で発生し、５Ｔ
Ｃ１１５６、ＩＦ？５ａの対論理の間でデータの不一致
が生じ、あるいはパス３０読取サイクルの間に不正なパ
リティが検出されたとき、データと一致して送られる。
ＳＴＣデータ転送線４４１は、後のサイクル中のＳＴＣ
パス１５７上のデータ転送を通知するためにユニット１
５３に対して５ＴＣ１１６５によって駆動される。記憶
の場合、１１４４１は、ユニット１５３が次のサイクル
で次の３２ピツト・ワードを供給すべきことを指示する
。フェッチの場合、線４４１は、ユニット１５３に、も
し次のサイクルでＳＴＣデータ無効によって拒否されな
いなら次のサイクルが有効なデータを含むであろうこと
を知らせる。ＳＴＣＩ　１５５デザインは、上述の全て
の状態が１つのＳ／３７０ＣＰｔＪ内で同時にアクティ
ブであることを可能ならしめるように完全にパイプライ
ンされている。このようにして、連続的にパスが許可さ
れエラーがないと想定すると、５ＴＣ１１５５は、３２
ビツト％６２．５ｎｓＳＴＣパス１５７上へ（１２５ｎ
ｓシステム・パス３０サイクル毎の）６４ビツト読取を
利用して待機状態なく、フェッチ上のバイブラインされ
たデータを維持するこヒができる。
システム７８８インターフエース４１０は、５ＴＣ１１
５６中で、ＢＣＵローカル仮想アドレス空間内のＭＥＭ
サイズ・レジスタ４０５及びＭＥＭベース・レジスタ４
０４に対するアクセスをサポートするために使用される
。また、「破断」４０３及び「パス割り込み要求（ＩＲ
Ｑ）Ｊエラーは、パス３０上の低優先順位保守割り込み
を単一ＣＰＵとして駆動するために、Ｓ／８８プロセツ
サ・ボード上のエラーと結合される。
バスＩＲＱエラーは、それらのエラーが、通常、同一ま
たは相手ボードによって興なるこヒが検出されたパス３
０からの非保護信号のため、「破断」エラーが切断する
ようにはパス３０をボードから切断しない、という点で
破断エラーヒは興なる。これらのエラーは、ボードが服
従青モードにあるときのみアクティブとなる。
さらに、線４１１．４１２．４１３上の「服従Ａ」、「
服従Ｂ」及び「２１！化」信号は、Ｓ／３７０プロセツ
サ内で再び実現されるのではなくて５７８８プロセツサ
・ボード論理から駆動される。服従Ａ／服従Ｂ信号は、
チエツク及び駆動側データ入力マルチプレクサのための
入力マルチプレクサ７１．７３を制御し、パス・エラー
条件中でゲートするために使用される。線４１３上の２
重化信号は、ボードが対になっていることを知らせるた
めに使用される（すなわち、対のボードが連続的スロッ
トにあるときそれらが一緒に調停するこヒを保証するた
めにパス調停論理４０８中で使用される）。
服従Ａ及び８１１号は、十服従Ａ、−服従Ａ、＋服従Ｂ
、−服従Ｂを提供するために反転される。
十服従Ａ１−服従Ａ信号は、レジスタ４２８及び４２９
にそれぞれ印加される。レジスタ４２８及び４２９は、
パス構造３０のＡ及びＢパスにそれぞれ結合される。Ｓ
／８８クロック信号（図示しない〉は、３つのモードＡ
、Ｂ及び両について、Ａ及びＢバスからのデータをレジ
スタ４２８及び４２９にクロックする。レジスタ４２８
中のデータは、パスが服従Ａまたは服従Ｂモードで動作
しているときパス４３５，４３６にゲート・アウトされ
、レジスタ４２９は、服従Ｂモードの間のみパス４３５
．４２８上にゲートアウトされる。同様に、第３４１！
１１０で見て取れるように、５ＴＣＩＩ５５ａのレジス
タ４２８ａの内容は、服従Ｂｉｉまたは服従前モードの
間に同様にゲートアウトされる。レジスタ４２９ａの内
容は、服従Ａモードの間にゲートアウトされる。レジス
タ４２８．４２９及び４２８ａ、４２９ａの出力をＯＲ
することによりめいめいのデータ入力マルチプレクサ機
能７１．７３（第３図）が実行される。
レジスタ４０６．４０４中のＭＥＭサイズ／ＭＥＭベー
ス値は、ＢＣＵローカル・アドレス空間によって、Ｓ／
８８プロセッサＳ２仮想ア仮想アドレス化メモリ・マツ
プされる。それらは、所与のＳ／３７０ＣＰＵ空間が一
旦呼えられると、Ｓ／８８ブート処理の間にセットしな
くてはならない。それらは、ＳＴＣＩ記憶／フェッチ動
作が進行中でない限り５７８８によって変更することが
できる。
レジスタ４０４．４０５は、ローカル・アドレス（ｃ０
７Ｅ０１　ＦＣ）を介して第１９Ａ図のアドレス・デコ
ード論理２１６によってアクセスされ、次のデータを含
む。すなわち、ＰＡビビッ２０−２３及びＰＡビビッ２
０−２７であって、それらはそれぞれ、Ｓ／３７０記憶
１６２サイズ（ＭＥＭサイズ）と記憶ベース・アドレス
（ＭＥＭベース）に等しく、 ＭＥＭサイズ冨Ｓ／３７０から記憶領域１６２に割当て
られた主記憶のメガバイト（１乃苗１６〉 ＭＥＭベース＝記憶領域１６２に割当てられた記憶１ｅ
の物理的アドレス空間のアドレス・ゼロからのオフセッ
トのメガバイト ＰＡ−Ｓ／８８の変換された仮想アドレス（すなわち物
理アドレス） 論理２１６がアドレス００７ＥＯＩＦＣをデコードする
時、そのサイズ及びアドレス・ビットは、そのパス１６
１Ｄを介してプロセッサ６２によってレジスタ４０５．
４０４中にセットされる。この動作の間、論理２１６は
、プロセッサ６２をその関連ハードウェアから切り放し
、以てレジスタ４０４．４０５のローディングが５７８
８オペレーテイング・システムに対して透過的となる。
さらに、Ｓ／３７０オペレーテイング・システムは、Ｓ
／３７０記憶１６２にアクセスする際に、それらの存在
または用途に気づかない。
第３２Ａ、Ｂ及び３０図はまた、記憶制御インターフェ
ース１５５によって使用される信号Ｉ１０線をもあられ
している。更にこれは、ＳＴＣバス１５７に加えて、Ｓ
／８８システム・パス３０と、Ｓ／８８プロセツサ６２
と、Ｓ／８８ＣＰＵボード１０２上の論理４１５にイン
ターフェースするために必要な全ての線を含む。説明の
便宜上、第８図のトランシーバ１３は第３２Ａ、Ｂ図に
は示されていない。
（Ｄ）データ記憶動作 キャッシュ・コントローラ１５３がらの記憶コマンド上
で、５ＴＣ１１６５はそのコマンドをアドレス／データ
・パス４０６（これはＳＴＣパス１５７の一部である）
のビット０−７上にクロックにより乗せ、それを、ＳＴ
Ｃ有効ビットとともにコマンド・バッファ４１６に格納
し、またバッファ４１７に格納する。ＳＴＣビジーは、
そのユニット１５５がビジーであることを示すために論
理４０１によって次のサイクルの間に線４４０上で立ち
上げられることになる。ところで、パス４０Ｓ上の２４
ビツト実アドレスもまた、アドレス・レジスタ４１７中
ヘクロツクされる。
Ｆ　Ｉ　ＦＯ４００が満杯でなく、コマンド中に指定さ
れている全データ転送長（６４バイトまで）を受は入れ
ることができる（ＦＩＦＯオーバーフローなし）限り、
ＳＴＣデータ転送が論理４０１によって立ち上げられ、
このコマンドのための全てのデータ転送が完了するまで
各サイクルでアクティブにとどまることになる。記憶時
、ＳＴＣデータ転送は、キャンセルが発行されていない
ことが確認されるまで（ＳＴＣ有効後の２サイクルまで
）発行されない（そしてこれにより、そのコマンドはＦ
ＩＦＯにシストされない）。
しかし、この期間、論理４０１はレジスタ４１７からレ
ジスタ４４２に２４ビツト・アドレスをシフトし、その
データの最初の４ビツトがユニット１５３からレジスタ
４１７にシフトされる。さらに、ＦＩＦＯＨＦ及びＡＦ
Ｅフラグ４０９が、コマンド・バッファ４１６からデコ
ードされたバイト転送長に比較される。ＦＩＦＯフラグ
は、バッファ・フラグの４つの範囲のうちの使用されて
いる１つを示す。もし、最悪の場合のバッファ深さに追
加された時、バイト転送長にコマンド・ワード・データ
の４バイトを加えた値がＰＩＦＯ６４ワード容量を超え
るなら（それはＦＩＦＯフラグによって示される〉、全
てのＳＴＣデータ転送活動は、このオーバーフロー条件
が消滅するまで保留される。このことは、フラグ状況の
変化を引き起こすようにＦＩＦＯから十分なワードがシ
フトアウトされるや否や起こる。
もしキャンセルが生じず、ＦＩＦＯオーバーフローも存
在しないなら、ブロック４０１からデコードされ、マル
チプレクサ４４７を介してレジスタ４４２からの２４ビ
ツト・アドレスと組み合わされたコマンドが、Ｆ　Ｉ　
ＦＯ４００に格納される。アドレス・レジスタ４１７か
らのその後の３２ビツト・デ・−タ・ブロックは、−旦
最初の記憶コマンドがＦＩＦＯにシフトされると、連続
サイクルでレジスタ４４２を介してＦＩＦＯ４００に格
納される。ゲート４２３は、パス３０上への１６ビツト
転送のため、下位１８ビツトを上位１６ビツト上へマル
チプレクスするために使用される。
Ｓビットは、記憶をフェッチとは区別するために使用さ
れ、Ｃ／Ａビットは、第３５図がら見て取れるように、
ＦＩＦＯ中でコマンド・ワードとデータ・ワードを区別
するために使用される。パリティは、ＦＩＦＯを通じて
維持される。
ＦＩＦＯ入力及び出力は、興なるようにクロックされる
。データは、Ｓ／３７０クロツクによってＦ　Ｉ　ＦＯ
４００ヘシフトされ、その間Ｓ／８８クロックによって
シフトアウトされる。そのタイミングは、ＦＩＦＯが空
のときのＦＩＦＯの最悪の場合のフォールスルー時間（
Ｓｏｎｓ）に対処するようにセットされる。ＦＩＦＯコ
マンドは、第３６図に示されており、ここで、 Ｓ工（１冨記憶、２＝フエツチ） Ｃ／Ａ＝（１＝コマンド／アドレス、Ｏ＝データ〉 ＰＯ１＝バイト０．１偶パリテイ Ｐ２３−バイト２．３偶パリテイ ＬＤＷ＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、ＰＯ
Ｉ冨Ｐ２３） ６４Ｂ　　０ＶＦＬ＝奇数アドレス配置のための１８ワ
ード転送超過追加的な３２ビツト・データ転送サイクル
を要する ３２Ｂ、１６Ｂ、８Ｂ、４Ｂ冨重み付けされたバイト転
送カウント ＴＲＬＩ、Ｑｗｒｒ後端」ワード中の有効バイトのエン
コード（最後の３２ビツト転送）Ｆ　Ｉ　ＦＯ４００の
入出力の両側上のブロック４０１における個々のシーケ
ンサが、ＦＩＦＯから出入する転送を追跡する。出力シ
ーケンサは、実際に、現在のフェッチまたは記憶コマン
ドのために保留であるパス３０データ転送の数を追跡す
る。コマンド・ワードが満量ＦＩＦＯ出力に到達すると
、Ｃ／Ａビッビッ１が論理４０１でデコードされ、以前
のコマンドが未了で保留状態にない限り、ＦＩＦＯ４０
０からのＳ／３７０実アドレスが論理４２２及び４２３
を介してベース・レジスタ４０４ヒ組み合わされ、それ
は次に、転送カウントが出力シーケンサにロードされて
いる間に、アドレス・バッファ４２０中に開始「物理」
アドレスとしてロードされる。また、調停論理４０８が
調停を開始するようにセットされる。
論理４０８中のサイクル制御論理は、フェッチと記憶の
両方の動作につき、全てのアクティブ５ＴＣ１１６５パ
ス・フェーズを追跡することになる。バス３０状況線（
すなわち、パス・ビジーパス・エラー）とともに、この
論理は、通常のバス３０フ工−ズ動作を処理し、またキ
ャンセルされるサイクル決定またはデータ・フェーズを
もたらすエラー条件を処理するために、５ＴＣ１１５５
内で使用される。
物理アドレスはまず、論理４２２でＦ　Ｉ　ＦＯ４００
からのＳ／３７０２４ピツト実アドレスの上位４ビツト
をレジスタ４０５中のＳ／３７０記憶サイズ値と比較す
ることによって形成される。もしＳ／３７０アドレス・
ビットがＳ／３７０プロセツサ８５のために割当てられ
たサイズ領域を超えないなら、その上位４ビツトは次に
論理４２３によってレジスタ４０４中のＳ／３７０記憶
ベース値に加えられ、バッファ４２０中の下位ビット１
９−１に連結されて、Ｓ／３７０領域１６２への開始５
７８８アドレスヒして使用される物理的２７ビツト・ワ
ード・アドレスとなる。さもなければ、ソフト・プログ
ラム・チエツクが報告される。何らかの６４バイト・ア
ドレス境界交差は、開始アドレスへの巻返しをもたらす
ことになる。
アドレスＵ／Ｄレジスタ４２１は、外出物理アドレスの
ビット５−２を保持するために使用される。それは出力
シーケンサと同期してクロックされ、正常にインクリメ
ントされている間に、サイクル応答フェーズのパス・ビ
ジーまたはパス・エラー条件に応答する時、デクリメン
トすることができる。出力シーケンサが満量ロードされ
ると、関連する論理が、パス・エラー及びパス・ビジー
条件に応答する間に、論理４０８を介してのパス調停許
可に基づき記憶サイクルを開始する。適当なＳ／８８機
能コードが５７８８記憶コマンドに対応して論理４０１
により発生され、その機能コードは、調停要求が許可さ
れた時バス構造３０のＡ、Ｂパスに対して印加するため
にレジスタ４４３に配置される。
出力シーケンサは、通常、各許可毎に、バス３０に対す
る３２ビツト転送の場合１だけ、６４ビツト転送の場合
２だけデクリメントされ、それはゼロに到達してそれ以
上のバイトが現在のコマンドによって転送されないよう
になるまで続く。
サイクル決定フェーズと重なるサイクル応答フェーズの
間のパス・ビジーまたはパス・エラーの場合（背中合せ
の許可）　出力シーケンサはキャンセルされた３２ビツ
ト転送について１，６４ビツト転送（フェッチのみ）に
つき２だけインクリメントされることになる。
同時に、アドレスＵ／Ｄカウンタ４２１が、キャンセル
された３２ビツト転送の場合１だけ、６４ビツト転送の
場合（フェッチのみ）２だけデクリメントされる。
データ・アウト・レジスタ４２５は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ４２６は、後のパス・エラー（ＡまたはＢパス）のた
めにデータを再駆動する必要がある場合に必要である。
この場合、（高位アドレスまでの）後のデータは、その
データ転送は初期転送の後２サイクル繰り返さなくては
ならないのでパス・エラーに関連する以前のサイクル・
データよりも前に受は入れ記憶ＩＳ、１８に格納するこ
とができる（記憶とは興なり、フェッチされたデータは
、シーケンスから外れて受けてることはできない）。と
ころで、パス調停論理４０８は、全ての転送が開始され
パス３０上に受は入れられるまでサイクルを求めて連続
的に調停する。パス３０及び記憶１Ｂ、１８に対する調
停とデータ転送は、上記（Ｂ）章で説明したのと同様で
ある。
最後に、このＦＩＦＯデザインは、ビジーになる前に６
４ワードまでの転送（はぼ４グループの６４バイト記憶
転送）を許容する。記憶の場合、ＦＩＦＯが満杯でなく
その記憶に関連するコマンド及びデータを受は入れるこ
とができる限り、ＦＩＦＯには完了まで連続的にロード
が行なわれる。結局、各記憶コマンドが実行された後に
ＳＴＣビジーが下降され、これを以てユニット１５３が
解放され、Ｓ／３７０プロセツサ８５をして実行の継続
が可能ならしめられる。ユニット１５３における高いキ
ャッシュ・ヒツト率を仮定すると、ＦＩＦＯ中のほぼ４
回の６４バイト記憶または３２回の１乃至４バイト記憶
に等価なものをバッファすることにより性能が相当に改
善される。
さて、５ＴＣ１１５５が５ＴＣ１対１５５．１６５ａの
「駆動側」であり、５ＴＣ１１５５ａが「エラー・チエ
ツク側」であると仮定する。それゆえ、第３２Ｂ図に示
すように、５ＴＣＩｔ５５のみがパス構造３０上に信号
（制御、アドレス、データ）を駆動する。信号がパスＡ
及びＢの両方に意図されている場合、５ＴＣ１１５５駆
動線は（第３２Ｂ図には示さないトランシーバ１３を通
じて）Ｌ）両方のパスに結合されるものとして示される
。５ＴＣ１１６６ａにおいては、対応する線は、パス構
造３０には結合されず、端に比較論理４０２ａ乃至ｇに
結合される。
比較論理４０２ｇは、バッファ４２０からのアドレス・
ビット２７−６と、アドレスＵ／Ｄカウンタ４２１から
のアドレス・ビット５−２と、パリティ発生器論理４４
５からの変更されたアドレス・ビット１及びパリティ・
ビットと、レジスタ４４３からの機能コードを、５ＴＣ
１１５６ａからの対応するビットと比較する。そして、
不一致の場合、論理４０２ｇが破断論理４０３と、パス
・エラーＡ及びＢＩＢに対してエラー信号を印加する。
論理４０２ｅは、データ・アウト・レジスタ４２Ｓから
のデータ・アウト・ビットを５ＴＣＩ５５ａからの対応
するビットと比較し、論理４０３と、パス・エラーＡ及
びＢ線に対して不一致信号を印加する。論理４０２ｄは
、ＦＩＦＯ論理４０１からのビットを５ＴＣ１１６６ａ
からの対応するビットと比較する。ＡＮＤゲート４４８
は、ＳＴＣビジー儒号が線４４０上でアクティブである
閏にＳＴＣ有効信号が立ち上げられたなら、論理４０３
に対してエラー信号を与える。
（Ｅ）データ・フェッチ動作 フェッチ・コマンドは、上述のレジスタ４１６．４１７
．４４２とＦＩＦＯ４００を通じて、記憶コマンドと同
一の経路に従う、１つの相違点は、パス３０を介して記
憶１６２からレジスタ４２８または４２９にデータが受
領されたことが知られるまで、ＳＴＣデータ転送信号が
ＳＴＣバス論理４０８上で立ち上げられない、というこ
とである。フェッチ・コマンド及びＳＴＣ有効コマンド
が受領されてレジスタ４１６に格納される。そのコマン
ドと内部記憶アドレスは、レジスタ４１７に格納される
。ＳＴＣビジーが除去されるまでキャッシュ・コントロ
ーラ１５３が別のコマンドを送るのを防ぐために、次の
ＳＴＣパス・サイクルの間にＳＴＣビジー信号を発行す
る。
次に、フェッチ・コマンドが受領された時、キャッシュ
・コントローラ１５３がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでＳＴＣビジー信号が論理４０１によ
って維持される（記憶サイクルの間に、全ての記憶デー
タがコントローラ１５３から転送されるや否やＳＴＣビ
ジーが除去されている）。フェッチ・コマンド・サイク
ルの間に、ＳＴＣビジーは、Ｆ　Ｉ　ＦＯ４００中のど
れか及び全ての記憶コマンドが実行されるまで維持され
なくてはならず、次にフェッチ・コマンドが実行される
。５ＴＣ１１５５に対する次のコマンドの転送を許容す
るためにＳＴＣビジーを除去することができるのはよう
やくそれからである。
レジスタ４１６．４１７にコマンドを記憶することに続
くサイクルにおいて、は、コマンド及びアドレスがレジ
スタ４４２に転送され、次にＰＩＦ０４００に転送され
る。
Ｓ／３７０フエツチ・コマンドがＰＩＦＯ４００の最後
の段に受領された　（そして、上述のように出力レディ
が高レベルになった）時、Ｃ／Ａ及び他のコマンド・ビ
ットが論理４０１でデコードされる。調停サイクル要求
が許可された時、デコードされたＳ／３７０コマンド・
ビットに対応する５７８８機能コードが、パス構造３０
に対する印加のためレジスタ４４３に配置される。
許可及びその後のサイクル決定フェーズと、サイクル応
答フェーズに続いて、サイクル応答フェーズの間にパス
・ビジーまたはパス・エラーが報告されなかったと仮定
すると、５ＴＣ１１６６はデータ・フェーズに入る。最
初の３２ビツトは、ＤＰ、ＵＤＳ、ＬＤＳとヒもに、記
憶１６とその相手のｗｔ域１６２中の適当な位置からの
構造３０のＡ、Ｂパス上で受領され、５７８８クロツク
のパス３０サイクルの後半の開始により、レジスタ４２
８．４２９中にそれぞれラッチされる。
服従前モードまたは服従Ａモードがアクティブであると
仮定すると、データは次の５７８８クロツク・サイクル
（次のパス３０サイクルの開始）でレジスタ４２８から
バッファ４３０ヘゲートされる。６４ビツト転送の場合
、第２の３２ビツトが、以前のデータのバッファ４３０
への転送と同時にレジスタ４２８及び４２９にラッチさ
れる。
パリティ発生器４３１は、バッファ４３０に記憶されて
いるデータ・ワードに奇パリティを追加する。これらの
データ及びパリティ・ビットは、受領されたＵＤＳ、Ｌ
ＤＳ、及びＤＰビビッとともに、パス４３５及び４３６
を介して論理４０２Ｃに印加される。論理４０２Ｃは、
これらのビットを、対の５ＴＣ１１５５ａ中で発生され
た対応ビットと比較する。バッファ４３０はここで、第
１のデータ・ワードとパリティとを、ＳＴＣパス１６７
のパス４０６を介してキャッシュ・コントローラ１５３
に転送するために次のＳＴＣパス・サイクルの間に駆動
すべきバッファ４３２上にゲートする。バッファ４３２
は、Ｓ／８８クロツクの活動化の後同期化されるＳ／３
７０クロツクによって刻時される。Ｓ／８８とＳ／３７
０の両方のクロックに対して同一の６２．６ｎｓ周期が
決定されているので、このことは、パス３０がらＳＴＣ
パスへの連続的な読取のパイプライン化を可能ならしめ
る。こうして、好適な実施例では、２つの５ＴＣ１１６
５サイクルが１２５ｎｓの各パス３０サイクルの間に実
行される。
５ＴＣ１１５５に対する順次的な許可を仮定すると、第
２のデータ・フェーズが上述の第１のデータ・フェーズ
に続くことになる（パス◆エラーがないものとする）。
６４ピツト・データ転送を想定すると、データはこのと
き、バッファ４２８（服従Ｂモードの場合バッファ４２
９）からバッファ４３０へとクロックされるデータと同
時にレジスタ４２８及び４２９へとクロックされること
になる。よって、好適な実施例においてバイブラインさ
れたデータ・フローを維持するために、連続的な６４ビ
ツト転送がどのようにして利用され得るかが理解されよ
う。
データ・フェーズの間に高速ＦＣＣエラーまたはデータ
ネ一致またはパリティ・エラーが発生した場合、ＳＴＣ
アドレス／データ・パス４０６上のデータと同時に、論
理４０２ＣによってＳＴＣ無効が線４３３上に発行され
る。さらに、もし後のデータが、データが無効化された
サイクルの後のサイクルで到着するなら、そのデータ・
サイクルに続いて、Ａ及びＢパスの両方で、５ＴＣＩＳ
ＢＩ論理によってパス・エラー条件が強制される。この
ことは、２サイクル後に（すなわちパス・エラーが報告
されてから１サイクル後に）データが再駆動され、以て
フェッチされたデータを順序に従って転送することによ
ってＳＴＣパス上のデータの完全性と機能性を維持する
ことを保証する。Ａ及びＢバス上の駆動パス・エラーは
、「真の」パス・エラーに対するＦＣＣエラー条件を報
告するメモリ１６に等価であり、以てシステム・パス３
０上の全てのコントローラに沿うパス服従論理中に変化
を引き起こさないようにする。
同様に、パス４３５．４３６を介する入来データとチエ
ツク・パリティを比較するために使用される論理４０２
Ｃはまた、レジスタ４２８または４２９を介するシステ
ム・パス３０からの「巡回」データ比較を実行すること
によって、論理４０２Ｅにおけるデータ出力比較の結果
を検証するために記憶動作に関して使用することができ
る。
このことは、ボード１０１上でトランシーバ１３の問題
をより迅速に識別することを支援し、もし不一致が存在
し、パス・エラーが次のパス・サイクルで報告されない
なら記憶上にボード破断論理４０３をセットすることに
なる。さらに、フェッチ及び記憶動作の場合の有効な不
一致に関して障害条件を発生することになる全ての比較
出力４０２ａ乃至ｇは、論理４０３で破断条件を発生す
ることになる。破断の初期設定は、Ａ及びＢバスの両方
でパス・エラー信号を発生し、以て前のサイクルにおけ
るサイクル決定フェーズを取り消す間に前のサイクルに
おけるデータ転送を反復することを保証する。
記憶の場合とは異なり、フェッチの場合、そのユニット
がＳＴＣビジー線４４０を降下させて別のコマンドを受
領することができるようになる前に、ＦＩＦＯに前板て
存在する全てのコマンド及び現在のフェッチが実行され
なくてはならない。
キャッシュ・コントローラ１５３は、別の記憶コマンド
を発行することができるようになる前に、フェッチ・コ
マンドのためのデータを受領しなくてはならない。
可屈な読取／書込サイクル・タイプの定義が第３ｆ３Ａ
乃至り図に示されており、そこでは、ＵＵ−上位ワード
の上位バイト ＵＭ＝中間ワードの上位バイト ＬＭ−中間ワードの下位バイト ＬＬ−下位ワードの下位バイト ＭＥＭ１６−１６ビツト・メモリ・サイクルＭＥＭ３２
−３２ビット・メモリ・サイクルＭＥＭ６４＝８４ビッ
ト・メモリ・サイクルＬＷ冨長ワード（３２ビツト） ＵＤＳ雷上方データ・ストローブ ＬＤＳ＝下方データ・ストローブ ６４ビツト書込は、装置１５５の好適な実施例ではハー
ドウェアを最小限に抑えることを主眼としているので可
屈ではない。６４ｘ３８ＦＩＦＯは、Ｓ／３７０からの
３２ビツト記憶転送をサポートするに十分であるｌ、３
２ピツト書込しか使用しないことによる性能上の制約と
して、インターリーブされた記憶１６中の各Ｓ／８８メ
モリ・ボード「葉体」は３２ビツト長（６４ビツトに８
ＥＣＣビツトを追加したもの）であるので、各葉体は、
−旦書込に関してアクセスされろと、３つの追加的（１
２６ｎｓ）サイクルの間ビジーにとどまる。このことは
、連続的な書込において、５サイクル＜６２６ｎｓ）毎
に一度だけしか同一の葉体にアクセスすることができな
いことを意味す６゜全てのＳ／３７０の３２ピツト書込
は連続的アドレスに対して決定されるので、このことは
、同一の６４ビツト境界内の連続的転送が５サイクル（
６２５ｎｓ）毎よりも速く発行することができず、一方
、異なる６４ビツト境界上の連続的転送はく調停に勝つ
ヒ仮定するヒ）、順次的な１２５ｎｓサイクルで発行す
ることができるこヒを意味する。
８４ビツト読取サイクルはサポートされ、この場合、連
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（２５０ｎｓ）毎に実行する
ことができる。各３２ビツトは、６２．５ｎｓ毎に６４
ビツト読取についてバス３０から受は取ることができる
ので（例えば、１２５ｎｓのパス・サイクル毎に２回）
、ＳＴＣバス及びバス３０の時間は、受領された後シス
テム・バス３０からＳＴＣバス１５７ヘデータをバイブ
ラインさせることができるように一致している。サイク
ルを適切に同期化し、各データ・バイトのパリティ発生
を可能ならしめるために、レジスタ４２８及び４２９に
よりバッファの２つの追加のレベル（バッファ４３０及
び４３２）が使用される。
各２７ビツト・アドレス及び４ビット機能コードは、バ
ス３０サイクル決定フエーズの間に、随伴パリティ・ビ
ットとともに送られる。３２ビツト・データはまた、バ
ス３０データ・フェーズの間に、関連するパリティ・ビ
ットをもつ。バス３０上の基本的１２６ｎｓサイクルは
、正常の１６及び３２ビツト転送のみならず、１２Ｓｎ
ｓｌ内の６４ビツト読取転送をも許容する。オプション
として、５ＴＣ１１５５中の連続的６４ビツト書込転送
をサポートするために、追加的ハードウェアを使用する
ことができる。
Ｅ１６．Ｓ／３７０　１１０サポート（第３７図） 第３７図は、Ｓ／３７０　１１０機能をサポートするた
めに使用することができるＳ／８８ハードウエア及びア
プリケージ９ン・コードの概要を図式的に示す図である
。ハードウェア装置は、６０１．６０２．６１５乃至６
１９．６２１及び６２３乃至６２５である。ソフトウェ
ア（ファームウェア）ルーチンは、６０３乃至６１４と
、６２０．６２２及び６２６である。
次にこれらの要素の機能について説明する。ブロック６
０６は、ブロック６０Ｂ乃至ブロック６１４からな−４
Ｓ／８８アプリケーシヨン・コードのための主要制御で
ある。この機能の組は、ＥＸＥＣ３７０として知られ、
Ｓ／３７０外ｆ！！Ｓ装置、サービス、構成、オペレー
タのコンソールなどのエミュレーション及びサポートに
関連する全てのＳ／８８アプリケーシヨン・コード機能
を実行する。
ブロック６０３は、Ｓ／３７０マイクロプロセツサで走
るマイクロコードである。それは５７３７０ＣＰＵ＠能
をサポートする。ブロック６０３とブロック６０６の間
のプロトコルは、それらの間で互いにＳ／３７０　１１
０動作の開始及びその完了と、Ｓ／３７０　　Ｉ１０装
置及びチャネル状況情報に関連して要求及び応答を通信
することを可能ならしめる。そのプロトコルはまた、ブ
ロック６０６が、ブロック６０３に特定のＳ／３７０Ｃ
ＣＷ機能を実行するように要求することを可能ならしめ
る。ブロック６０５はＳ／３７０記憶であり、それはブ
ロック６０３とブロック６０６の両方に直接アクセス可
能である。ブロック６０６は、Ｓ／８８データ・ファイ
ルであるブロック６０２に含まれているデータを介して
適切なＳ／３７０ｍ戒を実行する。
ブロック６０４は、Ｓ／８８端末装置を通じてＳ／３７
０オペレータのパネルを与える別個の動作タスクである
。このタスクは、Ｓ／３７０処理の論理機能を妨害する
ことなく任意の時点で開始または停止することができる
。ブロック６０７は、ＥＸＥＣ３７０の一部であって、
Ｓ／３７０処理とブロック６０４の閏のインターフェー
ス・エミュレーション機能を提供する。
ブロック６０１は、特にＢＣＵ１６Ｂを含むＳ／３７０
のデバッグの目的のため書かれたＳ／３７０オブジエク
ト・コードを含むＳ／８８データ「パッチ・ファイル」
のセットである。ブロック６０４によって与えられ、こ
れらの「バッチ・ファイル」のうちの１つのブロック６
０５を選択しそれへのロードを行うデバッグ・パネルが
存在する。
ブロック６０８−１は、Ｓ／３７０チヤネルをエミュレ
ートする役目を担うコードからなる。これは、Ｓ／３７
０ＣＣＷのフェッチと、ブロック８０５との間のデータ
の移動と、ブロック６０３に対するＳ／３７０　１１０
割り込み情報の報告と、適正な制御ユニット・コード・
エミュレータの選択を実行する。２つ以上のＳ／３７０
チヤネル（例えば６０Ｂ−２）が存在するけれとも、同
一のコードが使用される。
ブロック８０９−１は、Ｓ／３７０制御ユニツトエミユ
レータ・コードである。システム／３７０は、多くの異
なるタイプの制御装置、すなわち、ＤＡＳＤコントロー
ラ、テープ・コントローラ、通信コントローラをもつ。
Ｓ／３７０コントロ一ラ機能は、ブロック６０９−１と
、ブロック６１０乃至６１４の間で区画されている。ブ
ロック８０９−１の主要な目的はアドレス分離機能であ
るが、別の制御ユニット特定機能もブロック６０９−１
に存在していてもＪい。それゆえ、このタイプのブロッ
ク（例えばブロック６０９−２）は２つ以上、すなわち
ＤＡＳＤコントローラ・エミュレータ、通信コントロー
ラ・エミュレータなどが存在するが、サポートされてい
るそれらのＳ／３７０制御ユニツトと一対一対応が存在
する訳ではない。
ブロック６１０は、Ｓ／３７０コンソールをエミュレー
トするために必要なコードをあられす。
ブロック６１１は、Ｓ／３７０端末をエミュレートする
ために必要なコードをあられす。ブロック６１１２は、
Ｓ／３７０リーダをエミュレートするために必要なコー
ドをあられす。これは、標準ＶＭリーダの後でパターン
化される仮想人力装置である。これは、典型的にはテー
プまたはディスケットである別のソースから発生された
順次ファイルに人力に対処する。
ブロック６１３は、Ｓ／３７０プリンタをエミュレート
するために必要なコードをあられす。
実際のＳ／８８プリンタを駆動することもでき、あるい
は後でスプール・プリントするためにＳ／３７０データ
をＳ／８８フアイルに書くこともできる。ブロック８１
４は、Ｓ／３７０デイスクをエミュレートするために必
要なコードをあられす。２つの異なるフォーマット、す
なわち、カウント、キー及びデータと、固定ブロックが
２つの興なるコードのセットによってサポートされてい
る。
ブロック６１５は、典型的には５７８８コンソール出力
装置である、Ｓ／８８ｆＩａ末をあられす。Ｓ／８８コ
ンソールは、Ｓ／３７０に対して３２７８または３２７
９端末として見えることになるディスク上のログに対し
てメツセージをログすることに加えて、Ｓ／８８オペレ
ータ・メツセージとＳ／３７０オペレータ・メツセージ
の両方を表示する。
ブロック６１６は、Ｓ／８８＃Ｉ末をあられす。
ブロック６１７は、Ｓ／８８デイスク上の順次データ・
ファイルをあられす。ブロック６１８は、Ｓ／８８デイ
スク上のＳ／８８プリンタまたは順次データ・ファイル
をあられす。ブロック６１９は、Ｓ／８８デイスク上の
５７８８データ・ファイルをあられす。ブロック６２０
は、Ｓ／８８テープ装置上に取り付けられたシステム／
３７０テープを読取り、それがもとのＳ／３７０テープ
上にあられれる工うにブロック６１７中へとフォーマッ
トするコードである。ブロック８２１は、Ｓ／３７．０
で書かれたテープを取り付けられてなる５７８８テープ
・ドライブをあられす。
ブロック６２２は、パーソナル・コンピュータから５７
８８に入力されたファイルを読取り、それがＳ／３７０
システム上に生成されたときにもともとあられれるよう
にブロック６１７にフォーマットするコードである。
ブロック６２３は、Ｓ／８８及びＳ／３７０との閏でデ
ータを送受信するように構成されたパーソナル・コンピ
ュータである。ブロック６２４は、Ｓ／３７０システム
である。ブロック６２５は、Ｓ／８８スプール・プリン
タをあられす。ブロック６２６は、Ｓ／８Ｂフアイルを
エミュレートされたシステム／３７０ＤＡＳＤ装置にフ
ォーマットするコードである。これは、ファイルを、Ｓ
／３７０　　ＤＡＳＤによってサポートされる所望のも
のにフォーマットするＳ／８８の個別に走るタスクであ
る。
Ｅ１７．Ｓ／３７０　１１０１１１作、ファームウェア
の概要 システム／３７０　１１０の簡略化された概要を説明す
る。Ｓ／３７０アーキテクチヤは、いくつかのタイプの
Ｉ１０命令と、プログラムがテスト可能な条件コード（
ｃＣ）スキームと、プログラム割り込み機構を提供する
。概念的には、Ｉ１０命令は「Ｉ１０チャネル」に向け
られ、これは別のＣＰｔ１処理と並列的にＩ１０１００
作業を指令及び制御し、Ｉ１０命令が（条件コードを介
して）実行するとき、またはＩ１０動作が（プログラム
割り込みにより）完了されたとき、ＣＰＵに対して状況
ｔ−報告する。
Ｓ／３７０命令と、条件コードと、割り込みと、Ｉ１０
装置（ＤＡＳＤ、チーブ、端末なと）は、緊密に設計さ
れている。しかし、Ｉ１０チャネルは、デザインの幅を
与えるように味に設計され、多くの興なる実現構成が存
在する。
フォールト・トレラント・システム／３７０の全体の概
要は従って、Ｓ／３７０ＣＰＵ　（カスタマイズされた
ファームウェアをもつチップセット）と、Ｓ／８８ＣＰ
Ｕとオペレーティング・システムのタイムスライスから
なるｒｕ、似１１０チャネル」に、Ｓ／３７０　　Ｉ１
０装置エミスレーションと、システム複合体の全体的制
御の両方を与える特殊ファームウェアとアプリケーショ
ン・レベル・ソフトウェア（ＥＸＥＣ３７０）を追加し
たものである。この複合体の５７８８部分は、フォール
ト・トレラントＣＰＵ、ＯＳ１１１０装置、ＩＥｉ！！
／パッケージ、パス及びメモリを与え、Ｓ／３７０ＣＰ
ｔｌは、ハードウェア冗長性及び追加された比較論理を
通じてフォールト・トレラントになされる。
必要なカスタム・ファームウェア（すなわちマイクロコ
ード）は、次の２つのグループに分けられる。
ａ、Ｓ／８８プロセツサ上で走るＳ／８８ＢＣＵフアー
ムウエア（ＥＴ　Ｉ　Ｏ）−これは、ＢＣＵ／ＤＭＡＣ
ハードウェア、ＤＭＡＣ割り込みサービス、及び状況と
エラー処理の初期化及び制御のためのサービス・ルーチ
ンである。
ｂ、Ｓ／３７０　（プロセッサ８５）マイクロコード−
これは、Ｉ１０命令、１１０割り込み処理、及びリセッ
トの呼び出し、ＩＰＬ、停止などのいくつかの特殊処理
である。
さまざまなファームウェア動作の文脈を理解するための
補助ヒして、次のような典型的Ｉ１０動作、すなわちエ
ミュレートされたＳ／３７０　３２７８表示端末に対す
る８０バイト・メツセージのＳ／３７０書込みにおいて
生じる次のような簡略化された事象のシーケンスを考慮
してみよう。
この例の場合、初期化は既に完了しており、Ｓ／３７０
ヒ５７８８は正常に動作しており、別のＳ／３７０　１
１０動作は進行中でないと仮定して第４３図及び第１９
Ａないし０図を参照する。
ＰＥ６２とＢＣＵ１６Ｂの要素の間のデータ／コマンド
転送のおのおのは、第２０１！ｉｉｌに関連して説明さ
れる「切り放し」機構を使用して実行される。第４３図
のフローチャートは、この典型的な開始Ｉ１０動作を図
式的に示している。
Ａ、Ｓ／３７０プロセツサ８５が開始Ｉ１０命令に遭遇
する（チップセット１５０中の全てのＩ１０命令は、好
適な実施例ではマイクロコード化されている）。
Ｂ、ＳＩＯのためのカスタム・ファームウェアが呼び出
される。それはいくつかのパラメータを（Ｓ／３７０主
記憶中のＩＯＡ領域中の）固定メイルボックス位置１８
Ｂ中に移動し、ＢＣＵ１６６に対してサービス要求（プ
ロセッサからＢＣｌＪへの要求）を送り、応答を待つ。
Ｃ，ＢＣＵハードウェアがその要求を検出し、Ｓ／３７
０　１０Ａ固定位置から１６バイト・メイルボックスを
読み取るための命令を発生し、次にＢＣｌＪからプロセ
ッサへの肯定応答（ｆ要求がサービスされたことを意味
する」）によりその要求をリセットすることによってそ
の要求に応える。
Ｄ、Ｓ／３７０プロセツサ８５においては、ＳＩＯ命令
を終了させ次の順次的命令で処理を続けるためにＳＩＯ
ファームウェアが解放される。
Ｅ、事＃ＬＣの結果として、事ＩＤと同時に、５７３７
０ハードウエアがパスＩ／Ｏを介して、アダプタ１５４
中のＢＣＵインターフェース・バッファ２５９に１６バ
イトのメイルボックス・データを転送する。
Ｆ、データが（４バイト・ブロック中に〉バッファされ
るにつれて、ローカル記憶２１０中のワーク・キュー・
ブロック（ＷＱＢ）に（４バイト・ブロック中の）メイ
ルボックス・データを転送するように、ＢＣＵハードウ
ェアが反復的にＤＭＡＣ２０９（チャネルＯ）に通知す
る。
６．１６バイト転送が完了した時、ＤＭＡＣ２０９は、
Ｓ／８８プロセツサ６２に割り込み（第４３図の通知）
を提供し、次のリンク・リスト項目をロードすることに
よって将来のメイルボックス動作に備える。この割り込
みは、プロセッサ６２に対す６８つのＤＭＡ割り込みの
うちの１つ、すなわち「正常ＪＤＭＡＣチャネルＯ割り
込みである。
）１．Ｓ／８８が（マスクによる遅延にさらされ得る）
ＤＭＡＣ割り込みを受は入れる時、＜ＥＴＩＯ中のカス
タム・ファームウェア・サービスが実行する。これは、
ＤＭＡＣ２０９状況をチエツクし、リンク・リストに対
する参照によって先程受領したばかりのワーク・キュー
・ブロックを見出し、ＥＸＥＣ３７０アプリケーション
・プログラムに渡すためにそのブロックをキューに入れ
る。
１、ＥＸＥＣ３７０はワーク・キューをチエツクし、そ
のワーク・キュー・ブロックをキューから出し、ワーク
・キュー・ブロック中にデータ要求を構威し、３２７８
ｍ末に送るべき８０バイトのデータを得るために、ファ
ームウェア・ルーチンを呼び出す。
Ｊ、ファームウェアは、ＤＭＡＣ２０９（チャネル１）
を用意して開始し、次に、アダプタ１５４、パスＩ／Ｏ
、及び記憶コントローラ１５５を介して特定のＳ／３７
０メモリ位置からの８０バイトの読み出しを開始するた
めにＢＣＵハードウェアにコマンドを送る。
Ｋ、ＢＣＵ１５６、アダプタ１５４及びＤＭＡＣ２０９
は、ワーク・キュー・ブロックに８０バイトを転送し、
ＤＭＡＣ２０９はＳ／８８に割り込みを提供する。この
ことは、上記Ｆ、及びＧ、の動作に類似している。この
割り込み、すなわち「正常Ｊ　ＤＭＡＣチャネル１割り
込みは、前述の８つのＤＭＡＣ割り込みのうちの１つで
ある。
Ｌ、ファームウェア割り込みサービス・ルーチンが再び
ＤＭＡＣ状況をチエツクし、ＥＸＥＣ３７０のためにワ
ーク・キュー・ブロック・ポインタをキューに入れる。
Ｍ、ＥＸＥＣ３７０が必要なデータ会話を行ない、その
データを、Ｓ／８８オペレーテイング・システムのサー
ビスを使用してエミュレートされた３２７８端末にデー
タを書き込む。いくらか時間が経って、ＥＸＥＣ３７０
は、その動作の終了（正常またはエラー）の通知を受は
取る。ＥＸＥＣ３７０は次に、ワーク・キュー・ブロッ
ク中に、状況を含む適当なＳ／３７０割り込みメツセー
ジを構築し、それをＳ／３７０メツセージ・キューに入
れるためにファームウェア・ルーチンを呼び出す。
Ｎ、ファームウェアは、ＤＭＡＣ（チャネル３）を用意
して開始させ、１６バイトをＳ／３７０メツセージ・キ
ューに書き込むためにＢＣＵハードウェアにコマンドを
送る。このことは、この場合、アダプタ１５４がその動
作の終了時点で５７３７０プロセツサ８５においてマイ
クロコード・レベルの例外割り込みを発生する（また、
マスキング遅延にもさらされる）ことを除き、反対方向
のメイルボックス読取と同様である。
ＤＭＡＣ２０９はまた、上記Ｇ、及びＫ。と同様に、５
７８８プロセツサ６２に割り込みをかける（第４３図の
「通知」）。この割り込み、すなわち「正常ＪＤＭＡＣ
チャネル３割り込みは、８つのＤＭＡＣ割り込みのうち
の１つである。
０．８／３７０プロセツサ８５において、カスタム・フ
ァームウェアがその例外を処理し、チャネル・マスクに
ついて遅延の可能性をチエツクしなくてはならない。そ
して、割り込みを、実行中のプログラムに提供すること
ができないようにマスクされているなら、実質的なデー
タがメツセージ・キュー１ａ域１８９から保留割り込み
キューへと移動され、そのチャネルが次に割り込みをイ
ネーブルされた時に別のファームウェア・ハンドラがそ
れをサービスする。もしマスクされていないなら、この
ファームウェアはＳ／３７０の文脈を即時にそのプログ
ラムの割り込みルーチンに切り換える。
この改良されたフォールト・トレラント・システムの広
い視点は、接続されたスレーブＩ１０プロセッサとして
の５７８８の役割の概念化につながる。これは、Ｓ／３
７０のためのＩ１０ハンドラまたは疑似チャネルである
。しかし、実際的には、プロセッサ間の基本的な通信は
全て、（デザイン上の理由で）Ｓ／８８から初期化され
なくてはならない。また、Ｓ／８８は、ＥＸＥＣ３７０
を介してＳ／３７０メモリ及びマイクロコードの全てに
アクセスすることができるけれども、その逆は真ではな
く、Ｓ／３７０プロセツサ８５は偶然にさえ、Ｓ／８８
記憶に全くアクセスすることができない。このように、
５７８８に対するスレーブとしてのＳ／３７０がＳ／３
７０のより真実に近い姿であるが、その内部イメージは
Ｓ／３７０　　Ｉｌｏをもつ通常の単独Ｓ／３７０であ
る。Ｓ／３７０はＳ／８８が現存していることを「知ら
ない」。
しかし、Ｓ／３７０プログラムは５７８８とは非同期的
に走り妨害されてはならないので、５７３７０　　Ｉ１
０命令は動作を開始することができなくてはならず、こ
の機能は、Ｓ／３７０が、５７８８〈通常Ｉ１０命令で
ある）を待つ最高優先順位メツセージをもつという単一
の意味をもつＰＵ−ＢＣＵ要求１ｉ１２６８　ａによっ
て提供される。
このサービス要求の優先順位の性質は、自動メイルボッ
クス・スキーム及び、ＤＭＡＣチャネル０のリンク・リ
スト・プログラミングのための理由である。
ＤＭＡＣ２０９は、ＢＣＵハードウェア・デザインの統
合部分である。それは、５７８８フアームウエアによっ
て初期化され、また基本的には制御され、データ転送は
、チャネル毎に１つずつの４つの要求ＲＥＱ入力１２６
３ａ乃至ｄを駆動するＢＣＵによってタイミング制御さ
れる。さらに、外部ＢＣＵ論理は、各メイルボックス転
送が完了する時チャネル０ＰＣＬ！２５７ａを活動化し
、以てＤＭＡＣ２０９に、Ｓ／８８プロセツサＳ２に対
する割り込み要求を提供させる。
Ｓ／３７０とＳ／８８の間には、次の４つの基本的デー
タ転送動作がある。
（１）メイルボックス読取 これは、サイズが１８バイトで、アダプタ１５４チヤネ
ルが０で、ＤＭＡＣ２０９チヤネルが０で、ＤＭＡＣＩ
ＩＩ’タイプが、連続なリンク・リストである。
（２）データ読取 これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルが０で、ＤＭＡＣ２０９チヤネルが１で、
ＤＭＡＣ動作タイプが、スタート・ストップ優先使用可
能である。
（３）データ書込 これは、サイズが１乃至４０９６バイトで、アダプタ１
５４チヤネルが１で、ＤＭＡＣ２０９チヤネルが２で、
ＤＭＡＣｌ！！＋作タイプが、スタート・ストップ優先
使用可能である。
（４）メツセージ・キュー書込 これは、サイズが１ｅバイトで、アダプタ１５４チヤネ
ルが１で、ＤＭＡＣ２０９チヤネルが３で、ＤＭＡＣ動
作タイプが、スタート・ストップである。
ＤＭＡＣ２０９の初期化及びプログラミングは、完全に
標準的であり、好適にはＭＣ６８４６０アーキテクチヤ
に合致するものである。要約すると、 ４チヤネル全て−ワード＜１６ビツト）転送サイズ、要
求線が転送を制御、記憶２１０中のメモリ・アドレスが
カウント・アップする、装置（ＢＣＵデータ・バッファ
・レジスタ）アドレスはカウントしない、割り込みイネ
ーブル済み、ホールドなしのサイクル・スチール、肯定
応答／暗示的アドレス／単一アドレシング・モードを有
する装置、１６ビツト装置ポート、ＰＣＬ＝状況入力上
記に追加してさらに、 チャネル０：装置からメモリ（記憶２１０）転送、リン
クされたれたアレイ・チエイニング、ＰＣＬ＝割り込み
による状況入力 チャネル１：装置からメモリ（記憶２１０〉転送、チエ
イニングなし チャネル２及び３：メモリ（記憶２１０）から装置への
転送、チエイニングなし ＤＭＡＣは、装置が１６ビツト・データをもっヒ「考慮
」するが、外部論理は、３２ビツト転送をもたらす。Ｄ
ＭＡＣ２０９のチャネルＯで使用されるリンクされたア
レイ・チエイニング・モードは、リンクされたリストが
存在することを意味し、それは、ＥＴＩＯ初期化ルーチ
ンによってセット・アップされる。チャネル０が一旦開
始されると、それは、エラー条件によるか、またはリン
クされたリストの最後の有効エントリに遭遇することに
よってのみ停止する。正常＃Ｊ作では、Ｓ／８８に対す
る割り込みはＤＭＡＣ２０９がメイルボックス読取を完
了する度毎に生じ、ファームウェアがリンクされたリス
トをリアルタイムでモニタして供給する。こうして、リ
ストの最後のエントリには決して到達することがなく、
チャネル０は連続的に走る（アイドルする）。
各ＤＭＡＣチャネルには２つの割り込みベクタ・レジス
タＮＩＶ、ＥＩＶ　（第１８図）が設けられ、１つは正
常の動作終了のためのものであり、もう１つは検出され
たエラーによって強制された終了のためのものである。
この実施例は、マイクロコード記憶１７４中に８つの個
別のＥＴＩＯ割り込みルーチンをもつ、全部で８つのベ
クタを使用する。さらに、チャネルＯの正常割り込みは
、２つの可能的２ｉ昧、すなわち、ＰＣＬによって引き
起こされた「メイルボックス受信」、及びより一般的で
ない「リンク・リストの終了によるチャネルの停止」を
意味する。割り込みハンドラは、ＤＭＡＣ状況リストを
テストすることによってこれらを識別する。
Ｓ／８８フアームウエアはまた、初期化と、上述の３つ
の基本的データ転送の開始と、データ読取と、データ書
込と、メツセージ・キュー書込というＥＸＥＣ３７０の
ための４つのサービス・エントリを提供する。
ＥＴＩＯ初期化エントリは、通常、ｖｔ、ｍ投入の直ぐ
後で呼び出されるが、エラー回復試行のための再初期化
のためにも使用することができる。それは、ＢＣＵハー
ドウェアとＤＭＡＣ２０９をリセットし、構成及び制御
値で以て４つの全てのチャネル中のＤＭＡＣレジスタを
プログラムする。それはまた、必要なリンク・リスト及
びチャネルＯを開始して、ＤＭＡＣ２０９をして最初の
リンク・リスト・パラメータを自動ロードさせ次にｍ　
２６３　ａ上のＢＣＵハードウェアからの要求ｍ移を待
たせる。
別の３つのサービス・エントリは、ＤＭＡＣチャネル１
　（データ読取〉、２（データ書込）、及び３（メツセ
ージ・キュー書込）を開始させるために呼び出される。
呼び出しプログラム（ＥＸＥＣ３７０）は、データ・ア
ドレス、カウントなどをプリセットされているワーク・
キュー・ブロックに対するポインタを提供する。これら
のルーチンは、ＤＭＡＣ２０９及びＢＣＵハードウェア
を即時に開始させるか、または、もしＤＭＡＣチャネル
がビジーなら動作をキューに入れる（第４１Ｅ図に示す
個別の「作業保留」キューがこれら３つのチャネルのめ
いめいのために保持されている）。要求されたサービス
が一旦開始され、またはキューに入れられると、制御は
呼び出し側プログラムに戻され、割り込みハンドラは、
完了まで動作を続ける。
５７８８カスタム・ファームウェアの第３の、小さい（
）れとも極めて！！要な領域は、カスタム・ハンドラに
対するものであるが５７８８オペレーテイング・システ
ムには透過的でる８つのＤＭＡＣ割り込みに介入してベ
クタするための、Ｓ／８８オペレーテイング・システム
の変更部分である。それには、レベル６（通常、電源障
害のとき自動ベクタされる）としてオペレーティング・
システム中の標準アーキテクチャのＭＣ６８０２０のベ
クタ・テーブルに変更を加え、オペレーティング・シス
テム中にそのカスタム割り込みハンドラを配置すること
に関与する。これは好適な実施例であるが、割り込みの
ための初期化ルーチンに関連する章で後で説明するよう
に、論理パス２２３上にベクタを配置するための論理を
ＢＣ１Ｊ１６Ｓ中に与え、以てベクタ変更の必要性を解
消することもできる。
好適な実施例のＳ／８８フアームウエアは全てＭＣ６８
０２０アセンブラ言語で書がれ、よって、マイクロコー
ドとは適切に呼ぶことができない。それは、その機能の
性質から、ファームウェアであると考えられる。
Ｓ／３７０プロセツサ８５のために必要なカスタマイズ
されたファームウェアには４つのカテゴリがある。
（１）Ｓ／８Ｂ疑似チヤネルに至るマイクロコード化さ
れたＩ１０命令 （２）Ｉ１０命令を含む、５７８８から入来する非同期
メツセージの処理 （３）全てのくエミスレートされた）Ｓ／３７０　１／
Ｏ装置の構成データ及び状況の維持（４）ユーザー・マ
ニュアル動作のサブセットの実現 この特殊ファームウェアは全てＳ／３７０マイクロコー
ドで書かれ、それは可能な限り既存の機能サブルーチン
を使用している。
Ｓ／３７０には１０個のＩ１０タイプ命令が存在し、こ
れは、第４４Ａないし１図を参照してより詳細に説明す
る。
ＣＬＲＣＨ−チャネル・クリア（チャネルのみの動作） ＣＬＲＩＯ−１１０クリア ＨＤＶ−装置停止 ＨＩＯ−Ｉ１０停止 ＲＩＯ−１１０再開 ５ＩＯ−１１０開始 ５ＩＯＦ−Ｉ１０高３１！開始 ５ＴＩＤＣ−チャネルＩＤ記憶（チャネルのみの動作） ＴＣＨ−チャネル・テスト（チャネルのみの動ｆＰ） ＴＩＯ−Ｉ１０テスト これらの命令のおのおのは、Ｓ／３７０アーキテクチヤ
との整合性を維持しつつメイルボックス機構を介して５
７８８中のＥＸＥＣ３７０に全ての実質的な情報を渡す
ように、マイクロコードで実現される。
アダプタ１６４中のいくつかの異なるハードウェア条件
は、Ｓ／３７０プロセツサ８５中のマイクロコード・レ
ベルの「強制された例外」のいくつかの可能なｙＡ因の
１つである、「アダプタ注意」要求の活動化をもたらす
。マイクロコードによるこの例外のサービスは、（もし
プロセッサ８５が待機状態にあるなら即時に）Ｓ／３７
０命令の閏で生じる。「アダプタ注意」の最も頻度が高
く共通の原因は、ＰＥ８６が、ｌ１０１１似チヤネルＳ
／８８からＳ／３７０主記憶のＩＯＡ区画の固定メツセ
ージ・キュー領域１８９へのメツセージを受は取ること
である。
既存のＳ／３７０マイクロコ一ド例外ハンドラは、「ア
ダプタ注意」の場合のために変更される。コードは、要
求の原因を決定するためにアダプタ１５４状況をテスト
し、「キュー非空」　（これは、メツセージが受は取ら
れたことを意味する）処理のみをカスタマイズし、別の
原因は、処理のために既存の非変更コードに戻る。
受信されたメツセージの決定されるカテゴリは、次のと
おりである。
００００　　ＮＯＰ：　　動作しない。
０００１　　ＲＥＳＥＴ：　　既存のＳ／３７０プログ
ラム・リセット・ルーチンを呼び出す。
０００２　　ＣＬＥＡＲＲＥＳＥＴ’；　　既存のＳ／
３７０クリア・リセット・ルーチンを呼び出す。
０００３　　ＨＡＬＴ：　　Ｓ／３７０プログラム実行
を停止し、ｌ５ＴＥＰモードをターン・オンする。
０００４　５ＴＥＰ：　　命令ステップ、１つの命令を
実行し、停止する。
０００５　　ＲｔＪＮ：　　ｌ５ＴＥＰモードをリセッ
トし、プログラムの実行を再開する。
０００６　　ＬＰＳＷ：　　メツセージ内に与えられた
ＰＳＷを使用して、Ｓ／３７０’ロードＰＳＷ」機能を
実行する。停止状態を雇れる。
０００７　５Ｍ５Ｇ：　　ローカル（ＩＯＡ）装置状況
テーブル中で、１つまたはそれ以上の構成された装置の
ために、状況メツセージ−状況ビットを更新する。
０００８　　ＩＭＳＧ：　　割り込みメッセージーチャ
ネル・マスク状況に応じて、Ｓ／３７０　　Ｉｌｏ割り
込みをキューに入れるかまたは、Ｓ／３７０　１１０割
り込みを直ちに提供する。
上記メツセージ・タイプ０００１−０００６は、（エミ
ュレートされた）Ｓ／３７０システム・コンソールでの
ユーザー人力から生じた状態制御のためのＳ／３７０マ
ニュアル動作である。
それらは、エラー回復または同期のために必要に応じて
、ＥＸＥＣ３７０によって直接強制するこヒもできる。
メツセージ・タイプ０００７は、Ｓ／３７０に、［１損
失、オン／オフライン変更、装置検出エラーなどのＩ１
０装置の状況の非同期的変化を通知するために使用され
る。それはまた、Ｓ／８８からＳ／３７０への汎用通信
用に拡張することもできる。メツセージ・タイプ０００
８は、正常終了、またはエラー終了条件のどちらである
かについて、Ｉ１０１００終了状況をＳ／３７０に報告
するための手段である。これは常に、Ｓ／３７０におい
て、Ｉ＆終的なプログラム割り込み及び装置テーブル変
更をもたらすことになる。
次に、ＥＴＩＯ及びＥＸＥＣ３７０機能と、インターフ
ェースと、プロトコルと、命令フローについて説明する
。
Ｅ１８．システム・マイクロコード・デザイン（１）序
論 第３８図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。５７３７０プロセツサ装
置８Ｓ内で走るコードは、制御記憶１７１中に保持され
、ＰＥ８５によって実行される時にＳ／３７０命令を解
釈する。Ｉ１０開始、割り込み処理、オペレータ機能、
マシン・チエツク、及び初期マイクロプログラム・ロー
ド／プログラム・ロード（ＩＭＬ／Ｉ　ＰＬ）のための
マイクロコード化された命令は、特に、図に示されてい
るようにＳ／８８マイクロコードとインターフェースす
るようにデザインされている。そのインターフェースは
、ローカル記憶２１０と、Ｓ／３７０キヤツシユ３４０
と、プロセッサ８５及び６２の両方に対して割り込み能
力をもつＳ／３７０実記憶空間１６２とをもつインター
フェース論理８１の共通ハードウェア設備を有する。５
７８８コードにおいては、Ｓ／３７０マイクロコード・
ドライバがＣＣＷ変換と、割り込みハンドラと、エラー
・ハンドラと、ＩＭＬ／ＩＰＬと、Ｓ／８８アプリケー
シヨン・インターフェース（ＥＸＥＣ／３７０）及びＳ
／８８オペレーテイング・システムと対話する同期化コ
ードを含む。
フォールト・トレラント・プロセッサ６２は、システム
のための全てのＩｌｏ、診断、障害分離、ＩＰＬ／ＩＭ
Ｌ及び同期化を実行する。このシステムは、ユーザーの
観点からは、Ｓ／３７０プログラムが実行している唯一
のプログラムであるため、コプロセッサ・システムのよ
うにはみえない。システム管理者は、Ｓ／８８フオール
ト・トレラント・オペレーティング・システムを通じて
システム属性を制御するこヒができる。５７８８オペレ
ーテイング・システムの主要な機能は、多重３７０チヤ
ネル外戒をもつＩ１０変換である。
全てのエラー及び回復機能と、動的資源割当て機能は、
５７８８オペレーテイング・システムによって処理され
る。Ｓ／３７０オペレーテイング・システムによって以
前処理されていたマシン・チエツク及びオペレータ機能
は、命や５７８８オペレーテイング・システムに渡され
、従って、その機能は、フォールト・トレラント様式で
処理するこヒができる。
第３９５３は、この例では開始Ｉ１０コマンドである、
Ｓ／３７０　　Ｉ１０コマンドの実行をあられす。Ｓ／
３７０命令、（ＰＥ８ＳからＰＥ６２への）結合ハード
ウェア、（ＰＥ６２上で実行される）結合マイクロコー
ドＥＴＩＯ１及びＳ／８８プログラムＥＸＥＣ３７０に
よって行なわれる動作が簡単に示され、その最終ステッ
プは、Ｓ／８８プロセツサＰＥ６２上のＳ／３７０　１
１０の実行である。
第４０図は、ＥＸＥＣ３７０に関連するシステムの要素
及び機能と、ＳＩＯ実行の間に使用されるマイクロコー
ドを、制御フロー　データ・フロー、信号及びハードウ
ェア／コード区画とともに示す簡略化された概要図であ
る。
（２）ＥＴＩＯ／ＥＸＥＣ３７０プログラム・インター
フェース（第４１Ａ乃至Ｈ図と第４２図）この章では、
次の用語が使用される。
ＥＸＥＣ３７０−Ｓ／３７０外部装置、サービス、構成
、オペレータのコンソールのエミュレーシ目ン及びサポ
ートに関連してＰＥ６２上で走り、マイクロコード記憶
１７４に記憶される全てのＳ／８８ソフトウエア。使用
頻度が小さいＥＸＥＣ３７０コードは、キャッシュ１７
３に記憶することができる。
Ｓ／３７０マイクロコード−Ｓ／３７０プロセッサ動作
をサポートするＳ／３７０プロセツサ８５で走り記憶１
７１に記憶されるマイクロコード ＥＴＩＯ−記憶１７４に保持されるＥＸＥＣ３７０とＢ
ＣＵ１６６の間のマイクロコード・インターフェース。
Ｓ／３７０　　ＰＥ８６マイクロコード及びＥＸＥＣ３
７０は、第４１Ａ図の「プロトコル」を介して互いに通
信する。ＰＥ８６マイクロコードは、Ｉｌｏなどの機能
の実行を要求するＥＸＥＣ３７０に対してメツセージを
送り、ＥＸＥＣ３７０は、Ｉ／Ｏ機能の完了を示すメツ
セージと、Ｉ１０装置及びチャネル状況変更に関するメ
ツセージと、ＰＥ８５マイクロコードに、特定のＣＰ　
Ｕ機能を実行するように要求するメツセージを送る。こ
れらのメツセージ（詳細は後述）は、キャッシュ・コン
トローラ１５３、アダプタ１５４、ＢＣＵ１５６、及び
ＤＭＡＣ２０９などをもつハードウェアを介してＰＥ８
６マイクロコードとＥＸＥＣ３７０の間で伝送される。
このメツセージ伝送サービスは、ＥＴＩＯによって、Ｅ
ＸＥＣ３７０に対して可屈となされる。
ＥＴＩＯとＥＸＥＣ３７０の間のイン ターフェース、及びＰＥ８５及びＥＸＥＣ３７０の間の
インターフェースについて次に説明する。
ＥＸＥＣ３７０、Ｓ／８８によって実行されるＳ／３７
０外部サポート・ソフトウェア、及びＰＥ８２上で走る
ＢＣＵマイクロコード・ドライバ（ＥＴＩＯ）の間のイ
ンターフェース（第４１Ｂ図）は、記憶２１０上に在駐
する一組のキュー及びバッファと、１つの事象ＩＤと、
ＥＸＢＵＳＹ変数と、サブルーチン呼び出しシーケンス
からなる。サブルーチン呼び出しインターフェースは、
Ｓ／８８とＳ／３７０の間のデータ転送動作を開始し、
Ｓ／８８再ブ一ト時にＤＭＡＣ２０９とＢＣＵ１５６を
初期化する。キュー・インターフェースは、ｆｔ”業項
目を、処理することができるようになるまで追跡するた
めに使用され、事象ＩＤインターフェース（Ｓ／８８に
対する割り込み）は、作業がキューに追加された時にＥ
ＸＥＣ３７０に通知する。
記憶２１０において、第４１Ｃ図に示すように１６個の
４ＫＢブロツクが存在する。その１４個＜５００−０乃
至５００−１３）は、４ＫＢブロツク・バッファとして
使用される。残りの２つは、３２個の２５６バイト・ブ
ロック５０１−０乃至５０１−３１に分割される。４つ
のブロック６０１−０乃至６０１−３は、ハードウェア
通信のために使用され、６０１−４はキュー及び他のＥ
ＸＥＣ３７０及びＥＴＩＯに対する共通変数として使用
される。残りの２７個は、ワーク・キュー・バッファ＜
ＷＱＢ）５０１−５乃至５０１−３１として使用される
。ブロック５０１−○及び６０１−１に等価なアドレス
空間において、ＢＣＵ１５Ｂコマンド（ＰＥ６２によっ
て実行される）には２５６バイトが割当てられ、ＤＭＡ
Ｃレジスタ・アドレスには、ＢＣ０１５６の動作に関連
して説明したようにＰＥ８２によってアクセスするため
に、２６６バイトが割当てられている。２７個のワーク
・キュー・バッファのおのおのは、１つの特定タスクま
たはサービス要求に関連するデータを保持する。２６＠
のＷＱＢは、ＰＥ８５のマイクロコードによって開始さ
れた要求にサービスするために使用される。残りのＷＱ
Ｂ（ＥＸＷＱＢ）６０１−３１は、５７８８によって発
起され、ＰＥ８５マイクロコードに送られる要求にサー
ビスするために予約されている。各ＷＱＢは、ベース・
アドレスと、ＤＭＡＣ２０９に記憶されるオフセット値
によってアドレスされる。
各ＷＱＢ＜第４１図）は、１６バイトのメイル・ブロッ
ク５０５と、１６バイト・パラメータ・ブロック５０６
と、２２４バイト装置特定作業領域６０７を含む。メイ
ル・ブロック６０６は、ＥＸＥＣ３７０及びＰＥ８５マ
イクロコードの閏で渡されるデータを含む。その内容は
、ＥＴ１０インターフェースに亙って透過的である。パ
ラメータ・ブロック５０Ｂは、ＥＴＩＯとＥＸＥＣ３７
０の間で渡され、通常、ローカル記憶２１０ヒ主記憶１
６２の間の転送に関連するパラメータを含む。作業領域
５０７は、ＥＸＥＣ３７０によって所有される。それは
、要求された動作の進行と、現在のＳ／３７０装置状況
と、可能なユーザー・データと、Ｓ／８８装置のタイプ
と、他のＥＸＥＣ３７０制御ブロックに対するポインタ
と、エラー生起情報などに関するデータを含む。
メイル・ブロック５０６は、ＰＥ８５マイクロコードと
ＥＸＥＣ３７０の間で渡されるＳ／３７０　Ｉ１０情報
を含む次の４つのフィールドを有する。
ＯＰ　　−このフィールドは、ＥＸＥＣ３７０またはＰ
Ｅ８５マイクロコードからの要求を含む。
ＣＵＡ　　−１６ビツト・チャネル・ユニット・アドレ
ス ＣＡＷ　　−関連Ｉ１０命令が発行された時の、Ｓ／３
７０記憶１６２中の１６進位１４８の３２ビツトＳ／３
７０チヤネル・アドレス・ワードＣＣ前　−上記ＣＡＷ
によってアドレスされるＳ／３７０チヤネル・コマンド
・ワード。ＥＸＥＣ３７０が割り込み表示を返す時、こ
のフィールドは、Ｃ３Ｗ、Ｓ／３７０チヤネル状況ワー
ドを含む。
パラメータ・ブロック５０６は、データ転送がＥＸＥＣ
３７０によッテ記憶２１０と主記憶１６２の間で要求さ
れる時に使用される１６個のパラメータを含む。
（１）ｒｅｑ−ＥＴＩＯ要求フィールド二　　〇動作な
し １　メイル・ブロックの内容を記憶１６２のＰＥ８５メ
ツセージ・キューに書込み、次に線２５８ａ上にＢＣＵ
からＰＵへの要求を発行する。
２　　Ｓ／３７０メモリからデータを読取る。
３　データをＳ／３７０メモリに書き込む。
（２）　ｒｅｔ　−ｒ　ｒｅｑ」フィールドによってな
された要求の結果。このフィールドは、ＥＸＥＣ３７０
によって初期的にはゼロに保証される。もしゼロでない
値が戻るなら、ＥＴＩＯはある種のタイプのエラーを表
示している。
（３）カウント−転送されるべきバイトの数（４）Ｓ／
３７０アドレス−データが始まるＳ／３７０記憶中の位
置。これは必ずしもＣＣＷアドレス・フィールドではな
い。
（５）キー−この１８ビツト・フィールドは、次のよう
なビット・パターンを含む。
ｐｐｋｋｋｋｌｏ　００００００００ ここで、ｐｐ（優先順位）＝００で、ｋｋｋｋ＝適正な
Ｓ／３７０記憶保護キーである。
バッファ・アドレス−データ＠域が始まる記憶２１０中
の位置。これは４にバッファまたはＷＱＢの中にあって
よい。ＥＸＥＣ３７０は、次のような関係を保証する。
＜Ｓ／３７０アドレス　ＭＯＤ４）＝（バッファ・アド
レス　ＭＯＤ　　４） ＥＸＥＣ３７０は、ＷＱＢを維持するためにキューを使
用する。このキュー通信領域５０１−４は、２５６バイ
ト長であって、記憶２１０中のオフセット４００（１６
進）に存在する。第４１Ｅ図は、ＷＱＢに対するポイン
タ・エントリを保持するためにＷＱＢに対するＥＴＩＯ
とＥＸＥＣ３７０の間で決定されたキューを示す。
ＦＲＥＥＱ５１０　　現在使用されていないＷＱＢに対
するポインタを保持する。
ＷＯＲＫＱ　（ワークキュー’）　Ｅ５１１　　ＥＸＥ
Ｃ３７０によってサービスされるのを待つＷＱＢに対す
るポインタを保持する。
Ｓ／３７１ＱＥｉ１２　　ＥＸＥＣ３７０がらＰＥ８５
へのメツセージ転送を待つＷＱＢに対するポインタを保
持する。
Ｓ／３７２Ｑ６１３　　キャッシュ・コントローラ１５
３から５７８８へのデータ転送を待つＷＱＢへのポイン
タを保持する。
Ｓ／３７３Ｑ６１４　　Ｓ／８８からキャッシュ・コン
トローラ１５３へのデータ転送を待つＷＱＢへのポイン
タを保持する。
５８８Ｑ５１５　　ＥＴＩＯサービスが完了した後のＷ
ＱＢに対するポインタを保持する。
第４１Ｅ図は、キューを通るＷＱＢの経路を示す。全て
のキューは、Ｓ／８８再ブートの間に、ＥＸＥＣ３７０
によって初期化される。空のＷＱＢは、ＦＲＥＥＱ上に
保持される。ＥＴＩＯは、リンク・リスト５１６を埋め
るための必要に応じて、ＦＲＥＥＱからそれらを除去す
る。ＤＭＡＣ２０９は、リンク・リスト５１６を介して
、記憶１６２かものメイルボックス領域１８８からのＳ
／３７０メイルボツクス・エントリを、空ＷＱＢのメイ
ル・ブロック領域に配置する。埋められたリンク・リス
ト上のＷＱＢは、ＥＴＩＯによってワークキュー５１１
上に移動される。ＥＴＩＯが１つの（またはそれ以上の
）ＷＱＢをワークキュー５１１上に移動しＥＸＥＣ３７
０がビジーでない時、ＥＴＩＯはＥＸＥＣ３７０に事象
ＩＤを通知する。ＥＸＥＣ３７０は、それがサービスを
要求する前にワーク・キューからＷＱＢを除去する。
その要求の処理の間に、データはキャッシュ・コントロ
ーラ１５３とバッファ（ＷＱＢまたはブロック・バッフ
ァ）との間で転送する必要があることがあり、あるいは
、メツセージをＰＥ８５マイクロコードに送る必要があ
ることがある。ＥＴｌｏは、このサービスをＥＸＥＣ３
７０に提供する。Ｅ　Ｘ　Ｅ　Ｃ３７’Ｏは、適正なり
ＣＵ１５Ｂ動作を開始するＥＴＩＯを呼び出し、あるい
は、もしハードウェア責孫がビジーであるなら、ＷＱＢ
を適切なＳ／３７０Ｑ上に配置する。３つのサービス（
Ｓ／３７０に対するメツセージの送信、Ｓ／３７０に対
するデータの転送、及びＳ　／　３７０からのデータの
転送）は、固有のキュー５１２．５１３及び５１４をも
つ。ＷＱＢは、ＥＸＥＣ３７０スレッド上にある間にＥ
ＴＩＯコードによってＳ／３７０キユーの１つの上に追
加される。Ｉ１０サービスが完了した時、ＥＴＩＯ割り
込みルーチンはＳ／８８Ｑ５１５上にＷＱＢを配置し、
もしＥＸＥＣ３７０がビジーでないなら、そのＥＸ３７
０事龜１０を通知する。
第４２図は、キューを通じてのＷＱＢの移動と、ＥＸＥ
Ｃ３７０、インターフェース・ハードウェア８９及びＳ
／３７０マイクロコードの間のインターフェースとをあ
られすものである。もとの作業要求が完全に完了した時
、すなわちデータ転送が完了した時、１０割り込みが（
もしあるなら）ＰＥ８５に送られ、ＥＸＥＣ３７０がＷ
ＱＢにＦＲＥＥＱを戻す。ＥＸＥＣ３７０は、先ず５８
８Ｑ５１５をチエツクし、次にワークキュー５１１をチ
エツクすることにより次のタスクを取得する。そしても
しその両方が空なら、ＥＸＥＣ３７０はＥＸＢｔＪＳＹ
変数をゼロにセットし、ＥＸ３７０事象が通知されるの
を待つ。ＥＸＥＣ３７０は、それが通知された時に、処
理を開始する前にＥＸＢＵＳＹを１にセットする。
全てのキューと、ＥＸ３７０事象ＩＤと、ＥＸＢＵＳＹ
変数は、第４１Ｆ図に示すように、記憶２１０のキュー
共通領域６０１−４に在駐する。
各キューは、第４１Ｇ図に示すように、その性質上環状
であって、２つのインデックス・タイプのポインタ、充
満インデックス５１７ヒ空インデツクス５１８をもつ。
充満インデックス５１７は、満杯の次のキュー・エント
リを指し示し、空インデックス５１８は、空の次のエン
トリを指し示す、６つのキューは全て３２個のエントリ
をもちＷＱＢは２７個しかないので、６つのキューは全
て決してオーバーフローすることがない。
各キューは、次のものも含む。
ｑｉｄ　　　このキューを識別する。
ＱＳＩＺＥ　このキュー中のエントリの数（ｎ）Ｑ（ｉ
）　　このキュー中のＷＱＢを指し示すアドレス・エン
トリ ハードウェア通ｆｌ領域は、１０２４バイトを含む。Ｂ
ＣＵ通信領域は、アドレス空間の６１２バイトを使用す
る。リンク・リスト５１６は、４８０バイトまでを使用
する。３２バイトは、別のハードウェア通信要しのため
に予約されている。
リンク・リスト５１６（第４１Ｈ図）は、ＤＭＡＣ２０
９によって、記憶１６２のメイルボックス領域１８８か
らメイル・ブロック項目を搬入するために使用される。
ＦＲＥＥＱ６１０からのＷＱＢは、リンク・リスト５１
６中のエントリを埋めるために使用される。各リンク・
リスト・エントリは、１０バイトを有し、データを入れ
るべき記憶２１０中のＷＱＢのアドレスと、転送すべき
データのバイト・カウント（１６）と、リスト中の次の
リンク・エントリのアドレスを識別する。
ＤＭＡＣ２０９（チャネル０）は、次のゼロ・リンク・
アドレスをもつリンク・リスト・エントリに到達したと
きに５７８８に割り込む。ＤＭＡＣ２０９（チャネル０
）のリスト中の現在の位置は、いかなる時でもソフトウ
ェアに専用である。
その割り込みエントリ・ポイントに加えて、ＥＴＩＯは
、外部呼び出し可能な２つのエントリ・ポイントをもつ
。すなわち、 ｅｔｉｏ　ｉｎｉｔ ｅｔｉｏ（ｗｂｎ） ＥＸＥＣ３７０は、ＥＸＥＣ３７０が初期化している間
に、Ｓ／８８再ブート毎にｅｔｉｏ　１ｎｉｔを呼び出
す。キューは既に初期化されており、事象ＩＤフィール
ドは有効である。ＰＥ８６マイクロコードは、まだ動作
していないが、それはＩＭＬ（初期マイクロプログラム
・ロード〉の途中であるかもしれない。
ＥＸＥＣ３７０は、データまたはメツセージをＳ／３７
０との間で転送してもらうことを要望する場合は常に、
ｅｔｉｏ（ｗｂｎ）を呼び出す。
パラメータｗｂｎは、サービス戻水を含むＷＱＢを識別
す６２バイト整数ワーク・キュー・バッファ番号である
。ｗｂｎは、インデックス値であり、０から２７の範囲
にある。サービス要求は、パラメータ・ブロック中のｒ
ｅｑフィールドによって識別される。　ｒｅｑフィール
ド値は、次のとおりである＝１冨このメイル・ブロック
の内容を記憶１６２中のＳ／３７０メツセージ・キュー
１８９に書込み、次にＢＣＵからＰＵへの要求を発行す
る、２＝Ｓ／３７００６Ｈ１８２かも指定された記憶２
１０領域へデータを書込む、３−　Ｓ／３７０記憶から
指定された記憶２１０領域へデータを書き込む。
サブルーチンＥＴＩＯは、もし要求された１１０機能を
即時に開始することができないなら、このＷＱＢ＠Ｓ／
３７０１Ｑ、Ｓ／３７０２Ｑ、Ｓ／３７０３Ｑ上にキュ
ーする。ＥＴＩＯ割り込みルーチンは、前の動作が終了
した時、適当なＳ／３７０Ｑから次のＷＱＢを出す。
もしｒｅｑフィールドが１を含むなら、ＰＥ８６には、
メイル・ブロック・エントリが記憶１６２のＳ／３７０
メツセージ・キュー領域１８９にあるようになるまで（
例えば割り込みによって）通知されるべきでない。
もしＳ／３７０メツセージ・キュー１８９が満杯なら、
パラメータ・ブロックのｒｅｔフィールド中のエラーが
ＥＸＥＣ３７０に対する問題を識別することになる。も
し必要なら、ＥＸＥＣ３７０は、バックアップ・キュー
・サポートを提供することができる。
＜３）ＥＸＥＣ３７０、Ｓ／３７０マイクロコード・プ
ロトコル ＥＸＥＣ３７０及びＳ／３７０マイクロコードの閏の通
信には、Ｓ／３７０記憶１６２毎のエントリをもつ装置
状況テーブル（ＤＳＴ）が必要である。ＥＸＥＣ３７０
及びＳ／３７０マイクロコードは、やりとりされる１６
バイト・メツセージ（第４１Ｄ図のメイル・ブロック５
０５を参照）を介して互いに通信する。各側のレシーバ
のために、ＦＩＦＯ順でメツセージを保持するキューが
ある。また、通知機構（ＰＵからＢＣｌＪ。
及びＢＣＵからＰ　Ｕｌｌりもある。メイル・ブロック
５０５においては、１６ビツトＳ／３７００Ｐコード・
フィールド’ＯＰＪが、ＥＸＥＣ３７０またはＳ／３７
０マイクロコードからの要求または応答を含む。１６ビ
ツト・チャネル・ユニット・アドレス（ｃＵＡ）は、Ｓ
／３７０　１１０命令のオペランド・アドレスである。
ＣＡＷは、そのＩ１０命令が発行された時のＳ／３７０
記憶１６２中の１６進位置４８の３２ビツト内容であり
、記憶キーを含む。８バイトＣＣＷは、上記ＣＡＷによ
ってアドレスされる。ＥＸＥＣ３７０が割り込み表示を
返す時、このフィールドはそのＣ８Ｗを含む。ＰＥ８５
は、Ｉ１０割り込みを引き起こす時Ｓ／３７０１　Ｂ適
位置４０にそのＣ８Ｗを記憶する。ＣＩＪＡフィールド
は不変のままである。
「動作」メツセージは、部分的または完全にＥＸＥＣ３
７０によって処理されるべきＳ／３７０命令に遭遇する
時はいつでも、Ｓ／３７０マイクロコードによってＥＸ
ＥＣ３７０に送られる。
「動作」メツセージは、第４１Ｄ図のメイル・ブロック
５０５に関連する上述の情報を含む。
Ｓ／３７０に送られるＥＸＥＣ３７０メツセージは次の
ものを含む。
１．１リセツト」メツセージ（ＯＰＰＩ３は、Ｓ／３７
０マイクロコードにＳ　／　３７０リセツトの処理を要
求する。
２、「クリア・リセット」メツセージ（ＯＰ＝２）は、
Ｓ／３７０リセツト及びクリア記憶を要求する。
３、「停止」メツセージは、Ｓ／３７０に、Ｓ／３７０
命令のフェッチを停止し、更なる命令を待つことを要求
する。「停止」メツセージは、ＯＰフィールド＃３を含
む。
４、「ステップ」メツセージ（ＯＰ寓４）は、ＲＯＭＡ
Ｎ　　Ｓ／３７０マイクロコードに、１つのＳ／３７０
命令をフェッチ及び実行し「停止」モードに入るべきこ
とを要求する。
５、「ラン」メツセージ（ＯＰ−５）は、Ｓ／３７０マ
イクロコードに、Ｓ／３７０命令ｇ令をフェッチし実行
するその正常モードに入るように要求する。
８、ＬＰＳＷメツセージ（ＯＰ冨６）は、Ｓ／３７０マ
イクロコードに、ＬＰＳＷ　（ロード・プロダラム状況
ワード）メツセージのアドレス・フィールドに指定され
たアドレスを使用してＳ／３７０ＬＰＳＷ命令を実行す
るように要求する。
７．３Ｍ５Ｇメツセージ（ＯＰ＝７）は、１つまたはそ
れ以上の構成されたＳ／３７０　１１０装置の変更の状
況を表示する。
８、Ｉ○Ｉ　ＮＴＲメツセージ（ＯＰ＝８）は、■１０
！１１！の完了を示す。もしそのチャネルがマスクされ
ていないなら、Ｓ／３７０マイクロコードがＩ１０割り
込みを開始することになる。もしそのチャネルがマスク
されているなら、Ｓ／３７０マイクロコードは、そのＣ
８Ｗを装置状況テーブルにセーブし、装置状況を０ｆ（
ｃＳＷ記憶済み）にセットする。ｌ０ＩＮＴＲメツセー
ジはまた、ＣＵＡ及びＮＣ（ＤＳＴ　　Ｃ１ＪＡ中に配
置される〉次フィールドを含む。
キャッシュ・コントローラ１５３からの２つのメツセー
ジ、「フェッチ」及び「記憶」は、メツセージというよ
りも寧ろ論理機能である。それは、ＣＮＴ及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
それらのフィールドは、 ＢＵＦ−２バイト：　記憶２１０中のバッファ・アドレ
ス ＣＮＴ−２バイト：　バイト・カウントＡＤＤＲ−４バ
イトＨＳ／３７０記憶アドレス・ワード／キー Ｓ／３７０マイクロコードは、各アドレス可能Ｓ／３７
０１１の状況についての情報を含むテーブルを維持する
。その情報の主要な部分は、次のものである。
装置条件−これは、Ｔｌ０１ＳＩＯなどの後のＣＲ（Ｓ
／３７０条件レジスタ）の即時的セットを許容する。
装置衣−Ｉ１０割り込みを取得するときに使用されるべ
き次の条件 装置Ｃ５Ｗ−マスクされた３７０　１１０割り込みのた
めに維持される ３７０装置につき、Ｉ）ＳＴ　（ｃｔＪＡ）の次の４つ
の異なる装置条件が可能である。
００　装置レディ ０１　装置レディでない、Ｃ８Ｗ記憶済み１０　装置ビ
ジー １１　装置動作しない Ｓ／３７０！ｉＩ置上のＩ１０１００完了時点で、Ｃ３
Ｗ（チャネル状況ワード）がチャネルによってＣＰＵに
送られる。もしそのチャネルがマスク・オフされている
なら、ＣＰＵはそのＣ８Ｗを受は入れない。
この実施例では、もしチャネルがマスクされているなら
、Ｓ／３７０マイクロコードがＣ８Ｗをセーブして、Ｄ
ＳＴ　（ｃＵＡ）条件を０１にセットする。後のＣ８Ｗ
またはＳＩＯは、セーブされたＣ８Ｗの記憶と、条件コ
ード（ｃ８Ｗ記憶済み）のＣＲへの配置をもたらす。Ｓ
／３７０マイクロコードが初期化されるとき、Ｓ／３７
０マイクロコードは、全ての装置が動作するとは想定し
ない。Ｓ／８８は、サポートすべき各装置毎に「オンラ
イン・メツセージ」を送ることになる。
その装置は、そのＣＵＡ　（制御ユニット・アドレスに
よって識別される。
（４）Ｓ／３７０マイクロコードとＥＸＥＣ３７０の間
の命令フロー ＰＥ８５がＳ／３７０プログラム命令ストリングを実行
する時、これは時としてＩ１０命令に遭遇し、そのＩ１
０命令はこの実施例では５７８８プロセツサ６２及び関
連ハードウェア、ファームウェア、及びソフトウェアに
よって実行される。
第４４Ａ乃至り図（及び第４３図）は、これらのＳ／３
７０　　Ｉ１０実行命令のために利用されるマイクロコ
ード・シーケンス・フローである。ＢＣＵ１５８（及び
アダプタ１５４）は、Ｓ／８８ハードウエアによる最終
的なＳ／３７０　１１０命令の実行を有効化するための
主要ハードウェア結合機構である。ＢＣＵ１６６内で、
ＤＭＡＣ２０９は、動作及びデータの流れを導くための
主要な「交通巡査」の役割を果たす。ＤＭＡＣ２０９の
チャネルＯは、Ｓ／３７０からＩ１０コマンドを受は取
り、チャネル１はＳ／３７０からのデータ・フローを処
理し、チャネル２はＳ／３７０へのデータ・フローを処
理し、チャネル３はＳ／３７０に対して割り込み（及び
他の）メツセージを送る。ＢＣＵ１５８中のローカル記
憶２１０は、Ｓ／３７０とＳ／８８の間の通信領域を形
成する。
ローカル・パス２２３／２４７は、Ｓ／８８プロセツサ
６２をＤＭＡＣ２０９とローカル記憶２１０に結合する
。ローカル・パス２２３／２４７は、ＤＭＡＣ２０９と
記憶２１０とを、ＢＣＵＩ５６及びアダプタ１５４中の
高速ハードウェアを介してＳ／３７０に結合する。
Ｓ／３７０　１１０命令は、Ｓ／３７０内の処理のため
Ｓ／３７０マイクロコード・ルーチンにディスパッチさ
れ、Ｓ／８８アプリケージ３ン・プログラムＥＸＥＣ３
７０は（その関連５７８８ＥＴＩＯマイクロコードとと
もに）最終のＩ１０実行を行う。アダプタ１５４とＢＣ
Ｕ１６Ｂは、Ｓ／３７０とＳ／８８の間のハードウェア
接続を形成する。開始Ｉ１０マイクロコード・ルーチン
は、各装置の状況を追跡するテーブルＤＳＴをもち、例
えばもし既にＳＩＯを発生し、それがビジーであり、割
り込みを受は取っているなら、それは現在商用である。
この情報は、条件コードＣＣ中に含まれる。
その章は、さまざまなＳ／３７０　　Ｉ１０１００ため
の命令フローを記述する。この章で使用される特定の処
理及び用語は、この章の最後に定義されている。動作は
次のとおりである。
（１）チャネル・クリア（第４４Ａ図）−この命令は、
アドレスされたチャネルにおけるＩ１０システム・リセ
ットを引き起こし、システム・リセットがアドレスされ
たチャネル上の全ての装置に通知される。Ｓ／３７０マ
イクロコードは、そのチャネル上にどの増成が実際にあ
るかは知らず、従って、そのチャネル上の全てのエント
リについてＣＣ−３をセットする。その後、ＥＸＥＣ３
７０は、そのチャネル上の構成を再定義するために５Ｍ
５Ｇを送ることになる。
クリアされるべきチャネルは、命令アドレスのビット１
６乃至２３によってアドレスされる。Ｓ／３７０マイク
ロコードがディスバッチから制御を受は取る時、それは
チャネル・アドレスをチエツクすることによって始まる
。するとそのチャネル・アドレスは、有効か無効かのど
ちらかである。もしそのチャネル・アドレスが無効であ
るなら、条件レジスタ（ｃＲ）が３にセットされ、Ｓ／
３７０が次の順次命令に戻る。チャネル・アドレス有効
の場合、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に
クリア・チャネル・メツセージを送る。それは次に、こ
のチャネルを探して全ての装置状況テーブル（ＤＳＴ）
エントリを走査する。全ての条件コード・フィールドは
、回層でないことを意味する３にセットされ、見出され
た保留割り込みテーブル（ＰＩＴ）エントリは、自由Ｐ
ＩＴリヌトに解放される。Ｓ／３７０マイクロコードは
次に、条件レジスタを０にセットし、次の順次命令に至
る。ところで、ＥＸＥＣ３７０は、クリア・チャネル・
メツセージを受は取る時、アドレスされたチャネル上の
全ての装置に対してＩ１０システム・リセットを実行す
る。ＥＸＥＣ３７０は次に、どの装置が線につながって
いるかを確認して、そのチャネル上の構成を再定義する
ためにＳ／３７０マイクロコードに状況メツセージを送
る。Ｓ／３７０マイクロコードが状況メツセージを受は
取る時、Ｓ／３７０マイクロコードは、状況メツセージ
中でアドレスされた各装置の装置状況テーブルにおける
条件コードを変更する。
＜２）Ｉ１０クリア（第４４Ｂ図）−この命令は、アド
レスされたＣＵＡのためのＩＭＳＧ　＜割り込みメツセ
ージ）がＥＸＥＣ３７０によって返されるまで、ＰＥ８
６におけるＳ／３７０命令処理を中断する。
Ｓ／３７０マイクロコードがディスバッチがら制御を受
は取る時、Ｓ／３７０マイクロコードは、命令の上端ア
ドレスから制御ユニット・アドレス有効Ａを取得する。
その制御ユニット・アドレスを使用して、Ｓ／３７０マ
イクロコードはこの装置の正しい装置状況テーブルを見
出す。Ｓ／３７０マイクロコードは、条件コードＣＣＯ
値をチエツクする。このとき、３つの選択肢がある。
すなわち、（Ａ）ＣＣがゼロまたは３に等しい、（Ｂ）
ＣＣが２に等しいかまたはＣＣが１に等しく且つ次の条
件ＮＣが２に等しい、（ｃ）ＣＧが２に等しいかまたは
ＣＣが１に等しい。
第１の選択肢の場合、ＣＣはゼロまたは３に等しく、Ｓ
／３７０マイクロコードは単に条件レジスタをＣＣの値
にセットし、次の順次命令に至る。
もしＣＣが１に等しいなら、保留割り込みテーブル（Ｐ
　Ｉ　Ｔ）に保留割り込みが存在する。この場合、Ｓ／
３７０マイクロコードは、保留割り込みテーブル・エン
トリに行き、ＮＣの値をチエツクする。
ＣＣが２または１に等しくＮＣが２に等しい場合、Ｓ／
３７０はＥＸＥＣ３７０にクリアＩ１０メツセージを送
る。Ｓ／３７０は肯定応答を待ち、その装置に関連する
保留割り込みエントリをクリアする。ところで、ＥＸＥ
Ｃ３７０がクリアＩ１０メツセージを受は取る時、ＥＸ
ＥＣ３７０はアドレスされた装置のその選択的なリセッ
トを実行し、その装置のための制御状況ワードを構築し
、割り込みメツセージをＳ／３７０マイクロコードに戻
す。Ｓ／３７０マイクロコードが割り込みメツセージを
受は取る時、Ｓ／３７０マイクロコードは、ＰＩＴエン
トリを生威し、そのメツセージからのＮＣ及びＣ８Ｗに
記入する。
この時点で、ＣＣが２または１に等しいという第３の選
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にととまっている、というものである。第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、ＣＣは２また
は１に等しくなる。Ｓ／３７０マイクロコードはその割
り込みをポツプし、Ｃ８ＷをＳ／３７０記憶に配置し、
条件レジスタを１にセットして次の順次命令に戻る。
（３）装置停止（第４４Ｃ図）−８／３７０マイクロコ
ードが装置停止命令のためにディスバッチから制御を受
は取る時、Ｓ／３７０マイクロコードは、アドレスされ
た装置状況テーブル・エントリのための条件コードをチ
エツクする。このとき３つの選択肢があり、それは、条
件コードが０または２に等しいことと、条件コードが１
に等しいことと、条件コードが３に等しいことである。
第１の選択肢の場合、条件コードがＯまたは２に等しく
、Ｓ／３７０マイクロコードがＥＸＥＣ３７０に装置停
止メツセージを送る。５７３７０マイクロコードは次に
、Ｓ／３７０Ｃ８Ｗ中の１６個の状況ビットをゼロにし
、条件レジスタを１にセットレ、次の順次命令に戻る。
ところで、ＥＸＥＣ３７０が装置停止メツセージを受は
取る時、ＥＸＥＣ３７０はアドレスされた装置上で適当
な機能を実行し、正常割り込みメツセージを戻す。ＣＣ
−１のとき、Ｓ／３７０マイクロコードはＰＩＴテーブ
ルからの割り込みをポツプし、Ｃ８ＷをＳ／３７０記憶
中の適切な位置に配置し、条件レジスタを１にセットし
て次の順次位置に行く。第３の選択肢の場合、ＣＣは３
に等しく、Ｓ／３７０マイクロコードは単に条件レジス
タを３に等しくなるようにセットして次の順次命令に至
る。
（４）Ｉ１０停止（第４４Ｃ図）−説明のこのレベルで
は、Ｉ１０停止の機能は、装置停止の機能と同一である
。
（６）Ｉ１０再開（第４４Ｄ図）−Ｓ／３７０システム
上では、ＲＩＯ命令は単に、命令を受は入れる前に、そ
のチャネルが動作するかどうかを調べるためにチエツク
するだけである。　Ｓ／３７０マイクロコードは、別の
Ｉ１０命令の場合と同様に、特定のＣＵＡかどうかにつ
いてＣＣをチエツクしなくてはならない。ＣＡＷは参照
されず、ＣＣＷはこの命令の場合フェッチされない。
Ｓ／３７０マイクロコードがＩ１０命令再開のためにデ
ィスバッチから制御を受は取る時、Ｓ／３７０マイクロ
コードはアドレスされた装置状況エントリにつき条件コ
ードをチエツクする。ＣＣが０１１または２に等しい場
合、Ｓ／３７０マイクロコードは、条件コードを２にセ
ットし、条件レジスタをＯにセットし、次の順次命令に
至る。
ところで、ＥＸＥＣ３７０がＩ１０再開メツセージを受
は取る時、ＥＸＥＣ３７０は制御ユニット・アドレスを
調べ、前に中断されていたＩ１０動作を１１統する。！
Ｆ＋２の選択肢の場合、ＣＣは３に等しく、Ｓ／３７０
マイクロコードは単に条件レジスタを３にセットして次
の順次命令に行く。
（６）Ｉ１０開始（第４４ＥＳ）−Ｓ／３７０マイクロ
コードがｌ１０Ｗｉ始動作のためにディスバッチから制
御を受は取る時、Ｓ／３７０マイクロコードは、装置状
況テーブル・エントリを見付けるために制御ユニット・
アドレスを使用する。
Ｓ／３７０マイクロコードは次に、条件コードをチエツ
クし、このとき４つの選択肢がある。すなわち、ＣＣが
Ｏに等しい、ＣＣが１に等しい、ＣＣが２に等しい、及
びＣＣが３に等しい、である。ＣＣが０に等しい場合、
装置はレディであり、Ｓ／３７０マイクロコードはＥＸ
ＥＣ３７０にＩ１０開始メツセージを送り、ＣＣを、ビ
ジー・を意味する２に等しくセットし、条件レジスタを
、受領されたことを意味する０にセットし、次の順次命
令に戻る。ところで、ＥＸＥＣ３７０が１１０開始メツ
セージを受は取る時、ＥＸＥＣ３７０は特定装置を見付
けるために制御ユニットアドレスを使用し、その装置上
で正常１１０動作を開始する。第２の選択肢の場合、Ｃ
Ｃは１に等しく、Ｓ／３７０マイクロコードが割り込み
をポツプして、そのＣ８ＷをＳ／３７０記憶中に配置し
、Ｃ８Ｗビジー・ビットを「オン」にセットし、条件レ
ジスタを１にセットし、次の順次命令に至る。第３の選
択肢の場合、ＣＣは２に等しく、Ｓ／３７０マイクロコ
ードはＣ５Ｗ及びＳ／３７０記憶位置４０Ｘを全てゼロ
にセットし、Ｃ８Ｗビジー・ビットをターン・オンし、
条件レジスタを１に等しくセットし、次の条件命令に行
く。第４の選択肢の場合、ＣＣは３に等しく、Ｓ／３７
０マイクロコードは単に、条件レジスタを３（これは装
置が動作しないこヒを意味する）にセットし、次の順次
命令に行く。
（７）Ｉ１０高速解放開始（第４４Ｆ図＞−５７３７０
マイクロコードがディスパッチ゛からＩ１０高速解放開
始命令を受は取った時、Ｓ／３７０マイクロコードは、
アドレスされたＤＳＴエントリがあるかどうか条件コー
ドわチエツクする。このとき、ＣＣが０、ｌまたは２に
等しい、ということと、ＣＣが３に等しい、ということ
の２つの選択肢がある。第１の選択肢の場合、ＣＣが０
、ｌまたは２に等しく、Ｓ／３７０マイクロコードはＥ
ＸＥＣ３７０にＩ１０高速解放開始メツセージを送り、
ＣＣを２に等しくセットし、条件レジスタを０セツトし
、次の順次命令に行く。ところで、ＥＸＥＣ３７０がＩ
１０高速解放開始メツセージを受は取る時、もし可能な
らＩ１０命令を開始し、さもなければ、Ｓ／３７０マイ
クロコードによって受領された時正常割り込みとして働
く遅延された条件コードを含むＣ８Ｗをもつ割り込みメ
ツセージを返す。第２の選択肢の場合、条件コードは３
に等しく、Ｓ／３７０マイクロコードは単に条件レジス
タを３にセットして次の順次命令に行く。
＜８）Ｉ１０テスト（第４４Ｇ図）−Ｓ／３７０マイク
ロコードがＩ１０テストのための制御をディスパッチか
ら受は取る時、Ｓ／３７０マイクロコードは条件コード
わチエツクする。このとき、ＣＣがＯまたは３に等しい
、ＣＣが１に等しい、及びＣＣが２に等しい、という３
つの選択肢がある。ＣＣが０または３に等しい場合、マ
イクロコードは条件レジスタをＣＣ値に等しくセットし
、次の順次命令に行く。第２の選択肢の場合、ＣＣはｌ
に等しく、マイクロコードは割り込みをポツプしてＣ８
ＷをＳ／３７０記憶中に配置し、条件レジスタを、Ｃ８
Ｗ記憶済みを意味する１にセットして次の順次命令に至
る。第３の選択肢の場合、ＣＣは２に等しく、マイクロ
コードはＳ／３７０記憶中のＣ５ＷＷ域＜４０Ｘ）をゼ
ロにし、条件レジスタを１に等しくセットし、次の順次
命令に行く。
（９）チャネルＩＤ記憶（第４４Ｈ図）−Ｓ／３７０マ
イクロコードがディスパッチからチャネルＩＤ記憶のた
めの制御を受は取る時、５７３７０マイクロコードはチ
ャネル・アドレスをチエツクする。このとき、チャネル
・アドレス有効及びチャネル・アドレス無効という２つ
の選択肢がある。チャネル・アドレス有効の場合、マイ
クロコードはＳ／３７０記憶位置を、１６進Ａ８から１
６進２０００００００にセットする。マイクロコードは
次に、条件レジスタをＯにセットし、次の順次命令に行
く。
（１０）チャネル・テスト（第４４１１！り−Ｓ／３７
０マイクロコードがチャネル。テストのための制御をデ
ィスパッチから受は取る時、Ｓ／３７０マイクロコード
はチャネル・アドレスをチエツクする。この場合、２つ
の主要な選択肢と、３つのあまり主要でない選択肢があ
ることに留意されたい。第１の主要選択肢、すなわちチ
ャネル・アドレス無効の場合、マイクロコードは条件レ
ジスタを３にセットし、次の一順次命令に行く。
第２の主要選択肢、すなわちチャネル・アドレス有効の
場合、マイクロコードはさらにこのチャネルがあるかど
うか全てのＤＳＴエントリをチエツクする。第１の主要
でない選択肢の場合は、マイクロコードが、この装置が
保留割り込みをもつことを意味するＣＣ−１を有する特
定装置のためのＤＳＴエントリを発見した時に生じる。
この場合、マイクロコードは条件レジスタを１に等しく
セットし、次の順次命令に行く。もしマイクロコードが
このチャネルのためのＤＳＴエントリのリストの底に到
達するなら、マイクロコードはＣＣ−１のエントリを見
出さなかったというこヒであり、次にＣＣ−２の少なく
とも１つのエントリが存在するかどうかを調べるための
チエツクを行う。もしそうなら、これが第２の主要でな
い選択肢であり、この場合、マイクロコードは条件レジ
スタを２に等しくセットして次の順次命令に行く。さも
なければ、第３の主要でない選択肢が生じて、条件レジ
スタを０に等しくセットして次の順次命令に行く。
（１１）１次及び２次割り込み（！４４Ｊ及び４４に図
）−１次及び２次割り込みという用語は、Ｓ／３７０の
用語である。１次割り込みは、１１０１１から生じるＣ
８Ｗ中に少なくとも１つのチャネル終了（ｃＥ）状況ビ
ットを含む、２次割り込みは、そのＩ１０１００ための
装置終了（ＤＥ）を含む第２の割り込みであるかまたは
、サービスを要求する装置によって開始される非同期割
り込みである。
この説明のこのレベルでは、１次及び２次割り込みの間
には差異がないので、１次割り込みについてのみ説明す
る。第４４Ｊ図及び第４４に図の間の、Ｉ１０マスクさ
れた割り込みと、Ｉ１０イネーブルされた割り込みの間
の差異は、Ｉｌｏがマスクされているかどうか、という
ことである。
すなわち、Ｓ／３７０プロセツサが、チャネルがらやっ
てくる割り込みを受は入れるかどうか、ということであ
る。もし割り込みがＳ／３７０プロセツサによって受は
入れられないなら、チャネルはその割り込みをスタック
し、それは、Ｓ／３７０プロセツサがイネーブルされる
時間まで保留割り込みと呼ばれる。ＥＸＥＣ３７０が特
定の装置動作をエミュレートしている間に割り込み条件
が生じた時、ＥＸＥＣ３７０はＣ８Ｗを構築してそれを
メツセージ中に格納し、そのメツセージはＳ／３７０マ
イクロコードに送られる。マイクロコードがその割り込
みメツセージを受は取る時、マイクロコードは、Ｉｌｏ
がマスクされているか、あるいはイネーブルさているか
どうかを見出すためにＳ／３７０マスクをチエツクする
。そして、もしそのＩｌｏがマスクされている（第４４
Ｊ図）なら、マイクロコードはその割り込みをスタック
する。割り込み処理をスタックすることの説明は、以下
で与える。Ｓ／３７０マイクロコードがマスクをチエツ
クしＩｌｏがイネーブルされているなら（第４４に図）
、割り込みをかける装置のＤＳＴＳツエントリ中件コー
ド・フィールドが、割り込みメツセージ中の次の条＃　
（ＮＣ）に等しくセットされ、そのメツセージからのＣ
８ＷがＳ／３７０記憶に入れられ、マイクロコードが１
１０割り込みの実行を引き起こす。
（１２）Ｓ／３７０　　Ｉ１０マスク事亀（第４４Ｌ図
〉−もしＥＸＥＣ３７０がＳ／３７０マイクロコードに
割り込みメツセージを送る時１１０がマスクされている
なら、割り込みは保留割り込みテーブル（Ｐ　Ｉ　Ｔ）
エントリ中にスタックされる。そして、後の時点で、１
１０割り込みのイネーブルをもたらすＳ／３７０事象が
生じることになる。このことは、ロードＰＳＷ命令、セ
ット・システム・マスク命令、またはマスクがＩｌｏを
イネーブルする何らかの割り込みである。ＰＳＷシステ
ム・マスクが、以前にマスクされたＩｌｏをイネーブル
するように変更された時の任意の時点で、Ｓ／３７０マ
イクロコードはそれらのチャネルのために保留である割
り込みがないかどうかをチエツクする。そしてもし見付
からないなら、マイクロコードは単に次の順次命令へと
脱出する。しかしもし１つ見付かったら、マイクロコー
ドはその割り込みをデープルからポツプして出し、Ｓ／
３７０記懐中にＣ５Ｗを配置して１１０割り込みを実行
する。
以下に示すのは、直ぐ上で参照された処理の説明を与え
るものである。
（１）スタックされた割り込み−　スタックされた割り
込みという用語は、Ｓ／３７０　１１０がマスク・オフ
された時Ｓ／３７０マイクロコードによって受は取られ
る割り込みメツセージと結合して使用される。割り込み
は、いわゆる保留割り込みテーブルまたはＰＩＴ中の装
置状況領域中にスタックされる。ＰＩＴエントリは、割
り込みを引き起こすＳ／３７０装置をあられすＤＳＴエ
ントリに対してＦＩＦＯ順に連鎖される。割り込みをス
タックすることは、自由リストからＰ　Ｉ　’ｆエント
リを取得し、それをこのＤＳＴエントリのためにＰＩＴ
リストの終端に連鎖し、そのＣ３ＷをＰＩＴエントリの
状況フィールド中に配置し、ＰＩＴエントリのＮＣフィ
ールドにＮＣ値を配置し、ＤＳＴのＣＣＷフィールドを
「１」にセットすることからなる。ＣＣを「１」にセッ
トすることは、この装置に保留割り込みが存在すること
を示す。
（２〉割り込みポツプ−割り込みをポツプすることは、
ＤＳＴ／ＰＩＴエントリの最上部のＰＩＴエントリを連
鎖から外し、ＤＳＴ条件コードを、ＰＩＴエントリのＮ
Ｃフィールドで見出された値にセットし、Ｓ／３７０　
　Ｃ５Ｗを含むＰＩＴエントリの状況フィールドをセー
ブし、ＰＩＴエントリを自由リストに戻すことからなる
。
（３）ＥＸＥＣ３７０へのメツセージ送信〈第４３図〉
−これは、この説明では、例として参照されるものであ
る。この時点でオプションＣＣが０に等しい場合、Ｓ／
３７０マイクロコードは、ＥＸＥＣ３７０にメツセージ
を送る必要があると決定している。そのメツセージは特
に、Ｉ１０開始メツセージである。このメツセージまた
はＳ／３７０マイクロコードが送る他のメツセージに対
して、手続きは同一である。Ｓ／３７０マイクロコード
は、記憶１８２中のメイルボックス・エントリ中のデー
タ・フィールドにそのメツセージの内容を記入する。Ｓ
／３７０マイクロコードは次に、ＰＵからＢＣＵへの要
求を発行し、それはＢＣＵ論理２５３によって受領され
る。Ｓ／３７０マイクロコードは次に、肯定応答の戻り
を待つ。
ところで、ＢＣＵ論理は、ＰＵからＢＣＵへの表示を受
は取る時、メイルボックスからＢＣＵ配憶２１０ヘデー
タを転送するために、記憶アクセス及びＤＭＡ動作を開
始する。ＤＭＡが完了した時、ＢＣＵはＳ／３７０マイ
クロコードに肯定応答信号を返し、Ｓ／３７０マイクロ
コードは次にその次の順次命令を進める。それと同時に
、ＤＭＡＣ論理がシステム８８に割り込みをかける。ソ
フトウェア・ルーチンが制御を受は取り、動作の有効性
をチエツクし、ＥＸＥＣ３７０に通知を送り、ＥＸＥＣ
３７０は次にワーク・キューからメツセージを取り出す
。
（４）Ｓ／３７０マイクロコードに対するメツセージの
送信−ＥＸＥＣ３７０がＳ／３７０マイクロコードに送
るメツセージには、いくつかの興なるタイプがあるｅＳ
／３７０　　Ｉ１０マスク事象（第４４Ｌ図）は、その
ような割り込みメツセージの例である。ＥＸＥＣ３７０
は、ＢＣＵ論理とインターフェースするＥＴＩＯマイク
ロコードを呼び出す。ＥＴＩＯはＢＣＵ記憶２１０から
Ｓ／３７０記憶へメツセージを転送するＤＭＡ動作を開
始する。ＤＭＡが完了した時、ＢＣＵからＰＵへのメツ
セージがＳ／３７０マイクロコードへ送られ、割り込み
がシステム８８に送られ、このことはＥＴＩＯインター
フェース・ルーチンの、ＥＸＥＣ３７０への通知・の送
信を引き起こす。
Ｅ１９．バス制御ユニット（ＢＣｌＪ）の動作（１〉序
論 前述のシステム要素及びその機能の一部を簡単に要約し
てみよう。すなわち、ＢＣＵ１６ＢはＳ／３７０チツプ
・セット１，５０と、Ｓ／８８ＰＥＥ３２とモジュール
ｌＯ中の関連システム及びＩ１０素子からなるＩ１０サ
ブシステムの間のインターフェース機能を実行する。Ｓ
／３７０チツプ・セット１６０とＩ１０サブシステムは
、パス・アダプタ１６４を介して通信する。Ｓ／８８主
記憶１６内のＳ／３７０記憶領域１６２は、場合に１つ
では基本的記憶モジュール（ＢＳＭ）１６２と呼ばれる
ことがある。ＢＣＵ１５６とパス・アダプタ１６４とを
結合する２岨のアダプタ・パス・インターフェース線２
４９．２５０（チャネル０）及び２５１．２５２（チャ
ネル１）がある。
ＢＣＵ１５６は、８４ＫＢローカル記憶２１０と、直接
アクセス・コントローラ（ＤＭＡＣ）２０９と、３２ビ
ツト・ローカル・アドレス・バス２４７と、３２ビツト
・ローカル・データ・バス２２３及びインターフェース
論理２０５を有する。
前記に詳細に説明したように、ＤＭＡＣ２０９は、４つ
のデータ転送チャネルをもつ。
チャネル０−　メイルボックス・コマンドがＰＥ８６か
らＢＣＵ１１５Ｂへ転送される。メツセージは、Ｓ／３
７０記憶領域１６２からローカル記憶２１０へ読み出さ
れる。
チャネル１　−　　Ｓ／３７０ＰＥ８５のデータ書込。
データは、ローカル記憶２１０への転送のために、Ｓ／
３７０記憶領域１６２から読み取られる。
チャネル２　−　　Ｓ／３７０ＰＥ８３のデータ読取。
データは、ローカル記憶２１０からＳ／３７０記憶領域
１６２に転送される。
チャネル３　−　　ＢＣＵ１６８からＳ／３７０ＰＥ８
５への高優先順位メツセージ転送。メツセージは、ロー
カル記憶２１０からＳ／３７０記憶領域１６２に転送さ
れる。
ＤＭＡＣ２０９は、パス・アダプタ１５４ヒローカル記
憶２１０の間でダブル・ワード（３２ビツト）を転送す
る。それは、Ｉ１０データ転送が完了した時にＩ１０サ
ブシステム（Ｓ／８８ＰＥ６２）に割り込みをかける。
ローカル記憶２１０は、ＤＭＡＣ２０９を介する自動メ
イルボックス・ロードのためのＩｌｏ及びメツセージ・
データ・バッファＷＱＢと、リンク・リスト・データを
もつ。
ＢＣＵ論理２０５は、ローカル・パス調停ユニット２１
６を有し、そこにおいて、Ｓ／８８ＰＥ８２とＤＭＡＣ
２０９が、ローカル・パス、すなわち、データ・パス２
２３及びアドレス・パス２４７に対するアクセスを求め
て競合する。ＰＥ６２「パス要求」線１９０は、以下の
アドレス（第４１Ｃ図参照）がアドレス・デコード及び
調停ユニット２１６によって検出される時はいつでもア
クティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたＢＣＵリセッ
ト、８３Ｍ書込セレクト・アップ、８３Ｍ書込セレクト
・アップ、及びＢＣ１Ｊ状況読取を含む、ＢＣＵによっ
て指示されたコマンド；ローカル・パス割り込み肯定応
答サイクル：及びＤＭＡＣによって指示された読取また
は書込レジスタ・コマンドである。
ＤＭＡＣパス要求１１ｉ１２６９は、ＤＭＡＣシーケン
ス（ローカル記憶２１０の読取または書込）、またはリ
ンク・リスト・ロード・シーケンス（ローカル記憶から
の読取）のためにローカル・パス２２３．２４７の制御
を得たいと望む時にアクティブとなる。パス許可線２６
８は、ローカル・パスの制御が論理２１［３によってＤ
ＭＡＣ２０９に与えられた時に立ち上げられる。、１１
１９１は、ｉＭ御がＰＥ６２に与えられているなら立ち
上げられる。
ＢＣＵ論理２０５は、パス・アダプタ１５４と１１０サ
ブシステムの間のＤＭＡＣ２０９転送タイミングを制御
し、４ＫＢまでのＩ１０転送の、チャネル０及び１上の
パス・アダプタ１５４のための６４バイト・ブロック転
送への変換を行う。
ＢＣＵ論理２０５は、ブロック転送の際の６４バイト境
界交差を検出する。もしこれが生じると、そのブロック
は、２回の個別の転送に分割される。ＢＣ１Ｊ１５Ｂが
その第１の転送のための６４バイト境界までのワードの
数を計算する。これは、パス・アダプタ１５４に対する
開始アドレスとともに提供される。残りのワードは、新
しいアドレスとともに、後のコマンド（ＢＳＭｍ取／Ｂ
ＳＭ書込）によってパス・アダプタ１５４に提供される
ことになる。ＢＣＵ論理はまた、高優先順位メツセージ
またはメイルボックス読取要求が生じる時、Ｉ１０デー
タ転送（６４バイト境界上）の優先使用を与える。高優
先順位メツセージ及びメイルボックス読取要求は、ＢＣ
Ｕ１５６上で同時に処理することができる。ｒＢｓＭｉ
取」及びｒＢＳＭ書込」は、ＢＣＵ２５ｅ中で同時に処
理することができる。
ＢＣＵ１５６は次のような４つのＩ１０動作を実行する
。
メイルボックス読取動作：これは、ｒＰｔＪからＢＣＵ
要求」線２５６ａを介して、Ｓ／３７０１１０命令マイ
クロコードによって開始される。
メイルボックス１８８は、Ｓ／３７０　　ＢＳＭＩ６２
中にある。それは、Ｉ１０サブシステム（Ｉ１０開始な
と）によって実行されることになるＩ１０コマンドを記
憶するために使用される。それはまた、Ｉ１０サブシス
テムがＰＥ８５から受領する状況または他の情報をも含
む。「メイルボックス・セレクト・アップ」コマンドは
、「ＰＩＪからＢＣＵ！ｌ択線」２１０がアダプタ・パ
ス・チャネル０上で活動化される時にＢＣＵ１６６によ
つて開始される。Ｓ／３７０　　Ｉ１０書込動作（アダ
プタ・パス・チャネル０）は、もしｒＰＵからＢＣＵへ
の要求」がＳ／３７０　Ｐ　Ｅ　８５によって活動化さ
れるなら、６４バイト境界上で優先使用される。
Ｓ／３７０　　Ｉ１０読取及び書込動作：これは、アダ
プタ・パス・チャネル０及び１上での、Ｓ／３７０記憶
１６２とＩ１０装置の間のデータ転送（最大４ＫＢブロ
ツク）を用意する。全てのデータ転送は、ｒＢＳＭセレ
クト・アップ」アダプタ・パス・コマンドを介して、Ｉ
１０サブシステムによって開始される。
高優先順位メツセージ転送：　Ｉ１０サブシステムから
Ｓ／３７０に渡される高い優先順位の性質の、割り込み
、状況、エラーなどのメツセージ。全ての転送は、「キ
ュー・セレクト・アップ」コマンドを介して、ＢＣＵ１
５６から開始される。もし、高優先順位メツセージ要求
が生じるなら、Ｓ／３７０　　ｌ１０ｉ取動作（アダプ
タ・パス・チャネル１〉が６４バイト境界上で優先使用
されることになる。
Ｅ２０．Ｓ／３７０　１１０開始シーケンス・フロー、
概要及び詳細説明 「Ｉ１０開始命令５ＩＯＪ、「チャネル・アドレス・ワ
ードＣＡ　Ｗ　Ｊ及び「チャネル制御ワードＣＣＷ　Ｊ
が、Ｓ／３７０記憶１６２中の予定の「メイルボックス
」位置中に記憶される。この情報は、ＢＣＵインターフ
ェース論理２０５及びパス・アダプタ１５４を介してロ
ーカル記憶２１０に渡される。
第１８Ｉ：ｌＡに示されているＤＭＡＣチャネル０レジ
スタは、メイルボックス読取動作のために使用される。
それらは、Ｓ／８８　Ｐ　Ｅ　６２によって、「リンク
・アレイ連鎖モード」で動作するようにプログラムされ
ることになる。ＰＥ６２は、ローカル記憶２１０（第４
１Ｈ図）中の一連の「リンク・リスト（テーブル）」を
セットアツプすることによって、このモードを初期化す
る。それは次に、第１の「最先にリンクされたリスト・
アドレス」をＤＭＡＣチャネルＯベース・アドレス・レ
ジスタ（３２ビツト）ＢＡＲにセットすることになる。
このアドレスは、、リンクされたリスト・データの記憶
２１０中の最初の位置を指し示すことになる。
Ｄ　Ｍ　Ａ　ＣｒＰ　ＣＬ　」＜１３２２１ｉ　−ＩＫ
　）　２６７　ａは、ＰＥ６２によって、ＰＣＬ線２５
７ａが活動化される時はいつでも、ＤＭＡＣ２０９をし
てそのＩＲＱ割り込み入力！２６８を活動化させるよう
にプログラムされることになる。’ＰＣＬＪ線２５７ａ
は、アダプタ・バッファ２５９を介する主記憶１６２か
らローカル記憶２１０へのメイルボックス・データ転送
の完了に続いて活動化されることになる。その割り込み
は、Ｓ／８８プロセツサＰＥ６２に、メイルボックス・
ロードが丁度完了したことを通知する。
リンク・リスト・データ（第４１　Ｈ図）は、次のもの
からなる。すなわち、データ・ブロックの開始記憶アド
レスと、記憶転送カウントと、次のテーブル・エントリ
に対するリンク・アドレスである。そのテーブル中の最
後のリンク・アドレスは、ゼロとなる。
Ｓ／８８プロセツサＰＥ６２は、ＤＭＡＣチャネルＯベ
ース・アドレス・レジスタ中の最上リスト・アドレスを
セットする。
Ｓ／８８プロセツサＰＥ８２は、チャネル０チヤネル制
御レジスタＣＣＲのビット７（開始ビット）中に「１」
を書き込むことによってＤＭＡＣ２０９を活動化するこ
とになる。ＤＭＡＣ２０９は次に、次のようにしてその
チャネルＯレジスタ中に最初のリンク・リストを読み込
む。
メモリ・アドレス・レジスタＭＡＲ中への記憶２１０の
データ・ブロックＷＱＢの開始アドレスメモリ転送カウ
ント・レジスタＭＴＣに対する転送カウント（メイルボ
ックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタＢＡＲへの
リンク・アドレス より詳しく述べると、命令実行の間に、Ｓ／３７０ＰＥ
８５がｒ１１０開始」命令をデコードし、Ｓ／３７０メ
モリ１６２中に含まれる順次的ｒメイルボックス」位置
に、「Ｉ１０開始」コマンドと、チャネル・アドレス・
ワードと、第１のチャネル制御ワードを配置する。メイ
ルボックスの開始アドレス（ベース＋キュー長）は、初
期化時点で、パス・アダプタ１５４のベース・レジスタ
に格納される。
Ｓ／３７０ＰＥ８５は、ビット１１をアクティブにする
ことによって、プロセッサ・パスを介して’　Ｌ　Ｄ　
　ＯＳ　ＣＷ　Ｊ制御ＯＰを発行する。このことは、パ
ス・プロセッサ１５４中の制御ワード中の「ＰＵからＢ
ＣＵへの要求」ビットをオンにセットする。もし、Ｉ１
０データ転送の間に「ＰＵからＢＣＵ要求」が生じたな
ら、ＢＣＵ１６６はメイルボックス・ロードを行わせる
ために、６４バイト境界上でＩ１０転送を優先使用する
ことになる。
ＢＣＵ１５Ｂは次に、パス２９０上で、第４５Ａ図に示
すフォーマットで「メイルボックス読取セレクト・アッ
プ」コマンドを発生し、これを、チャネルＯコマンド・
レジスタ２１４に記憶する。尚、第４５Ａ図で、ビット
０，１はコマンド・ビットであり、ビット２乃至７は、
バイト・カウントである。メイルボックス・アドレス・
ビットは、第４５Ｂ図に示すフォーマットでパス２９０
を介してレジスタ２１９中に記憶される。
尚、第４５Ｂ図で、ビット７は記憶１６２中のＩＯＡ領
域を識別し、ビット２４乃至２６はＢＣＵチャネル番号
であり、ビット２７乃至３１は、メイルボックス・オフ
セットである。
ＢＣｔＪ１５６が、レジスタ２１４及び２１９に値を格
納することによって、コマンド／状況パス２４９及びア
ドレス／データ・パス２５０を活動化した後、ＢＣＵ１
６Ｂは、パス・アダプタからのデータを待つ。ＢＣＵ１
６６は、「タグ・ダウン」ｌ！２６２ｂをサンプリング
するこヒによってこれを行う。「タグ・ダウン」がパス
・アダプタ１５４によって非活動化される時（データ・
レディ）、メイルボックス・データの最初の４バイトは
２つのチャネル０サブサイクルを介してチャネル０読取
バツフア２２６中にラッチされる。
ＢＣＵｉＦ＆理２Ｅ５３は次に、ＤＭＡＣ２０９のチャ
ネルＯ上の「要求」線２８３ａを立ち上げる。ＤＭＡＣ
２０９は次に、ローカル・パス調停回路２１６に対する
！１１２６９に、「パス要求」（ＢＲ）を立ち上げる。
もしローカル・パスが５７８８プロセツサ６２によって
使用されていないなら、ＤＭＡＣ２０９に対するパス許
可線（ＢＧ）を介してパス・アクセスが許可される。Ｄ
ＭＡＣ２０９は次に、ＭＡＲからアドレス・パス２４７
に対して（記憶２１０中の）ＷＱＢローカル・メイルボ
ックスの開始アドレスを転送し、’ＡＣＫＯ」　（ＤＭ
ＡＣチャネル０肯定応答）Ｉａ２６４ａを立ち上げる。
ｒＡｃＫＯＪ１１号は、バッファ２２６から、データ・
パス２２３を介しての、記憶２１０中のＷＱＢのローカ
ル・メイルボックス部分に対するデータの転送を開始す
る。
’ＤＴＡＣＫＪ線２６５が、ＤＭＡＣ２０９に、動作が
完了したことを知らせるために活動化される。
ＢＣＵクロック信号（第２６１！１）は、バッファ２５
９かもレジスタ２２６へのメイルボックス・データの転
送を続ける。ＢＣＵ１５６は、各ローカル記憶２１０／
ＤＭＡＣ２０９シーケンス（３２ビツト）のための２つ
のアダプタ・パス（「タグ・アップ」／「タグ・ダウン
」）シーケンスを実行する。
ＤＭＡＣサイクルが完了した時（ＤＴＡＣＫアクティブ
）、ＤＭＡＣ２０９はＢＣＵ論理２５３に対して「デー
タ転送完了Ｊ　　（Ｄ　Ｔ　Ｃ）　ｆｉｌＡ　２６７を
立ち上げ、ＢＣＵ論理２５３は次に、レジスタ２２６か
らＷＱＢメイルボックスへの第２の４バイトの読取を行
うために線２６３ａ上にＤＭＡＣ２０９に対する別の「
要求」を発行する。ＤＭＡＣサイクルは、メイルボック
ス・データの全体（１６バイト）が転送されてしまう（
４０−カル・パス・サイクル〉まで、反復される。「Ｐ
ＣＬ」１ｉ２５７ａは、次に、ＢＣＵ論理２５３によっ
てＤＭＡＣ２０９に対して活動化される。このことは、
ＤＭＡＣ２０９からＳ／８８プロセッサ優先順位エンコ
ーダ／割り込み論理２１２に対する”ＩＲＱＪ線２５８
の活動化を引き起こす。ＰＥ８２は次に、メイルボック
ス要求を処理する。
ＤＭＡＣ２０９がリンク・リストからのそのチャネルＯ
レジスタ・ロードを完了する時、ＤＭＡＣ２０９は次の
メイルボックス・ロードを開始するために、ＢＣＵ論理
２５３からのチャネル０ｒＲＥＱ、」線２６３ａ上の信
号を待つ。−旦開始されると、ＤＭＡＣチャネルＯは非
決定的にアクティブにとどまり、Ｓ／８８プロセツサ６
２が環状リンク・リストを制御し、ＢＣＵ１５Ｂが、’
ＲＥＱＪ！２６３ａを非活動性に維持するコトによって
データ転送を保留する。もし「リストの終了」条件によ
ってチャネルＯが停止すると、Ｓ／８８プロセツサは終
了割り込みを受は取って適当な時チャネルＯを再開始す
る。
Ｅ２１．Ｓ／３７０　１１０データ転送シーケンス・フ
ロー、−膜内説明 全てのＩ１０読取及び書込転送は、アダプタ・パス・ア
ーキテクチャによるｒＢＳＭ読取セレクト・アップ」及
びｒＢＳＭ書込セレクト・アップｊコマンドを介してＳ
／８８プロセツサ６２を源とする。Ｓ／３７０ＣＣＷコ
マンド及び開始アドレス（Ｓ／３７０メモリ１６２中の
）は、「ｌ１０Ｒ始」のためにＣＣＷから導出される。
データは、Ｓ／８８プロセツサ６２によって、各Ｉ１０
装置と、ローカル記憶２１０中のローカル・バッファの
間で移動される。
ローカル記憶２１０は、Ｓ／８８プロセツサ６２によっ
て管理されるＩ１０１０書込動ための記憶ブロックのキ
ューを含む。そのキューが少なくとも１つのエントリを
含む時、Ｉ１０１０書込動送出する準備ができている。
これらのブロックのうちの選択された１つのための開始
アドレスは、書込動作の開始の前に、Ｓ／８８プロセツ
サ６２によってＤＭＡＣ２０９中のＤＭＡチャネル１レ
ジスタ中に記憶される。ＤＭＡチャネル１レジスタは、
ローカル記憶２１０を介するＳ／３７０１１０書込動作
（Ｉｌ書込対するＳ／３７０記憶１６２の書込）のため
に予約されている。アダプタ・データ・バッファ２１５
９　（［３４バイト）は、メイルボックス読取及びＳ／
３７０　１１０書込動作（Ｓ／３７０メモリ１６２から
ローカル記憶２１０へのデータ転送）のために予約され
ている。このバッファは、チャネル０アダプタ・パス２
４９．２５０に関連づけられている。バッファ２６０　
（８４バイト）は、（Ｓ／３７０に対する）メツセージ
書込及びＳ／３７０　　Ｉ１０読取動作（ローカル記憶
２１０からＳ／３７０メモリ１６２へのデータ転送）の
ために予約されている。このバッファは、チャネル１ア
ダプタ・パス２５１．２５２と関連付けられている。Ｓ
／８８プロセツサ６２は、ＤＭＡＣチャネル１及び２の
メモリ・アドレス・レジスタの高位ワードをゼロに初期
化する。このことは、ローカル記憶２１０が１６ビツト
以上のアドレスを必要としないので、これらのレジスタ
が動作シーケンスの間にロードされた時に、余分のパス
・サイクルを節約するものである。
（Ａ）Ｉ１０１０書込動（Ｓ／３７０記憶１６２からロ
ーカル記憶２１０へ） Ｓ／８８プロセツサ６２は、第４５Ｃ図に示すように（
パス１６１　ａ　ｓ　ドライバ２１７、パス２４７及び
ラッチ２３３を介して）ＤＭＡ、Ｃアドレス及びデータ
・パス２４８上に情報を配置することにより、ＤＭＡＣ
チャネル１メモリ・アドレス・レジスタＭＡＲ中にロー
カル・バッファ開始アドレスをセットする。尚、第４５
Ｃ図で、ビット３１−０８富００７ＥＯＯ＝　ｒＤＭＡ
ｃｌノジスタ選択」コマンドであり、ビット０７−０７
−００＝Ｄチヤネル１メモリ・アドレス・レジスタ（低
）選択である。Ｓ／８８は、パス上の最上位及び最下位
ビットをそれぞれ「３１」及びｒＱ。
として識別子、これはＳ／３７０プロトコルとは逆であ
ることに留意されたい。
第４６Ｄ図（ＭＡＲ用）に示されている内容は、データ
・パス２２３上に配置され、ここで、ビット３ｌ−１８
−Ｉ１０書込のための記憶２１０中のローカル・バッフ
ァの開始アドレスである。その高位データ・パス・ビッ
ト＜３１−１６）は、チャネル１メモリ・アドレス・レ
ジスタの低位＜１５−００）部分にロードされる。ＭＡ
Ｒの高位ビット＜３ｌ−１６）は、初期化の間に０にセ
ットされている。ＤＭＡＣ２０９は、Ｓ／８８プロセツ
サＣＰＵに対して、ＢＣＵ論理２Ｓ３を介する１６ビツ
ト・ポート’ＤＳＡＣＫＪ信号線２８８ａ、ｂで応答す
る。Ｓ／８８プロセツサ６２は、ローカル・アドレス・
パス２４７上に、ＢＣＵデータ（バイト・カウント、記
憶キー、アダプタ・パス優先順位及びカスタマ／１０Ａ
空間データ）及びＤＭＡＣチャネル１メモリ転送カウン
ト・データを配置する。第４５Ｅ図は、アドレス・パス
上のコマンドを示し、ここで、３１−０８冨００７４０
０＝　ｒＤＭＡｃレジスタ選択」コマンド、 ０７−００＝ＢＣＵ！！択及びＤＭＡＣチャネルＩＭＴ
Ｃ選択 バイト・カウント、＜ＣＣＷから導出された）記憶キー
、アダプタ・パス優先順位、及びカスタマ／ＩＯＡ空間
ビットは、Ｓ／８８プロセツサ６２によって第４５Ｆ図
に示すフォーマットでデータ・パス２２３上に配置され
、ここで、そのビット指定は次のとおりである。
３１−２７瓢予約 ２６ヨ高位バイト・カウント。このビットは、最大バイ
ト・カウント（４にバイト）が転送されつつあるときの
み１となる。
２６−１６雷ＤＭＡＣチャネルＩＭＴＣレジスタにロー
ドされるバイト・カウント ２６−１４零ＢＣＵレジスタ２２０にロードされるバイ
ト・カウント（最大４０９Ｂ）。そのカウントの少なく
とも一部は、バイト・カウント動作において後で説明す
るようにレジスタ２２１にロードされる。パス・アダプ
タ１５４は、４０９６バイト（バイト・カウント−１）
を転送するために１１１１　１１１１　１１１１ヒいう
カウントを必要とする。それゆえ、ＢＣＵ１５６は、そ
れを、（６４バイト・ブロック中の）バイト・オフセッ
ト・ビット１６−１４とともにパス・アダプタ１５４に
提供する前に一度、ダブル・ワード境界ビットをデクリ
メントする。
１６−１４＝　　下位バイト・カウント・ビットＢＣＵ
１５６゜これらのビットは、ダブル・バイト境界からの
バイト・オフセット−１（パス・アダプタ条件のため）
をあられす。これらのビットは、ＤＭＡＣ２０９または
ＢＣＵ１５６によっては使用されない。というのは、そ
れらはダブル・ワードしか転送しないがらである。それ
らは、Ｓ／３７０　８８Ｍ１６２に提供するために、パ
ス・アダプター５４に渡される。
１３−１２＝　　アダプタ・パス・チャネル優先順位 ０７冨　カスタマ／ＩＯＡ空間ビット ０６−　　Ｓ／８８プロセツサは１．１つの追加的ロー
カル記憶が必要であることを示すためにこのビット（１
）を活動化する。このことは、開始Ｓ／３７０記憶アド
レスがダブルワード（３２ピツト）境界上にない時に生
じる。全てのＢＣＵアドレスはダブルワード境界上で開
始しなくてはならないので、最初のアクセスは指定され
た開始アドレスにあるバイトを含み、先行するバイトが
そのダブルワード・アドレスに含まれる。先行バイトは
棄却される。
Ｏ５−００瓢　予約済み ＤＭＡＣ２０９は、そのデータ・パスの高位ワード（す
なわち、バイト・カウント）を、チャネルＩＭＴＣレジ
スタにロードすることになる。
ＢＣＩＪは、次のようにデで夕・パス内容を把捉する。
ビット２６−１４　−　８８Ｍ読取セレクト・アップ・
カウンタ２２０に対して ビット１３−０８　−　アダプタ・パス・チャネルＯＡ
／Ｄレジスタ２１９に対して（但し再配列されて） １つの５７８８プロセツサ・マシン・サイクル中でダブ
ルワード転送が生じる時、そのアドレスはダブルワード
境界上になくてはならない、、、ＤＭＡＣチャネルＩＭ
ＴＣのアドレスは、ダブルワード境界上にないので（ビ
ット０７−００＝　　０１００１０１０）、ＢＣＵ１５
Ｂ及びＤＭＡＣ２０９に１つのＳ／８８プロセツサ・コ
マンドをロードするためには次の動作が行なわれる。す
なわち、ＢＣＵ１５６はアドレス・ビット１を反転して
それを別のレジスタ選択ビットヒともにＤＭＡＣ２０９
に提供する。このことは、チャネル１のためのＤＭＡＣ
２０９を適切に選択する（アドレス・ビット０７−００
＝０１００１０１０）ことを可能ならしめる。このこと
は、チャネル２Ｉ１０読取動作のためのＭＴＣレジスタ
の選択にも当てはまる。ＤＭＡＣ２０９は、ＢＣＵ論理
２５３に対して、線２６５上の’ＤＴＡＣＫＪ信号で応
答する。ＢＣＵ論理２５３は、’ＤＴＡＣＫＪ信号を、
Ｓ／８日プロセッサ８２に対する、１Ｉ２Ｓｅａ１ｂ上
の３２ビツト・ポートｒＤｓＡｃＫ」応答に変換する。
その転送バイト・カウントは、残りのデータ・パス・デ
ータとともに、後のｒＢｓＭ読取セレクト・アップ」コ
マンードの間にパス・アダプタ１５４に提供される。８
８Ｍ読取境界カウンタ２２１またはＢＳＭＩ！取セレク
トアップ・バイト・カウンタ２２０は、チャネルＯ読取
コマンド・レジスタ２１４中にロードされることになる
。
５７８８プロセツサ６２は次に、第４５Ｇ図に示すフォ
ーマットでデータ・パス２２３上で「８３Ｍ読取セレク
トアップ」コマンドを発生し、そのとき、ビット３１３
１−００＝００７ＥＯ１０８＝ｒＢｓ取セレクトアツプ
」コマンドである。
Ｓ／８８プロセツサ６２はまた、データ・バス２２３上
に第４６Ｈ図でしめずフォーマットで８８Ｍ開始アドレ
スを配置し、ここでビット２３−〇−記憶１６２中の開
始アドレスである。
バス２２３上の８８Ｍ開始アドレスは、アドレス・レジ
スタ２１９とＢＳＭ読取アドレス・Ｉノジスタ２３１上
に記憶される。それは、後で、Ｓ／３７０記憶１６２に
提供するためにパス・アダプタ１５４に送られる。ＢＣ
Ｕ１５６は次に、５７８８プロセツサ６２に対す６’Ｄ
ＳＡＣＫＪ！２６８ａ、ｄを活動化する。この時点で、
Ｓ／８８プロセツサは解放され、最早この動作に関与し
ない。
ＢＣＵ１５Ｂは、パス２９０を介してレジスタ２１４に
ｒＢＳＭセレクト・アップ」（読取）コマンドを配置し
、第４５Ｉ図に示すようにコマンド／状況パス２４９上
にそれを配置する。第４５１図で、ビットは、 ０−１＝　　’ＢＳＭＪセレクト・アップ」コマンド　
　（読取　） ２−７＝　フィールド長−１（最大６４バイト）そのフ
ィールド長は、前取てレジスタ２２０または２２１から
レジスタ２１４に転送されていたものである。レジスタ
２１９は、第４ＳＪ図に示すフォーマットでパス２６０
上にアドレス情報を配置する。そこで、 ０−３＝　記憶キー ４冨　１ ５−６品　優先順位（プロセッサ・パスＩ／Ｏに対する
パス・アダプタ１５４の〉 ７冨　１雪カスタマ領域アクセス ０纂マイクロコード領域アクセス ８−３１−　　記憶１６３中のデータ・フィールド中の
最初のバイトのアドレス ＢＣＵ論理２５３は次に、そのコマンドと、フィールド
長データを、コマンド・レジスタ１２４（第１３図）に
ラッチし、キー・アドレス・データをレジスタ１２２に
ラッチするためにパス・アダプタ１５４に対するタグ・
アップ線２６２ａを立ち上げる。パス・アダプタ１５４
は、もしデータが有効でないならＢＣＵＭ理２５理化５
３るタグ・ダウンを立ち上げる。Ｂ　ＣＵ論理２５３は
、タグ・ダウンが降下するまで待つ。パス・アダプタ１
５４は、第４５Ｋ及び第４５Ｌ図に示すように、アダプ
タ・バスＢＳＭセレクト・アップ・コマンドをプロセッ
サ・パスＩ１０メモリ・コマンドに変換する。このとき
、プロセッサ・アドレス／データ・パスＩ／Ｏ上のビッ
トは次のことをあられす。
０雪０＝Ｉ１０メモリ・コマンド １冨１＝フ工ツチ動作 ２−７＝フイールド長 ８−３１冨実バイト・アドレス また、プロセッサ・キー／状況パス・ビットは次のこと
をあられす。
０−３＝　記憶キー ４＝０＝動的変換なし アドレスされたデータがＳ／３７０メモリ１６２から返
されたとき、それはパス・アダプタ・データ・バッファ
２５９（チャネルＯ）でラッチされる。そのパス・アダ
プタ１５４は次に、アダプタ・パス・チャネルＯ上のタ
グ・ダウン線２６２ｂを非活動化する。この条件は、Ｂ
Ｃ０１５６に、２バイト（１６ビツト）のデータをラッ
チするように報知し、その直後にクロック左及びクロッ
ク右信号を介してのチャネルＯｖｔ取バッファ２２６　
（４バイト）中の別の２バイトが絖く。ＢＣＵ１５８は
次に、ＤＭＡＣ２０９に対するそのｒＲＥＱＩＪ！ｌ１
２６３ｂ　（ＤＭＡＣチャネル１要求）を活動化する。
ＤＭＡＣ２０９は、ローカル・パス・サイクルを実行す
るために、ＢＣＵローカル・パス調停論理２１６に対す
る線２６９上に’ＢＣＵ　　ＲＥＱＪを発行する。
線２６８上のパス許可信号がＢＣＵ調停論理から返され
た時、ＤＭＡＣ２０９がローカル記憶２１０に対するチ
ャネル０読取バツフア２６９動作を開始する。ＤＭＡＣ
２０９はＢＣＵ＋１１理２５３に対する線２６４ｂ上に
ＡＣＫＩ　（ＤＭＡチャネル１肯定応答）を返し、パス
２４８、ラッチ２３３、アドレス・パス２４７及びマル
チプレクサ２３２を介して記憶２１０アドレシング回路
に対してＤＭＡＣチャネル１レジスタ２４８中のローカ
ル記憶アドレスをゲートすることによってそのことを行
う。ＢＣＵ論理２５３は、ＭＡＲレジスタによって指定
されたアドレスにおいて記憶２１０に記憶するためにバ
ッファ２２６からデータ・パス２２３へ第１のデータ（
４バイト）をゲートするために線２６４ｂ上のＡＣＫ１
信号と線２１０ａ上のＲＡＭ選択信号を使用する。Ｄ　
Ｔ　Ａ　ＣＫがＢＣＵ論理２５３によって線２８６上に
戻されたトキ、ＤＭＡＣ２０９１，１ｍ２８７上’ｔ’
ＤＴｃ　（データ転送完了）を立ち上げる。
ＢＣＵ１５６は、レジスタ２２０、ＭＴＣ中に保持され
ているバイト・カウントをデクリメントし、チャネルＩ
ＭＡＲをインクリメントし、パス・アダプタ１５４から
受信される６４バイトまでのデータのダブルワード毎に
アドレス・レジスタ２３１をデクリメントする。上述の
シーケンスはＢＣＵコマンドの４バイト毎に（６４まで
）反復される。もし転送バイト・カウントが６４よりも
大きいなら、ＢＣＵ　１５　Ｂは次の６４バイトをフェ
ッチするためにレジスタ２３１，２１９を介してパス・
アダプタ１５４に新しい８３Ｍ開始アドレスを提供する
。レジスタ２３１は上述のように４バイト転送毎にデク
リメントされており、従って、適切な次の開始アドレス
をもつ。パス・アダプタ１５４は、そのコマンドによっ
て要求される（４ＫＢまでの）データ転送全体が完了す
るまで各開始アドレス毎に６４バイトのデータをバッフ
ァする。
ＢＣＵ１５６は、もしパス・アダプタ２５９が空ならＤ
ＭＡＣ２０９を（ＲＥＱを立ち上げないことによって）
アイドル状態にとどめ、次の有効データ・ワードが受信
されるまで、タグ・ダウンの状態がバッファ２６９中の
有効データの可用性を反映する。ＲＥＱ／ＡＣＫサイク
ルは、バイト・カウントがゼロになるまで続き、その時
点でＤＭＡＣ２０９がＳ／８８プロセツサ６２に対する
１ｌｉ１２５８上でＩＲＱを立ち上げる。このこヒは、
５７８８プロセツサ６２に、適切な処理のためＳ／３７
０記憶１６２から読取られたデータを含むローカル記憶
バッファを読取るように報知する。
（Ｂ）Ｉ１０読取動作（ローカル記憶２１０からＳ／３
７０記憶１６２） Ｉ１０読取動作は（ＥＸＥＣ３７０の制御の下で）少な
くと−も１つのエントリが記憶２１０中のｌ１０１！取
キユー中に存在する時キック・オフされる。Ｓ／８８プ
ロセツサ６２はもしそれがＤＭＡＣ２０９によって使用
されていないならローカル・パスの制御を獲得する。Ｓ
／８８プロセツサ６２は、第４６Ｍ図に示すフォーマッ
トで情報をパス２４７上に配置することによってＤＭＡ
Ｃチャネル２メモリ・アドレス・レジスタ＜ＭＡＲ）に
ローカル・バッファＩ１０読取開始アドレスをセットす
る。ここで、 ３１−０８＝００７ＥＯＯ冨ＤＭＡＣレジスタ選択コマ
ンド ０７−０７−０Ｏ−Ｄチャネル２メモリ・アドレス・レ
ジスタ（低位）選択 また、第４５Ｎ図に示すように（記憶２１０中のバッフ
ァの）開始アドレスをデータ・パス２２３上に配置する
。このとき、ビットは、３ｌ−１８＝　　ローカル・バ
ッファＩ１０読取データの開始アドレス １５−００−　　予約済み 高位データ・パス・ビット３１−１６は、チャネル２メ
モリ・アドレス・レジスタの低位（１５−００）ビット
中にロードされる。ＭＡＲの高位ビット（３１−１６）
は、初期化の澗にＯにセットされている。ＤＭＡＣ２０
９は＄１２６８ａ、ｂ上でＤＳＡＣＫ信号に変換される
線２６５上のＤＴＡＣＫ信号によってＳ／８８プロセツ
サ６２に応答する。Ｓ／８８プロセツサ６２は次に、選
択されたローカル記憶Ｉ１０読取バッファの開始アドレ
スを使用して、Ｓ／８８プログラム制御を使用してＩ１
０コントローラ２０または２４なビからローカル記憶２
１０に（４ＫＢまでの）データを移動する。
データ転送が完了した時、５７８８プロセツサ６２は第
４６０図に示すフォーマットでアドレス・パス２４７上
にＤＭＡＣチャネル２メモリ転送カウント選択を配置す
る。このとき、ビットは、 ３１−０８−　００７ＥＯＯ＝ＤＭＡＣレジスタ選択・
コマンド ０７−００−　　ＢＣＵ及びＤＭＡＣチャネル２ＭＴＣ
選択 バイト・カウント、＜ＣＣＷから得られた）記憶キー、
アダプタ・パス優先順位、及びカスタマ／ＩＯＡ空間ピ
ットは、Ｓ／８８プロセツサ６２によって第４６Ｐ図に
示すフォーマットでデータ・パス２２３上に配置される
。
このとき、 ３１−２７冨　予約 ２６＝　高位バイト・カウント・ビット。このビットは
、最大バイト・カウントが転送されつつある間のみ１と
なる。
２６−１６冨　ＤＭＡＣチャネル２ＭＴＣレジスタのバ
イト・カウント ２Ｂ−１４＝　　ＢＣ１Ｊ１６６にロードされるバイト
・カウント（最大４０９Ｂ＞。パス・アダプタ１５４は
、４０９６バイトを転送するために１１１１　１１１１
　１１１１というカウント（バイト・カウント−１）を
要する。それゆえ、ＢＣＵは、（６４バイト・ブロック
中の）バイト・オフセット・ビット１６−１４とともに
それをパス・アダプタ１５４に提供する前に一度、ダブ
ルワード境界ビット２Ｂ−１８をデクリメントする。
１６−１４−　　下位バイト・カウント・ビット。
これらのビットは、ダブルワード（３２ビツト）境界か
らのバイト・オフセット−１（パス・アダプタのために
）をあられす。これらのビットは、ＤＭＡＣ２０９また
はＢＣＵ１６６がダブルワードしか転送しないので、そ
れらによっては使用されない。それらのビットは、Ｓ／
３７０　８３Ｍ１６２に対して提供するために、パス・
アダプター５４に渡される。
１３−１２−　　アダプタ・パス・チャネル優先順位 １１−０８冒　記憶キー ０７富　カスタマ／ＩＯＡ空間ビット ｏｓ−ｏｏ−予約 ＤＭＡＣ２０９は、データ・パス２２３の（バイト・カ
ウント）をチャネル２ＭＴＣレジスタにロードする。Ｂ
ＣＵ１５Ｂは、上記コマンドがアドレス・パス２４７上
にあられれた時にデータ・パス内容を捕獲する。ビット
２６−１６はＢＳＭ書込セレクト・アップ・バイト・カ
ウンタ２２２中に格納され、ビット１３−０７は、アダ
プタ・パス・チャネル１アドレス・レジスタ２２７の高
位バイトに格納される。ＤＭＡＣ２０９は、ｌ１２６５
上のＤＴＡＣＫ信号によりＢＣＵ論理２５３に応答する
。論理２５３は、ＤＴＡＣＫ信号を、Ｓ／８８プロセツ
サ６２に対する３２ビツト・ポートＤＳＡＣＫ応答に変
換する。転送バイト・カウントは、残りのデータ・パス
・カウントとともに、後の８９Ｍ書込セレクト・アップ
・コマンドの間にパス・アダプタ１５４に提供される。
８８Ｍ書込境界カウンタ２２４（最後の転送以外の全て
〉または８８Ｍ書込バイト・カウンタ（最後の転送）中
のカウントは、アダプタ・チャネル１書込コマンド・レ
ジスタ２２２５にロードされる。
５７８８プロセツサ６２は次に、第４６Ｑ図に示すフォ
ーマットでローカル・アドレス・パス２４７上にＢＳＭ
セレクト・アップ・コマンドを発生し、このとき、ビッ
トは、 ３１−００冨　００７ＥＯ１０４−８９Ｍ書込セレクト
・アップ・コマンド Ｓ／８８プロセツサはまた、ＢＳＭ開始アドレスを第４
５１Ｓに示すフォーマットでデータ・パス２２３上に配
置し、このとき、ビットは、３１−２４４　予約 ２３−００＝　　ＢＳＭ開始アドレス データ・パス２２３上のＢＳＭ開始アドレスは、チャネ
ル１アドレス・レジスタ２２７及びＢＳＭ書込アドレス
・レジスタ２２８の下位バイトによって捕獲される。そ
れは後で（後述するように）Ｓ／３７０記憶１６２に提
供するためにパス・アダプタ１６４に送られる。ＢＣＵ
１５６は次に、Ｓ／８８プロセツサ６２に対するＤＳＡ
ＣＫ線２６６ａ、ｂ　（３２ビツト・ボート）を活動化
する。この時点で、Ｓ／８８プロセツサ６２は解放され
、最早この動作に関与しない。
ＢＣＵ論理２５３はＢＳＭセレクト・アップ・コマンド
を発行してビット「０１」をパス２９０を介してコマン
ド・レジスタ２２５の高位バイトにゲートし、レジスタ
２２５のコマンド及びフィールドＩｊｃを第４１５Ｓ図
に示すフォーマットでパス２５２上に配置する。ここで
、 ０−１＝　　ＢＳＭセレクト・アップ・コマンド（書込
） ２−７＝　フィールド長−１（最大６４バイト）レジス
タ２２７の内容は１．第４５Ｔ図に示すフォーマットで
アドレス／データ２５１上に（２サブサイクルで）配置
される。ここで、ビットは、 ０−３冨　記憶キー ４＝　　１ ５−６Ｗ　優先順位（プロセッサ・パスに対するパス・
アダプタの） ７＝　１＃カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１−　　データ・フィールドの第１のバイトのＳ
／３７０アドレス そのコマンドと、フィールド長は、アダプタ１５４のレ
ジスタ１２５に格納される。キー／アドレス・データは
、５ＹＮＣレジスタ１１３を介してアダプタ１６４のレ
ジスタ１２３に格納される。ＢＣＵ論理２５３はＤＭＡ
Ｃチャネル２に対するＡｌ２６３Ｃ上−Ｃ’ＲＥＱ２Ｉ
ｔ号を活動化ｔ　ル。
ＤＭＡＣ２０９は、ダブルワードのデータを記憶２１０
からアドレス・レジスタ２２７に転送するために、パス
２４８、ラッチ２３３、パス２４７、マルチプレクサ２
３２８介してＭＡＲから記憶２１０へＩ１０バッファ開
始アドレスを送６゜ＡＣＫ２　（ＤＭＡＣチャネル２肯
定応答）がアドレス・レジスタ２２７上で立ち上げられ
る。このことは、アダプタ１５４に対する＠　２６２　
ａ上のタグ・アップをもたらす。
アダプタ１５４は次に、レジスタ１１３を介す６２つの
サブサイクルでレジスタ２２７からパス・アダプタ・バ
ッファ２６０にダブルワードのデータを転送する。各ダ
ブルワードのデータを転送するために、ＲＥＱ／ＡＣＫ
１１号の書込みシーケンスとそれに続くタグ・アップ・
コマンドが反復される。ＢＣＵ１５８は、パス・アダプ
タ１５４に６４バイトまで提供される各ダブルワード（
３２ビツト）毎にレジスタ２２２，２２４中のバイト・
カウントと、ＤＭＡＣチャネル２のレジスタ２２８とＭ
ＴＣ中のアドレスをデクリメントする。
もし転送バイト・カウントが６４より大きいなら、（書
込み動作に関連して前述したように）ＢＣＵ１５６が次
の６４バイトのために新しい開始アドレスを提供するこ
となる。このシーケンスは、レジスタ２２２（最大４Ｋ
Ｂ）中のバイト・カウントがゼロになるまで繰り返され
る。
パス・アダプタ・バッファ２６０が満杯であるとき、Ｂ
ＣＵ１５６は、パス・アダプタがタグ・ダウン線２６２
Ｃを介して可用性の表示を与えるまで書込みシーケンス
を中断する。
パス・アダプタ１５４は、アダプタ・パス８８Ｍセレク
ト・アップ・コマンドを、プロセッサ・パスＩ／Ｏ及び
キー／状況パス上で、第４５０及び第４６Ｖ（！ｌに示
すフォーマットでＳ／３７０プロセツサ・パスＩ１０メ
モリ・コマンドに変換する。ここで、プロセッサ・パス
・ビットにおいて、 ０＝　Ｏ工Ｉ１０メモリ・コマンド １−　〇−記憶動作 ２−７モ　フィールド長 ８−３１＝実バイト・アドレス キー／状況パス・ビットにおいて、 ０−３＝　記憶キー ４品　井動的変換 全てのデータが転送された時（バイト・カウント＝０）
　、ＤＭＡＣ２０９はＳ／８８プロセッサ優先順位エン
コーダ２１２に対する割り込みｔｌＩ２６８ａを活動化
する。
（ｃ）Ｓ／３７０高優先順位メツセージ転送シーケンス
・フロー 全ての高優先順位データは、Ｉ１０サブシステム（Ｓ／
８Ｂプロセツサ６２）から発生する。ＤＭＡＣチャネル
３は、データ転送（１６バイト）を実行するためにＳ／
８８プロセツサ６２によってセットアツプされる。ＢＣ
ＩＪ１５６は、データ通信（キュー・セレクト・アップ
・コマンド）のためにアダプタ・パス・チャネル１を使
用することになる。
ＢＣＵＩ　５８１　Ｅ）８は、Ｓ／８８プロセツサＰＥ
８２がチャネル３中のレジスタ２２２に対してＤＭＡＣ
メモリ転送カウント・ロードを実行する時、高優先順位
メツセージ要求を検出する。この結果、ＢＣＵ１５６は
チャネル１のアダプタ・パス２５２上でＳ／３７０ＰＥ
８５に対するキュー・セレクト・アップ・コマンドを発
生する。もしその要求が検出された時Ｓ／３７０　１１
０読取データ転送（アダプタ・パス・チャネル１）が進
行中なら、ＢＣＵ１６６は、その要求を受は入れる前に
現在の６４バイト・ブロック転送が完了するまで待つ。
もしアダプタ・パス・チャネル１上にＩ１０活動が存在
しないなら、その要求は即時に処理されることになる。
この高優先順位メツセージ転送について次に詳細に説明
する。、ＰＥ６２は、もしそれがＤＭＡＣ２０９によっ
て使用されていないなら、ローカル・パス２２３．２４
７の制御を獲得する。ＰＥ５２は次に、プログラム制御
によって、ローカル記憶２１０中にメツセージ・データ
を記憶する。
ＰＥ６２は、第４５Ｗ図に示すフォーマットでローカル
・アドレス・パス２４７上に情報を配置することにより
、ＤＭＡＣチャネル３メモリ・アドレス・レジスタＭＡ
Ｒにローカル・バッファ・メツセージ開始アドレスをセ
ットする。ここで、３１−０１−０８＝００７ＥＯＯ＝
Ｄアドレス選択コマンド ０７−０７−００＝Ｄチヤネル３メモリ・アドレス・レ
ジスタ（低）選択 メモリ・アドレス・レジスタとして意図されているロー
カル・バッファ・メツセージの開始アドレスは、第４５
Ｘ図に示すフォーマットでデータ・パス２２３上に配置
される。ここで、３ｌ−１１Ｅ３＝　　記憶２１０中の
ローカル・バッファ・メツセージ・データの開始アドレ
ス１５−００冨　予約 高位データ・パス（ビット３ｌ−１６）は、ＤＭＡＣチ
ャネル３メモリ・アドレス・レジスタＭＡＲの低位（ビ
ット１６−０）部分にロードされることになる。ＭＡＲ
の高位ビット＜３１−１６〉は、初期化の間にゼロにセ
ットされている。
ＤＭＡＣ２０９は、Ｓ／８８プロセツサｅ２に対して、
＠　２６　ｅ　ａ上でＢＣＵ論理２５３を介して１６ビ
ツト・ポートＤＳＡＣＫ信号に変換される１！２６５上
のＤＴＡＣＫ信号で以て応答する。
Ｓ／８８プロセツサ６２は次に、第４５Ｙ図で示すフォ
ーマットでローカル・アドレス・パス２４７上にコマン
ドを配置する。ここで、３１−０８冨　００７ＥＯＯ＝
ＤＭＡＣレジスタ選択コマンド ０７−００冨　ＢＣＵ及びＤＭＡＣチャネル３ＭＴＣ選
択 バイト・カウント、記憶キー及びカスタマ／ＩＯＡ空間
ビットは、第４６Ｚ図に示すフォーマットでＳ／８８プ
ロセツサ６２によってデータ・パス上に配置されること
になる。ここで、３１−２０＝　　予約 １９−１６＝　　転送バイト・カウント・ビット。
これらのビットは、ＤＭＡＣ２０９及びＢＣＵ　１５８
にロードされる。それらは、ＤＭＡＣ２０９及びＢＣＵ
１５６に対するダブルワード・カウントをあられす（最
大６４バイト）。
１６−１２＝　　ゼロ １１−０８−　記憶キー ０７＝　カスタマ／ＩＯＡ空間ビット ｏｓ−ｏｏ瓢　予約 ＤＭＡＣ２０９は、データ・パス２２３の高位ワード（
バイト・カウント）を、チャネル３メモリ転送カウント
・レジスタ２２５中にロードする。ＢＣＵ１６６は、こ
の特定のコマンドが、ビット１９−１６をキュー・セレ
クト・アップ・カウンタ２５４に格納しビット１１−０
７をチャネル１アドレス・レジスタ２２７に格納するこ
とによってアドレス・パス２４７上にあられれるとき、
そのデータ・パス内容を獲得する。
ＤＭＡＣ２０９は、ＰＥ６２に対して、線２６６ａＳｂ
上の３２ビツト・ボートＤＳＡＣＫ応答にＤＴＡＣＫ信
号を変換する論理２５３に対するＤＴＡＣＫ信号で応答
する。この動作は、ＢＣＵ１５６に、ローカル記憶２１
０からＳ／３７０ＢＳＭ１６２に対する高優先順位メツ
セージ転送を開始するように報知する。その転送バイト
・カウントは、第４５Ｚ図に記す追加的なデータととも
に、ＢＣｔｌによって発生されたキュー・セレクト・ア
ップ・コマンドの間にパス・アダプタ１５４に提供され
る。キュー選択カウンタ２５４は、チャネル１書込コマ
ンド・レジスタ２２５のビット４−７にロードされる。
ＢＣＵ１６６は、パス２９０を介してレジスタ２２６に
キュー・セレクト・アップ・コマンドを配置し、レジス
タ２２５中のデータは、第４５ＡＡ図に示すフォーマッ
トでアダプタ・パス２５２（チャネル１）上に配置され
る。ここで、 ０−１＝　キュー・セレクト・アップ・コマンド（ＩＦ
込） ２−７雪　フィールド長−１（１６バイト）レジスタ２
２７を介してアドレス／データ・パス２５１上に配置さ
れる情報は、第４５ＡＢｌ！ｉｔ！に示されており、こ
こで、 ０−３冨　記憶キー ４−６Ｂ　ゼロ ７−　１−カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−３１＝　　無関係 パス２５２及び２５１じようのデータは、それぞれ、ア
ダプタ・レジスタ１２５及び１２３にロードされる。Ｂ
ＣＵ論理２５３は次に、ＲＥＱんせ２６３ｄ　（ＤＭＡ
チャネル要求）を付勢する。ＤＭＡＣ２０９は（ＭＡＲ
からの）Ｉ１０バッファ開始アドレスをローカル・パス
上に配置し、ＡＣＫ　（ＤＭＡＣチャネル３肯定応答）
線２６４ｄを立ち上げる。ＢＣＵ１５Ｂは次に、ローカ
ル記憶２１０中のアドレスされたＩ１０バッファ中のデ
ータの最初の４バイトを、５ＹＮＣレジスタ１１３を介
する２サブサイクルでアダプタ・バッファ２６０に転送
する。それに続く４バイトは、パス・アダプタ１５４に
対するタグ・アップ・コマンドと、ＤＭＡＣに対するＲ
ＥＱ／ＡＣＫ線２８３ｄ、２６４ｄによって指令される
シーケンスによって転送される。ＢＣＵ　１６　ｆ３は
、パス・アダプタ１５４に提供される各ダブルワード（
３２ビツト）ｆ４に、そのバイト・カウントをデクリメ
ントする。
パス・アダプタ１６４は、記憶１６２の領域１８９にメ
ツセージを送るために、キュー・セレクト・アップ・コ
マンドをＳ／３７０プロセツサ・パスＩ１０メモリ・コ
マンドに変換する。そのフォーマットは、第４６ＡＣ図
に示されており、ここで、ＰＲＯＣＢｕｓビ・ストは、 Ｏ冨　０冨１１０メモリ・コマンド １雪　Ｏヨ記憶動作 ２−マ冨　フィールド長（最大６４バイト）８−３１冨
　（アダプタ・レジスタ１１０．１１２からの）実バイ
ト・アドレス プロセッサ８５キー／状況パスは、第４６ＡＤ図に示す
フォーマットをもち、ここで、０−３冨　記憶キー ４＝　動的変換なし そのメツセージ・データが全てパス・アダプタ１５４（
バイト・カウント台０）に転送された時、ＤＭＡＣ２０
９はＳ／８８プロセッサ優先順位エンコーダ２１２に対
する割り込み線２０９を活動化する。ＤＭＡＣ２０９は
、そのデータ・パス２４８の最下位バイトから、ローカ
ル・データ・パス２２３のドライバ・レシーバ２３４及
びビット２３−１６を介して５７８８プロセツサ・デー
タ・パス１６１Ｄのビット２３−１６に割り込みベクタ
を提供する。ＤＭＡＣ２０９は、ＰＥ６２に、１６ピツ
トＤＳＡＣＫを返す。
（Ｄ）ＢＣＵ状況コマンド 読取りＣＵ状況コマンドは、ＢＣＵ１５６の現在の状況
を読取るために５７８８プロセツサ６２によって発行す
ることができる。そのコマンドは、第４５ＡＥ図に示す
フォーマットで、Ｓ／８８プロセツサ６２によってアド
レス・パス２４７じように配置される。すなわち、 ３１−００モ　００７４０１０Ｃ−読取りＣＵ状況コマ
ンド ＢＣＵ１５Ｂは、第４５Ｆ図に示す状況をデータ・パス
上に配置し、ＤＳＡＣＫ　（３２ビツト・ポート）をパ
ス２６６ＰＥ６２上に配置する。第４５ＡＦ図に示すビ
ットは次のことをあられす。
３１−２９−　　アダプタ・パス・チャネル０状況−キ
ーチエツク、アドレス・チエツク２８＝　　１−最後の
データ・サイクル０冨他の全てのデータ・サイクル ２７−２６＝　　アダプタ・パス・チャネル１状況−キ
ーチエツク、アドレス・チエツク２５＝　バッファが可
屈でない（キュー・セレクト・アップ・コマンド） ２４＝　１−最後のデータ・サイクル ０３＋他の全てのデータ・サイクル ２３＝　アダプタ・パス・チャネル０タグ・ダウン ２２＝　アダプタ・パス・チャネル１タグ・ダウン ２１＝　　ＢＳＭ読取同期チエツク ２０＝　　８８Ｍ読取セレクト・アップ要求／保留ラッ
チ １９＝　　ＢＳＭ書込セレクト・アップ要求／保留ラッ
チ １８−　　キュー・セレクト・アップ要求／保留ラッチ １７冨　読取メイルボックス進行中 １Ｓ冨　ＢＳＭ読取進行中 １５冨　ＢＳＭ書込進行中 １４＝　キュー・セレクト・アップ進行中ＢＣＵ状況ビ
ット２１　（ＢＳＭｉ取同期チエツク）は、Ｓ／８８プ
ロセツサ６２によって読取られた後、リセットされるこ
とになる。このピットは、ＢＳＭ動作が完了した時パス
・アダプタ１５４及びＢＣＵ１５Ｂバイト・カウントが
一致しないことを示す。それゆえ、再同期を要するエラ
ーが検出される。
ＢＳＭ書込動作の場合、パス・アダプタ１５４は、全て
のデータが受信されたことを示すために、タグ・ダウン
２６２ｂを活動化する。タグ・ダウン２６２ｂは次に、
パス・アダプタ１５４によって非活動化され、その時点
で状況表示子がＢＣＵ１５１Ｂに提供されＢＣＵ１５６
によって獲得される。もしタグ・ダウンが１００μ秒以
内に非活動化されないなら、ＢＣＵ１５６はパス・アダ
ブタ１６４に対するキャンセル線（図示しない）を活動
化する。このことは次に、パス・アダプタ１５４のＢＣ
Ｕ１６６からの切り放しをもたらす。タグ・ダウン２６
２ｂはまた、コマンド／状況パス２５２を介してはＥＣ
Ｕ１５６に報告することがでないエラーを示すためにパ
ス・アダプタ１６４によって使用される。
（Ｅ）プログラムされたＢＣＵリセットＰＥ６２によっ
て発行されるプログラムされたＢＣＵリセットは、ＢＣ
Ｕ１５８に対するＷｔ源投入時リセットと同一の機能を
果たす。それは、ＢＣＵの任意の以上条件をリセットす
るために、任意の時点で発行することができる。しかし
、このコマンドを実行するためには、ハードウェアによ
ってローカル・パス・サイクル＜００７ＥＸＸＸＸ〉が
認識されなくてはならない。
このコマンドは、第４５ＡＧ図で示すフォーマットで５
７８８プロセツサによってローカル・アドレス・パス２
４７上に配置され、ここで、３１−００冨　００７ＥＯ
ＯＯＯ−ＢＣＵリセット・コマンド そのデータ・パス内容は、ＢＣＵ１５Ｂによって無視さ
れることになる。ＢＣＵ１５６はＳ／８８プロセツサ６
２に対して、線２６６ａ、ｂ上でＤＳＡＣＫ　（３２ビ
ツト・ボート）を返すことになる。
Ｅ２２．カウント、キー　及びデータ・フォーマット・
エミュレーション（第４８Ａないしに図〉 Ｓ／８８上でのＳ／３７０ＤＡＳＤのエミュレーション
について、Ｓ／３７０　１１０プログラムを５７８８プ
ロセツサ及びＩ１０装置にユって実行することができる
ような好適な様式を示す例によって説明しよう。Ｓ／３
７０は、オブジェクト・システムと呼ばれ、Ｓ／８８は
ターゲット・システムと呼ばれる。オブジェクト・シス
テムのためのＤＡＳＤ　（直接アクセス記憶装Ｒ）デー
タは、エミュレーション・フォーマットでターゲット・
システムによって維持される。Ｓ／３７０プロセツサで
走るＳ／３７０コードは、オブジェクト・システム・ソ
フトウェアと呼ばれる。以下の説明は３つの部分に分け
られる。
（１）オブジェクト・システム−ここでは、既存のＳ／
３７０直接アクセス記憶製品によって使用されるカウン
ト、キー、及び記録フォーマットの簡単な説明を与える
。
（２）ターゲット・システム−ここでは、ＤＡＳＤプロ
グラム・インターフェース・モデルを説明する。
（３〉エミュレーション・フォーマット−ミニでは、使
用されるエミュレーション・フォーマットへのオブジェ
クト・システム・フィールドのマツピングを説明する。
（４）エミュレーションａｍ−ここでは、工ξニレージ
ョン機能へのオブジェクト・システム機能のマツピング
を説明する。
（１〉オブジェクト・システム ＤＡＳＤ物理的媒体は、シリンダと、トラックに区画さ
れる。そのめいめいの数及び容量は、ＤＡＳＤのタイプ
及びモデルで異なる。各シリンダは、２バイトのシリン
ダ番号（ｃＣ）によってプログラムがアドレス可能であ
り、シリンダ内の個々のトラックは、めいめいが２バイ
トのヘッド番号（ＨＨ）によってアドレス可能な個別の
読取／書込ヘッドによってアクセスされる。トラックの
物理的位置は、そのシリンダ及び与えられ、それゆえ、
４バイト・トラック・アドレス（ｃＣＨＨ）によって指
定される。各トラックは、ホーム・アドレスと、トラッ
ク記述子（レコード０）と、１つまたはそれ以上のデー
タ・レコードを有する。各レコードのサイズはプログラ
ム可能である。そして、ホーム・アドレス及びレコード
・サイズがトラック上に書かれる時、そのトラックはフ
ォーマットされたと称される。全てのトラックは、その
トラック・インデックスがら次のトラック・インデック
スへとフォーマットされる。第４６Ａｒｙ！Ｊは、その
ような１つのトラックを示す。
物理的媒体上に記録された情報の基本的単位は、８つの
ビットからなるデータ・バイトである。データ・バイト
のグループが領域を構威し、装置は、それらの領域の間
にギャップを書き込むことによってこれらの領域を分割
する。各レコードは２つの（カウント、データ）または
３つのくカウント、キー　データ）！域からなり、−方
、ホームアドレスは、１つだけの領域からなる。オブジ
ェクト・システム・レコードを構成する３つの領域は、
カウント、キー（オプション）、及びデータである。
カウント領域は、次のようなフィールドを含む。
Ｆ　フラグ　１バイト　トラック条件、論理レコード・
トラック・オーバーフローをあられす。
ＣＣ）１１−１　　）−ラック・アドレス　２バイト　
トラックが物理的に位置するシリンダ及びヘッド番号を
示す。
Ｒレコード番号　１バイト　トラック上のレコードの順
次番号を示す。
ＫＬ　　キー長　１バイト　キー領域中のバイト数を示
す。
ＤＬ　　データ長　２バイト　データ１［域中のバイト
数をあられす。
ＦＣＣエラー・コード　２バイト　エラー検出／訂正コ
ードとして使用される。
キー領域は、次のようなフィールドを含む。
（もしＫＬ＝Ｏなら、この領域及びそのギャップは、省
略される）ＫＥＹ　　キー　ＫＬバイトユーザー・デー
タ ＦＣＣエラー・コード　２バイト　エラー検出／酊正コ
ードとして使用される。
データ領域は、次のようなフィールドを含む。
ＤＡＴＡ　　データ　ＤＬバイト　ユーザー・データ ＥＣＣエラー・コード　２バイト　エラー検出／酊正コ
ードとして使用される。
各トラックの最初の領域は、ホーム・アドレスである。
それは、次のフィールドを含む。
Ｆ　フラグ　１バイト　トラック条件を示す。
ＣＣ）ＩＨトラック・アドレス　２バイト　トラックが
物理的に位置するシリンダ及びヘッド番号を示す。
ＥＣＣエラー・コード　２バイト　エラー検出／訂正コ
ードとして使用される。
レコードＯ（）ラック記述子）は常に、ホーム・アドレ
スに続く最初のレコードである。好適なプログラミング
・システムにおいては、レコードＯＣＣＨＨフィールド
は、そのトラックが欠陥としてフラグされた場合の代替
トラックを決定する。キー長は、レコード０の場合通常
ゼロである。キー領域はオプションであって、もし存在
するなら、１乃至２５５バイトを含むこヒができる。レ
コードの数は、フォーマット書込ＣＣＷコマンドが、カ
ウント、キー及びデータ領域を書込時に決定される。レ
コードがフォーマットされた後、ユーザー・データ領域
はそのトラックの隣接レコードを破壊することなく読取
り、または再書込することができる。もしレコードが再
フォ−マツトされたなら、そのトラック上のそれに続く
レコードが破壊される。
（２）ターゲット・システム Ｔ）ＡＳＤ　（第４８ＢＩＩＡ）は、１からｗＡ＊的に
番号付けされた４０９Ｇブロツクのデータを含むファイ
ルの形式で５７８８マイクロコードに提供される。エミ
ュレーション機構は、オブジェクト・システム・フォー
マット及び機能を、使用可能なターゲット・システム・
フォーマット及び機能の組合せにマツプする。
（３）エミュレーション・フォーマットオブジェクト・
システムにおけるＤＡＳＤの物理的パラメータは、タイ
プとモデルによって異なる。ＤＡＳタイプとモデルは、
さまざまなパラメータとともに、ターゲット・システム
・ファイル（第４６Ｃ図）の最初のデータ・ブロック（
情＠）に維持される。このファイルの残りは、エミスレ
ートされたオブジェクト・トラック・データ（第４６Ｃ
図）を含む。各トラック毎に必要とされるターゲット・
システム・データ・ブロックの数は、最初のデータ・ブ
ロックに維持されているパラメータである。ＣＣＨＨ＝
ＯＯＯＯで始まる、オブジェクト・システム中の各トラ
ックは、ターゲット・システム・ファイル中に順次的に
維持される。その開始ブロック番号は、ＣＣＨＨと、情
報ブロック中に維持されるオブジェクト・ディスク・サ
イズが与えられると計算することができる。
エミュレートされた各トラック（第４６ＤＥ）は、現在
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセ”スし、トラック・オーバーフローを処理す
るために使用される。
オブジェクト・システム・データは、維持、暗示的に保
持、及び維持しない、ヒいう３つの様式の１つでエミュ
レーション環境で処理される。
全てのギャップは不要であって、維持されない。ＦＣＣ
は、データの完全性がターゲット・システムによって維
持されるので、ｅ戒されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。このことは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチエツクされ棄却されることを意味する。
オブジェクト・システム・ソフトウェアによって渡され
るＣＣＨＨ（トラック・アドレス）は、ターゲット・シ
ステムＤＡＳＤファイル中のエミュレートされたトラッ
クの位置を計算するために使用される。それは、後述す
るトラック・ヘッダ中に維持されるが、エミュレートさ
れたトラックのカウント及びホーム・アドレスを通じて
増加しない。ホーム・アドレスは、明示的領域としては
維持されない。やはりオブジェクト・システム・ソフト
ウェアによって渡されるレコード番号（Ｒ）は、暗示的
に維持され、明示データとしては現れない。
各レコードの、ユーザー・データ、オプシ重ンのキー及
びデータ・フィールドは、トラック・ディレクトリ（第
４６Ｄ図）の直ぐ後に続くエミュレートされたトラック
に順次的な様式で維持される。
オブジェクト・システム・データの残り（Ｆ（論理レコ
ード・トラック・オーバーフロー）、ＫＬ及びＤＬ）は
、トラック・ディレクトリに維持される（第４６Ｅ図）
。ディレクトリ・エントリは、Ｆと、ＫＬと、ＤＬと、
レコード毎のユーザー・データ（キー及びデータ）に対
するポインタルを含む。第４８Ｅ図は、ヘッダと、ディ
レクトリ及びユーザー・データ構成と、エミュレートさ
れたトラックのターゲット・システム４ＫＢブロツクに
対するマツピングを示す。ポインタｐＯ−ｐ２は、ユー
ザー・データ・レコード番号２の開始アドレス＜４ＫＢ
ブロツク内の）を指し示す。
（４）エミュレーション機能 この章は、オブジェクト・システムのＤＡＳＤＣＣＷコ
マンドのいくつかを与える点での、上述のエミュレーシ
ョン・フォーマットの使用に関連するものである。第４
６Ｆ乃至に図は、包括的に、読取及び書込動作の間に、
オブジェクト・システム・ソフトウェアによって転送さ
れるデータを表す。ホーム・アドレスに関連するＣＣＷ
動作の場合、第４６Ｆ図のＦ及びＣＣＨＨが計算され、
あるいはチエツクされるが、エミュレートされたトラッ
クにはなにも書かれない。
レコード０に係わるＣＣＷ動作の場合（第４６Ｇ図）、
ＣＣＨＨ及びＲフィールドがチエツクされるが何も書か
れない。ＫＬ及びＤＬフィールドは、適切なディレクト
リ・エントリとの間で転送される。レコード・ゼロは、
ユーザー・データ領域中へのオフセット・ゼロにある。
カウントに関与するＣＣＷ動作は常にヘッドをトラック
中の次のレコードへと向き付ける（第４６Ｈ図）。キー
及びデータに係わるＣＣＷ動作の場合、ユーザー・デー
タの位置及びサイズがディレクトリ中に見出される（第
４６１図）。カウント、キー及びデータに関与するＣＣ
Ｗ動作は読取／書込ヘッドをトラック中の次のレコード
へと向き付ける（第４６Ｈ図）。多重カウント、キー及
びデータに係わるＣＣＷ動作の場合、処理は、次のディ
レクトリ・エントリで始＼まり、最後の有効ディレクト
リ・エントリまで続く（第４６に図）。
Ｅ２３．Ｓ／８８とＳ／３７０による実記憶１６の共有 （１）序論 さて、１つのまたはそれ以上のＳ／３７０プロセツサの
ための実（物理的〉記憶１６における１つのまたはそれ
以上の領域の「査収」と、記憶１６の管理及びマツピン
グについて詳細に説明する。
関連する図は次のとおりである。
第１０図は、Ｓ／８８仮想記憶１０ｅ及び物理記憶１６
と、Ｓ／３７０プロセツサ２１．２３と、２５．２７と
、２９．３１のためのＳ／３７０物理的記憶領域１Ｂ２
−１６４の割り振りにっいて概念的に示す図である。
第４７図は、Ｓ／８８物理記憶１６からＳ／８８領域を
獲得する方法を動的に示している。
第４８Ａ乃至に図は、マツピングがＳ／３７０記憶領域
の獲得を許容するように制御される５７８８記憶管理に
おいて使用されるような既知の仮想／ソフトウェア・マ
ツピングを示している。
記憶１６は、４ＫＢページ及び、各４ＫＢページ毎に１
つの複数の記憶マツプ・エントリ（ｍ　ｍｅ）に分割さ
れ、合弁して記憶１６全体をマツプするｍｍｅアレイ（
第４８Ａ図）に含まれる。使用のため割当てられていな
いエントリは、各エントリ（第４８Ａ図）においてリス
ト中の前及び次のエントリの物理記憶ページ（ポインタ
）を含めることによって「自由リスト」に結び付けられ
る。Ｓ／８８オペレーテイング・システムのソフトウェ
ア・ポインタは常に、自由リストの開始点を指し示す。
物理記憶ページは、この自由リストの開始からさまざま
なプロセスに割当てられ、自由リストに戻されるページ
は、好適には自由リストの開始点に配置される。その「
前及び次の」ページ番号及び自由リストの開始に対する
ソフトウェア・ポインタは、適切に更新される。
システム７８８がブートされる時、これらのエントリは
、連続的なアドレス順に自由リストに配置され、この時
点状はわずかな数のページしか使用には割当てられない
。それゆえ、自由リストから割当てに利用可能な記憶Ｉ
Ｓの大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば１６２．１６３．１６４）はＳ／
３７０プロセツサから「査収」しなくてはならない。そ
の後、ページが必要に応じて自由リストがら割当てられ
自由リストに戻されるにつれて、自由リスト上の大きい
連続ブロックは、組合化されて最早利用可能ではなくな
る。もし連続的なＳ／３７０領域を作成しようとする試
みがなされたとしたら、全てのプロセスを停止し、十分
な連続領域が可屈となるまでさまざまなプロセスに既に
割当てられている記憶ブロックを再割当てするために複
雑ナル−チンを実行する必要がある。
後述するアプリケーション・プログラムＥＸＥＣ３７０
におけるサービス・ルーチンが、Ｓ／８８オペレーチイ
ング・システムからＳ／３７０記憶領域を「盗む」ため
の機能を与える。
＜２）Ｓ／８８記憶１６のマツピング しかし、先ず最初に、第４８Ａ乃至に図を参照して、Ｓ
／８８主記憶１６の管理／マツピングの好適な態様につ
いて説明する。第４８Ａ図は、プロセスの仮想アドレス
空間を維持するために５７８８オペレーテイング・シス
テムによってセット・アップされるソフトウェア構造の
簡単な概要図である。そのソフトウェア構造は、次のよ
うな要素からなる。
ｐｔｅ−処理テーブル・エントリ（プロセスをあられす
） ｐｍｂ−プロセス・マツプ・ブロック。互いに連鎖され
ると、それらは、この処理の仮想アドレス空間のための
、　ａｐｔｅに対する（ｐｍｅの）ポインタを含むこと
になる。
ｐｍｂｐ−チエインの最初のｐｍｂに対するｐｔｅ中の
ポインタ Ｄｔ［ｔｅ　−ｐｍｂに含まれる（ａｐｔｅを指し示す
）プロセス・マツプ・エントリ ｍｔｎｅ−物理的記憶マツプ・エントリ、　ｎｍｅｍレ
アレイ中まれると、システム、すなわち記憶１６中の物
理記憶の４ＫＢページ毎に１つのａｕｎｅが存在する。
ａｐｔｅ−アクティブ・ページ・テーブル・エントリ。
ａｐｔブロック中に含まれると、システムの各固有仮想
ページ毎に１つのａｐｔｅが存在する。
Ｖｐｎ−プロセスの仮想アドレス空間内の仮想ページ番
号 ｐｍｔ−プロセス管理テーブル。システムの各プロセス
（ｐｔｅ）に対してｐＩＩＩｔ中にポインタｐｔｅｐが
存在する。
ｐｔｅｐ−１つのプロセスに対するプロセス・テーブル
・エントリ・ポインタ 第４８Ａ図の記憶マツプ構造は、記憶管理ユニット１０
５（第１０及び４７図）によって使用される。これは、
１つまたはそれ以上のｔａｍｅアレイ（￥５４８ｃ図〉
からなり、好適な実施例では、６１２個の順序付けられ
た（ｌｌｌｅを含む。各ｗｌｌｅは、１つの４ＫＢの実
記憶をあられし、それゆえ、ｍｒｎｅアレイは、５１２
Ｘ４ＫＢ＝２ＭＢの連続的記憶をあられす。
第４７図の記憶マツプ・アレイは、概念的には、連続的
順序で配列されたｍａｎｅアレイの全てのをあられして
いる。
ａｕｎｅは、通常、３つのリストのうちの１つに連糸さ
れる。
１）使用済みリスト、プロセスに割当てられたｒｎＩ＋
１２）リフレーム・リスト、自由リストに返却されるべ
きｖｎｅ ３）自由リスト、プロセスに割当て可能なｍｍｅ、　［
１１１１１ｅが１つのリストから別のリストに移動され
る時、それらのポインタは適切に更新される。
もしそれらがリスト上にないなら、それらは、恒久的に
結び付けられたページをあられすかまたは、過渡的状態
にある。記憶管理ヱニット１０６によって使用されるｍ
ｎｅデータ構造は、第４８Ｂ図で示す３つのリスト・ポ
インタを含み、ここで、 フラグは、 連結済み　　ページが連結されている Ｉ１０１０中　ディスクＩ１０が十進行中書込み　　　
このフレームのための最後の（または現在の）Ｉｌｏが
ディスクに対する書込みであることを示す 接続済み　ページが、ハードウェア・レジスタ中にＰＴ
Ｗ（物理的テーブル・ワード）をもつ 変更済み　変更ビットの最終参照 未使用（２） クリーンアップ取り戻し　クリーンアップするように通
知 未使用（１） 解放取り戻し　このページをクリーンし、解放するよう
に通知 ページ・フォールト　このページ上でｐｆが待つている 次の［１ｌＯ１ｅ　　次の［ｌｌ［１９に対するｐｐｒ
＋　（物理的ページ番号） 前のｌ！ＩＩ！ｌｅ　　前のｌ１１ｍ５に対するｐｐｎ
アドレス　メモリ中にある間の、ディスク・アドレス ａｐｔｅｐ　　このページのためのａｐｔｅに対するポ
インタ 「次の」及び「前のＪ　ｌｉｍｅフィールドが、連鎖リ
スト（使用済み、リフレーム、自由リスト）をｆ１！Ｉ
或するために使用される。
Ｓ／８８の物理的記憶がＳ／３７０記憶領域のために捕
獲されるとき後述のように変更されるのが、次のｍ１ｌ
ｅ及び前のＩＩＩｔＩｅに対する物理的ページである。
好適な実施例では、各ＩＩＩＩＩｅアレイ（第４８Ｃ図
）が１２８個のポインタのアレイであり、そのめいめい
がｍ１ｌｅアレイの仮想アドレスである。
最初のｎ個のポインタは、全てのｍｆｌｅアレイの順序
リストである。残りの１２８−ｎ個のポインタは、ＮＵ
ＬＬである。このことは、１２８Ｘ２ＭＢ＝２６８ＭＢ
の実記憶を追跡する能力を与える。これらの各ポインタ
は、物理ページ番号＜ｐｐｎ）と呼ばれる、物理アドレ
スの１６個の高位ビットをもち、特定のｌｌｍｅに対す
るポインタとして使用される。ｐｐｎの７つの高位ビッ
トは、１ｌｌｌｅアレイを選択し、ｐｐｎの９つの下位
ビットがそのアレイ内のｏ＋ｍｅを選択する。物理アド
レスの１２個の下位ビットは、記憶１Ｂの実（物理）ペ
ージへのオフセットである。
メモリ・マツプ情報構造（第４８Ｄ図〉は、マツプのた
めに使用されるメモリを追跡するために使用され、ここ
で、 ＋１１１１ｅマツプｉ、ｎｆｏｐ−１最初のｍａｔｅマ
ツプ情＠構造に対するポインタ 次のｌ１ｌｆｌｅマツプ１ｎｆｏｐ次のｍｍｅマツプ情
￥！ｉ構造に対するポインタ ｎページ　このマツプによって使用される４にページの
実メモリの番号（最大１６） ページ毎（１６）　その構造の残りは、ページ毎の情報
のアレイである。
ｐｐｎ　　このページのためのｍｎｅに対する物理的ペ
ージ番号 アクティブ・ページ・テーブル・エントリ（ａｐｔｅ）
は、仮想記憶を追跡するために使用される。ａｐｔｅ　
＃ｌｌ造（第４８Ｅ図）は、仮想記憶の所有者と、ペー
ジの仮想アドレスと、ページ・フォールトである場合の
ディスク・アドレスの実メモリ・アドレスを示す。
もし２つの以上のプロセスが同一の仮想空間を共有して
いるなら、その全てのプロセスは、ａｐｔｅトレーラ（
第４８Ｇ図）にぶって識別され、各仮想ページ毎のａｐ
ｔｅがそのトレーラを指し示す。
ａｐｔｅ構造は、次のものを含む。
アドレスにいて、 実アドレス　（フラグｍｎｅが１に割当てられている） ４にページ ディスク・アドレス　（フラグｔｕｎｅが０に割当てら
れている） もしこのａｐｔｅが自由リスト上にあるなら次の自由ａ
ｐｔｅのアドレス フラグについて、 プロセス毎に　他のプロセスと共有されていない仮想ペ
ージ フォークされたページ　プロセス毎に、ページがフォー
クされている ｍ５ｎｅ割当て済み　ページが記憶をもつ待機　割当て
られ、このページを待つ Ｉ１０エラー　ページ上でＩ１０エラーが生じた ａｐｔｅ解放　Ｉ１０完了時にこのａｐｔｅを解放ＣＰ
Ｕタイプ・パッチ　プート時にページがバッチされた 悪いアドレス、再割当て　エラーが、新しいアドレスを
強制した カウント　このページを共有するプロセスの数ｖｐａｇ
ｅ　　仮想ページ番号。ｖｐｎは、２７ピツトの仮想ア
ドレスのうちの最上の１６ビツトからなる。
ｐｒｏｃｅｓｓ　ｐｔｒ　　各プロセス毎のｐｔｅのア
ドレス（もし共有された仮想メモリでないなら）または
ａｐｔトレーラのアドレス（もし共有されたメモリなら
）。
各ａｐｔｅは、１２バイト長であり、各アクティブ・ペ
ージ・テーブル（ａｐｔ）ブロック（第４８Ｆ図〉中に
は２５６個のエントリが含まれている。
ブロック内のａｐｔｅの相対的位置は、意味がない。
全ての未使用ａｐｔｅは、自由ａｐｔｅｐリスト上に連
鎖される。もし追加的なａｐｔｅが必要であり、リスト
がＮＵＬＬであるなら、新しいａｐｔブロックが結びあ
わされたヒープ中で割当てられる。
ａｐｔ　）レージ（第４８ＧｒＩＡ）は、共有されたプ
ログラムｖＡ域のために使用され、結びあわされたシス
テム・ヒープ中で割当てられ、ＥＩＴＥ（実行可能イメ
ージ・テーブル・エントリ）またはａｐｔｅによって指
し示される。プログラム毎に（領域毎に１つ）４つのト
レーラが存在する。トレーラは、システムをして、ペー
ジが除去されるときそのページを指し示す全てのＰＴＷ
を見出させるものである。
ａｐｔ　トレーラ構造は、次のものを有する。
ｎ　ｐｒｏｃｓ　　　このトレーラを使用しているプロ
セスの番号 Ｖベース　この領域の第１の仮想ページ（領域ベースｖ
ｐｎ　） ｎページ　ｇｉＩ域中のページの数 ユーザー　トレーラ・ユーザーのビットマツプｐｐ　１
ｎｆｏ（ｃ：ｎｎｐ）この構造の残りの部分は、プロセ
ス毎のアレイ情報である。
ｎｐｐアレイのサイズ ｒｌ　ｐｔｗｓ　この時点で接続されているＰＴＷの数
ａｐｔｅｐこのページのＡＰＴＥに対するポインタプロ
セス・テーブル・エントリ（ｐｔｅ）　　（第４８Ｈ図
）は、プロセスを管理するために必要な情報を含む。そ
れは、そのプロセスの仮想アドレス空間についての情報
を含む。各ページ・エントリは、次のものを含む。
最初のｐｎｂポインタ　このプロセスのｐｍｂのリスト
中の最初のｐｍｂに対するポインタ マツプ・ルート・テーブル物理アドレス　物理マツプの
物理アドレス マツプ・ルート・ポインタ物理アドレス　物理マツプの
仮想アドレス マツプ・ルート・ポインタプロセス　　仮想マツプ・イ
メージ ｐｄｒポインタ　プロセス・データ領域毎のアドレス プロセス・マツプ・ブロック構造（第４８１図）は、プ
ロセスの仮想空間を実メモリ空間にマツプするために使
用され、次のものを含む。
ｎｅｘｔｐ　　このプロセスの次のｐＩｌｌｂに対する
ポインタ ベースｖｐｎベース仮想ページ番号、このｐｍｂの最初
の仮想ページ番号（６個の下位ビットは、ゼロとなる） マツプ・アドレス　マツプの物理アドレスｐｍｅ　　プ
ロセス・マツプ・エントリ０−６３、この構造の残りの
部分は、ページ毎のアレイの情報である。このアレイへ
のインデックスは、ｖａｎの下位６ビツトである。
フラグについて、 ｍｅｍ未使用（１）での使用　使用済みページのコピー
がメモリ中にある。
フェンス　このページは、フェンス・ページである。
接続済み　入来した時このページを接続する書込み時コ
ピー　書き込まれた時コピーバッチ済　ページは、バッ
チされたコード・ページである。
ｕｆｅｎｃｅ　　ユーザー・フェンス・ページさらに、 ａｐｔｅｐ　　こ−のページのＡＰＴＥに対するポイン
タプロセス管理テーブル（第４８Ｊ図）は、スケジュー
ラによって使用される情報を含み、それには、システム
中の全てのプロセスに対するポインタプロセスのリスト
と、システムで専用なページの数と、関与するページの
数を含む。
第４８に図の物理テーブル・ワード（ｐｔｗ）は次のも
のを含む。
ａｃｌ　　ｐｔｗアクセス・コード ｐｐｎ　　Ｗｒ望するページの物理ページ番号ａｏ２　
　ｐｔｗアクセス・コード Ｕ　　　このｐｔｗは、使用されている（３）スタート
アップ手続き システム／８８は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
自動スタートアップ時、プログラム可能読み取り専用記
憶（ＦＲＯＭ）１８１　（第１２図）がＳ／８８及びＳ
／３７０素子上で診断及び自己テストを走らせる。この
タスクの完了時、Ｐ　ＲＯＭ　１８１がマスター・ディ
スク（図示しない）からＳ／８８オペレーテイング・シ
ステムをロードするユティリティ・プログラムを読む。
モジュール・スタートアップ・コードは、全ての構成さ
れた装置及びディスクを初期化し、システム・カレンダ
・クロックから内部クロックをセットする。このファイ
ルは、モジュールをスタートアップするための手続きの
一部としてオペレーティング・システムが実行するコマ
ンドを含む。この手続きは、次の機能を含む。
そのモジュールに接続されたボード、ディスク及び装置
の構成を指定するテーブル・ファイルを読み取ること、 そのシステム内のモジュールを識別すること、さまざま
なシステム・サービス・ルーチンを開始させること。
このモジュール・ファイルは、新しいシステムを構成す
るに十分なデータを供給し、カスタマによって、その必
要条件に適合するように変更することができる。Ｓ／８
８主記憶１６からＳ／３７０領域１８２−１８４を捕獲
するために、モジュール・スタートアップ・コード・コ
マンド・ファイル中にはあるステートメントが挿入され
る。例えば、３つのＳ／３７０プロセツサ２１１２３と
、２５．２７と、２９．３１及び、該プロセッサのため
のＳ／３７０記憶領域１６２．１６３と１６４をもつ第
１０図の構成を想定すると、モジュール・スタートアッ
プ・コード・コマンド・ファイル中には次のようなステ
ートメントが挿入される。
Ｓ／３７０プロセツサ＃　Ｉ　ＶＭ８メガバイト・スタ
ート Ｓ／３７０プロセツサ＃２ＡＩ　Ｘ４メガバイト・スタ
ート Ｓ／３７０プロセツサ＃３ｖＳＥ１Ｇメガバイト・スタ
ート （４）Ｓ／３７０サービス・ルーチン 各Ｓ／３７０スタート・コマンドは、特定の＃ｌ＃２ま
たは＃３プロセッサのために、記憶１６から実記憶空間
のブロックを「盗む」ためにソフトウェア・ルーチンを
実行させる。次に、適当なＳ／３７０オペレーテイング
・システムが、「盗まれた」実記憶空間中にＩＰＬされ
る。ソフトウェア・ルーチンの機能は、Ｓ／８８記憶か
ら記憶領域を獲得し、それらの領域を適当な時点で置き
換えることである。これらの機能を実行するために、５
つのサブルーチンが使用される。
Ａ）　このサブルーチン、Ｓ／３７０記憶置換は、Ｓ／
８８オペレーテイング・システム・テーブルから物理記
憶のブロックを抽出する。このブロックのベース・アド
レスは、メガバイト境界上にあり、そのサイズは、メガ
バイト単位の整数値である。
用法： ｄｅｃｌａｒｅ　Ｓ／３７０　ｄｉｓｐｌａｃｅ−ｓｔ
ｏｒ　ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））； ｃａｌｌ　Ｓ／３７０　ｄｉｓｐｌａｃｅ−ｓｔｏｒ（
ｎブロック＊ＰＰｎ＋エラーコード）； 引数−ｎブロック（入力）所望の連続メガバイトの数 ｐｐｎ　（出力）ブロック中の実記憶の最初の下位また
は高位４にページの物理ページ番号。ｐｐｎの下位８ビ
ツトはゼロとなり、そのブロックのベース実アドレスは
、４０９８＊ｐｐｒｉとなる。
エラーコード（出力） 空き不十分−少なくともＩＭＢを配置するために利用可
能な十分な連続自由ブロックがない。
過小供与−配置されたＭＢの数が必要量より小さい。
Ｂ）　サブルーチンＳ／３７０記憶Ｗｔ換は、Ｓ／８８
オペレーテイング・システム・テーブルに、物理記憶の
ブロックを返す。
用法： ｄｅｃｌａｒｅ　Ｓ／３７０　ｒｅｐｌａｃｅ−ｓｔｏ
ｒ　ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））　Ｎ ｏａｌｌ　Ｓ／３７０　ｒｅｐｌａｃｅ−ｓｔｏｒ（ｎ
ブロック＋ｐｐｎ＋エラーコード）； 引数−ｎブロック（入力） 返されている連続メガバイトの数 ｐｐｎ（入力） ブロックのベースの物理ページ番号。ｐｐｎの８つの最
下位ピットはゼロでなくてはならない。
エラーコード（出力） 自由接続不可−ｖＯ８に記憶を返そうと試みる前に、Ｓ
／３７０記憶クローズを使用しなくてはならない。
Ｃ）サブルーチンＳ／３７０記憶オープンは、以前に配
置された物理記憶の一部、ます；は全てを呼び出し側の
仮想アドレス空間に接続し、その仮想ページ番号が返さ
れる。おのおののｐｔｅ及びｐｍｅが形成され、仮想か
ら実へのマツピングが確立される。そのアクセス・コー
ドは、「読取／書込」であり、記憶が接続される。
用法： ｄｅｃｌａｒｅ　Ｓ／３７（ｊｏｐｅｎ−ｓｔｏｒ　ｅ
ｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））　１ ｃａｌｌ　Ｓ／３７０−ｏｐｅｒｉ−ｓｔｏｒ（ｎブロ
ック。
Ｐ　ｐｎ＊ ＶＰｎ＊ エラーコード）； 引＠： ｎブロック（入力） 要求される連続的メガバイトの数 ｐｐｎ（出力） その領域の最初の４にページの物理ページ番号。ｐｐｎ
の下位８ビツトはゼロとなる。
ｖｐｎ（出力） その領域の最初の４にページの仮想ページ番号ｏＰＩＰ
ｎの下位８ピツトはゼロとなり、仮想アドレスは、４０
９６＊ｖｐｎとなる。
エラーコード（出力） 返されるエラーコード Ｄ）サブルーチンＳ／３７０記憶クローズは、以前にオ
ープンされた物理記憶の一部、または全てを呼び出し側
の仮想アドレス空間から切り放す。
適切なａｐｔｅ及びｐ［１９が５７８８オペレーテイン
グ・システムに返され、おのおののｐｔｅ及びｐＩＩＩ
ｅが形成され、仮想がら実へのマツピングがフォールト
される。物理記憶はＳ／３７０配置記憶ルーチンに戻さ
れる。
用法： ｄｅｃｌａｒｅ　　８／３７０−ｃｌｏｓｅ−ｓｔｏｒ
　ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））； ｃａｌｌ　Ｓ／３７０．、−ｃｌｏｓｅ−ｓｔｏｒ（ｎ
ブロック。
ｖｐｎ。
エラーコード）； 引数： ｎブロック（入力） 戻される連続的メガバイトの数 ｖｐｎ（人力） 戻される領域の最初の４にページの仮想ページ番号。
エラーコード（出力） 返されるエラーコード Ｅ〉空収得は、５ＴＡＲＴ　　３７０ルーチンによって
呼ばれるサブルーチンである。それは、上記４つのプロ
グラムを実行することができるように、５ＴＡＲＴ　　
３７０プログラムをＳ／８８監視モードにおく。５ＴＡ
ＲＴ　　３７０が満量監視モードにあると、Ｓ／８８オ
ペレーテイング・システムから記憶のブロックを除去し
、記憶を各Ｓ／３７０プロセツサに再割当てするために
、ベクタ・ポインタを変更することができる。
このサブルーチンは、メモリ割当てを変更し、Ｓ／８８
プロセツサの割り込みしベル６のマニュアル・ベクタを
変えるために使用される。カスタマは、システム・セキ
ュリティ上の理由がら、この呼び出しに対する知識、ま
たはアクセスを与えられない。
用法： ｄｅｃｌａｒｅ　Ｓ／３７０−ｇａｉｎ−ｆｒｅｅｄｏ
ｍ　ｅｎｔｒｙ（ｂｉｎａｒｙ（１５）。
ｂｉｎａｒｙ（１５））　； ｃａｌｌ　Ｓ／３７０Ｊｒｅｅｄｏｍ（ｇｉｖｅ−ｔａ
ｋｅｔエラーコード）； 引数 ｇｉｖｅ、、、ｔａｋｅ（入力） 値０は呼び出し側を、アプリケーション・ユ−ザー状態
に戻し、別の値は呼び出し側を、監視状態にセットする
。
エラーコード（出力〉 戻されたエラー・コード 上述のサブルーチンの機能は、次のとおりである。
Ｓ／３７０置換記憶 １）空を獲得し、ｔａｍｅアレイ自由リストをロックす
る。
２）隣接自由ｆｌｆｆＩｅの最大のストリングを探して
自由リストを検索する。
３）両端をＭＢ境界に丸め、ストリング中の４ＫＢブロ
ツクの数である、ｎｂｌｋを計算。
４）もしｎｂｌｋ　＞　ｎブロックなら、　ｎｂｌｋを
ｎブロック（必要な４ＫＢの数）にセットし、ベースｐ
ｐｎ境界を変更。
５）自由リストからａｉａｅの選択したストリングを外
す。
６）システム可用カウントからｎページを引く。
７　）　１ｎＩ１１ｅアレイ自由リストをロック解除し
、空きを供給。
８　）　ｐｐｎ＝ベースｐｐｎ もしｎｂｌｋ　＜　ｎブロックならｒｃ＝エラーもしｎ
ブロック＜＝Ｑならｒｃ＝エラーもしエラーなしならｒ
０＝Ｏ ８／３７０記憶置換 １）全てのエントリが接続されている訳ではないことを
チエツクし、フラグをゼロにセットし、ｗｉｓｅを適切
に連鎖させる。もし問題が生じたらエラーを返す。
２）空きを獲得し、ｌｌｌ１ｌｅアレイ自由リストをロ
ックする。
３　）　ｎｏｄｅを繁ぎあわせるための良好な位置を求
めて自由リストを検索する。
ａ、ベースｐｐｎの隣の最初の候補 す、リストの最後の第２の候補 ４）ブロックの全体を自由リスト上に繋ぎあわせる。
５）システム可屈カウント中にｎｐａｇｅを追加する。
６　）　ｍｎ＋ｅアレイ自由リストをロック解除し、空
きを供給する。
Ｓ／３７０記憶オープン １）このプロセスのテーブル・エントリを見出し、ｐＩ
ＩＩｐＩ界上のその仮想記憶中に、ＭＢのｎブロックに
十分な大きさの穴を見付ける。その要求にサービスする
のに十分な配置されたｇａｍｅがあることを確認する。
もし問題があるならエラーを返す。
２〉もし必要なら、ｐＥｌｂ及びａｐｔｅのために、接
続された空間を割り振る。
３）＃Ｉ造全全体セットアツプする： ｏ１ｍｅ連結及び接続済み ｌ１ｌｆｆｌｅ、　ａｐｔｅｐ−＞ａｐｔｅｐｍｅ、　
ｑｐｔｅｐ−＞ａｐｔｅ 全てのフラグが適切にセットされた ａｐｔｅ、　ＰｔｅＰ−＞ｐｔｅ ４）新しく構成されたｐ［ｌｂチエインをタスクのｐｍ
ｂチエインに結び付ける。
記憶クローズ １）このプロセスのテーブル・エントリを見出し、＄ｏ
ｐｅｎ−ｓｔｏｒａｇｅによって構成されたｐａ＋ｂを
見出す。もし何も見付からないなら戻る。
２）これらのｐｍｂをプロセスのｐｒｎｂチエインから
切り放す。
３）各ａｐｔｅ　＠に、実記憶マツピングをフォールト
するためにｓｅｔｕｐ−ｐｔｗを呼び出す。
４）Ｏ８に対して、ｐｍｂとａｐｔｅのための連繋され
た空間を返す。
５　）　ｎａｍｓを、記憶配置ルーチンに戻す。
空き獲得 １　）　ｇａｖｅ−ｔａｋｅ引数のアドレスを取得２）
もし空きを放棄するなら、ステップ７へ行く。
以下のステップは、空きを獲得する。
３）Ｏ８に、監視状態にある間に呼び出し側に戻らせる
トラップ１３を実行。
４）ユーザー・スタック・アドレスを取得して、システ
ム・スタック・ポインタとスワツプ５）ユーザー・スタ
ック・ポインタ中でシステム・スタック・アドレスをセ
ーブ ６）ユーザー・スタック上で監視モードにある呼び出し
側に戻る。
以下のステップは、空きを放棄するものである。
７）セーブされたシステム・スタック・アドレスを戻し
、システム・スタック・ポインタヘスワップする。
８〉ユーザー・スタック・ポインタ中でシステム・スタ
ック・アドレスを置換 ９）トラップ・ハンドラがステップ１１へ戻るようにス
タックを変更 １０）トラップ・パンドラへ戻る。
１１）トラップ・ハンドラがＯ８へ戻る。
１２）ユーザ・スタック上でユーザー状態にある呼び出
し側に戻る。
（５）　ＩＩＩｍｅの選択されたストリングを自由リス
トから外すこと ＦＩＲＳＴ　　ＭＭＥは、連鎖から外されるべきストリ
ング中の最初のｍ［１１８に関連し、ベースｐｐｎは、
そのｐｐｎ　（物理ページ番号）を含み、ＬＡＳＴＭＭ
Ｅは、そのストリングの最後のＩＩＩＩＩＩｅに関連す
る。もしＦＩＲＳＴ　　ＭＭＥが自由リストの先頭にあ
るなら（その以前のＩＩｌ！Ｉｅフィールドは、ゼロに
等しい）、自由リスト・ポインタは、ＬＡＳＴ　　ＭＭ
Ｅの次の［１１１１８フイールドに等しくセットされる
。こうして、ＬＡＳＴ　　ＭＭＥに続＜　ｍｍｅは今や
自由リストの先頭にある。さもなければ、ＦＩＲＳＴ　
　ＭＭＨの以前のｍｍｅの次の１ｌｒｌｅフイールドが
ＬＡＳＴ　　ＭＭＨの次のｎ１ｎｓフイールドに等しく
セットされる。もしＬＡＳＴ　　ＭＭＥに続（ｍｍｅ（
その次のｏＩＩｅフィールドはゼロではない）が存在す
るなら、ＬＡＳＴ　　ＭＭＥに絖＜　ｍｔｎｅの以前の
ｔａｍｅフィールドがＦＩＲＳＴ　　ＭＭＥのｐｒｅｖ
　ｍ１ｎｅフイールドに等しくセットされる。
＜８）ＳＴＣＩに対する記憶ベース及びサイズの書込み Ｓ／８８　０Ｓから記憶が「取得」された後、それは、
構成ファイルに記述された必要条件に従いＳ／３７０プ
ロセツサ間で区画される。構成アレイは、Ｓ／３７０プ
ロセツサのためのベースｐｐｎ及びｎブロックを含むＳ
／８８カーネル記憶中に構築される。ｎブロックという
用語は、記憶の連続的なメガバイトを意味する。それは
、取得されたく連鎖されていない）　ａｕｓｅの数を２
５６で割った値に等しい。各Ｓ／３７０プロセツサのた
めのＥＸＥＣ３７０タスクがその個々のＳ／８８プロセ
ツサ中で開始される時、そのタスクは、５ＴＣＩワード
をアセンブルするために、対応するベースｐｐｒｉ及び
ｎブロックを使用する。このワードは次に、（ローカル
記憶２１０アドレス空間中の〉仮想アドレス００７ＥＯ
ＩＦＣに書き込まれ、Ｓ／８８オペレーテイング・シス
テムに透過的な５ＴＣｌレジスタ４０４及び４０６（第
３２Ｂ図）の初期化を引き起こす。
第１９Ａ図及び第２０図に関連して以前に説明した切り
放し機構２１６及びＢＣＵインターフェース論理２５３
は、レジスタ４０４及び４０５を初期化するために使用
される。
しかし、好適な実施例では、第３２Ｂ図に示すように、
レジスタ４０４．４０５は、（ＢＣＵローカル・データ
・パス２２３に接続されるのではなくて）直接５７８８
プロセツサ・データ・バス１６１Ｄに接続される。論理
２１６のデコード論理２８０は、Ｓ／８８ハードウエア
からＡＳをブロックしＤＳＡＣＫをプロセッサ６２に戻
すために上記仮想アドレスをデコードする。レジスタ４
０４．４０５は、ＳＴＣＩ選択線４５８を介して論理２
５３からイネーブルされる。ＳＴＣＩワードのビット２
７−２０は、５ＴＣＩｒベース」アドレスを形成し、ビ
ット２３−２０は、５７３７０記憶「サイズ」値を形成
する。ビット１９−０はゼロである。
Ｅ・２４．Ｓ／３７０によって開始される５７８８割り
込みのための初期化機能 Ｓ／８８オペレーテイング・システムの知識なくＳ／８
Ｂ中に在社するＳ／３７０割り込みハンドラ・マイクロ
コードにＳ／３７０割り込みを指向するためのさまざま
なシナリオがある。以下その３つを説明する。
第１の方法は、Ｓ／３７０割り込みハンドラをＳ／８８
オペレーテイング・システム第１レベル割り込みハンド
ラに、そのオブジェクト・モジュールの一部としてアセ
ンブルされるように挿入することによって、Ｓ／８８オ
ペレーテイング・システム・カーネルを変更するもので
ある。割り込みベクタのテーブルは、割り込みハンドラ
・アセンブリ・ソース中に含まれ、そのベクタは、ソー
ス中で、Ｓ／３７０割り込みハンドラ・コードを指し示
すように変更される。
この方法は、次のようなＳ／８８アーキテクチヤの方法
とは著しく異なる。
ｌ）割り込みする各装置は、Ｓ／８８オペレーテイング
・システムに対して、その装置と、そのパス名と、ボー
ド・アドレスを識別するファイル中に記入されなくては
ならない。
２）第１レベルの割り込みハンドラが割り込みを受領す
る時、それは、適当なフォーマットされたスタックをセ
ットアツプし、全てのマシン状況とレジスタをセーブし
、割り込みの有効性を検証し、その割り込みを、開発者
が特別に書いた装置割り込みコードを呼び出す「第２レ
ベルの」割り込みハンドラに渡す。
３）その割り込みコードが完了した時、その割り込みコ
ードは回復環境を扱うオペレーティング・システム割り
込みハンドラに制御を渡す。
上記第１の方法は、これを全て回避する。Ｓ／３７０割
り込みベクタをＳ／３７０割り込みルーチンを指し示す
ようにアセンブリすることによって、Ｓ／８８オペレー
テイング・システムによって実行される通常の割り込み
処理の全てを回避し、装置ファイルを介してＳ／３７０
を識別する必要はないのである。これは実際は、ハード
ウェアの代わりにコードが修正されているので、ソフト
ウェア切り放しである。この第１の方法は、所望の割り
込み機能を達成するためには最も迅速で最も安価な方法
である。しかし、この方法は、Ｓ／８８オペレーテイン
グ・システムのその後のリリース毎に追加的なメンテナ
ンスを要することになる。少なくともそれは、カーネル
の結び付けを必要とし、もし割り込みハンドラが変更さ
れたならＳ／３７０コードは再挿入され、割り込みハン
ドラは再アセンブルされなくてはならない。
第１の方法は、システム・ブート後のオペレーティング
・システム割り込みハンドラの変更に関連する。第２０
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
この第２の方法は、Ｓ／３７０割り込みコードをＳ／８
８オペレーテイング・システム仮想アドレス空間に（好
適な実施例では００７ＥＯＯＯＯの直後に）配置するこ
とと、オペレーティング・システム・カーネル割り込み
ハンドラ中の適当な割り込みベクタの変更を要する。こ
の作業は、オペレーティング・システムが初期化された
後５７３７０初期化ルーチンによって行なわれる（同時
に、Ｓ／３７０初期化ルーチンが記憶を「取得」する。
初期化ルーチンは、５７８８オペレーテイング・システ
ム・カーネル記憶領域を変更しているので、それは、前
記説明で記憶を「取得」するために示された様式で「空
きを獲得」する必要がある。この第２の方法は、Ｓ／８
Ｂオペレーテイング・システム・カーネルが新しくリリ
ースされる毎にメンテナンス修正を行う必要はない。し
かし、Ｓ／３７０割り込みは、’Ｓ／８Ｂオペレーティ
ング・システムが立ち上がって走る後でなければ機能し
ない。
第３の方法は、割り込みベクタ内容のハードウェア提供
であり、これは、５７８８オペレーチイング・システム
・カーネルの変更が必要でない、すなわち、ベクタ・チ
ープルで変更がなされないため好適な代替方法である。
この第３の方法は、Ｓ／３７０割り込みルーチンを既知
の読み取り専用記憶（ＲＯ５）アドレスとしてＳ／８８
オペレーテイング・システム仮想アドレスまたはＢＣＵ
ローカル記憶中に配置することを要する。その割り込み
ルーチン・アト１ノスは、Ｓ／３７０ハードウエアに対
して、好適にはＲＯ８中で専用でなくてはならない。こ
の方法を説明するために次のようなシナリオを提示して
みる。
１）Ｓ／３７０　（例えば、Ｅ％ＣｔＪ１１５６中のＤ
ＭＡＣ２０９）が割り込み要求を活動化する。
２）Ｓ／８Ｂプロセツサ・ユニット６２が割り込み肯定
応答、データ・ストローブ、及びアドレス・ストローブ
を活動化する。
３）ＢＣＵがデータ・バス２２３上に割り込みベクタ番
号（これは、分かりやすくするため全てゼロでもよいし
、ＲＯＳベクタ空間中へのオフセットでもよい）を配置
し、データ・ストローブ肯定応答を活動化する。このベ
クタ番号は、有効パリティの場合を除き、プロセッサ８
２に対しては影響を及ぼさない。
４）結局、プロセッサ８２は４バイト割り込みへフタを
入手するために記憶読取サイクルを実行することになる
。
６）ＢＣＵは、（仮想アドレスによって）この特定記憶
アクセスを認識し、プロセッサ６２を記憶のアクセスか
ら切り放し、（Ｓ／３７０　　ＲＯ８からゲートされた
）自己の４バイト割り込みベクタを提供する。Ｓ／３７
０　　ＲＯ８は、ＤＭＡＣに対して複数の、必要な数だ
けのベクタと、ＲＯＳボード同期化などを含む。
この方法は、Ｓ／３７０ハードウエアを同期化するなど
の目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく空きを獲得すること アプリケーション・プログラムが空きを獲得する、すな
わち監視状態を得る方法を記述する「Ｓ／３７０サービ
ス・ルーチン開始」における方法が上記で与えられた。
これは、５７８８オペレーテイング・システム・カーネ
ルに追加すべき特殊にＯＳサービス・コール「トラップ
１３命令」ルーチンを書き込むことに関与する。
このトラップ１３割り込みルーチンは、そのトラップ命
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることになる。アプリケーション・プログ
ラム状態を再び得るには、アプリケーション・プログラ
ムは、割り込みスタック戻りアドレスを変更してトラッ
プ１３コールから、変更された割り込みスタック・アド
レスを使用して割り込みから脱出するトラップ１３割り
込みコードへと戻る。この方法は、５７８８オペレーテ
イング・システムに割り込みルーチンを追加することに
係わる。
第２の方法は、当該Ｏ８の変更を行わない。特殊レジス
タ（図示しない）がＢＣＵＩＩＩＩ制御記憶アドレス空
間中に決定され、それは、アプリケーション・プログラ
ムによって書き込まれた時に、上記割り込みを実現する
ための第３の方法を使用して新しいＢＣｔＪ割り込みを
引き起こす。アプリケーション割り込みルーチンは、Ｂ
ＣＵＩＩＮ取専用記憶取囲用記憶い〉に在社させられ、
トラップ１３コードと同様に機能する。前に説明した空
き獲得ルーチンは、トラップ１３命令を発行する代わり
にＢＣＵ特殊レジスタに書込みを行うことを除けば、全
く同一に機能する。
Ｅ２６．Ｓ／８８オペレーテイング・システムを変更す
ることなく記憶を獲得（ＳＴＥＡＬ）すること この第２の空き獲得実現構成を利用するこヒによって、
「記憶の獲得」は、Ｓ／８Ｂソース・コードの再アセン
ブリやＳ／８８オペレーテイング・システム・カーネル
の結合を必要としない。
自由リストの先頭のアドレスは、アプリケーション・プ
ログラムに商用である。
さて、第４９図及び第５０図を参照して、単一化された
及び組のユニット２１．２３の電源投入及び同期化につ
いて説明する（Ｓ／８８プロセツサ・ユニットは、Ｓ／
３７０プロセツサ・ユニットのためのサービス・プロセ
ッサの役目を果たす）。
（１）序論 コノ章は、第４９１！！ＩＩ及び第一５０［参１［−！
”、第７図の組みユニット２１．２３などの同期につい
てその状態を決定し、制御しその環境をセットするハー
ドウェア・レジスタ、ラッチ、及び論理を手短に説明す
るものである。
さらに、単一化された及び組のユニットの初期化、同期
化及び再初期化を達成するためのマイクロコード機能に
ついて説明する。先ず、単一化および組の環境の両方に
おいて、実質的に５７８８プロセツサ・ユニットの初期
化及び同期化なく機能するＳ／８８　（好適な実施例）
に注目する。この動作方法は、手短にだけ説明する。さ
らに、米国特許第４４６３２１６号の関連部分の説明に
ついてもここで繰り返す。
エラー・チエツクは、ユニット２１の各ｓ／８８プロセ
ッサ要素６０．６２（第８図）がＡバス４２及びＢパス
４４を駆動するのと同時に実行される。この同時的動作
は、パス構造を駆動する前にエラー・チエツクを実現す
るプロセッサ・モジュール９中のＩ１０ユニットと対照
的である。
プロセッサ・ユニット２１は、システムのスループット
にはいかなる動作の遅延も望ましくないようにタイミン
グが十分に重要であるため、このように動作する。プロ
セッサ・ユニットがパス構造を駆動している期間のチエ
ツク論理によって知らせられたエラーは、そのユニット
をして、システム・クロックの次のフェーズの間に、Ａ
パス・エラー信号及びＢパス・エラー信号の前方をＸパ
ス４６上に駆動させる。
その同一の時間フェーズの間に、障害中央処理装置（例
えば参照番号２１）は、レベル１保守割り込みをＸパス
４６上に駆動し、それを、相手中央処理装置（例えば、
参照番号２３）が受は取る。その時間フェーズの終りに
、障害装置は切り放され、相手装置からの問い合わせに
応答する以外はパス構造上にさらに信号を駆動すること
ができなくなる。この自動的切り放し動作は、Ａバスま
たはＢパス上のアドレスまたはデータのどちらかでエラ
ーが検出された期間に、制御ユニットを通じてメモリ・
ユニット１８．１８と周辺装置のどちらになされるもの
であれ、読取または書込サイクルの取り消しを保証する
。さらに、その同一の動作サイクルの間のデータ転送は
、相手障害中央処理装置のみを使用して反復される。
より詳しく述べると、比較器１２ｆは、処理区画１２ａ
がＡバス４２から受は取る入力データを、処理区画１２
ｂがＢパス上で受は取る入力データと比較する。それは
また、処理区画１２ａがトランシーバに印加する機能、
アドレス及びデータ信号（パリティを含む）を、処理区
画１２ｂが発生する対応信号と比較する。区［１１２ａ
のタイミング及び制御信号は、区画１２ｂからの対応信
号と比較される。内部制御信号のこの比較は、プロセッ
サ要素６０．６２の内部動作をチエツクし、障害の迅速
な検出を可能ならしめ、プロセッサ・ユニットの診断及
び保守に有用である。
比較器１２ｆに対する１つまたはそれ以上の対応入力信
号が興なる任意の時点で、比較器は、制御段８６に印加
される上す較エラー信号を発生する。そのエラーは、デ
ータ入来エラー、データ外出エラー、機能エラーまたは
アドレス・エラーの結果である。それはまた、興なるタ
イミングまたは制御信号に起因するサイクル・エラーま
たは制御エラーでもあり得る。パリティ・チエツク回路
によるエラーの検出は、制御段８６に印加されるパリテ
ィ・エラー信号を発生する。制御段８６はその比較無効
信号に応答して、次のクロック・フェーズ（Ｎ＋１）で
プロセッサ・エラー信号を発生する。この動作に対する
１つの例外は、比較無効信号が読取動作の間の入力デー
タ信号の無効比較による場合に生じる。その場合、制御
段８６は、次のタイミング・フェーズに関してパス・エ
ラー信号が発生されない場合にのみプロセッサ・エラー
信号を発生する。パス・エラー信号は、パス構造３０に
おける障害条件を示し、それゆえ、入力データの無効比
較が、処理区画１２ａまたは１２ｂではなく、パス構造
３０のＡパスまたはＢバス部分の障害の結果であったこ
とを識別するものである。
プロセッサ・エラー信号の１つの機能は、論理回路をデ
ィスエーブルし以てユニット２１の処理区画１２中の全
ての動作を実質的に停止することにある。さらに、モジ
ュール９中の全てのユニットに、直前のフェーズの間に
パス上に配置された情報を無視するように、例えば、Ｃ
ＰＵパス転送を無視するように通知するために、Ａパス
・エラー信号とＢパス・エラー信号がＸパス４８に印加
される。Ｘパス４６には、相手のプロセッサ・ユニット
２３に、モジュール中のあるユニットが障害発生エラー
を検出したことを通知するために、レベル１割り込み信
号が印加される。
フェーズ（Ｎ＋２）の開始時点で、依然として障害信号
に応答する段８６は、能動的なパス・マスク状況を終了
させる。この動作は、パス・エラー信号の終了によって
達成される。処理区画１２がマスク状態から切り替わっ
た時、それは、トランシーバ中の全てのパス・ドライバ
をディスエーブルする。Ｓ／３７０）−ランシーパ１３
もまた、トランシーバ１２ｅのドライバがディスエーブ
ルされるときはいつでも共通制ｔｉＩ１７５を介してデ
ィスエーブルされる。
同様に、プロセッサ・エラー信号がユニット２１の制御
段７５によって発生される時、制御段８Ｓを介するトラ
ンシーバ１２ｅと、トランシーバ１３もまたディスエー
ブルされる。
こうして、プロセッサ・ユニット２１，２３は、マスク
状態にあるときのみ、ドライバに印加されるパス・イネ
ーブル信号を発生するための必要に応じて、バス構造を
駆動することができる。
プロセッサ・エラー信号は迅速に、すなわち、次のタイ
ミング・フェーズの終了時点で、マスク状況をターンオ
フする。ユニット２１の処理区画１２がプロセッサ・エ
ラー信号を発生する場合、相手ユニット２３のＳ／８８
処理区画は、実質的に割り込みなしで動作を続ける。プ
ロセッサ・エラー信号が書込動作の間に発生した時、相
手処理ユニット２３はそのデータ転送を繰り返す。読取
動作の間にプロセッサ・エラーが生じた場合、相手ユニ
ットはメモリが後のタイミング・フェーズでパス構造に
印加する反復されたデータを読み込む。
さらに、相手ユニット２３は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット２１は保守することなく動作へと復元する
ことができる。好適な実施例では、過渡的な障害の発生
は記録され、もしそれが任意に定めた回数繰り返すなら
、そのプロセッサ・ユニットはさらに診断することなく
サービスまたは動作から電気的に離隔される。
ユニット２１．２３の各処理区画１２は、２つの組みユ
ニットをロックステップ同期させるため（こ、典型的に
はプロセッサ状況及び制御段８６にある論理回路を含む
。区画１２は、マスク状況への遷移でロックステップ同
期化を達成する。各区画１２は、信号をバス構造に駆動
するためにはマスク状態になくてはならない。各ＦＲＯ
Ｍ１８１に記憶された初期化シーケンスは典型的には組
み区画を同期化させ、どちらの処理区画も初期的にはマ
スク状態にない、すなわちターン・オンされていないよ
うにすることを保証するための命令を含む。
ユニット２１．２３の処理区画は、初期化シーケンスで
は初期的には同期しておらず、一方がマスク状態を造成
する前の多重フェーズ・サイクルの間に、他方のユニッ
トがマスク状態をａｔす６、マスタ状態を獲得する一方
のユニットは、他方のユニットを選択した時点でマスク
状態に持ってくるために、他方のユニットの動作のさら
なる初期化を制御する。
ユニット２１の処理区画１２が初期化されるとき、それ
は内部エラー・チエツク信号を打ち消し、以てパリティ
無効信号または比較無効信号がプロセッサ・ホールド信
号を発生するのを防止する。そのかわりに、区画１２は
典型的にはＦＲＯＭ１８１に記憶されているテスト・ル
ーチンを実行する。このテスト・ルーチーは、プロセッ
サ・エラー信号をもたらし得るあらゆる条件に対処する
ものである。めいめいの可能的なＩ！Ｉ害条件が生成さ
れるとき、処理区画は、対応する障害報告信号が実際に
発生されたかどうかを調べるためにテストする。以て、
エラー・チエツク信号が存在しないことは、そのプロセ
ッサ・ユニットがマスク状態を達成することを禁止し、
その結果、この論理実行ルーチンの間に発生された障害
がそのプロセッサ・ユニットを停止させず、パス構造３
０に報告されない。ＦＲＯＭ１８１中のテスト・ルーチ
ンは、エラー・チエツク信号を確認して、そのプロセッ
サをして、このチエツク・ルーチンの成功裡の完了のと
きのみマスク状態をとることを可能ならしめる。
Ｓ／３７０プロセツサ・ユニット（好適な実施例）は、
典型的には、各チップ中のさまざまの要素及び論理に対
する「裏口」のアクセスを介しての初期化及びサービス
・プロセッサ機能に対処するハードウェアをもつ。これ
らはよく知られているので、簡単に説明するにとどめる
。
同様に、自己テスト及び初期化のためのプログラム・ル
ーチンもよく知られており、詳細な説明の要はあるまい
。この章で強調されるのは、Ｓ／３７０またはＳ／８８
オペレーテイング・システムに変更を気づかせることな
く典型的な５７３７０自己テスト及び初期化が５７８８
を介して達成されるところの機構である。Ｓ／３７０の
ための自己テスト初期化ルーチン（ＳＴＩＲ）は、好適
な実施例では、組みユニットのＳ／３７０処理要素を同
期化させるためのルーチンとともにＦＲＯＭ１８１　（
第１９Ｃ図）中に配置される。それゆえ、Ｓ／８８は、
Ｓ／３７０サービス・プロセッサとして機能する。ＦＲ
ＯＭ１８１中の５７８８コードの記憶マツプされた１１
０割り振りは、ある５７８８状況または別のレジスタ内
容がＳ／３７０コードの実現に必要である場合に与えら
れる。
このコードが同期化へと向かう様式は、１次（またはマ
スター〉相手プロセッサ・ユニット２１など（適正に動
作しているもの〉内のレジスタ・セットの記憶マツプ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット２３など（まだ適正に動作していないもの〉内の
レジスタ・セットに転送することである。
同期化機構のためのＳ／８８からＳ／３７０への結合経
路の詳細を説明する前に、第７図のモジュール９の構造
及び環境について簡単に言及しておく。Ｓ／８８オペレ
ーテイング・システムの、フォールト・トレランス及び
単一システム・イメージなどの特徴は、Ｓ／８８及びＳ
／３７０の両方の構造に与えられる。モジュール９は、
参照番号２１などの単一化されたＳ／３７０プロセツサ
・ユニットまたは参照番号２１，２３などの組のＳ／３
７０プロセツサ・ユニット対からなる。参照番号１２、
または１２．１４などの単一または岨のＳ／８８ユニツ
トは、Ｓ／８８プログラムのみを実行するためにモジュ
ール中に含めることができる。
各Ｓ／３７０処理ユニツトは、第７図に示すように、参
照番号８５．８７などのＳ／３７０プロセツサ要素の対
と、参照番号６２．６４などの５７８８プロセツサ要素
対を含み、それらのプロセッサ要素対が単一の論理処理
ユニットとしてロックステップで動作する。組みのユニ
ットは、完全にフォールト・トレラントで自己チエツク
論理処理ユニットを与えるように互いにロックステップ
で動作する冗長デザインを形成する。
対のＳ／３７０プロセツサ要素８６．８７のおのおのは
、部分的に、参照番号１５０（第１１５ｉりのようなＳ
／３７０チツプ・セットである。
Ｓ／３７０チツプ・セットとその関連ハードウェアは、
Ｓ／８８パス構造３０との結合のため参照番号１０１（
第９Ａ図）のようなＳ／８８スイタルのボードに取り付
けられる。この章では、参照番号２１のような１つの処
理ユニット中１７）Ｓ／３７０チツプ・セット対は、Ｓ
／３７０エンテイテイと呼ばれ、参照番号６０．６２な
どの対応Ｓ／８８プロセツサ要素とその関連ハードウェ
アは、Ｓ／８Ｂエンテイテイと呼ばれる。Ｓ／３７０エ
ンテイテイは、Ｓ／３７０アプリケーシヨン・プログラ
ムを実行し、必要に応じて、Ｓ／８８とＳ／３７０のど
ちらのオペレーティング・システムも互いに気づかない
ように、Ｓ／８８　　Ｉ１０装置及びプログラムを利用
するＳ／３７０Ｉ１０動作を実行するためにＳ／８８エ
ンテイテイを訪れる。
Ｅ２７．フォールト・トレラント・ハードウェア同期化 Ｓ／８８−８／３７０処理ユニツトのより固有且つ重要
な特徴の１つは現在処理中の相手２３による参照番号２
１などの任意の処理ユニットの自己決定同期化である。
各ユニットの５７８８エンテイテイは、新しいまたはエ
ラーを生成する相手の同期化のための能力及び責任をも
つ。あるユニットのＳ／８８エンテイテイがこの責任を
もつとき、それは「マスター」と呼ばれる。そして、同
期化を受ける相手は、「スレーブ」と呼ばれる。
Ｓ／８８ハードウエア／フアームウエア構造は、何時同
期化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたＳ／８８−８／３７０ハードウエア
／フアームウエアは、このインテリジェンス機能を同期
化の決定の際に５７８８の主導に従うために利用する。
すなわち、任意の時点で、Ｓ／８８は、Ｓ／８８　（ス
レーブ）エンティティが相手（マスター）との同期化を
必要とすることを決定し、その同期化はＳ／８８スレー
ブ・エンティティが「キックオフ」された後の適当な点
へ進行するように許可され、次に、その実行は対応する
Ｓ／３７０エンテイテイに向き付けられる。Ｓ／３７０
エンテイテイは、Ｓ／３７０マスタ状態を抽出しその状
態を両方のＳ／３７０相手に復元するためにＦＲＯＭＩ
　８１からのコードを実行するＳ／８８　　ＰＥによっ
て同期化される。
組みユニットのどちらか１つは、初期ｔａ導入、新しい
相手の登場、または既存の２つの組みをして同期化を喪
失させるようなエラー条件からの回復（どの場合もメン
テナンス割り込みを強制する）によって必要性が生じた
場合、処理ユニットの同期化において、マスターまたは
スレーブのどちらかの役割を占めることができる。どの
場合にも、Ｓ／８８スレーブ・エンティティは、その状
況を認識して、同期化のためのＳ／８８マスター・エン
ティティに依存する。
５７８８マスター及びスレーブ・エンティティは、メン
テナンス割り込みが生じた時点でのめいめいの状態の結
果としての個々の役割を占める。
全ての処、環ユニットのＳ／８８エンテイテイは、デフ
オールドのマスクが確立されるまでスレーブであるとめ
いめいが仮定しつつその割り込みを検出及び処理する。
マスターは次に、ホールド・スレーブをロックステップ
でキックオフし、めいめいは（割り込みからもとった時
点で）、マスターの優先使用環境を再開する。
同様に、Ｓ／８日エンティチイは、プロセッサを残余の
論理から切り放し、Ｓ／３７０相手対内で同一の優先使
用された状態を確立するためにＳ／３７０　３Ｌ機能を
エミュレートするべくそれらのプロセッサを使用し、次
に正常の実行環境を再確立し、Ｓ／３７０の相手がロッ
クステップで実行を開始することを可能ならしめる。
同期化を必要としない状況として、参照番号２１の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
同期化を要する状況としては、２重化処理ユニット（例
えば２Ｌ　２３）が電源投入される場合、相手２３が正
常に処理している間にユニット２１が挿入される場合、
及び処理ユニット２１なビがその相手２３中に比較障害
を検出し、回復を試みる場合がある。
Ｓ／８８エンテイテイは、同期化を確立するための適当
なハードウェア設備をもつ。Ｓ／３７０処理区画は、ス
レーブ・エンティティをしてマスク・エンティティの全
く同じ状態に初期化されることを可能ならしめるに十分
なハードウェア及びソフトウェアをもつ。これは、読取
／書込状況レジスタ、読取可能モード・レジスタ、停止
可能クロック及びカウント・リングなどの構成を有する
。ユニット２１中の正常動作Ｓ／３７０エンテイテイが
相手ｌニット２３中の対応Ｓ／３７０エンティティと同
期させられるべき時、相手のＳ／３７０エンテイテイを
その正常動作エンティティと同じ状態にすることが必要
である。この処理は、好適な実施例では、５７８８プロ
セツサ６０１６２からのキュー・セレクト・アップ・メ
ツセージを（ＰＲＯＭＩ　８１中）Ｓ／３７０初期化及
び同期化マイクロコードの制御の下で）Ｓ／３７０プロ
セツサ８６．８７に送ることによって簡略化することが
できる。このメツセージは、ユーザー・アプリケーショ
ンが、同期化の間に、オペレーティング・システムを介
してＢＣＵ１６ｅなどに対して更なるサービス要求を呼
び出すことを停止する。。これはまた、全ての未完了ｌ
１０１１の実行の完了を可能ならしめる。
このことは、正常勤ｆｔ”Ｓ／３７０エンテイテイを、
「キックオフ」の時点で両方のＳ／３７０エンテイテイ
による使用のために記憶１６２にコピーされた状態にも
ってくる。この時点で、５７３７０プロセツサ、Ｓ／３
７０キヤツシユ、ＤＬＡＴ及びＳ／３７０パス・アダプ
タ中の全てのレジスタ、カウンタ、ポインタ及びバッフ
ァが順序づけられたスタック中の記憶（１６２）にコピ
ーされる。その同期化処理が開始されたとき、４つの全
ての物理プロセッサは、文脈を共通スタックから４つの
全てのプロセッサにロードすることによって復元された
Ｓ／３７０文脈をもっことになる。画プロセッサには、
そのレジスタ、カウンタ及びバッファに同一の値がロー
ドされ、次にロックステップまたは完全同期によりプロ
グラム実行を開始することになる。
Ｓ／３７０処理エンテイテイは、同期化のためにさまざ
まなレジスタ及びキャッシュにアクセスするための２つ
の方法を与える。その１つは、ＢＣＵローカル・データ
・パス２２３をパス・アダプタ１５４のチャネル０，１
に結合するレジスタ６８０．５６１を用いた、通常の、
ユーザーによってプログラムされた読取／書込方法であ
る。もう一方は、直列「裏口」集積サポート機能（ＩＳ
Ｆ）／汎用サポート・インターフェース（ＵＳＩ）５４
０，６４１の技法である。Ｓ／３７０チツプセツト・サ
ービス・プロセッサの直列インターフェース／プロトコ
ル（ＩＳＦ／ＵＳＩ）をエミュレートすることによって
、Ｓ／８８エンテイテイの同期化機構がＳ／３７０エン
テイテイに接続された任意且つ全ての機構にアクセスす
ることができる。１つまたはそれ以上のＳ／３７０エン
テイテイの同期化が必要であるとき、両方の方法が採用
される。通常の経路は、それが存在し、ＵＳＩ経路が他
方のために使用されているとき使用される。
同期化及び初期化処理のこの部分（例えばＳ／３７０エ
ンテイテイのための処理）が、Ｓ／３７０エンテイテイ
の存在も、それに接続されていることも知らないＳ／８
８オペレーテイング・システムに対して透過的でなくて
はならない、ということに留意することは重要である。
この透過性は、Ｓ／３７０　１１０動作に関連して前記
に説明したのとほぼ同様の様式で達成される。すなわち
、第２０図に関連して説明されたアドレス・デコード論
理２８０は、データが５７８８プロセツサ６２と第４９
図の論理の間で転送されるべきとき毎にアドレス００７
ＥＸＸＸＸをセンスする。
このアドレスが論理２８０によってデコードされるとき
、それは、Ｓ／８８プロセツサ・パス１６ＩＡ、１６１
０を、前記回路２１７．２１８を介してローカル・アド
レス及びデータ・パス２４７．２２３に結合する。レジ
スタ・アドレス・デコード論理５６２は、プロセッサ６
２とのデータ転送のために、論理回路６４９．５５０ま
たはレジスタ６６０，５６１のうちの１つを選択すべ（
、パス２４７上のアドレスの下位ビットをデコードする
。
さらに、線６８２．６８３上の割り込みは、ＯＲ回路２
９２ａを介して第２０図の５７８８割り込み論理２１２
に指向される。その割り込み要求信号は、データがプロ
セッサ６２への転送のためにＳ／３７０チツプのうちの
１つから論理５４９で受領されるとき、線５６２上で活
動化される。
線５６２上の割り込み要求は、論理５５０からＳ／３７
０チツプへのデータ転送の完了をプロセッサｅ２に通知
する。線５６２上の割り込み要求は、プロセッサ６２に
、プロセッサ６２への転送のためにＳ／３７０チツプか
らのデータが論理５４９によって受は取られたことを通
知する。その割り込み要求は、ＩＡＣＫ信号が線２５８
ｄと２６８ｅ上にそれぞれあられれるときに線５８２及
・び５６３上に保持される。３つの割り込みのベクタ番
号は、第２０図からのＩＡＣＫＩ号２５８ｄ及び２５８
ｅによってそれぞれ付勢されたとき、論理５６４．５６
５から得られる。そのベクタ番号は、個別の割り込みハ
ンドラ・ルーチンにアクセスするために処理ユニット６
２によって使用される。
Ｓ／３７０集積サポ一ト機構（Ｉ　５Ｆ）５４０（第４
９図）は、チップセット１６０上の論理に対して「裏口
」入口を与える。このＩＳＦは、チップ８５及び１５１
−１５４上に集積されたユニット・サポート・インター
フェース（ＵＳＩ）に接続されたＳ線のサポート・バス
５４１からなる。チップ８５上のＵＳＩ６４２の一部が
第４９図に示されている。
サポート・バス５４１は、次のような５つの線との直列
インターフェースをあられす。
ビット・アウト（データからチップ・セットへの）ｉｌ
ｉ１５４３ ビット・イン（チップ・セットからデータへの）線５４
４ アドレス・モ・−ド（制御）線５４５ シフト・ゲート（制ｔｉ１］）線５４６セツト・パルス
（制＠Ｕ）！１６４マ アドレス・モード線５４５は、ビット・イン／ビット・
アウト線５４３．５４４上のアドレス・ビット（高レベ
ル）またはデータ・ビット（低レベル）の直列転送（シ
フト）を通知する。ビット・イン及びビット・アウト線
５４３．５４４は、チップ内部のシフト・レジスタ５４
８などと、論理５４９．５５０中の外部シフト・レジス
タの閏の相互接続である。内部レジスタ５４８と２つの
外部レジスタ６４９．５５０のうちの１つとの間でシフ
トされるビットの数は、シフト・パルス・ゲート線５４
Ｂに印加されるパルスの数によって決定される。
セット・パルスは、チップにシフトされたばかりのアド
レスまたはデータ・パターンに基づき、チップ内部活動
を同期させるために使用される。
セット・パルスは、例えばレジスタ５４８中のチップ側
の情報の可用性を知らせるために、シフトの終了・後活
動化される。このことは、この情報に基づく活動が、こ
の瞬間から開始できることを意味する。
次の例は、動作を説明するものである。特定のアドレス
・パターンにスタート機能が割当てられてなる。このア
ドレスは、各チップのレジスタ５４８などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのＳ／８８・デコード５６１がそのアドレス
を検出する。そのアドレス・デコードとセット・パルス
が、ゲート５５２の出力におけるチップ内部スタート・
パルスを形成する。ＵＳＩのチップ特定部分は、特定チ
ップ・デザインから得た制御及びデータ・チエインを含
む。シフト動作にって影響されない記憶要素の現在の状
況を保持するために、ＵＳＩ活動の開始の前に機能クロ
ックは停止されなくてはならない。予備的な必要性に応
じたクロック停止を必要ヒするＵＳＩアクセスは、「静
的」であると定義する。動的アクセスまたは機能とは、
チップが動作している間に実行することができる動作で
ある。
セット・パルスは、チップ内部タイミングに対して機能
を同期化するために使用される。これらの機能は、アド
レス・モード線（アドレスまたはデータ・モード）によ
って追加的にゲートされる、５ＥＲＤＥＳレジスタ中の
アドレス・パターンまたはデータ・パターンからデコー
ドされる。
それらの機能とは次のものである。
５ＥＲＤＥＳへのチップ状況セット ５ＥＲＤＥＳへのモード・レジスタ・セット５ＥＲＤＥ
Ｓからのモード・レジスタ・口・−ドサポート転送要求
ラッチ（ＳＰＲ）セットプロセッサ制御ｌｌ要求ラッチ
（ＰＣＲ）リセット個々のチップをサポートするために
必要に応じた追加の動的機能 Ｓ／３７０チツプセツト内のさまざまなアドレス可能エ
ンティティに対して「裏口」アクセスを与える、ＩＳＦ
の５ｉ１に直列パス５４１は、各チップのユニット・サ
ポート・インターフェース（ＵＳｌ）、例えば、チップ
８５のｔＪｓＩ５４２に結合される。ＵＳＩ５４２は、
８ビツト・アドレス・レジスタ５６６と、８ビット直列
／並列化器（ＳＥＲＤＥＳ）５４８を提供する。ＵＳＩ
アドレス・レジスタ５６６は、５ＥＲＤＥＳ５４８が実
際の送受信機構である閏に、チップのアドレスと、その
チップ内のターゲット・エンティティのアドレスを受は
取る。ＵＳＩはまた、シフトイン／シフトアウト機構の
ための同期化論理を与える。
Ｓ／３７０チツプ・セット１５０内の各チップは、４ビ
ツト（高位）ＩＳＦ／ＵＳＩアドレスを割当てられ、例
えばＰＥ８５と、キャッシュ・コントローラ１５３と、
パス・アダプタ１５４と、浮動小数点コプロセッサ１５
１と、５ＴＣ１１６Ｓは、それぞれ２．４．８．８、Ａ
及びＢの１６進値を割当てられてなる。ＩＳＦ／ＵＳＩ
アドレスの下位４ビツトは、下位４ビツトによってアド
レスされる内部チップ・エンティティ　（例えばレジス
タ、機能またはチエイン）を決定する。
通信スキームは、コマンドと、ソース・チップと、宛先
チップと、そのチップ内のデータ及びターゲット・エン
ティティを識別するフィールドからなるシフト・チエイ
ン（１！ｌ能チエインとも呼ばれる）からなる。シフト
・チエインは、次のとおりである。
ビット０−７−　機能／コード ８−１１−　ソース（制御〉ユニット １２−１５　−　ターゲット（センス／制御）ユニット １８−２３　−　メツセージ／データ ２４−２７　−　制御（ＩＩ￥込み）レジスタ２８−３
１　−　センス（読取）レジスタこれらの機能チエイン
は、ＩＳＦ／ＵＳＩの直列的性質と、そのチエインが論
理５４９，５６０に及び５ＥＲＤＥＳレジスタ６４８な
どにシフトイン／シフトアウトされなくてはならないと
いう事実により、シフト・チエインと呼ばれる。
機能チエインのコマンド・フィールドは、読取／センス
・コマンド（Ｆｅ２）の書込／制御コマンド（Ｅｅｌ）
を含むことができる。機能チエインの例は次のとおりで
ある。
Ｅ６０２ＸＸ１０＝プｏセｙす８５の−ｆ−−ド・レジ
スタに対する書込 ここで、Ｅ６寓コマンド＝書込 Ｏ＝テストのためのＰＥ８２ソー ス・アドレス ２冨ＰＥ８６宛先 ＸＸ社メツセージ（データ） １モ制御されたレジスタ（モード・ レジスタ） ０−センス・レジスタ（コマンドが 「書込」であるのでなし） ここで述べている同期化を！！處するための技法は、Ｆ
ＲＯＭ１８１に記憶されている５７８８プログラム・コ
ードを使用する。そのコードは、上記４つの状況のおの
おのに関連する決定を行ない、それに従ってフラグをセ
ットする。同期化ルーチンは次に、適当な同期化または
初期化を実行するために、コードの経路を制御するよう
にそれらのフラグを使用する。２つの例を示すと次のと
おりである。
特定のＳ／８８ボード上のメモリがｔｇｗ害によってデ
ータを汚染され、その相手から初期化されるべきかどう
かの決定 特定の５７８８ボードがデフオールド・マスク処理ユニ
ット（ＤＭＰＵ）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を示
すものである。その１つは、ハードウェア支援的であり
、より高速の「迅速な」処理を可能ならしめる。それは
もちろん、Ｓ／３７０エンテイテイ中に少なくとも１つ
の追加的な制御回路を必要とし、ある５７８８制御回路
をＳ／３７０「インターフェース」に物理的にさらすこ
とによって、定義された能力を超えて拡張することがで
きる。この「インターフェース」は、実際上、Ｓ／８８
回路の５７８８回路に対する「寄生的追加」である。
ここで定義されるもう１つの実現構成はマイクロコード
のみであって、Ｓ／３７０サービス・プロセッサのエミ
ュレーションにおいて５７８８プロセツサ・エンティテ
ィによってＳ／３７０同期化を扱うことを可能ならしめ
るものである。この技術は、性能及び迅速性が重要でな
いときに使用するこヒができる。
（３）単一プロセッサ・ユニット２１が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによってもた
らされ得る。
１）このユニットが、電源投入またはブートの結果とし
て線につながった。
２）このユニットが、ｔＳ障害回復の結果として線につ
ながった。
どちらの場合にも、コード経路は同一である。
ユニット２１のＳ／８８エンテイテイは、その自己テス
トの部分を実行し、初期化ルーチン（ＳＴ　Ｉ　Ｒ）が
、関連記憶１６の内容が汚染されてしまったかどうか（
電源故障状態）を決定しようと試みる。もしそうなら、
５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻る。さも
なけ、れば、ＤＭＰＵであり得る相手または共存処理ユ
ニットをもつかどうかを決定しようと試みる。もしそれ
がないなら、５ＴＩＲはＤＭＰＵ責任範囲を受は持って
別の処理ユニットを同期化しようと試みる。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。このことは、Ｓ／８８
　　ＰＲＯＭ１８１中にあるコードを実行し、正常自己
テストを完了し、次にこれが初期電源投入と電″Ｉ障害
回復のどちらであるかを決定する５７８８プロセツサ６
２によって達成される。もしそれが電源投入なら、Ｓ／
３７０エンテイテイは、正常の初期化を続け、次にそれ
がＤＭＰＵであると仮定し、同期信号を発行しようと試
みる。その信号は、Ｓ／８８プロセツサ６２に対してレ
ベル６割り込みを強制するＳ／３７０論理によってトラ
ップされる。割り込み６は、Ｓ／８８回路ＯＭ１８１　
＜第１９ＡＩ！ｉｉ）中のＳ／３７０同期化マイクロコ
ードにベクタされる（これは、５７８８アドレス空間に
マツプされる）。
ところで、電源投入ブートから、Ｓ／３７０ＰＥ８６は
自己の５ＴＩＲを実行し、次にその同期点で実行を中断
している。この期間、Ｓ／３７０クロツク１５２もまた
、自身を初期化している。
Ｓ／８８レベル６割り込みサービス・サブルーチン＜ｌ
５Ｓ）（すなわち、Ｓ／３７０同期化マイクロコード）
は、Ｓ／３７０サービス・プロセッサをエミュレートす
るために第４４１！ｉｌｌのＩＳＦ／ＵＳＩを使用する
。このＳＰエミュレータは、Ｓ／３７０制御記憶１７１
のＩＭＬＩｍ能を呼び出すために機能ストリングを発行
するが、実際のコード転送は生じない（マイクロコード
は、Ｓ／８８回路ＯＭ１８１中にある）。ＩＭＬの次の
ステップは、Ｓ／３７０エンテイテイ　（プロセッサ８
５及び８７）に同期を同報通信して、処理ユニット２１
をして実行へともってくることである。ＩｓＳの最終ス
テップは、割り込みから戻り、以て処理ユニットをして
ＩＰＬされた状態の実行を開始させることである。
５７８８処理ユニツト’　ｍｏｄｕ　１ｅ−ｓｔａｒｔ
−ｕｐ、　Ｑ［１１」の実行の一部として、エミュレー
トされたサービス・プロセッサ「ＩＰＬボクン押圧」機
能ストリングがＩＰＬ機能を実行するためにＳ／３７０
処理ユニツトに送られ、以てディスクからＳ／３７０主
記憶をロードする。ＩＰＬの最終ステップは、次に、位
置Ｏによって指定されたアドレスに制御を渡すことであ
る。
（Ｂ）マイクロコードのみの実現 ユニット２１のＳ／８８エンテイテイは、その自己テス
ト及び初期化ルーチン（ＳＴＩＲ）を実行し、次にこれ
が初期電源投入（Ｉ　ＰＯ）と（ｔａｎｔ害回復（ＰＦ
Ｒ）のどちらであるかを決定することになる。もしこれ
がＩＰＯであるなら、そのコードは、ユニット２１が単
一のエンテイテイであると決定してオペレーティング・
システムのロード及びその「スタートアップ」ルーチン
の実行を進める。
もしこれがＰＦＲであるなら、コードはその関連記憶の
完全性が損なわれているがどうがを決定する。もしそう
なら、コードはこれがＩＰＯであるかのごとく進行する
。もしその内容が無事であることがメモリについて分か
ったなら、ＰＦＲコードは通常の再スタート・タスクを
進める。
上記どの場合も、同期化すべき相手が接続されていない
ので、同期化機能が「ダミー」動作となる。
（４）２！Ｉ！化された処理ユニット２１．２３が電源
投入される　−ハードウェア実現構成この状況は、次の
２つの条件のうちどちらかまた両方によってもたらされ
得る。
１）これらのユニットが、電源投入またはブートの結果
として線につながった。
２）これらのユニットが、電源障害回復の結果として線
につながった。
どちらの場合にも、コード経路は同一である。
ユニット２１．２３のＳ／８Ｂエンテイテイは、その自
己テストの部分を実行し、初期化ルーチン（ＳＴ　Ｉ　
Ｒ）が、関連記憶１６の内容が破壊されてしまったかど
うか（ｔｉｌ故障状態）を決定しようと試みる。もしそ
うなら、５ＴＩＲは、５ＴＩＲ経路上の正常電力へと戻
る。さもなければ、ＤＭＰＵであり得る相手または共存
処理ユニットをもつかどうか、またはＤＭＰＵでないか
どうかをを決定し江うと試みる。もしそうなら、５ＴＩ
ＲはＤＭＰｔＪ責任範囲を受は持って別の処理ユニット
を同期化しようと試みる。もしそれがＤＭＰＵでないな
ら、同期点へ進み、同期を待つ。
ユニット２１のＳ／３７０エンテイテイは、単に、Ｓ／
８８エンテイテイの主導に従う。Ｓ／８８　　ＰＲＯＭ
１８１中にあるコードを実行するＳ／８８エンテイテイ
は、正常自己テストを完了し、次にこれが初期電源投入
と電源障害回復のどちらであるかを決定する。もしそれ
が電源投入なら、Ｓ／３７０エンテイテイは、正常の初
期化を続け、次に同期化点へ進む。もしそれが電源障害
回復であるなら、キャッシュが、有効であるかどうか決
定するために検査される。もしそうなら、それは、相手
のキャッシュが無効であると分かった場合に、相手のメ
モリを更新する必要があるかもしれない。もし自己のキ
ャッシュが無効であるなら、それは、有効キャッシュ内
容で更新するために相手ユニットに依存しなくてはなら
ない。もしどちらのユニットも有効メモリを保証するこ
とができないなら、それらは、対として正常電源投入及
び初期化を継続しなくてはならない。処理ユニットのＳ
／８８エンテイテイが同期点に近付くにつれ、各Ｓ／８
８エンテイテイは、ＤＭＰＵ処理責任を引き受けなくて
はならないかどうかを決定する。もしＳ／８８エンテイ
テイがそれがＤＭＰＵであることを見出したなら、Ｓ／
８８エンテイテイは、同期信号を発行しようと試みる。
同期化信号は、Ｓ／３７０論理３７０によってトラップ
されてＳ／８８エンテイテイに対してレベル８割り込み
を強制する。この割り込みは、ＰＲＯＭＩ　８１中のＳ
／３７０同期化マイクロコード（これは、Ｓ／８８アド
レス空間）にベクタされる。ところで、電源投入ブート
がら、Ｓ／３７０（例えばＰＥ８５．８７〉は自己の５
ＴＩＲを実行し、次にその同期点で実行を中断している
。
もしこれが、電′ｆ！Ａ障害回復であるなら、Ｓ／３７
０エンテイテイは、メモリの完全性及び同期化を保証す
るためにどの程度初期化ルーチンに遡らなくてはならな
いかを決定する５７８８エンテイチイの処理と同様の処
理を通過する。この間に、Ｓ／３７０クロツク１５２は
、自己を初期化している。
Ｓ／３７０プロセツサによるＳ／８８同期化パルスのト
ラップのための好適な機構の簡単な説明を、第２０ｒｌ
Ａ、第４９図、及び第５０図を参照して行う。
Ｓ／８８プロセツサハ、！６７０　（ｍ５０図）上に５
ＹＮＣＯＵＴ信号を発行する、ユニット２３のプロセッ
サのＳ／８８対のうちの１つによって同期化を達成する
。もし相手ユニットが初期化され自己テストを完了し、
破断されていないと決定されているなら、それは、破１
！［６７１上に、５ＹＮＣＯＵＴ信号をＡＮＤ反転ゲー
ト５７３を通じてゲートするように回路５７２によって
反転される信号レベルをもつ。
もとのシステム８日（例えばモジュール１０）において
は、同期化信号が、線５７７及びインバータ５７４を介
してユニット１４の駆動Ｓ／８８プロセツサの５ＹＮＣ
ＩＮ線５８０に印加された。それはまた、ユニット１２
，１４の４つの全てのＳ／８８プロセツサの「キックオ
フ」を開始するために、Ｃパス及びインバータ５７６を
介してユニット１２のチエツク側５７８８プロセツサの
５ＹＮＣｌＮｉ１５７Ｓに印加される。
改良されたＳ／３７０−８／８８　（参照番号２１．２
３など）ユニットにおいては、回路５７３の出力５７７
は、Ｓ／８８プロセツサのキックオフを防止するために
５ＹＮＣＩＮ線５８０及び５７５から切り放される。そ
のかわりに、出力５７７は、相手ユニット２１（第４９
図）のＢＣＵ１５６中のフリップフロップ５８２をセッ
トするために線５８１を介して接続される。それはまた
、ユニット２１中の相手側ＢＣＵ　（図示しない〉中の
対応するフリップフロップをもセットする。
以下の説明は、ユニット２１中の単一のＳ／３７０及び
それの関連ハードウェアに関するものであるが、両方の
Ｓ／３７０エンテイテイが同様の様式で動作しているこ
とを理解されたい。
フリップフロップ５８２は、線５８３、ＯＲ回路２９２
ａ及び２９２（第２０図参照）、割り込み論理２９３、
及び線ＩＰＯ−２を介してＳ／８８プロセツサ６２にレ
ベル６割り込み信号を印加する。この動作は、Ｓ／３７
０によるＳ／８８同期信号の「トラッピング」と呼ばれ
る。
さて、ユニット２１のＳ／３７０エンテイテイが自己テ
ストと初期化ルーチン（ＳＴＩＲ）を成功裡に実行し、
キックオフの用意ができていると仮定する。
他のＤＭＡＣ及びＢＣＵレベル６割り込みに関連して第
２０図で説明したように、Ｓ／８８プロセツサ６２は、
１！５８２上の同期化（ＳＹＮＣ）信号に応答して割り
込み肯定応答サイクルを開始する。ブロセ・フサ６２か
らの肯定応答及び優先順位レベル信号は、論理２′８１
中でデコードされ、論理ＢＣＵパス要求がデコード論理
２８１の出力２８３と、ゲート２９１と、線２８７と、
ＯＲ回路２８４を介して線１９０上にもたらされる。
パス・サイクルが線１９１上でプロセッサ６２に対して
許可された時、それは、＜５ＹＮＣ線５８３、Ａ３１１
に２７０、及びデコード線２８３とともに）ＡＮＤゲー
ト２９４−４をしてＩＡＣＫ線２５８ｆに対して信号を
印加するようにイネーブルする。この信号は、ＢＣＵロ
ーカル・パス２２３と、ドライバ・レシーバ２１８と、
プロセッサ・パス１６１Ｄを介してＳ／８８プロセツサ
ｅ２に対して適当なベクタ番号を印加するためにベクタ
・ビット論理５８４（第４９図）に印加される。線２５
８ｆ上の信号もまたフリップフロップ５８２をリセット
する。
Ｓ／３７０ＳＴＩＲ機能が仮定のように既に完了してい
るなら、５７８８プロセツサ６２は、Ｓ／３７０同期化
のために割り込みルーチンの最初の命令にアクセスする
ためにプロセッサ６２によって次に使用されるベクタ番
号を得るために読取サイクルを実行する。
同期化ルーチンの最後の命令は、線５８６（第５０図）
に同期化信号を印加する同期化コマンドを発生する。
この信号は、相手ユニット２１．２３のＳ／８８（及び
Ｓ／３７０）プロセッサを、ロックステップで「キック
オフ」するために、同期化＃８５８０及び５７５に印加
される。
Ｓ／８８処理ユニツト’　ｔａｏｄｕｌｅ−ｓｔａｒｔ
−ｕｐ、　ｃｍ」の実行の一部として、エミュレートさ
れたサービス・プロセッサｒＩＰＬボタン押圧」機能ス
トリングがユニット２１．２３中のＳ／３７０エンテイ
テイに送られる。ＤＡＳＤアクセスなどの全ＩＭＬＩ！
ｌ能を実行するのではなくて、このＩＭＬは５７８８主
記憶からのＩ１０処理とロードを迂回する。ＥＸＥＣ３
７０コードは既に、ＤＡＳＤからＩＰＬコードをフェッ
チしそれをＳ／８８主記憶に配置して、ＩＰＬを待って
いる。ＩＰＬの最終ステップは、次に、位置０によって
指定されたアドレスに制御を渡すことである。
（Ｂ）マイクロコードのみの実現構成 初期電源投入＜ＩＰＯ）の結果、または電源障害回復（
ＰＦＲ）の結果として電源投入されたＰＵボード。
最初に、ＩＰＯの場合を考えてみる。
ＩＰＯによってＳ／８８電源良好信号が確証された結果
、メンテナンス割り込みがＳ／８８　Ｐ　ＲＯＭ１８１
コードを呼び出す。このコードは、ユニット２１の５７
８８エンテイテイを同期させて、やはりＦＲＯＭ１８１
中にあるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０Ｓ
ＴＩＲは、これがＩＰＯであるので、Ｓ／８８及びその
オペレーティング・システムの機能が必要である時に、
初期化し同期化させるために十分なａｍがロードされて
いない、と決定する。その結果、Ｓ／３７０は、さらな
る動作をすることなく、オペレーティング・システムの
ロードヘヒ進むＳ／８ＢＰＲＯＭ１８１へと戻る。オペ
レーティング・システム初期化の一部として、「スター
トアップ」モジュールが呼び出される。このモジュール
もまた、ＦＲＯＭ１８１中にあるＳ／３７０ＳＴ　Ｉ　
Ｒ４呼び出す。このとき、５ＴＩＲは、必要な機能が利
用可能であると決定し、初期マイクロコード・ロード（
ＩＭＬ）自体を同期化するためにそれらを利用する。
第２に、Ｐ−Ｆ　Ｒの場合、 Ｓ／８８電源良好信号がＩＰＯによって確証された結果
、メンテナンス割り込みがＳ／８８主記憶Ｍ１８１コー
ドを呼び出す。このコードは、ユニット２１の５７８８
エンテイテイを同期させ、やはりＰＲＯＭＩ　８１中に
あるＳ／３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩ
Ｒは、これがＰＦＲであるので、必要な機能が利用可能
であると決定してＳ／３７０エンテイテイまたはユニッ
ト２１の同期及び初期化に進む。
（５〉一方のユニット２１が正常に処理している間に相
手２３が挿入された （Ａ＞ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在のユ
ニット２１のＳ／８８エンテイテイに通知される。その
新しい処理ユニットが５ＴＩＲを走らせているとき、現
在の処理ユニットは、レベル８割り込みを認識すること
になる。そのレベル６割り込みは、優先使用されたタス
ク環境を保管する処理に向かい、以て新しい処理ユニッ
トがつながっているかどうか判断し、そうである時、割
り込みから戻る。割り込みからの戻り機能の結果、２つ
のユニットがロックステップされた同期へと降りてきて
、優先使用されたタスクを再開する。
（Ｂ）マイクロコードのみの実現構成 新しいボードが挿入された結果として、メンテナンス割
り込みがＳ／８８主記憶Ｍ１８１コードを呼び出す。こ
のコードは、ユニット２１のＳ／８８エンテイテイを再
同期化させ、次に、やはりＦＲＯＭ１８１中にあるＳ／
３７０ＳＴＩＲを呼び出す。Ｓ／３７０ＳＴＩＲは、こ
れがＰＦＲに類似しているので、必要な機能は利用可能
であると決定して、ユニット２１のＳ／３７０エンテイ
テイの同期化及び初期化に進む。
（６）相手が比較障害を検出する ＜Ａ）ハードウェア実現構成 故障の処理ユニットは、正常動作処理ユニットが強制さ
れたレベル６割り込みによって割り込まれる間に５ＴＩ
Ｒに強制されることになる。レベル６割り込みサービス
・サブルーチンは、優先使用されたタスク環境の保存へ
と赴き、新しい処理ユニットがつながっているかどうか
決定し、そうであるとき割り込みから戻る。割り込みか
らの戻りの！Ｉ能として、その２つのユニットは、ロッ
クステップされた同期化へと降りてきて優先使用された
タスクを再開する。障害処理ユニットがその５ＴＩＲか
ら正しく脱出することに失敗すると（例えば１度、また
は予め選択された回ｒｊ！Ｌ）、正常動作処理ユニット
が、Ｍ当な時間の後、障害処理ユニットの５７８８部分
とそのさまざまな状況報告ｍ能に「破断」をセットする
。
（Ｂ）マイクロコードのみの実現構成 比較障害検出とボードの結果、メンテナンス割り込みは
Ｓ／８８ＰＲＯＭ１８１コードを呼び出ス。このコード
は、ユニット２１のＳ／８８エンテイテイを再同期化し
、次に、やはりＦＲＯＭ１８１中にあるＳ／３７０ＳＴ
ＩＲを呼び出す。
Ｓ／３７０ＳＴＩＲは、これがＰＦＲに類似しているこ
とから、必要に機能が利用可能であると判断してユニッ
ト２１のＳ／３７０エンテイテイの同期化及び初期化に
進む。さらなる比較もまた、それと同じ動作の反復をも
たらす。予定の回数の反復の後、そのボードは永久的に
断線され、障害が報告される。
別の実施例 別の（非Ｓ／８８）フォールト・トレラント・システム
における使用 好適な実施例においては、ハードウェア・フォールト・
トレランスは、少なくとも３つの特徴をもつものとして
示される。すなわち、システムの別の要素に対してデー
タ・エラーの伝搬を生じることなく、現場で交換可能な
故障ユニットを、瞬間的に電気的に分離するこヒと、必
要に応じてまたは要素が故障した時に要素を除去しまた
は追加するために動的再構成コードが与えられているこ
と、及びシステムの無駄なくサブシステムまたは現場で
交換可能な故障ユニットから電力を取り去ることができ
るという能力、すなわち、ホットプラグ可能性である。
そして、ユーザーは、機能または性能の低下を感じるこ
とはないのである。
この改良は、上記の厳密な必要条件のあるものを欠く異
なるソフトウェア・フォールト・ｌ・レラント・システ
ムで使用することもできることを理解されたい。
本願発明を適用することがてきるけれども上記の厳密な
必要条件のあるものを欠く異なる別のシステムが米国特
許第４３５８５６０号に示されている。その米国特許の
第１図において、３つのサブシステムが互いに非同期的
に動作し、２重化されたバスに結合されている。そして
、もし１つのサブシステムが故障したら、残りの２つが
プログラム実行を続ける。全てのエラーは、本発明の好
適な実施例のように瞬間的ではなく、プログラム中のチ
エツク・ポイントで決定される。
該米国特許のサブシステムとは異なる、Ｓ／３７０プロ
セツサなどのプロセッサは、５７８８に関連してここで
示したのと同様の様式でそのサブシステムに接続するこ
とができる。そして、本発明のアドレス・ストローブ（
ＡＳ）線に関連して説明したのと同極の様式で該米国特
許のサブシステム中の選択線を使用し且つ制御すること
により、そのサブシステムのプロセッサを、それらを寄
生的な接続異種プロセッサのＩ１０コントローラとして
の使用を可能ならしめるために切り放すことができる。
（２）Ｓ／８８　　Ｉ１０コントローラとＳ／３７０主
記憶の間の直接データ転送 好適な実施例では、キャッシュ３４０を（全ての有効Ｉ
１０データを記憶する記憶１６２ではなく）ある有効Ｉ
１０データの排他的記憶のために使用することができる
と仮定する（このことは、現在の典型的キャッシュ・シ
ステムにおいてそうである）。記憶１６２が全ての有効
Ｉ１０データを記憶すると仮定されている第５１図の実
施例では、Ｉ１０データ転送を、　ディスク・コントロ
ーラ２０などのＳ／８８　　Ｉ１０装置と、Ｓ／３７０
記憶１ｆ３２の間でより効率的な動作のために直接行う
ことができる。
しかし、この代替実施例では、ＢＣＵ１６６は依然とし
てＳ／３７０　　Ｉ１０コマンドをＳ／８８に変換する
ために使用されなくてはならない。
そのコマンドに関連付けられたシステム３７０記憶アド
レスは、そのコマンドがＳ／８８コマンドに変換されつ
つある間に、ＥＸＥＣ３７０によって５７８８物理的ア
ドレスに変更されなくてはならない。
記憶１６２からＩ１０装置へのデータ転送の間に、１つ
の方法は、Ｉ１０動作を開始する前に記憶１６２に対し
て、Ｉ１０動作に関連するキャッシュの区画を先ずフラ
ッシュすることである。
ｌ１０Ｔｔｃ置から記憶１６２へのデータ変換の間に、
Ｉ１０動作に関連するキャッシュの区画は、Ｉ１０動作
＠実行する前に無効化される。
もしデータ変換が必要なら、Ｓ／８８プロセツサ６２内
でＥＸＥＣ３７０によって使用されるのと同様のルーチ
ンによってその機能をＩ１０装置コントローラ中で実行
することができる。
データ変換はまた、ＡＳＣＣＩからＥＢＣＤＥＣ変換な
どのＳ／８８　０Ｓ中の変換ルーチンを呼び出すＥＸＥ
Ｃ３７０アプリケーション・プログラムによって実行し
てもよい。
（３）直！ｌ！ｌ統された対の岡プロセッサの切り放し 第６２１１！ｌは、直接結合されたプロセッサの対の両
方が、好ましくは、それらのプロセッサの間で、それら
のオペレーティング・システムに透過的な様式でコマン
ドまたはデータを転送するために好適な実施例のＳ／８
８プロセツサ６２に関連して説明されたのと同様な様式
で、関連ハードウェアから切り放される代替実施例のた
めのデータ・フローを示す図である。
２つのプロセッサ６４０．６４１は、プロセッサ・パス
６４２．６４３と、ドライバ・レシーバ回路６４４．６
４５と、共通ローカル記憶ユニット６４６を介して互い
に結合される。プロセッサ６４０及び６４１は、アーチ
テクチャとオペレーティング・システムが同じでもよく
異なっていてもよい。各プロセッサ６４０及び６４１は
、個別のオペレーティング・システムの制御の下でのプ
ログラムの通常処理のための主記憶及びＩ１０装置を含
む自己専用のハードウェア（図示しない）をもっていて
もよい。どちらのオペレーティング・システムも、互い
のオペレーティング・システムに関連付けられているプ
ロセッサの存在も、それに結合されていることも知らな
い。
この代替実施例のプロセッサ８４０がしかし、プロセッ
サ６４１にコマンドまたはデータを送るためにアプリケ
ージ９ン・プログラムによって制御される時、プロセッ
サ６４０は好適には、回路６４４をして、プロセッサ６
４０から記憶６４６ヘコマンド及びデータを転送するた
めに、ローカル・パス６５２を介してパス６４２をロー
カル記憶６４Ｇへ結合させるために論理６４８によって
デコードされる予定のアドレスをプロセッサ・アドレス
・パス６４７上に配置する。そのアドレスのデコードは
また、転送をプロセッサ６４０のオペレーティング・シ
ステムに対して透過的にするためにプロセッサ６４０を
その関連ハードウェアから切り放させる。
切り放し制御論理６４９は、プロセッサ６４１のための
Ｉ１０コマンドまたはＩ１０コマンドがローカル記憶６
４６に転送された時、プロセッサ６４１に割り込みをか
ける。プロセッサ６４１は（そのアプリケージ曹ン・プ
ログラム割り込みハンドラを介して）そのハードウェア
から切り放され、記憶６４６から、そのオペレーティン
グ・システムに透過的な様式でその主記憶（図示しない
）にコマンドまたはデータを読み込む。もしコマンドま
たはデータが変換を必要とするなら、プロセッサ６４１
は、その必要な変換を実行するために記憶６５０中のエ
ミュレーション・マイクロコードを利用する。プロセッ
サ６４１は次に、そのオペレーティング・システムの制
御の下で、変換されたコマンドを処理する。
尚、プロセッサ６４０及び６４１の「切り放し」が、各
プロセッサのハードウェアに対する「再結合」が許可さ
れる前に、記憶６４６との間のコマンドまたはデータの
実質的なセグメントの連続的な転送を許可することがで
きるものであることを認識されたい。このようにして、
高速且つ効率的なデータ転送がｉｔされる。
コマンドまたはデータは、プロセッサ６４１からプロセ
ッサ６４０へ同様にして逆方向に転送され得る。コマン
ドまたはデータは、記憶６６１中にあるエミュレーショ
ン・マイクロコードによって必要とされるところで変換
することができ、変換されたコマンドは、そのオペレー
ティング・システムの制御の下でプロセッサ６４０中で
処理することかできる。
この代替実施例は、ある重要な観点において前記好適な
実施例とは異なる。すなわち、データ転送を「開始する
」プロセッサが、「受信側」プロセッサへデータを転送
するためにそのハードウェアから切り放されるというこ
とである。このことは、ｌ１０（！！能（別のプロセッ
サへのコマンドまたはデータの転送）が実行されるべき
とき好適な実施例のＥＸＥＣ３７０／ＥＴＩＯに類似す
るアプリケーション・プログラムに制御を渡すための追
加機能を要する。
オペレーティング・システムからアプリケーション・プ
ログラムへある１１０機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
例えば、好適な実施例では、Ｓ／３７０はＩ１０開始命
令を実行し、これはＳ／３７０プロセツサをその関連ハ
ードウェアから「切り放す」ことなく通常の様式でオペ
レーティング・システムによって処理される。
第５２図の好適な実施例では、例えば、Ｓ／３７０プロ
セツサ６４０がコマンドまたはデータをプロセッサ６４
０に送るとき、Ｉ１０開始命令でなく選択された無効Ｏ
Ｐコードを使用することができる。選択されたＯＰコー
ドのハードウェアまたはマイクロコード・デコードは、
記憶６４６を介してのプロセッサ６４１による情報転送
のためにＳ／３７０をそのハードウェアから「切り放す
」特殊なアプリケーション・プログラムに制御を渡す。
記憶６４６に対して一方のプロセッサによって転送され
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ６４０は記憶６４ｅのある特定区画にの
み書込を行うように制御することができ、そうしてプロ
セッサ６４１は、その区画からしか読取を行わないよう
に制御される。プロセッサ６４１は記憶８４６の第２の
区画にのみ書込を行うことしか許可されず、プロセッサ
６４０は、その第２の区画からのみ読取を許可される。
プロセッサ６４０及び６４１は、それぞれ第２及び第１
の区画への書込を禁止される。
切り放し及び割り込み機構は、前記好適な実施例の５７
８８プロセツサ６２に関連して説明した両プロセッサ６
４０及び６４１のオペレーティング・システムに透過的
に動作する。
エミュレーション機構は、前記好適な実施例でＥＸＥＣ
３７０に関連して説明した様式で（ローカル記憶のマイ
クロコードによるのではなく）アプリケ−ジーン・プロ
グラムによって実行することができる。
プロセッサ６４０，６４１の閏でデータを転送するため
に割り込み機構でなくポーリング技術を使用することも
できるが、そのような技術は非効率的であろう。
また、どちらかのプロセッサ６４０及び６４１が他方の
プロセッサのためのｌ１０１１を実行することができる
ので、どちらのプロセッサも、他方のプロセッサのＩ１
０環境特性のうちのあるものを獲得することができる。
さらに、一方のプロセッサのあるアプリケーション・プ
ログラムは、とちらのプロセッサ・システムのオペレー
ティング・システムのサービスも使用することなく、第
２のプロセッサ中の同様の、または異なるアプリケーシ
ョン・プログラムと通信することができる。
尚、ここでは、ｒアプリケーション・プログラムまたは
コード」という用語が、データ処理技術分野の熟練した
当業者によって理解されているような慣用的な意味で使
用されている。すなわち、それは、典型的には、次のよ
うな点でオペレーティング・システムと興なっている。
１）アプリケーション・プログラムは、オペレーティン
グ・システムの上方に位置し、典型的には、読取、書込
、Ｉ１０制御、時間遅延などのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。
２）アプリケーション・コードは、ユーザーによって開
始され、オペレーティング・システム・サービスによっ
てロードされる。
３）オペレーティング・システムは、アブリケーション
・プログラムの記憶のページ・イン及びアウトを制御す
る。
４）オペレーティング・システムは、主記憶をアプリケ
ージ３ン・プログラムに割り振る。しがし、そのような
「アプリケーション」コードは、今では実行のための追
加機能を与えられている。
また、「異種」という用語は、オペレーティング・シス
テムに知られていない装置を定義するために使用されて
いる。というのは、これは、オペレーティング・システ
ムの構成テーブル中では定義されておらず、従って、オ
ペレーティング・システムはその装置に対するサービス
・ドライバをもたず、その装置を制御することができな
いからである。しかし、オペレーティング・システム上
で走る特殊なアプリケーション・プログラムがその装置
を認識し、その装置上に特殊な制御を行うこヒができる
。
さらに、「透過的」という用語は、オペレーティング・
システムが、そのオペレーティング・システム上で走っ
ているプロセッサに接続された異種装置に気づかない、
または、そのプロセッサによって処置が行なわれ、オペ
レーティング・システムがそのような動作を拒絶しない
ようにそれらの動作がそのオペレーティング・システム
から分離されている、という意味で使用される。
１０発明の詳細 な説明したように、この発明によれば、めいめいが個別
のオペレーティング・システムの下で動作する一対の中
央処理装置（ｃＰＵ）をもつシステムにおいて、めいめ
いのオペレーティング・システムをして、他方のオペレ
ーティング・システム及びＣＰＵの存在を意識すること
なくその構成されたシステム記憶を全て制御することを
可能ならしめる方法及び手段が提供される。
【図面の簡単な説明】
第１図は、Ｓ／３７０プロセツサの５７８８プロセツサ
への接続を図式的に示す図、 第２図は、Ｓ／８８システムに接続されたＳ／３７０シ
ステムを図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、第４図は、フォー
ルト・トレラント環境における５７８８プロセツサの相
互接続を図式的に示す図、 第５図は、Ｓ／３７０とＳ／８８の間でデータ交換を行
うための、Ｓ／８８プロセツサの切り放しを図式的に示
す図、 第６Ａ、６Ｂ及び６０図は、）ＩＳＤＩによって相互接
続された従来のＩＢＭ　　システム７８８を図式的に示
す図、 第７ｒｓＪは、Ｓ／８８との接続によってフォールト・
トレラントとなされ、Ｓ／３７０オベレーチイング・シ
ステムの制御の下でＳ／３７０アプリケーシヨン・プロ
グラムを実行するＳ／３７０プロセツサを提供する本発
明の構成を図式的に示す図、 第８図は、Ｓ／３７０ヒＳ／８８の接続構成をより詳細
に説明するブロック図、 第９Ａ及び第９Ｂ図は、２つのボード上にＳ／３７０と
Ｓ／８８のユニットを物理的にパッケージした様子を示
す図、 第１０図は、Ｓ／３７０プロセツサ・ユニットに提供さ
れた５７８８主記憶の区画を概念的に示す図、 第１１図は、Ｓ／３７０プロセツサの、Ｓ／８８への接
続を図る要素を示す図、 第１２図は、第１１図及びＳ／８８のさまざまな要素を
より詳細に示す図、 第１３図は、Ｓ／３７０パス・アダプタを図式％式％ 第１４Ａ、１４Ｂ図と、第１６Ａ乃至１６Ｃ図は、Ｓ／
３７０パス・アダプタの出力チャネルの信号のタイミン
グと移動を示す図、 第１６１５１１は、Ｓ／３７０及びＳ／８８プロセツサ
の間の直接相互接続を図式的に示す図、第１７図は、Ｓ
／３７０パス・アダプタと、第１６図の相互接続の間の
データ・フローを図式的に示す図、 第１８１！ＩＩＩは、４つのチャネルのうちの１つのＤ
ＭＡＣレジスタを示す図、 第１９図は、第１９Ａ、１９Ｂ、及び１００図の組合せ
を示す図、 第１９Ａ、１９Ｂ、及び１００図は、５７３７０プロセ
ツサをＳ／８８プロセツサ及び主記憶に相互接続するパ
ス制御ユニットの詳細なブロック図、 第２０１！ｉｌｌは、Ｓ／８８プロセツサをその関連ハ
ードウェアから切り放す論理と、異種５７３７０プロセ
ッサから５７８８プロセツサへの割り込み要求を処理す
る論理の好適な形式のブロック図、 第２１図は、本発明の教示に従う、相互′！ａ＠された
複数のＳ／３７０−８／８８プロセツサをもつモジュー
ルのための、既存のＳ／８８割り込み構造の変更を示す
図、 第２２．２３及び２４Ｅは、５７８８プロセツサの好適
な形式の読取、書込及び割り込み肯定応答サイクルのタ
イミング図、 第２５及び２６図は、メイルボックス読取コマンド、キ
ュー・セレクト・アップ・コマンド、３８Ｍ読取コマン
ド及び８５Ｍ書込コマンドの間のアダプタ・パス・チャ
ネル０．１のハンドシェーク・タイミング図を示す図、 第２７図は、Ｓ／３７０中央処理要素の好適な形式のブ
ロック図、 第２８及び２９図は、Ｓ／３７０主記憶及び制御記憶の
ある領域を示す図、 第３０図は、Ｓ／３７０中央処理要素と、Ｉ１０アダプ
タと、キャッシュ・コントローラと、記憶制御インター
フェースと、Ｓ／８８プロセツサ・パス及びプロセッサ
の間のインターフェース・パスを示す図、 第３１図は、Ｓ／３７０キヤツシユ・コントローラの好
適な形式を示すブロック図、第３２図は、第３２Ａ及び
３２Ｂ図の組合せを示す図、 第３２Ａ及び３２Ｂ図は、記憶制御インターフェースの
好適な形式を示すブロック図、第３３図は、パス上のユ
ニット間のデータ転送のためのＳ／８８システム・パス
・フェーズを示すタイミング図、 第３４図は、対の記憶制御インターフェースの「データ
・イン」レジスタを示す部分的な図、第３５図は、第３
２Ｂ図のＦＩＦＯ中に記憶されるコマンド及びデータ・
ワードのフォーマットを示す図、 第３６Ａ乃至り図は、記憶制御インターフェース中で実
行されるＳ／３７０プロセツサ及びアダプタからの記憶
及びフェッチ・コマンドを示す図、 第３７図は、プログラマの観点からの、本発明のシステ
ムの全体図を示すブロック図、第３８．３９及び４０図
は、Ｓ／３７０及びＳ／８８インターフエースと、Ｓ／
３７０　　Ｉ１０コマンド実行と、ＥＸＥＣ３７０ソフ
トウェア及びＳ／３７０　　Ｉ１０ドライバの区画のた
めのマイクロコード・デザインの好適な形式を図式的に
示す図、 １８４１Ａ及び４１Ｂ図は、ＥＸＥＣ３７０ソフトウェ
アとＳ／３７０マイクロコードの閏、及びＥＴＩＯマイ
クロコードとＥＸＥＣ３７０ソフトウェアの間のインタ
ーフェース及びプロトコルを概念的に示す図、 第４ＩＣ乃至４１Ｂ図は、ＢＣＵローカル記憶の内容を
示す図、 第４２図は、ＥＸＥＣ３７０、ＥＴＩＯ，Ｓ／３７０マ
イクロコード及びＳ／３７０−Ｓ／８８結合ハードウェ
アの間のプロトコルに関連する、リンク・リスト及びキ
ューを通じてのワーク・キュー・バッファの動作を示す
図、 第４３図は、典型的なＳ／３７０　　Ｉ１０開始命令の
実行を概念的に示す図、 第４４Ａ乃至４４Ｌ図は、Ｓ／３７０マイクロコードと
ＥＸＥＣ３７０がＳ／３７０　１１０命令を実行するた
めに互いに通信するときのそれらの制御／データ・フロ
ーを図式的に示す図、第４５Ａ乃至４ＢＡＧ図は、ＢＣ
Ｕ内のデータ転送動作の間のＢＣｔＪ中のローカル・ア
ドレス及びデータ・パス上のデータ、コマンド及び状況
情報を示す図、 第４６Ａ乃至４６に図は、Ｓ／８８がＳ／３７０　Ｉ１
０命令に応答してＳ／３７０フオーマツトでＳ／８８デ
イスク上に情報を記憶及びフェッチするディスク・エミ
ュレーション処理を示す図、 第４７図は、１つのＳ／３７０記憶領域を組み込むため
に一部が除去される、Ｓ／８８記憶マツプ・エントリと
ともに第１０図のメモリ・マツピングを示す図、 第４８Ａ乃至４８に図は、Ｓ／８８物理記憶内にＳ／３
７０記憶領域を作成するために、システム・スタートア
ップ及び再構成ルーチンの間に新しく与えられたサブル
ーチンと対話することができるＳ／８８のための仮想／
物理的記憶管理の好適な形式を示す図、 第４９及び５０図は、Ｓ／３７０−８／８８プロセツサ
対と組みのユニットを同期化させるために使用される論
理のうちのあるものを示す部分的ブロック図、 第５１及び５２図は、本発明の他の実施例を示す図であ
る。

Claims (26)

    【特許請求の範囲】
  1. （１）主記憶装置をもち、第１の命令アーキテクチャに
    従う第１のオペレーティング・システムの下で動作する
    第１のデータ処理システムを有する情報処理システムに
    おいて、 （ａ）第２の命令アーキテクチャに従う第２のオペレー
    ティング・システムの下で動作し、上記主記憶装置に結
    合された第２のデータ処理システムと、 （ｂ）上記第１のデータ処理システム中にあって、上記
    第２のデータ処理システム及びそのオペレーティング・
    システムの排他的使用のために上記両方のオペレーティ
    ング・システムに認識しえないように、上記主記憶装置
    の一部を割当てるための手段と、 （ｃ）上記第１及び第２のデータ処理システム中にあっ
    て、上記主記憶の上記割当てられた部分を決定するレジ
    スタ手段を含み、上記第１及び第２のデータ処理システ
    ムにおける命令実行に応答して上記割当てられた部分に
    アクセスするための手段とを具備する、 情報処理システム。
  2. （２）上記第１のデータ処理システムが上記主記憶の上
    記割当てられた部分をさらに割当てるのを禁止する手段
    をさらに含む請求項１の情報処理システム。
  3. （３）上記割当てるための手段が、上記第１のデータ処
    理システム中にあって、監視モードで選択的に動作し、
    上記主記憶部分を上記両方のオペレーティング・システ
    ムに認識できないように上記第２のデータ処理システム
    に割当てるためのアプリケーション・プログラム手段を
    有する請求項１の情報処理システム。
  4. （４）上記アクセスするための手段が、上記第１のデー
    タ処理システム中にあって、上記第２のデータ処理シス
    テムのＩ／Ｏ命令の実行に従い上記主記憶の上記割当て
    られた部分にアクセスするためのアプリケーション・プ
    ログラム手段を有する請求項２の情報処理システム。
  5. （５）上記アクセスするための手段が、上記第１のデー
    タ処理システム中にあって、上記第１のオペレーティン
    グ・システムを排斥し、上記主記憶の割当てられた部分
    を決定するアドレス・データを記憶し、第２のデータ処
    理システムと上記割当てられた部分の間でＩ／Ｏデータ
    を転送するために上記割当てられた部分にアクセスする
    手段を有する請求項２の情報処理システム。
  6. （６）主記憶装置をもち、第１の命令アーキテクチャに
    従う第１の仮想オペレーティング・システムの下で動作
    する第１のデータ処理システムを有する情報処理システ
    ムにおいて、 （ａ）第２の命令アーキテクチャに従う第２の仮想オペ
    レーティング・システムの下で動作し、上記主記憶装置
    に結合された第２のデータ処理システムと、 （ｂ）上記第１のデータ処理システム中にあって、上記
    第２のデータ処理システム及びそのオペレーティング・
    システムの排他的使用のために上記両方のオペレーティ
    ング・システムに認識しえないように、上記主記憶装置
    の一部を割当てるための手段と、 （ｃ）上記第１及び第２のデータ処理システム中にあっ
    て、上記主記憶の上記割当てられた部分を決定するレジ
    スタ手段を含み、上記第２の仮想オペレーティング・シ
    ステムの下での命令実行に応答して上記割当てられた部
    分にアクセスするための手段とを具備する、情報処理シ
    ステム。
  7. （７）上記第１のデータ処理システムが上記主記憶の上
    記割当てられた部分をさらに割当てるのを禁止する手段
    をさらに含む請求項６の情報処理システム。
  8. （８）上記割当てるための手段が、上記第１のデータ処
    理システム中にあって、監視モードで選択的に動作し、
    上記主記憶部分を上記両方のオペレーティング・システ
    ムに認識できないように上記第２のデータ処理システム
    に割当てるためのアプリケーシヨン・プログラム手段を
    有する請求項６の情報処理システム。
  9. （９）上記第１のデータ処理システム中にあって、上記
    第２のデータ処理システムのＩ／Ｏ命令の実行に従い上
    記主記憶の上記割当てられた部分にアクセスするための
    アプリケーシヨン・プログラム手段をさらに有する請求
    項６の情報処理システム。
  10. （１０）（ａ）第１のアーキテクチャに従う第１の仮想
    オペレーティング・システムの下で動作する第１の処理
    装置と、主記憶装置と、複数のＩ／Ｏ装置をもち、該オ
    ペレーティング・システムは、該主記憶のための記憶マ
    ネジャを有する第１のデータ処理システムと、 （ｂ）上記主記憶に接続された第２の処理装置をもち、
    第２のアーキテクチャに従う第２の仮想オペレーティン
    グ・システムの下で動作する第２のデータ処理システム
    と、 （ｃ）上記第１のデータ処理システムの初期化の間に有
    効化されて、上記第２の処理装置及びそのオペレーティ
    ング・システムの排他的使用のために、上記両オペレー
    ティング・システムに認識しえないように、上記第１の
    オペレーティング・システムから上記主記憶装置の一部
    を獲得するように上記記憶マネジャを変更するための手
    段と、 （ｄ）レジスタ手段と、 （ｅ）上記初期化の間に有効化されて、上記レジスタ手
    段に対して、上記両オペレーティング・システムに認識
    しえないように、上記主記憶装置の上記獲得された部分
    を決定するアドレス情報を転送する手段と、 （ｆ）上記第２のデータ処理システム中にあって、上記
    レジスタ手段を含み、上記第２の処理装置による命令実
    行の間に上記獲得された部分にアクセスするための手段
    とを具備する、 共有記憶アクセス機構。
  11. （１１）上記主記憶装置の一部を獲得するように上記記
    憶マネジャを変更するための手段が、上記第１のデータ
    処理システム中にあって、選択的に監視モードで動作し
    、上記記憶マネジャから上記記憶部分を獲得するための
    アプリケーション・プログラム手段をさらに有する請求
    項１０の機構。
  12. （１２）上記第１のオペレーティング・システムが上記
    主記憶の上記割当てられた部分にアクセスするのを禁止
    する手段と、 上記第１のデータ処理システム中のアプリケーション・
    プログラムを含み、上記第１及び第２のデータ処理シス
    テムの間でＩ／Ｏデータを転送するために上記主記憶の
    上記割当てられた部分にアクセスするための手段とを、 　さらに具備する請求項１０の機構。
  13. （１３） （ａ）第１のアーキテクチャに従う第１の仮想オペレー
    ティング・システムの下で動作する第１の処理装置と、
    主記憶装置と、複数のＩ／Ｏ装置をもつ第１のデータ処
    理システムと、 （ｂ）上記主記憶に接続された第２の処理装置をもち、
    第２のアーキテクチャに従う第２の仮想オペレーティン
    グ・システムの下で動作するように適合された第２のデ
    ータ処理システムと、 （ｃ）上記第２のデータ処理システムがリセット状態に
    ある間に上記第１の処理装置上で監視モードで走るアプ
    リケーション・プログラムを含み、上記第２の処理装置
    及びそのオペレーティング・システムの排他的使用のた
    めに、上記両オペレーティング・システムに認識しえな
    いように、上記第１のオペレーティング・システムから
    上記主記憶装置の一部を獲得するための手段と、 （ｄ）レジスタ手段と、 （ｅ）上記第１の処理装置上で走るアプリケーション・
    プログラムによって制御され、上記レジスタ手段に対し
    て、上記両オペレーティング・システムに認識しえない
    様式で、上記主記憶装置の上記獲得された部分を決定す
    るアドレス情報を転送する手段と、 （ｆ）上記第２のデータ処理システム中にあって、上記
    レジスタ手段を含み、上記第２の処理装置による命令実
    行の間に上記獲得された部分にアクセスするための手段
    とを具備する、 共有記憶アクセス機構。
  14. （１４）上記主記憶の上記割当てられた部分にアクセス
    するのを禁止する手段と、 上記第１のデータ処理システム中のアプリケーション・
    プログラムを含み、上記第１及び第２のデータ処理シス
    テムの間でＩ／Ｏデータを転送するために上記主記憶の
    上記割当てられた部分にアクセスするための手段とを、 さらに具備する請求項１４の機構。
  15. （１５） 第１のアーキテクチャに従う第１の仮想オペレーティン
    グ・システムの下で動作する第１の処理装置と、主記憶
    装置と、複数のＩ／Ｏ装置をもつ第１のデータ処理シス
    テムを有するデータ処理システムにおいて、 （ａ）第２のアーキテクチャに従う第２の仮想オペレー
    ティング・システムの下で動作する第２の処理装置をも
    つ第２のデータ処理システムと、 （ｂ）上記第２の処理装置を上記主記憶に結合する手段
    と、 （ｃ）システム初期化の間に上記第１の処理装置上で監
    視モードで走るアプリケーション・プログラムを含み、
    上記第２の処理装置及びそのオペレーティング・システ
    ムの排他的使用のために、上記両オペレーティング・シ
    ステムに認識しえないように、上記第１のオペレーティ
    ング・システムから上記主記憶装置の一部を獲得するた
    めの手段と、 （ｄ）レジスタ手段と、 （ｅ）上記第１の処理装置上で走るアプリケーション・
    プログラムによって制御され、上記レジスタ手段に対し
    て、上記どちらのオペレーティング・システムにも認識
    しえない様式で、上記主記憶装置の上記獲得された部分
    を決定するアドレス情報を転送する手段と、（ｆ）上記
    第２のデータ処理システム中にあって、上記レジスタ手
    段を含み、上記第２の処理装置による命令実行の間に上
    記結合する手段を介して上記獲得された部分にアクセス
    するための手段とを具備する、 　データ処理システム。
  16. （１６）上記主記憶の上記割当てられた部分にアクセス
    するのを禁止する手段と、 上記第１のデータ処理システム中のアプリケーション・
    プログラムを含み、上記第１及び第２のデータ処理シス
    テムの間でＩ／Ｏデータを転送するために上記主記憶の
    上記割当てられた部分にアクセスするための手段とを、 さらに具備する請求項１５のデータ処理システム。
  17. （１７） （ａ）第１のアーキテクチャに従う第１の仮想オペレー
    ティング・システムの下で動作する第１の処理装置と、
    主記憶装置と、複数のＩ／Ｏ装置をもつ第１のデータ処
    理システムと、 （ｂ）上記主記憶に接続された第２の処理装置をもち、
    第２のアーキテクチャに従う第２の仮想オペレーティン
    グ・システムの下で動作するように適合された第２のデ
    ータ処理システムと、 （ｃ）上記第２のデータ処理システムの初期化の間に有
    効化され、上記第２の処理装置及びそのオペレーティン
    グ・システムの排他的使用のために、上記両オペレーテ
    ィング・システムに認識しえないように、上記第１のオ
    ペレーティング・システムから上記主記憶装置の一部を
    獲得するための手段と、 （ｄ）レジスタ手段と、 （ｅ）上記初期化の間に有効化され、上記レジスタ手段
    に対して、上記両オペレーティング・システムに認識し
    えない様式で、上記主記憶装置の上記獲得された部分を
    決定するアドレス情報を転送する手段と、 （ｆ）上記第２のデータ処理システム中にあって、上記
    レジスタ手段を含み、上記第２の処理装置による命令実
    行の間に上記獲得された部分にアクセスするための手段
    とを具備する、 共有記憶アクセス機構。
  18. （１８）上記捕獲するための手段がさらに、上記第１の
    オペレーティング・システムが上記主記憶の割り当てら
    れた部分にアクセスすることを禁止する手段をさらに有
    する、請求項１７の機構。
  19. （１９）上記捕獲するための手段がさらに、上記第１の
    データ処理システム中にあって、選択的に監視モードで
    動作し、上記両オペレーティング・システムに対して認
    識できないように上記第２のシステムに対して上記主記
    憶部分を捕獲するためのアプリケーション・プログラム
    をさらに含む、請求項１８の機構。
  20. （２０）上記第１のデータ処理システム中にアプリケー
    ション・プログラムを含み、上記第１及び第２のデータ
    処理システムの間でのＩ／Ｏデータ転送のために、上記
    主記憶装置の上記部分にアクセスするための手段をさら
    に含む、請求項１９の機構。
  21. （２１）第１のオペレーティング・システムの制御の下
    で動作する、第１の処理要素と、主記憶と、Ｉ／Ｏ装置
    をもつ第１のデータ処理システムから主記憶の一区画を
    捕獲し、それを、該主記憶に結合するための手段をもち
    、第２のオペレーティング・システムの制御の下で動作
    する第２の処理要素によって使用することを該両オペレ
    ーティング・システムに認識できない様式で行なう方法
    において、 （ａ）上記主記憶を固定サイズの連続的な記憶の複数の
    ブロックに分割する段階と、 （ｂ）上記第１のデータ処理システム中に、上記各ブロ
    ックに対応するエントリをもつ記憶マップを作成する段
    階と、 （ｃ）各エントリ中に、自由リスト中の次のエントリへ
    のポインタを挿入することによって、現在使用のため割
    り当てられていないブロックに対応するエントリを上記
    第１のデータ処理システム中の該自由リスト中で連結す
    る段階と、 （ｄ）記憶の大きい連続領域のエントリを順次的アドレ
    ス順に結び付けるように、上記自由リストを順序付ける
    段階と、 （ｅ）上記第１のデータ処理システム上で走るように適
    合されたアプリケーション・プログラムを監視モードで
    配置する段階と、 （ｆ）上記自由リストから予定サイズの連続的記憶領域
    を決定するエントリのグループを上記自由リストから除
    去するために、監視モードで走る上記アプリケーシヨン
    ・プログラムの制御の下で上記自由リストのポインタを
    変更する段階と、 （ｇ）上記第２のオペレーティング・システムの制御の
    下でのプログラム実行の間に上記第２の処理要素による
    上記記憶の決定された領域のみのアクセスしか許容しな
    いように、上記記憶の決定された領域に対応するアドレ
    ス・データを、上記結合する手段に接続されたレジスタ
    に配置する段階を有する、 記憶の区画の捕獲方法。
  22. （２２）第１のオペレーティング・システムの制御の下
    で動作する、第１の処理要素と、主記憶と、Ｉ／Ｏ装置
    をもつ第１のデータ処理システムから主記憶の一区画を
    捕獲し、それを、該主記憶に結合するための手段をもち
    、第２のオペレーティング・システムの制御の下で動作
    する第２の処理要素によって使用することを該両オペレ
    ーティング・システムに認識できない様式で行なう方法
    において、 （ａ）プロセスに記憶ブロックを割り当てるために、上
    記第１のオペレーティング・システムによって使用され
    る、記憶の未使用ブロックに対応するエントリのリスト
    を作成する段階と、 （ｂ）上記リストから予定サイズの連続的記憶領域を決
    定するエントリのグループを上記リストから除去するた
    めに、監視モードで走るアプリケーション・プログラム
    の制御の下で上記リストのポインタを変更し、以て上記
    連続的記憶領域を上記第１のオペレーティング・システ
    ムに利用不能とする段階と、 （ｃ）上記第２のオペレーティング・システムの制御の
    下でのプログラム実行の間に上記第２の処理要素による
    上記連続的記憶領域のアクセスを許容するように、上記
    連続的記憶領域に対応するアドレスを、上記結合する手
    段に接続されたレジスタに記憶する段階を有する、 記憶の区画の捕獲方法。
  23. （２３）上記両オペレーティング・システムは、仮想オ
    ペレーティング・システムである請求項２２の方法。
  24. （２４）上記エントリのリストは、各エントリ中に、そ
    のリスト中の次の隣接エントリに対するポインタを挿入
    することによって連結される請求項２３の方法。
  25. （２５）上記エントリは、順次的アドレス順に、連続的
    記憶領域を含むブロックを決定するように配列される請
    求項２４の方法。
  26. （２６）上記リスト中のポインタのあるものは、予定サ
    イズの上記連続的記憶領域に対応するエントリのグルー
    プを、上記リストから除去するように選択的に変更され
    る請求項２５の方法。
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