JP2618074B2 - コンピュータ・システム - Google Patents
コンピュータ・システムInfo
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
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- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
A.産業上の利用分野 B.従来の技術 C.発明が解決しようとする課題 D.課題を解決するための手段 E.実施例 E1.序論 E2.フォールト・トレラント環境において通常非フォー
ルト・トレラントであるプロセッサを動作させること E3.別のプロセッサからあるプロセッサへのコマンド及
びデータを与えるために、そのプロセッサを関連ハード
ウェアから切り放すこと E4.オペレーティング・システムに対して透過的なシス
テムに対して割り込みを与えること E5.異なる仮想記憶オペレーティング・システムを実行
する２つまたはそれ以上のプロセッサの間で実記憶を共
用すること E6.単一システム・イメージ E7.要約 E8.序論−従来のシステム/88 E9.HSDIネットワークを介して相互接続されたフォール
ト・トレラントS/370モジュール E10.2重化プロセッサ対ユニット21、23の一般的説明 E11.S/370及びS/88プロセッサ要素の結合（第11及び第1
0図） E12.プロセッサ間インターフェース89 E12A.I/Oアダプタ154 E12B.I/Oアダプタ・チャネル０及びチャネル１バス（第
16図） E12C.バス制御ユニット156−一般的な説明（第16図及び
第17図） E12D.直接メモリ・アクセス・コントローラ209 E12E.バス制御ユニット156−詳細な説明（第19A乃至第1
9C図と第20図） E13.S/370プロセッサ要素PE85 E14.プロセッサ・バス170（第11及び30図）とプロセッ
サ・バス・コマンド E15.S/370記憶管理ユニット81 E16.S/370 I/Oサポート（第37図） E17.S/370 I/O動作、ファームウェアの概要 E18.システム・マイクロード・デザイン E19.バス制御ユニット（BCU）の動作 E20.S/370 I/O開始シーケンス・フロー、概要及び詳細
説明 E21.S/370 I/Oデータ転送シーケンス・フロー、一般的
説明 E22.カウント、キー、及びデータ・フォーマット・エミ
ュレーション（第46AないしＫ図） E23.S/88とS/370による実記憶16の共有 E24.S/370によって開始されるS/88割り込みのための初
期化機能 E25.S/88オペレーティング・システムを変更することな
く空きを獲得すること E26.S/88オペレーティング・システムを変更することな
く記憶を獲得（STEAL）すること E27.フォールト・トレラント・ハードウェア同期化 F.発明の効果 A.産業上の利用分野 本発明は、プロセッサに対応するオペレーティング・
システムを通じて多層プロトコルを実装する必要のない
プロセッサ間通信に関し、より詳しくは、一方または双
方のオペレーティング・システムのサービスを利用する
ことなく別個のプロセッサ上で走るアプリケーション・
プログラムの間で情報を直接転送することに関する。
ルト・トレラントであるプロセッサを動作させること E3.別のプロセッサからあるプロセッサへのコマンド及
びデータを与えるために、そのプロセッサを関連ハード
ウェアから切り放すこと E4.オペレーティング・システムに対して透過的なシス
テムに対して割り込みを与えること E5.異なる仮想記憶オペレーティング・システムを実行
する２つまたはそれ以上のプロセッサの間で実記憶を共
用すること E6.単一システム・イメージ E7.要約 E8.序論−従来のシステム/88 E9.HSDIネットワークを介して相互接続されたフォール
ト・トレラントS/370モジュール E10.2重化プロセッサ対ユニット21、23の一般的説明 E11.S/370及びS/88プロセッサ要素の結合（第11及び第1
0図） E12.プロセッサ間インターフェース89 E12A.I/Oアダプタ154 E12B.I/Oアダプタ・チャネル０及びチャネル１バス（第
16図） E12C.バス制御ユニット156−一般的な説明（第16図及び
第17図） E12D.直接メモリ・アクセス・コントローラ209 E12E.バス制御ユニット156−詳細な説明（第19A乃至第1
9C図と第20図） E13.S/370プロセッサ要素PE85 E14.プロセッサ・バス170（第11及び30図）とプロセッ
サ・バス・コマンド E15.S/370記憶管理ユニット81 E16.S/370 I/Oサポート（第37図） E17.S/370 I/O動作、ファームウェアの概要 E18.システム・マイクロード・デザイン E19.バス制御ユニット（BCU）の動作 E20.S/370 I/O開始シーケンス・フロー、概要及び詳細
説明 E21.S/370 I/Oデータ転送シーケンス・フロー、一般的
説明 E22.カウント、キー、及びデータ・フォーマット・エミ
ュレーション（第46AないしＫ図） E23.S/88とS/370による実記憶16の共有 E24.S/370によって開始されるS/88割り込みのための初
期化機能 E25.S/88オペレーティング・システムを変更することな
く空きを獲得すること E26.S/88オペレーティング・システムを変更することな
く記憶を獲得（STEAL）すること E27.フォールト・トレラント・ハードウェア同期化 F.発明の効果 A.産業上の利用分野 本発明は、プロセッサに対応するオペレーティング・
システムを通じて多層プロトコルを実装する必要のない
プロセッサ間通信に関し、より詳しくは、一方または双
方のオペレーティング・システムのサービスを利用する
ことなく別個のプロセッサ上で走るアプリケーション・
プログラムの間で情報を直接転送することに関する。
B.従来の技術 アプリケーション・プログラムの間の情報の転送は知
られており、通常、複雑な回路相互接続とネットワーク
・プロトコルの利用を必要とする。別個のプロセッサ及
びその対応オペレーティング・システムを結合する１つ
の方法は、各システムに接続される通信コントローラに
よるものである。通常、オペレーティング・システムに
よってアクセスされるべきデバイス・ドライバが追加さ
れ、共通の通信コードまたはプロトコルがデータを輸送
するために利用される。例えば、末端ノード・コンピュ
ータの間で通信を達成するためには、末端ノードがめい
めい、交換されるべきデータに対する一貫したサービス
のセットを理解し適用することが必要である。
られており、通常、複雑な回路相互接続とネットワーク
・プロトコルの利用を必要とする。別個のプロセッサ及
びその対応オペレーティング・システムを結合する１つ
の方法は、各システムに接続される通信コントローラに
よるものである。通常、オペレーティング・システムに
よってアクセスされるべきデバイス・ドライバが追加さ
れ、共通の通信コードまたはプロトコルがデータを輸送
するために利用される。例えば、末端ノード・コンピュ
ータの間で通信を達成するためには、末端ノードがめい
めい、交換されるべきデータに対する一貫したサービス
のセットを理解し適用することが必要である。
デザインの複雑さを低減し、交換可能性の実現を可能
ならしめるために、大抵の通信ネットワークは、一連の
層またはレベルとして構成され、各層は、その下の層上
に構成されている。層の数や、各層の名称及び機能は、
ネットワークによって異なる。しかし、全てのネットワ
ークにおいて、各層の目的は、より上位の層にサービス
を提供しつつそれらの層を、サービスが実際に実現され
る様式の詳細情報から遮蔽することにある。例えば、電
話回線は、適当な層では、高周波チャネルよって容易に
置き換えることができる。
ならしめるために、大抵の通信ネットワークは、一連の
層またはレベルとして構成され、各層は、その下の層上
に構成されている。層の数や、各層の名称及び機能は、
ネットワークによって異なる。しかし、全てのネットワ
ークにおいて、各層の目的は、より上位の層にサービス
を提供しつつそれらの層を、サービスが実際に実現され
る様式の詳細情報から遮蔽することにある。例えば、電
話回線は、適当な層では、高周波チャネルよって容易に
置き換えることができる。
ネットワーク・ノード上の対応するノードは、互いに
通信していると言われるが、実際には、１つのマシン上
のある層から別のマシン上の対応する層へいかなるデー
タも直接転送されている訳ではない（勿論、最下層また
は物理層は例外である）。すなわち、別個または異種の
システム上で動作するアプリケーション・プログラムの
直接結合ということはありえないのである。そうではな
くて、各層は、最下層に到達するまで、そのすぐ隣の層
にデータ及び制御情報を渡す。最下層では、アプリケー
ション層を含む全てのより上位の層によって使用される
仮想的通信とは対照的に、別のマシンとの物理的通信が
存在する。
通信していると言われるが、実際には、１つのマシン上
のある層から別のマシン上の対応する層へいかなるデー
タも直接転送されている訳ではない（勿論、最下層また
は物理層は例外である）。すなわち、別個または異種の
システム上で動作するアプリケーション・プログラムの
直接結合ということはありえないのである。そうではな
くて、各層は、最下層に到達するまで、そのすぐ隣の層
にデータ及び制御情報を渡す。最下層では、アプリケー
ション層を含む全てのより上位の層によって使用される
仮想的通信とは対照的に、別のマシンとの物理的通信が
存在する。
C.発明が解決しようとする課題 この発明の主要な目的は、対応するオペレーティング
・システムの一方または両方のサービスを利用すること
なく、別個のプロセッサ上で走るアプリケーション・プ
ログラムの間で情報を直接転送する方法及び手段を提供
することにある。
・システムの一方または両方のサービスを利用すること
なく、別個のプロセッサ上で走るアプリケーション・プ
ログラムの間で情報を直接転送する方法及び手段を提供
することにある。
D.課題を解決するための手段 この発明によれば、多重オペレーティング・システム
のコンピュータ装置が、第１のオペレーティング・シス
テムの制御を通じて動作する第１のアプリケーション・
プログラムの制御のもとでの第１のプロセッサと、第２
のオペレーティング・システムの制御を通じて動作する
第２のアプリケーション・プログラムの制御もとでの第
２のプロセッサとを有し、第２のオペレーティング・シ
ステムは、そのコンピュータ装置に、資源装置サービス
を提供し、さらにそのコンピュータ装置は、それらのプ
ロセッサの間に結合され、第２のオペレーティング・シ
ステムのサービスを利用することなく第１及び第２のア
プリケーション・プログラムの間の直接情報転送を可能
ならしめる情報転送装置をもつ。
のコンピュータ装置が、第１のオペレーティング・シス
テムの制御を通じて動作する第１のアプリケーション・
プログラムの制御のもとでの第１のプロセッサと、第２
のオペレーティング・システムの制御を通じて動作する
第２のアプリケーション・プログラムの制御もとでの第
２のプロセッサとを有し、第２のオペレーティング・シ
ステムは、そのコンピュータ装置に、資源装置サービス
を提供し、さらにそのコンピュータ装置は、それらのプ
ロセッサの間に結合され、第２のオペレーティング・シ
ステムのサービスを利用することなく第１及び第２のア
プリケーション・プログラムの間の直接情報転送を可能
ならしめる情報転送装置をもつ。
また、それぞれ第１及び第２のオペレーティング・シ
ステムを通じて第１及び第２のプロセッサを制御する第
１及び第２のアプリケーション・プログラムをもち、第
２のオペレーティング・システムが資源割り振り、スケ
ジューリング、I/O制御及びデータ管理を提供するコン
ピュータ・システムにおいて、一方または両方のオペレ
ーティング・システムのサービスを利用することなく、
第１のアプリケーション・プログラムと第２のアプリケ
ーション・プログラムの間での情報の直接転送を図る論
理手段が設けられる。
ステムを通じて第１及び第２のプロセッサを制御する第
１及び第２のアプリケーション・プログラムをもち、第
２のオペレーティング・システムが資源割り振り、スケ
ジューリング、I/O制御及びデータ管理を提供するコン
ピュータ・システムにおいて、一方または両方のオペレ
ーティング・システムのサービスを利用することなく、
第１のアプリケーション・プログラムと第２のアプリケ
ーション・プログラムの間での情報の直接転送を図る論
理手段が設けられる。
E.実施例 E1.序論 本発明を実現するための好適な実施例は、フォールト
・トレラント・システムを有する・フォールト・トレラ
ント・システムは、典型的には、フォールト・トレラン
ト動作のためのボトム・アップから設計されたものであ
る。それにおいては、プロセッサ、記憶、I/O装置及び
オペレーティング・システムが特別にフォールト・トレ
ラント環境のために仕立てられている。しかし、顧客ベ
ースの広がりと、そのオペレーティング・システムの成
熟度と、可用ユーザー・プログラムの数と範囲は、イン
ターナショナル・ビジネス・マシーンズ・コーポレーシ
ョンによって販売されているシステム370（S/370）など
のいくつかの製造メーカーの際立って古いメインフレー
ム・システムほどには大きくない。
・トレラント・システムを有する・フォールト・トレラ
ント・システムは、典型的には、フォールト・トレラン
ト動作のためのボトム・アップから設計されたものであ
る。それにおいては、プロセッサ、記憶、I/O装置及び
オペレーティング・システムが特別にフォールト・トレ
ラント環境のために仕立てられている。しかし、顧客ベ
ースの広がりと、そのオペレーティング・システムの成
熟度と、可用ユーザー・プログラムの数と範囲は、イン
ターナショナル・ビジネス・マシーンズ・コーポレーシ
ョンによって販売されているシステム370（S/370）など
のいくつかの製造メーカーの際立って古いメインフレー
ム・システムほどには大きくない。
今日のフォールト・トレラント・データ処理システム
のあるものは、旧来の非フォールト・トレラント・メイ
ンフレーム上で可用でない、またはメインフレーム・オ
ペレーティング・システムによってサポートされない多
くの先進機能を提供する。これらの機能としては、分散
処理ネットワークに亙る単一のシステム・イメージや、
プロセッサ及びI/Oコントローラをホットプラグする
（電源オンによりカードを除去しまたは導入する）能力
や、瞬間的にエラーを検出して故障を分離し、コンピュ
ータ・ユーザに対する割り込みなしで故障素子のサービ
スから電気的に除去する機能や、素子の故障から生じる
動的再構成またはシステムが連続的に動作している間に
システムに対して追加の装置を加えることがある。
のあるものは、旧来の非フォールト・トレラント・メイ
ンフレーム上で可用でない、またはメインフレーム・オ
ペレーティング・システムによってサポートされない多
くの先進機能を提供する。これらの機能としては、分散
処理ネットワークに亙る単一のシステム・イメージや、
プロセッサ及びI/Oコントローラをホットプラグする
（電源オンによりカードを除去しまたは導入する）能力
や、瞬間的にエラーを検出して故障を分離し、コンピュ
ータ・ユーザに対する割り込みなしで故障素子のサービ
スから電気的に除去する機能や、素子の故障から生じる
動的再構成またはシステムが連続的に動作している間に
システムに対して追加の装置を加えることがある。
そのようなフォールト・トレラント・システムの１つ
の例として、インターナショナル・ビジネス・マシーン
ズ・コーポレーションによって販売されているシステム
88（S/88）がある。本発明の好適な形態の統合部分を形
成するのが、このIBM S/88の１つのモデル及びIBM S/37
0の１つのモデルである。
の例として、インターナショナル・ビジネス・マシーン
ズ・コーポレーションによって販売されているシステム
88（S/88）がある。本発明の好適な形態の統合部分を形
成するのが、このIBM S/88の１つのモデル及びIBM S/37
0の１つのモデルである。
上述の機能をS/370環境及びアーキテクチャに組み込
もうとすることは、典型的には、オペレーティング・シ
ステム及びアプリケーション・プログラムの大幅な書き
直しと、スクラッチから開発された新しいハードウェア
を要する。しかし、VM、VSE、IX370などのオペレーティ
ング・システムの書き直しは、まさに途方もない作業で
あって、膨大な数のプログラマと、相当の期間を要する
というのが多数の者が考えるところである。IBM S/370
またはMVSなどの複雑なオペレーティング・システムが
成熟するには通常５年以上かかる。現時点まで、大抵の
システム故障は、オペレーティング・システム・エラー
の結果である。また、ユーザーがオペレーティング・シ
ステムの使用に収益を見出すようになるには多くの年月
を要する。不幸にも、あるオペレーティング・システム
が一旦成熟し大きいユーザー・ベースを形成してしまう
と、そのコードを、フォールト・トレランス、動的再構
成、単一システム・イメージなどの新しい機能を導入す
るように変更することは容易な努力ではない。
もうとすることは、典型的には、オペレーティング・シ
ステム及びアプリケーション・プログラムの大幅な書き
直しと、スクラッチから開発された新しいハードウェア
を要する。しかし、VM、VSE、IX370などのオペレーティ
ング・システムの書き直しは、まさに途方もない作業で
あって、膨大な数のプログラマと、相当の期間を要する
というのが多数の者が考えるところである。IBM S/370
またはMVSなどの複雑なオペレーティング・システムが
成熟するには通常５年以上かかる。現時点まで、大抵の
システム故障は、オペレーティング・システム・エラー
の結果である。また、ユーザーがオペレーティング・シ
ステムの使用に収益を見出すようになるには多くの年月
を要する。不幸にも、あるオペレーティング・システム
が一旦成熟し大きいユーザー・ベースを形成してしまう
と、そのコードを、フォールト・トレランス、動的再構
成、単一システム・イメージなどの新しい機能を導入す
るように変更することは容易な努力ではない。
成熟したオペレーティング・システムを新しいマシン
・アーキテクチャに移植することの複雑性と費用のた
め、設計者は通常、新しいオペレーティング・システム
を開発しようと決心することになるが、これはユーザー
の社会によって容易に受け入れられないことがある。成
熟したオペレーティング・システムを、新しく開発され
たオペレーティング・システムによって例示される新し
い機能を組み込むように変更することは非現実的である
ことが分かっているが、この新しいオペレーティング・
システムは実質的なユーザー・ベースを決して形成する
ことが出来ないかもしれず、ほとんどの問題が解決され
る前に多年のフィールドでの使用を経ることになろう。
・アーキテクチャに移植することの複雑性と費用のた
め、設計者は通常、新しいオペレーティング・システム
を開発しようと決心することになるが、これはユーザー
の社会によって容易に受け入れられないことがある。成
熟したオペレーティング・システムを、新しく開発され
たオペレーティング・システムによって例示される新し
い機能を組み込むように変更することは非現実的である
ことが分かっているが、この新しいオペレーティング・
システムは実質的なユーザー・ベースを決して形成する
ことが出来ないかもしれず、ほとんどの問題が解決され
る前に多年のフィールドでの使用を経ることになろう。
従って、本発明は、オペレーティング・システムをあ
まり書き直すことなく、通常非フォールト・トレラント
である処理システム及びオペレーティング・システムの
ために、フォールト・トレラント環境及びアーキテクチ
ャを提供することを意図している。好適な実施例では、
IBMシステム/88の１つのモデルが、IBM S/370の１つの
モデルに接続される。
まり書き直すことなく、通常非フォールト・トレラント
である処理システム及びオペレーティング・システムの
ために、フォールト・トレラント環境及びアーキテクチ
ャを提供することを意図している。好適な実施例では、
IBMシステム/88の１つのモデルが、IBM S/370の１つの
モデルに接続される。
異なるプロセッサ及びオペレーティング・システムを
結合するための現在の方法として、ある種の通信コント
ローラを各システムに追加し、オペレーティング・シス
テムにデバイス・ドライバを付加し、データを輸送する
ためにシステム・ネットワーク・アーキテクチャ（SN
A）またはOSIなどのある種の通信コードを使用すること
を通じての方法がある。通常、ネットワーク中の端点コ
ンピュータの間のデータ通信を達成するためには、それ
らの端点がめいめい、交換されるべきデータに対するサ
ービスの一貫したセットを理解し適用することが必要で
ある。
結合するための現在の方法として、ある種の通信コント
ローラを各システムに追加し、オペレーティング・シス
テムにデバイス・ドライバを付加し、データを輸送する
ためにシステム・ネットワーク・アーキテクチャ（SN
A）またはOSIなどのある種の通信コードを使用すること
を通じての方法がある。通常、ネットワーク中の端点コ
ンピュータの間のデータ通信を達成するためには、それ
らの端点がめいめい、交換されるべきデータに対するサ
ービスの一貫したセットを理解し適用することが必要で
ある。
それらの設計上の複雑さを低減するためには、ほとん
どのネットワークは、めいめいの層またはレベルが１つ
下の層またはレベル上に構成されてなる一連の層または
レベルとして構成されている。層の数、各層の名称、及
び各層の機能は、ネットワークによって異なる。しか
し、あらゆるネットワークにおいて、各層の目的は、上
位のサービスに対してサービスを提供し、以てそれら上
位の層を、提供されるサービスが実際に実現される様式
の詳細情報から遮蔽することにある。１つのマシン上の
層ｎは、別のマシン上の層ｎと会話をやりとりする。こ
の会話で使用される規則と会話は、層ｎプロトコルとし
て集合的に知られている。異なるマシン上の対応層を有
するエンティティは、対等（peer）プロセスと呼ばれ、
そのプロトコルを使用して通信すると言われるのがこの
対等のプロセスである。
どのネットワークは、めいめいの層またはレベルが１つ
下の層またはレベル上に構成されてなる一連の層または
レベルとして構成されている。層の数、各層の名称、及
び各層の機能は、ネットワークによって異なる。しか
し、あらゆるネットワークにおいて、各層の目的は、上
位のサービスに対してサービスを提供し、以てそれら上
位の層を、提供されるサービスが実際に実現される様式
の詳細情報から遮蔽することにある。１つのマシン上の
層ｎは、別のマシン上の層ｎと会話をやりとりする。こ
の会話で使用される規則と会話は、層ｎプロトコルとし
て集合的に知られている。異なるマシン上の対応層を有
するエンティティは、対等（peer）プロセスと呼ばれ、
そのプロトコルを使用して通信すると言われるのがこの
対等のプロセスである。
実際上、１つのマシン上の層ｎから別のマシンの層ｎ
に直接転送されるデータはない（最下位または物理層の
場合は例外）。すなわち、異なるまたは相違するシステ
ム上で動作するアプリケーション・プログラムの直接的
結合はあり得ない。そうではなくて、各層は、最下位層
に達するまでデータ及び制御情報をその直ぐ下の層に渡
すのである。最下位層では、より上位の層によって使用
される仮想通信とは対照的に、別のマシンとの物理的通
信が存在する。
に直接転送されるデータはない（最下位または物理層の
場合は例外）。すなわち、異なるまたは相違するシステ
ム上で動作するアプリケーション・プログラムの直接的
結合はあり得ない。そうではなくて、各層は、最下位層
に達するまでデータ及び制御情報をその直ぐ下の層に渡
すのである。最下位層では、より上位の層によって使用
される仮想通信とは対照的に、別のマシンとの物理的通
信が存在する。
これらのサービスのセットの定義は上述の複数の異な
るネットワーク中に存在し、より最近では、異なるベン
ダからのシステムの相互接続を容易ならしめるためのプ
ロトコルの提供に興味が集まっている。これらのプルト
コルの開発の１つの構成として、ISOの７層OSI（解放シ
ステム相互接続）モデルによって定義される枠組みがあ
る。このモデルの各層は、その下の層からサービスを要
求しつつその上の層に対してネットワーク・サービスを
与える役目を果たす。各層で与えられるサービスは、そ
れらをネットワーク中の各ステーションによって矛盾な
く適用することができるように良好に定義されている。
これは、異なるベンダの装置の相互接続を可能ならしめ
るということである。あるノード内の層から層へのサー
ビスの実現は、その実現構成に特有であり、あるステー
ション内で与えられたサービスに基づきベンダ差別比を
可能ならしめる。
るネットワーク中に存在し、より最近では、異なるベン
ダからのシステムの相互接続を容易ならしめるためのプ
ロトコルの提供に興味が集まっている。これらのプルト
コルの開発の１つの構成として、ISOの７層OSI（解放シ
ステム相互接続）モデルによって定義される枠組みがあ
る。このモデルの各層は、その下の層からサービスを要
求しつつその上の層に対してネットワーク・サービスを
与える役目を果たす。各層で与えられるサービスは、そ
れらをネットワーク中の各ステーションによって矛盾な
く適用することができるように良好に定義されている。
これは、異なるベンダの装置の相互接続を可能ならしめ
るということである。あるノード内の層から層へのサー
ビスの実現は、その実現構成に特有であり、あるステー
ション内で与えられたサービスに基づきベンダ差別比を
可能ならしめる。
そのようなプロトコルの構造化されたセットを実現す
る全体の目的は、データの端点から端点への転送を実現
することにある、ということに留意することは重要であ
る。OSIモデル内の主な区分けは、ユーザー・ノード
が、ソース側アプリケーション・プログラムから受信側
アプリケーション・プログラムへのデータの引き渡しに
関与していると考えてみるならよりよく理解されよう。
このデータを引き渡すためには、OSIプロトコルは、各
レベルのデータに働きかけ、ネットワークに対してフレ
ームを供給する。それらのフレームは次に、ビットのセ
ットとして物理媒体に与えられ、それはその物理媒体を
通じて伝送される。それらの次に、受取りステーション
側のアプリケーション・プログラムにデータを提供する
ために、逆の手続を受ける。
る全体の目的は、データの端点から端点への転送を実現
することにある、ということに留意することは重要であ
る。OSIモデル内の主な区分けは、ユーザー・ノード
が、ソース側アプリケーション・プログラムから受信側
アプリケーション・プログラムへのデータの引き渡しに
関与していると考えてみるならよりよく理解されよう。
このデータを引き渡すためには、OSIプロトコルは、各
レベルのデータに働きかけ、ネットワークに対してフレ
ームを供給する。それらのフレームは次に、ビットのセ
ットとして物理媒体に与えられ、それはその物理媒体を
通じて伝送される。それらの次に、受取りステーション
側のアプリケーション・プログラムにデータを提供する
ために、逆の手続を受ける。
異なるプロセッサ及びオペレーティング・システムを
結合するための現在の方法として、ある種の通信コント
ロールラを各システムに追加し、オペレーティング・シ
ステムにデバイス・ドライバを追加し、データを輸送す
るためにシステム・ネットワーク・アーキテクチャ（SN
A）またはOSIなどのある種の通信コードを使用すること
を通じての方法がある。第３図は、ローカル・エリア・
ネットワーク（LAN）による２つのコンピュータ・シス
テムの標準的な相互接続を示すものである。特に、IBM
システム/88アーキテクチャに接続されたIBM S/370の
アーキテクチャが示されている。ここで、めいめいの場
合、アプリケーション・プログラムが、プロセッサを制
御しI/Oチャネルまたはバスにアクセスするために、オ
ペレーティング・システムとのインターフェースを通じ
て動作することが見て取れよう。各アークテクチャ装置
は、データを交換するための通信コントローラをもって
いる。通信するためには、データが対応するアプリケー
ション・プログラムの間で交換されることを可能ならし
めるように多層プロトコルを利用しなくてはならない。
結合するための現在の方法として、ある種の通信コント
ロールラを各システムに追加し、オペレーティング・シ
ステムにデバイス・ドライバを追加し、データを輸送す
るためにシステム・ネットワーク・アーキテクチャ（SN
A）またはOSIなどのある種の通信コードを使用すること
を通じての方法がある。第３図は、ローカル・エリア・
ネットワーク（LAN）による２つのコンピュータ・シス
テムの標準的な相互接続を示すものである。特に、IBM
システム/88アーキテクチャに接続されたIBM S/370の
アーキテクチャが示されている。ここで、めいめいの場
合、アプリケーション・プログラムが、プロセッサを制
御しI/Oチャネルまたはバスにアクセスするために、オ
ペレーティング・システムとのインターフェースを通じ
て動作することが見て取れよう。各アークテクチャ装置
は、データを交換するための通信コントローラをもって
いる。通信するためには、データが対応するアプリケー
ション・プログラムの間で交換されることを可能ならし
めるように多層プロトコルを利用しなくてはならない。
データを交換するための別の方法として、コプロセッ
サがシステム・バス上にあってシステム・バスを調停
し、そのI/Oをホスト・プロセッサとして使用するよう
な、コプロセッサによる方法がある。このコプロセッサ
による方法の欠点は、同種でない（相違する）ホストI/
Oをサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
サがシステム・バス上にあってシステム・バスを調停
し、そのI/Oをホスト・プロセッサとして使用するよう
な、コプロセッサによる方法がある。このコプロセッサ
による方法の欠点は、同種でない（相違する）ホストI/
Oをサポートするために必要なコードの書き直しの量で
ある。別の欠点として、コプロセッサとホスト・オペレ
ーティング・システムの間で切り換えを行うためにユー
ザーが両方のシステム・アーキテクチャに慣れ親しまな
くてはならず、すなわちユーザー・フレンドリでない環
境である、ということがある。
従来技術のフォールト・トレラント・コンピュータ・
システムは、処理装置と、ランダム・アクセス・メモリ
装置と、周辺制御装置と、幾つかのモジュール単位間の
すべての情報転送を与える単一バス構造を含むプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のシステム・バス構造は、重複相手（duplicate partne
r）バスを有し、プロセッサ・モジュール内の各機能ユ
ニットもまた重複相手ユニットをもつ。このバス構造
は、モジュールのユニットに対する動作電力と、主クロ
ックからのシステム・タイミング信号を与える。
システムは、処理装置と、ランダム・アクセス・メモリ
装置と、周辺制御装置と、幾つかのモジュール単位間の
すべての情報転送を与える単一バス構造を含むプロセッ
サ・モジュールを有する。各プロセッサ・モジュール内
のシステム・バス構造は、重複相手（duplicate partne
r）バスを有し、プロセッサ・モジュール内の各機能ユ
ニットもまた重複相手ユニットをもつ。このバス構造
は、モジュールのユニットに対する動作電力と、主クロ
ックからのシステム・タイミング信号を与える。
第２図は、機能ブロック図の形式でプロセッサ・モジ
ュールのプロセッサ・ユニットの構造を示すものであ
る。共通の交換カード上に取り付けられ同期して同一の
動作を実行する対になった同一のプロセッサを使用する
ことによって、処理エラーを検出するための比較を行う
ことができる。各カードは通常、同一の構造の、相手と
なる冗長ユニットをもつ。
ュールのプロセッサ・ユニットの構造を示すものであ
る。共通の交換カード上に取り付けられ同期して同一の
動作を実行する対になった同一のプロセッサを使用する
ことによって、処理エラーを検出するための比較を行う
ことができる。各カードは通常、同一の構造の、相手と
なる冗長ユニットをもつ。
このコンピュータ・システムは、全体のプロセッサ・
モジュール内の各機能ユニットのレベルで故障検出を行
う。エラー検出器は、各ユニット内のハードウェア動作
を監視し、ユニット間の情報転送をチェックする。エラ
ーの検出によって、プロセッサ・モジュールがそのエラ
ーを引き起こしたユニットを分離し、そのユニットが別
のユニットに情報を伝送するのを禁止し、モジュール
は、その故障ユニットの相手側のユニットを使用するこ
とによって動作を継続する。
モジュール内の各機能ユニットのレベルで故障検出を行
う。エラー検出器は、各ユニット内のハードウェア動作
を監視し、ユニット間の情報転送をチェックする。エラ
ーの検出によって、プロセッサ・モジュールがそのエラ
ーを引き起こしたユニットを分離し、そのユニットが別
のユニットに情報を伝送するのを禁止し、モジュール
は、その故障ユニットの相手側のユニットを使用するこ
とによって動作を継続する。
どれかのユニットで故障が検出されると、そのユニッ
トは分離され、それが誤った情報を別のユニットに転送
することができないように、切り放し状態（off-line）
に置かれる。この今や切りはなされたユニットの相手は
動作を継続し、以てモジュール全体が動作を継続するの
を可能ならしめる。ユーザーは、その切りはなされたユ
ニットにサービスする保守要求の表示を除けば、そのよ
うな故障検出及び切り放し状況への転移に気付くことは
めったにない。このカード配置は、除去及び交換を容易
ならしめる。
トは分離され、それが誤った情報を別のユニットに転送
することができないように、切り放し状態（off-line）
に置かれる。この今や切りはなされたユニットの相手は
動作を継続し、以てモジュール全体が動作を継続するの
を可能ならしめる。ユーザーは、その切りはなされたユ
ニットにサービスする保守要求の表示を除けば、そのよ
うな故障検出及び切り放し状況への転移に気付くことは
めったにない。このカード配置は、除去及び交換を容易
ならしめる。
メモリ・ユニットにはまた、システム・バスをチェッ
クするタスクが割当てられる。このために、そのユニッ
トは、アドレス信号をテストし、そのバス構造上のデー
タ信号をテストするパリティ・チェッカをもつ。どのバ
スが故障であるかを決定すると、メモリ・ユニットは、
モジュールの他のユニットに、非故障バスにのみ従うよ
うに通知する。プロセッサ・モジュールの電源ユニット
は、２つの電源を使用し、そのめいめいが、組となった
対のユニットのうちの１つのユニットに対してのみ電力
を与える。そして、障害供給電圧が検出されると、それ
によって影響を受けるユニットからバス構造に至るすべ
ての出力線がアース電位にクランプされ、以て電力の障
害バス構造に対する障害情報の伝送を引き起こすのを防
止する。
クするタスクが割当てられる。このために、そのユニッ
トは、アドレス信号をテストし、そのバス構造上のデー
タ信号をテストするパリティ・チェッカをもつ。どのバ
スが故障であるかを決定すると、メモリ・ユニットは、
モジュールの他のユニットに、非故障バスにのみ従うよ
うに通知する。プロセッサ・モジュールの電源ユニット
は、２つの電源を使用し、そのめいめいが、組となった
対のユニットのうちの１つのユニットに対してのみ電力
を与える。そして、障害供給電圧が検出されると、それ
によって影響を受けるユニットからバス構造に至るすべ
ての出力線がアース電位にクランプされ、以て電力の障
害バス構造に対する障害情報の伝送を引き起こすのを防
止する。
第１図は、機能ブロック図の形式で、データの直接交
換を可能ならしめるためのフォールト・トレラント構造
の様式の、対S/370プロセッサと対S/88プロセッサの相
互接続を示す図である。従来技術のS/88構造（第４図）
に対する類似性は意図的なものであるが、本発明の好適
な実施例を確立するのは、ハードウェアとソフトウェア
の両方の手段による独特の相互接続である。このとき、
S/370プロセッサが、S/88タイプ比較論理以外に記憶制
御論理及びバス・インターフェースにも接続されている
ことが見て取れよう。後述するが、その比較論理は、S/
88プロセッサの比較論理と同様に機能する。さらに、S/
370プロセッサはシステム・バスを介して対応するS/88
プロセッサに直接接続されている。S/88プロセッサの場
合と同様に、S/370プロセッサは対に接続され、その対
は、フィールド交換可能で、ホットプラグ可能な回路カ
ード上に取り付けられるように意図されている。いくつ
かのドライバの相互接続の詳細は、後で詳細に説明す
る。
換を可能ならしめるためのフォールト・トレラント構造
の様式の、対S/370プロセッサと対S/88プロセッサの相
互接続を示す図である。従来技術のS/88構造（第４図）
に対する類似性は意図的なものであるが、本発明の好適
な実施例を確立するのは、ハードウェアとソフトウェア
の両方の手段による独特の相互接続である。このとき、
S/370プロセッサが、S/88タイプ比較論理以外に記憶制
御論理及びバス・インターフェースにも接続されている
ことが見て取れよう。後述するが、その比較論理は、S/
88プロセッサの比較論理と同様に機能する。さらに、S/
370プロセッサはシステム・バスを介して対応するS/88
プロセッサに直接接続されている。S/88プロセッサの場
合と同様に、S/370プロセッサは対に接続され、その対
は、フィールド交換可能で、ホットプラグ可能な回路カ
ード上に取り付けられるように意図されている。いくつ
かのドライバの相互接続の詳細は、後で詳細に説明す
る。
この好適な実施例は、S/370オペレーティング・シス
テムの制御の下で同一のS/370命令を同時に実行するた
めに複数のS/370プロセッサを相互接続する。これら
は、対応するS/88プロセッサ、I/O装置及び主記憶に接
続され、それらはすべて、S/88オペレーティング・シス
テムの制御の下で同一のS/88命令を同時に実行する。ま
た、後述するが、S/88プロセッサが結合されていない間
にS/370プロセッサからのS/370 I/Oコマンド及びデータ
をS/88プロセッサに渡し、S/88プロセッサがI/O装置及
び主記憶に再結合されたときに後でS/88プロセッサによ
って処理するためにS/88によって使用可能な形式にその
コマンド及びデータを変換するために、S/88プロセッサ
をそのI/O装置及び記憶から非同期的に切り放すための
手段も含まれている。
テムの制御の下で同一のS/370命令を同時に実行するた
めに複数のS/370プロセッサを相互接続する。これら
は、対応するS/88プロセッサ、I/O装置及び主記憶に接
続され、それらはすべて、S/88オペレーティング・シス
テムの制御の下で同一のS/88命令を同時に実行する。ま
た、後述するが、S/88プロセッサが結合されていない間
にS/370プロセッサからのS/370 I/Oコマンド及びデータ
をS/88プロセッサに渡し、S/88プロセッサがI/O装置及
び主記憶に再結合されたときに後でS/88プロセッサによ
って処理するためにS/88によって使用可能な形式にその
コマンド及びデータを変換するために、S/88プロセッサ
をそのI/O装置及び記憶から非同期的に切り放すための
手段も含まれている。
E2.フォールト・トレラント環境において通常非フォー
ルト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１
つのS/370オペレーティング・システムの制御の下で同
一のS/370命令を同時に実行する第１の対としてS/370プ
ロセッサなどの通常非フォールト・トレラントであるプ
ロセッサを結合することによって好適な実施例で達成さ
れる。また、一方または両方のプロセッサ中のエラーを
瞬間的に検出するために、一方のプロセッサ中のさまざ
まな信号の状態を他方のプロセッサ中のそれらと比較す
るための手段も設けられている。
ルト・トレラントであるプロセッサを動作させること 前記にリストしたフォールト・トレラント機能は、１
つのS/370オペレーティング・システムの制御の下で同
一のS/370命令を同時に実行する第１の対としてS/370プ
ロセッサなどの通常非フォールト・トレラントであるプ
ロセッサを結合することによって好適な実施例で達成さ
れる。また、一方または両方のプロセッサ中のエラーを
瞬間的に検出するために、一方のプロセッサ中のさまざ
まな信号の状態を他方のプロセッサ中のそれらと比較す
るための手段も設けられている。
さらに、第１の対と同時に同一のS/370命令を実行し
第２の対のS/370中のエラーを検出するための、比較手
段をもつ第２の対のS/370プロセッサが設けられてい
る。各S/370プロセッサは、第１及びそれの相手の第２
プロセッサと、S/88 I/O装置と、S/88主記憶をもつS/88
データ処理システムなどのフォールト・トレラント・シ
ステムの個別のS/88プロセッサに結合されている。各S/
88プロセッサは、それをI/O装置及び主記憶に結合する
ためのハードウェアを接続されてなる。
第２の対のS/370中のエラーを検出するための、比較手
段をもつ第２の対のS/370プロセッサが設けられてい
る。各S/370プロセッサは、第１及びそれの相手の第２
プロセッサと、S/88 I/O装置と、S/88主記憶をもつS/88
データ処理システムなどのフォールト・トレラント・シ
ステムの個別のS/88プロセッサに結合されている。各S/
88プロセッサは、それをI/O装置及び主記憶に結合する
ためのハードウェアを接続されてなる。
個別のS/370及びS/88プロセッサはそれぞれ、バス制
御ユニットを含む手段によってそのプロセッサ・バスを
互いに接続されてなる。各バス制御ユニットは、個別の
S/88プロセッサをそれの関連ハードウェアから非同期的
に切り放し、（１）S/370プロセッサからのS/370コマン
ド及びデータをS/88プロセッサに転送し（２）そのS/37
0コマンド及びデータを、S/88プロセッサによって実行
可能なコマンド及び使用可能なデータに変換するために
S/88プロセッサをバス制御ユニットに結合するために、
個々のS/88プロセッサ上で走るアプリケーション・プロ
グラムと対話する手段を含む。
御ユニットを含む手段によってそのプロセッサ・バスを
互いに接続されてなる。各バス制御ユニットは、個別の
S/88プロセッサをそれの関連ハードウェアから非同期的
に切り放し、（１）S/370プロセッサからのS/370コマン
ド及びデータをS/88プロセッサに転送し（２）そのS/37
0コマンド及びデータを、S/88プロセッサによって実行
可能なコマンド及び使用可能なデータに変換するために
S/88プロセッサをバス制御ユニットに結合するために、
個々のS/88プロセッサ上で走るアプリケーション・プロ
グラムと対話する手段を含む。
S/88データ処理システムはその後、S/88オペレーティ
ング・システムの制御の下でそのコマンド及びデータを
処理する。S/88データ処理システムはまた、S/370プロ
セッサ対のどちらか１つ、または個々のS/88プロセッサ
結合対におけるエラー信号に応答し、その結合対をサー
ビスから除去して他方のS/370及びS/88対によってフォ
ールト・トレラント動作の継続を可能ならしめる。この
構成により、S/370プログラムは、（I/O動作のためのS/
88システムの援助により）、S/370及びS/88オペレーテ
ィング・システムにあまり変更を加えることなくS/88の
有利な機能を以てフォールト・トレラント（FT）環境で
S/370プロセッサによって実行される。
ング・システムの制御の下でそのコマンド及びデータを
処理する。S/88データ処理システムはまた、S/370プロ
セッサ対のどちらか１つ、または個々のS/88プロセッサ
結合対におけるエラー信号に応答し、その結合対をサー
ビスから除去して他方のS/370及びS/88対によってフォ
ールト・トレラント動作の継続を可能ならしめる。この
構成により、S/370プログラムは、（I/O動作のためのS/
88システムの援助により）、S/370及びS/88オペレーテ
ィング・システムにあまり変更を加えることなくS/88の
有利な機能を以てフォールト・トレラント（FT）環境で
S/370プロセッサによって実行される。
さらに、S/88プロセッサの記憶管理は、S/88主記憶中
の専用領域を、S/88オペレーティング・システムの知識
なく重複化されたS/370プロセッサ対及びそのオペレー
ティング・システムに割当てるように制御される。その
重複化されたS/370プロセッサ対のプロセッサは、S/370
命令及びデータをその専用記憶領域からフェッチし記憶
するために、記憶管理装置及びS/88バス・インターフェ
ースを介してS/88の共通バス構造に個別に結合される。
の専用領域を、S/88オペレーティング・システムの知識
なく重複化されたS/370プロセッサ対及びそのオペレー
ティング・システムに割当てるように制御される。その
重複化されたS/370プロセッサ対のプロセッサは、S/370
命令及びデータをその専用記憶領域からフェッチし記憶
するために、記憶管理装置及びS/88バス・インターフェ
ースを介してS/88の共通バス構造に個別に結合される。
この好適な実施例は、S/370オペレーティング・シス
テムまたはS/370アプリケーションを書き直すことなくS
/370ハードウェア中でフォールト・トレランスを実現す
るための方法と手段を提供する。そして、フォールト・
トレランスをサポートするようにプロセッサをカスタム
設計することなく、完全なS/370 CPUハードウェア冗長
性及び同期が与えられる。S/370オペレーティング・シ
ステム及びフォールト・トレラント・オペレーティング
・システム（どちらも仮想メモリ・システムである）
は、どちらのオペレーティング・システムをもあまり書
き直す必要なく同時に走る。この好適な実施例において
は、対等プロセッサ対の間にはハードウェア／マイクロ
コード・インターフェースが与えられ、各プロセッサは
異なるオペレーティング・システムを実行する。一方の
プロセッサは、IBMオペレーティング・システム（例え
ばVM、VSE、IX370など）を実行する、マイクロコード制
御されるIBM S/370エンジンであり、好適な実施例の第
２のプロセッサは、S/88 VOS（仮想オペレーティング・
システム）を実行する、ハードウェア・フォールト・ト
レラント環境を制御することのできるオペレーティング
・システム（例えばIBMシステム/88）を実行するハード
ウェア・フォールト・トレラント・エンジンである。
テムまたはS/370アプリケーションを書き直すことなくS
/370ハードウェア中でフォールト・トレランスを実現す
るための方法と手段を提供する。そして、フォールト・
トレランスをサポートするようにプロセッサをカスタム
設計することなく、完全なS/370 CPUハードウェア冗長
性及び同期が与えられる。S/370オペレーティング・シ
ステム及びフォールト・トレラント・オペレーティング
・システム（どちらも仮想メモリ・システムである）
は、どちらのオペレーティング・システムをもあまり書
き直す必要なく同時に走る。この好適な実施例において
は、対等プロセッサ対の間にはハードウェア／マイクロ
コード・インターフェースが与えられ、各プロセッサは
異なるオペレーティング・システムを実行する。一方の
プロセッサは、IBMオペレーティング・システム（例え
ばVM、VSE、IX370など）を実行する、マイクロコード制
御されるIBM S/370エンジンであり、好適な実施例の第
２のプロセッサは、S/88 VOS（仮想オペレーティング・
システム）を実行する、ハードウェア・フォールト・ト
レラント環境を制御することのできるオペレーティング
・システム（例えばIBMシステム/88）を実行するハード
ウェア・フォールト・トレラント・エンジンである。
プロセッサ対の間のハードウェア／マイクロコード・
インターフェースは、その２つのオペレーティング・シ
ステムが、ユーザーによって単一のシステム環境として
知覚される環境に共存することを可能ならしめる。この
ハードウェア／マイクロコード資源（メモリ、システム
・バス、ディスクI/O、テープ、通信I/O端末、電源及び
筐体）は、各オペレーティング・システムがそのシステ
ム機能の部分を処理する間に互いに独立に作用する。
尚、メモリという用語と記憶という用語は、ここでは同
じように使用される。FTプロセッサとオペレーティング
・システムは、エラー検出／分離及び回復と、動的再構
成と、I/O動作を管理する。非フォールト・トレラント
（NFT）プロセッサは、FTプロセッサを意識することな
く本来の命令を実行する。FTプロセッサは、NFTプロセ
ッサには、多重I/Oチャネルのように見える。
インターフェースは、その２つのオペレーティング・シ
ステムが、ユーザーによって単一のシステム環境として
知覚される環境に共存することを可能ならしめる。この
ハードウェア／マイクロコード資源（メモリ、システム
・バス、ディスクI/O、テープ、通信I/O端末、電源及び
筐体）は、各オペレーティング・システムがそのシステ
ム機能の部分を処理する間に互いに独立に作用する。
尚、メモリという用語と記憶という用語は、ここでは同
じように使用される。FTプロセッサとオペレーティング
・システムは、エラー検出／分離及び回復と、動的再構
成と、I/O動作を管理する。非フォールト・トレラント
（NFT）プロセッサは、FTプロセッサを意識することな
く本来の命令を実行する。FTプロセッサは、NFTプロセ
ッサには、多重I/Oチャネルのように見える。
ハードウェア／マイクロコード・インターフェース
は、両方の仮想メモリ・プロセッサが共通のフォールト
・ゴレラント・メモリを共有するのを可能ならしめる。
各NFTプロセッサには、FTプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
NFTプロセッサの動的アドレス変換機能は、FTプロセッ
サによって割り振られた記憶のブロックを制御する。NF
Tプロセッサは、オフセット・レジスタの使用を通じ
て、そのメモリがアドレス・ゼロでスタートすることを
認識する。そして、NFTプロセッサをその記憶境界に維
持するために限界チェックが実行される。FTプロセッサ
は、NFT記憶及びNFTアドレス空間の内及び外のデータの
DMA I/Oブロックにアクセスすることができるが、NFTプ
ロセッサは、その割当てられたアドレス空間の外の記憶
にアクセスすることは禁止されている。NFT記憶サイズ
は、構成テーブルを変更することによって変えることが
できる。
は、両方の仮想メモリ・プロセッサが共通のフォールト
・ゴレラント・メモリを共有するのを可能ならしめる。
各NFTプロセッサには、FTプロセッサのメモリ割り振り
テーブルからの連続的な記憶ブロックが割当てられる。
NFTプロセッサの動的アドレス変換機能は、FTプロセッ
サによって割り振られた記憶のブロックを制御する。NF
Tプロセッサは、オフセット・レジスタの使用を通じ
て、そのメモリがアドレス・ゼロでスタートすることを
認識する。そして、NFTプロセッサをその記憶境界に維
持するために限界チェックが実行される。FTプロセッサ
は、NFT記憶及びNFTアドレス空間の内及び外のデータの
DMA I/Oブロックにアクセスすることができるが、NFTプ
ロセッサは、その割当てられたアドレス空間の外の記憶
にアクセスすることは禁止されている。NFT記憶サイズ
は、構成テーブルを変更することによって変えることが
できる。
E.3別のプロセッサからあるプロセッサへのコマンド及
びデータを与えるために、そのプロセッサを関連ハード
ウェアから切り放すこと 既存のプロセッサ及びオペレーティング・システムに
新しい装置を追加するには、一般的に、バスまたはチャ
ネルを介してハードウェアを取り付け、オペレーティン
グ・システムのために新しいエバイス・ドライバ・ソフ
トウェアを書くことが必要である。本発明の改善された
「切り放し」機能は、一方のプロセッサをバスまたはチ
ャネルに接続することなく、またバスの占有権を巡って
調停することなく、２つの異なるプロセッサが互いに通
信することが可能となる。それらのプロセッサは、オペ
レーティング・システムをあまり変更することなく、デ
バイス・ドライバを追加する必要なく、通信する。本発
明の機能は、２つの相違するプロセッサが組み合わされ
た時、たとえめいめいのプロセッサが自分本来のオペレ
ーティング・システムを実行していても、ユーザーには
単一のシステムのイメージを与える。
びデータを与えるために、そのプロセッサを関連ハード
ウェアから切り放すこと 既存のプロセッサ及びオペレーティング・システムに
新しい装置を追加するには、一般的に、バスまたはチャ
ネルを介してハードウェアを取り付け、オペレーティン
グ・システムのために新しいエバイス・ドライバ・ソフ
トウェアを書くことが必要である。本発明の改善された
「切り放し」機能は、一方のプロセッサをバスまたはチ
ャネルに接続することなく、またバスの占有権を巡って
調停することなく、２つの異なるプロセッサが互いに通
信することが可能となる。それらのプロセッサは、オペ
レーティング・システムをあまり変更することなく、デ
バイス・ドライバを追加する必要なく、通信する。本発
明の機能は、２つの相違するプロセッサが組み合わされ
た時、たとえめいめいのプロセッサが自分本来のオペレ
ーティング・システムを実行していても、ユーザーには
単一のシステムのイメージを与える。
この機能は、より最近になって開発されたオペレーテ
ィング・システムによって提示される特殊な機能を、成
熟したオペレーティング・システムのユーザーの見解及
び信頼性と結合する方法及び手段を提供する。この機能
は、２つのシステム（ハードウェア及びソフトウェア）
を結合して新しい第３のシステムを形成する。この分野
の当業者には、この好適な実施例がS/88システムに結合
されたS/370システムを示しているけれども、任意の２
つの異なるシステムを結合することができることを理解
するであろう。この概念の設計基準は、信頼性を維持す
るために成熟したオペレーティング・システムにはほと
んどあるいは全く変更を加えないこと、及びコードの開
発期間のためより最近になって開発されたオペレーティ
ング・システムに対するインパクトが最小であることで
ある。
ィング・システムによって提示される特殊な機能を、成
熟したオペレーティング・システムのユーザーの見解及
び信頼性と結合する方法及び手段を提供する。この機能
は、２つのシステム（ハードウェア及びソフトウェア）
を結合して新しい第３のシステムを形成する。この分野
の当業者には、この好適な実施例がS/88システムに結合
されたS/370システムを示しているけれども、任意の２
つの異なるシステムを結合することができることを理解
するであろう。この概念の設計基準は、信頼性を維持す
るために成熟したオペレーティング・システムにはほと
んどあるいは全く変更を加えないこと、及びコードの開
発期間のためより最近になって開発されたオペレーティ
ング・システムに対するインパクトが最小であることで
ある。
この機能は、２つの相違するオペレーティング・シス
テムをそれら固有の特徴を維持しつつ両方の特徴をもつ
第３のシステムに結合する方法に関与する。この発明の
好適な形式は、主に直接メモリ・アクセス・コントロー
ラ（DMAC）として機能するシステムの間の結合論理を必
要とする。この機能の主要な目的は、フォールト・トレ
ラント・プロセッサ（例えば好適な実施例ではS/88）中
で走りフォールト・トレラント・オペレーティング・シ
ステム上にあるアプリケーション・プログラムに、異種
プロセッサ（例えば好適な実施例ではS/370）及びその
オペレーティング・システムからデータ及びコマンドを
獲得する方法を与えることにある。侵入（すなわち、監
視プログラム対ユーザー状態、メモリ・マップ・チェッ
キングなど）を防止するために、どのプロセッサにもハ
ードウェアとソフトウェアの両方の防止機能が存在す
る。典型的には、オペレーティング・システムは、割り
込み、DMAチャネル、I/O装置及びコントローラなどのす
べてのシステム資源を制御する傾向がある。それゆえ、
異なる２つのアーキテクチャを結合し、この機能を徹底
的に設計してしまうことなくこれらのマシンの間でコマ
ンド及びデータを転送することを、多くの人々は、膨大
な作業であり、現実的でないと考えている。
テムをそれら固有の特徴を維持しつつ両方の特徴をもつ
第３のシステムに結合する方法に関与する。この発明の
好適な形式は、主に直接メモリ・アクセス・コントロー
ラ（DMAC）として機能するシステムの間の結合論理を必
要とする。この機能の主要な目的は、フォールト・トレ
ラント・プロセッサ（例えば好適な実施例ではS/88）中
で走りフォールト・トレラント・オペレーティング・シ
ステム上にあるアプリケーション・プログラムに、異種
プロセッサ（例えば好適な実施例ではS/370）及びその
オペレーティング・システムからデータ及びコマンドを
獲得する方法を与えることにある。侵入（すなわち、監
視プログラム対ユーザー状態、メモリ・マップ・チェッ
キングなど）を防止するために、どのプロセッサにもハ
ードウェアとソフトウェアの両方の防止機能が存在す
る。典型的には、オペレーティング・システムは、割り
込み、DMAチャネル、I/O装置及びコントローラなどのす
べてのシステム資源を制御する傾向がある。それゆえ、
異なる２つのアーキテクチャを結合し、この機能を徹底
的に設計してしまうことなくこれらのマシンの間でコマ
ンド及びデータを転送することを、多くの人々は、膨大
な作業であり、現実的でないと考えている。
第２図は、この好適な実施例の環境でS/88プロセッサ
に結合されたS/370プロセッサを図式的に示している。
第１図に示すS/370プロセッサと対照的に、メモリはS/8
8バス・インターフェース論理によって置き換えられ、S
/370チャネル・プロセッサは、バス・アダプタ及びバス
制御ユニットによって置き換えられている。注目すべき
ことは、２重の破線で示すS/370バス制御ユニットをS/8
8プロセッサの間の相互接続である。
に結合されたS/370プロセッサを図式的に示している。
第１図に示すS/370プロセッサと対照的に、メモリはS/8
8バス・インターフェース論理によって置き換えられ、S
/370チャネル・プロセッサは、バス・アダプタ及びバス
制御ユニットによって置き換えられている。注目すべき
ことは、２重の破線で示すS/370バス制御ユニットをS/8
8プロセッサの間の相互接続である。
この特徴は、プロセッサ結合論理を、大抵の装置が接
続されるシステム・バスまたはチャネルではなく、S/88
フォールト・トレラント・プロセッサの仮想アドレス・
バス、データ・バス、制御バス及び割り込みバス構造に
接続することにある。有効アドレスがフォールト・トレ
ラント・プロセッサの仮想アドレス・バス上にあること
を示すストローブ線は、アドレス信号が活動化された後
の数ナノ秒活動化される。バス・アダプタ及びバス制御
ユニットをもつ結合論理は、ストローブ信号があらわれ
る前にS/88アプリケーション・プログラムによって、予
め選択されたアドレス範囲が提供されているかどうかを
決定する。もしこのアドレス範囲が検出されたなら、ア
ドレス・ストローブ信号は、フォールト・トレラント・
プロセッサ・ハードウェアへ行くことをブロックされ
る。この信号がブロックされることは、フォールト・ト
レラント・ハードウェア及びオペレーティング・システ
ムが、マシン・サイクルが生じたことを知るのを防止す
る。このハードウェア中のフォールト・トレラント・チ
ェック論理は、このサイクルの間に分離され、この期間
に起こったいかなる活動をも完全に見逃すことになる。
そして、そのプロセッサ・バス上のすべてのキャッシ
ュ、仮想アドレス・マッピング論理及び浮動小数点プロ
セッサは、マシン・サイクルが発生したことを認識しな
いことになる。すなわち、すべてのS/88CPU機能は「凍
結」され、S/88プロセッサによるアドレス・ストローブ
信号の確認を待つ。
続されるシステム・バスまたはチャネルではなく、S/88
フォールト・トレラント・プロセッサの仮想アドレス・
バス、データ・バス、制御バス及び割り込みバス構造に
接続することにある。有効アドレスがフォールト・トレ
ラント・プロセッサの仮想アドレス・バス上にあること
を示すストローブ線は、アドレス信号が活動化された後
の数ナノ秒活動化される。バス・アダプタ及びバス制御
ユニットをもつ結合論理は、ストローブ信号があらわれ
る前にS/88アプリケーション・プログラムによって、予
め選択されたアドレス範囲が提供されているかどうかを
決定する。もしこのアドレス範囲が検出されたなら、ア
ドレス・ストローブ信号は、フォールト・トレラント・
プロセッサ・ハードウェアへ行くことをブロックされ
る。この信号がブロックされることは、フォールト・ト
レラント・ハードウェア及びオペレーティング・システ
ムが、マシン・サイクルが生じたことを知るのを防止す
る。このハードウェア中のフォールト・トレラント・チ
ェック論理は、このサイクルの間に分離され、この期間
に起こったいかなる活動をも完全に見逃すことになる。
そして、そのプロセッサ・バス上のすべてのキャッシ
ュ、仮想アドレス・マッピング論理及び浮動小数点プロ
セッサは、マシン・サイクルが発生したことを認識しな
いことになる。すなわち、すべてのS/88CPU機能は「凍
結」され、S/88プロセッサによるアドレス・ストローブ
信号の確認を待つ。
フォールト・トレラント・プロセッサ論理からブロッ
クされたアドレス・ストローブ信号は、結合論理に送ら
れる。これによりS/88フォールト・トレラント・プロセ
ッサに、フォールト・トレラント特殊アプリケーション
・プログラムとそれに接続されたS/370プロセッサの間
のインターフェースである結合論理に対する完全な制御
が与えられる。アドレス・ストローブ信号と仮想アドレ
スは、結合論理の要素である論理記憶、レジスタ及びDM
ACを選択するために使用される。第５図は、適切なレベ
ルにあり適切なアドレスに対応していると決定される、
S/370バス制御論理からの割り込みの検出の結果を図式
的に示すものである。それゆえ、その最も広い側面にお
いては、切り放し機構は、その関連ハードウェアからプ
ロセッサを切断し、データをそのエンティティとともに
有効に転送するためにプロセッサを異種エンティティに
接続する。
クされたアドレス・ストローブ信号は、結合論理に送ら
れる。これによりS/88フォールト・トレラント・プロセ
ッサに、フォールト・トレラント特殊アプリケーション
・プログラムとそれに接続されたS/370プロセッサの間
のインターフェースである結合論理に対する完全な制御
が与えられる。アドレス・ストローブ信号と仮想アドレ
スは、結合論理の要素である論理記憶、レジスタ及びDM
ACを選択するために使用される。第５図は、適切なレベ
ルにあり適切なアドレスに対応していると決定される、
S/370バス制御論理からの割り込みの検出の結果を図式
的に示すものである。それゆえ、その最も広い側面にお
いては、切り放し機構は、その関連ハードウェアからプ
ロセッサを切断し、データをそのエンティティとともに
有効に転送するためにプロセッサを異種エンティティに
接続する。
結合論理は、入来S/370コマンドをキューし、S/370と
の間で行来するデータを記憶するために使用される局所
記憶をもつ。データ及びコマンドは、結合論理中の多重
DMAチャネルによって局所記憶へと移動される。フォー
ルト・トレラント・アプリケーション・プログラムは、
DMACを初期化してDMACからの割り込みにサービスし、DM
ACは、コマンドが到来した時またはデータのブロックが
送信あるいは受信された時、アプリケーション・プログ
ラムに通知する働きを行う。動作を完了するためには、
結合論理は、フォールト・トレラント・プロセッサの両
側が同期状態にあることを保証するために、プロセッサ
のクロック端の前に、データ・ストローブ承認線に信号
を返さなくてはならない。
の間で行来するデータを記憶するために使用される局所
記憶をもつ。データ及びコマンドは、結合論理中の多重
DMAチャネルによって局所記憶へと移動される。フォー
ルト・トレラント・アプリケーション・プログラムは、
DMACを初期化してDMACからの割り込みにサービスし、DM
ACは、コマンドが到来した時またはデータのブロックが
送信あるいは受信された時、アプリケーション・プログ
ラムに通知する働きを行う。動作を完了するためには、
結合論理は、フォールト・トレラント・プロセッサの両
側が同期状態にあることを保証するために、プロセッサ
のクロック端の前に、データ・ストローブ承認線に信号
を返さなくてはならない。
アプリケーション・プログラムは、スタートI/O、テ
ストI/OなどのS/370タイプのコマンドを受け取る。アプ
リケーション・プログラムは次に、各S/370 I/Oコマン
ドをフォールト・トレラントI/Oコマンドに変換して通
常のフォールト・トレラントI/Oコマンド・シーケンス
を初期化する。
ストI/OなどのS/370タイプのコマンドを受け取る。アプ
リケーション・プログラムは次に、各S/370 I/Oコマン
ドをフォールト・トレラントI/Oコマンドに変換して通
常のフォールト・トレラントI/Oコマンド・シーケンス
を初期化する。
これはオペレーティング・システムの周辺でアプリケ
ーション・プログラムに対してデータのブロックを入手
する新規な方法であると考える。それはまた、通常はオ
ペレーティング・システムによって実行される機能であ
る割り込みをアプリケーションが処理することを可能な
らしめる方法でもある。このアプリケーション・プログ
ラムは、フォールト・トレラント・プロセッサをその通
常プロセッサ機能からI/Oコントローラ機能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
ーション・プログラムに対してデータのブロックを入手
する新規な方法であると考える。それはまた、通常はオ
ペレーティング・システムによって実行される機能であ
る割り込みをアプリケーションが処理することを可能な
らしめる方法でもある。このアプリケーション・プログ
ラムは、フォールト・トレラント・プロセッサをその通
常プロセッサ機能からI/Oコントローラ機能に随意に切
り換えることができ、それは１サイクル・ベースで単に
それが選択する仮想アドレスによって行なわれる。
このように、異種の命令及びメモリ・アドレシング・
アーキテクチャをもつ２つのデータ処理システムが、他
方のシステムが一方のシステムの存在に気付くことなく
一方のシステムが他方のシステムの仮想メモリ空間の任
意の部分に効率的にアクセスすることを可能ならしめる
ように緊密に結合される。その他方のシステム中の特殊
なコードは、バス上に特殊アドレスを配置することによ
ってハードウェアを介して一方のシステムと通信する。
ハードウェアは、そのアドレスが特殊なものかどうかを
判断する。そしてもしそうなら、ストローブが別のシス
テムの回路によって感知されるのをブロックされ、別の
システムのCPUが特殊なハードウェアと、両方のシステ
ムにアクセス可能なメモリ空間を制御することができる
ように方向転換される。
アーキテクチャをもつ２つのデータ処理システムが、他
方のシステムが一方のシステムの存在に気付くことなく
一方のシステムが他方のシステムの仮想メモリ空間の任
意の部分に効率的にアクセスすることを可能ならしめる
ように緊密に結合される。その他方のシステム中の特殊
なコードは、バス上に特殊アドレスを配置することによ
ってハードウェアを介して一方のシステムと通信する。
ハードウェアは、そのアドレスが特殊なものかどうかを
判断する。そしてもしそうなら、ストローブが別のシス
テムの回路によって感知されるのをブロックされ、別の
システムのCPUが特殊なハードウェアと、両方のシステ
ムにアクセス可能なメモリ空間を制御することができる
ように方向転換される。
その他方のシステムは、必要時、初期化及び構成タス
クなどのために、一方のシステムを完全に制御すること
ができる。その一方のシステムは、いかようにしてもそ
の他方のシステムを制御することができないが、その他
方のシステムに対して、次のようにしてサービスの要求
を出すことができる。
クなどのために、一方のシステムを完全に制御すること
ができる。その一方のシステムは、いかようにしてもそ
の他方のシステムを制御することができないが、その他
方のシステムに対して、次のようにしてサービスの要求
を出すことができる。
すなわち、その一方のシステムは、I/Oコマンドまた
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
はデータを共通にアクセス可能なメモリ空間中の１つの
システム・フォーマットでステージし、特殊なハードウ
ェアを使用して、その他方のシステムに対して、特殊な
アプリケーション・プログラムを呼び出して活動化させ
る特殊なレベルで割り込みを与える。
その他方のシステムは、ステージされた情報を含むメ
モリ空間へと指向され、そのフォーマットを別のシステ
ムの固有の形式に変換するようにそれを処理する。次
に、アプリケーション・プログラムは、その変換された
コマンド及びデータ上で本来のI/O動作を実行するよう
にその他方のシステムの本来のオペレーティング・シス
テムを指令する。このように、上述のすべてのことは両
方のシステムの本来のオペレーティング・システムに対
して完全に透過的であって、両方のシステムの本来のオ
ペレーティング・システムにあまり変更をくわえること
なく起こるのである。
モリ空間へと指向され、そのフォーマットを別のシステ
ムの固有の形式に変換するようにそれを処理する。次
に、アプリケーション・プログラムは、その変換された
コマンド及びデータ上で本来のI/O動作を実行するよう
にその他方のシステムの本来のオペレーティング・シス
テムを指令する。このように、上述のすべてのことは両
方のシステムの本来のオペレーティング・システムに対
して完全に透過的であって、両方のシステムの本来のオ
ペレーティング・システムにあまり変更をくわえること
なく起こるのである。
E4.オペレーティング・システムに対して透過的なシス
テムに対して割り込みを与えること 現在の大抵のプログラムは、２つ（またはそれ以上）
の状態、すなわち、監視状態またはユーザー状態のうち
の１つの状態で実行する。アプリケーション・プログラ
ムはユーザー状態で実行し、割り込みなどの機能は監視
状態で走る。
テムに対して割り込みを与えること 現在の大抵のプログラムは、２つ（またはそれ以上）
の状態、すなわち、監視状態またはユーザー状態のうち
の１つの状態で実行する。アプリケーション・プログラ
ムはユーザー状態で実行し、割り込みなどの機能は監視
状態で走る。
アプリケーションはI/Oポートに接続し、そのポート
をオープンし、読取、書込または制御の形式のI/O要求
を発行する。その時点で、プロセッサは、タスク切り換
えを行うことになる。オペレーティング・システムが、
I/O完了を通知する割り込みを受け取る時、オペレーテ
ィング・システムはこの情報を読取キューに入れそれを
システム資源の優先順位によってソートする。
をオープンし、読取、書込または制御の形式のI/O要求
を発行する。その時点で、プロセッサは、タスク切り換
えを行うことになる。オペレーティング・システムが、
I/O完了を通知する割り込みを受け取る時、オペレーテ
ィング・システムはこの情報を読取キューに入れそれを
システム資源の優先順位によってソートする。
オペレーティング・システムはすべての割り込みベク
タを自己使用のため留保し、よっていかなる割り込みベ
クタも、他のマシンからのI/O要求を通知する外部割り
込みなどの新しい機能には可用でない。
タを自己使用のため留保し、よっていかなる割り込みベ
クタも、他のマシンからのI/O要求を通知する外部割り
込みなどの新しい機能には可用でない。
好適な実施例のS/88においては、可用な割り込みベク
タの大部分は実際には未使用であり、これらは、オペレ
ーティング・システムにおいて慣用である「非初期化」
または「疑似」割り込みのための共通エラー・ハンドラ
に対するベクタリングをもたらすためのセットアップで
ある。本発明の好適な実施例は、これらの、さもなくば
未使用であるところのベクタのサブセットを、S/370結
合論理割り込みのための特殊な割り込みハンドラに対す
る適切なベクタと交換する。この変更されたS/88オペレ
ーティング・システムは、次に、適所に新規に構成され
たベクタによる使用のために再構成（rebound）され
る。
タの大部分は実際には未使用であり、これらは、オペレ
ーティング・システムにおいて慣用である「非初期化」
または「疑似」割り込みのための共通エラー・ハンドラ
に対するベクタリングをもたらすためのセットアップで
ある。本発明の好適な実施例は、これらの、さもなくば
未使用であるところのベクタのサブセットを、S/370結
合論理割り込みのための特殊な割り込みハンドラに対す
る適切なベクタと交換する。この変更されたS/88オペレ
ーティング・システムは、次に、適所に新規に構成され
たベクタによる使用のために再構成（rebound）され
る。
好適な実施例のシステム/88は、８つの割り込みレベ
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（autovector）を使用する。本発明のこの実施例は、こ
れらの自動ベクタ・レベルのうちの１つ、すなわち最高
レベルの次のレベルであるレベル６を使用する。このレ
ベル６は、通常、システム/88によってA/C電力擾乱割り
込みのために使用される。
ルをもち、レベル４を除くすべてのレベルで自動ベクタ
（autovector）を使用する。本発明のこの実施例は、こ
れらの自動ベクタ・レベルのうちの１つ、すなわち最高
レベルの次のレベルであるレベル６を使用する。このレ
ベル６は、通常、システム/88によってA/C電力擾乱割り
込みのために使用される。
システム/370をシステム/88に結合する論理は、その
割り込み要求をA/C電力擾乱の割り込みとORすることに
よってレベル６に対する割り込みを提供する。システム
初期化の間に、論理割り込みを接合するための特殊な割
り込みハンドラに対する適切なベクタ番号が、S/88オペ
レーティング・システムに対して透過的であるアプリケ
ーション・プログラムによって、結合論理中に（例えば
DMACレジスタ中に）ロードされる。
割り込み要求をA/C電力擾乱の割り込みとORすることに
よってレベル６に対する割り込みを提供する。システム
初期化の間に、論理割り込みを接合するための特殊な割
り込みハンドラに対する適切なベクタ番号が、S/88オペ
レーティング・システムに対して透過的であるアプリケ
ーション・プログラムによって、結合論理中に（例えば
DMACレジスタ中に）ロードされる。
なんらかの割り込みがシステム/88によって受け取ら
れる時、その割り込みは、その割り込み処理し最初の割
り込みハンドラ命令をフェッチするためのハードウェア
及びS/88プロセッサの内部命令のみを使用して割り込み
承認（IACK）サイクルを初期化する。そのとき、プログ
ラム命令の実行は必要とされない。しかし、ベクタ番号
もまた取得され透過的な様式で与えられなくてはならな
い。このことは、好適な実施例では、レベル６の割り込
みが結合論理によって提供されるときS/88を（A/C電力
擾乱のための割り込み提供機構を含む）その関連ハード
ウェアから切り放し、S/370−S/88結合論理にS/88プロ
セッサを結合することによって達成される。
れる時、その割り込みは、その割り込み処理し最初の割
り込みハンドラ命令をフェッチするためのハードウェア
及びS/88プロセッサの内部命令のみを使用して割り込み
承認（IACK）サイクルを初期化する。そのとき、プログ
ラム命令の実行は必要とされない。しかし、ベクタ番号
もまた取得され透過的な様式で与えられなくてはならな
い。このことは、好適な実施例では、レベル６の割り込
みが結合論理によって提供されるときS/88を（A/C電力
擾乱のための割り込み提供機構を含む）その関連ハード
ウェアから切り放し、S/370−S/88結合論理にS/88プロ
セッサを結合することによって達成される。
より詳しくは、S/88プロセッサはその出力に機能コー
ドと割り込みレベルを設定し、IACKサイクルの開始時点
でアドレス・ストローブ（AS）及びデータ・ストローブ
（DS）をも立ち上げ（assert）る。アドレス・ストロー
ブは、もし結合論理割り込み提供信号が活動状態にある
なら、AC電力擾乱割り込み機構を含むS/88ハードウェア
からブロックされ、適切なベクタ番号を読みだすために
ASが結合論理に送られ、その適切なベクタ番号は、デー
タ・ストローブによってS/88プロセッサ中にゲートされ
る。データ・ストローブはS/88ハードウェアからブロッ
クされるので、マシン・サイクル（IACK）は、結合論理
割り込みベクタ番号を取得することに関連してS/88オペ
レーティング・システムに対して透過的である。
ドと割り込みレベルを設定し、IACKサイクルの開始時点
でアドレス・ストローブ（AS）及びデータ・ストローブ
（DS）をも立ち上げ（assert）る。アドレス・ストロー
ブは、もし結合論理割り込み提供信号が活動状態にある
なら、AC電力擾乱割り込み機構を含むS/88ハードウェア
からブロックされ、適切なベクタ番号を読みだすために
ASが結合論理に送られ、その適切なベクタ番号は、デー
タ・ストローブによってS/88プロセッサ中にゲートされ
る。データ・ストローブはS/88ハードウェアからブロッ
クされるので、マシン・サイクル（IACK）は、結合論理
割り込みベクタ番号を取得することに関連してS/88オペ
レーティング・システムに対して透過的である。
もし結合論理割り込み信号がIACKサイクルの開始時点
で活動状態でなかったなら、通常のS/88レベル６割り込
みが行なわれることになる。
で活動状態でなかったなら、通常のS/88レベル６割り込
みが行なわれることになる。
E5.異なる仮想状態オペレーティング・システムを実行
する２つまたはそれ以上のプロセッサの間で実記憶を共
用すること この機能は、フォールト・トレラント・システムを、
フォールト・トレラント記憶をサポートするためのコー
ド、すなわちホットプラギングを介しての記憶ポートの
除去及び挿入と、こわれたデータの瞬間的検出と、もし
適当ならその回復をサポートするためのコードをもたな
い異種プロセッサ及びオペレーティング・システムに結
合する。
する２つまたはそれ以上のプロセッサの間で実記憶を共
用すること この機能は、フォールト・トレラント・システムを、
フォールト・トレラント記憶をサポートするためのコー
ド、すなわちホットプラギングを介しての記憶ポートの
除去及び挿入と、こわれたデータの瞬間的検出と、もし
適当ならその回復をサポートするためのコードをもたな
い異種プロセッサ及びオペレーティング・システムに結
合する。
この機能は、めいめいが異なる仮想オペレーティング
・システムを実行する２つまたはそれ以上のプロセッサ
が両方のオペレーティング・システムに対して透過的で
あるような様式で単一の実記憶を共有し、これら複数の
プロセッサの間のデータ転送を行うことができるように
１つのプロセッサが、別のプロセッサの記憶にアクセス
することができるような手段と方法を提供する。
・システムを実行する２つまたはそれ以上のプロセッサ
が両方のオペレーティング・システムに対して透過的で
あるような様式で単一の実記憶を共有し、これら複数の
プロセッサの間のデータ転送を行うことができるように
１つのプロセッサが、別のプロセッサの記憶にアクセス
することができるような手段と方法を提供する。
この機能は、ユーザーには２つに見えるオペレーティ
ング・システム環境を結合して、ユーザーに単一のオペ
レーティング・システムのように見えるようにする。各
オペレーティング・システムは、通常自己の実記憶空間
全体を制御する仮想オペレーティング・システムであ
る。この発明は、共通システム・バスを介して両方のプ
ロセッサによって共有される実記憶空間を１つだけも
つ。そして、どちらのオペレーティング・システムも実
質的に書き直されることはなく、どちらのオペレーティ
ング・システムも他方のオペレーティング・システムが
存在し、あるいは実記憶が共有されていることを知らな
い。この機能は、第１のオペレーティング・システムの
記憶割り振りキューを検索するために第１のプロセッサ
上で走るアプリケーション・プログラムを使用する。そ
して、第２のオペレーティング・システムの必要条件を
満足するに十分な連続的な記憶空間が見出されると、こ
の記憶空間は、ポインタを操作することによって、第１
のオペレーティング・システムの記憶割り振りテーブル
から除去される。第１のオペレーティング・システム
は、もしアプリケーション・プログラムが第１のオペレ
ーティング・システムに記憶を返さないなら、この除去
された記憶の使用権（例えば、再割り振りする能力）を
もつ。
ング・システム環境を結合して、ユーザーに単一のオペ
レーティング・システムのように見えるようにする。各
オペレーティング・システムは、通常自己の実記憶空間
全体を制御する仮想オペレーティング・システムであ
る。この発明は、共通システム・バスを介して両方のプ
ロセッサによって共有される実記憶空間を１つだけも
つ。そして、どちらのオペレーティング・システムも実
質的に書き直されることはなく、どちらのオペレーティ
ング・システムも他方のオペレーティング・システムが
存在し、あるいは実記憶が共有されていることを知らな
い。この機能は、第１のオペレーティング・システムの
記憶割り振りキューを検索するために第１のプロセッサ
上で走るアプリケーション・プログラムを使用する。そ
して、第２のオペレーティング・システムの必要条件を
満足するに十分な連続的な記憶空間が見出されると、こ
の記憶空間は、ポインタを操作することによって、第１
のオペレーティング・システムの記憶割り振りテーブル
から除去される。第１のオペレーティング・システム
は、もしアプリケーション・プログラムが第１のオペレ
ーティング・システムに記憶を返さないなら、この除去
された記憶の使用権（例えば、再割り振りする能力）を
もつ。
第１のオペレーティング・システムは、I/Oの立場か
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してI/
Oコントローラとして応答する。
らは第２のオペレーティング・システムに対して従属し
ており、第２のオペレーティング・システムに対してI/
Oコントローラとして応答する。
第１のオペレーティング・システムは、全てのシステ
ム資源の支配者であり、好適な実施例ではハードウェア
・フォールト・トレラント・オペレーティング・システ
ムである。第１のオペレーティング・システムは、初期
的には（第２のオペレーティング・システムのために
「盗まれた」記憶を例外として）記憶を割り振り且つ割
り振り解除し、全ての関連ハードウェア障害及び回復を
処理する。その目的は、オペレーティング・システムに
大幅な変更を加えることなく２つのオペレーティング・
システムを結合することである。各オペレーティング・
システムは、自分がすべてのシステム記憶を制御してい
ると信じなくてならない。なぜなら、それが両方のプロ
セッサによって使用されつつある単一の資源だからであ
る。
ム資源の支配者であり、好適な実施例ではハードウェア
・フォールト・トレラント・オペレーティング・システ
ムである。第１のオペレーティング・システムは、初期
的には（第２のオペレーティング・システムのために
「盗まれた」記憶を例外として）記憶を割り振り且つ割
り振り解除し、全ての関連ハードウェア障害及び回復を
処理する。その目的は、オペレーティング・システムに
大幅な変更を加えることなく２つのオペレーティング・
システムを結合することである。各オペレーティング・
システムは、自分がすべてのシステム記憶を制御してい
ると信じなくてならない。なぜなら、それが両方のプロ
セッサによって使用されつつある単一の資源だからであ
る。
システムに電源が投入されたとき、第１のオペレーテ
ィング・システムとそのプロセッサは、システムの制御
を引き受け、ハードウェアが第２のプロセッサをリセッ
ト状態に保持する。第１のオペレーティング・システム
はシステムをブートし、どれだけの量の実記憶があるか
を決定する。オペレーティング・システムは結局はすべ
ての記憶を4KB（4096バイト）ブロックに構成し、可用
な各ブロックを記憶割り振りキュー中にリストする。キ
ュー中にリストされた各4KBブロックは、可用な次の4KB
ブロックを指し示す。第１のシステムによって使用され
る記憶は、除去されるか、キューの先頭から4KBブロッ
クとして追加されるかのどちらかである。そしてブロッ
ク・ポインタは適宜調節される。ユーザーがオペレーテ
ィング・システムからメモリ空間を要求する時、その要
求は、キューから実メモリの必要な数の4KBブロックを
割当てることによって満足される。その記憶が最早必要
でなくなったとき、ブロックはキューに戻される。
ィング・システムとそのプロセッサは、システムの制御
を引き受け、ハードウェアが第２のプロセッサをリセッ
ト状態に保持する。第１のオペレーティング・システム
はシステムをブートし、どれだけの量の実記憶があるか
を決定する。オペレーティング・システムは結局はすべ
ての記憶を4KB（4096バイト）ブロックに構成し、可用
な各ブロックを記憶割り振りキュー中にリストする。キ
ュー中にリストされた各4KBブロックは、可用な次の4KB
ブロックを指し示す。第１のシステムによって使用され
る記憶は、除去されるか、キューの先頭から4KBブロッ
クとして追加されるかのどちらかである。そしてブロッ
ク・ポインタは適宜調節される。ユーザーがオペレーテ
ィング・システムからメモリ空間を要求する時、その要
求は、キューから実メモリの必要な数の4KBブロックを
割当てることによって満足される。その記憶が最早必要
でなくなったとき、ブロックはキューに戻される。
次に、第１のオペレーティング・システムが、システ
ムを構成する、モジュール・スタートアップと呼ばれる
一連の機能を実行する。このモジュール・スタートアッ
プによって実行されるアプリケーション・プログラム
は、第１のオペレーティング・システムから記憶を捕捉
しそれを第２のオペレーティング・システムに割り振る
ために使用される新しいアプリケーションである。この
プログラムは、記憶割り振りリスト全体を走査し記憶の
4KBブロックの連続的なストリングを見出す。このアプ
リケーション・プログラムは次に、そのキューの一部の
ポインタをブロックのその連続的なストリングに対応す
るように変更し、以て第１のオペレーティング・システ
ムのメモリ割り振りリストから記憶の連続的なブロック
を除去する。好適な実施例においては、除去された第１
の4KBブロックに先行する4KBブロックのポインタが、そ
の除去されたブロックの連続的なストリングの直ぐ次に
続く4KBブロックを指し示すように変更される。
ムを構成する、モジュール・スタートアップと呼ばれる
一連の機能を実行する。このモジュール・スタートアッ
プによって実行されるアプリケーション・プログラム
は、第１のオペレーティング・システムから記憶を捕捉
しそれを第２のオペレーティング・システムに割り振る
ために使用される新しいアプリケーションである。この
プログラムは、記憶割り振りリスト全体を走査し記憶の
4KBブロックの連続的なストリングを見出す。このアプ
リケーション・プログラムは次に、そのキューの一部の
ポインタをブロックのその連続的なストリングに対応す
るように変更し、以て第１のオペレーティング・システ
ムのメモリ割り振りリストから記憶の連続的なブロック
を除去する。好適な実施例においては、除去された第１
の4KBブロックに先行する4KBブロックのポインタが、そ
の除去されたブロックの連続的なストリングの直ぐ次に
続く4KBブロックを指し示すように変更される。
この時点で第１のオペレーティング・システムは、も
しシステムが再ブートされずアプリケーション・プログ
ラムが記憶ポインタを返しもしないならこの実メモリ空
間のことを知らずそれの制御も有さない。それはあたか
も第１のオペレーティング・システムが、それ自体上で
走るプロセスに割り振られ、再割り振り可能でない実記
憶のセグメントを考慮しているかのようである、という
のは、ブロックはテーブルから除去され、ユーザーに単
に割当てられているのではないからである。
しシステムが再ブートされずアプリケーション・プログ
ラムが記憶ポインタを返しもしないならこの実メモリ空
間のことを知らずそれの制御も有さない。それはあたか
も第１のオペレーティング・システムが、それ自体上で
走るプロセスに割り振られ、再割り振り可能でない実記
憶のセグメントを考慮しているかのようである、という
のは、ブロックはテーブルから除去され、ユーザーに単
に割当てられているのではないからである。
除去されたアドレス空間は次に、第２のオペレーティ
ング・システムへと向けられる。第１のオペレーティン
グ・システムから取得された第２のオペレーティング・
システムに与えられたアドレス・ブロックを、第２のオ
ペレーティング・システムに対してアドレス・ゼロから
始まるように見せるハードウェア・オフセット論理が存
在する。第２のオペレーティング・システムは次に、あ
たかも自己の実記憶であるかのように、第１のオペレー
ティング・システムから取得した記憶を制御し、自己の
仮想記憶マネジャを通じてその記憶を制御する。すなわ
ち、第２のシステムによって発行された仮想アドレス
を、その割当てられた実記憶アドレス空間内の実アドレ
スに変換する。
ング・システムへと向けられる。第１のオペレーティン
グ・システムから取得された第２のオペレーティング・
システムに与えられたアドレス・ブロックを、第２のオ
ペレーティング・システムに対してアドレス・ゼロから
始まるように見せるハードウェア・オフセット論理が存
在する。第２のオペレーティング・システムは次に、あ
たかも自己の実記憶であるかのように、第１のオペレー
ティング・システムから取得した記憶を制御し、自己の
仮想記憶マネジャを通じてその記憶を制御する。すなわ
ち、第２のシステムによって発行された仮想アドレス
を、その割当てられた実記憶アドレス空間内の実アドレ
スに変換する。
第１のオペレーティング・システムは、第２のプロセ
ッサの記憶空間にI/Oデーアを出入することができる
が、第２のプロセッサのプロセッサが追加記憶空間につ
いて知らないため、第２のプロセッサは、その割り振ら
れた空間から読み書きすることができない。もし第２の
オペレーティング・システム中でオペレーティング・シ
ステムの誤動作が生じると、ハードウェア・トラップ
が、第２のオペレーティング・システムが第１のオペレ
ーティング・システムの空間に不用意に書き込みを行う
のを防止することになる。
ッサの記憶空間にI/Oデーアを出入することができる
が、第２のプロセッサのプロセッサが追加記憶空間につ
いて知らないため、第２のプロセッサは、その割り振ら
れた空間から読み書きすることができない。もし第２の
オペレーティング・システム中でオペレーティング・シ
ステムの誤動作が生じると、ハードウェア・トラップ
が、第２のオペレーティング・システムが第１のオペレ
ーティング・システムの空間に不用意に書き込みを行う
のを防止することになる。
第２のオペレーティング・システムに割り振られた記
憶空間の量は、ユーザーによって、モジュール・スター
トアップ・プログラム中のテーブルに定義される。もし
ユーザーが、第２のプロセッサが16メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊SVC（サービ
ス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
憶空間の量は、ユーザーによって、モジュール・スター
トアップ・プログラム中のテーブルに定義される。もし
ユーザーが、第２のプロセッサが16メガバイトをもつよ
うに望むなら、ユーザーはそのことをモジュール・スタ
ートアップ・テーブル中に定義し、アプリケーション・
プログラムがそれだけの空間を第１のオペレーティング
・システムから獲得することになる。特殊SVC（サービ
ス・コール）により、アプリケーション・プログラム
が、ポインタを変更することができるように、第１のオ
ペレーティング・システムの監視領域にアクセスするこ
とが可能ならしめられる。
両方のオペレーティング・システムが同一の記憶を共
有することが望ましい理由は、その記憶が第１のプロセ
ッサ上でフォールト・トレラントであり、第２のプロセ
ッサが第１のプロセッサからのフォールト・トレラント
記憶及びI/Oを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたなにもか
かわらず、事実上、フォールト・トレラント・マシンと
なる。また、各異種プロセッサ毎に設けられた個別の実
記憶を用いることにより、第２のタイプのプロセッサ及
びオペレーティング・システムを２つ以上、第１のタイ
プのオペレーティング・システムに結合することができ
る。
有することが望ましい理由は、その記憶が第１のプロセ
ッサ上でフォールト・トレラントであり、第２のプロセ
ッサが第１のプロセッサからのフォールト・トレラント
記憶及びI/Oを使用することが許されるからである。第
２のプロセッサは、ハードウェアのうちのあるものを複
製し、アドレス、データ及び制御線のうちのあるものを
比較することによってフォールト・トレラントとなされ
る。これらの技術を使用することによって、第２のプロ
セッサは、フォールト・トレラント能力をもたなにもか
かわらず、事実上、フォールト・トレラント・マシンと
なる。また、各異種プロセッサ毎に設けられた個別の実
記憶を用いることにより、第２のタイプのプロセッサ及
びオペレーティング・システムを２つ以上、第１のタイ
プのオペレーティング・システムに結合することができ
る。
好適な実施例では、第１のオペレーティング・システ
ムは、フォールト・トレラントS/88のオペレーティング
・システムであり、第２のオペレーティング・システム
は、S/370のオペレーティング・システムのうちの１つ
であり、第１及び第２のプロセッサはそれぞれS/88及び
S/370である。この機能は、通常非フォールト・トレラ
ントであるシステムをして、フォールト・トレラント・
システムによって維持されるフォールト・トレラント記
憶を使用することを可能ならしめるのみならず、非フォ
ールト・トレラント・システムをして、（１）フォール
ト・トレラント・システムによって維持されるフォール
ト・トレラントI/O装置に対するアクセスを共有し、
（２）チャネル対チャネル結合の対した遅延を生じるこ
となくより効率的な様式でシステム間のデータ交換を可
能ならしめるのである。
ムは、フォールト・トレラントS/88のオペレーティング
・システムであり、第２のオペレーティング・システム
は、S/370のオペレーティング・システムのうちの１つ
であり、第１及び第２のプロセッサはそれぞれS/88及び
S/370である。この機能は、通常非フォールト・トレラ
ントであるシステムをして、フォールト・トレラント・
システムによって維持されるフォールト・トレラント記
憶を使用することを可能ならしめるのみならず、非フォ
ールト・トレラント・システムをして、（１）フォール
ト・トレラント・システムによって維持されるフォール
ト・トレラントI/O装置に対するアクセスを共有し、
（２）チャネル対チャネル結合の対した遅延を生じるこ
となくより効率的な様式でシステム間のデータ交換を可
能ならしめるのである。
E6.単一システム・イメージ 単一システム・イメージという用語は、ユーザーの遠
隔データ及び資源（例えば、プリンタ、ハードファイル
など）に対するアクセスが、ユーザーにとって、そのユ
ーザーのキーボードに接続されているローカル端末のデ
ータ及び資源に対するアクセスと同一に見えるようなコ
ンピュータ・ネットワークを特徴づけるために使用され
る。このとき、ユーザは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイアル
または資源にアクセスすることができる。
隔データ及び資源（例えば、プリンタ、ハードファイル
など）に対するアクセスが、ユーザーにとって、そのユ
ーザーのキーボードに接続されているローカル端末のデ
ータ及び資源に対するアクセスと同一に見えるようなコ
ンピュータ・ネットワークを特徴づけるために使用され
る。このとき、ユーザは、オブジェクトのネットワーク
中の位置を知る必要なく単に名前でデータ・ファイアル
または資源にアクセスすることができる。
ここで、「誘導された（derived）単一システム・イ
メージ」という概念が新しい用語として導入され、これ
は、単一システム・イメジをもつネットワークに直接接
続するための設備は欠くけれども、効果的な単一システ
ム・イメージによってそれに直接接続するためにネット
ワークのハードウェア及びソフトウェア資源を利用する
ネットワークのコンピュータ要素に適用することを意図
している。
メージ」という概念が新しい用語として導入され、これ
は、単一システム・イメジをもつネットワークに直接接
続するための設備は欠くけれども、効果的な単一システ
ム・イメージによってそれに直接接続するためにネット
ワークのハードウェア及びソフトウェア資源を利用する
ネットワークのコンピュータ要素に適用することを意図
している。
説明の便宜上、「誘導された単一システム・イメー
ジ」の効果を生じさせるための、コンピュータ・システ
ムの直接接続は、そのシステム及びネットワークの要素
の間のさまざまな程度の結合によって有効化することが
できる。ここで使用する「緩い結合」という用語は、ネ
ットワークの一部である、誘導されたコンピュータと
「本来の」コンピュータのI/Oチャネルを介して有効化
された結合である。「緊密結合」とは、誘導されたコン
ピュータと「本来の」コンピュータのおのおのをして、
直接的に（すなわち、既存のI/Oチャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
ジ」の効果を生じさせるための、コンピュータ・システ
ムの直接接続は、そのシステム及びネットワークの要素
の間のさまざまな程度の結合によって有効化することが
できる。ここで使用する「緩い結合」という用語は、ネ
ットワークの一部である、誘導されたコンピュータと
「本来の」コンピュータのI/Oチャネルを介して有効化
された結合である。「緊密結合」とは、誘導されたコン
ピュータと「本来の」コンピュータのおのおのをして、
直接的に（すなわち、既存のI/Oチャネルを使用するこ
となく）互いに通信することを可能ならしめる特殊なハ
ードウェアを通じて確立される、それらの関係を記述す
るために使用される。
いま考慮する、「透過的緊密結合」と称する特殊なタ
イプの緊密結合は、各コンピュータ（誘導されたコンピ
ュータと「本来の」コンピュータ）のおのおのをして、
めいめいのコンピュータのオペレーティング・システム
が利用を意識することがないような様式で、他方のコン
ピュータの資源を利用することを可能ならしめる結合ハ
ードウェアの適用に関与するものである。透過的緊密結
合は、結合ネットワークにおいてコスト及び性能上の利
点を達成するためのベースを形成する。結合ハードウェ
アのコストは、設計の複雑さにも拘らず、さもなければ
必要とされるのであろうところのオペレーティング・シ
ステム・ソフトウェアの大幅な変更を回避することによ
って実減される節約による埋め合わせ以上のものであ
る。性能上の利点は、結合インターフェースにおける直
接結合及び帯域干渉の低減によるより迅速な接続から生
じてくる。
イプの緊密結合は、各コンピュータ（誘導されたコンピ
ュータと「本来の」コンピュータ）のおのおのをして、
めいめいのコンピュータのオペレーティング・システム
が利用を意識することがないような様式で、他方のコン
ピュータの資源を利用することを可能ならしめる結合ハ
ードウェアの適用に関与するものである。透過的緊密結
合は、結合ネットワークにおいてコスト及び性能上の利
点を達成するためのベースを形成する。結合ハードウェ
アのコストは、設計の複雑さにも拘らず、さもなければ
必要とされるのであろうところのオペレーティング・シ
ステム・ソフトウェアの大幅な変更を回避することによ
って実減される節約による埋め合わせ以上のものであ
る。性能上の利点は、結合インターフェースにおける直
接結合及び帯域干渉の低減によるより迅速な接続から生
じてくる。
「ネットワーク」という用語は、ここでは、ある特殊
なプロトコルに従い多くの相違するマシン・タイプのも
のが接続されるような大規模な国際遠隔通信／衛星接続
の構成である、現在より一般的なネットワークの概念よ
りも限定的である。ここではむしろ、「ネットワーク」
は、システム/88の接続された複合体、または単一シス
テム・イメージの特徴をもつ別のプロセッサの接続され
た複合体に当てはまるように使用される。
なプロトコルに従い多くの相違するマシン・タイプのも
のが接続されるような大規模な国際遠隔通信／衛星接続
の構成である、現在より一般的なネットワークの概念よ
りも限定的である。ここではむしろ、「ネットワーク」
は、システム/88の接続された複合体、または単一シス
テム・イメージの特徴をもつ別のプロセッサの接続され
た複合体に当てはまるように使用される。
ここで考慮する単一システム・イメージの概念を説明
するためにいくつかの注意深く定義された用語が使用さ
れ、この発明の次のような特殊な実施例を説明の根拠と
して使用することにする。
するためにいくつかの注意深く定義された用語が使用さ
れ、この発明の次のような特殊な実施例を説明の根拠と
して使用することにする。
（ａ） 高速データ相互接続（HSDI）とは、個別のハー
ドウェア・ユニット間のデータ転送のためのハードウェ
ア・サブシステム（及びケーブル）のことをいう。
ドウェア・ユニット間のデータ転送のためのハードウェ
ア・サブシステム（及びケーブル）のことをいう。
（ｂ） リンクとは、完全に別のソフトウェア・オブジ
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
ェクトに対する多重部分ポインタからなり、別名のキャ
ラクタを大部分もつソフトウェア構成またはオブジェク
トのことをいう。
（ｅ） モジュールとは、筐体、電源、CPU、メモリ及
びI/O装置のそれぞれを少なくとも１つもつ自立的処理
装置のことをいう。モジュールは、追加の周辺装置を取
り囲んでより大型の単一モジュールを形成するように複
数の筐体をボルトで繋ぎあわせることによって拡張する
ことができる。I/Oには外部的なものもあって（端末、
プリンタ）、ケーブルによって筐体に接続される。それ
らは、単一モジュールの一部と見なされる。モジュール
はCPU複合体を１つだけもつ。
びI/O装置のそれぞれを少なくとも１つもつ自立的処理
装置のことをいう。モジュールは、追加の周辺装置を取
り囲んでより大型の単一モジュールを形成するように複
数の筐体をボルトで繋ぎあわせることによって拡張する
ことができる。I/Oには外部的なものもあって（端末、
プリンタ）、ケーブルによって筐体に接続される。それ
らは、単一モジュールの一部と見なされる。モジュール
はCPU複合体を１つだけもつ。
（ｄ） CPU複合体とは、同一の筐体内にある１つまた
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のCPUとして動作するようにオペレーテ
ィング・システム・ソフトウェアによって管理され制御
される。導入されるプロセッサ・ボードの実際の数に関
係なく、どのユーザー・プログラムまたはアプリケーシ
ョン・プログラムは、あたかも一個のCPUが存在するか
のように書かれ実行される。処理作業量は、可用なCPU
ボードの間でおおまかには共用され、複数のタスクを並
行して実行することもできるが、各アプリケーション・
プログラムに与えられるのは「単一CPUイメージ」であ
る。
はそれ以上の単一または双対プロセッサ・ボードのこと
であって、単一のCPUとして動作するようにオペレーテ
ィング・システム・ソフトウェアによって管理され制御
される。導入されるプロセッサ・ボードの実際の数に関
係なく、どのユーザー・プログラムまたはアプリケーシ
ョン・プログラムは、あたかも一個のCPUが存在するか
のように書かれ実行される。処理作業量は、可用なCPU
ボードの間でおおまかには共用され、複数のタスクを並
行して実行することもできるが、各アプリケーション・
プログラムに与えられるのは「単一CPUイメージ」であ
る。
（ｄ） オブジェクトとは、階層的な名称によって一意
的に識別することができるシステム（ディスク、テー
プ）中に記憶される（実行可能プログラム）データの集
まりのことである。リンクは別のリンクに対する、一意
的に名付けられたポインタであり、よってオブジェクト
自体であると考えらえる。I/Oポートは、特殊I/O装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システム
は、オブジェクト名の重複を効率的に防止する。
的に識別することができるシステム（ディスク、テー
プ）中に記憶される（実行可能プログラム）データの集
まりのことである。リンクは別のリンクに対する、一意
的に名付けられたポインタであり、よってオブジェクト
自体であると考えらえる。I/Oポートは、特殊I/O装置
（データ・ソースまたはターゲット）を指し示す、一意
的に名付けられたソフトウェア構成であり、よってやは
りオブジェクトである。オペレーティング・システム
は、オブジェクト名の重複を効率的に防止する。
「単一システム・イメージ」という用語は、従来の文
献で一貫的に使用されている訳ではないので、ここでは
「誘導された単一システム・イメージ」について詳細に
説明することにする。「単一システム・イメージ」とい
う用語を定義し記述することにおいて、「イメージ」と
は、システム及び環境に対するアプリケーション・プロ
グラムの視点のことを言うものとする。この文脈での
「システム」とは、アプリケーションのプログラマが命
令を指向するところのハードウェア（CPU複合体）及び
ソフトウェア（オペレーティング・システムとそのユー
ティリィ）の結合を意味する。「環境」とは、オペレー
ティング・システムに対するサービス要求を通じて、オ
ペレーティング・システムによってアクセス可能であり
従ってプログラマによって間接的にアクセス可能である
すべてのI/O装置及びその他の接続された設備を意味す
る。
献で一貫的に使用されている訳ではないので、ここでは
「誘導された単一システム・イメージ」について詳細に
説明することにする。「単一システム・イメージ」とい
う用語を定義し記述することにおいて、「イメージ」と
は、システム及び環境に対するアプリケーション・プロ
グラムの視点のことを言うものとする。この文脈での
「システム」とは、アプリケーションのプログラマが命
令を指向するところのハードウェア（CPU複合体）及び
ソフトウェア（オペレーティング・システムとそのユー
ティリィ）の結合を意味する。「環境」とは、オペレー
ティング・システムに対するサービス要求を通じて、オ
ペレーティング・システムによってアクセス可能であり
従ってプログラマによって間接的にアクセス可能である
すべてのI/O装置及びその他の接続された設備を意味す
る。
真に単一の、オペレーティング・システムをもつ自立
的コンピュータは、プログラマに対して単一システム・
イメージを提供しなくてはならない。プログラマは眺め
るこの「イメージ」が変わり始めるのは、I/O装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介して２つのマシンの
通常の相互接続は、拡張された機能を利用するために、
プログラマに、２つの環境を理解しその処理を習得する
ことを強いるのである。
的コンピュータは、プログラマに対して単一システム・
イメージを提供しなくてはならない。プログラマは眺め
るこの「イメージ」が変わり始めるのは、I/O装置及び
分散処理を共有するために複数のシステムを互いに結合
することを要望するときだけである。すなわち、遠隔通
信線（ケーブルの場合さえも）を介して２つのマシンの
通常の相互接続は、拡張された機能を利用するために、
プログラマに、２つの環境を理解しその処理を習得する
ことを強いるのである。
一般的に、別の環境の設備にアクセスするためには、
プログラマは、自分のローカルのオペレーティング・シ
ステムに、別のオペレーティング・システムに対する必
要条件を通信するように要求し、これらの必要条件を詳
細に記述しなくしはならない。
プログラマは、自分のローカルのオペレーティング・シ
ステムに、別のオペレーティング・システムに対する必
要条件を通信するように要求し、これらの必要条件を詳
細に記述しなくしはならない。
プログラマは次に、任意の長さの遅延の後、（適切な
順序で）要求の結果を非同期的に受け取る能力をもたな
くてはならない。複数メッセージの処理と制御及びマシ
ン間のデータ転送は、両方のマシンに相当な処理オーバ
ーヘッドをもたらし、そのような双対システム環境では
プログラマにとってやっかいで、非能率で困難な状況に
なることがある。また、そのように慣用的な接続された
マシンの数が増大するにつれて、プログラマにとっての
複雑度は激増する。
順序で）要求の結果を非同期的に受け取る能力をもたな
くてはならない。複数メッセージの処理と制御及びマシ
ン間のデータ転送は、両方のマシンに相当な処理オーバ
ーヘッドをもたらし、そのような双対システム環境では
プログラマにとってやっかいで、非能率で困難な状況に
なることがある。また、そのように慣用的な接続された
マシンの数が増大するにつれて、プログラマにとっての
複雑度は激増する。
システム/88のもとのデザインは、この状況を簡単化
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のHSDI接続、
及び各モジュール内のHSDI駆動ソフトウェアを含んでい
た。このとき、例えば２モジュール・システムにおいて
は、２つのオペレーティング・システムの各々がシステ
ム全体について「知り」、他方のオペレーティング・シ
ステムの動的な介在なくHSDIを亙る設備にアクセスする
ことができる。通信オーバーヘッドの低減も相当であ
る。
し、プログラマに対して単一システム・イメージを与え
るための手段、すなわち、各モジュール間のHSDI接続、
及び各モジュール内のHSDI駆動ソフトウェアを含んでい
た。このとき、例えば２モジュール・システムにおいて
は、２つのオペレーティング・システムの各々がシステ
ム全体について「知り」、他方のオペレーティング・シ
ステムの動的な介在なくHSDIを亙る設備にアクセスする
ことができる。通信オーバーヘッドの低減も相当であ
る。
さまざまなサイズとモデル・タイプの多数のモジュー
ルをHSDIを介して接続し、プログラマにとって（拡張可
能な）環境のように見えるシステム複合体を形成するこ
とができる。そして、プログラマの製作物、すなわちア
プリケーション・プログラムは、このシステム複合体の
ディスクに記憶し、複合体中の任意のCPUで実行し、複
合体の実質的に任意の端末から制御あるいはモニタし、
データを複合体の任意のI/O装置の間で転送することが
でき、しかもそれにはいかなる特殊なプログラミング的
配慮は要さず、従来の方法よりも実行効率が改善されて
いる、とう次第である。
ルをHSDIを介して接続し、プログラマにとって（拡張可
能な）環境のように見えるシステム複合体を形成するこ
とができる。そして、プログラマの製作物、すなわちア
プリケーション・プログラムは、このシステム複合体の
ディスクに記憶し、複合体中の任意のCPUで実行し、複
合体の実質的に任意の端末から制御あるいはモニタし、
データを複合体の任意のI/O装置の間で転送することが
でき、しかもそれにはいかなる特殊なプログラミング的
配慮は要さず、従来の方法よりも実行効率が改善されて
いる、とう次第である。
オペレーティング・システム及びそのさまざまの機能
と設備は、本来的に分散環境を想定し、ユーザーが、さ
まざまなエンティティ（ユティリティ、アプリケーショ
ン、データ、言語プロセッサなど）が存在する場所に係
わったりそれに制御を及ぼす必要がないような環境内で
動作するような方法で書かれている。このことの全てを
可能ならしめるための重要な点は、各オブジェクトが固
有な名前をもつなくてはならない、という強制された規
則である。この規則は、最も基本的な名前修飾子がモジ
ュール名であり、それ自体が複合体内で固有でなくては
ならないので、システム複合体全体に容易に拡張され
る。それゆえ、複合体全体でどれかのオブジェクトを見
付けだすのは、それに正しく名前をつけるのと同じ位に
簡単である。オブジェクトに名前を付けることは、リン
クを与えることによってプログラマのために簡易化さ
れ、それにより、非常に短い別名ポインタが、極めて長
く複雑な名前をもつオブジェクトの名前に置き換えられ
ることが可能となる。
と設備は、本来的に分散環境を想定し、ユーザーが、さ
まざまなエンティティ（ユティリティ、アプリケーショ
ン、データ、言語プロセッサなど）が存在する場所に係
わったりそれに制御を及ぼす必要がないような環境内で
動作するような方法で書かれている。このことの全てを
可能ならしめるための重要な点は、各オブジェクトが固
有な名前をもつなくてはならない、という強制された規
則である。この規則は、最も基本的な名前修飾子がモジ
ュール名であり、それ自体が複合体内で固有でなくては
ならないので、システム複合体全体に容易に拡張され
る。それゆえ、複合体全体でどれかのオブジェクトを見
付けだすのは、それに正しく名前をつけるのと同じ位に
簡単である。オブジェクトに名前を付けることは、リン
クを与えることによってプログラマのために簡易化さ
れ、それにより、非常に短い別名ポインタが、極めて長
く複雑な名前をもつオブジェクトの名前に置き換えられ
ることが可能となる。
この相互接続されたS/88モジュール内で「誘導された
単一システム・イメージ」の概念を達成するために、複
数のS/370プロセッサが、S/88プロセッサに対して、S/3
70ユーザーのために、S/88単一システム・イメージの少
なくともある側面を提供するように結合される。S/370
プロセッサ及びオペレーティング・システムは、これら
の機能を与えない。
単一システム・イメージ」の概念を達成するために、複
数のS/370プロセッサが、S/88プロセッサに対して、S/3
70ユーザーのために、S/88単一システム・イメージの少
なくともある側面を提供するように結合される。S/370
プロセッサ及びオペレーティング・システムは、これら
の機能を与えない。
S/88モジュール内には、１つまたはそれ以上のS/370
プロセッサが与えられる。S/88プロセッサは、各S/370
プロセッサに一意的に結合される。見て取れるように、
各S/370プロセッサは重複化され、フォールト・トレラ
ント動作のためにS/88ソフトウェアによって制御され
る。S/88とS/370プロセッサのこの一意的な直接結合
は、好適には前述の切り放し及び割り込み機構によって
行なわれ、S/88及びS/370オペレーティング・システム
の両方に対して透過的であるプロセッサの間でデータ転
送を行う。そして、どちらのオペレーティング・システ
ムも、他方のプロセッサまたはオペレーティング・シス
テムの存在に気づかない。
プロセッサが与えられる。S/88プロセッサは、各S/370
プロセッサに一意的に結合される。見て取れるように、
各S/370プロセッサは重複化され、フォールト・トレラ
ント動作のためにS/88ソフトウェアによって制御され
る。S/88とS/370プロセッサのこの一意的な直接結合
は、好適には前述の切り放し及び割り込み機構によって
行なわれ、S/88及びS/370オペレーティング・システム
の両方に対して透過的であるプロセッサの間でデータ転
送を行う。そして、どちらのオペレーティング・システ
ムも、他方のプロセッサまたはオペレーティング・シス
テムの存在に気づかない。
各S/370プロセッサは、S/370主記憶、及びエミュレー
トされたS/370 I/OチャネルとI/O装置を完全に提供する
ために、フォールト・トレラントS/88システムを使用す
る。このS/370は、S/88の一部でない主記憶、チャネ
ル、またはI/O装置をもたず、これらの設備は全て設計
によりフォールト・トレラントである。
トされたS/370 I/OチャネルとI/O装置を完全に提供する
ために、フォールト・トレラントS/88システムを使用す
る。このS/370は、S/88の一部でない主記憶、チャネ
ル、またはI/O装置をもたず、これらの設備は全て設計
によりフォールト・トレラントである。
システム構成時に、各S/370プロセッサには、S/88ス
プールからの主記憶の１乃至16メガバイトの専用連続ブ
ロックが割当てられる。このブロックは、S/88オペレー
ティング・システムが不意にすらもアクセスすることが
できないように、S/88の構成テーブルから除去される。
フォールト・トレラント・ハードウェア・レジスタは、
各S/370のための記憶ポインタを保持し、以てS/370は、
割当てられた以外の主記憶にアクセスするすべがない。
その結果は、S/370によって完全に慣用的な単一システ
ムの視点が与えられ、メモリのフォールト・トレラント
な側面は、完全に透過的である。S/88中のアプリケーシ
ョン・プログラム（EXEC370）は、実際のS/88装置及びS
/88オペレーティング・システム・コールを使用してS/3
70チャネル及びI/O装置をエミュレートする。それはア
プリケーション・プログラムであるのでS/88複合体の単
一システム・イメージをもち、以てこの視点は、S/370
の「疑似チャネル」全体に拡張される。
プールからの主記憶の１乃至16メガバイトの専用連続ブ
ロックが割当てられる。このブロックは、S/88オペレー
ティング・システムが不意にすらもアクセスすることが
できないように、S/88の構成テーブルから除去される。
フォールト・トレラント・ハードウェア・レジスタは、
各S/370のための記憶ポインタを保持し、以てS/370は、
割当てられた以外の主記憶にアクセスするすべがない。
その結果は、S/370によって完全に慣用的な単一システ
ムの視点が与えられ、メモリのフォールト・トレラント
な側面は、完全に透過的である。S/88中のアプリケーシ
ョン・プログラム（EXEC370）は、実際のS/88装置及びS
/88オペレーティング・システム・コールを使用してS/3
70チャネル及びI/O装置をエミュレートする。それはア
プリケーション・プログラムであるのでS/88複合体の単
一システム・イメージをもち、以てこの視点は、S/370
の「疑似チャネル」全体に拡張される。
その逆の観点、すなわちS/370オペレーティング・シ
ステムの観点（拡張によるアプリケーション・プログラ
ム）からは、全てのI/O動作が行なわれる窓（チャネ
ル）を視覚化してみることができる。すなわち、窓は性
質は変わらず、すなわちS/370プログラマは変わる必要
がないが、その窓が拡大される視点は、「単一システム
・イメージ」属性を有している。そうして、わずかな概
念的なステップが、S/88によって管理されるものであ
る、単一のデータベースを効率的に管理する多数のS/37
0を描き出すのである。
ステムの観点（拡張によるアプリケーション・プログラ
ム）からは、全てのI/O動作が行なわれる窓（チャネ
ル）を視覚化してみることができる。すなわち、窓は性
質は変わらず、すなわちS/370プログラマは変わる必要
がないが、その窓が拡大される視点は、「単一システム
・イメージ」属性を有している。そうして、わずかな概
念的なステップが、S/88によって管理されるものであ
る、単一のデータベースを効率的に管理する多数のS/37
0を描き出すのである。
この接続技術の結論は、比較的簡単で迅速な各S/370
の動的再構成である。チャネル「窓」は双方向であり、
S/88制御プログラムEXEC370は、その反対側にある。EXE
C370は、S/370のCPUを停止し、再初期化し、再構成し、
再開させる完全な能力をもつ。こうして、単一システム
・イメージ属性（S/88 I/O及びオペレーティング・シス
テム）を所有する別の設備を使用したS/370 I/Oの設備
の透過的なエミュレーションによって、この属性は拡張
されS/370に供される。
の動的再構成である。チャネル「窓」は双方向であり、
S/88制御プログラムEXEC370は、その反対側にある。EXE
C370は、S/370のCPUを停止し、再初期化し、再構成し、
再開させる完全な能力をもつ。こうして、単一システム
・イメージ属性（S/88 I/O及びオペレーティング・シス
テム）を所有する別の設備を使用したS/370 I/Oの設備
の透過的なエミュレーションによって、この属性は拡張
されS/370に供される。
S/370には、それゆえ、オブジェクト位置重属性が与
えられている。そのユーザーは、S/88オペレーティング
・システム・ディレクトリにおいて割当てられた名前で
ある。その名前によってデータ・ファイルまたは他の資
源にアクセスすることができる。ユーザーは、S/370及
びS/88モジュールの複合体におけるデータ・ファイルの
位置について知る必要はない。
えられている。そのユーザーは、S/88オペレーティング
・システム・ディレクトリにおいて割当てられた名前で
ある。その名前によってデータ・ファイルまたは他の資
源にアクセスすることができる。ユーザーは、S/370及
びS/88モジュールの複合体におけるデータ・ファイルの
位置について知る必要はない。
１つのモジュール中のS/370処理装置によって発行さ
れたS/370 I/Oコマンドは、同一または他の接続された
モジュール中にあるデータ・ファイルなどにアクセスす
るために、同一モジュール中のS/370処理装置に緊密に
結合された関連S/88処理装置によって（あるいは、モジ
ュール９に相互接続され、マルチプロセッシングをサポ
ートするS/88仮想オペレーティング・システムの同一の
コピーによって制御される別のS/88処理装置によって）
処理される。そのコマンドは、アクセスされたファイル
を、要求側S/370処理装置に戻すか、例えば別のファイ
ルと組合せるためにそれらを別のモジュールへと送る。
れたS/370 I/Oコマンドは、同一または他の接続された
モジュール中にあるデータ・ファイルなどにアクセスす
るために、同一モジュール中のS/370処理装置に緊密に
結合された関連S/88処理装置によって（あるいは、モジ
ュール９に相互接続され、マルチプロセッシングをサポ
ートするS/88仮想オペレーティング・システムの同一の
コピーによって制御される別のS/88処理装置によって）
処理される。そのコマンドは、アクセスされたファイル
を、要求側S/370処理装置に戻すか、例えば別のファイ
ルと組合せるためにそれらを別のモジュールへと送る。
E7.要約 このようにして、２つの仮想オペレーティング・シス
テム（S/370 VM、VSE、またはIX370及びS/88 OS）の機
能が１つの物理的システムに組み合わされる。S/88プロ
セッサはS/88 OSを走らせ、そのシステムのフォールト
・トレラント的側面を処理する。それと同時に、１つま
たはそれ以上のS/370プロセッサがS/88ラックに差し込
まれ、各S/370プロセッサ毎に、S/88 OSによって、１乃
至16メガバイトの連続的なメモリが割り振られる。各S/
370仮想オペレーティング・システムは、そのメモリ位
置がアドレス０で開始すると考え、そのメモリは、通常
のS/370動的メモリ割り振り及びページング技術を用い
て管理する。S/370は、S/370がS/88メモリ空間にアクセ
スするのを防止するために限界チェックされる。S/88
は、S/88がI/OデータをS/370 I/Oバッファに移動しなく
てはならないので、S/370アドレス空間にアクセスしな
くてはならない。S/88オペレーティング・システムは、
全てのハードウェア及びI/O装置に対して支配権をも
つ。単一システム環境において対等プロセッサ対は、ど
ちらのオペレーティング・システムをもあまり書き直す
ことなく、めいめいのオペレーティング・システムを実
行する。
テム（S/370 VM、VSE、またはIX370及びS/88 OS）の機
能が１つの物理的システムに組み合わされる。S/88プロ
セッサはS/88 OSを走らせ、そのシステムのフォールト
・トレラント的側面を処理する。それと同時に、１つま
たはそれ以上のS/370プロセッサがS/88ラックに差し込
まれ、各S/370プロセッサ毎に、S/88 OSによって、１乃
至16メガバイトの連続的なメモリが割り振られる。各S/
370仮想オペレーティング・システムは、そのメモリ位
置がアドレス０で開始すると考え、そのメモリは、通常
のS/370動的メモリ割り振り及びページング技術を用い
て管理する。S/370は、S/370がS/88メモリ空間にアクセ
スするのを防止するために限界チェックされる。S/88
は、S/88がI/OデータをS/370 I/Oバッファに移動しなく
てはならないので、S/370アドレス空間にアクセスしな
くてはならない。S/88オペレーティング・システムは、
全てのハードウェア及びI/O装置に対して支配権をも
つ。単一システム環境において対等プロセッサ対は、ど
ちらのオペレーティング・システムをもあまり書き直す
ことなく、めいめいのオペレーティング・システムを実
行する。
E8.序論−従来のシステム/88 本発明の実施例は、（VM、VSE、ICX370などのS/370オ
ペレーティング・システムのどれかの制御の下でS/370
命令を実行する）IBMシステム/370（S/370）が、単一シ
ステム・イメージのシステム/88機能と、ホットプラグ
可能性と、瞬間的エラー検出と、I/O負荷分散と、故障
分離及び動的再構成可能性をもつS/370処理装置のフォ
ールト・トレラント動作を可能ならしめるような方法
で、（S/88システム命令を、フォールト・トレラント環
境で、S/88オペレーティング・システムの制御の下でフ
ォールト・トレラント的に実行する）IBMシステム/88
（S/88）処理装置に緊密に結合されてなる好適な形式に
関して説明される。
ペレーティング・システムのどれかの制御の下でS/370
命令を実行する）IBMシステム/370（S/370）が、単一シ
ステム・イメージのシステム/88機能と、ホットプラグ
可能性と、瞬間的エラー検出と、I/O負荷分散と、故障
分離及び動的再構成可能性をもつS/370処理装置のフォ
ールト・トレラント動作を可能ならしめるような方法
で、（S/88システム命令を、フォールト・トレラント環
境で、S/88オペレーティング・システムの制御の下でフ
ォールト・トレラント的に実行する）IBMシステム/88
（S/88）処理装置に緊密に結合されてなる好適な形式に
関して説明される。
インターナショナル・ビジネス・マシーンズ・コーポ
レーションによって販売されているIBMシステム/88は、
1986年に発行された、IBM System Digest第２版、及び
他の入手可能なS/88刊行物に説明されている。モジュー
ル10（第6A図）を含むシステム/88のコンピュータ・シ
ステムは、高信頼性オンライン・システム処理を必要と
する顧客の要請を満たすように設計された高可用性シス
テムである。システム/88は、２重化されたハードウェ
ア・アーキテクチャを、フォールト・トレラント・シス
テムを提供するように、複雑なオペレーティング・シス
テム・ソフトウェアと結合する。システム/88はまた、
システム/88高速データ相互接続（HSDI）（第6B図）を
通じた多重システム/88モジュール10a、10b、10c、及び
システム/88ネットワークを通じた（第6C図）モジュー
ル10d乃至10gの接続によって垂直方向の拡張を与える。
レーションによって販売されているIBMシステム/88は、
1986年に発行された、IBM System Digest第２版、及び
他の入手可能なS/88刊行物に説明されている。モジュー
ル10（第6A図）を含むシステム/88のコンピュータ・シ
ステムは、高信頼性オンライン・システム処理を必要と
する顧客の要請を満たすように設計された高可用性シス
テムである。システム/88は、２重化されたハードウェ
ア・アーキテクチャを、フォールト・トレラント・シス
テムを提供するように、複雑なオペレーティング・シス
テム・ソフトウェアと結合する。システム/88はまた、
システム/88高速データ相互接続（HSDI）（第6B図）を
通じた多重システム/88モジュール10a、10b、10c、及び
システム/88ネットワークを通じた（第6C図）モジュー
ル10d乃至10gの接続によって垂直方向の拡張を与える。
システム/88は、要素の故障が発生した時それがどこ
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム/8
8ハードウェア設計の一部であるので、アプリケーショ
ン・プログラムの開発者によるプログラミングを必要と
しない。すなわち、フォールト・トレランスは、ソフト
ウェアのオーバーヘッドまたは性能の低下をもたらすこ
となく達成される。システム/88は、プロセッサ、直接
アクセス記憶装置（DASD）、ディスク、メモリ及びコン
トローラなどの主要な構成要素を複写（２重化）するこ
とによってフォールト・トレランスを達成する。もし２
重化された要素が故障すると、その２重化された相手が
自動的に処理を継続し、システムは末端ユーザーに対し
て可用的であり続ける。システム/88及びそのソフトウ
ェア製品は、拡張の容易性と、ユーザー間の資源の共有
と、複雑な必要条件に対する解決を与えつつ、末端ユー
ザーに対して単一システム・イメージを維持するのであ
る。
かを検出し、そのような故障によってもたらされるエラ
ー及び中断がシステムに導入されるのを防止するように
設計されている。フォールト・トレランスはシステム/8
8ハードウェア設計の一部であるので、アプリケーショ
ン・プログラムの開発者によるプログラミングを必要と
しない。すなわち、フォールト・トレランスは、ソフト
ウェアのオーバーヘッドまたは性能の低下をもたらすこ
となく達成される。システム/88は、プロセッサ、直接
アクセス記憶装置（DASD）、ディスク、メモリ及びコン
トローラなどの主要な構成要素を複写（２重化）するこ
とによってフォールト・トレランスを達成する。もし２
重化された要素が故障すると、その２重化された相手が
自動的に処理を継続し、システムは末端ユーザーに対し
て可用的であり続ける。システム/88及びそのソフトウ
ェア製品は、拡張の容易性と、ユーザー間の資源の共有
と、複雑な必要条件に対する解決を与えつつ、末端ユー
ザーに対して単一システム・イメージを維持するのであ
る。
単一システム・イメージは、ネットワークまたはLAN
によって相互接続され、めめいが自分のファイルとI/O
をもつ多くのプロセッサからなり、ユーザーに対して、
単一マシンにログオンしているかのごとき印象を与える
分散処理環境である。オペレーティング・システムは、
ユーザーをして、ディレクトリを変更するだけで、１つ
のマシンから別のマシンへ移行することを可能ならしめ
る。
によって相互接続され、めめいが自分のファイルとI/O
をもつ多くのプロセッサからなり、ユーザーに対して、
単一マシンにログオンしているかのごとき印象を与える
分散処理環境である。オペレーティング・システムは、
ユーザーをして、ディレクトリを変更するだけで、１つ
のマシンから別のマシンへ移行することを可能ならしめ
る。
適切な計画により、システム/88が走っている間に、
末端ユーザーに対する単一システム／イメージを保った
ままで、システム/88の処理容量を拡張することができ
る。システム/88HSDIを使用して複数の処理モジュール
をシステムに結合し、システム/88ネットワークを使用
して複数のシステムをネットワークに結合することによ
り、水平方向の拡張が達成される。
末端ユーザーに対する単一システム／イメージを保った
ままで、システム/88の処理容量を拡張することができ
る。システム/88HSDIを使用して複数の処理モジュール
をシステムに結合し、システム/88ネットワークを使用
して複数のシステムをネットワークに結合することによ
り、水平方向の拡張が達成される。
システム/88処理モジュールは、第6A図に示すよう
に、完全な、単独コンピュータである。システム/88シ
ステムは、単一モジュールであるか、または、第6B図に
示すようにIBM HSDIを用いた、ローカル・ネットワーク
である。遠隔伝送設備を使用したシステム/88ネットワ
ークは、ユーザーに対して単一システム・イメージを形
成するように複数のシステムを相互接続するために使用
される設備である。長距離ネットワークを形成するため
に、通信回線によって、２つまたはそれ以上のシステム
を相互接続することができる。この接続は、直接ケーブ
ル、リースされた電話回線、またはX.25ネットワークを
通じて行うことができる。システム/88ネットワーク
は、遠隔資源に対する参照を検出し、ユーザーには完全
に透過的に、モジュールとシステムの間でメッセージを
経路指示する。
に、完全な、単独コンピュータである。システム/88シ
ステムは、単一モジュールであるか、または、第6B図に
示すようにIBM HSDIを用いた、ローカル・ネットワーク
である。遠隔伝送設備を使用したシステム/88ネットワ
ークは、ユーザーに対して単一システム・イメージを形
成するように複数のシステムを相互接続するために使用
される設備である。長距離ネットワークを形成するため
に、通信回線によって、２つまたはそれ以上のシステム
を相互接続することができる。この接続は、直接ケーブ
ル、リースされた電話回線、またはX.25ネットワークを
通じて行うことができる。システム/88ネットワーク
は、遠隔資源に対する参照を検出し、ユーザーには完全
に透過的に、モジュールとシステムの間でメッセージを
経路指示する。
ホットプラグ可能性とは、システム動作を中断させる
ことなく多くのハードウェア交換を可能ならしめるもの
である。システム/88は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
ことなく多くのハードウェア交換を可能ならしめるもの
である。システム/88は、故障した要素をサービスから
外し、２重化した一方の側によってサービスを続け、全
くオペレータの介入なく、故障要素上で表示装置を点灯
させる。すると、処理が続いている間に、顧客またはサ
ービス要員が、故障した２重化ボードを除去し交換する
ことができる。このとき、顧客に対する恩恵として、タ
イムリーに修理できることと、保守コストが低いことが
ある。
システム/88は、フォールト・トレラント、連続動作
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例としては、システム/88
オペレーティング・システムのアップグレード、ハード
ウェア構成の変更（主記憶の追加）、またはある種のサ
ービス手続がある。
マシンではあるけれども、マシン動作を停止させる必要
がある時もある。そのような例としては、システム/88
オペレーティング・システムのアップグレード、ハード
ウェア構成の変更（主記憶の追加）、またはある種のサ
ービス手続がある。
２重化されたシステム/88の要素とシステム/88ソフト
ウェアは、データの完全性を維持することを支援する。
システム/88は、故障または故障時点の過渡エラーを検
出し、それをアプリケーション・プログラムまたはデー
タに伝搬しないようにする。データは汚染から保護さ
れ、システムの完全性が維持される。各要素は、自己の
エラー検出論理及び診断手段をもっている。このエラー
検出論理は、各マシン・サイクルの並列動作の結果を比
較する。
ウェアは、データの完全性を維持することを支援する。
システム/88は、故障または故障時点の過渡エラーを検
出し、それをアプリケーション・プログラムまたはデー
タに伝搬しないようにする。データは汚染から保護さ
れ、システムの完全性が維持される。各要素は、自己の
エラー検出論理及び診断手段をもっている。このエラー
検出論理は、各マシン・サイクルの並列動作の結果を比
較する。
もしシステムが要素誤動作を検出したなら、その要素
は自動的にサービスから除去される。そして、故障要素
が内部診断によってチェックされている間に、処理は、
２重化した他方の側で続けられる。この故障検出機能
は、処理が２重化した他方の側で続けられる間に、サー
ビスから除去された故障要素上で自動的に診断ルーチン
を走らせる。もしその診断によりある要素の交換の必要
あり、との決定がなされたなら、システム/88は、その
問題を報告するために、自動的にサポート・センターに
呼び出すことができる。すると、顧客は、迅速な修理
と、低い保守コストから恩恵を受ける訳である。
は自動的にサービスから除去される。そして、故障要素
が内部診断によってチェックされている間に、処理は、
２重化した他方の側で続けられる。この故障検出機能
は、処理が２重化した他方の側で続けられる間に、サー
ビスから除去された故障要素上で自動的に診断ルーチン
を走らせる。もしその診断によりある要素の交換の必要
あり、との決定がなされたなら、システム/88は、その
問題を報告するために、自動的にサポート・センターに
呼び出すことができる。すると、顧客は、迅速な修理
と、低い保守コストから恩恵を受ける訳である。
システム/88は一般的には、米国特許第4453215号、同
第4597084号、同第4654857号及び同第4816990号に基づ
く。米国特許第4453215号の一部が本願の第７図及び第
８図に図式的に示されている。
第4597084号、同第4654857号及び同第4816990号に基づ
く。米国特許第4453215号の一部が本願の第７図及び第
８図に図式的に示されている。
第７図及び第８図のコンピュータ・システムは、処理
装置12と、ランダム・アクセス記憶装置16と、周辺制御
装置20、24、32と、モジュールの複数の装置の間の全て
の情報を与える単一のバス構造をもつプロセッサ・モジ
ュールを有する。各プロセッサ・モジュール内のバス構
造は、２重化対バスＡ、Ｂをもち、各機能ユニット12、
16、20、24、32も同一の相手ユニットをもつ。非同期周
辺装置によって動作する制御装置以外の各ユニットは、
通常、その相手ユニットと、ステップをロックされて同
期的に動作する。例えば、プロセッサ・モジュールの２
つのメモリ・ユニット16、18は通常、ともに２つの対バ
スＡ、Ｂを駆動し、ともにバス構造30によって完全に同
期して駆動される。
装置12と、ランダム・アクセス記憶装置16と、周辺制御
装置20、24、32と、モジュールの複数の装置の間の全て
の情報を与える単一のバス構造をもつプロセッサ・モジ
ュールを有する。各プロセッサ・モジュール内のバス構
造は、２重化対バスＡ、Ｂをもち、各機能ユニット12、
16、20、24、32も同一の相手ユニットをもつ。非同期周
辺装置によって動作する制御装置以外の各ユニットは、
通常、その相手ユニットと、ステップをロックされて同
期的に動作する。例えば、プロセッサ・モジュールの２
つのメモリ・ユニット16、18は通常、ともに２つの対バ
スＡ、Ｂを駆動し、ともにバス構造30によって完全に同
期して駆動される。
コンピュータ・システムは、プロセッサ・モジュール
内の各機能レベルで故障検出を行う。この機能を達成す
るために、エラー検出器が各ユニット内のハードウェア
動作を監視し、ユニット間の情報転送をチェックする。
エラーの検出により、プロセッサ・モジュールが、エラ
ーを生じたバスまたはユニットが別のユニットに情報を
転送しないようにエラーを生じたバスまたはユニットを
分離し、そのモジュールは動作を継続する。その継続さ
れる動作は、故障のバスまたはユニットの相手側のバス
またはユニットを使用する。エラーの検出が情報の転送
に先行する場合、継続される動作は、その転送を、故障
がない場合にその転送が行なわれるのであろう時間と同
一の時間にその転送を行うことができる。エラー検出が
情報転送と同時である時には、継続される動作は、転送
を反復することができる。
内の各機能レベルで故障検出を行う。この機能を達成す
るために、エラー検出器が各ユニット内のハードウェア
動作を監視し、ユニット間の情報転送をチェックする。
エラーの検出により、プロセッサ・モジュールが、エラ
ーを生じたバスまたはユニットが別のユニットに情報を
転送しないようにエラーを生じたバスまたはユニットを
分離し、そのモジュールは動作を継続する。その継続さ
れる動作は、故障のバスまたはユニットの相手側のバス
またはユニットを使用する。エラーの検出が情報の転送
に先行する場合、継続される動作は、その転送を、故障
がない場合にその転送が行なわれるのであろう時間と同
一の時間にその転送を行うことができる。エラー検出が
情報転送と同時である時には、継続される動作は、転送
を反復することができる。
コンピュータ・システムは、上述の故障検出及び回復
動作を迅速に、すなわち１動作サイクル以内に行うこと
ができる。コンピュータ・システムは、有効性があやし
いデータ転送を、高々単一情報転送分もつだけであるの
で、全体のデータ有効性を保証するためには転送を反復
しさえすればよい。
動作を迅速に、すなわち１動作サイクル以内に行うこと
ができる。コンピュータ・システムは、有効性があやし
いデータ転送を、高々単一情報転送分もつだけであるの
で、全体のデータ有効性を保証するためには転送を反復
しさえすればよい。
プロセッサ・モジュールは、フォールト・トレラント
動作を与えるために、相当なハードウェア冗長性をもっ
ているけれども、２重化ユニットをもっていないモジュ
ールでも、やはり完全に動作する。
動作を与えるために、相当なハードウェア冗長性をもっ
ているけれども、２重化ユニットをもっていないモジュ
ールでも、やはり完全に動作する。
この機能的ユニット冗長性は、どれかのユニットで故
障が生じた時、モジュールが動作を継続するのを可能な
らしめる。一般的に、プロセッサ・モジュールは、故障
が検出されない限り、選択された同期性を以て、連続的
に動作する。そして、どれかのユニットで故障が検出さ
れると、そのユニットは、モジュールの他のユニットに
情報を転送することができないように、分離され、切り
放される。切り放されたユニットの相手は、通常、実質
的に中断なく動作を継続する。
障が生じた時、モジュールが動作を継続するのを可能な
らしめる。一般的に、プロセッサ・モジュールは、故障
が検出されない限り、選択された同期性を以て、連続的
に動作する。そして、どれかのユニットで故障が検出さ
れると、そのユニットは、モジュールの他のユニットに
情報を転送することができないように、分離され、切り
放される。切り放されたユニットの相手は、通常、実質
的に中断なく動作を継続する。
フォールト・トレラント動作を与えるための、モジュ
ール内の機能ユニットの双対２重化に加えて、プロセッ
サ・モジュール内の各ユニットは、一般的に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストすることにある。エラー検出
構造などの、モジュール内の別の構造は、一般的には２
重化されない。
ール内の機能ユニットの双対２重化に加えて、プロセッ
サ・モジュール内の各ユニットは、一般的に、データ転
送に関連するハードウェアの複製をもつ。この機能ユニ
ット内の複製の目的は、別のユニットとは独立に、その
ユニット内で障害をテストすることにある。エラー検出
構造などの、モジュール内の別の構造は、一般的には２
重化されない。
プロセッサ・モジュールの全てのユニットにサービス
を行う共通バス構造は、好適には、前述の２レベルの複
製と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを
形成する３組の導体をもつ。Ａ及びＢバスのおのおの
は、同一のセットのサイクル定義、アドレス、データ、
パリティ及び、ユニットの間のエラー情報の転送を警告
するために比較することのできる他の信号を流す。２重
化されていないＸバスの導体は、一般的には、タイミン
グ、エラー状態、及び電力などの、モジュール全体の信
号及び他の動作信号を流す。追加的なＣバスは、相手の
ユニットとの間のローカル通信のために設けられてい
る。
を行う共通バス構造は、好適には、前述の２レベルの複
製と、Ａバスと、Ａバスを複製するＢバスと、Ｘバスを
形成する３組の導体をもつ。Ａ及びＢバスのおのおの
は、同一のセットのサイクル定義、アドレス、データ、
パリティ及び、ユニットの間のエラー情報の転送を警告
するために比較することのできる他の信号を流す。２重
化されていないＸバスの導体は、一般的には、タイミン
グ、エラー状態、及び電力などの、モジュール全体の信
号及び他の動作信号を流す。追加的なＣバスは、相手の
ユニットとの間のローカル通信のために設けられてい
る。
プロセッサ・モジュールは、ユニットの２重化部分の
動作を比較し、バリティ及び他のエラー・チェック・コ
ードを使用することなどの、各機能ユニット内の技術の
結合と、供給電圧などの動作パラメータの監視によっ
て、故障を検出する。各中央処理装置は２つの冗長処理
部分をもち、もし比較結果が無効を示すなら、その処理
ユニットを、バス構造へ情報を転送しないように分離す
る。このことは、プロセッサ・モジュールの他の機能ユ
ニットを、問題の処理装置から生じ得る障害情報から分
離することになる。各処理装置は、複製されない仮想メ
モリ動作を実行するための段ももつ。この段では、処理
装置は寧ろ、障害を検出するためのパリティ技術を採用
する。
動作を比較し、バリティ及び他のエラー・チェック・コ
ードを使用することなどの、各機能ユニット内の技術の
結合と、供給電圧などの動作パラメータの監視によっ
て、故障を検出する。各中央処理装置は２つの冗長処理
部分をもち、もし比較結果が無効を示すなら、その処理
ユニットを、バス構造へ情報を転送しないように分離す
る。このことは、プロセッサ・モジュールの他の機能ユ
ニットを、問題の処理装置から生じ得る障害情報から分
離することになる。各処理装置は、複製されない仮想メ
モリ動作を実行するための段ももつ。この段では、処理
装置は寧ろ、障害を検出するためのパリティ技術を採用
する。
ランダム・アクセス・メモリ装置16は、２つの非冗長
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がバス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ区画によって配列され、そのおのおのは、メモリ
・ワードの異なるバイトの記憶毎に配列されている。こ
の装置は、エラー訂正コードによって、各メモリ区画、
及び２つの区画の複合体の両方で障害を検出する。ここ
でも、エラー検出器は、そのメモリ・ユニットを、潜在
的にエラーの可能性がある情報がバス構造、ひいては別
のユニットに転送されないように無効化する。
メモリ・ユニット16にはまた、２重化されたバス導
体、すなわちバスＡ及びバスＢをチェックする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするバリティ・チェッカをもっている。さらに、コン
パレータが、バスＡ上の全ての信号を、Ｂバス上の全て
のデータと比較する。このようにしてどちらかのバスが
故障していることを検出すると、メモリ・ユニットは、
Ｘバスによって、モジュールの他のユニットに、故障し
ていない側のバスにのみ従うように通知する。
体、すなわちバスＡ及びバスＢをチェックする、という
タスクが割当てられている。このため、ユニットは、ア
ドレス信号をテストし、バス構造上のデータ信号をテス
トするバリティ・チェッカをもっている。さらに、コン
パレータが、バスＡ上の全ての信号を、Ｂバス上の全て
のデータと比較する。このようにしてどちらかのバスが
故障していることを検出すると、メモリ・ユニットは、
Ｘバスによって、モジュールの他のユニットに、故障し
ていない側のバスにのみ従うように通知する。
プロセッサ・モジュールのための周辺制御ユニット
は、共通バス構造との接続のためのバス・インターフェ
ース区画と、「駆動」及び「チェック」と称される２重
化制御区画と、ユニットがサービスを行う周辺入出力装
置とを採用する。また、ディスク・メモリ52a、52bを動
作させるためのディスク制御ユニット20、22と、通信パ
ネル50を通じて、端末、プリンタ及びモデムをもつ通信
装置を動作するための通信制御ユニット24、26と、１つ
のプロセッサ・モジュールを、多重プロセッサ・システ
ム中の他のプロセッサと相互接続するためのHSDI制御ユ
ニット32、34が存在する。各例で、バス・インターフェ
ース区画が、ＡバスまたはＢバスの駆動及びチェック制
御区画に入力信号を供給し、バス構造のある入力信号の
論理エラーをテストし、駆動及びチェック・チャネルか
らの信号出力の同一性をチェックする。各周辺制御ユニ
ット中の駆動制御区画は、そのユニットにサービスする
I/O装置に適切な、制御、アドレス、状況及びデータ操
作機能を与える。そのユニットのデータ制御区画は、駆
動制御区画をチェックする、という目的のためには実質
的に同一である。各制御ユニットの周辺インターフェー
ス区画は、制御ユニットと、周辺装置の間を通過する信
号にエラーがないがどうかをテストするためのパリティ
及びコンパレータ装置の組み合わせをもつ。
は、共通バス構造との接続のためのバス・インターフェ
ース区画と、「駆動」及び「チェック」と称される２重
化制御区画と、ユニットがサービスを行う周辺入出力装
置とを採用する。また、ディスク・メモリ52a、52bを動
作させるためのディスク制御ユニット20、22と、通信パ
ネル50を通じて、端末、プリンタ及びモデムをもつ通信
装置を動作するための通信制御ユニット24、26と、１つ
のプロセッサ・モジュールを、多重プロセッサ・システ
ム中の他のプロセッサと相互接続するためのHSDI制御ユ
ニット32、34が存在する。各例で、バス・インターフェ
ース区画が、ＡバスまたはＢバスの駆動及びチェック制
御区画に入力信号を供給し、バス構造のある入力信号の
論理エラーをテストし、駆動及びチェック・チャネルか
らの信号出力の同一性をチェックする。各周辺制御ユニ
ット中の駆動制御区画は、そのユニットにサービスする
I/O装置に適切な、制御、アドレス、状況及びデータ操
作機能を与える。そのユニットのデータ制御区画は、駆
動制御区画をチェックする、という目的のためには実質
的に同一である。各制御ユニットの周辺インターフェー
ス区画は、制御ユニットと、周辺装置の間を通過する信
号にエラーがないがどうかをテストするためのパリティ
及びコンパレータ装置の組み合わせをもつ。
通信制御ユニット24などの、同期的I/O装置により動
作する周辺制御ユニットは、その相手ユニット24と、ス
テップをロックされた同期状態で動作する。しかし、対
のディスク制御ユニット20、22は、異なる非同期ディス
ク・メモリにより動作するので、その同期は限定的であ
る。対のディスク制御ユニット20、22は、同時に書きこ
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット32及びその相手もまた、典型的には、限定された程
度の同期で動作する。
作する周辺制御ユニットは、その相手ユニット24と、ス
テップをロックされた同期状態で動作する。しかし、対
のディスク制御ユニット20、22は、異なる非同期ディス
ク・メモリにより動作するので、その同期は限定的であ
る。対のディスク制御ユニット20、22は、同時に書きこ
み動作を行うが、ディスク・メモリが互いに非同期的に
動作する限りにおいて、厳密な同期にはない。制御ユニ
ット32及びその相手もまた、典型的には、限定された程
度の同期で動作する。
モジュールのための電源ユニットは、２つのバルク電
源を使用し、そのおのおのは、対のユニットの一方のユ
ニットにのみ動作電力を提供する。このように、１つの
バルク電源が、バス構造の１つの二重化部分と、２つの
対メモリ・ユニットの１つと、周辺制御ユニットの各対
の１つのユニットに給電する。バルク電源はまた、プロ
セッサ・モジュールの非２重化ユニットにも電力を与え
る。このモジュールの各ユニットは、１つのバルク電源
から動作電力を発生する電力供給段をもつ。この電力供
給段は、さらに、供給電圧を監視する。そして、障害的
な供給電圧を検出すると、その電力段は、そのユニット
からバス構造への全ての出力線をアース電位にクランプ
する信号を発生する。この動作は、任意のユニットにお
ける電力障害が、バス構造への障害的な情報の伝送をも
たらすのを防止する。
源を使用し、そのおのおのは、対のユニットの一方のユ
ニットにのみ動作電力を提供する。このように、１つの
バルク電源が、バス構造の１つの二重化部分と、２つの
対メモリ・ユニットの１つと、周辺制御ユニットの各対
の１つのユニットに給電する。バルク電源はまた、プロ
セッサ・モジュールの非２重化ユニットにも電力を与え
る。このモジュールの各ユニットは、１つのバルク電源
から動作電力を発生する電力供給段をもつ。この電力供
給段は、さらに、供給電圧を監視する。そして、障害的
な供給電圧を検出すると、その電力段は、そのユニット
からバス構造への全ての出力線をアース電位にクランプ
する信号を発生する。この動作は、任意のユニットにお
ける電力障害が、バス構造への障害的な情報の伝送をも
たらすのを防止する。
プロセッサ・モジュールのうちには、実際の情報転送
の前にエラー検出タイミング・フェーズを含む動作サイ
クルによって各情報転送を実行するものがある。この動
作を行うユニット、例えば、周辺装置のための制御ユニ
ットは、このようにして、障害が検出される際の情報転
送を禁止する。しかし、このモジュールは、中断または
遅延なく動作を継続することができ、非禁止相手ユニッ
トから情報転送を行う。
の前にエラー検出タイミング・フェーズを含む動作サイ
クルによって各情報転送を実行するものがある。この動
作を行うユニット、例えば、周辺装置のための制御ユニ
ットは、このようにして、障害が検出される際の情報転
送を禁止する。しかし、このモジュールは、中断または
遅延なく動作を継続することができ、非禁止相手ユニッ
トから情報転送を行う。
一般的には、動作時間がより重要である中央処理装置
とメモリ・ユニットとを少なくとも含む、プロセッサ・
モジュールの他のユニットは、各情報転送を、その転送
に関連するエラー検出と同時に実行する。そして、障害
が検出されると、そのユニットは直ちに、別の処理ユニ
ットに直ぐ前の情報演奏を無視するように報知する信号
を発生する。プロセッサ・モジュールは、その障害状態
を報告したユニットの相手からその情報転送を反復する
ことができる。この動作方法は、各情報転送が、エラー
訂正のための遅延を生じることなく実行される、という
点で、最大の動作速度をもらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、どのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのバス調停手段が設けられている。
とメモリ・ユニットとを少なくとも含む、プロセッサ・
モジュールの他のユニットは、各情報転送を、その転送
に関連するエラー検出と同時に実行する。そして、障害
が検出されると、そのユニットは直ちに、別の処理ユニ
ットに直ぐ前の情報演奏を無視するように報知する信号
を発生する。プロセッサ・モジュールは、その障害状態
を報告したユニットの相手からその情報転送を反復する
ことができる。この動作方法は、各情報転送が、エラー
訂正のための遅延を生じることなく実行される、という
点で、最大の動作速度をもらすものである。遅延は、障
害が検出される比較的わずかの例でのみ生じる。また、
複数のユニットがアクセスを要求している時に、どのユ
ニットがシステム・バスに対するアクセスを獲得するの
かを決定するためのバス調停手段が設けられている。
E9.HSDIネットワークを介して相互接続されたフォール
ト・トレラントS/370モジュール 第７図は、前述の従来技術モジュール10における、S/
370及びS/882重化プロセッサ対12、14の相互接続を示
す。これらは、モジュール10の２重化S/88ユニット12、
14に置き換えられた時、新規且つ独特のS/370モジュー
ル９を形成する。そのような独特のモジュール９が、モ
ジュール10のための、第6B及び6C図に示すのと同様の様
式でS/88 HSDIとネットワークによって相互接続されて
いる時、それらは、フォールト・トレランスと、単一シ
ステム・イメージと、ホットプラグ可能性と、同一モジ
ュール内の複数S/88処理装置間でのI/O負荷共有などのS
/88の機能をもつ（S/88複合体でなくて）S/370複合体を
形成する。
ト・トレラントS/370モジュール 第７図は、前述の従来技術モジュール10における、S/
370及びS/882重化プロセッサ対12、14の相互接続を示
す。これらは、モジュール10の２重化S/88ユニット12、
14に置き換えられた時、新規且つ独特のS/370モジュー
ル９を形成する。そのような独特のモジュール９が、モ
ジュール10のための、第6B及び6C図に示すのと同様の様
式でS/88 HSDIとネットワークによって相互接続されて
いる時、それらは、フォールト・トレランスと、単一シ
ステム・イメージと、ホットプラグ可能性と、同一モジ
ュール内の複数S/88処理装置間でのI/O負荷共有などのS
/88の機能をもつ（S/88複合体でなくて）S/370複合体を
形成する。
特に、独自モジュール９の相手ユニット21、23中のS/
370プロセッサは、個々のS/370オペレーティング・シス
テムの制御の下でS/370命令を実行し、相互接続されたS
/88プロセッサは、S/88アプリケーション・プログラム
と連結したS/88オペレーティング・システムの制御の下
で、個別のS/88記憶及びS/88周辺装置と連結したS370 I
/O動作の全てを実行する。
370プロセッサは、個々のS/370オペレーティング・シス
テムの制御の下でS/370命令を実行し、相互接続されたS
/88プロセッサは、S/88アプリケーション・プログラム
と連結したS/88オペレーティング・システムの制御の下
で、個別のS/88記憶及びS/88周辺装置と連結したS370 I
/O動作の全てを実行する。
さらに、この新規なモジュール９内には、モジュール
９内でのS/370複数プロセッサ環境を可能ならしめるた
めに、S/370−S/88プロセッサ対ユニット25及び27と、2
9及び31を収容することができる。さらに、対ユニット2
1、23と、25、27と、29、31内のS/370プロセッサは、各
組対毎に異なるS/370オペレーティング・システムの下
で動作することができる。
９内でのS/370複数プロセッサ環境を可能ならしめるた
めに、S/370−S/88プロセッサ対ユニット25及び27と、2
9及び31を収容することができる。さらに、対ユニット2
1、23と、25、27と、29、31内のS/370プロセッサは、各
組対毎に異なるS/370オペレーティング・システムの下
で動作することができる。
E10.2重化プロセッサ対ユニット21、23の一般的説明 第８図は、S/370及びS/88プロセッサをユニット21内
で相互接続するための好適な形式を示す図である。
で相互接続するための好適な形式を示す図である。
ユニット21の下部分は、各プロセッサ要素の対60、62
において単一のプロセッサ要素を除けば、前述の米国特
許第4453215号のプロセッサ12と実質的に同一の中央プ
ロセッサ12をもつ。米国特許第4453215号においては、
それぞれがユーザー・コードとオペレーティング・シス
テム・コードとを実行するために、参照番号60及び62の
ところに双対プロセッサが設けられている。
において単一のプロセッサ要素を除けば、前述の米国特
許第4453215号のプロセッサ12と実質的に同一の中央プ
ロセッサ12をもつ。米国特許第4453215号においては、
それぞれがユーザー・コードとオペレーティング・シス
テム・コードとを実行するために、参照番号60及び62の
ところに双対プロセッサが設けられている。
本発明では、その両方の機能が単一のマイクロプロセ
ッサ、好適にはモトローラMC68020マイクロプロセッサ
によって実行される。尚、MC68020マイクロプロセッサ
は、モトローラ社発行の、著作権1989、1988、MC68020
Users Mannual、第３版に説明されている。
ッサ、好適にはモトローラMC68020マイクロプロセッサ
によって実行される。尚、MC68020マイクロプロセッサ
は、モトローラ社発行の、著作権1989、1988、MC68020
Users Mannual、第３版に説明されている。
このように、各プロセッサ要素（PE）60及び62は、好
適にはモトローラ社MC68020マイクロプロセッサであ
る。マルチプレクサ（MPLX）61、63がプロセッサ要素6
0、62を、米国特許第4453215号に詳述されるような方法
で、アドレス／データ／制御Ａ及びＢバスとトランシー
バ12eによってバス構造30に接続する。また、要素60、6
2のためにローカル制御64、66と仮想記憶マップ12eが設
けられている。コンパレータ（比較）12fは、バス30と
プロセッサ要素60、62の間を行来する制御、データ及び
アドレス線上の信号を比較することによって、エラーを
もたらす障害をチェックする。その信号の不一致は、コ
ンパレータ12fから共通制御回路86へ至るエラー信号を
引き起こし、共通制御回路86は、バス構造30のＸバス上
にエラー信号を送出し、処理ユニット12を切り放すため
にトランシーバ12e中のドライバ（図示しない）を無効
化する。クランプ回路88、、90は、ユニット12の電力障
害に応答して、ユニット12からの全ての出力線をアース
にクランプする。これらの要素は、米国特許第4453215
号に詳述されている。
適にはモトローラ社MC68020マイクロプロセッサであ
る。マルチプレクサ（MPLX）61、63がプロセッサ要素6
0、62を、米国特許第4453215号に詳述されるような方法
で、アドレス／データ／制御Ａ及びＢバスとトランシー
バ12eによってバス構造30に接続する。また、要素60、6
2のためにローカル制御64、66と仮想記憶マップ12eが設
けられている。コンパレータ（比較）12fは、バス30と
プロセッサ要素60、62の間を行来する制御、データ及び
アドレス線上の信号を比較することによって、エラーを
もたらす障害をチェックする。その信号の不一致は、コ
ンパレータ12fから共通制御回路86へ至るエラー信号を
引き起こし、共通制御回路86は、バス構造30のＸバス上
にエラー信号を送出し、処理ユニット12を切り放すため
にトランシーバ12e中のドライバ（図示しない）を無効
化する。クランプ回路88、、90は、ユニット12の電力障
害に応答して、ユニット12からの全ての出力線をアース
にクランプする。これらの要素は、米国特許第4453215
号に詳述されている。
第８図の上方部分は、S/370プロセッサ要素85、87の
対をS/88バス構造、及びS/88プロセッサ要素60、62に接
続する好適な形式を示す図である。プロセッサ要素85、
87は、マルチプレクサ71、73及びトランシーバ13を介し
て、要素60、62がバス構造30に接続されているのと理論
的に同様の様式でバス構造30に接続されている。
対をS/88バス構造、及びS/88プロセッサ要素60、62に接
続する好適な形式を示す図である。プロセッサ要素85、
87は、マルチプレクサ71、73及びトランシーバ13を介し
て、要素60、62がバス構造30に接続されているのと理論
的に同様の様式でバス構造30に接続されている。
コンパレータ（比較回路）15（第32A及び32B図に詳
述）と、クランプ回路77及び79と、共通制御75が設けら
れ、制御回路86は、プロセッサ要素60、62のS/88割り込
み機構に結合されている。S/370プロセッサ85、87とそ
の関連ハードウェアは、エラー処理と回復を行うために
S/88を使用する。このため、共通制御回路75は、共通制
御回路86が、比較回路15によって検出されたエラーを処
理することを可能ならしめるために、線95を介して共通
制御回路86に結合される。この結合線95はまた、共通制
御75及び86が、どちらかのプロセッサ対にエラーが生じ
た場合に、その両方のプロセッサを切り放すことを可能
ならしめる。
述）と、クランプ回路77及び79と、共通制御75が設けら
れ、制御回路86は、プロセッサ要素60、62のS/88割り込
み機構に結合されている。S/370プロセッサ85、87とそ
の関連ハードウェアは、エラー処理と回復を行うために
S/88を使用する。このため、共通制御回路75は、共通制
御回路86が、比較回路15によって検出されたエラーを処
理することを可能ならしめるために、線95を介して共通
制御回路86に結合される。この結合線95はまた、共通制
御75及び86が、どちらかのプロセッサ対にエラーが生じ
た場合に、その両方のプロセッサを切り放すことを可能
ならしめる。
ユニット21中のS/370プロセッサ装置の好適な構成
は、中央処理（プロセッサ）要素85、87と、記憶管理ユ
ニット81、83と、プロセッサ間（例えばS/370とS/88）
インターフェース89、91をもつ。記憶管理ユニット81、
83は、マルチプレクサ71、73と、トランシーバ13と、バ
ス構造30を介して、プロセッサ要素85、87をS/88主記憶
16に結合する。
は、中央処理（プロセッサ）要素85、87と、記憶管理ユ
ニット81、83と、プロセッサ間（例えばS/370とS/88）
インターフェース89、91をもつ。記憶管理ユニット81、
83は、マルチプレクサ71、73と、トランシーバ13と、バ
ス構造30を介して、プロセッサ要素85、87をS/88主記憶
16に結合する。
インターフェース89、91は、S/370プロセッサ要素8
5、87をそれぞれ、S/88プロセッサ要素62、60のプロセ
ッサ・バスに結合する。
5、87をそれぞれ、S/88プロセッサ要素62、60のプロセ
ッサ・バスに結合する。
相手のプロセッサ・ユニット23は、プロセッサ・ユニ
ット21と同一である。上記説明に関連して、ユニット21
中の２つのプロセッサ要素60、62及び、ユニット23中の
対応する２つの要素（図示しない）は全て、同一のS/88
オペレーティング・システムの制御の下で、同一の命令
を同時に実行するために、通常ロックステップ的に動作
する。
ット21と同一である。上記説明に関連して、ユニット21
中の２つのプロセッサ要素60、62及び、ユニット23中の
対応する２つの要素（図示しない）は全て、同一のS/88
オペレーティング・システムの制御の下で、同一の命令
を同時に実行するために、通常ロックステップ的に動作
する。
同様に、ユニット21中の２つのプロセッサ要素85、87
及び、ユニット23中の対応する２つの要素（図示しな
い）も、同一のS/370オペレーティング・システムの制
御の下で、同一の命令を同時に実行するために、互いに
ロックステップ的に動作する。
及び、ユニット23中の対応する２つの要素（図示しな
い）も、同一のS/370オペレーティング・システムの制
御の下で、同一の命令を同時に実行するために、互いに
ロックステップ的に動作する。
ユニット21または23にエラーが生じた場合、そのユニ
ットは、別のユニットによるフォールト・トレラント動
作の継続を可能ならしめるために、サービスから除去さ
れる。
ットは、別のユニットによるフォールト・トレラント動
作の継続を可能ならしめるために、サービスから除去さ
れる。
さて、S/370処理ユニットのある特定の実現構成につ
いて以下説明するけれども、インターナショナル・ビジ
ネス・マシーンズ・コーポレーションから発行され入手
可能な、IBM System/370 principles of Operation（発
行番号GA22-7000-10、第11版、1987年９月）に記述され
ている必要条件と互換な別の実現構成を使用してもよい
ことが理解されよう。
いて以下説明するけれども、インターナショナル・ビジ
ネス・マシーンズ・コーポレーションから発行され入手
可能な、IBM System/370 principles of Operation（発
行番号GA22-7000-10、第11版、1987年９月）に記述され
ている必要条件と互換な別の実現構成を使用してもよい
ことが理解されよう。
第9A図及び第9B図は、第８図のプロセッサ・ユニット
21のS/370及びS/88構成要素の物理的パッケージングの
一形態を示す図である。対の処理要素85、87を含むS/37
0要素が１つのボード101上に取り付けられ、対の処理要
素60、62を含むS/88要素が別のボード102上に取り付け
られる。２つのボード101及び102は、サンドイッチ対10
3を形成するように互いに剛性的に接着され、モジュー
ル９の背面パネル（図示しない）の２つのスロットに挿
入するように適合され、慣用的な背面パネル結線技術に
よって、ボード101及び102上の要素が、第８図及び米国
特許第4453215号に示されているように、互いに且つバ
ス構造30に接続される。
21のS/370及びS/88構成要素の物理的パッケージングの
一形態を示す図である。対の処理要素85、87を含むS/37
0要素が１つのボード101上に取り付けられ、対の処理要
素60、62を含むS/88要素が別のボード102上に取り付け
られる。２つのボード101及び102は、サンドイッチ対10
3を形成するように互いに剛性的に接着され、モジュー
ル９の背面パネル（図示しない）の２つのスロットに挿
入するように適合され、慣用的な背面パネル結線技術に
よって、ボード101及び102上の要素が、第８図及び米国
特許第4453215号に示されているように、互いに且つバ
ス構造30に接続される。
S/370プロセッサの、S/88プロセッサに対する直接結
合を説明する前に、S/370プロセッサをして、（１）S/8
8主記憶の一部を使用し、（２）S/88仮想記憶空間のあ
るものを利用するS/88とコマンド及びデータを交換する
ことを可能ならしめる機構について簡単に説明しておく
ことは、本発明の理解を助けるであろう。これらの機構
については後でも詳細に説明する。
合を説明する前に、S/370プロセッサをして、（１）S/8
8主記憶の一部を使用し、（２）S/88仮想記憶空間のあ
るものを利用するS/88とコマンド及びデータを交換する
ことを可能ならしめる機構について簡単に説明しておく
ことは、本発明の理解を助けるであろう。これらの機構
については後でも詳細に説明する。
第10図は、１つのモジュール９の記憶管理ユニット10
5による、実記憶16に対するS/88仮想記憶のマッピング
の好適な形式を示す図である。仮想記憶空間106は、S/8
8オペレーティング・システム空間107と、ユーザー・ア
プリケーション空間108とに分割される。そのスペース
内で、領域109（アドレス007E0000から007EFFFF）は、
各S/370プロセッサ要素を、ユニット21などのプロセッ
サ・ユニット中のS/88プロセッサ要素に結合するために
使用されるハードウェア及びコードのために予約されて
いる。アドレス空間109は、通常のシステム動作の間S/8
8オペレーティング・システムに対して透過的になされ
ている。この空間109の用途については後で詳細に説明
する。
5による、実記憶16に対するS/88仮想記憶のマッピング
の好適な形式を示す図である。仮想記憶空間106は、S/8
8オペレーティング・システム空間107と、ユーザー・ア
プリケーション空間108とに分割される。そのスペース
内で、領域109（アドレス007E0000から007EFFFF）は、
各S/370プロセッサ要素を、ユニット21などのプロセッ
サ・ユニット中のS/88プロセッサ要素に結合するために
使用されるハードウェア及びコードのために予約されて
いる。アドレス空間109は、通常のシステム動作の間S/8
8オペレーティング・システムに対して透過的になされ
ている。この空間109の用途については後で詳細に説明
する。
システム初期化の間に、記憶管理ユニット105は、S/8
8主記憶装置16内に、ユニット21及び23などの組（partn
ered）ユニット中の４つのS/370プロセッサ要素からな
る各セット毎に、S/370主記憶領域を割当てる。こうし
て、組みユニット21、23と、25、27と、29、31のそれぞ
れに、３つのS/370主記憶領域162、163及び164が設けら
れる。組みのユニット内のS/88プロセッサ要素は、米国
特許第4453215号に示すような様式で、記憶装置16の残
りの部分にアクセスする。
8主記憶装置16内に、ユニット21及び23などの組（partn
ered）ユニット中の４つのS/370プロセッサ要素からな
る各セット毎に、S/370主記憶領域を割当てる。こうし
て、組みユニット21、23と、25、27と、29、31のそれぞ
れに、３つのS/370主記憶領域162、163及び164が設けら
れる。組みのユニット内のS/88プロセッサ要素は、米国
特許第4453215号に示すような様式で、記憶装置16の残
りの部分にアクセスする。
S/370記憶領域16乃至164は、後述するように、S/88オ
ペレーティング・システムが、これらの領域が「盗られ
て」おり、S/88空間に戻されないなら記憶管理ユニット
によって再割当て可能でない、ということを知ることが
ないような様式で、割当てられる。Ｓ・370システムは
仮想システムであるので、それはアドレス変換を介して
主記憶領域にアクセスする。組の主記憶装置18も、同一
のS/370主記憶領域（図示しない）を必要とする。各S/3
70プロセッサ要素は、その個別のS/370主記憶領域にの
みアクセスすることができ、それがS/88主記憶領域にア
クセスしようとする試みがあるならエラー信号を発生す
る。S/88プロセッサはしかし、S/88プロセッサ要素がそ
れのS/370プロセッサ要素のためのI/Oコントローラとし
て動作するときに、S/370 I/O動作の間に、S/370プロセ
ッサ要素のS/370主記憶領域にアクセス（またはアクセ
スを導く）ことができる。
ペレーティング・システムが、これらの領域が「盗られ
て」おり、S/88空間に戻されないなら記憶管理ユニット
によって再割当て可能でない、ということを知ることが
ないような様式で、割当てられる。Ｓ・370システムは
仮想システムであるので、それはアドレス変換を介して
主記憶領域にアクセスする。組の主記憶装置18も、同一
のS/370主記憶領域（図示しない）を必要とする。各S/3
70プロセッサ要素は、その個別のS/370主記憶領域にの
みアクセスすることができ、それがS/88主記憶領域にア
クセスしようとする試みがあるならエラー信号を発生す
る。S/88プロセッサはしかし、S/88プロセッサ要素がそ
れのS/370プロセッサ要素のためのI/Oコントローラとし
て動作するときに、S/370 I/O動作の間に、S/370プロセ
ッサ要素のS/370主記憶領域にアクセス（またはアクセ
スを導く）ことができる。
E11.S/370及びS/88プロセッサ要素の結合 第８図は、ユニット21、23のおのおので２つずつの組
みとなった、プロセッサ要素85などの４つのS/370プロ
セッサ要素と、ユニット21、23のおのおので２つずつの
組みとなった、プロセッサ要素68などの４つのプロセッ
サ要素S/88が与えられ、それらが、全てのS/370プロセ
ッサ要素が同時に同一のS/370命令を実行し、全てのS/8
8プロセッサ要素が同時に同一のS/88命令を実行するよ
うに結合される様子を図式的に示している。このよう
に、４つのS/370プロセッサは全て、プログラム実行に
関する限り、１つのS/370プロセッサ・ユニットとして
動作する。同様に、４つのS/88プロセッサ要素は全て、
１つのS/88プロセッサ・ユニットとして働く。
みとなった、プロセッサ要素85などの４つのS/370プロ
セッサ要素と、ユニット21、23のおのおので２つずつの
組みとなった、プロセッサ要素68などの４つのプロセッ
サ要素S/88が与えられ、それらが、全てのS/370プロセ
ッサ要素が同時に同一のS/370命令を実行し、全てのS/8
8プロセッサ要素が同時に同一のS/88命令を実行するよ
うに結合される様子を図式的に示している。このよう
に、４つのS/370プロセッサは全て、プログラム実行に
関する限り、１つのS/370プロセッサ・ユニットとして
動作する。同様に、４つのS/88プロセッサ要素は全て、
１つのS/88プロセッサ・ユニットとして働く。
それゆえ、説明を容易にするために、要素の多重複製
について説明が必要である場合も除き、以下の説明は、
主として１つのS/370プロセッサ要素85及び１つのS/88
プロセッサ要素62と、それに関連するハードウェア及び
プログラム・コードに言及するものとする。
について説明が必要である場合も除き、以下の説明は、
主として１つのS/370プロセッサ要素85及び１つのS/88
プロセッサ要素62と、それに関連するハードウェア及び
プログラム・コードに言及するものとする。
同様に、例えばマルチプレクサ61、63、71、73及びト
ランシーバ12e、11による、バス構造30に対するプロセ
ッサ要素の結合も、説明の便宜上、実質的に記載から省
くこととする。この結合に関しては、第32図を参照され
たい。
ランシーバ12e、11による、バス構造30に対するプロセ
ッサ要素の結合も、説明の便宜上、実質的に記載から省
くこととする。この結合に関しては、第32図を参照され
たい。
それゆえ、第11図は、プロセッサ・バス170と、S/370
記憶管理ユニット81を含む第１の経路によって、システ
ム・バス30及びS/88記憶16にプロセッサ要素85が結合さ
れた様子を示している。プロセッサ要素85は、プロセッ
サ要素間インターフェース89を含む第２の経路によっ
て、プロセッサ要素62のプロセッサ・バス161に結合さ
れているものとして示されている。プロセッサ要素85
は、記憶16中の、割当てられがS/370主記憶領域162から
データ及び命令をフェッチ（及び記憶）するためのS/37
0プログラム実行の間に第１の経路を使用する。また、
プロセッサ要素62は、インターフェース89を含む第２の
経路上で、プロセッサ要素85のためのS/370 I/O動作を
実行する。
記憶管理ユニット81を含む第１の経路によって、システ
ム・バス30及びS/88記憶16にプロセッサ要素85が結合さ
れた様子を示している。プロセッサ要素85は、プロセッ
サ要素間インターフェース89を含む第２の経路によっ
て、プロセッサ要素62のプロセッサ・バス161に結合さ
れているものとして示されている。プロセッサ要素85
は、記憶16中の、割当てられがS/370主記憶領域162から
データ及び命令をフェッチ（及び記憶）するためのS/37
0プログラム実行の間に第１の経路を使用する。また、
プロセッサ要素62は、インターフェース89を含む第２の
経路上で、プロセッサ要素85のためのS/370 I/O動作を
実行する。
好適な実施例においては、S/370チップ・セット150
（第11図）は、プロセッサ要素85と、クロック152と、
ディレクトリ・ルックアサイド・テーブル（DLAT）341
をもつキャッシュ・コントローラ153と、バス・アダプ
タ154と、オプションの浮動小数点コプロセッサ151と、
S/370アーキテクチャをサポートするマイクロコードの
セットを記憶するための制御記憶171のための個別の機
能チップを含む。このS/370チップは、インターナショ
ナル・ビジネス・マシーンズ・コーポレーションによっ
て販売されている、（VSE/SP、VM/SP、IX/370などの）
既存のS/370オペレーティング・システムのどれかによ
って動作されるように適合することができる。
（第11図）は、プロセッサ要素85と、クロック152と、
ディレクトリ・ルックアサイド・テーブル（DLAT）341
をもつキャッシュ・コントローラ153と、バス・アダプ
タ154と、オプションの浮動小数点コプロセッサ151と、
S/370アーキテクチャをサポートするマイクロコードの
セットを記憶するための制御記憶171のための個別の機
能チップを含む。このS/370チップは、インターナショ
ナル・ビジネス・マシーンズ・コーポレーションによっ
て販売されている、（VSE/SP、VM/SP、IX/370などの）
既存のS/370オペレーティング・システムのどれかによ
って動作されるように適合することができる。
キャッシュ・コントローラ153は、記憶制御インター
フェース（STCI）155とともに、S/370記憶管理ユニット
81を形成する。バス・アダプタ154及びバス制御ユニッ
ト（BCU）156は、プロセッサ要素インターフェース89の
ためのプロセッサ要素を含む。
フェース（STCI）155とともに、S/370記憶管理ユニット
81を形成する。バス・アダプタ154及びバス制御ユニッ
ト（BCU）156は、プロセッサ要素インターフェース89の
ためのプロセッサ要素を含む。
好適な実施例においては、プロセッサ要素85などのS/
370CPUは、32ビット・データ・フローと、32ビット算術
／論理ユニット（ALU）と、３つのポート・データ・ロ
ーカル記憶中の32ビット・レジスタと、８バイトS/370
命令バッファをもつ32ビット・マイクロプロセッサであ
る。S/370命令は、ハードウェア中で実行されるかまた
は、マイクロ命令によって解釈される。チップ153は、S
/370プログラム命令及びデータと、関連記憶制御機能の
ためのキャッシュ記憶を与える。チップ153は、プロセ
ッサ要素85がそのプログラム命令を実行するときに、プ
ロセッサ要素85から発行される全ての記憶要求を処理す
る。チップ153はまた、I/Oデータの転送時に、バス・ア
ダプタ154からの要求をも処理する。
370CPUは、32ビット・データ・フローと、32ビット算術
／論理ユニット（ALU）と、３つのポート・データ・ロ
ーカル記憶中の32ビット・レジスタと、８バイトS/370
命令バッファをもつ32ビット・マイクロプロセッサであ
る。S/370命令は、ハードウェア中で実行されるかまた
は、マイクロ命令によって解釈される。チップ153は、S
/370プログラム命令及びデータと、関連記憶制御機能の
ためのキャッシュ記憶を与える。チップ153は、プロセ
ッサ要素85がそのプログラム命令を実行するときに、プ
ロセッサ要素85から発行される全ての記憶要求を処理す
る。チップ153はまた、I/Oデータの転送時に、バス・ア
ダプタ154からの要求をも処理する。
バス・アダプタ154およびBCU156は、入出力動作の間
に、内部S/370プロセッサ・バス170をS/88プロセッサ・
バス161に直接に（あるいは緊密に）相互接続するため
の論理及び制御を与える。BCU156は、プロセッサ要素85
及び62のプロセッサ・バスを互いに直接結合するための
主要な機構である。後述するように、プロセッサ要素85
及び62の間でデータ及びコマンドを転送するために、プ
ロセッサ要素62がその関連システム・ハードウェアから
「切り放された」とき、S/88プロセッサ要素（PE）62と
対話するのがこのハードウェア機構である。
に、内部S/370プロセッサ・バス170をS/88プロセッサ・
バス161に直接に（あるいは緊密に）相互接続するため
の論理及び制御を与える。BCU156は、プロセッサ要素85
及び62のプロセッサ・バスを互いに直接結合するための
主要な機構である。後述するように、プロセッサ要素85
及び62の間でデータ及びコマンドを転送するために、プ
ロセッサ要素62がその関連システム・ハードウェアから
「切り放された」とき、S/88プロセッサ要素（PE）62と
対話するのがこのハードウェア機構である。
クロック・チップ152（第12図）は、クロック信号発
生のための集中化論理を使用し、別のチップ85、151、1
53及び154のおのおのに適切なクロック信号を供給す
る。クロック152は一方、S/370プロセッサ要素85とS/88
プロセッサ要素62の両方を同期させるために、システム
/88バス30からのクロック信号によって制御される。
生のための集中化論理を使用し、別のチップ85、151、1
53及び154のおのおのに適切なクロック信号を供給す
る。クロック152は一方、S/370プロセッサ要素85とS/88
プロセッサ要素62の両方を同期させるために、システム
/88バス30からのクロック信号によって制御される。
プロセッサ結合／切り放しハードウェア以外に、２つ
の異なるS/370及びS/88ハードウェア・アーキテクチャ
を組合せる統合部分は、非フォールト・トレラント・ハ
ードウェアを、フォールト・トレラント・バス構造30に
前以て同期的に接続する手段である。好適な実施例で
は、このインターフェースは、S/370キャッシュ・コン
トローラ153及びS/88システム・バス30と通信しなくて
はならないSTCI論理155によって処理される。さらに、
非フォールト・トレラント・ハードウェアは、互いに相
手ユニットをもってロックステップで走る能力をもつ
「チェック」及び「駆動」論理を形成するように、第８
図に示すようにボード上で複製されなくてはならない。
このように、ボード101及び102上のシステム要素からな
る「単一の」CPUは、その２重化された相手ユニットと
ロックステップで走らなくてならない。最適な性能及び
機能性を維持しつつ上述の必要条件を実現するためのタ
スクは、異なるクロック源の同期化を要する。
の異なるS/370及びS/88ハードウェア・アーキテクチャ
を組合せる統合部分は、非フォールト・トレラント・ハ
ードウェアを、フォールト・トレラント・バス構造30に
前以て同期的に接続する手段である。好適な実施例で
は、このインターフェースは、S/370キャッシュ・コン
トローラ153及びS/88システム・バス30と通信しなくて
はならないSTCI論理155によって処理される。さらに、
非フォールト・トレラント・ハードウェアは、互いに相
手ユニットをもってロックステップで走る能力をもつ
「チェック」及び「駆動」論理を形成するように、第８
図に示すようにボード上で複製されなくてはならない。
このように、ボード101及び102上のシステム要素からな
る「単一の」CPUは、その２重化された相手ユニットと
ロックステップで走らなくてならない。最適な性能及び
機能性を維持しつつ上述の必要条件を実現するためのタ
スクは、異なるクロック源の同期化を要する。
好適な実施例では、S/88システム・クロック38（第７
図）が、共通バス構造30に接続された全ての装置によっ
て受け取られ、２つのS/88クロック・サイクルがバス30
のサイクル毎に決定される。このシステム・クロック38
は、そのバス上の同期的通信を保証し、個々のプロセッ
サまたはコントローラによって、そのシステム・クロッ
クに基づき内部クロック周波数源を作成するために使用
される。S/370ハードウェアは、S/370クロック・チップ
152への発振器入力を利用し、S/370クロック・チップ15
2は、それぞれ別のS/370チップ85、151、153、154、155
に対する固有のクロックの組を発生する。このクロック
・チップ152は、動作温度、製造偏差などのさまざまな
パラメータに基づく本来的な遅延を有する。この遅延偏
差は、冗長チェック及び駆動論理の間のロックステップ
同期を維持することと、STCI155及びバス構造30の間の
完全パイプラインを維持することの両方において許容で
きない。
図）が、共通バス構造30に接続された全ての装置によっ
て受け取られ、２つのS/88クロック・サイクルがバス30
のサイクル毎に決定される。このシステム・クロック38
は、そのバス上の同期的通信を保証し、個々のプロセッ
サまたはコントローラによって、そのシステム・クロッ
クに基づき内部クロック周波数源を作成するために使用
される。S/370ハードウェアは、S/370クロック・チップ
152への発振器入力を利用し、S/370クロック・チップ15
2は、それぞれ別のS/370チップ85、151、153、154、155
に対する固有のクロックの組を発生する。このクロック
・チップ152は、動作温度、製造偏差などのさまざまな
パラメータに基づく本来的な遅延を有する。この遅延偏
差は、冗長チェック及び駆動論理の間のロックステップ
同期を維持することと、STCI155及びバス構造30の間の
完全パイプラインを維持することの両方において許容で
きない。
第12C及び第19C図に示すように、好適な実施例は、ボ
ード101をして、S/370プロセッサ・サイクルを、S/88バ
ス30サイクルと同期させつつ、リセット後（すなわち、
電源投入など）ロックステップで走らせることを可能な
らしめるように、冗長クロック同期論理158（及び、そ
の相手のS/370プロセッサ・ユニットのための冗長クロ
ック同期論理（図示しない））を利用する。S/88クロッ
ク38からのクロック信号は、バス構造30を介して、S/88
とS/370の同期のためと、システム・バス30を介しての
主記憶へのアクセスのために、同期論理158とSTCI論理1
55に供給される。
ード101をして、S/370プロセッサ・サイクルを、S/88バ
ス30サイクルと同期させつつ、リセット後（すなわち、
電源投入など）ロックステップで走らせることを可能な
らしめるように、冗長クロック同期論理158（及び、そ
の相手のS/370プロセッサ・ユニットのための冗長クロ
ック同期論理（図示しない））を利用する。S/88クロッ
ク38からのクロック信号は、バス構造30を介して、S/88
とS/370の同期のためと、システム・バス30を介しての
主記憶へのアクセスのために、同期論理158とSTCI論理1
55に供給される。
この同期化は、先ず、S/370クロック・チップ152への
所望のS/370の発振器入力周波数を達成するために、S/8
8クロックを乗算することによって達成される。この場
合、それはS/88及びS/370クロック・サイクルの２倍で
ある。第２に、S/370サイクルの開始を表す線159上のフ
ィードバック・パルスが、その自体はS/88半サイクル周
期に等しい、S/370発振器入力クロック周期の前端及び
後端を表すS/88クロックによってサンプルされる。次
に、線159上のアンプルされたS/370クロック・フィード
バック・パルスがサンプルされる窓から外れ、またはS/
88クロックの開始に重なるリセットの場合、S/370発振
器入力が１つのS/370サイクルについて否定される。こ
のことは、この実施例では、次のS/370クロック・フィ
ードバック・パルス（線159上）のサンプンリングが、
その所望の窓内に収まることを保証するように、現在の
S/370クロックを拡張する働きを行う。第32図に詳細に
示す（例えば参照番号402a乃至402g）全ての比較論理15
（第８図）は、チェック及び駆動ハードウェアの同期を
可能ならしめるために、この期間は無視される。
所望のS/370の発振器入力周波数を達成するために、S/8
8クロックを乗算することによって達成される。この場
合、それはS/88及びS/370クロック・サイクルの２倍で
ある。第２に、S/370サイクルの開始を表す線159上のフ
ィードバック・パルスが、その自体はS/88半サイクル周
期に等しい、S/370発振器入力クロック周期の前端及び
後端を表すS/88クロックによってサンプルされる。次
に、線159上のアンプルされたS/370クロック・フィード
バック・パルスがサンプルされる窓から外れ、またはS/
88クロックの開始に重なるリセットの場合、S/370発振
器入力が１つのS/370サイクルについて否定される。こ
のことは、この実施例では、次のS/370クロック・フィ
ードバック・パルス（線159上）のサンプンリングが、
その所望の窓内に収まることを保証するように、現在の
S/370クロックを拡張する働きを行う。第32図に詳細に
示す（例えば参照番号402a乃至402g）全ての比較論理15
（第８図）は、チェック及び駆動ハードウェアの同期を
可能ならしめるために、この期間は無視される。
それゆえ、S/370プロセッサ・サイクルは、S/88クロ
ック周期の開始のS/88半サイクル周期内に開始すること
が保証される。バス構造30及びS/370キャッシュ・コン
トローラ153の間の全ての転送タイミングは、最悪でも
この半サイクルの遅延しか呈さない。さらに、比較論理
15は、S/88クロックでサンプルされる線によってのみ供
給され、以て「破断」論理403の、随伴S/88プロセッサ
・ボード102との同期を保証する。よって、チェック及
び駆動S/370ハードウェアは実際はその個々のクロック
発生論理における遅延偏差によってわずかに同期から外
れるかもしれないが、そのクロックの前後端はバス構造
30に共通な現在のS/88クロック38に相対的にロックステ
ップ的に走ることになり、遅延がS/88クロック・サイク
ルの開始後半サイクル以上になることは決してない。同
期論理158は、半サイクル周期を超えるドリフトがない
ことを保証するために、線159上のS/370クロック・フィ
ードバックを連続的にモニタする。この実施例において
は、任意のシステム・リセットの間に両端を同期させる
には最大１バス30サイクルが必要である。しかし、１つ
のクロック端をしてそのS/370クロックを「延長」させ
る、リセットからの全体の遅延における何らかのドリフ
トは、ボード「破断」状態、すなわち、障害をもたらす
ことになる。
ック周期の開始のS/88半サイクル周期内に開始すること
が保証される。バス構造30及びS/370キャッシュ・コン
トローラ153の間の全ての転送タイミングは、最悪でも
この半サイクルの遅延しか呈さない。さらに、比較論理
15は、S/88クロックでサンプルされる線によってのみ供
給され、以て「破断」論理403の、随伴S/88プロセッサ
・ボード102との同期を保証する。よって、チェック及
び駆動S/370ハードウェアは実際はその個々のクロック
発生論理における遅延偏差によってわずかに同期から外
れるかもしれないが、そのクロックの前後端はバス構造
30に共通な現在のS/88クロック38に相対的にロックステ
ップ的に走ることになり、遅延がS/88クロック・サイク
ルの開始後半サイクル以上になることは決してない。同
期論理158は、半サイクル周期を超えるドリフトがない
ことを保証するために、線159上のS/370クロック・フィ
ードバックを連続的にモニタする。この実施例において
は、任意のシステム・リセットの間に両端を同期させる
には最大１バス30サイクルが必要である。しかし、１つ
のクロック端をしてそのS/370クロックを「延長」させ
る、リセットからの全体の遅延における何らかのドリフ
トは、ボード「破断」状態、すなわち、障害をもたらす
ことになる。
第12図は、第11図の構成をより詳細に示すものであ
る。ここでは、S/370制御記憶171がプロセッサ要素85に
接続されているものとして示されている。この好適な実
施例における制御記憶171は、プロセッサ要素85内のプ
ログラム命令の実行及びI/O動作を制御するマイクロ命
令を記憶するための16KBのランダム・アクセス・メモリ
からなる。制御記憶171は、主記憶装置16内のS/370専用
記憶162の一部である内部オブジェクト領域（IOA）187
（第28図）からの要求に応じてロードされた過渡的マイ
クロコードを保持するためのバッファとして使用される
64Bブロック186をも含む。この図では、プロセッサ要素
62のバス構造161が仮想アドレス・バス161A及びデータ
・バス161Dに分割されているものとして示されている。
プロセッサ要素62は、浮動小数点プロセッサ172と、キ
ャッシュ173と、ここではETIOとして参照されている結
合マイクロコードを記憶するために使用されるマイクロ
コード記憶装置174とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ173中に記憶さ
れるマイクロコード及びアプリケーション・プログラム
は、プロセッサ要素85のためのI/O動作を実行するべく
プロセッサ要素62及びBCU論理156を制御するために使用
される。
る。ここでは、S/370制御記憶171がプロセッサ要素85に
接続されているものとして示されている。この好適な実
施例における制御記憶171は、プロセッサ要素85内のプ
ログラム命令の実行及びI/O動作を制御するマイクロ命
令を記憶するための16KBのランダム・アクセス・メモリ
からなる。制御記憶171は、主記憶装置16内のS/370専用
記憶162の一部である内部オブジェクト領域（IOA）187
（第28図）からの要求に応じてロードされた過渡的マイ
クロコードを保持するためのバッファとして使用される
64Bブロック186をも含む。この図では、プロセッサ要素
62のバス構造161が仮想アドレス・バス161A及びデータ
・バス161Dに分割されているものとして示されている。
プロセッサ要素62は、浮動小数点プロセッサ172と、キ
ャッシュ173と、ここではETIOとして参照されている結
合マイクロコードを記憶するために使用されるマイクロ
コード記憶装置174とを含むハードウェアを接続されて
なる。後で説明するように、キャッシュ173中に記憶さ
れるマイクロコード及びアプリケーション・プログラム
は、プロセッサ要素85のためのI/O動作を実行するべく
プロセッサ要素62及びBCU論理156を制御するために使用
される。
プロセッサ要素62はまた、アドレス変換機構175を有
する。書込パイプ176は、システム/88動作の高速化のた
めに次のサイクルの間にシステム・バス30に対するデー
タの適用のために、１書込サイクルの間に一時的にデー
タを記憶する。米国特許第4453215号に記述されている
タイプのシステム/88バス論理177は、米国特許第445321
5号に概略的に説明されているような様式で変換機構175
と書込パイプ176をシステム・バス30に結合する。ま
た、同様のシステム/88バス論理ユニット178が、記憶制
御インターフェース155をシステム・バス30に結合す
る。
する。書込パイプ176は、システム/88動作の高速化のた
めに次のサイクルの間にシステム・バス30に対するデー
タの適用のために、１書込サイクルの間に一時的にデー
タを記憶する。米国特許第4453215号に記述されている
タイプのシステム/88バス論理177は、米国特許第445321
5号に概略的に説明されているような様式で変換機構175
と書込パイプ176をシステム・バス30に結合する。ま
た、同様のシステム/88バス論理ユニット178が、記憶制
御インターフェース155をシステム・バス30に結合す
る。
バッファ180と、プログラム可能読取専用メモリ181
と、記憶182及びレジスタ・セット183が、システム/88
及びシステム/370の初期化の間に使用するために、プロ
セッサ要素62に結合されている。PROM181は、電源投入
シーケンスからシステムをブートするために必要なテス
ト・コードとIDCODEをもつ。PROM181は、S/88のための
同期化コードをもつ。レジスタ183は、システム状況及
び制御レジスタをもつ。
と、記憶182及びレジスタ・セット183が、システム/88
及びシステム/370の初期化の間に使用するために、プロ
セッサ要素62に結合されている。PROM181は、電源投入
シーケンスからシステムをブートするために必要なテス
ト・コードとIDCODEをもつ。PROM181は、S/88のための
同期化コードをもつ。レジスタ183は、システム状況及
び制御レジスタをもつ。
S/370チップのうちの２つは同一の物理ボード上に取
り付けられ、同期され、ボード自体のチェックを行うた
めに、ロックステップでプログラムを実行する。STCバ
ス157及びチャネル0,1バスは、S/370プロセッサが別の
フィールド交換可能ユニットにエラーを伝搬することが
ないように、潜在的な障害をモニタされる。
り付けられ、同期され、ボード自体のチェックを行うた
めに、ロックステップでプログラムを実行する。STCバ
ス157及びチャネル0,1バスは、S/370プロセッサが別の
フィールド交換可能ユニットにエラーを伝搬することが
ないように、潜在的な障害をモニタされる。
インターフェース89のBCU156及びアダプタ154は、ど
のオペレーティング・システムもシステムを完全に制御
しないように、各プロセッサ（プロセッサ要素62及び8
5）が他方のプロセッサに対して適当な制御をもつこと
を可能ならしめる。各プロセッサの機能は、インターフ
ェース89及び、各プロセッサで走るマイクロコードによ
って制御される。
のオペレーティング・システムもシステムを完全に制御
しないように、各プロセッサ（プロセッサ要素62及び8
5）が他方のプロセッサに対して適当な制御をもつこと
を可能ならしめる。各プロセッサの機能は、インターフ
ェース89及び、各プロセッサで走るマイクロコードによ
って制御される。
E12.プロセッサ間インターフェース89 E12A.I/Oアダプタ154 アダプタ154（第13図）は、その出力チャネル0,1を介
して、S/370プロセッサ85をBCU156へインターフェース
する。そのチャネルは、非同期２バイト幅データ・バス
250,251の対をもつ。バス250,251は、一対の64バイト・
バッファ259、260を介して、プロセッサ・バス170中の
同期４バイト幅データ経路に結合されている。データ
は、バス251を介してBCU156からアダプタ154（及びS/37
0主記憶162）へ、そしてバス250を介してアダプタ154か
らBCU156へ転送される。
して、S/370プロセッサ85をBCU156へインターフェース
する。そのチャネルは、非同期２バイト幅データ・バス
250,251の対をもつ。バス250,251は、一対の64バイト・
バッファ259、260を介して、プロセッサ・バス170中の
同期４バイト幅データ経路に結合されている。データ
は、バス251を介してBCU156からアダプタ154（及びS/37
0主記憶162）へ、そしてバス250を介してアダプタ154か
らBCU156へ転送される。
アダプタ154は、次のようなレジスタを有する。
（１） ベース・レジスタ110は、ベース・アドレス
と、キュー及びメイルボックス・アドレッシングのため
に使用されるキュー長さを含む。
と、キュー及びメイルボックス・アドレッシングのため
に使用されるキュー長さを含む。
（２） 読取ポインタ（RPNTR）レジスタ111及び書込ポ
インタ（WPNTR）レジスタ112は、ベース・アドレスか
ら、それぞれ読取及び書込のためにアクセスすべき次の
エントリへのオフセットを含む。その値は、コマンドま
たはアドレスがバス170を介してキャッシュ制御153に転
送されるべきときに、コマンドとともにバス送信レジス
タ（BSR）116中にロードされることになる。
インタ（WPNTR）レジスタ112は、ベース・アドレスか
ら、それぞれ読取及び書込のためにアクセスすべき次の
エントリへのオフセットを含む。その値は、コマンドま
たはアドレスがバス170を介してキャッシュ制御153に転
送されるべきときに、コマンドとともにバス送信レジス
タ（BSR）116中にロードされることになる。
（３） 状況レジスタ（IOSR）118は、全ての、プロセ
ッサ装置からBCUへの、及びBCUからプロセッサ装置への
要求と、インバウンド・メッセージ・キューの状況と、
BCUインターフェースの状況を含む。
ッサ装置からBCUへの、及びBCUからプロセッサ装置への
要求と、インバウンド・メッセージ・キューの状況と、
BCUインターフェースの状況を含む。
（４） もし例外イネーブル・レジスタ（ER）119中の
ビットが１であり対応するIOSRビットが１であるなら、
プロセッサ要素85中に例外が立ち上げられる。
ビットが１であり対応するIOSRビットが１であるなら、
プロセッサ要素85中に例外が立ち上げられる。
（５） 制御ワード・レジスタ（CW）120は、いくつか
のIOSRビットのセット／リセットを制御する。
のIOSRビットのセット／リセットを制御する。
（６） アドレス・チェック境界レジスタ（ACBR）121
は、内部オブジェクト領域（IOA）187の開始ページ・ア
ドレスを保持する。
は、内部オブジェクト領域（IOA）187の開始ページ・ア
ドレスを保持する。
（７） アドレス・キー・レジスタ（ADDR/KEY）122、1
23は通常、記憶162中のある位置にアクセスするため
に、アドレス／データ・バス250及び251を介してBCU156
によってロードされる。これらのレジスタは、ステトの
ために、プロセッサ要素85によってロードすることがで
きる。
23は通常、記憶162中のある位置にアクセスするため
に、アドレス／データ・バス250及び251を介してBCU156
によってロードされる。これらのレジスタは、ステトの
ために、プロセッサ要素85によってロードすることがで
きる。
（８） コマンド・レジスタ（CMD0,1）124、125には通
常、BCU156によって、コマンド及びバイト・カウントが
ロードされる。これらのレジスタは、ステトのために、
プロセッサ要素85によってロードすることができる。
常、BCU156によって、コマンド及びバイト・カウントが
ロードされる。これらのレジスタは、ステトのために、
プロセッサ要素85によってロードすることができる。
アダプタ154は、プロセッサ要素85とBCU156の間のイ
ンターフェースである。論理的には、アダプタ154は、B
CU156に対して次のようなサービスを提供する。
ンターフェースである。論理的には、アダプタ154は、B
CU156に対して次のようなサービスを提供する。
−S/370主記憶162に対するアクセス −S/370主記憶162中のメイルボックス及びメッセージ・
キューに対するアクセス −プロセッサ要素85とBCU156の間の要求／応答機構 BCU156は、そのIOA領域187（第28図）を含む、記憶16
2の全体にアクセスを有する。アダプタ154は、アダプタ
154からプロセッサ・バス170を介して、キー、コマンド
及び記憶162アドレス・データを受け取った後キー・チ
ェックがキャッシュ・コントローラ153によって実行さ
れている間に、IOA領域187とユーザー領域165の間のア
ドレス境界チェック（ACBチェック）を行う。もし記憶
すべきデータのアドレスされた線がキャッシュに保持さ
れているなら、そのデータはキャッシュに記憶される。
そうでないなら、コントローラ153はそのデータを主記
憶162に転送する。データ・フェッチのためにも、それ
と同一の機構がキャッシュ・コントローラ153中で使用
される。
キューに対するアクセス −プロセッサ要素85とBCU156の間の要求／応答機構 BCU156は、そのIOA領域187（第28図）を含む、記憶16
2の全体にアクセスを有する。アダプタ154は、アダプタ
154からプロセッサ・バス170を介して、キー、コマンド
及び記憶162アドレス・データを受け取った後キー・チ
ェックがキャッシュ・コントローラ153によって実行さ
れている間に、IOA領域187とユーザー領域165の間のア
ドレス境界チェック（ACBチェック）を行う。もし記憶
すべきデータのアドレスされた線がキャッシュに保持さ
れているなら、そのデータはキャッシュに記憶される。
そうでないなら、コントローラ153はそのデータを主記
憶162に転送する。データ・フェッチのためにも、それ
と同一の機構がキャッシュ・コントローラ153中で使用
される。
プロセッサ要素（PE）85及びBCU156の間のI/Oコマン
ド及びメッセージの転送は、第28図の示す予定の記憶16
2位置（メイルボックス領域188及びインバウンド・メッ
セージ・キュー189）を通じて行なわれる。
ド及びメッセージの転送は、第28図の示す予定の記憶16
2位置（メイルボックス領域188及びインバウンド・メッ
セージ・キュー189）を通じて行なわれる。
BCU156は、16バイトのメイルボックス領域188からI/O
コマンドをフェッチする。メイルボックス領域へのアク
セスのためのアドレスは次のようにして計算される。
コマンドをフェッチする。メイルボックス領域へのアク
セスのためのアドレスは次のようにして計算される。
ベース・アドレス＋メッセージ・キュー長さ＋メイル
ボックス中のオフセット 最初の２つの項は、アダプタ154中のベース・レジス
タ110によって供給され、最後の項は、BCU156によって
供給される。キュー長さは、ベース・レジスタ110中の
２つのビットによって、１、２、４または8KB（すなわ
ち、64乃至512エントリ）にセットされる。そのベース
は、ベース・レジスタ110中で、バッファ・サイズの２
倍（すなわち、２乃至16KB）にセットされる。
ボックス中のオフセット 最初の２つの項は、アダプタ154中のベース・レジス
タ110によって供給され、最後の項は、BCU156によって
供給される。キュー長さは、ベース・レジスタ110中の
２つのビットによって、１、２、４または8KB（すなわ
ち、64乃至512エントリ）にセットされる。そのベース
は、ベース・レジスタ110中で、バッファ・サイズの２
倍（すなわち、２乃至16KB）にセットされる。
インバウンド・メッセージ・キュー189は、BCU154を
介して受け取った全てのメッセージを、時系列順に記憶
する。各エントリは、16バイト長である。
介して受け取った全てのメッセージを、時系列順に記憶
する。各エントリは、16バイト長である。
レジスタ111、112中の読取ポインタ（RPNTR）及び書
込ポインタ（WPNTR）は、BCU156によって、キュー189に
対してエントリを読み出し、または書き込むために使用
される。プロセッサ要素85は、センス動作によって読取
ポインタにアクセスする。そして、レジスタ110中のベ
ース・アドレス＋WPNTRが、書き込むべき次のキュー・
エントリを指し示し、レジスタ110中のベース・アドレ
ス＋RPNTRが、読み取るべき次のキュー・エントリを指
し示す。
込ポインタ（WPNTR）は、BCU156によって、キュー189に
対してエントリを読み出し、または書き込むために使用
される。プロセッサ要素85は、センス動作によって読取
ポインタにアクセスする。そして、レジスタ110中のベ
ース・アドレス＋WPNTRが、書き込むべき次のキュー・
エントリを指し示し、レジスタ110中のベース・アドレ
ス＋RPNTRが、読み取るべき次のキュー・エントリを指
し示す。
これらのポインタは、各キュー動作毎に更新される。
WPNTR＋16＝WPNTR（書き込み後） RPNTR＋16＝RPNTR（読取り後） 次の状態は、ポインタの比較から生じる。
RPNTR＝WPNTR（キューが空） RPNTR＝WPNTR＋16（キューが一杯、もしBCU156がキュ
ーに対する書き込みを要求するなら、バッファ使用不可
能（BNA）信号が状況バスを介してBCUに送られる） メイルボックス領域188に記憶されたデータの有効性
は、次のような機構によってプロセッサ要素85からBCU1
56へ、あるいはその逆へ報知される。
ーに対する書き込みを要求するなら、バッファ使用不可
能（BNA）信号が状況バスを介してBCUに送られる） メイルボックス領域188に記憶されたデータの有効性
は、次のような機構によってプロセッサ要素85からBCU1
56へ、あるいはその逆へ報知される。
線256a（第16図）上のプロセッサ装置からBCUへの要
求は、制御マイクロ命令を用いてプロセッサ要素85によ
ってセットされる。その要求は、BCU156に、メイルボッ
クス188から命令をフェッチし、それを実行するように
伝える。その要求は、その命令の実行後は、BCUによっ
てリセットされる。その要求の状態は、プロセッサ要素
85によってセンスすることができる。
求は、制御マイクロ命令を用いてプロセッサ要素85によ
ってセットされる。その要求は、BCU156に、メイルボッ
クス188から命令をフェッチし、それを実行するように
伝える。その要求は、その命令の実行後は、BCUによっ
てリセットされる。その要求の状態は、プロセッサ要素
85によってセンスすることができる。
BCU156は、プロセッサ要素85によって開始された命令
の実行の間または任意の時点で問題が生じた時に、要求
を作成する。それは、もし選択的にマスクされないな
ら、プロセッサ要素85中に例外を引き起こす。
の実行の間または任意の時点で問題が生じた時に、要求
を作成する。それは、もし選択的にマスクされないな
ら、プロセッサ要素85中に例外を引き起こす。
アダプタ154は、非同期アダプタ・チャネル0,1の転送
速度を、同期プロセッサ・バス170に一致させる。それ
ゆえ、BCU156は、BCU156との間のデータ転送のためにア
ダプタ154中にある64バイト・データ・バッファ259、26
0によってサポートされる。そのアレイは、チャネル0,1
と、プロセッサ・バス170に対する４バイト・ポートを
もつ。
速度を、同期プロセッサ・バス170に一致させる。それ
ゆえ、BCU156は、BCU156との間のデータ転送のためにア
ダプタ154中にある64バイト・データ・バッファ259、26
0によってサポートされる。そのアレイは、チャネル0,1
と、プロセッサ・バス170に対する４バイト・ポートを
もつ。
同期レジスタ113及び114は、BCU156及びバッファ・ア
レイ260,259の間のデータ転送をバッファする。バス送
信及び受信レジスタ115及び116は、それぞれ、プロセッ
サ・バス170との間で受信され、または転送されたデー
タを記憶する。
レイ260,259の間のデータ転送をバッファする。バス送
信及び受信レジスタ115及び116は、それぞれ、プロセッ
サ・バス170との間で受信され、または転送されたデー
タを記憶する。
記憶動作（I/Oデータ記憶、キュー動作）は、チャネ
ル１バスを介してアダプタ154に、コマンド／バイト・
カウント、保護キー及び記憶アドレスを送るBCU156によ
って開始される。そのコマンド／バイト・カウントは、
コマンド・バス252（第13図）上で受け取られ、コマン
ド・レジスタ125に格納される。キー及びアドレス・デ
ータは、アドレス／データ・バス251（第13図）を介し
てBCU156から受け取られ、キー／アドレス・レジスタ12
3中に格納される。アレイ書込及び読取アドレス・ポイ
ンタは、レジスタ128中の開始アドレスにセットされ
る。バス251上のデータ転送の回数（一度に２バイト）
は、バイト・カウントによって決定される。１回の記憶
動作によって、64バイトまでのデータを転送することが
できる。ある記憶動作内の任意のバイトの記憶アドレス
は、64バイト境界と交差してはならない。
ル１バスを介してアダプタ154に、コマンド／バイト・
カウント、保護キー及び記憶アドレスを送るBCU156によ
って開始される。そのコマンド／バイト・カウントは、
コマンド・バス252（第13図）上で受け取られ、コマン
ド・レジスタ125に格納される。キー及びアドレス・デ
ータは、アドレス／データ・バス251（第13図）を介し
てBCU156から受け取られ、キー／アドレス・レジスタ12
3中に格納される。アレイ書込及び読取アドレス・ポイ
ンタは、レジスタ128中の開始アドレスにセットされ
る。バス251上のデータ転送の回数（一度に２バイト）
は、バイト・カウントによって決定される。１回の記憶
動作によって、64バイトまでのデータを転送することが
できる。ある記憶動作内の任意のバイトの記憶アドレス
は、64バイト境界と交差してはならない。
そのコマンド／アドレスには、バス251上のデータ・
サイクルが続く。全てのデータは、64バイト・バッファ
260中に集められる。最後のデータがBCU156から受信さ
れた後、アダプタ154は最初に２つのデータ・バッファ2
59、260のための内部優先権チェック（図示しない）を
実行し、次にプロセッサ・バス170上の支配権（図示し
ない）を要求し、そこでアダプタ154は、最も高い要求
優先権をもつことになる。
サイクルが続く。全てのデータは、64バイト・バッファ
260中に集められる。最後のデータがBCU156から受信さ
れた後、アダプタ154は最初に２つのデータ・バッファ2
59、260のための内部優先権チェック（図示しない）を
実行し、次にプロセッサ・バス170上の支配権（図示し
ない）を要求し、そこでアダプタ154は、最も高い要求
優先権をもつことになる。
どちらの場合にも、バッファ259、260は、内部優先権
制御が最初にバッファ259に対してバス170を許可すると
同時に、そしてバッファに対する調停サイクルなしで転
送を要求し、すなわち読取が書込に対して優先権をもつ
ことになる。
制御が最初にバッファ259に対してバス170を許可すると
同時に、そしてバッファに対する調停サイクルなしで転
送を要求し、すなわち読取が書込に対して優先権をもつ
ことになる。
バスの支配権が許容されたとき、コマンド／バイト・
カウント、保護キー及び開始アドレスがキャッシュ・コ
ントローラ153に転送される。コマンド転送サイクルの
後には、データ転送サイクルが続く。
カウント、保護キー及び開始アドレスがキャッシュ・コ
ントローラ153に転送される。コマンド転送サイクルの
後には、データ転送サイクルが続く。
キャッシュ・コントローラ153は、保護キー・チェッ
クを実行する。キー違反は、バス170状況でアダプタ154
に報告される。キャシュ・コントローラ及び主記憶162
によって検出される他のチェック状況は、別のチェック
状況として報告される。アダプタ154によって検出され
るキー違反及び状況は、状況転送サイクル中でBCU156に
送られることになる。
クを実行する。キー違反は、バス170状況でアダプタ154
に報告される。キャシュ・コントローラ及び主記憶162
によって検出される他のチェック状況は、別のチェック
状況として報告される。アダプタ154によって検出され
るキー違反及び状況は、状況転送サイクル中でBCU156に
送られることになる。
BCU156によって報告され得る２つの可能なアダプタ15
4状況がある。どちらのチェック状況の場合にも、記憶1
62に対するアクセスは抑止される。
4状況がある。どちらのチェック状況の場合にも、記憶1
62に対するアクセスは抑止される。
BCU156から受け取った各主記憶アドレスは、そのアク
セスが、I0A187に対するものか、または記憶162のカス
タマ領域165に対するものかを決定するために、ACBレジ
スタ中に保持されているアドレスと比較される。BCU156
から各コマンドとともに受け取った「カスタマ」ビット
が、その主記憶アクセスがI0A領域187とカスタマ領域16
5のどちらかに意図されているかを決定し、不正なアク
セスをチェックする。
セスが、I0A187に対するものか、または記憶162のカス
タマ領域165に対するものかを決定するために、ACBレジ
スタ中に保持されているアドレスと比較される。BCU156
から各コマンドとともに受け取った「カスタマ」ビット
が、その主記憶アクセスがI0A領域187とカスタマ領域16
5のどちらかに意図されているかを決定し、不正なアク
セスをチェックする。
以下で説明するバッファ利用不能（BNA）条件は、キ
ュー動作に対してのみ報告される。
ュー動作に対してのみ報告される。
読取動作（I/O読取、メイルボックス読取）は、格納
動作と実質的に同一の動作でBCU156によって開始され
る。コマンド／バイト・カウントと、保護キーと、アド
レスがBCU156から受け取られると直ぐに、アダプタ154
内部優先権チェックが実行され、プロセッサ・バス170
支配権が要求される。もしバス支配権が許されると、コ
マンド／バイト・カウントと、保護キーと、主記憶開始
アドレスが読取サイクルを開始するためにキャッシュ・
コントローラ153に転送される。アダプタ154は先ず、要
求されたデータをそのバッファ259にロードし、次にバ
ス250を介してBCU要求上により、それをBCU156にロード
する。
動作と実質的に同一の動作でBCU156によって開始され
る。コマンド／バイト・カウントと、保護キーと、アド
レスがBCU156から受け取られると直ぐに、アダプタ154
内部優先権チェックが実行され、プロセッサ・バス170
支配権が要求される。もしバス支配権が許されると、コ
マンド／バイト・カウントと、保護キーと、主記憶開始
アドレスが読取サイクルを開始するためにキャッシュ・
コントローラ153に転送される。アダプタ154は先ず、要
求されたデータをそのバッファ259にロードし、次にバ
ス250を介してBCU要求上により、それをBCU156にロード
する。
動作を記憶するための状況及び報告機構は、読取動作
にも適用される。
にも適用される。
プロセッサ要素（PE）85は、バス170を介するセンス
（読取）及び制御（書込）動作により、アダプタ154中
のほとんどのレジスタにアクセスすることができる。
（読取）及び制御（書込）動作により、アダプタ154中
のほとんどのレジスタにアクセスすることができる。
センス動作の場合、コマンドは、アダプタ154に転送
され、レジスタ129にラッチされる。次にサイクルで、
センス・マルチプレクサ126がコマンドに従い選択さ
れ、そのコマンドは、次のバス170サイクルで有効な期
待されるデータを取得するために、BSR116中にロードさ
れる。
され、レジスタ129にラッチされる。次にサイクルで、
センス・マルチプレクサ126がコマンドに従い選択さ
れ、そのコマンドは、次のバス170サイクルで有効な期
待されるデータを取得するために、BSR116中にロードさ
れる。
センスすべきレジスタ上の内部パリティ・エラーが検
出されたとき、アダプタ154は良好なパリティをもつデ
ータをプロセッサ要素85に送り返すが、キー／状況バス
上にはチェック状況を立てる。この機能は、特殊センス
・コード点でテストすることができる。
出されたとき、アダプタ154は良好なパリティをもつデ
ータをプロセッサ要素85に送り返すが、キー／状況バス
上にはチェック状況を立てる。この機能は、特殊センス
・コード点でテストすることができる。
制御動作の場合、バス170コマンドの後データが続
き、そのデータは次のサイクルでターゲット・レジスタ
にロードされる。
き、そのデータは次のサイクルでターゲット・レジスタ
にロードされる。
もしセンスまたは制御動作のためのコマンド・サイク
ルにおいて、または制御動作のためのデータ・サイクル
において、パリティ・エラーがバス170上で検出された
なら、アダプタ154はクロックの停止を強制する。
ルにおいて、または制御動作のためのデータ・サイクル
において、パリティ・エラーがバス170上で検出された
なら、アダプタ154はクロックの停止を強制する。
ベース・レジスタ110は、キュー及びメイルボックス
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。キューは、ベース・アド
レスで開始し、メイルボックス領域は、ベース＋キュー
長さで開始する。
・アドレッシングのために使用されるベース・アドレス
と、キュー長さコードを含む。キューは、ベース・アド
レスで開始し、メイルボックス領域は、ベース＋キュー
長さで開始する。
RPNTR及びWPNTRレジスタ111及び112は、それぞれ、ベ
ース・アドレスから読取及び書込のためにアクセスすべ
き次のキュー・エントリに対するオフセットを与える。
ース・アドレスから読取及び書込のためにアクセスすべ
き次のキュー・エントリに対するオフセットを与える。
センスされた時、読取ポインタと書込ポインタは、ア
ダプタ154中のセンス・マルチプレクサ126によってベー
ス・アドレスに連結される。それゆえ、センス動作によ
って返されるワードは、アクセスすべき次のキュー・エ
ントリの完全はアドレスである。
ダプタ154中のセンス・マルチプレクサ126によってベー
ス・アドレスに連結される。それゆえ、センス動作によ
って返されるワードは、アクセスすべき次のキュー・エ
ントリの完全はアドレスである。
I/O状況レジスタは、次に示すビット（及び、ここに
は説明しないその他のビット）を含む。
は説明しないその他のビット）を含む。
チェック（ビット０）−もしCHSR＜0..24＞中に何ら
かのチェック状態があり、対応するCHERビットが１な
ら、１にセットされる。チェックは、ATTN-REQを引き起
こす。もしMODE-REQ＜１＞＝１なら、信号CLOCK STOP
DIANAが活動的になる。
かのチェック状態があり、対応するCHERビットが１な
ら、１にセットされる。チェックは、ATTN-REQを引き起
こす。もしMODE-REQ＜１＞＝１なら、信号CLOCK STOP
DIANAが活動的になる。
BNA送信（ビット６）−バッファ利用不可能（BNA）ビ
ットは、BCU156がインパウンド・メッセージをキューに
格納しようと試み、キューが一杯、すなわちRPNTRがWPN
TR＋16に等しいとき１にセットされる。このビットは、
CWレジスタ120のビット６に１を書くことによってしか
リセットすることはできない。
ットは、BCU156がインパウンド・メッセージをキューに
格納しようと試み、キューが一杯、すなわちRPNTRがWPN
TR＋16に等しいとき１にセットされる。このビットは、
CWレジスタ120のビット６に１を書くことによってしか
リセットすることはできない。
キュー空でない（ビット７）−このビットは、RPNTR
がWPNTRに等しくないなら１にセットされる。これは、
プロセッサ85に、新しいメッセージが受け取られたこと
を通知するために使用される手段である。
がWPNTRに等しくないなら１にセットされる。これは、
プロセッサ85に、新しいメッセージが受け取られたこと
を通知するために使用される手段である。
BCUからプロセッサ装置への要求（ビット10及び14）
−これは、チャネル０及び１の「BCUからプロセッサ装
置への要求」線256c上の信号を介してBCU156によってセ
ットされる。プロセッサ要素85によるビット10及び14の
リセットは、チャネル０及び１の線256d上に、BCUから
プロセッサ装置への肯定応答を発生させる。
−これは、チャネル０及び１の「BCUからプロセッサ装
置への要求」線256c上の信号を介してBCU156によってセ
ットされる。プロセッサ要素85によるビット10及び14の
リセットは、チャネル０及び１の線256d上に、BCUから
プロセッサ装置への肯定応答を発生させる。
プロセッサ装置からBCUへの要求（ビット11）−チャ
ネル０のCWレジスタ120のビット11と、チャネル１のCW
レジスタ120のビット15をセットすることによってプロ
セッサ要素85によって線256a上でセットされる。また、
線256b上のプロセッサ装置からBCUへの肯定応答信号に
よってリセットされる。
ネル０のCWレジスタ120のビット11と、チャネル１のCW
レジスタ120のビット15をセットすることによってプロ
セッサ要素85によって線256a上でセットされる。また、
線256b上のプロセッサ装置からBCUへの肯定応答信号に
よってリセットされる。
BCU電力損失（ビット13）−このビットは、BCUが電力
を失い、または「電源投入リセット」が生じた時、BCU1
56によってセットされる。それは、CWレジスタ120の
「リセットBCU電力損失」ビットに「１」が書かれ、BCU
が最早電力損失状態にないとき、０にリセットされる。
を失い、または「電源投入リセット」が生じた時、BCU1
56によってセットされる。それは、CWレジスタ120の
「リセットBCU電力損失」ビットに「１」が書かれ、BCU
が最早電力損失状態にないとき、０にリセットされる。
調停許容（ビット29）−このビットは、アダプタ・モ
ード・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
ード・レジスタのビット３が活動的でないなら、チャネ
ル・バス信号「調停許容」を活動化させる。
BCU156から受け取ったコマンド／アドレス信号の一部
であるカスタマ・アクセス・ビットは、その記憶アクセ
スがIOAまたはカスタマ領域のどちらにあるのかを決定
する。もしカスタマ・アクセス・ビットが０である
なら、その記憶アクセスのベージ・アドレスは、IOA領
域187内になくてはならない。これらのアクセスにはキ
ー・チェックは行なわれず、従って、アダプタ・ハード
ウェアは、そのキーをゼロに強制する（すべてのキー・
エントリと一致する）。
であるカスタマ・アクセス・ビットは、その記憶アクセ
スがIOAまたはカスタマ領域のどちらにあるのかを決定
する。もしカスタマ・アクセス・ビットが０である
なら、その記憶アクセスのベージ・アドレスは、IOA領
域187内になくてはならない。これらのアクセスにはキ
ー・チェックは行なわれず、従って、アダプタ・ハード
ウェアは、そのキーをゼロに強制する（すべてのキー・
エントリと一致する）。
もしもしカスタマ・アクセス・ビットが１である
なら、その記憶アクセスのページ・アドレスは、カスタ
マ記憶領域165内になくてはならない。そうでないな
ら、そのアクセスに対してACBチェック条件が立ち上げ
られる。
なら、その記憶アクセスのページ・アドレスは、カスタ
マ記憶領域165内になくてはならない。そうでないな
ら、そのアクセスに対してACBチェック条件が立ち上げ
られる。
プロセッサ要素85は、アダプタ154レジスタを読取
（センス）しまたは書き込む（制御）ためにメッセージ
・コマンドを使用する。
（センス）しまたは書き込む（制御）ためにメッセージ
・コマンドを使用する。
これらのコマンドのフォーマットは次のとおりであ
る。
る。
ビット０−７ CMD ＝コマンド・タイプ ８−11 SRC ＝要求元バス・ユニット・アドレス 12-15 DST＝受信バス・ユニット・アドレス 16-23 MSG＝コマンド・サイクルで伝送すべきデータ 24-27 REG1＝制御のレジスタ番号 28-31 REG2＝センスのレジスタ番号 プロセッサ装置とBCUの間のインターフェースのため
のDSTフィールドは、Ｘ８である。アダプタ154はSR
C及びMSGフィールドをデコードしない。というのは、そ
こにはコマンド実行のための情報が含まれていないから
である。制御及びセンス動作の間、REG1及びREG2ビット
はそれぞれ、読み書きすべきアダプタ154中のレジスタ
を決定する。
のDSTフィールドは、Ｘ８である。アダプタ154はSR
C及びMSGフィールドをデコードしない。というのは、そ
こにはコマンド実行のための情報が含まれていないから
である。制御及びセンス動作の間、REG1及びREG2ビット
はそれぞれ、読み書きすべきアダプタ154中のレジスタ
を決定する。
E12B.I/Oアダプタ・チャネル０及びチャネル１バス（第
16図） I/Oアダプタ・チャネル０及びチャネル１バスは、I/O
アダプタ154からバス制御ユニット156への高速相互接続
である。
16図） I/Oアダプタ・チャネル０及びチャネル１バスは、I/O
アダプタ154からバス制御ユニット156への高速相互接続
である。
チャネル０は、次のものを有する。
アドレス／データ・バス250（ビット０−16,P0,P1） コマンド／状況バス249（ビット０−3,P） タグ・アップ（BCUからバッファへ）線262a ダグ・ダウン（バッファからBCUへ）線262b プロセッサ装置からBCUへの要求線256a BCUからプロセッサ装置への肯定応答線256b チャネル１は、アドレス／データ・バス251と、コマ
ンド／状況バス252と、タグ・アップ及びタグ・ダウン
線262e及び262dを有する。
ンド／状況バス252と、タグ・アップ及びタグ・ダウン
線262e及び262dを有する。
チャネル０は、S/370記憶162（及びプロセッサ要素8
5）からBCU156へのデータ転送に使用され、チャネル１
は、BCU156から記憶162（及びプロセッサ要素85）への
データ転送に使用される。
5）からBCU156へのデータ転送に使用され、チャネル１
は、BCU156から記憶162（及びプロセッサ要素85）への
データ転送に使用される。
チャネル・バス249、250、251及び252は、実質的には
64バイトまでのデータをめいめいが記憶することができ
る制御論理をもつ一対のデータ・バッファであるI/Oア
ダプタ154に由来する。これらのバスは、BCU156で終端
する。I/Oアダプタ154は、１ワード・フォーマット（32
ビット）をもつ内部プロセッサ・バス170と、半ワード
（16ビット）フォーマットをもつより低速のバス249乃
至252との間の速度一致手段として働く。
64バイトまでのデータをめいめいが記憶することができ
る制御論理をもつ一対のデータ・バッファであるI/Oア
ダプタ154に由来する。これらのバスは、BCU156で終端
する。I/Oアダプタ154は、１ワード・フォーマット（32
ビット）をもつ内部プロセッサ・バス170と、半ワード
（16ビット）フォーマットをもつより低速のバス249乃
至252との間の速度一致手段として働く。
各チャネルは、２バイト幅（半ワード）データ・バス
（250、251）と、半バイト幅（４ビット）コマンド／状
況バス（249、252）という２つの部分に構成されてい
る。そして、タグ信号が、要求／応答、及び特殊信号を
介して動作を制御するための手段を与える。
（250、251）と、半バイト幅（４ビット）コマンド／状
況バス（249、252）という２つの部分に構成されてい
る。そして、タグ信号が、要求／応答、及び特殊信号を
介して動作を制御するための手段を与える。
各チャネル上のデータ転送は、（２バイト・バスを介
して４バイトを転送するために）常に２サイクルで行な
われる。論理的には、全てのデータ転送は、S/370主記
憶162及び、BCU156を含むI/Oサプシステムの間の転送で
ある。BCU156はマスターであって、すなわち、プロセッ
サ要素85が一旦転送の必要性を知らせると、いかなる転
送であれそれを開始させる。
して４バイトを転送するために）常に２サイクルで行な
われる。論理的には、全てのデータ転送は、S/370主記
憶162及び、BCU156を含むI/Oサプシステムの間の転送で
ある。BCU156はマスターであって、すなわち、プロセッ
サ要素85が一旦転送の必要性を知らせると、いかなる転
送であれそれを開始させる。
コマンド／状況バス（249,252）は、選択サイクルの
間に、転送方向（フェッチ／記憶）、及び転送すべきデ
ータの量を決定するために使用される。アドレス／デー
タ・バス（250,251）は、選択アイクルの間に主記憶ア
ドレスを転送し、実際の転送サイクルの間にデータを引
き渡す働きをする。アドレス／データ・バスはまた、
「メイルボックス」および「メッセージ・キュー」とし
て知られる記憶162中の特定領域188、189を指示するた
めにも使用される。これらの領域は、プロセッサ要素85
をして、BCU156とある情報を交換することを可能ならし
める。
間に、転送方向（フェッチ／記憶）、及び転送すべきデ
ータの量を決定するために使用される。アドレス／デー
タ・バス（250,251）は、選択アイクルの間に主記憶ア
ドレスを転送し、実際の転送サイクルの間にデータを引
き渡す働きをする。アドレス／データ・バスはまた、
「メイルボックス」および「メッセージ・キュー」とし
て知られる記憶162中の特定領域188、189を指示するた
めにも使用される。これらの領域は、プロセッサ要素85
をして、BCU156とある情報を交換することを可能ならし
める。
フェッチ動作（記憶162からの）の間に、その状況
は、コマンド／状況バス249上で、バス250上の２バイト
のデータとともに転送される。この状況は、なんらかの
アドレス・チェック・キー・チェックなどであり、ある
いは動作の成功を示すためにゼロである。
は、コマンド／状況バス249上で、バス250上の２バイト
のデータとともに転送される。この状況は、なんらかの
アドレス・チェック・キー・チェックなどであり、ある
いは動作の成功を示すためにゼロである。
もし記憶動作（記憶162への）が実行されるなら、全
てのデータが主記憶162に渡された後、状況サイクルが
続く。
てのデータが主記憶162に渡された後、状況サイクルが
続く。
第14A及び第14B図は、フェッチ及び記憶のそれぞれの
サブサイクル１及びサブサイクル２の間のバス部分の理
論的用途を示す。ここで、 aaa... データ・フィールド中の第１の（左側）バイト
のアドレス A: １＝アドレス・チェック B: １＝バッファが可用でない C: カスタマ記憶（165）アクセスの場合１
で、マイクロコード領域アクセス（IOA 187）の場合０ ddd... 記憶との間の４バイト・データ fff... バイト単位でのフィールド長マイナス１（10
進0..63） kkkk 記憶キー（10進0..15） Ｋ １＝キーチェック ooooo: 32バイト・メールボックス領域内のオフセッ
ト pp 優先度（0..3、３が最高） .... 考慮せず ///: バスが浮動（未定義） イン インバウンド（BCUからバッファへ） アウト アウトバウンド（バッファからBCUへ） データ転送動作のために次のタグ線が使用される。
サブサイクル１及びサブサイクル２の間のバス部分の理
論的用途を示す。ここで、 aaa... データ・フィールド中の第１の（左側）バイト
のアドレス A: １＝アドレス・チェック B: １＝バッファが可用でない C: カスタマ記憶（165）アクセスの場合１
で、マイクロコード領域アクセス（IOA 187）の場合０ ddd... 記憶との間の４バイト・データ fff... バイト単位でのフィールド長マイナス１（10
進0..63） kkkk 記憶キー（10進0..15） Ｋ １＝キーチェック ooooo: 32バイト・メールボックス領域内のオフセッ
ト pp 優先度（0..3、３が最高） .... 考慮せず ///: バスが浮動（未定義） イン インバウンド（BCUからバッファへ） アウト アウトバウンド（バッファからBCUへ） データ転送動作のために次のタグ線が使用される。
（１） バス・アダプタ154からBCU156への、プロセッ
サ装置からBCUへの要求線256aは、プロセッサ要素85に
よってI/O動作の必要性を示すために使用される。一旦
セットされると、その信号は、BCU156によってリセット
されるまでアクティブのままである。
サ装置からBCUへの要求線256aは、プロセッサ要素85に
よってI/O動作の必要性を示すために使用される。一旦
セットされると、その信号は、BCU156によってリセット
されるまでアクティブのままである。
（２） BCU156からアダプタ154へのタグ・アップ線262
aは、アダプタ154からアウトバウンド・データを要求
し、または入力データがバス上で可用であることを示す
ために使用される。タグ・アップ線262cも同様に機能す
る。
aは、アダプタ154からアウトバウンド・データを要求
し、または入力データがバス上で可用であることを示す
ために使用される。タグ・アップ線262cも同様に機能す
る。
（３） バス・アダプタ154からBCU156への、ダウン線2
62bは、もし存在するならは、BCU156へのデータの一時
的な欠乏を示すために使用される。タグ・ダウンの下降
端は、すると、そのバス上のアウトバウンド・データの
可用性を示すために使用される。タグ・ダウン線262dも
同様に機能する。
62bは、もし存在するならは、BCU156へのデータの一時
的な欠乏を示すために使用される。タグ・ダウンの下降
端は、すると、そのバス上のアウトバウンド・データの
可用性を示すために使用される。タグ・ダウン線262dも
同様に機能する。
（４） BCU156からアダプタ154への、BCUからプロセッ
サ装置肯定応答線256bは、プロセッサ装置からBCUへの
要求信号をリセットするために使用される。このリセッ
トは、I/Oメイルボックス動作が完了されたときに実行
される。
サ装置肯定応答線256bは、プロセッサ装置からBCUへの
要求信号をリセットするために使用される。このリセッ
トは、I/Oメイルボックス動作が完了されたときに実行
される。
プロセッサ要素85が開始I/O命令（SIO）を命令ストリ
ーム中で検出した時、プロセッサ要素85は、I/Oサブシ
ステム、すなわちBCU156に、「プロセッサ装置からBCU
への要求」線256aを活動化させることによって、I/O動
作の必要性を警告する。このタグは、BCU156をして、こ
の動作がフェッチまたは記憶のどちらであるのか、何バ
イトが転送されるのか、などを見出すために記憶162内
の「メイルボックス」188を調べさせる。メイルボック
スは実際には、関連I/O動作のチャネルSIO、CUA、CAW及
びコマンド・ワード（CCW）を含む。
ーム中で検出した時、プロセッサ要素85は、I/Oサブシ
ステム、すなわちBCU156に、「プロセッサ装置からBCU
への要求」線256aを活動化させることによって、I/O動
作の必要性を警告する。このタグは、BCU156をして、こ
の動作がフェッチまたは記憶のどちらであるのか、何バ
イトが転送されるのか、などを見出すために記憶162内
の「メイルボックス」188を調べさせる。メイルボック
スは実際には、関連I/O動作のチャネルSIO、CUA、CAW及
びコマンド・ワード（CCW）を含む。
記憶動作は、一般的には、BCU156がプロセッサ要素85
にデータを送るような動作である。このデータは、選択
サイクルで送られるコマンド、キーまたはアドレスであ
るか、主記憶162中に記憶すべき実I/Oデータである。ど
ちらの場合も、事象のシーケンスは同一である。
にデータを送るような動作である。このデータは、選択
サイクルで送られるコマンド、キーまたはアドレスであ
るか、主記憶162中に記憶すべき実I/Oデータである。ど
ちらの場合も、事象のシーケンスは同一である。
第15Aないし15C図は、データ及び状況情報が、アダプ
タ154及びBCU156中の32ビット・バッファ／レジスタに
ゲート・インされ、またはゲート・アウトされる様子、
及びその情報の高位（左側）及び低位（右側）ビットが
アダプタ154の18ビット・チャネルに配置される様子を
図式的に示すものである。
タ154及びBCU156中の32ビット・バッファ／レジスタに
ゲート・インされ、またはゲート・アウトされる様子、
及びその情報の高位（左側）及び低位（右側）ビットが
アダプタ154の18ビット・チャネルに配置される様子を
図式的に示すものである。
第25及び26図は、BCU156及びアダプタ154の間のデー
タ転送のための特定の信号セットを示す。
タ転送のための特定の信号セットを示す。
記憶動作（第15A図）の間のBCUクロック・サイクルの
開始により、BCU156は、第１のサイクルのためのデータ
をバス251上に配置する。もしこれが主記憶データ動作
のための選択サイクルなら、コマンド、バイト・カウン
ト、アクセス・キー、及び主記憶アドレスの第１バイト
がそれぞれ、コマンド／状況バス252及びアドレス／デ
ータ・バス251上にそれぞれ配置される。もしこれが、
メイルボックス・ルックアップのための選択サイクルで
あるなら、コマンドが、固定位置にあるメイルボックス
を示すため、主記憶アドレスは配置されない。その第１
のサブサイクルは、２サブサイクル期間に亙ってバス上
で有効状態に維持される。
開始により、BCU156は、第１のサイクルのためのデータ
をバス251上に配置する。もしこれが主記憶データ動作
のための選択サイクルなら、コマンド、バイト・カウン
ト、アクセス・キー、及び主記憶アドレスの第１バイト
がそれぞれ、コマンド／状況バス252及びアドレス／デ
ータ・バス251上にそれぞれ配置される。もしこれが、
メイルボックス・ルックアップのための選択サイクルで
あるなら、コマンドが、固定位置にあるメイルボックス
を示すため、主記憶アドレスは配置されない。その第１
のサブサイクルは、２サブサイクル期間に亙ってバス上
で有効状態に維持される。
選択サイクルの間にバス251上にデータを配置した1BC
Uクロック・サイクルの後、BCU156が「タグ・アップ」
信号線を立ち上げる。タグ・アップ線262aは、アダプタ
154をして、その最初の２バイトをレジスタ113の左部分
に記憶させる。次のクロック・サイクルの開始により、
BCU156は、レジスタ113のあと半分にデータを格納する
ために、アドレス／データ・バス251上に次のサブサイ
クルのためのデータ（第２の２バイト）を配置する。こ
のデータは、主記憶アドレスの残りの部分であるかまた
は、（もしメイルボックス・ルックアップ選択サイクル
に属するなら）オフセットであるか、である。BCU156
は、3BCUクロック・サイクルの間第２の２バイトを保持
し、「タグ・アップ」信号を下降させる。
Uクロック・サイクルの後、BCU156が「タグ・アップ」
信号線を立ち上げる。タグ・アップ線262aは、アダプタ
154をして、その最初の２バイトをレジスタ113の左部分
に記憶させる。次のクロック・サイクルの開始により、
BCU156は、レジスタ113のあと半分にデータを格納する
ために、アドレス／データ・バス251上に次のサブサイ
クルのためのデータ（第２の２バイト）を配置する。こ
のデータは、主記憶アドレスの残りの部分であるかまた
は、（もしメイルボックス・ルックアップ選択サイクル
に属するなら）オフセットであるか、である。BCU156
は、3BCUクロック・サイクルの間第２の２バイトを保持
し、「タグ・アップ」信号を下降させる。
フェッチ動作は、一般的には、BCU156が、主記憶デー
タ空間162、主記憶162中のマイクロコード領域、または
メイルボックスあるいはメッセージ・キューからデータ
を求めるような動作である。いかなる場合にも、アダプ
タ154の論理に、実行しなくてはならない動作を命令す
るためには、選択サイクルがそのようなフェッチ・サイ
クルに先行しなくてはならない。選択サイクルは、コマ
ンド／状況バス249上のコマンドが「フェッチ」コマン
ドであることを除いては、バス252を使用する記憶記憶
動作と同様の様式でバス249上にコマンド／キュー／ア
ドレスを配置することによって実行される。
タ空間162、主記憶162中のマイクロコード領域、または
メイルボックスあるいはメッセージ・キューからデータ
を求めるような動作である。いかなる場合にも、アダプ
タ154の論理に、実行しなくてはならない動作を命令す
るためには、選択サイクルがそのようなフェッチ・サイ
クルに先行しなくてはならない。選択サイクルは、コマ
ンド／状況バス249上のコマンドが「フェッチ」コマン
ドであることを除いては、バス252を使用する記憶記憶
動作と同様の様式でバス249上にコマンド／キュー／ア
ドレスを配置することによって実行される。
（選択サイクルの完了後）次のサイクルの開始によ
り、BCU156が「タグ・アップ」信号を立ち上げ、それを
3BCUクロック・サイクル維持する（第15B図）。タグ・
アップは、バッファからデータを要求する。すると、も
しそのバッファがデータを渡すことができるのなら、デ
ータは１サイクル後に可用となる。その動作は、半同期
的であるので、BCU156は、データの最初の２バイトが２
サイクルの間有効に維持され、次に１サイクル切り換え
時間があって、その後２バイトのデータをBCU156へとゲ
ートすることができる。
り、BCU156が「タグ・アップ」信号を立ち上げ、それを
3BCUクロック・サイクル維持する（第15B図）。タグ・
アップは、バッファからデータを要求する。すると、も
しそのバッファがデータを渡すことができるのなら、デ
ータは１サイクル後に可用となる。その動作は、半同期
的であるので、BCU156は、データの最初の２バイトが２
サイクルの間有効に維持され、次に１サイクル切り換え
時間があって、その後２バイトのデータをBCU156へとゲ
ートすることができる。
しかし、アダプタ154が、「タグ・アップ」立上りの
瞬間可用なデータをもっていないような状況が存在す
る。これは、典型的には、「初期」データ・フェッチに
おいて生じ、そのとき、フェッチ要求がキャッシュ・コ
ントローラ153及び記憶コントローラ155を介して処理さ
れ、アダプタ154に戻されるまでいくらか時間がかかる
ような新しいアドレスからデータがフェッチされる。主
記憶162における再試行も同様の一時的な遅延を引き起
こすことがある。
瞬間可用なデータをもっていないような状況が存在す
る。これは、典型的には、「初期」データ・フェッチに
おいて生じ、そのとき、フェッチ要求がキャッシュ・コ
ントローラ153及び記憶コントローラ155を介して処理さ
れ、アダプタ154に戻されるまでいくらか時間がかかる
ような新しいアドレスからデータがフェッチされる。主
記憶162における再試行も同様の一時的な遅延を引き起
こすことがある。
アダプタ154がデータを引き渡すことができないとき
（第15C図）、アダプタ154は、「タグ・アップ」が検出
されると直ぐに「タグ・ダウン」線を立ち上げる。BCU1
56は、「タグ・アップ」を立ち上げた後５サイクル以内
に「タグ・ダウン」線をサンプルしなくてならない。
（第15C図）、アダプタ154は、「タグ・アップ」が検出
されると直ぐに「タグ・ダウン」線を立ち上げる。BCU1
56は、「タグ・アップ」を立ち上げた後５サイクル以内
に「タグ・ダウン」線をサンプルしなくてならない。
アダプタ154は、第１のデータ・ワード（４バイト）
が可用となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ154は、第１の２バイトをバス250上に配置
し、「タグ・ダウン」を下降させる。「タグ・ダウン」
信号の下降端は、BCUの論理253をトリガする。
が可用となるまで「タグ・ダウン」を維持する。その瞬
間、アダプタ154は、第１の２バイトをバス250上に配置
し、「タグ・ダウン」を下降させる。「タグ・ダウン」
信号の下降端は、BCUの論理253をトリガする。
BCU156は、「タグ・ダウン」の下降に続く２サイクル
の間その第１のバイトが有効であり、そのあと第２の２
バイトが可用であると仮定する。選択サイクルの間にセ
ット・アップされるカウントに応じて、一度に２バイト
ずつ、60バイトまでのバイトがそれに続くことができ
る。
の間その第１のバイトが有効であり、そのあと第２の２
バイトが可用であると仮定する。選択サイクルの間にセ
ット・アップされるカウントに応じて、一度に２バイト
ずつ、60バイトまでのバイトがそれに続くことができ
る。
選択サイクルで指令された全てのメイルボックス・デ
ータが受け取られた時、BCU156は、その動作を開始させ
た線256a上の、プロセッサ装置からBCUへの要求をリセ
ットするために、アダプタ154に対して線256b上の「BCU
からプロセッサ装置への肯定応答」信号を立ち上げる。
ータが受け取られた時、BCU156は、その動作を開始させ
た線256a上の、プロセッサ装置からBCUへの要求をリセ
ットするために、アダプタ154に対して線256b上の「BCU
からプロセッサ装置への肯定応答」信号を立ち上げる。
プロセッサ要素85とBCU156の間の大抵のデータ転送
は、アダプタ154中のベース・レジスタ110に記憶された
ベース・アドレスとキュー長を使用して、予定の記憶位
置188、189を通じて行なわれる。インバウンド・メッセ
ージ・キュー189は、BCU156によって送られた全てのメ
ッセージを時系列順に記憶する。
は、アダプタ154中のベース・レジスタ110に記憶された
ベース・アドレスとキュー長を使用して、予定の記憶位
置188、189を通じて行なわれる。インバウンド・メッセ
ージ・キュー189は、BCU156によって送られた全てのメ
ッセージを時系列順に記憶する。
E12C.バス制御ユニット156−一般な説明（第16及び第17
図） バス制御ユニット（BCU）156は、S/370プロセッサ85
及びS/370 I/O命令を実行するために利用される関連S/8
8プロセッサ62との間の主要な結合ハードウェアであ
る。
図） バス制御ユニット（BCU）156は、S/370プロセッサ85
及びS/370 I/O命令を実行するために利用される関連S/8
8プロセッサ62との間の主要な結合ハードウェアであ
る。
BCU156は、プロセッサ62に対して割り込みを与え、プ
ロセッサ62をその関連ハードウェアから非同期的に切り
放し、プロセッサ62をBCU156に対して結合することを、
S/88オペレーティング・システムに対して透過的に実行
するために、S/88プロセッサ62上で走っているアプリケ
ーション・プログラム（EXEC370）及びマイクロコード
（ETIO）と対話する手段を有している。その透過的割り
込み及び切り放し機構は、所望のS/370 I/O動作を実行
するべくS/88プロセッサ62によって使用可能な形式にコ
マンド及びデータを変換するために、S/370 I/Oコマン
ド及びデータをS/370プロセッサ85からS/88プロセッサ6
2へ効率的に転送するためにS/370及びS/88プロセッサの
直接転送を可能ならしめるために利用される。
ロセッサ62をその関連ハードウェアから非同期的に切り
放し、プロセッサ62をBCU156に対して結合することを、
S/88オペレーティング・システムに対して透過的に実行
するために、S/88プロセッサ62上で走っているアプリケ
ーション・プログラム（EXEC370）及びマイクロコード
（ETIO）と対話する手段を有している。その透過的割り
込み及び切り放し機構は、所望のS/370 I/O動作を実行
するべくS/88プロセッサ62によって使用可能な形式にコ
マンド及びデータを変換するために、S/370 I/Oコマン
ド及びデータをS/370プロセッサ85からS/88プロセッサ6
2へ効率的に転送するためにS/370及びS/88プロセッサの
直接転送を可能ならしめるために利用される。
EXEC370及びETIOはともに、マイクロコードまたはア
プリケーション・プログラムのどちらかであって、記憶
174またはキャッシュ173のどちらかに記憶されているこ
とが見て取れよう。
プリケーション・プログラムのどちらかであって、記憶
174またはキャッシュ173のどちらかに記憶されているこ
とが見て取れよう。
BCU156（第16図）は、バス制御ユニット・インターフ
ェース論理及びレジスタ205と、直列メモリ・アクセス
・コントローラ（DMAC）209と、ローカル記憶210を含
む。ローカル・アドレス及びデータ・バス247、223は、
記憶210を、ドライバ／レシーバ回路217、218を介して
プロセッサ要素62アドレス、データ・バス161a、161dに
結合し、インターフェース論理205に結合する。DMAC209
は、ラッチ233を介してアドレス・バス247に結合され、
ドライバ／レシーバ234を介してデータ・バス223に結合
されている。
ェース論理及びレジスタ205と、直列メモリ・アクセス
・コントローラ（DMAC）209と、ローカル記憶210を含
む。ローカル・アドレス及びデータ・バス247、223は、
記憶210を、ドライバ／レシーバ回路217、218を介して
プロセッサ要素62アドレス、データ・バス161a、161dに
結合し、インターフェース論理205に結合する。DMAC209
は、ラッチ233を介してアドレス・バス247に結合され、
ドライバ／レシーバ234を介してデータ・バス223に結合
されている。
DMAC209は、好適な実施例では、以下で説明されてい
る68450DMAコントローラである。
る68450DMAコントローラである。
DMAC209は、それぞれが特定の機能に専用である、要
求及び肯定応答経路によって、インターフェース論理20
5（第17図）に結合された４つのチャネル０乃至３をも
つ。チャネル０は、S/370記憶162中のメイルボックス領
域188（第28図）からローカル記憶210へS/370 I/Oコマ
ンドを転送する（メイルボックス読取）。チャネル１
は、記憶162から記憶210へS/370データを転送する（S/3
70 I/O書込）。チャネル２は、記憶210から記憶162へデ
ータを転送する（S/370 I/O読取）。チャネル３は、記
憶210から記憶162中のメッセージ・キュー領域189（第2
8図）に高優先度S/88メッセージを転送する（Ｑメッセ
ージ書込み）。
求及び肯定応答経路によって、インターフェース論理20
5（第17図）に結合された４つのチャネル０乃至３をも
つ。チャネル０は、S/370記憶162中のメイルボックス領
域188（第28図）からローカル記憶210へS/370 I/Oコマ
ンドを転送する（メイルボックス読取）。チャネル１
は、記憶162から記憶210へS/370データを転送する（S/3
70 I/O書込）。チャネル２は、記憶210から記憶162へデ
ータを転送する（S/370 I/O読取）。チャネル３は、記
憶210から記憶162中のメッセージ・キュー領域189（第2
8図）に高優先度S/88メッセージを転送する（Ｑメッセ
ージ書込み）。
バス・アダプタ154は、２つのチャネル０及び１をも
つ。アダプタ・チャネル０は、DMACチャネル０、１のメ
イルボックス読取及びS/370 I/O書込（すなわち、S/370
からBCU156へのデータの流れ）を扱う。アダプタ・チャ
ネル１は、DMAC2、３のS/370 I/O読取及びＱメッセージ
書込機能（すなわち、BCU156からS/370へのデータの流
れ）を扱う。
つ。アダプタ・チャネル０は、DMACチャネル０、１のメ
イルボックス読取及びS/370 I/O書込（すなわち、S/370
からBCU156へのデータの流れ）を扱う。アダプタ・チャ
ネル１は、DMAC2、３のS/370 I/O読取及びＱメッセージ
書込機能（すなわち、BCU156からS/370へのデータの流
れ）を扱う。
E12D.直接メモリ・アクセス・コントローラ209 DMAC209は、好適には、モトローラ社が発行しているM
68000Family Reference Manual,FR68K/D,1988に記載さ
れているタイプ（MC68450）である。DMAC209は、プロセ
ッサからの最小の介入で、データのブロックを迅速且つ
効率的な方法で移動することによって、（この実施例の
M68020プロセッサなどの）モトローラ社M68000ファミリ
・マイクロプロセッサの性能及びアーチテクチャ的な能
力を補うように設計されている。DMAC209は、メモリか
らメモリ、メモリから装置、装置からメモリのデータ転
送を実行する。
68000Family Reference Manual,FR68K/D,1988に記載さ
れているタイプ（MC68450）である。DMAC209は、プロセ
ッサからの最小の介入で、データのブロックを迅速且つ
効率的な方法で移動することによって、（この実施例の
M68020プロセッサなどの）モトローラ社M68000ファミリ
・マイクロプロセッサの性能及びアーチテクチャ的な能
力を補うように設計されている。DMAC209は、メモリか
らメモリ、メモリから装置、装置からメモリのデータ転
送を実行する。
このDMACは、プログラム可能な優先順位をもつ独立な
４つのDMAチャネルをもち、24ビット・アドレスと16ビ
ット・データ・バスをもつ非同期M68000バス構造を使用
する。それは、明示的にも暗示的にもアドレスすること
ができる。
４つのDMAチャネルをもち、24ビット・アドレスと16ビ
ット・データ・バスをもつ非同期M68000バス構造を使用
する。それは、明示的にも暗示的にもアドレスすること
ができる。
参照番号209などのDMACの主要な目的は、ソフトウェ
ア制御下にあるマイクロプロセッサが扱うよりも通常は
るかに高速でデータを転送することにある。直接マモリ
・アクセス（DMA）という用語は、マイクロプロセッサ
が行うのと同様にしてシステム中のメモリに周辺装置が
アクセスする能力のことである。この実施例におけるそ
のメモリとは、ローカル記憶210のことである。DMA動作
は、システム・プロセッサが実行する必要がある別の動
作と並行的に行うことができ、以て全体のシステム性能
を著しく高めるのである。
ア制御下にあるマイクロプロセッサが扱うよりも通常は
るかに高速でデータを転送することにある。直接マモリ
・アクセス（DMA）という用語は、マイクロプロセッサ
が行うのと同様にしてシステム中のメモリに周辺装置が
アクセスする能力のことである。この実施例におけるそ
のメモリとは、ローカル記憶210のことである。DMA動作
は、システム・プロセッサが実行する必要がある別の動
作と並行的に行うことができ、以て全体のシステム性能
を著しく高めるのである。
DMAC209は、データのブロックを、ローカル・バス223
の限界に近付く速度で移動する。データのブロックは、
記憶中の特定アドレスで始まるバイト、ワードまたは長
ワード・オペランドの列からなり、転送カウントによっ
て決定されるブロック長をもつ。単一チャネル動作に
は、記憶210との間の複数ブロックのデータの転送が関
与することができる。
の限界に近付く速度で移動する。データのブロックは、
記憶中の特定アドレスで始まるバイト、ワードまたは長
ワード・オペランドの列からなり、転送カウントによっ
て決定されるブロック長をもつ。単一チャネル動作に
は、記憶210との間の複数ブロックのデータの転送が関
与することができる。
DMAC209に係わるどの動作も、プロセッサ要素62によ
るチャネル初期化、データ転送及びブロックの終了、と
いう同一の基本的ステップの後に続くことになる。初期
化フェーズでは、プロセッサ62がDMACのレジスタに、制
御情報と、アドレス・ポインタと、転送カウントをロー
ドし、チャネルを開始させる。転送フェーズの間、DMAC
209はオペランド転送ための要求を受け入れて、その転
送のためのアドレシングとバス制御を与える。終了フェ
ーズは、動作の完了後行なわれ、そのとき、DMACは状況
レジスタCSR中に動作の状況を表示する。データ転送の
全てのフェーズの間、DMAC209は次の３つの動作モード
のうちの１つにある。
るチャネル初期化、データ転送及びブロックの終了、と
いう同一の基本的ステップの後に続くことになる。初期
化フェーズでは、プロセッサ62がDMACのレジスタに、制
御情報と、アドレス・ポインタと、転送カウントをロー
ドし、チャネルを開始させる。転送フェーズの間、DMAC
209はオペランド転送ための要求を受け入れて、その転
送のためのアドレシングとバス制御を与える。終了フェ
ーズは、動作の完了後行なわれ、そのとき、DMACは状況
レジスタCSR中に動作の状況を表示する。データ転送の
全てのフェーズの間、DMAC209は次の３つの動作モード
のうちの１つにある。
（１） IDLE（遊休）−これは、DMAC209が、外部装置
によってリセットされ、システム・プロセッサ62による
初期化、または周辺装置からのオペランド転送要求を待
っている時に想定する状態にある。
によってリセットされ、システム・プロセッサ62による
初期化、または周辺装置からのオペランド転送要求を待
っている時に想定する状態にある。
（２） MPU−これは、DMACがシステム中の別のバス・
マスタ（通常、主システム・プロセッサ62）によってチ
ップ選択されたとき入る状態である。このモードでは、
チャネル動作をチェックし、あるいはブロック転送の状
況をチェックするために、DMAC内部レジスタが読み書き
される。
マスタ（通常、主システム・プロセッサ62）によってチ
ップ選択されたとき入る状態である。このモードでは、
チャネル動作をチェックし、あるいはブロック転送の状
況をチェックするために、DMAC内部レジスタが読み書き
される。
（３） DM−これは、DMAC209が、オペランド転送を実
行するためにバス・マスタとして動作しているときに入
る状態である。
行するためにバス・マスタとして動作しているときに入
る状態である。
DMACは、暗示的アドレスまたは明示的アドレス・デー
タ転送を実行することができる。明示的転送の場合、デ
ータはソースから内部DMAC保持レジスタに転送され、次
のバス・サイクルで保持レジスタから宛先へと移動され
る。暗示的データ転送は、内部的DMACバッファ動作なし
でソースから宛先へ直接データが転送されるので、１バ
ス・サイクルしか要さない。
タ転送を実行することができる。明示的転送の場合、デ
ータはソースから内部DMAC保持レジスタに転送され、次
のバス・サイクルで保持レジスタから宛先へと移動され
る。暗示的データ転送は、内部的DMACバッファ動作なし
でソースから宛先へ直接データが転送されるので、１バ
ス・サイクルしか要さない。
さて、（Ａ）単一ブロック転送、（Ｂ）連続動作、
（Ｃ）連鎖動作、という３つのタイプのチャネル動作が
存在する。単一ブロックのデータを転送するときには、
メモリ・アドレス・レジスタMAR及び装置アドレス・レ
ジスタDARは、ユーザーによって、転送のソース及び宛
先を指定するように初期化される。さらにまた、ブロッ
クの、転送されるオペランドの数をカウントするため
に、メモリ転送カウント・レジスタも初期化される。
（Ｃ）連鎖動作、という３つのタイプのチャネル動作が
存在する。単一ブロックのデータを転送するときには、
メモリ・アドレス・レジスタMAR及び装置アドレス・レ
ジスタDARは、ユーザーによって、転送のソース及び宛
先を指定するように初期化される。さらにまた、ブロッ
クの、転送されるオペランドの数をカウントするため
に、メモリ転送カウント・レジスタも初期化される。
２つの連鎖モードとして、アレイ連鎖と、連列アレイ
連鎖がある。アレイ連鎖モードは、メモリ・アドレス及
び転送カウントからなる、記憶210中の連続的アレイか
ら動作する。ベース・アドレス・レジスタBAR及びベー
ス転送カウントレジスタBTCは、そのアレイから動作す
る。ベース・アドレス・レジスタBAR及びベース転送カ
ウントレジスタBTCは、そのアレイの開始アドレスと、
アレイ・エントリの数をそれぞれ指し示すように初期化
される。そして、各ブロックの転送が完了するにつれ
て、次のエントリがアレイからフェッチされて、ベース
転送カウントがデクリメントされ、ベース・アドレス
は、次の新しいアレイ・エントリを指し示すようにイン
クリメントされる。ベース転送カウントがゼロに達した
とき、フェッチされたばかりのエントリがそのアレイで
定義させる最後のブロックである。
連鎖がある。アレイ連鎖モードは、メモリ・アドレス及
び転送カウントからなる、記憶210中の連続的アレイか
ら動作する。ベース・アドレス・レジスタBAR及びベー
ス転送カウントレジスタBTCは、そのアレイから動作す
る。ベース・アドレス・レジスタBAR及びベース転送カ
ウントレジスタBTCは、そのアレイの開始アドレスと、
アレイ・エントリの数をそれぞれ指し示すように初期化
される。そして、各ブロックの転送が完了するにつれ
て、次のエントリがアレイからフェッチされて、ベース
転送カウントがデクリメントされ、ベース・アドレス
は、次の新しいアレイ・エントリを指し示すようにイン
クリメントされる。ベース転送カウントがゼロに達した
とき、フェッチされたばかりのエントリがそのアレイで
定義させる最後のブロックである。
連列アレイ連鎖モードは、アレイ連鎖モードに類似す
るが、メモリ・アレイ中の各エントリがやはりアレイ中
の次のエントリを指し示す点で異なる。このことは、非
連続メモリ・アレイを許容する。最後のエントリは、ゼ
ロにセットされたリンク・アドレスを含む。ベース転送
カウント・レジスタBTCは、このモードでは不要であ
る。ベース・アドレス・レジスタBARは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要がなくアレイ・エン
トリを容易に移動しまたは挿入することを可能ならしめ
る。また、アレイ中のエントリの数は、DMAC209中で指
定する必要はない。このアドレシング・モードは、この
実施例では、DMAC209によって、以下詳述する方法でリ
ンク・リストから自由ワーク・キュー・ブロック（WQ
B）にアクセスするために使用される。
るが、メモリ・アレイ中の各エントリがやはりアレイ中
の次のエントリを指し示す点で異なる。このことは、非
連続メモリ・アレイを許容する。最後のエントリは、ゼ
ロにセットされたリンク・アドレスを含む。ベース転送
カウント・レジスタBTCは、このモードでは不要であ
る。ベース・アドレス・レジスタBARは、そのアレイの
最初のエントリのアドレスに初期化される。連結アドレ
スは、ベース・アドレスを、各ブロック転送の開始時点
で更新するために使用される。この連鎖モードは、アレ
イを順次的な順序に再構成する必要がなくアレイ・エン
トリを容易に移動しまたは挿入することを可能ならしめ
る。また、アレイ中のエントリの数は、DMAC209中で指
定する必要はない。このアドレシング・モードは、この
実施例では、DMAC209によって、以下詳述する方法でリ
ンク・リストから自由ワーク・キュー・ブロック（WQ
B）にアクセスするために使用される。
DMAC209は、DMA動作の完了、またはPCL線57a乃至57d
を使用する装置の要求時などのいくつかの事象発生に対
応してプロセッサ要素62に割り込みをかけることにな
る。DMAC209は、プロセッサ要素62ベクタ割り込み構造
で使用するために、８個のチップ上ベクタ・レジスタに
割り込みベクタを保持する。２つの割り込みベクタ、す
なわち、正常割り込みベクタ（NIV）及びエラー割り込
みベクタ（EIV）はどのチャネルにも利用可能である。
を使用する装置の要求時などのいくつかの事象発生に対
応してプロセッサ要素62に割り込みをかけることにな
る。DMAC209は、プロセッサ要素62ベクタ割り込み構造
で使用するために、８個のチップ上ベクタ・レジスタに
割り込みベクタを保持する。２つの割り込みベクタ、す
なわち、正常割り込みベクタ（NIV）及びエラー割り込
みベクタ（EIV）はどのチャネルにも利用可能である。
各チャネルは、０、１、２または３の優先レベルを与
えられており、すなわち、チャネル０、１、２、３はそ
れぞれ優先レベル０、２、２、１を割当てられている
（優先レベル０が最高である）。
えられており、すなわち、チャネル０、１、２、３はそ
れぞれ優先レベル０、２、２、１を割当てられている
（優先レベル０が最高である）。
要求は、装置によって外部的に発生されるか、DMAC20
9の自動要求機構によって内部的に発生される。自動要
求は、チャネルが常に要求保留の場合は最大速度で発生
され、あるいはDMA活動に可用なバス帯域の一部を選択
することによって決定される限定された速度で発生され
る。外部要求は、各チャネルに関連する要求信号によっ
て発生されるバースト要求またはサイクル・スチール要
求のどちらかである。
9の自動要求機構によって内部的に発生される。自動要
求は、チャネルが常に要求保留の場合は最大速度で発生
され、あるいはDMA活動に可用なバス帯域の一部を選択
することによって決定される限定された速度で発生され
る。外部要求は、各チャネルに関連する要求信号によっ
て発生されるバースト要求またはサイクル・スチール要
求のどちらかである。
DMAC209は４つのチャネルに１つの汎用制御レジスタG
CRを加えたもののめいめいごとに、17個のレジスタ（第
18図）をもち、それらは全てソフトウェアの制御下にあ
る。
CRを加えたもののめいめいごとに、17個のレジスタ（第
18図）をもち、それらは全てソフトウェアの制御下にあ
る。
DMAC209レジスタは、ソース及び宛先アドレス及び機
能コードと、転送カウントと、オペランド・サイズと、
装置ポート・サイズと、チャネル優先順位と、連続アド
レス及び転送カウントと、周辺制御線の機能などのデー
タ転送についての情報を含む。１つのレジスタCSRがま
た、チャネル活動、周辺入力、及びDMA転送の間に生じ
たかもしれないさまざまな事象についての状況及びエラ
ー情報を与える。一般制御レジスタGCRは、限定された
自動要求DMA動作で使用するべきバス利用係数を選択す
る。
能コードと、転送カウントと、オペランド・サイズと、
装置ポート・サイズと、チャネル優先順位と、連続アド
レス及び転送カウントと、周辺制御線の機能などのデー
タ転送についての情報を含む。１つのレジスタCSRがま
た、チャネル活動、周辺入力、及びDMA転送の間に生じ
たかもしれないさまざまな事象についての状況及びエラ
ー情報を与える。一般制御レジスタGCRは、限定された
自動要求DMA動作で使用するべきバス利用係数を選択す
る。
入力及び出力信号は、機能的には、以下で説明する群
に構成される（第19A参照）。
に構成される（第19A参照）。
アドレス／データ・バス（A8-A23,D0-D15）は、16ビ
ット・バスであって、DMAモードの動作の間にアドレス
出力を与えるように時間的に多重化され、（プロセッサ
要素62書込みまたはDMAC読取の間に）外部装置からデー
タを入力し、（プロセッサ要素62読取またはDMAC書込み
の間に）外部装置にデータを出力するための両方向デー
タ・バスとして使用される。これは３状態バスであっ
て、マルチプレクス線OWN及びDDIRによって制御される
外部ラッチ及びバッファ233、234を使用してデマルチプ
レクスされる。
ット・バスであって、DMAモードの動作の間にアドレス
出力を与えるように時間的に多重化され、（プロセッサ
要素62書込みまたはDMAC読取の間に）外部装置からデー
タを入力し、（プロセッサ要素62読取またはDMAC書込み
の間に）外部装置にデータを出力するための両方向デー
タ・バスとして使用される。これは３状態バスであっ
て、マルチプレクス線OWN及びDDIRによって制御される
外部ラッチ及びバッファ233、234を使用してデマルチプ
レクスされる。
バス247の下位アドレス・バス線A1乃至A7は、MPUモー
ドにおいてDMAC内部レジスタにアクセスし、且つDMAモ
ードにおいて下位７アドレス出力を与えるために使用さ
れる。
ドにおいてDMAC内部レジスタにアクセスし、且つDMAモ
ードにおいて下位７アドレス出力を与えるために使用さ
れる。
機能コード線FC0乃至FC2は、３状態出力であって、DM
Aモードにおいて、ユーザーによって決定することがで
きる個別のアドレス空間を与えるようにアドレス・バス
247上の値をさらに修飾するために使用される。これら
の線上に配置される値は、DMAバス・サイクルの間に使
用されるアドレスを与えるレジスタに応じて、内部機能
コード・レジスタMFC、DFC、BFCのうちの１つから持っ
て来られる。
Aモードにおいて、ユーザーによって決定することがで
きる個別のアドレス空間を与えるようにアドレス・バス
247上の値をさらに修飾するために使用される。これら
の線上に配置される値は、DMAバス・サイクルの間に使
用されるアドレスを与えるレジスタに応じて、内部機能
コード・レジスタMFC、DFC、BFCのうちの１つから持っ
て来られる。
非同期バス制御線は、次の制御信号、すなわち、選択
アドレス・ストローブ、読取／書込、上方及び下方デー
タ・ストローブ、及びデータ転送肯定応答を使用して非
同期データ転送を制御する。
アドレス・ストローブ、読取／書込、上方及び下方デー
タ・ストローブ、及びデータ転送肯定応答を使用して非
同期データ転送を制御する。
選択入力線296は、MPCバス・サイクルのためにDMAC20
9を選択するために使用される。その線が立ち上げられ
た時、A1乃至A7上のアドレス及びデータ・ストローブ
（あるいは８ビット・バスを使用した時のA0）は、その
転送に関与することになる内部DMACレジスタを選択す
る。選択は、アドレス・デコード信号をアドレス及びデ
ータ・ストローブで修飾することによって発生されるべ
きである。
9を選択するために使用される。その線が立ち上げられ
た時、A1乃至A7上のアドレス及びデータ・ストローブ
（あるいは８ビット・バスを使用した時のA0）は、その
転送に関与することになる内部DMACレジスタを選択す
る。選択は、アドレス・デコード信号をアドレス及びデ
ータ・ストローブで修飾することによって発生されるべ
きである。
線270b上のアドレス・ストローブ（AS）は、DMAモー
ドで、有効アドレスがアドレス・バス161上にあること
を示すために出力として使用される両方向信号である。
MPUまたはIDLEモードでは、それは（もしDMACがバスの
使用を要求しそれを許可されていたなら）DMACが何時バ
スの制御を得ることができるかを決定するために入力と
して使用される。
ドで、有効アドレスがアドレス・バス161上にあること
を示すために出力として使用される両方向信号である。
MPUまたはIDLEモードでは、それは（もしDMACがバスの
使用を要求しそれを許可されていたなら）DMACが何時バ
スの制御を得ることができるかを決定するために入力と
して使用される。
読取／書込は、バス・サイクルの間にデータ転送の方
向を示すために使用される両方向信号（図示しない）で
ある。MPUモードでは、その高レベルが、転送がDMAC209
からデータ・バス223へ向かっていることを示し、低レ
ベルが、データ・バスからDMAC209への転送を示す。DMA
モードでは、高レベルは、アドレスされたメモリ210か
らデータ・バス223への転送を示し、低レベルが、デー
タ・バス223からアドレスされたメモリ210への転送を示
す。
向を示すために使用される両方向信号（図示しない）で
ある。MPUモードでは、その高レベルが、転送がDMAC209
からデータ・バス223へ向かっていることを示し、低レ
ベルが、データ・バスからDMAC209への転送を示す。DMA
モードでは、高レベルは、アドレスされたメモリ210か
らデータ・バス223への転送を示し、低レベルが、デー
タ・バス223からアドレスされたメモリ210への転送を示
す。
上方及び下方データ・ストローブ両方向線（図示しな
い）は、バス上でデータが有効である時と、D8-15また
はD0−７のうちバスのどの部分が転送に関与すべきかを
示す。
い）は、バス上でデータが有効である時と、D8-15また
はD0−７のうちバスのどの部分が転送に関与すべきかを
示す。
データ転送肯定応答（DTACK）両方向線265は、非同期
バス・サイクルを終了してもよいことを知らせるために
使用される。MPUモードでは、この出力は、DMAC209がプ
ロセッサ要素62からデータを受け入れ、またはプロセッ
サ要素62のためにバス上にデータを配置したことを示
す。DMAモードでは、この入力265は、バス・サイクルを
終了すべき時を決定するためにDMACによってモニタされ
る。DTACK265が否定される状態にとどまっている限り、
DMACはバス・サイクルに待ちサイクルを挿入し、DTACK2
65が立ち上がった時、バス・サイクルは終了される（但
し、PCL257がレディ信号として使用されるときは例外で
あって、その場合、両信号は、サイクルが完了する前に
立ち上げられなくてはならない）。
バス・サイクルを終了してもよいことを知らせるために
使用される。MPUモードでは、この出力は、DMAC209がプ
ロセッサ要素62からデータを受け入れ、またはプロセッ
サ要素62のためにバス上にデータを配置したことを示
す。DMAモードでは、この入力265は、バス・サイクルを
終了すべき時を決定するためにDMACによってモニタされ
る。DTACK265が否定される状態にとどまっている限り、
DMACはバス・サイクルに待ちサイクルを挿入し、DTACK2
65が立ち上がった時、バス・サイクルは終了される（但
し、PCL257がレディ信号として使用されるときは例外で
あって、その場合、両信号は、サイクルが完了する前に
立ち上げられなくてはならない）。
線OWN及びDDIR上の多重制御信号は、バス248上のアド
レス及びデータ情報を分離し、あるDMACバス・サイクル
の間にデータ・バス223の上半分と下半分の間でデータ
を転送するべく外部マルチプレクス／デマルチプレクス
装置233、234を制御するために使用される。OWN線は、D
MAC209がバスを制御しつつあることを示す出力である。
それは、外部アドレス・ドライバと、制御信号バッファ
とをターン・オンさせるために使用される。
レス及びデータ情報を分離し、あるDMACバス・サイクル
の間にデータ・バス223の上半分と下半分の間でデータ
を転送するべく外部マルチプレクス／デマルチプレクス
装置233、234を制御するために使用される。OWN線は、D
MAC209がバスを制御しつつあることを示す出力である。
それは、外部アドレス・ドライバと、制御信号バッファ
とをターン・オンさせるために使用される。
バス要求（BR）線269は、ローカル・バス223、247の
制御を要求するためにDMACによって立ち上げられる出力
である。
制御を要求するためにDMACによって立ち上げられる出力
である。
バス許容（BG）線268は、DMAC209に、現在のバス・サ
イクルが完了すると直ぐにバス支配権を引き受けてよい
ことを知らせるために、外部バス・アービタ16によって
立ち上げられる入力である。
イクルが完了すると直ぐにバス支配権を引き受けてよい
ことを知らせるために、外部バス・アービタ16によって
立ち上げられる入力である。
線258a及び258b上の２つの割り込み制御信号IRQ及びI
ACKは、割り込み論理212を介して、プロセッサ要素62と
の割り込み要求／肯定応答ハンドシェーク・シーケンス
を形成する。線258b上の割り込み肯定応答（IACK）は、
プロセッサ要素62がDMAC209から割り込みを受け取った
ことを通知するために、論理216を介してプロセッサ要
素62によって立ち上げられる。IACKの立ち上げに応答し
て、DMAC209は、適正な割り込みハンドラ・ルーチンの
アドレスをフェッチするために、プロセッサ要素62によ
って使用されることになるバス223のD0-D7上のベクタを
配置する。
ACKは、割り込み論理212を介して、プロセッサ要素62と
の割り込み要求／肯定応答ハンドシェーク・シーケンス
を形成する。線258b上の割り込み肯定応答（IACK）は、
プロセッサ要素62がDMAC209から割り込みを受け取った
ことを通知するために、論理216を介してプロセッサ要
素62によって立ち上げられる。IACKの立ち上げに応答し
て、DMAC209は、適正な割り込みハンドラ・ルーチンの
アドレスをフェッチするために、プロセッサ要素62によ
って使用されることになるバス223のD0-D7上のベクタを
配置する。
装置制御線は、DMAC209と、４つのDMACチャネルに結
合された装置の間のインターフェースを実行する。３つ
の線の４つの組が単一のDMACチャネルとその周辺装置に
専用となっており、残りの線は全てのチャネルによって
共有される大域的信号である。
合された装置の間のインターフェースを実行する。３つ
の線の４つの組が単一のDMACチャネルとその周辺装置に
専用となっており、残りの線は全てのチャネルによって
共有される大域的信号である。
線263a乃至263d上の要求（REQ0乃至REQ3）入力は、主
記憶162と記憶210の間のオペランド転送を要求するため
に論理253によって立ち上げられる。
記憶162と記憶210の間のオペランド転送を要求するため
に論理253によって立ち上げられる。
線264a乃至264d上の肯定応答（ACK0乃至ACH3）出力
は、その前の転送要求に応答してオペランドが転送され
つつあることを知らせるためにDMAC209によって立ち上
げられる。
は、その前の転送要求に応答してオペランドが転送され
つつあることを知らせるためにDMAC209によって立ち上
げられる。
周辺制御線（PCL0乃至PCL3）257a乃至257dは、レデ
ィ、取り消し、再ロード、状況、割り込み、またはイネ
ーブル・クロック入力として、あるいは開始パルス出力
として機能するようにセットされる。インターフェース
論理253及びDMAC209の間の双方向線である。
ィ、取り消し、再ロード、状況、割り込み、またはイネ
ーブル・クロック入力として、あるいは開始パルス出力
として機能するようにセットされる。インターフェース
論理253及びDMAC209の間の双方向線である。
データ転送完了（DTC）267は、DMACバス・サイクルの
間に、そのデータが成功裡に転送されたことを示すため
にDMAC209によって立ち上げられる出力である。
間に、そのデータが成功裡に転送されたことを示すため
にDMAC209によって立ち上げられる出力である。
完了（DONE）。この双方向信号は、DMACバス・サイク
ルの間に、転送されつつあるデータがそのブロックの最
後の項目であることを示すために、DMAC209または周辺
装置によって立ち上げられる。DMACは、メモリ転送カウ
ント・レジスタがゼロにデクリメントされるときのバス
・サイクルの間にこの信号を出す。
ルの間に、転送されつつあるデータがそのブロックの最
後の項目であることを示すために、DMAC209または周辺
装置によって立ち上げられる。DMACは、メモリ転送カウ
ント・レジスタがゼロにデクリメントされるときのバス
・サイクルの間にこの信号を出す。
E12E.バス制御ユニット156−詳細な説明（第19A乃至第1
9C図と第20図） （Ａ） 高速データ転送のためのインターフェース・レ
ジスタ 第19A乃至第19C図では、説明の便宜上、BCUインター
フェース論理205（第16図）がさまざまな機能ユニット
に分けられている。このため、論理205は、アダプタ154
とBCU156の間のデータ転送の速度と性能を高めるためロ
ーカル・データ・バス223とアダプタ・チャネル０、１
との間に介在された複数のインターフェース・レジスタ
をもつ。インターフェース205のハードウェア論理253
は、DMAC209と、アドレス・デコード及び調停論理216
と、アドレス・ストローブ論理215とともに、BCU156の
動作を制御する。
9C図と第20図） （Ａ） 高速データ転送のためのインターフェース・レ
ジスタ 第19A乃至第19C図では、説明の便宜上、BCUインター
フェース論理205（第16図）がさまざまな機能ユニット
に分けられている。このため、論理205は、アダプタ154
とBCU156の間のデータ転送の速度と性能を高めるためロ
ーカル・データ・バス223とアダプタ・チャネル０、１
との間に介在された複数のインターフェース・レジスタ
をもつ。インターフェース205のハードウェア論理253
は、DMAC209と、アドレス・デコード及び調停論理216
と、アドレス・ストローブ論理215とともに、BCU156の
動作を制御する。
インターフェース・レジスタは、アダプタ154とBCU15
6の間のデータ転送の状況を保持するために、チャネル
０及び１コマンド状況バス249、252に結合されたチャネ
ル０読取状況レジスタ229及びチャネル１書込状況レジ
スタ230を有する。
6の間のデータ転送の状況を保持するために、チャネル
０及び１コマンド状況バス249、252に結合されたチャネ
ル０読取状況レジスタ229及びチャネル１書込状況レジ
スタ230を有する。
チャネル０及び１コマンド・レジスタ214、225は、BC
U156からアダプタ154、S/370へのデータ転送コマンドを
一時的に保持する。
U156からアダプタ154、S/370へのデータ転送コマンドを
一時的に保持する。
チャネル０、１アドレス／データ・レジスタ219、227
は、S/370 I/Oデータ転送の間に、アダプタ154に転送す
るためのS/370アドレスを保持する。レジスタ227はま
た、アダプタ154に対するデータ転送（アドレス転送毎
に64バイトまで）の成功したI/Oデータ・ワード（４バ
イトまで）をも保持する。
は、S/370 I/Oデータ転送の間に、アダプタ154に転送す
るためのS/370アドレスを保持する。レジスタ227はま
た、アダプタ154に対するデータ転送（アドレス転送毎
に64バイトまで）の成功したI/Oデータ・ワード（４バ
イトまで）をも保持する。
チャネル０読取バッファは、BCUメイルボックス読取
及び/S/370 I/O書込動作の間に、アダプタ154から転送
されたデータを受け取る。
及び/S/370 I/O書込動作の間に、アダプタ154から転送
されたデータを受け取る。
チャネル０、1BSM読取／書込セレクト・アップ・バイ
ト・カウンタ220、222及びBSM読取／書込境界カウンタ2
21、224は、BCU156からアダプタ154へのデータの転送の
ためのバイト・カウントを保持する。その両カウンタ
は、データ転送によるS/37064バイト・アドレスの交差
を防止するために各チャネル毎に必要である。後で詳細
に説明するけれども、カウンタ220、221は、初期的にI/
O動作のために転送されるべき全体のバイト・カウント
（4KBまで）を記憶し、最後のブロック（64バイト）転
送の場合にのみ、すなわち最後のコマンド／データ転送
動作の場合に、S/370の開始アドレスを部分的に形成す
るようにレジスタ214、225にカウント値を転送するため
に使用される。境界カウンタ221、224は、どれかの単一
のコマンド・データ転送動作の場合に、BCU156によって
境界交差が検出されたとき、またはバイト・カウントが
64バイトよりも大きいとき、S/370アドレスを（部分的
に）与えるために使用される。
ト・カウンタ220、222及びBSM読取／書込境界カウンタ2
21、224は、BCU156からアダプタ154へのデータの転送の
ためのバイト・カウントを保持する。その両カウンタ
は、データ転送によるS/37064バイト・アドレスの交差
を防止するために各チャネル毎に必要である。後で詳細
に説明するけれども、カウンタ220、221は、初期的にI/
O動作のために転送されるべき全体のバイト・カウント
（4KBまで）を記憶し、最後のブロック（64バイト）転
送の場合にのみ、すなわち最後のコマンド／データ転送
動作の場合に、S/370の開始アドレスを部分的に形成す
るようにレジスタ214、225にカウント値を転送するため
に使用される。境界カウンタ221、224は、どれかの単一
のコマンド・データ転送動作の場合に、BCU156によって
境界交差が検出されたとき、またはバイト・カウントが
64バイトよりも大きいとき、S/370アドレスを（部分的
に）与えるために使用される。
カウンタ220、221、222及び224は、チャネル０または
１上での各データ転送の後に適宜デクリメントされる。
１上での各データ転送の後に適宜デクリメントされる。
キュー・カウンタ254は、アダプタ154を介するS/370
記憶への（16バイトまでの）メッセージ転送のために、
同様の機能を与える。
記憶への（16バイトまでの）メッセージ転送のために、
同様の機能を与える。
上記インターフェース・レジスタを選択するためのア
ドレスは、記憶210アドレス空間（第23C図）に記憶さ
れ、よく知られた方法でバス247上のアドレスをデコー
ドすることにより選択される。
ドレスは、記憶210アドレス空間（第23C図）に記憶さ
れ、よく知られた方法でバス247上のアドレスをデコー
ドすることにより選択される。
アダプタ154から論理253に至る、プロセッサからBCU
への要求線256a上の信号は、BCU156に、S/370メイルボ
ックス読取要求がレディであることを通知する。この信
号は、メイルボックス情報がローカル記憶210に格納さ
れてしまうまで、線256b上のBCU PU肯定応答信号によっ
てリセットされない。
への要求線256a上の信号は、BCU156に、S/370メイルボ
ックス読取要求がレディであることを通知する。この信
号は、メイルボックス情報がローカル記憶210に格納さ
れてしまうまで、線256b上のBCU PU肯定応答信号によっ
てリセットされない。
タグ・アップ及びタグ・ダウン線262a乃至262dは、ア
ダプタ・チャネル0,1上で、BCU156とアダプタ154の間の
データをストローブするために使用される。
ダプタ・チャネル0,1上で、BCU156とアダプタ154の間の
データをストローブするために使用される。
BCU論理253とMDAC209の間には、ハンドシェーク信号
が与えられる。BCU論理は、各DMAチャネルに１つづつ、
線263a乃至263d上にサービス要求を行う。DMACは、線26
4a乃至264d上の肯定応答信号で応える。選択270、デー
タ転送応答265、周辺制御線257a乃至257d、データ転送
完了267などの他の線は、DMAC209に関連して既に説明済
みである。
が与えられる。BCU論理は、各DMAチャネルに１つづつ、
線263a乃至263d上にサービス要求を行う。DMACは、線26
4a乃至264d上の肯定応答信号で応える。選択270、デー
タ転送応答265、周辺制御線257a乃至257d、データ転送
完了267などの他の線は、DMAC209に関連して既に説明済
みである。
（Ｂ） BCU切り放し及び割り込み論理215,216（第20及
び第21図） 前に、フォールト・トレラント動作及び単一システム
・イメージ環境などのS/88システムの固有の特徴の多く
をS/370システムのために用意するようにS/370及びS/88
プロセッサの緊密結合を達成するためには２つの機能が
重要であると述べた。これらの機能とは、ここでは、S/
88プロセッサの、その関連ハードウェアからの切り放
し、及び固有の割り込み機構である。その両機能は、S/
88オペレーティング・システムに透過的な様式で働く。
BCU156には、切り放し及び割り込み論理215、216が設け
られている。
び第21図） 前に、フォールト・トレラント動作及び単一システム
・イメージ環境などのS/88システムの固有の特徴の多く
をS/370システムのために用意するようにS/370及びS/88
プロセッサの緊密結合を達成するためには２つの機能が
重要であると述べた。これらの機能とは、ここでは、S/
88プロセッサの、その関連ハードウェアからの切り放
し、及び固有の割り込み機構である。その両機能は、S/
88オペレーティング・システムに透過的な様式で働く。
BCU156には、切り放し及び割り込み論理215、216が設け
られている。
「切り放し」論理は、各命令実行サイクルの間、S/88
プロセッサアドレス・バス161Aに印加させる仮想アドレ
スをデコードする。もしBCU156及びその記憶210に割当
てられた、予め選択されたS/88仮想アドレスのブロック
の１つが検出されたなら、S/88プロセッサ62からのアド
レス・ストローブ（AS）信号が、関連S/88ハードウェア
に対してではなく、BCU156に対してゲートされる。この
動作は、S/88オペレーティング・システム及びハードウ
ェアが、マシン・サイクルが生じていることを知ること
を禁止し、すなわち、その動作は、S/88には透過的であ
る。
プロセッサアドレス・バス161Aに印加させる仮想アドレ
スをデコードする。もしBCU156及びその記憶210に割当
てられた、予め選択されたS/88仮想アドレスのブロック
の１つが検出されたなら、S/88プロセッサ62からのアド
レス・ストローブ（AS）信号が、関連S/88ハードウェア
に対してではなく、BCU156に対してゲートされる。この
動作は、S/88オペレーティング・システム及びハードウ
ェアが、マシン・サイクルが生じていることを知ること
を禁止し、すなわち、その動作は、S/88には透過的であ
る。
しかし、S/88プロセッサ62は、このマシン・サイクル
の間BCU156を制御するように結合され、AS信号及び予め
選択されたアドレスは、S/370 I/O動作に関連する機能
を実行するために、BCU156中のさまざまな要素を選択し
制御するために使用される。
の間BCU156を制御するように結合され、AS信号及び予め
選択されたアドレスは、S/370 I/O動作に関連する機能
を実行するために、BCU156中のさまざまな要素を選択し
制御するために使用される。
S/88プロセッサ62上で走る特殊アプリケーション・コ
ード（EXEC370）は、BCU156に、通信を行わせる動作を
実行するように指令するために、これらの予め選択した
仮想アドレスをS/88バス161A上に配置することによっ
て、S/370プロセッサ85との通信を開始する。
ード（EXEC370）は、BCU156に、通信を行わせる動作を
実行するように指令するために、これらの予め選択した
仮想アドレスをS/88バス161A上に配置することによっ
て、S/370プロセッサ85との通信を開始する。
BCU156中のDMAC209及び他の論理は、この特殊アプリ
ケーション・コードを動作に呼び出す特殊レベル（６）
でS/88に割り込みを与える。各割り込みの提供は、S/88
オペレーティング・システムに対して透過的である。
ケーション・コードを動作に呼び出す特殊レベル（６）
でS/88に割り込みを与える。各割り込みの提供は、S/88
オペレーティング・システムに対して透過的である。
これらの割り込みに応答する割り込みハンドラ・ルー
チンのいくつかによって実行されるタイプの機能につい
て、S/370 I/O動作のファームウェアの概要の一例を参
照して簡単に説明する。
チンのいくつかによって実行されるタイプの機能につい
て、S/370 I/O動作のファームウェアの概要の一例を参
照して簡単に説明する。
さて、多重相手ユニットをもつモジュールにおいて、
対のユニット・ベースで、DMAC209を介してS/88に対す
るS/370割り込みを扱うための機構及びS/88オペレーテ
ィング・システムの変更について説明する。
対のユニット・ベースで、DMAC209を介してS/88に対す
るS/370割り込みを扱うための機構及びS/88オペレーテ
ィング・システムの変更について説明する。
ここで、１つの相手ユニットが、双対ローカル記憶、
DMAC、及びカスタム論理を含む双対S/370プロセッサを
もつ変更された双対S/88プロセッサ・ボードとサンドイ
ッチ状に接続されていることを想起されたい。この双対
サンドイッチ・ボードの同一の要素は、障害検出のため
完全に同期して（ロックステップ的に）並列に動作す
る。
DMAC、及びカスタム論理を含む双対S/370プロセッサを
もつ変更された双対S/88プロセッサ・ボードとサンドイ
ッチ状に接続されていることを想起されたい。この双対
サンドイッチ・ボードの同一の要素は、障害検出のため
完全に同期して（ロックステップ的に）並列に動作す
る。
このサンドイッチ構造全体は、通常、同一の相手サン
ドイッチ構造をもち、そして、その相手がロックステッ
プ的に動作するので、単一のフォールト・トレラントの
実態であるかのように見える。この２重に複製されたハ
ードウェアを、第21図に示すように、単一の動作ユニッ
トを考えても以下の説明では差し支えなかろう。
ドイッチ構造をもち、そして、その相手がロックステッ
プ的に動作するので、単一のフォールト・トレラントの
実態であるかのように見える。この２重に複製されたハ
ードウェアを、第21図に示すように、単一の動作ユニッ
トを考えても以下の説明では差し支えなかろう。
好適な実施例では、単一のモジュール筐体中に８個ま
での動作ユニット295乃至295−８が存在することがで
き、それらは、S/88オペレーティング・システムの単一
コピーの制御の下で、主記憶と、I/O機能と、電源とを
共有する。ユニット295（及び他のユニット295−２と29
5−８）は、第７図のボード21、23などの組ボードの対
に対応する。重要なことは、この多重CPU構成におい
て、S/88プロセッサ・ユニット62乃至62−８が、S/88の
ワークロードを共有するマルチプロセッサとして動作す
るが、S/370ユニット85乃至85−８は個別且つ独立に動
作して、相互に通信しないことである。各S/370ユニッ
トは、それ本来のオペレーティング・システムの制御の
ものとで動作し（S/370であれS/88であれ）筐体内の他
のCPUについては関知しない。
での動作ユニット295乃至295−８が存在することがで
き、それらは、S/88オペレーティング・システムの単一
コピーの制御の下で、主記憶と、I/O機能と、電源とを
共有する。ユニット295（及び他のユニット295−２と29
5−８）は、第７図のボード21、23などの組ボードの対
に対応する。重要なことは、この多重CPU構成におい
て、S/88プロセッサ・ユニット62乃至62−８が、S/88の
ワークロードを共有するマルチプロセッサとして動作す
るが、S/370ユニット85乃至85−８は個別且つ独立に動
作して、相互に通信しないことである。各S/370ユニッ
トは、それ本来のオペレーティング・システムの制御の
ものとで動作し（S/370であれS/88であれ）筐体内の他
のCPUについては関知しない。
多重処理環境及びS/88アーキテクチャのため、通常の
S/88システムの割り込みの処理は、CPUユニット62乃至6
2−８で共有される。簡略化された図式においては、（I
/O、タイマ、プログラム・トラップなどからの）各割り
込みは、全てのS/370プロセッサ・ユニットに対して並
列に共通バス30上に提供され、１つのユニットがそれに
サービスする責任を負い、別のユニットをしてそれを無
視させることになる。サービスを与えているユニットが
どれであるかに拘らず、ハンドラ・コードのためにオペ
レーティング・システム内には（ベクタ毎に）単一のエ
ントリ点が存在し、割り込みの後処理は、（単一の）オ
ペレーティング・システムによって決定され処理され
る。
S/88システムの割り込みの処理は、CPUユニット62乃至6
2−８で共有される。簡略化された図式においては、（I
/O、タイマ、プログラム・トラップなどからの）各割り
込みは、全てのS/370プロセッサ・ユニットに対して並
列に共通バス30上に提供され、１つのユニットがそれに
サービスする責任を負い、別のユニットをしてそれを無
視させることになる。サービスを与えているユニットが
どれであるかに拘らず、ハンドラ・コードのためにオペ
レーティング・システム内には（ベクタ毎に）単一のエ
ントリ点が存在し、割り込みの後処理は、（単一の）オ
ペレーティング・システムによって決定され処理され
る。
多重S/370構成においては、全ての正常S/88割り込み
が上述のように動作し、S/88ハンドラ・コードは変更さ
れない。また、DMAC209乃至209−８の割り込み提供を可
能ならしめるわずかなハードウェアの変更は、通常のS/
88割り込み機構及びソフトウェアに対して完全に透過的
である。
が上述のように動作し、S/88ハンドラ・コードは変更さ
れない。また、DMAC209乃至209−８の割り込み提供を可
能ならしめるわずかなハードウェアの変更は、通常のS/
88割り込み機構及びソフトウェアに対して完全に透過的
である。
必要条件として、DMAC割り込みが、DMAC、BCU及びS/3
70が接続されるS/88プロセッサ62によってのみ処理され
なくさはならなず、以て複数のS/370ユニット85乃至85
−８は、互いに干渉することができないようになってい
なくてはならない、ということがある。このため、DMAC
IRQ線258aは、S/88プロセッサ62に直接接続され、DMAC
209はS/88プロセッサ62に接続されて、通常のS/88割り
込み要求線のようには共通S/88バス30上にはあらわれな
い。S/370サポートのために、S/88から奪われたタイム
・スライスの間に、所与のS/88プロセッサ62が、直接接
続されたS/370に対して専用となる。
70が接続されるS/88プロセッサ62によってのみ処理され
なくさはならなず、以て複数のS/370ユニット85乃至85
−８は、互いに干渉することができないようになってい
なくてはならない、ということがある。このため、DMAC
IRQ線258aは、S/88プロセッサ62に直接接続され、DMAC
209はS/88プロセッサ62に接続されて、通常のS/88割り
込み要求線のようには共通S/88バス30上にはあらわれな
い。S/370サポートのために、S/88から奪われたタイム
・スライスの間に、所与のS/88プロセッサ62が、直接接
続されたS/370に対して専用となる。
主要S/88ベクタ・テーブル内の８つのユーザー・ベク
タ位置は、DMACによる使用のために予約され、これらの
ベクタは、S/88オペレーティング・システムに追加され
た８つのDMAC割り込みハンドラのハード・コードされた
アドレスである。これらの８つの割り込みハンドラは、
関連S/370プロセッサのために全てのDMACによって提供
される割り込みを処理するために全てのS/88プロセッサ
によって使用される。
タ位置は、DMACによる使用のために予約され、これらの
ベクタは、S/88オペレーティング・システムに追加され
た８つのDMAC割り込みハンドラのハード・コードされた
アドレスである。これらの８つの割り込みハンドラは、
関連S/370プロセッサのために全てのDMACによって提供
される割り込みを処理するために全てのS/88プロセッサ
によって使用される。
各DMAC209は、単一の割り込み要求（IRQ）出力信号
と、８個の内部ベクタ・レジスタ（チャネル毎に２個で
あって、正常動作とDMAC検出エラーにつき１個ずつ）を
もつ。そして初期化時（後述）に、これらのベクタ・レ
ジスタは、上述の８個の予約主要ベクタ・テーブルに対
応するようにプログラムされる。このようにして、DMAC
は、IRQを提供する時に８個のハンドラ・ルーチンのう
ちの１つを要求することができる。これらのハンドラ
は、「隠蔽された」ローカル記憶210のアドレス範囲内
にある仮想アドレスを与えることによって、DMAC、BCU
ハードウェア、キュー、リンク・リスト、及び全ての制
御パラメータにアクセスする。このハードウェア・デザ
インは、共通仮想アドレス切り放し「窓」が複数のS/37
0ユニットで共有されていても、各S/88S/37062が、自己
の記憶210にアクセスできることを保証する。すなわ
ち、S/88仮想アドレス空間007EXXXXは、21、23などの各
組ユニットが第10図に示すような専用S/88物理記憶をも
っていても全てのS/88-S/370マイクロプロセッサによっ
て使用される。
と、８個の内部ベクタ・レジスタ（チャネル毎に２個で
あって、正常動作とDMAC検出エラーにつき１個ずつ）を
もつ。そして初期化時（後述）に、これらのベクタ・レ
ジスタは、上述の８個の予約主要ベクタ・テーブルに対
応するようにプログラムされる。このようにして、DMAC
は、IRQを提供する時に８個のハンドラ・ルーチンのう
ちの１つを要求することができる。これらのハンドラ
は、「隠蔽された」ローカル記憶210のアドレス範囲内
にある仮想アドレスを与えることによって、DMAC、BCU
ハードウェア、キュー、リンク・リスト、及び全ての制
御パラメータにアクセスする。このハードウェア・デザ
インは、共通仮想アドレス切り放し「窓」が複数のS/37
0ユニットで共有されていても、各S/88S/37062が、自己
の記憶210にアクセスできることを保証する。すなわ
ち、S/88仮想アドレス空間007EXXXXは、21、23などの各
組ユニットが第10図に示すような専用S/88物理記憶をも
っていても全てのS/88-S/370マイクロプロセッサによっ
て使用される。
多重S/370構成においては、全てのDMAC209乃至209−
８は、これらの８個のベクタ・レジスタに関しては同様
にプログラムされ、それらは全て主要ベクタ・テーブル
と、ハンドラ・ルーチンとを共用する。そして、記憶21
0などに対するめいめいのアクセス時に、分化及び切り
放しが生じる。DMAC IRQの、そのS/88プロセッサ62への
ハード接続による提供は、その切り放しと相俟って、S/
370プロセッサの分離及び完全性と、S/88動作との非干
渉性を保証する。そして、「遺失」S/88CPU時間を除
き、これらの割り込みのサービスはS/88オペレーティン
グ・システムに透過的である。
８は、これらの８個のベクタ・レジスタに関しては同様
にプログラムされ、それらは全て主要ベクタ・テーブル
と、ハンドラ・ルーチンとを共用する。そして、記憶21
0などに対するめいめいのアクセス時に、分化及び切り
放しが生じる。DMAC IRQの、そのS/88プロセッサ62への
ハード接続による提供は、その切り放しと相俟って、S/
370プロセッサの分離及び完全性と、S/88動作との非干
渉性を保証する。そして、「遺失」S/88CPU時間を除
き、これらの割り込みのサービスはS/88オペレーティン
グ・システムに透過的である。
こうして、この割り込み設計構成の全体は、異なる割
り込みサービス思想を使用する多重処理環境から個々の
プロセッサ機能を奪うことによって、多重S/370ユニッ
トの分離及び保護を行ないながらS/370DMAC割り込みの
間欠的「要求時専用」サービスを、多重処理システム動
作に実質的に影響を与えることなく、また多重処理オペ
レーティング・システムを実質的に変更することなく達
成するのである。
り込みサービス思想を使用する多重処理環境から個々の
プロセッサ機能を奪うことによって、多重S/370ユニッ
トの分離及び保護を行ないながらS/370DMAC割り込みの
間欠的「要求時専用」サービスを、多重処理システム動
作に実質的に影響を与えることなく、また多重処理オペ
レーティング・システムを実質的に変更することなく達
成するのである。
各DMAC割り込み機構を詳細に説明するために、ここで
第19A及び第20図を参照する。選択ベクタをもつDMAC209
などの周辺装置がS/88プロセッサ62に割り込み要求を提
供する時、単一IRQ線258aがその装置によってアクティ
ブとなされる。このIRQ線は、S/88プロセッサ・アーキ
テクチャによって記述されているような様式でエンコー
ディング回路293に結線され、以て、特定優先レベル６
で入力ピンIPL0乃至IPL2を介してS/88プロセッサ62にエ
ンコードされた割り込み要求を提供する。
第19A及び第20図を参照する。選択ベクタをもつDMAC209
などの周辺装置がS/88プロセッサ62に割り込み要求を提
供する時、単一IRQ線258aがその装置によってアクティ
ブとなされる。このIRQ線は、S/88プロセッサ・アーキ
テクチャによって記述されているような様式でエンコー
ディング回路293に結線され、以て、特定優先レベル６
で入力ピンIPL0乃至IPL2を介してS/88プロセッサ62にエ
ンコードされた割り込み要求を提供する。
プロセッサ62は、内部状況レジスタに保持されている
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ62は、特殊な「割り込み肯
定応答（IACK）サイクル」を開始する。
優先順位マスク・ビットを使用して、割り込みにサービ
スすることができる時を効率的に決定する。そして、レ
ディであるとき、プロセッサ62は、特殊な「割り込み肯
定応答（IACK）サイクル」を開始する。
内部的にプロセッサ62によって制御されるIACKサイク
ルにおいては、サイクルのタイプと、サービスされてい
る優先レベルを識別するために、アドレス・バス161A上
に、固有のアドレス構成が提供される。これはまた、効
率的にも、割り込み装置からのベクタ番号の要求でもあ
る。要求を出す全ての装置は、サービスされている優先
レベルを自己の優先レベルと比較し、一致する優先レベ
ルをもつ装置が、プロセッサ62が読むために、１バイト
のベクタ番号をそのデータ・バス161Dにゲートする。
ルにおいては、サイクルのタイプと、サービスされてい
る優先レベルを識別するために、アドレス・バス161A上
に、固有のアドレス構成が提供される。これはまた、効
率的にも、割り込み装置からのベクタ番号の要求でもあ
る。要求を出す全ての装置は、サービスされている優先
レベルを自己の優先レベルと比較し、一致する優先レベ
ルをもつ装置が、プロセッサ62が読むために、１バイト
のベクタ番号をそのデータ・バス161Dにゲートする。
ベクタ番号が一旦得られると、プロセッサ62は、監視
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって達
成され、以て例外ベクタのメモリ・アドレスが与えられ
る。このベクタは、割り込みハンドラ・コードのための
新しいプログラム・カウンタ値である。
スタック上に基本的内部状況をセーブし、次に、使用す
べき例外ベクタのアドレスを発生する。このことは、装
置のベクタ番号に内部的に４を掛け、この結果を内部ベ
クタ・ベース・レジスタの内容に加えることによって達
成され、以て例外ベクタのメモリ・アドレスが与えられ
る。このベクタは、割り込みハンドラ・コードのための
新しいプログラム・カウンタ値である。
この新しいカウンタ値を使用して最初の命令がフェッ
チされ、通常の命令デコーディング及び実行が、監視状
態で、プロセッサ62状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
チされ、通常の命令デコーディング及び実行が、監視状
態で、プロセッサ62状況レジスタをこの現在の優先レベ
ルにセットすることにより再開される。
最初の割り込みハンドラ命令をフェッチすることを通
じてのIACKサイクルの開始からの上述のステップは、ハ
ードウェア及びプロセッサ62の内部動作の組合せによっ
て行なわれ、プログラム命令実行を必要としない。その
正味の効果は、より高い優先順位割り込みハンドラを実
行するために、前以て走っている（より低い優先順位
の）プログラムの透過的優先使用である。
じてのIACKサイクルの開始からの上述のステップは、ハ
ードウェア及びプロセッサ62の内部動作の組合せによっ
て行なわれ、プログラム命令実行を必要としない。その
正味の効果は、より高い優先順位割り込みハンドラを実
行するために、前以て走っている（より低い優先順位
の）プログラムの透過的優先使用である。
好適な実施例におけるDMAC209割り込みは、優先レベ
ル６に結び付けられ、プロセッサ62アーキテクチャに完
全に従う。DMAC209は内部的にプログラムされた８個の
ベクタ番号をもち、８つの個別のハンドラ・ルーチンが
使用される。
ル６に結び付けられ、プロセッサ62アーキテクチャに完
全に従う。DMAC209は内部的にプログラムされた８個の
ベクタ番号をもち、８つの個別のハンドラ・ルーチンが
使用される。
デコード及び調停論理（第19A図）とAS制御論理215
は、S/88プロセッサ62切り放し機構を与えること以外
に、IACKサイクルの間にこの割り込み機能を制御する。
は、S/88プロセッサ62切り放し機構を与えること以外
に、IACKサイクルの間にこの割り込み機能を制御する。
これらの詳細なハードウェア機能を、第19A図の論理2
15及び216を詳細に示す第20図を参照して説明する。プ
ロセッサ要素（PE）62からのアドレス・ストローブ線27
0は、制御論理215の１つの入力に結合される。論理216
は、一対のデコード回路280、281をもつ。回路280の出
力282は、論理215に結合され、回路280の出力282もま
た、ANDゲート291及び287を介して論理215に結合され
る。通常、命令実行の間に、デコード回路280、281が線
270上にストローブ信号（AS）を、PE62に接続されたS/8
8ハードウェアに対する正常アドレス・ストローブであ
る線270aに論理215を介して通過させる。
15及び216を詳細に示す第20図を参照して説明する。プ
ロセッサ要素（PE）62からのアドレス・ストローブ線27
0は、制御論理215の１つの入力に結合される。論理216
は、一対のデコード回路280、281をもつ。回路280の出
力282は、論理215に結合され、回路280の出力282もま
た、ANDゲート291及び287を介して論理215に結合され
る。通常、命令実行の間に、デコード回路280、281が線
270上にストローブ信号（AS）を、PE62に接続されたS/8
8ハードウェアに対する正常アドレス・ストローブであ
る線270aに論理215を介して通過させる。
しかし、S/88プロセッサ62によって実行される命令
が、アドレス・バス161A上に、“007E"（これは、PE62
をそのS/88ハードウェアから切り放し、PE62をS/370 I/
O動作に関連する機能のためにBCU156に結合することを
意味する）に等しい、16進上位４桁をもつ仮想アドレス
を印加するなら、デコード論理280は、線270a上のAS信
号をブロックするために線282上に信号を配置し、線270
bを介してBCU156にASを送る。デコード論理280はまた、
線FCO−２上の適当な機能コードを検出するように設計
することもできるが、それは単なる設計事項である。第
22、23及び24図は、バス161A上のアドレス信号と、線27
0上のアドレス・ストローブとの間の遅延を示してい
る。これは、AS信号が立ち上げられる時点より前に線27
0a上のASをブロックすることを可能ならしめる。尚、そ
のアドレス・バスに印加されるS/88仮想アドレスの特殊
なグループ以外の手段を、PE62をその関連S/88ハードウ
ェアから切り放し、PE62をBCU156の結合することを示す
条件をデコードするために使用することもできることが
理解されよう。
が、アドレス・バス161A上に、“007E"（これは、PE62
をそのS/88ハードウェアから切り放し、PE62をS/370 I/
O動作に関連する機能のためにBCU156に結合することを
意味する）に等しい、16進上位４桁をもつ仮想アドレス
を印加するなら、デコード論理280は、線270a上のAS信
号をブロックするために線282上に信号を配置し、線270
bを介してBCU156にASを送る。デコード論理280はまた、
線FCO−２上の適当な機能コードを検出するように設計
することもできるが、それは単なる設計事項である。第
22、23及び24図は、バス161A上のアドレス信号と、線27
0上のアドレス・ストローブとの間の遅延を示してい
る。これは、AS信号が立ち上げられる時点より前に線27
0a上のASをブロックすることを可能ならしめる。尚、そ
のアドレス・バスに印加されるS/88仮想アドレスの特殊
なグループ以外の手段を、PE62をその関連S/88ハードウ
ェアから切り放し、PE62をBCU156の結合することを示す
条件をデコードするために使用することもできることが
理解されよう。
線282上のブロッキング信号は、調停論理285に至る線
190上のPE62ローカル・バス要求信号を発生するため
に、OR回路284に印加される。論理285は、DMAC209がま
だ線269上に要求を配置していない場合にのみPE62に対
する要求を許可する。PE62バス許可線191は、DMAC要求
がない場合にのみ活動化される。線191上のPE62バス許
可信号は、BCU156によるPE62動作の準備のためにドライ
バ217及びドライバ／レシーバ218を介してローカル・バ
ス247、223にPE62バス161A、Ｄを結合するために論理25
3を介してイネーブル線286a、ｂ（第19A図）を立ち上げ
る。データ及びコマンドは、プロセッサ・バス161A、Ｄ
が、PE62によって実行されつつある命令の制御の下でロ
ーカル・バス247、223に結合されている間に、PE62とBC
U156の要素の間で転送することができる。アプリケーシ
ョン・プログラムEXEC370及びET10ファームウェアがそ
のような命令を含む。
190上のPE62ローカル・バス要求信号を発生するため
に、OR回路284に印加される。論理285は、DMAC209がま
だ線269上に要求を配置していない場合にのみPE62に対
する要求を許可する。PE62バス許可線191は、DMAC要求
がない場合にのみ活動化される。線191上のPE62バス許
可信号は、BCU156によるPE62動作の準備のためにドライ
バ217及びドライバ／レシーバ218を介してローカル・バ
ス247、223にPE62バス161A、Ｄを結合するために論理25
3を介してイネーブル線286a、ｂ（第19A図）を立ち上げ
る。データ及びコマンドは、プロセッサ・バス161A、Ｄ
が、PE62によって実行されつつある命令の制御の下でロ
ーカル・バス247、223に結合されている間に、PE62とBC
U156の要素の間で転送することができる。アプリケーシ
ョン・プログラムEXEC370及びET10ファームウェアがそ
のような命令を含む。
もしDMAC要求が線269上にあるなら、論理285はDMAC20
9に線190上のPE62要求に対する優先権を与え、線268上
のDMACバス許可信号がDMAC209に戻され、ローカル・バ
ス247、223が、高速インターフェース・レジスタを介し
てローカル記憶210とアダプタ・チャネル０、１の間に
接続されるか、またはBCU156によるDMAC動作の準備のた
めにDMAC209及びローカル記憶210の間に接続される。
9に線190上のPE62要求に対する優先権を与え、線268上
のDMACバス許可信号がDMAC209に戻され、ローカル・バ
ス247、223が、高速インターフェース・レジスタを介し
てローカル記憶210とアダプタ・チャネル０、１の間に
接続されるか、またはBCU156によるDMAC動作の準備のた
めにDMAC209及びローカル記憶210の間に接続される。
それゆえ、アドレス007EXXXXが論理280によってデコ
ードされるとき、論理215、216がS/88プロセッサ62を関
連ハードウェア（例えば175、176、177）から切り放
し、それをBCU156に結合することが見て取れよう。この
切り放しは、S/88オペレーティング・システムには透過
的である。
ードされるとき、論理215、216がS/88プロセッサ62を関
連ハードウェア（例えば175、176、177）から切り放
し、それをBCU156に結合することが見て取れよう。この
切り放しは、S/88オペレーティング・システムには透過
的である。
同様に、デコード論理281（及び関連ハードウェア）
は、アドレス・ストローブASを線270aからブロックし、
PE62に対するDMAC209割り込みシーケンスの間に調停論
理285に対するローカル・バス要求を開始する。
は、アドレス・ストローブASを線270aからブロックし、
PE62に対するDMAC209割り込みシーケンスの間に調停論
理285に対するローカル・バス要求を開始する。
より詳しくは、DMAC209が割り込み信号を線258a上に
配置するとき、その割り込み信号は、OR回路292a及び29
2と、S/88割り込み優先順位論理293のレベル６入力と、
線IPLO−２を介してPE62に印加される。PE62は、割り込
み肯定応答サイクルで応答する。（割り込みレベルを含
む）予定の論理ビットが出力FC0−２及びアドレス・バ
ス161A（ビットA1−３、A16-19）上に配置され、それら
のビットは、線283上に出力を発生するために論理281に
よってデコードされる。この出力及び線258C上の割り込
み信号がANDゲート291をして線287に信号を印加せし
め、以て論理215をして、線270bを介してBCU論理253にA
Sを印加させる。
配置するとき、その割り込み信号は、OR回路292a及び29
2と、S/88割り込み優先順位論理293のレベル６入力と、
線IPLO−２を介してPE62に印加される。PE62は、割り込
み肯定応答サイクルで応答する。（割り込みレベルを含
む）予定の論理ビットが出力FC0−２及びアドレス・バ
ス161A（ビットA1−３、A16-19）上に配置され、それら
のビットは、線283上に出力を発生するために論理281に
よってデコードされる。この出力及び線258C上の割り込
み信号がANDゲート291をして線287に信号を印加せし
め、以て論理215をして、線270bを介してBCU論理253にA
Sを印加させる。
線287上のこの信号は、ASを線270aからブロックし、O
R回路284を介して線190上に、調停論理285に対するPE62
バス要求を配置する。アドレス・ストローブ（AS）信号
は、S/88ハードウェアに至るのをブロックされるので、
この割り込みは、S/88オペレーティング・システムには
透過的である。
R回路284を介して線190上に、調停論理285に対するPE62
バス要求を配置する。アドレス・ストローブ（AS）信号
は、S/88ハードウェアに至るのをブロックされるので、
この割り込みは、S/88オペレーティング・システムには
透過的である。
特殊なIACKビットが上述のようにバス161A及びFC0−
２上で受け取られるとき、線270a上のアドレス・ストロ
ーブ信号をブロックし、OR回路284及び線190を介して調
停論理285上にPE62要求を配置するために、デコード論
理281が線283上に出力信号を発生する。もし線269上にD
MAC要求がないなら、ANDゲート294−１に対する線191上
でPE62バス許可信号が立ち上げられる。ANDゲート294は
DMAC209に対する線258b上でIACK信号を発生する。これ
により、DMAC209に、その割り込みベクタを提供するよ
うに警告される。DMACは次に、ローカル・バス上にベク
タを配置して論理253に対する線265上で「DTAC」を立ち
上げる。論理253は、線270b上のAS信号に応答して、DMA
C209からPE62に適切なベクタを読み込むべく回路217、2
18を介してローカル・バス248及び223にプロセッサ・バ
ス161A及びＤを結合するために線286a、286b上のイネー
ブル信号を立ち上げる。DMAC209は、ドライバ・レシー
バ234及びローカル・データ・バス223のビット23-16を
介して、そのデータ・バス248（第19A図）の最下位バイ
トからの割り込みベクタをS/88プロセッサ・データ・バ
ス161Dに提供する。
２上で受け取られるとき、線270a上のアドレス・ストロ
ーブ信号をブロックし、OR回路284及び線190を介して調
停論理285上にPE62要求を配置するために、デコード論
理281が線283上に出力信号を発生する。もし線269上にD
MAC要求がないなら、ANDゲート294−１に対する線191上
でPE62バス許可信号が立ち上げられる。ANDゲート294は
DMAC209に対する線258b上でIACK信号を発生する。これ
により、DMAC209に、その割り込みベクタを提供するよ
うに警告される。DMACは次に、ローカル・バス上にベク
タを配置して論理253に対する線265上で「DTAC」を立ち
上げる。論理253は、線270b上のAS信号に応答して、DMA
C209からPE62に適切なベクタを読み込むべく回路217、2
18を介してローカル・バス248及び223にプロセッサ・バ
ス161A及びＤを結合するために線286a、286b上のイネー
ブル信号を立ち上げる。DMAC209は、ドライバ・レシー
バ234及びローカル・データ・バス223のビット23-16を
介して、そのデータ・バス248（第19A図）の最下位バイ
トからの割り込みベクタをS/88プロセッサ・データ・バ
ス161Dに提供する。
DMAC209によって発行されるベクタ番号は、S/88イン
ターフェース・マイクロコードETIO中の８つの割り込み
ハンドラのうちの１つにジャンプするためにS/88プロセ
ッサ62によって使用される。
ターフェース・マイクロコードETIO中の８つの割り込み
ハンドラのうちの１つにジャンプするためにS/88プロセ
ッサ62によって使用される。
線265上のDTACK、及び論理253は、一対のOR回路288を
介してPE62サイクルを終了させるために、線266a、ｂ上
のDSACKを活動化する。線266a、ｂは、PE62の最終的なD
SACK入力266e、ｆを形成するために、標準のS/88DSACK
線266c,dとORされる。
介してPE62サイクルを終了させるために、線266a、ｂ上
のDSACKを活動化する。線266a、ｂは、PE62の最終的なD
SACK入力266e、ｆを形成するために、標準のS/88DSACK
線266c,dとORされる。
統合サービス機能（第49図）から線562を介してOR回
路292aに印加される割り込み要求は、DAMC割り込み要求
に関連して前記に説明した動作と同様の動作のシーケン
スを引き起こす。また、一対のANDゲート294−２及び29
4−３（第20図）が、第49図の論理564、565と、ローカ
ル・データ・バス223を介するBCU156からS/88プロセッ
サ装置62へ適切なベクタ番号の転送を開始するために線
258d、ｅ上のIACK線を立ち上げる。
路292aに印加される割り込み要求は、DAMC割り込み要求
に関連して前記に説明した動作と同様の動作のシーケン
スを引き起こす。また、一対のANDゲート294−２及び29
4−３（第20図）が、第49図の論理564、565と、ローカ
ル・データ・バス223を介するBCU156からS/88プロセッ
サ装置62へ適切なベクタ番号の転送を開始するために線
258d、ｅ上のIACK線を立ち上げる。
尚、論理にわずかな変更を加えることによって、（S/
88レベル６割り込み要求がDMACまたはBCU割り込み要求
と並行しているとき）S/88レベル６割り込み要求に、DM
ACまたはBCU割り込み要求に対する優先を与えることが
できることが理解されよう。しかし、現在、電力障害を
２次割り込み源として認識することは、非常に適切であ
る。
88レベル６割り込み要求がDMACまたはBCU割り込み要求
と並行しているとき）S/88レベル６割り込み要求に、DM
ACまたはBCU割り込み要求に対する優先を与えることが
できることが理解されよう。しかし、現在、電力障害を
２次割り込み源として認識することは、非常に適切であ
る。
（Ｃ） BCUアドレス・マッピング ローカル記憶210（第41C図）は固定サイズであって、
S/88PE62仮想アドレス空間にマップされている。ローカ
ル記憶210は、３つの目的を差別化するために次の３つ
のアドレス範囲に分けられている。
S/88PE62仮想アドレス空間にマップされている。ローカ
ル記憶210は、３つの目的を差別化するために次の３つ
のアドレス範囲に分けられている。
（１） S/88PE62がローカル・データ・バッファに対し
て直接読み書きを行ない、リンク・リストを含む構造を
制御し、 （２） S/88PE62がBCU156との間でコマンド、読取状況
を読み書きし、コマンドは特定アクセスからデコードさ
れ、 （３） S/88PE62は（初期化及び正常動作の両方のため
に）DMACレジスタに読み書きし、レジスタ番号が特定の
アドレスからデコードされる。
て直接読み書きを行ない、リンク・リストを含む構造を
制御し、 （２） S/88PE62がBCU156との間でコマンド、読取状況
を読み書きし、コマンドは特定アクセスからデコードさ
れ、 （３） S/88PE62は（初期化及び正常動作の両方のため
に）DMACレジスタに読み書きし、レジスタ番号が特定の
アドレスからデコードされる。
ローカル記憶アドレス空間は次のものを有する。
（１） データ・バッファ及び制御構造（64Kバイトで
あって、512バイト以下が物理記憶210中にリンク・リス
トを含む）。
あって、512バイト以下が物理記憶210中にリンク・リス
トを含む）。
（２） BCUコマンド領域（特定アドレスからデコード
された256バイト・コマンド）。
された256バイト・コマンド）。
（３） DMACアクセス領域（特定アドレスからデコード
された256バイト・レジスタ番号）。
された256バイト・レジスタ番号）。
ローカル・アドレス・デコード及びバス調停ユニット
216は、このローカル記憶空間内の全てのアドレスを検
出する。DMAC209は、それと同時に、上記領域（１）内
のアドレスを提供していてもよい。DMACは上記（２）ま
たは（３）の領域をアドレスしてはならず、このことは
初期化マイクロコードによって保証される。
216は、このローカル記憶空間内の全てのアドレスを検
出する。DMAC209は、それと同時に、上記領域（１）内
のアドレスを提供していてもよい。DMACは上記（２）ま
たは（３）の領域をアドレスしてはならず、このことは
初期化マイクロコードによって保証される。
BCU156は、ローカル・バス上の全てのアドレスをモニ
タし、制御タグを介して、上記範囲（２）乃至（３）内
のアドレスをもつ動作を、ローカル記憶210ではなく適
正なユニット（BCUまたはDMAC）へと再指向させる。こ
のようにして、上記範囲（２）乃至（３）によって表さ
れるローカル記憶210のアドレス領域は、存在するけれ
ども、そこに記憶するためには決して使用されない。
タし、制御タグを介して、上記範囲（２）乃至（３）内
のアドレスをもつ動作を、ローカル記憶210ではなく適
正なユニット（BCUまたはDMAC）へと再指向させる。こ
のようにして、上記範囲（２）乃至（３）によって表さ
れるローカル記憶210のアドレス領域は、存在するけれ
ども、そこに記憶するためには決して使用されない。
好適な実施例では、第４のタイプの動作もまた、ロー
カル・アドレス・デコード及びバス調停ユニット215に
よって処理される。
カル・アドレス・デコード及びバス調停ユニット215に
よって処理される。
すなわち、S/88プロセッサ62は、S/88プロセッサ62に
対するDMAC209割り込みを承認し、前述のMC68020アーキ
テクチャに従って各割り込みを完了させる。
対するDMAC209割り込みを承認し、前述のMC68020アーキ
テクチャに従って各割り込みを完了させる。
この特殊動作は、その（アーキテクチャ的な特殊）デ
コードがローカル記憶210の範囲内のアドレスでない、
という相違点により、S/88 PE62が提供するアドレス及
び機能コードによって検出される。
コードがローカル記憶210の範囲内のアドレスでない、
という相違点により、S/88 PE62が提供するアドレス及
び機能コードによって検出される。
それゆえ、ローカル・バス調停ユニット216は、この
場合のための特殊デコーダをもち、DMACに、その予めプ
ログラムされた割り込みベクタを提供するように通知す
る。その動作は、さもなければ、DMACレジスタを読み取
るS/88プロセッサ62と同様である。
場合のための特殊デコーダをもち、DMACに、その予めプ
ログラムされた割り込みベクタを提供するように通知す
る。その動作は、さもなければ、DMACレジスタを読み取
るS/88プロセッサ62と同様である。
アドレス・バス247は、高位桁が16進007Eにデコード
するときPE62によって選択される。
するときPE62によって選択される。
残りの４つの16進桁は、次のように割当てられる64KB
のローカル記憶アドレス範囲を与える。
のローカル記憶アドレス範囲を与える。
I/O装置 アドレス・デコード （またはコマンド） DMACレジスタ選択 007E0000− 007E00FF （上記領域３） BCUリセット 007E0100 （上記領域２） BSM書込セレクト・ 007E0104 アップ （上記領域２） BSM読取セレクト・ 007E0108 アップ （上記領域２） BCU状況読取 007E010C （上記領域２） ローカル記憶選択 007E0200− 007EFFFF （上記領域１） 次に示すデータが、選択されたDMACメモリ転送カウン
ト・レジスタと、後のBSM読取／書込選択コマンドで使
用すべきBCU156のために、S/88プロセッサ62によってロ
ーカル・データ・バス223上に配置される。
ト・レジスタと、後のBSM読取／書込選択コマンドで使
用すべきBCU156のために、S/88プロセッサ62によってロ
ーカル・データ・バス223上に配置される。
ビット31-16（0000 oqbb bbbb bbbb）:DMACメモリ転
送カウンタ中にセットされるバイト転送カウント 26＝高位バイト・カウント・ビット（最大バイト・カウ
ント（4096のみ）の場合１） 25-16＝下位バイト・カウント・ビット。ビット26-16
は、実際のバイト・カウントの1/4をあらわす（ダブル
・ワード転送）。
送カウンタ中にセットされるバイト転送カウント 26＝高位バイト・カウント・ビット（最大バイト・カウ
ント（4096のみ）の場合１） 25-16＝下位バイト・カウント・ビット。ビット26-16
は、実際のバイト・カウントの1/4をあらわす（ダブル
・ワード転送）。
BCU156は、後のBSM読取／書込セレクト・アップ・コ
マンドのために次のようにしてデータを捉える。
マンドのために次のようにしてデータを捉える。
31-27＝BCUによって無視される。
26＝高位バイト・カウント・ビット。このビットは、最
大バイト・カウントが転送されつつあるときのみ１に等
しい。
大バイト・カウントが転送されつつあるときのみ１に等
しい。
26-14＝4096バイトを転送する（バイト・カウント１）
を転送するためには、レジスタ220または222アダプタに
対する転送バイト・カウント（最大4096バイト）は、11
11 1111 1111というカウントを要する。それゆえ、BCU1
56は、（64バイト・ブロックで）バイト・オフセット・
ビット15-14とともにそれを提供する前に一度、ダブル
ワード境界ビット26-16をデクリメントする。
を転送するためには、レジスタ220または222アダプタに
対する転送バイト・カウント（最大4096バイト）は、11
11 1111 1111というカウントを要する。それゆえ、BCU1
56は、（64バイト・ブロックで）バイト・オフセット・
ビット15-14とともにそれを提供する前に一度、ダブル
ワード境界ビット26-16をデクリメントする。
15-14＝下位バイト・カウント・ビット。これらのビッ
トは、ダブルワード境界からの（バス・アダプタ条件の
場合）バイト・オフセット引く１をあらわす。これらの
ビットは、ダブルバイトのみを転送するので、DMAC209
またはBCU156によっては使用されない。それらは、S/37
0 BSM162に提供すたるめにバス・アダプタ154によって
渡されるまでBCU156中にラッチされている。
トは、ダブルワード境界からの（バス・アダプタ条件の
場合）バイト・オフセット引く１をあらわす。これらの
ビットは、ダブルバイトのみを転送するので、DMAC209
またはBCU156によっては使用されない。それらは、S/37
0 BSM162に提供すたるめにバス・アダプタ154によって
渡されるまでBCU156中にラッチされている。
13-12＝レジスタ219または227に対するアダプタ・バ
ス・チャネル優先順位。
ス・チャネル優先順位。
11-08＝レジスタ219または227に対する記憶キー 07＝レジスタ219または227に対するカスタマ/IOA空間ビ
ット 06＝S/88プロセッサは、１つの追加ローカル記憶アクセ
スが必要であることを示すために、BSM書込みセレクト
・アップのためにこのビットを活動化させることにな
る。このことは、出発ローカル記憶アドレスがダブルワ
ード境界上にない場合に生じる。全てのBCUアクセスは
ダブルワード境界で開始しなくてはならないので、最初
のアクセスは指定された開始アドレスのバイトと、その
バブルワード・アドレスに含まれる先行バイトとを含む
ことになる。その先行バイトは捨てられる。
ット 06＝S/88プロセッサは、１つの追加ローカル記憶アクセ
スが必要であることを示すために、BSM書込みセレクト
・アップのためにこのビットを活動化させることにな
る。このことは、出発ローカル記憶アドレスがダブルワ
ード境界上にない場合に生じる。全てのBCUアクセスは
ダブルワード境界で開始しなくてはならないので、最初
のアクセスは指定された開始アドレスのバイトと、その
バブルワード・アドレスに含まれる先行バイトとを含む
ことになる。その先行バイトは捨てられる。
05-00＝予約済み 次に示すのは、DMACメモリ転送カウント・レジスタの
ためにS/88プロセッサ62によって、及び後のキュー・セ
レクト・アップ・コマンドのためにBCU156によって、ロ
ーカル・バス223上に配置されるものである。
ためにS/88プロセッサ62によって、及び後のキュー・セ
レクト・アップ・コマンドのためにBCU156によって、ロ
ーカル・バス223上に配置されるものである。
0000 0000 0000 bbbb 0000 kkkk cxxx xxxx バイト転送カウント（ビット31-16）は、DMACチャネ
ル３メモリ転送カウント・レジスタMTCにセットされ
る。
ル３メモリ転送カウント・レジスタMTCにセットされ
る。
BCU156は、後のキュー・セクレト・アップ・コマンド
のために次のようにしてデータを捉える。
のために次のようにしてデータを捉える。
31-20＝BCUによって無視される。
19-16＝レジスタ220または222に対するバイト・カウン
ト（最大64バイト） 15-12＝BCUによって無視される。
ト（最大64バイト） 15-12＝BCUによって無視される。
11-08＝レジスタ227に対する記憶キー 07＝レジスタ227に対するカスタマ/IOA空間ビット 06-00＝BCUによって無視される。
（Ｄ） ローカル・バス及びデータ・バス動作 全てのローカル・バス動作は、S/88プロセッサ62のた
はDMAC209からのバス要求を介して開始される。S/88プ
ロセッサ62ローカル・バス動作には次のものがある。
はDMAC209からのバス要求を介して開始される。S/88プ
ロセッサ62ローカル・バス動作には次のものがある。
読取／書込ローカル記憶（32ビット） 読取／書込DMACレジスタ（８、16、32ビット） DMACに対する割り込み肯定応答サイクル（８ビット割
り込みベクタ読取） BCU状況読取（32ビットBCU読取） プログラムされたBCUリセット DMAC209ローカル・バス動作には次のものがある。
り込みベクタ読取） BCU状況読取（32ビットBCU読取） プログラムされたBCUリセット DMAC209ローカル・バス動作には次のものがある。
リンク・リスト・ロード（16ビット） DMAC動作（32ビット） ローカル記憶アドレスのみを与える ローカル・バス要求を与える 割り込み ４チャネルのためにプロセッサ要素62に通常割り込み
ベクタを与える（８ビット） 不正DMAC動作及び他のDMAC検出エラーのためにエラー
割り込みベクタを与える（８ビット） BCU156ローカル・バス動作には次のものがある。
ベクタを与える（８ビット） 不正DMAC動作及び他のDMAC検出エラーのためにエラー
割り込みベクタを与える（８ビット） BCU156ローカル・バス動作には次のものがある。
DMA動作の間に読取／書込データ（32ビット）を与え
る。
る。
DMAC209に対するデータ要求を開始する。
DMAC線PCL0 257aを介して、読取メイルボックス割り
込み要求を開始する。
込み要求を開始する。
S/88プロセッサ62が、有効ローカル・バス・デコード
（007EXXXX）または、DMAC指示割り込み肯定応答サイク
ルでそのアドレス・バスを活動化するときはいつでも、
BCU156論理が次のことを実行する。
（007EXXXX）または、DMAC指示割り込み肯定応答サイク
ルでそのアドレス・バスを活動化するときはいつでも、
BCU156論理が次のことを実行する。
S/88に対するアドレス・ストローブ線をブロックす
る。
る。
競合論理216に対するバス要求を活動化する。
もしローカル・バスが使用状態にないなら、S/88プロ
セッサ・アドレス・バス161A及びデータ・バス161Dが、
ドライバ・レシーバ217、218を介してローカル・バス24
7、223に結合される。そして、読取、書込またはIACK動
作が実行される。
セッサ・アドレス・バス161A及びデータ・バス161Dが、
ドライバ・レシーバ217、218を介してローカル・バス24
7、223に結合される。そして、読取、書込またはIACK動
作が実行される。
DSACK線266a、ｂは、そのサイクルを閉じるために、B
CU論理によって活動化される。
CU論理によって活動化される。
全てのローカル記憶及びBCU指示コマンドの場合32ビ
ットDSACK 全てのDMAC指示コマンドの場合16ビットDSACK IACKサイクルの場合16ビットDSACK DMAC209からのDMACバス要求（BR）線269は、DMACまた
はリンク・リスト・ロード・シーケンスの場合に活動化
される。このことが生じると、BCU156は次のことを実行
する。
ットDSACK 全てのDMAC指示コマンドの場合16ビットDSACK IACKサイクルの場合16ビットDSACK DMAC209からのDMACバス要求（BR）線269は、DMACまた
はリンク・リスト・ロード・シーケンスの場合に活動化
される。このことが生じると、BCU156は次のことを実行
する。
もしローカル・バスが使用されていないなら、（DMAC
読取／書込またはリンク・リスト・ロードの間に）DMAC
アドレスがローカル・アドレス・バス247にゲートされ
る。BCU156論理は、DMACレジスタからのデータ（ローカ
ル記憶210に対するDMAC書込み）をローカル・データ・
バス223にロードする。ローカル記憶210は、そのデータ
（DMAC読取またはリンク・リスト・ロード）をローカル
・バス223にロードする。そして、読取／書込動作が実
行される。
読取／書込またはリンク・リスト・ロードの間に）DMAC
アドレスがローカル・アドレス・バス247にゲートされ
る。BCU156論理は、DMACレジスタからのデータ（ローカ
ル記憶210に対するDMAC書込み）をローカル・データ・
バス223にロードする。ローカル記憶210は、そのデータ
（DMAC読取またはリンク・リスト・ロード）をローカル
・バス223にロードする。そして、読取／書込動作が実
行される。
（Ｅ） ローカル記憶210との間のS/88プロセッサ62及
びDMAC209アドレシング S/88プロセッサ62からローカル記憶210へのアドレス
・ビット割当ては次のようである。すなわち、下位ビッ
ト０、１（及び、図示しないがPE62のSIZO、１）が、転
送すべきバイトの数とバス割当て（１−４）を決定す
る。ビット２−15は、まとめて、記憶空間210のための
アドレス・ビットである。
びDMAC209アドレシング S/88プロセッサ62からローカル記憶210へのアドレス
・ビット割当ては次のようである。すなわち、下位ビッ
ト０、１（及び、図示しないがPE62のSIZO、１）が、転
送すべきバイトの数とバス割当て（１−４）を決定す
る。ビット２−15は、まとめて、記憶空間210のための
アドレス・ビットである。
リンク・リスト・モードにおいては、DMACアドレス・
ビットA2がローカル記憶210に対する下位アドレス・ビ
ット（ダブルワード境界）として使用される。DMAC209
は、ワード指向（16ビット）装置（A1は下位アドレス・
ビットである）であり、また、ローカル・アドレス210
はダブルワード（32ビット）によってアクセスされるの
で、DMAC209が連続的ローカル記憶位置からその内部リ
ンク・リストへデータを読み込むことを可能ならしめる
ために、ハードウェア中になんらかの手段が与えられ
る。このことは、A2を下位アドレス・ビットとして使用
して、記憶210中で２度ダブルワード位置を読み取るこ
とによって達成される。ビットA1は、ローカル・バスか
ら高／低ワードを選択するために使用される。ローカル
記憶210に対するアドレス・ビット・シフトは、ハード
ウェア中で、DMAC機能コード・ビットによって達成され
る。DMAC209からの“7"以外の任意の機能コードは、ア
ドレス・ビットA15-A02をローカル記憶210に提供させ
る。この構成は、DMAC209のためのローカル記憶リンク
・リスト・データを、記憶210中の連続的位置に記憶す
ることを可能ならしめる。
ビットA2がローカル記憶210に対する下位アドレス・ビ
ット（ダブルワード境界）として使用される。DMAC209
は、ワード指向（16ビット）装置（A1は下位アドレス・
ビットである）であり、また、ローカル・アドレス210
はダブルワード（32ビット）によってアクセスされるの
で、DMAC209が連続的ローカル記憶位置からその内部リ
ンク・リストへデータを読み込むことを可能ならしめる
ために、ハードウェア中になんらかの手段が与えられ
る。このことは、A2を下位アドレス・ビットとして使用
して、記憶210中で２度ダブルワード位置を読み取るこ
とによって達成される。ビットA1は、ローカル・バスか
ら高／低ワードを選択するために使用される。ローカル
記憶210に対するアドレス・ビット・シフトは、ハード
ウェア中で、DMAC機能コード・ビットによって達成され
る。DMAC209からの“7"以外の任意の機能コードは、ア
ドレス・ビットA15-A02をローカル記憶210に提供させ
る。この構成は、DMAC209のためのローカル記憶リンク
・リスト・データを、記憶210中の連続的位置に記憶す
ることを可能ならしめる。
ローカル記憶読取／書込モードにおいては、DMACビッ
トA1は、ローカル記憶210に対する下位アドレスめビッ
トとして使用される。ひの読取データは、アダプタ・バ
ス・チャネル１書込バッファ228から記憶210に供給され
る。データは、記憶210からアダプタ・バス・チャネル
１書込バッファ228に書き込まれる。DMACは16ビット装
置であるので、その下位アドレス・ビットは、ワード境
界をあらわすように意図されている。しかし、各DMAC動
作は、ダブルワードにアクセスする。ワード・アクセス
・アドレシング機構を用いてダブルワード・アクセスに
対処するためには、アドレス・シフトが必要である。
トA1は、ローカル記憶210に対する下位アドレスめビッ
トとして使用される。ひの読取データは、アダプタ・バ
ス・チャネル１書込バッファ228から記憶210に供給され
る。データは、記憶210からアダプタ・バス・チャネル
１書込バッファ228に書き込まれる。DMACは16ビット装
置であるので、その下位アドレス・ビットは、ワード境
界をあらわすように意図されている。しかし、各DMAC動
作は、ダブルワードにアクセスする。ワード・アクセス
・アドレシング機構を用いてダブルワード・アクセスに
対処するためには、アドレス・シフトが必要である。
ローカル記憶210に対するアドレス・ビット・シフト
は、DMAC機能コード・ビットを介してハードウェア中で
達成される。DMAC209からの「７」という機能コード
は、アドレス・ビットA14-A01のローカル記憶210への提
供をもたらす。正確な動作を可能ならしめるために、DM
ACに実際のバイト・カウントの1/4（実際のワード・カ
ウントの1/2）がロードされる。DMAC書込み動作のため
に、全てのDMAC動作が通常ダブルワード・アクセスであ
るけれども、DMAC209からのUDS及びLDS線（図示しな
い）を制御することによって、ワード書込を許容するた
めの手段が存在する。UDS及びLDS信号は、高位（D31-D1
6）及び下位（D15-D0）部分ローカル記憶210のアクセス
を引き起こす。
は、DMAC機能コード・ビットを介してハードウェア中で
達成される。DMAC209からの「７」という機能コード
は、アドレス・ビットA14-A01のローカル記憶210への提
供をもたらす。正確な動作を可能ならしめるために、DM
ACに実際のバイト・カウントの1/4（実際のワード・カ
ウントの1/2）がロードされる。DMAC書込み動作のため
に、全てのDMAC動作が通常ダブルワード・アクセスであ
るけれども、DMAC209からのUDS及びLDS線（図示しな
い）を制御することによって、ワード書込を許容するた
めの手段が存在する。UDS及びLDS信号は、高位（D31-D1
6）及び下位（D15-D0）部分ローカル記憶210のアクセス
を引き起こす。
PE2からDMAC209へのモードでは、S/88プロセッサPE2
は、DMAC動作の内部制御をセットアップするために、４
つのDMACチャネル０−３のめいめいのDMACレジスタに書
込を行うことになる。PE62はまた、全てのDMACレジスタ
を読み取る能力をもつ。DMAC209は、２つの線DSACK0、D
SACK1をもち、８、16、32ビットのポート・サイズを許
容するバス266上にワード（16ビット）DSACKを戻す。こ
のことはまた、DMAC209が、DMACロードを適切に実行す
るために必要なだけの数のサイクルを用いることを可能
ならしめる。
は、DMAC動作の内部制御をセットアップするために、４
つのDMACチャネル０−３のめいめいのDMACレジスタに書
込を行うことになる。PE62はまた、全てのDMACレジスタ
を読み取る能力をもつ。DMAC209は、２つの線DSACK0、D
SACK1をもち、８、16、32ビットのポート・サイズを許
容するバス266上にワード（16ビット）DSACKを戻す。こ
のことはまた、DMAC209が、DMACロードを適切に実行す
るために必要なだけの数のサイクルを用いることを可能
ならしめる。
S/88プロセッサSIZ0、SIZ1（図示しない）及びA0線
は、DMAC209に対してUDS（上方データ・ストローブ）及
びLDS（下方データ・ストローブ）Ｉ入力を発生するた
めに使用される。このことは、前述のDMACに関連する刊
行物に詳細に説明されているように、DMAC209中のバイ
ト幅レジスタをアクセスするために必要である。LDS線
は、アドレス・バス161Dの、NOT SIZ0と、SID0と、A0の
論理ORから発生される。UDS線は、A0の論理NOTから発生
される。SIZ0線は、ワード幅レジスタがアクセスされつ
つある時に（NOT SIZ0）下位バイトにアクセスするため
に使用される。SIZ1線は、ワード幅レジスタが「３バイ
トが残る」S/88プロセッサ動作を介してアクセスされて
いる時に、下位バイトにアクセスするために使用され
る。このことは、S/88プロセッサがダブルワード（32ビ
ット）読取／書込動作を奇数バイト境界上でDMACに対し
て実行しているときのみ生じる。ビットA0は、２バイト
・レジスタ中で、上位または下位バイトを選択するため
に使用される。ビットA0、A1は、４バイトDMACレジスタ
中でバイトを選択するために使用される。PE62アクセス
・バス161DのビットA6、A7は、４つのDMACチャネルのう
ちの１つを選択する。
は、DMAC209に対してUDS（上方データ・ストローブ）及
びLDS（下方データ・ストローブ）Ｉ入力を発生するた
めに使用される。このことは、前述のDMACに関連する刊
行物に詳細に説明されているように、DMAC209中のバイ
ト幅レジスタをアクセスするために必要である。LDS線
は、アドレス・バス161Dの、NOT SIZ0と、SID0と、A0の
論理ORから発生される。UDS線は、A0の論理NOTから発生
される。SIZ0線は、ワード幅レジスタがアクセスされつ
つある時に（NOT SIZ0）下位バイトにアクセスするため
に使用される。SIZ1線は、ワード幅レジスタが「３バイ
トが残る」S/88プロセッサ動作を介してアクセスされて
いる時に、下位バイトにアクセスするために使用され
る。このことは、S/88プロセッサがダブルワード（32ビ
ット）読取／書込動作を奇数バイト境界上でDMACに対し
て実行しているときのみ生じる。ビットA0は、２バイト
・レジスタ中で、上位または下位バイトを選択するため
に使用される。ビットA0、A1は、４バイトDMACレジスタ
中でバイトを選択するために使用される。PE62アクセス
・バス161DのビットA6、A7は、４つのDMACチャネルのう
ちの１つを選択する。
（Ｆ） BCU BSM読取／書込バイト・カウンタ動作 BCU156は、各アダプタ・バス250、251に亙って4KBま
でのデータを転送するDMAC209からの単一コマンドを受
け取ることができる。しかし、各バスは、１回のデータ
転送動作毎に64バイトのブロックしか処理することがで
きない。プロトコル必要条件を満たすためにハードウェ
アが従わなくてはならない別のアダプタ・バスの制約が
ある。以下に、これを達成するBCU156のハードウェアに
ついて詳細に説明する。
でのデータを転送するDMAC209からの単一コマンドを受
け取ることができる。しかし、各バスは、１回のデータ
転送動作毎に64バイトのブロックしか処理することがで
きない。プロトコル必要条件を満たすためにハードウェ
アが従わなくてはならない別のアダプタ・バスの制約が
ある。以下に、これを達成するBCU156のハードウェアに
ついて詳細に説明する。
BCU156は、アダプタ・バスBSM読取及びBSM書込動作の
ために使用される２つのフルワード（11ビット）カウン
タ220、222と、２つの境界（４ビット）カウンタ221、2
24を含む。境界カウンタ221、224は、64バイト境界交差
が何らかの単一コマンド／データ転送動作についてBCU1
56によって検出されるか、またはバイト・カウントが64
バイトよりも大きいとき、バス・アダプタに対する開始
アドレスをあらわす。そのバイト境界の内容は、最後の
ブロック転送以外の全ての場合に、バス・アダプタに提
供される。フルワード・カウンタの内容は、最後のブロ
ック転送（最後のコマンド／データ転送動作）の場合に
のみ提供される。
ために使用される２つのフルワード（11ビット）カウン
タ220、222と、２つの境界（４ビット）カウンタ221、2
24を含む。境界カウンタ221、224は、64バイト境界交差
が何らかの単一コマンド／データ転送動作についてBCU1
56によって検出されるか、またはバイト・カウントが64
バイトよりも大きいとき、バス・アダプタに対する開始
アドレスをあらわす。そのバイト境界の内容は、最後の
ブロック転送以外の全ての場合に、バス・アダプタに提
供される。フルワード・カウンタの内容は、最後のブロ
ック転送（最後のコマンド／データ転送動作）の場合に
のみ提供される。
S/88プロセッサ62は、レジスタ222または220に対する
転送のため、ローカル・バス223（第45F図）上に、バイ
ト・カウント、キー、及び優先順位ビットを配置する。
ｒビット（カウント・ビット１）は、ワード（２バイ
ト）境界をあらわし、ｓビット（カウント・ビット０）
はバイト境界をあらわす。フルワード・カウンタ・ビッ
トは、2KB−１ダブルワード転送能力をあらわす。すべ
ての転送は、ダブルワードを単位として行うので、ビッ
ト２が下位デクリメント・ビットである。ｒ及びｓビッ
トは、BCUによってラッチされ、最終の64B転送でバス・
アダプタ154に提供される。
転送のため、ローカル・バス223（第45F図）上に、バイ
ト・カウント、キー、及び優先順位ビットを配置する。
ｒビット（カウント・ビット１）は、ワード（２バイ
ト）境界をあらわし、ｓビット（カウント・ビット０）
はバイト境界をあらわす。フルワード・カウンタ・ビッ
トは、2KB−１ダブルワード転送能力をあらわす。すべ
ての転送は、ダブルワードを単位として行うので、ビッ
ト２が下位デクリメント・ビットである。ｒ及びｓビッ
トは、BCUによってラッチされ、最終の64B転送でバス・
アダプタ154に提供される。
以下のバス・アダプタ制約条件、及びローカル・バス
223上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをS/370 PE84に転送することを可能ならしめ、ま
た、ダブルワード境界にない開始アドレスにも対処する
ものである。バス・アダプタ154に提供されるバイト・
カウントは、64バイト以上であることはできない。その
カウントは、バイト数−１で与えられなくてはならな
い。いかなるブロック転送も64バイト境界に交差しては
ならない。バイト・カウントが64バイトに等しいかそれ
よりも小さく、境界交差がなく、開始アドレスがダブル
ワード境界上にないとき、ダブルワード、カウントに対
する追加的な調節が必要となることがある。
223上ではダブルワード転送のみが行なわれるという事
実のため、バイト及びワード・カウント・ビットを扱う
ことが必要になってくる。このことは、奇数バイト／ワ
ードをS/370 PE84に転送することを可能ならしめ、ま
た、ダブルワード境界にない開始アドレスにも対処する
ものである。バス・アダプタ154に提供されるバイト・
カウントは、64バイト以上であることはできない。その
カウントは、バイト数−１で与えられなくてはならな
い。いかなるブロック転送も64バイト境界に交差しては
ならない。バイト・カウントが64バイトに等しいかそれ
よりも小さく、境界交差がなく、開始アドレスがダブル
ワード境界上にないとき、ダブルワード、カウントに対
する追加的な調節が必要となることがある。
64バイト境界交差が存在する時、カウント値に拘ら
ず、少なくとも２つのアダプタ・バス・コマンド／デー
タ転送動作が必要である。S/88プロセッサは、前述の係
数の検査に基づき、ダブルワード・カウントと、ｒ、ｓ
及びｉビットを予備計算し、またバイト転送総カウント
を予備計算する。ｒ及びｓビットは、最後のコマンド／
データ転送動作までバス・アダプタ154に提供されな
い。
ず、少なくとも２つのアダプタ・バス・コマンド／デー
タ転送動作が必要である。S/88プロセッサは、前述の係
数の検査に基づき、ダブルワード・カウントと、ｒ、ｓ
及びｉビットを予備計算し、またバイト転送総カウント
を予備計算する。ｒ及びｓビットは、最後のコマンド／
データ転送動作までバス・アダプタ154に提供されな
い。
S/88PE62がローカル・バス223（第45F図）上にカウン
トを配置する時、DMAC209はビット31-16を捉え、BCU156
ビット26−６を捉える。BCU156はレジスタ220または222
中にビット26-14を格納する。ビット26-16は、ダブルワ
ード・カウント・フィールドをあらわす。カウンタ220
または222は、ダブルワード境界上（ビット２）でデク
リメントされる。S/88プロセッサPE62は、ローカル・ア
ドレス・バス247上にBSM読取／書込セレクト・アップ・
コマンドを配置し、ローカル・データ・バス223上にBSM
開始アドレスを配置する。
トを配置する時、DMAC209はビット31-16を捉え、BCU156
ビット26−６を捉える。BCU156はレジスタ220または222
中にビット26-14を格納する。ビット26-16は、ダブルワ
ード・カウント・フィールドをあらわす。カウンタ220
または222は、ダブルワード境界上（ビット２）でデク
リメントされる。S/88プロセッサPE62は、ローカル・ア
ドレス・バス247上にBSM読取／書込セレクト・アップ・
コマンドを配置し、ローカル・データ・バス223上にBSM
開始アドレスを配置する。
DMAC209は、32ビットに接続された16ビット装置であ
る。それは、全てのチャネル中のDMA動作の間にワード
（２バイト）を転送するようにプログラムされており、
各内部メモリ・アドレス・レジスタMARは、各転送毎に
１ワード（２バイト）だけインクリメントする。しか
し、各転送は実際には32ビットであるため、ダブルワー
ド（４バイト）インクリメントが必要である。これを達
成するために、S/88プロセッサPE62は常に、MARを（記
憶210中の）所望の開始アドレスの半分にセットする。B
CU156は次に、それをローカル・バス223に提供する前に
MARからのアドレスを２倍することによって補償し、以
て、記憶210にあらわれる正しいアドレス順序付けがも
たらされる。
る。それは、全てのチャネル中のDMA動作の間にワード
（２バイト）を転送するようにプログラムされており、
各内部メモリ・アドレス・レジスタMARは、各転送毎に
１ワード（２バイト）だけインクリメントする。しか
し、各転送は実際には32ビットであるため、ダブルワー
ド（４バイト）インクリメントが必要である。これを達
成するために、S/88プロセッサPE62は常に、MARを（記
憶210中の）所望の開始アドレスの半分にセットする。B
CU156は次に、それをローカル・バス223に提供する前に
MARからのアドレスを２倍することによって補償し、以
て、記憶210にあらわれる正しいアドレス順序付けがも
たらされる。
BCU156は、次のことを実行する。
（１） 境界カウンタ221または224が、ローカル・デー
タ・バス223の反転ビット２−５からロードされ、それ
と同時に、BSMアドレス・レジスタ228または231がロー
ドされる。
タ・バス223の反転ビット２−５からロードされ、それ
と同時に、BSMアドレス・レジスタ228または231がロー
ドされる。
（２） ダブルワード境界（ビット２）上で、フルワー
ド・カウンタ220または222をデクリメントする。
ド・カウンタ220または222をデクリメントする。
（３） ダブルワード境界（ビット２）上で、BSMアド
レス・レジスタ228または231をインクリメントする。
レス・レジスタ228または231をインクリメントする。
64バイト以上が残り、またはデータのブロック転送の
間に境界交差が生じた時、BCU156が、境界カウンタ221
または224と、BSMアドレス・レジスタ231または228ビッ
ト１、０（反転）からコマンド／状況バス249または231
に、BSM読取／書込コマンド・バイト・カウントをロー
ドする。そして次に、読取／書込動作が実行される。BC
U156は、ダブルワード境界上で、境界カウント・レジス
タ221または224とフルワード・カウント・レジスタ220
または222をデクリメントし、さらに、BSMアドレス・レ
ジスタ231または228をダブルワード境界上でインクリメ
ントする。BCU156は、BSMアドレス・レジスタ231または
228のビット５−２＝0000となったとき、すなわち、64
バイト境界で停止する。境界カウンタ・ビットはこのと
き1111であるべきである。
間に境界交差が生じた時、BCU156が、境界カウンタ221
または224と、BSMアドレス・レジスタ231または228ビッ
ト１、０（反転）からコマンド／状況バス249または231
に、BSM読取／書込コマンド・バイト・カウントをロー
ドする。そして次に、読取／書込動作が実行される。BC
U156は、ダブルワード境界上で、境界カウント・レジス
タ221または224とフルワード・カウント・レジスタ220
または222をデクリメントし、さらに、BSMアドレス・レ
ジスタ231または228をダブルワード境界上でインクリメ
ントする。BCU156は、BSMアドレス・レジスタ231または
228のビット５−２＝0000となったとき、すなわち、64
バイト境界で停止する。境界カウンタ・ビットはこのと
き1111であるべきである。
64バイトまたはされ以下が残り、データのブロック転
送の間に境界交差がないなら、BCU156はカウンタ220ま
たは222のビット５−２及び、ｒ、ｓビットから、アダ
プタ・バス・コマンド／状況バス249上に、BSM読取／書
込コマンド・バイト・カウントをロードする。BCU156は
次に、読取／書込動作を実行し、その間に、BCU156は、
ダブルワード境界上でレジスタ220または222をデクリメ
ントし、ダフルワード境界上でBSMアドレス・レジスタ2
31または228をイクリメントし、レジスタ220または222
のビット12−２が全て１であるとき停止する。境界交差
は、カウント・レジスタ220または222のビット２−５を
その境界レジスタ221または224と比較することによって
検出される。もしカウント・レジスタ220、222の値が境
界レジスタ221、224の値よりも大きいなら、境界交差が
検出されている。
送の間に境界交差がないなら、BCU156はカウンタ220ま
たは222のビット５−２及び、ｒ、ｓビットから、アダ
プタ・バス・コマンド／状況バス249上に、BSM読取／書
込コマンド・バイト・カウントをロードする。BCU156は
次に、読取／書込動作を実行し、その間に、BCU156は、
ダブルワード境界上でレジスタ220または222をデクリメ
ントし、ダフルワード境界上でBSMアドレス・レジスタ2
31または228をイクリメントし、レジスタ220または222
のビット12−２が全て１であるとき停止する。境界交差
は、カウント・レジスタ220または222のビット２−５を
その境界レジスタ221または224と比較することによって
検出される。もしカウント・レジスタ220、222の値が境
界レジスタ221、224の値よりも大きいなら、境界交差が
検出されている。
（Ｇ） BCU156/アダプタ154ハンドシェーク・シーケン
ス 第25図のタイミング・チャートはローカル記憶210中
のワーク・キュー・バッファに対する２回の32ビット・
ワードの転送を行う読取メイルボックス・コマンド及び
記憶読取コマンドのため、BCU156とアダプタ154の間の
ハンドシェーク・シーケンスを示している。
ス 第25図のタイミング・チャートはローカル記憶210中
のワーク・キュー・バッファに対する２回の32ビット・
ワードの転送を行う読取メイルボックス・コマンド及び
記憶読取コマンドのため、BCU156とアダプタ154の間の
ハンドシェーク・シーケンスを示している。
メイルボックス読取または記憶読取コマンドがバス29
0上で発行されるとき（第19A図）、S/370記憶162から適
切なデータをフェッチするために、左ゲート（GT LT）
及び右ゲート（GT RT）という一対の信号が順次的に、
アダプタ154に対して、レジスタ214及び219（第19B図）
中のコマンド及びアドレスの右及び左部分をゲートす
る。タグ・アップ・コマンドは、線262a上で立ち上げら
れ、それに周期的なレジスタ・データ信号が続く。タグ
・ダウンは、フェッチされたデータがバッファ259中に
格納されるまで線262b上で立ち上げられている。次の周
期的クロック左及びクロック右信号が立ち上がるとき、
フェッチされた最初のワードの左及び右部分がバス250
を介してバッファ226中にゲートされる。
0上で発行されるとき（第19A図）、S/370記憶162から適
切なデータをフェッチするために、左ゲート（GT LT）
及び右ゲート（GT RT）という一対の信号が順次的に、
アダプタ154に対して、レジスタ214及び219（第19B図）
中のコマンド及びアドレスの右及び左部分をゲートす
る。タグ・アップ・コマンドは、線262a上で立ち上げら
れ、それに周期的なレジスタ・データ信号が続く。タグ
・ダウンは、フェッチされたデータがバッファ259中に
格納されるまで線262b上で立ち上げられている。次の周
期的クロック左及びクロック右信号が立ち上がるとき、
フェッチされた最初のワードの左及び右部分がバス250
を介してバッファ226中にゲートされる。
バス要求は、DMACチャネル０または１の場合、線263a
またはｂ上で立ち上げられる。DMACは、線269を介して
ローカル・バスの制御を巡って調停する。この要求が論
理216によって許可されたとき、線268上にバス許可が立
ち上げられる。DMAC209は、線264aまたは264b上で肯定
応答信号を立ち上げ、そのことは、DMAC209が選択され
たローカル記憶アドレスをローカル・アドレス・バス24
7上に配置する間にBCUをしてバッファ226中のデータを
ローカル・バス223にゲートさせる。DMAC209は次に、線
267上にDTCを発行して論理253に線210a上の記憶選択信
号を立ち上げさせる。バス223上のデータは、ローカル
記憶210中の適当なバッファに配置される。
またはｂ上で立ち上げられる。DMACは、線269を介して
ローカル・バスの制御を巡って調停する。この要求が論
理216によって許可されたとき、線268上にバス許可が立
ち上げられる。DMAC209は、線264aまたは264b上で肯定
応答信号を立ち上げ、そのことは、DMAC209が選択され
たローカル記憶アドレスをローカル・アドレス・バス24
7上に配置する間にBCUをしてバッファ226中のデータを
ローカル・バス223にゲートさせる。DMAC209は次に、線
267上にDTCを発行して論理253に線210a上の記憶選択信
号を立ち上げさせる。バス223上のデータは、ローカル
記憶210中の適当なバッファに配置される。
継起する周期的タグ・アップ、クロック左及び右、DM
A要求が、継起するデータ・ワードをバッファ226にゲー
トする。そして、これらのワードは、DMAC209が、調停
論理216を介してローカル・バス247、223に対するアク
セスを得て肯定応答及びDTC信号を発生するとき、記憶2
10中の適当なバッファに転送される。
A要求が、継起するデータ・ワードをバッファ226にゲー
トする。そして、これらのワードは、DMAC209が、調停
論理216を介してローカル・バス247、223に対するアク
セスを得て肯定応答及びDTC信号を発生するとき、記憶2
10中の適当なバッファに転送される。
第26図は、キュー・セレクト・アップ及び記憶書込み
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちからのコマンドがバス290上で発行された
時、ゲート左及び右信号が（前以てレジスタ225及び227
に記憶されていた）コマンド及びアドレスをアダプタ15
4に転送する。周期的データ信号に続くタグ・アップ・
コマンドが線262a上で立ち上げられる。そして、DMA要
求が線263cまたはｄ上で立ち上げられる。DMAC209は、
線269及び論理216を介して、ローカルバス247、223を求
めて調停する。その要求が線268を介して許可された
時、DMAC209は線264cまたはｄ上で肯定応答を立ち上
げ、そのあと最初のデータ・ワードを記憶210からレジ
スタ227へ転送するための線267上のDTCが続く。次の周
期的ゲート左及び右信号は、その最初のデータ・ワード
をレジスタ227からアダプタ154のバッファ260に転送す
る。
コマンドのためのハンドシェーキング・シーケンスを示
す。そのどちからのコマンドがバス290上で発行された
時、ゲート左及び右信号が（前以てレジスタ225及び227
に記憶されていた）コマンド及びアドレスをアダプタ15
4に転送する。周期的データ信号に続くタグ・アップ・
コマンドが線262a上で立ち上げられる。そして、DMA要
求が線263cまたはｄ上で立ち上げられる。DMAC209は、
線269及び論理216を介して、ローカルバス247、223を求
めて調停する。その要求が線268を介して許可された
時、DMAC209は線264cまたはｄ上で肯定応答を立ち上
げ、そのあと最初のデータ・ワードを記憶210からレジ
スタ227へ転送するための線267上のDTCが続く。次の周
期的ゲート左及び右信号は、その最初のデータ・ワード
をレジスタ227からアダプタ154のバッファ260に転送す
る。
線263cまたはｄ上の継起するDMAC要求信号と、DMAC肯
定応答及びDTC信号は、DMAC209がローカル・バス247、2
23の制御を求めて調停するとき、継起するデータ・ワー
ドをレジスタ227に転送する。そして、継起する周期的
ゲート左及び右信号がレジスタ227からバッファ260に各
データ・ワードを転送する。
定応答及びDTC信号は、DMAC209がローカル・バス247、2
23の制御を求めて調停するとき、継起するデータ・ワー
ドをレジスタ227に転送する。そして、継起する周期的
ゲート左及び右信号がレジスタ227からバッファ260に各
データ・ワードを転送する。
E13.S/370プロセッサ要素PE85 好適な実施例におけるPE85などの各プロセッサ要素
は、S/370命令の処理のための基本的機能を含み、また
次のような機構を有する。
は、S/370命令の処理のための基本的機能を含み、また
次のような機構を有する。
基本的32ビット・データ・フロー 32ビット算術／論理ユニット（ALU）306 32ビット・シフト・ユニット307 48レジスタ（めいめい32ビット）データ・ローカル記
憶 ３ポート・アドレス可能性を有する3038バイトS/370
命令バッファ309 ８バイトS/370命令バッファ309 時間機構（CPUタイマ、コンパレータなど）315 PE85の好適な実施例の簡略化されたデータ・フローガ
第27図に示されている。このとき、従来技術でよく知ら
れている多くのS/370プロセッサ構成が存在することを
理解されたい。好適な実施例の各プロセッサ要素85の好
適な態様は、S/370アーキテクチャの命令を実行するこ
とができるプロセッサである。そのプロセッサは、命令
及びデータをプロセッサ・バス170上で記憶16の実記憶
領域16からフェッチする。この双方向バス170は、PE85
とS/370チップ・セット150の別のユニットとの間の汎用
的な接続である。PE85はマスターとして動作するが、シ
ステムでは最も低い優先順位をもつ。その命令は、ハー
ドウェアによって、及びマイクロ・モードにある時ひの
プロセッサが実行するマイクロ命令によって実行され
る。
憶 ３ポート・アドレス可能性を有する3038バイトS/370
命令バッファ309 ８バイトS/370命令バッファ309 時間機構（CPUタイマ、コンパレータなど）315 PE85の好適な実施例の簡略化されたデータ・フローガ
第27図に示されている。このとき、従来技術でよく知ら
れている多くのS/370プロセッサ構成が存在することを
理解されたい。好適な実施例の各プロセッサ要素85の好
適な態様は、S/370アーキテクチャの命令を実行するこ
とができるプロセッサである。そのプロセッサは、命令
及びデータをプロセッサ・バス170上で記憶16の実記憶
領域16からフェッチする。この双方向バス170は、PE85
とS/370チップ・セット150の別のユニットとの間の汎用
的な接続である。PE85はマスターとして動作するが、シ
ステムでは最も低い優先順位をもつ。その命令は、ハー
ドウェアによって、及びマイクロ・モードにある時ひの
プロセッサが実行するマイクロ命令によって実行され
る。
PE85は、４つの主要な機能グループを有する。
−送信及び受信レジスタ300、301と、オペランド及び命
令記憶のためのアドレス・レジスタ302からなる「バス
・グループ」 −データ・ローカル記憶（DLS）303、Ａ及びＢオペラン
ド・レジスタ304、305、ALU306、シフト・ユニット307
からなる「算術／論理グループ」 −制御記憶アドレス・レジスタ（CSAR）308、S/370命令
バッファ（Ｉ−バッファ）309、OPレジスタ310、とトラ
ップ及び例外制御を有するサイクル・カウンタ311から
なる「動作デコーダ・グループ」 −期間タイマ315、日付クロック、クロック・コンパレ
ータ、及びCPUタイマからなる、小さい、比較的独立の
ユニット315である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述す
るものである。
令記憶のためのアドレス・レジスタ302からなる「バス
・グループ」 −データ・ローカル記憶（DLS）303、Ａ及びＢオペラン
ド・レジスタ304、305、ALU306、シフト・ユニット307
からなる「算術／論理グループ」 −制御記憶アドレス・レジスタ（CSAR）308、S/370命令
バッファ（Ｉ−バッファ）309、OPレジスタ310、とトラ
ップ及び例外制御を有するサイクル・カウンタ311から
なる「動作デコーダ・グループ」 −期間タイマ315、日付クロック、クロック・コンパレ
ータ、及びCPUタイマからなる、小さい、比較的独立の
ユニット315である「タイマ・グループ」 以下の記載は、これらの論理グループの用途を記述す
るものである。
Ｉ−バッファ309は、S/370命令を、デコーダに対して
可能な限り高速で可用にする。OPコードを含む最初の半
ワードが、S/370 I−フェーズを開始するために動作レ
ジスタ310を介してデコーダ312に供給される。第２及び
第３半ワード（もしあるなら）は、アドレス計算のため
にALUに供給される。Ｉ−バッファ309は、S/370シーケ
ンスの開始前に、レジスタ313中の強制された動作（FO
P）を介してIPL、LOAD PSW、またはPSWスワップによっ
てロードされるダブルワード・レジスタである。
可能な限り高速で可用にする。OPコードを含む最初の半
ワードが、S/370 I−フェーズを開始するために動作レ
ジスタ310を介してデコーダ312に供給される。第２及び
第３半ワード（もしあるなら）は、アドレス計算のため
にALUに供給される。Ｉ−バッファ309は、S/370シーケ
ンスの開始前に、レジスタ313中の強制された動作（FO
P）を介してIPL、LOAD PSW、またはPSWスワップによっ
てロードされるダブルワード・レジスタである。
Ｉ−バッファ309は、命令が動作レジスタ310（及びアド
レス計算のためにALU306）に供給されるときに１ワード
ずつ再充填され、成功する各分岐の間に完全に再充填さ
れる。動作デコーダ312はどの動作を実行すべきか選択
する。そのデコーダには動作及びマイクロコード動作レ
ジスタ310から供給される。モード・ビットは、どのデ
コーダ（強制動作の場合どれでもない）がデコードする
ための制御を得るかを決定する。
レス計算のためにALU306）に供給されるときに１ワード
ずつ再充填され、成功する各分岐の間に完全に再充填さ
れる。動作デコーダ312はどの動作を実行すべきか選択
する。そのデコーダには動作及びマイクロコード動作レ
ジスタ310から供給される。モード・ビットは、どのデ
コーダ（強制動作の場合どれでもない）がデコードする
ための制御を得るかを決定する。
Ｉ−バッファ309は、動作レジスタ310に供給され、そ
れと並行して制御記憶171中のOPコードをアドレスする
ためにCSAR308にも供給される。このテーブル中の各エ
ントリは、２つの目的を果たす。すなわち、まず、マイ
クロコード・ルーチンが存在するかどうかを示し、その
ルーチンの最初の命令をアドレスする。マイクロコード
・ルーチンは、可変フィールド長命令、及びハードウェ
アによって直接実行されない他の命令などのより複雑な
命令の実行のために存在している。マイクロ命令中の特
殊機能コードは、ほとんどが16ビットのマイクロ命令を
使用して32ビット・データを制御することが可能となる
ように、サポートするハードウェアを活動化させる。
れと並行して制御記憶171中のOPコードをアドレスする
ためにCSAR308にも供給される。このテーブル中の各エ
ントリは、２つの目的を果たす。すなわち、まず、マイ
クロコード・ルーチンが存在するかどうかを示し、その
ルーチンの最初の命令をアドレスする。マイクロコード
・ルーチンは、可変フィールド長命令、及びハードウェ
アによって直接実行されない他の命令などのより複雑な
命令の実行のために存在している。マイクロ命令中の特
殊機能コードは、ほとんどが16ビットのマイクロ命令を
使用して32ビット・データを制御することが可能となる
ように、サポートするハードウェアを活動化させる。
全ての処理は、次のようにして３段のバイプラインで
行なわれる。
行なわれる。
−第１の段は、OPレジスタ310に命令を読み込む。
−第２の段は、データまたはアドレスを、A/Bレジスタ3
04、305と、バス送信レジスタ300に読み込む。OPレジス
タ310は、その内容を、第３の段を制御するOPデコーダ3
12に渡すことによって、別の第１の段のために解放され
る。
04、305と、バス送信レジスタ300に読み込む。OPレジス
タ310は、その内容を、第３の段を制御するOPデコーダ3
12に渡すことによって、別の第１の段のために解放され
る。
−第３の段は、必要に応じて、ALU、シフト、またはバ
ス動作を実行する。DLS書込み動作もまた第３の段で実
行される。
ス動作を実行する。DLS書込み動作もまた第３の段で実
行される。
デコーダを複数のグループ（図示しない）で、すなわ
ち、１つは特にALU専用、別のものはバス・グループ専
用、というように実現することによって効率的な処理が
さらに増強される。A/Bレジスタ入力及びALU出力におけ
るバイト選択可能マルチプレクサ（図示しない）がさら
に動作を増強する。このように、１サイクルにのみめい
めいのパイプライン段を占有するS/370RR命令が存在す
る。
ち、１つは特にALU専用、別のものはバス・グループ専
用、というように実現することによって効率的な処理が
さらに増強される。A/Bレジスタ入力及びALU出力におけ
るバイト選択可能マルチプレクサ（図示しない）がさら
に動作を増強する。このように、１サイクルにのみめい
めいのパイプライン段を占有するS/370RR命令が存在す
る。
内部制御のために、強制動作レジスタ（FOP）313が使
用される。それらのレジスタは、トラップ及び例外条件
から入力を取得して、デコーダ312を別のモードへと強
制する。典型的な動作は、Ｉ−バッファ・ロード、トラ
ップ・レベルへの転移、及び例外ルーチンの開始であ
る。
用される。それらのレジスタは、トラップ及び例外条件
から入力を取得して、デコーダ312を別のモードへと強
制する。典型的な動作は、Ｉ−バッファ・ロード、トラ
ップ・レベルへの転移、及び例外ルーチンの開始であ
る。
各動作レジスタ310は、自己のサイクル・カウンタ311
をもつ。マイクロコード・カウンタは、いくつかの強制
動作（FOP）によって共有される。算術動作及び大抵の
マイクロ命令は１サイクルしか必要としない。プロセッ
サ・バス動作を実行するマイクロ命令は、２サイクルを
要する。
をもつ。マイクロコード・カウンタは、いくつかの強制
動作（FOP）によって共有される。算術動作及び大抵の
マイクロ命令は１サイクルしか必要としない。プロセッ
サ・バス動作を実行するマイクロ命令は、２サイクルを
要する。
データ・ローカル記憶303は、２つが出力ポートであ
り、１つが入力ポートである３つのポートを介してアク
セス可能な48個のフルワード（４バイト）レジスタをも
つ。どのレジスタも入力のためレジスタ314を介してア
ドレスすることができ、それと同じレジスタまたは２つ
の異なるレジスタを、出力のために同時にアドレスする
ことができる。この３とおりのアドレシングは、オペラ
ンド・フェッチが処理と重なることを可能ならしめる。
コンパレータ論理及びデータ・ゲート（図示しない）に
より、書込み動作のためにアドレスしたばかりのレジス
タを同一のサイクル中で入力のためにも同様に使用する
ことができる。これにより、パイプライン動作が容易な
らしめられる。
り、１つが入力ポートである３つのポートを介してアク
セス可能な48個のフルワード（４バイト）レジスタをも
つ。どのレジスタも入力のためレジスタ314を介してア
ドレスすることができ、それと同じレジスタまたは２つ
の異なるレジスタを、出力のために同時にアドレスする
ことができる。この３とおりのアドレシングは、オペラ
ンド・フェッチが処理と重なることを可能ならしめる。
コンパレータ論理及びデータ・ゲート（図示しない）に
より、書込み動作のためにアドレスしたばかりのレジス
タを同一のサイクル中で入力のためにも同様に使用する
ことができる。これにより、パイプライン動作が容易な
らしめられる。
ALU306は、好適には、２つのフルワード・オペランド
上で真または反転形式でAND、OR、XOR及びADDを実行す
ることができるフルワード論理ユニットである。10進加
算もまたサポートされている。パリティ予測及び発生
と、高速キャリー伝搬機能も含まれている。セーブ・レ
ジスタ320は、割り算をサポートする。状況論理321は、
分岐判断及び符号評価のためのさまざまな条件を発生及
び記憶する。
上で真または反転形式でAND、OR、XOR及びADDを実行す
ることができるフルワード論理ユニットである。10進加
算もまたサポートされている。パリティ予測及び発生
と、高速キャリー伝搬機能も含まれている。セーブ・レ
ジスタ320は、割り算をサポートする。状況論理321は、
分岐判断及び符号評価のためのさまざまな条件を発生及
び記憶する。
制御記憶アドレス・レジスタ（CSAR）308は、制御記
憶171中のマイクロ命令及びテーブルをアドレスする。C
SAR308に対する入力は、関連修飾子からの更新されたア
ドレスであるか、成功裡の分岐からの分岐ターゲット・
アドレスであるか、テーブル・ルック・アップのための
強制されたアドレスである。テーブル・ルック・アップ
は、各S/370命令の開始時点、及びいくつかの強制され
た動作では絶対必要である。CSAR308は、OPコード・テ
ーブル（第29図）にアクセスするためのアドレスとして
OPコード・パターンを取得する。このOPコード・テーブ
ルの出力が、動作レジスタ310からの直接デコーディン
グであり得る実行の形式を決定する。もし間接的実行が
必要なら、適当なマイクロ・ルーチンをアドレスするた
めに、OPコード・テーブル出力がCSARにフィード・バッ
クされる。
憶171中のマイクロ命令及びテーブルをアドレスする。C
SAR308に対する入力は、関連修飾子からの更新されたア
ドレスであるか、成功裡の分岐からの分岐ターゲット・
アドレスであるか、テーブル・ルック・アップのための
強制されたアドレスである。テーブル・ルック・アップ
は、各S/370命令の開始時点、及びいくつかの強制され
た動作では絶対必要である。CSAR308は、OPコード・テ
ーブル（第29図）にアクセスするためのアドレスとして
OPコード・パターンを取得する。このOPコード・テーブ
ルの出力が、動作レジスタ310からの直接デコーディン
グであり得る実行の形式を決定する。もし間接的実行が
必要なら、適当なマイクロ・ルーチンをアドレスするた
めに、OPコード・テーブル出力がCSARにフィード・バッ
クされる。
記憶アドレス・レジスタ302は、24ビット・アドレス
として設計されている。関連修飾子323が、フェッチさ
れるデータ・ブロックのサイズに従いアドレスを更新す
る。命令は、Ｉ−バッファ309が空にされているときに
１ワード（４バイト）のインクリメントで前以てフェッ
チされる。記憶アドレス・レジスタ302に対する入力
は、命令オペランド・アドレス・レジスタ324から到来
する。それはまた、高速化のため、命令アドレス・レジ
スタ324と並列的にセットされる。
として設計されている。関連修飾子323が、フェッチさ
れるデータ・ブロックのサイズに従いアドレスを更新す
る。命令は、Ｉ−バッファ309が空にされているときに
１ワード（４バイト）のインクリメントで前以てフェッ
チされる。記憶アドレス・レジスタ302に対する入力
は、命令オペランド・アドレス・レジスタ324から到来
する。それはまた、高速化のため、命令アドレス・レジ
スタ324と並列的にセットされる。
CPUデータ・フローは、一度に３つまでのS/370命令の
重なった処理を許容する。S/370命令は、ハードウェア
で実行され、またはマイクロ命令によって解釈される。
好適な実施例の基本的サイクル時間は80nsである。命令
処理は、１回または複数回の80nsステップで実行され
る。高速乗算機構PE151は、２進及び浮動小数点乗算を
高速化する。制御記憶171からのマイクロ命令は、ハー
ドウェア中で完全に実現するには複雑過ぎまた費用がか
かり過ぎるS/370命令の実行にのみ採用される。そのマ
イクロ命令は、もし必要なら、命令毎に60nsのレートで
供給される。マイクロ命令セットは、S/370命令の解釈
につき最適化されている。マイクロ命令は、半ワード・
フォーマットをもち、２つのオペランドにアクセスする
ことができる。制御記憶171に含まれていないマイクロ
コードは、S/370メモリ162の予約領域（第28図及び第29
図参照）であるIOA領域187に保持されている。このマイ
クロコードは、例外のための性能をあまり要求されない
コードや、あまり頻繁に実行されないS/370命令などを
含む。これらのマイクロルーチンは、要求に応じて、制
御記憶171のRAM部分中の64Bバッファにフェッチされ
る。PE85が制御記憶171に実現されているよりも大きい
アドレスに遭遇するときは何時でも、PE85は、キャッシ
ュ・コントローラ153及び記憶コントローラ・インター
フェース155に対する64Bブロック。フェッチ動作を開始
する。ユニット153、155は、IOA187から64Bブロックを
フェッチし、それをPE85に送り、PE85は、それをバッフ
ァ186に記憶する。マイクロ命令は、実行のためにPE85
によってバッファ186からフェッチされる。全てのマイ
クロコードは、初期マイクロコード・ロード（IML）時
にメモリにロードされる。システムは、S/88からメモリ
へのマイクロコード・ロードを容易ならしめるためのIM
Lサポートを与える。
重なった処理を許容する。S/370命令は、ハードウェア
で実行され、またはマイクロ命令によって解釈される。
好適な実施例の基本的サイクル時間は80nsである。命令
処理は、１回または複数回の80nsステップで実行され
る。高速乗算機構PE151は、２進及び浮動小数点乗算を
高速化する。制御記憶171からのマイクロ命令は、ハー
ドウェア中で完全に実現するには複雑過ぎまた費用がか
かり過ぎるS/370命令の実行にのみ採用される。そのマ
イクロ命令は、もし必要なら、命令毎に60nsのレートで
供給される。マイクロ命令セットは、S/370命令の解釈
につき最適化されている。マイクロ命令は、半ワード・
フォーマットをもち、２つのオペランドにアクセスする
ことができる。制御記憶171に含まれていないマイクロ
コードは、S/370メモリ162の予約領域（第28図及び第29
図参照）であるIOA領域187に保持されている。このマイ
クロコードは、例外のための性能をあまり要求されない
コードや、あまり頻繁に実行されないS/370命令などを
含む。これらのマイクロルーチンは、要求に応じて、制
御記憶171のRAM部分中の64Bバッファにフェッチされ
る。PE85が制御記憶171に実現されているよりも大きい
アドレスに遭遇するときは何時でも、PE85は、キャッシ
ュ・コントローラ153及び記憶コントローラ・インター
フェース155に対する64Bブロック。フェッチ動作を開始
する。ユニット153、155は、IOA187から64Bブロックを
フェッチし、それをPE85に送り、PE85は、それをバッフ
ァ186に記憶する。マイクロ命令は、実行のためにPE85
によってバッファ186からフェッチされる。全てのマイ
クロコードは、初期マイクロコード・ロード（IML）時
にメモリにロードされる。システムは、S/88からメモリ
へのマイクロコード・ロードを容易ならしめるためのIM
Lサポートを与える。
S/370命令及びユーザー・データは、8KB高速キャッシ
ュ340（第31図）からフェッチされる。データは、フル
ワード単位でキャッシュ340に読取／書込される。キャ
ッシュとのフルワード読取／書込に必要な時間は、120n
sである。キャッシュ340には、必要性が生じた時に、メ
モリ162から自動的に64バイト・ブロックが補給され
る。PE85は、プロセッサ・バス・コマンドを介してキャ
ッシュ340と通信する。PE85によって与えられる仮想ア
ドレスは、ディレクトリ・ルック・アサイド・テーブル
（DLAT）341中の対応予備変換ページ・アドレスをルッ
ク・アップするために使用される。PE85中のデータ・ロ
ーカル記憶303は、16個の汎用レジスタと、４個の浮動
小数点レジスタと、24個のワーク・レジスタをもつ。全
てのレジスタは、３つの個別アドレス可能ポートを介し
て個々にアドレスすることができる。こうして、記憶30
3は、ALU中に２つのオペラランドを並列的に供給するこ
とができ、同時に、その80nsサイクル内にALU306または
キャッシュ340からフルワードを受け入れることができ
る。このとき、慣用的なデータ・ローカル記憶のように
直列化はないので、算術及び論理動作は、次の命令のた
めの準備によって重なった様式で実行することができ
る。
ュ340（第31図）からフェッチされる。データは、フル
ワード単位でキャッシュ340に読取／書込される。キャ
ッシュとのフルワード読取／書込に必要な時間は、120n
sである。キャッシュ340には、必要性が生じた時に、メ
モリ162から自動的に64バイト・ブロックが補給され
る。PE85は、プロセッサ・バス・コマンドを介してキャ
ッシュ340と通信する。PE85によって与えられる仮想ア
ドレスは、ディレクトリ・ルック・アサイド・テーブル
（DLAT）341中の対応予備変換ページ・アドレスをルッ
ク・アップするために使用される。PE85中のデータ・ロ
ーカル記憶303は、16個の汎用レジスタと、４個の浮動
小数点レジスタと、24個のワーク・レジスタをもつ。全
てのレジスタは、３つの個別アドレス可能ポートを介し
て個々にアドレスすることができる。こうして、記憶30
3は、ALU中に２つのオペラランドを並列的に供給するこ
とができ、同時に、その80nsサイクル内にALU306または
キャッシュ340からフルワードを受け入れることができ
る。このとき、慣用的なデータ・ローカル記憶のように
直列化はないので、算術及び論理動作は、次の命令のた
めの準備によって重なった様式で実行することができ
る。
CPUは、S/370命令のための８バイト命令バッファ（Ｉ
−バッファ）309を維持する。このバッファは、成功裡
のS/370分岐命令によって初期化される。PE85は、キャ
ッシュ340からのS/370命令ストリームからダブルワード
のデータをフェッチし、それをＩ−バッファ309にワー
ドする。その最初のフルワードがＩ−バッファ309にロ
ードされた時、PE85は、命令実行を再び開始する。Ｉ−
バッファ・データは、S/370命令の実行と同時にキャッ
シュ340からフェッチされる。各S/370命令実行の最初の
サイクルは非キャッシュ・サイクルであるので、CPU
は、キャッシュ340からＩ−バッファ309にフルワードを
予めフェッチするためにこのサイクルを利用する。
−バッファ）309を維持する。このバッファは、成功裡
のS/370分岐命令によって初期化される。PE85は、キャ
ッシュ340からのS/370命令ストリームからダブルワード
のデータをフェッチし、それをＩ−バッファ309にワー
ドする。その最初のフルワードがＩ−バッファ309にロ
ードされた時、PE85は、命令実行を再び開始する。Ｉ−
バッファ・データは、S/370命令の実行と同時にキャッ
シュ340からフェッチされる。各S/370命令実行の最初の
サイクルは非キャッシュ・サイクルであるので、CPU
は、キャッシュ340からＩ−バッファ309にフルワードを
予めフェッチするためにこのサイクルを利用する。
第２の非キャッシュ・サイクルは、効率的アドレス計
算の間にインデクシングを必要とし、またはマイクロ命
令によって実行されるS/370命令により利用可能であ
る。これらの場合、S/370命令フェッチは、S/370命令の
実行と完全に重なることができる。
算の間にインデクシングを必要とし、またはマイクロ命
令によって実行されるS/370命令により利用可能であ
る。これらの場合、S/370命令フェッチは、S/370命令の
実行と完全に重なることができる。
好適な実施例においては、S/370チップ・セット150
は、送信チップの割り込みラッチをリセットすることに
よって肯定応答を行うために、割り込みを受け取るチッ
プを必要とする割り込み機構を介して通信する。
は、送信チップの割り込みラッチをリセットすることに
よって肯定応答を行うために、割り込みを受け取るチッ
プを必要とする割り込み機構を介して通信する。
システムが（例えばBCUを介して）アダプタ154の状況
レジスタ（STR）（後述）中の１つのまたはそれ以上の
ビットをセット（活動化）するときはいつでも、システ
ムはＮ ATTN REQ制御線をも活動化しなくてはならな
い。このことは、現在のS/370命令が実行されたときプ
ロセッサ要素85中に例外を引き起こし、以てプロセッサ
要素85に状況レジスタに注目するように強制する。次に
例外ハンドラがSTR内容をセンスし、「割り込みタイ
プ」を問い合わせ、適当なシステム・マイクロルーチン
をタスク指名する。プロセッサ要素85がSTR中のビット
を活動化した時、システムはそれに従って反応しなくて
はならない。基本的には２つのタイプの割り込み要求が
ある。
レジスタ（STR）（後述）中の１つのまたはそれ以上の
ビットをセット（活動化）するときはいつでも、システ
ムはＮ ATTN REQ制御線をも活動化しなくてはならな
い。このことは、現在のS/370命令が実行されたときプ
ロセッサ要素85中に例外を引き起こし、以てプロセッサ
要素85に状況レジスタに注目するように強制する。次に
例外ハンドラがSTR内容をセンスし、「割り込みタイ
プ」を問い合わせ、適当なシステム・マイクロルーチン
をタスク指名する。プロセッサ要素85がSTR中のビット
を活動化した時、システムはそれに従って反応しなくて
はならない。基本的には２つのタイプの割り込み要求が
ある。
（１） システム要求（SYSREQ）は（BCU156を介して
の）S/370プロセッサ要素85に対する要求である。シス
テムはその要求を指定するためにSTR中に割り込みタイ
プをセットする。このことは、プロセッサ要素85中に例
外を引き起こし、プロセッサ要素85は、例外ハンドラに
制御を渡す。例外ハンドラは、適当なマイクロルーチン
をタスク指名し、そのマイクロルーチンは、STR中の適
当な割り込みタイプをリセットし、その割り込みタイプ
によって決定される機能を実行し、次のS/370命令を開
始するためにアダプタ154に対してPROC BUSコマンドを
発行することになる。
の）S/370プロセッサ要素85に対する要求である。シス
テムはその要求を指定するためにSTR中に割り込みタイ
プをセットする。このことは、プロセッサ要素85中に例
外を引き起こし、プロセッサ要素85は、例外ハンドラに
制御を渡す。例外ハンドラは、適当なマイクロルーチン
をタスク指名し、そのマイクロルーチンは、STR中の適
当な割り込みタイプをリセットし、その割り込みタイプ
によって決定される機能を実行し、次のS/370命令を開
始するためにアダプタ154に対してPROC BUSコマンドを
発行することになる。
（２） 転送要求は、システムまたはPE85によって呼び
出され、システム・インターフェース上の追加的なデー
タ転送に関与することがある。このため、STR中には２
つの割り込みラッチが設けられ、１つはプロセッサ通信
要求（PCR）であり、もう１つは、システム通信要求（S
CR）である。PCRはPE85によってセットされシステムに
よってリセットされ、SCRはシステムによってセットさ
れ、PE85によってリセットされる。
出され、システム・インターフェース上の追加的なデー
タ転送に関与することがある。このため、STR中には２
つの割り込みラッチが設けられ、１つはプロセッサ通信
要求（PCR）であり、もう１つは、システム通信要求（S
CR）である。PCRはPE85によってセットされシステムに
よってリセットされ、SCRはシステムによってセットさ
れ、PE85によってリセットされる。
高速データ転送動作のために、２つの追加的レジスタ
の存在が想定され、それは、PE85によってセットされ、
システムによって読取られるBRレジスタ115（第13図）
と、システムによってリセットされPE85によって読取ら
れるBSレジスタ116である。
の存在が想定され、それは、PE85によってセットされ、
システムによって読取られるBRレジスタ115（第13図）
と、システムによってリセットされPE85によって読取ら
れるBSレジスタ116である。
次に示すのは、PE85からシステムへの転送要求の一例
である。すなわち、PE85はシステムに対して転送すべき
データをレジスタ115にセットし、PCR1ラッチをオンに
セットする。システムはそのデータをレジスタ115から
読取り、PCRラッチをリセットする。
である。すなわち、PE85はシステムに対して転送すべき
データをレジスタ115にセットし、PCR1ラッチをオンに
セットする。システムはそのデータをレジスタ115から
読取り、PCRラッチをリセットする。
プロセッサ85は、PCRラッチがリセットされているか
どうかを見出すためにPCRラッチをセンスすることがで
きる。PE85は、上記シーケンスを反復することによって
更なるデータを転送することができる。
どうかを見出すためにPCRラッチをセンスすることがで
きる。PE85は、上記シーケンスを反復することによって
更なるデータを転送することができる。
システムは、次のように同様の様式でPE85にデータを
転送することができる。システムはPE85に送信すべきデ
ータをレジスタ116にセットし、SCRラッチをオンにセッ
トする。PE85は割り込まれ、STRを感知し、SCRラッチ・
オンを見出し、レジスタ116からデータを読取り、SCRラ
ッチをリセットする。システムは、リセットされている
かどうかを調べるためSCRラッチを照会することができ
る。
転送することができる。システムはPE85に送信すべきデ
ータをレジスタ116にセットし、SCRラッチをオンにセッ
トする。PE85は割り込まれ、STRを感知し、SCRラッチ・
オンを見出し、レジスタ116からデータを読取り、SCRラ
ッチをリセットする。システムは、リセットされている
かどうかを調べるためSCRラッチを照会することができ
る。
（３） システムは、上記シーケンスを反復することに
よってPE85に更なるデータを転送することができる。
よってPE85に更なるデータを転送することができる。
データはまた、IOA記憶領域187を介して交換すること
ができる。PE85及びアダプタ154のために、IOA187に記
憶／フェッチを行うためのPROCBUSコマンドが存在す
る。
ができる。PE85及びアダプタ154のために、IOA187に記
憶／フェッチを行うためのPROCBUSコマンドが存在す
る。
PE85は、IOA187に割当てられた１組のバッファをも
ち、その中へとPE85が、システムによってフェッチされ
るべきデータをセットする。それに対応して、システム
は、IOA187に割当てられた別の１組のバッファをもち、
その中へ、PE85によってフェッチされるべきデータをシ
ステムがセットする。割り込みタイプIOASYS/IOAPUは、
SYSREQ中で、互いにデータがIOAバッファ中にセットさ
れたことを示すために使用される。
ち、その中へとPE85が、システムによってフェッチされ
るべきデータをセットする。それに対応して、システム
は、IOA187に割当てられた別の１組のバッファをもち、
その中へ、PE85によってフェッチされるべきデータをシ
ステムがセットする。割り込みタイプIOASYS/IOAPUは、
SYSREQ中で、互いにデータがIOAバッファ中にセットさ
れたことを示すために使用される。
使用するシステムによって、ある主のマシン・チェッ
ク及び内部割り込み条件が立ち上げられる。システム
は、SYSREQまたはXFERREQ通信要求を発行することによ
ってPEに割り込み条件を通信する。PE85は、次の機能を
実行する。
ク及び内部割り込み条件が立ち上げられる。システム
は、SYSREQまたはXFERREQ通信要求を発行することによ
ってPEに割り込み条件を通信する。PE85は、次の機能を
実行する。
（Ａ） レジスタSTRをセンスしてその内容を問い合わ
せる。
せる。
（Ｂ） システム提供マイクロルーチンを呼び出す。シ
ステム割り込み要求ハンドラが、特定の割り込み処理を
実行する。適当な時点で、マイクロルーチンが、対応す
るSYSREQまたはXFERREQをリセットするためにアダプタ1
54にPROCBUSコマンドを発行する。最後に、PE85はS/370
マイクロコードに制御を返す。
ステム割り込み要求ハンドラが、特定の割り込み処理を
実行する。適当な時点で、マイクロルーチンが、対応す
るSYSREQまたはXFERREQをリセットするためにアダプタ1
54にPROCBUSコマンドを発行する。最後に、PE85はS/370
マイクロコードに制御を返す。
（Ｃ） PE84は適当なS/370割り込みクラスのためにPSW
スワップを実行し、NSI機能を実行する。
スワップを実行し、NSI機能を実行する。
I/O割り込み要求は、STR中のI/Oビットをセットする
ことによってシステムによって発生される。現在のS/37
0命令が完了する度毎に、例外ハンドラが呼び出され
る。このルーチンでは、PE85がI/O割り込み要求を認識
するためにSTRを呼び出す。PE85はSTRビットをリセット
し、PE85に対して内部の割り込み要求ラッチをセットす
る。このラッチは、現在のPSWのI/Oマスクでマスクされ
る。もしこのマスクが１で、より高い優先順位割り込み
要求が保留状態でないなら、例外ハンドラが、I/O割り
込み要求を保有する、システム提供I/O割り込み要求ハ
ンドラに制御を渡す。
ことによってシステムによって発生される。現在のS/37
0命令が完了する度毎に、例外ハンドラが呼び出され
る。このルーチンでは、PE85がI/O割り込み要求を認識
するためにSTRを呼び出す。PE85はSTRビットをリセット
し、PE85に対して内部の割り込み要求ラッチをセットす
る。このラッチは、現在のPSWのI/Oマスクでマスクされ
る。もしこのマスクが１で、より高い優先順位割り込み
要求が保留状態でないなら、例外ハンドラが、I/O割り
込み要求を保有する、システム提供I/O割り込み要求ハ
ンドラに制御を渡す。
E14.プロセッサ・バス170（第11及び30図）とプロセッ
サ・バス・コマンド プロセッサ・バス170は、全てのS/370チップ・セット
要素の間の共通接続である。論理的には、以下にリスト
する全ての線はこのバスに属する。
サ・バス・コマンド プロセッサ・バス170は、全てのS/370チップ・セット
要素の間の共通接続である。論理的には、以下にリスト
する全ての線はこのバスに属する。
（１） プロセッサ・バス線（０−31＋４パリティ）
は、一般的には、１サイクル中のアドレスとともにコマ
ンドを転送し、次に次のサイクルで関連データを転送す
るために使用される。バス使用の許可は、好適にはバス
・アダプタ154中にあるアービタによって与えられる。P
E85は最も低い優先順位をもつ。バス許可PE85を介して
許可が与えられた時、PE85は次のサイクルで、適当なバ
ス線上に４つの項目を配置する。記憶アクセス動作のた
めに、コマンドがプロセッサ・バス線０−７上に配置さ
れ、アドレスがプロセッサ・バス線８−31上に配置さ
れ、アクセス・キーがキー状況バス上に配置され、それ
と同時に「Ｎコマンド有効」バスが立ち上げられる。
は、一般的には、１サイクル中のアドレスとともにコマ
ンドを転送し、次に次のサイクルで関連データを転送す
るために使用される。バス使用の許可は、好適にはバス
・アダプタ154中にあるアービタによって与えられる。P
E85は最も低い優先順位をもつ。バス許可PE85を介して
許可が与えられた時、PE85は次のサイクルで、適当なバ
ス線上に４つの項目を配置する。記憶アクセス動作のた
めに、コマンドがプロセッサ・バス線０−７上に配置さ
れ、アドレスがプロセッサ・バス線８−31上に配置さ
れ、アクセス・キーがキー状況バス上に配置され、それ
と同時に「Ｎコマンド有効」バスが立ち上げられる。
（２） キー／状況バス（０−４ ＋パリティ）は、記
憶にアクセス・キーを送ることと、状況レポートを取り
戻す、という２つの目的のために使用される。このと
き、S/370 PSWアクセス・キーの４ビットと、PSW制御モ
デル・ビット（BCまたはEC）と動的アドレス変換ビット
のANDの結果を表す第５のビットが転送される。
憶にアクセス・キーを送ることと、状況レポートを取り
戻す、という２つの目的のために使用される。このと
き、S/370 PSWアクセス・キーの４ビットと、PSW制御モ
デル・ビット（BCまたはEC）と動的アドレス変換ビット
のANDの結果を表す第５のビットが転送される。
返された状況は、良好な動作の場合、ゼロであるべき
である。その非ゼロ状況は、大抵の場合PE85中のトラッ
プを引き起こす。アドレスされたバス・ユニット中の制
御ラッチをセットする「メッセージ」タイプコマンドの
場合、状況は期待されない。
である。その非ゼロ状況は、大抵の場合PE85中のトラッ
プを引き起こす。アドレスされたバス・ユニット中の制
御ラッチをセットする「メッセージ」タイプコマンドの
場合、状況は期待されない。
（３） Ｎバス・ビジー線は、動作を、開始したそのサ
イクル中に完了することができない時にビジー表示を与
える。Ｎバス・ビジーは、完了するのに２サイクル以上
を要する全てのコマンドの場合、Ｎコマンド有効信号と
同時に有効化させる。
イクル中に完了することができない時にビジー表示を与
える。Ｎバス・ビジーは、完了するのに２サイクル以上
を要する全てのコマンドの場合、Ｎコマンド有効信号と
同時に有効化させる。
コマンドの実行に２サイクル以上かかる場合にＮバス
・ビジーを活動レベルに引き上げるのは、アドレスされ
たバス・ユニットの役目である。Ｎバス・ビジーはま
た、アドレスされたバス・ユニットが対のサイクルの次
のコマンドを受け入れることができないときにも、活動
レベルに引き上げられる。この規則には例外があって、
もしPE85がBSMアレイ主記憶162に記憶動作コマンドを発
行するなら、PE85はＮバス・ビジーを３サイクルの間活
動化する。一般的には、Ｎバス・ビジーは、コマンドの
実行が続くよりも少なくとも１サイクル分活動レベルに
あることになる。
・ビジーを活動レベルに引き上げるのは、アドレスされ
たバス・ユニットの役目である。Ｎバス・ビジーはま
た、アドレスされたバス・ユニットが対のサイクルの次
のコマンドを受け入れることができないときにも、活動
レベルに引き上げられる。この規則には例外があって、
もしPE85がBSMアレイ主記憶162に記憶動作コマンドを発
行するなら、PE85はＮバス・ビジーを３サイクルの間活
動化する。一般的には、Ｎバス・ビジーは、コマンドの
実行が続くよりも少なくとも１サイクル分活動レベルに
あることになる。
（４） メモリ管理ユニット（MMU）ビジー信号は、キ
ャッシュ・コントローラ153から発生される。それは、P
E85に、実行に２サイクル以上かかる、全ての記憶動作
の場合の状況及びデータの到来を示すために使用され
る。
ャッシュ・コントローラ153から発生される。それは、P
E85に、実行に２サイクル以上かかる、全ての記憶動作
の場合の状況及びデータの到来を示すために使用され
る。
フェッチ動作は、主として、次のサイクルまたはされ
以降にデータを渡す。もしデータまたは状況が次のサイ
クルで渡されるなら、MMUビジー信号は、ダウン・レベ
ル（０）で不活性のままとどまる。MMUビジーは、１に
立上り、データ及び状況が実際にバス上に配置されるサ
イクルで０に戻る。
以降にデータを渡す。もしデータまたは状況が次のサイ
クルで渡されるなら、MMUビジー信号は、ダウン・レベ
ル（０）で不活性のままとどまる。MMUビジーは、１に
立上り、データ及び状況が実際にバス上に配置されるサ
イクルで０に戻る。
記憶動作の間、PE85は（記憶動作の開始後）、次のサ
イクルでキー状況バス上の状況を期待する。もしその状
況を次のサイクルで渡すことができるのなら、MMUビジ
ーは不活性（０）のままとどまり、そうでないなら、MM
Uビジーは、１に立つ上がって、状況が渡されるサイク
ルで０に戻る。
イクルでキー状況バス上の状況を期待する。もしその状
況を次のサイクルで渡すことができるのなら、MMUビジ
ーは不活性（０）のままとどまり、そうでないなら、MM
Uビジーは、１に立つ上がって、状況が渡されるサイク
ルで０に戻る。
（５） 線MISS IND上のキャッシュ・ミス表示子は、キ
ャッシュ・コントローラ153によって、DLATミス、キー
・ミス、またはアドレシング違反をPE85に示すために使
用される。その表示は、その状況上でも可用である情報
の複写である。その線は、状況がキー状況バス上に与え
られているサイクルでは有効であるが、ミス表示線は、
数ナノ秒前に活動化される。ミス表示は、次のサイクル
で、PE85を介してトラップを強制する。
ャッシュ・コントローラ153によって、DLATミス、キー
・ミス、またはアドレシング違反をPE85に示すために使
用される。その表示は、その状況上でも可用である情報
の複写である。その線は、状況がキー状況バス上に与え
られているサイクルでは有効であるが、ミス表示線は、
数ナノ秒前に活動化される。ミス表示は、次のサイクル
で、PE85を介してトラップを強制する。
（６） 線バス許可PE85上の信号は、PE85に対してバス
を使用する許可を与える。その信号は、アービタで発生
する。PE85はその後、所望の動作のためのコマンドとア
ドレスを、許可信号が活動的になりＮバス・ビジーが活
動的でないサイクルに続くサイクル中でバス上に配置す
る。
を使用する許可を与える。その信号は、アービタで発生
する。PE85はその後、所望の動作のためのコマンドとア
ドレスを、許可信号が活動的になりＮバス・ビジーが活
動的でないサイクルに続くサイクル中でバス上に配置す
る。
（７） 用途：線Ｎ ATT REQ上の注意要求信号は、
「センス」動作を実行するようにPE85に要求するため
に、（バス・アダプタ154などの）別のバス・ユニット
から発生する。PE85は、現在進行中の動作（例えば命令
実行）が完了すると直ぐにその要求に応じる。
「センス」動作を実行するようにPE85に要求するため
に、（バス・アダプタ154などの）別のバス・ユニット
から発生する。PE85は、現在進行中の動作（例えば命令
実行）が完了すると直ぐにその要求に応じる。
（８） 線Ｎコマンド有効上のコマンド有効信号は、PE
85によって、プロセッサ・バス０−31上のビット・パタ
ーン及び（全てのパリティ線を含む）キー状況バス線０
−４が有効であることを示すために使用される。その線
は、バス許可PE85が活動的になりＮバス・ビジーが非活
動性になるサイクルに続くサイクルで活動性（ダウン・
レベル）になる。
85によって、プロセッサ・バス０−31上のビット・パタ
ーン及び（全てのパリティ線を含む）キー状況バス線０
−４が有効であることを示すために使用される。その線
は、バス許可PE85が活動的になりＮバス・ビジーが非活
動性になるサイクルに続くサイクルで活動性（ダウン・
レベル）になる。
（９） 線アドレス・デクリメントは、PE85によって、
開始アドレスから下降位置（例えば、データ転送を処理
する10進データに必要とされる）まで進む記憶アクセス
動作のために使用される。この信号は、Ｎコマンド有効
が活動化されるのと同一のサイクルで活動化することが
できる。
開始アドレスから下降位置（例えば、データ転送を処理
する10進データに必要とされる）まで進む記憶アクセス
動作のために使用される。この信号は、Ｎコマンド有効
が活動化されるのと同一のサイクルで活動化することが
できる。
（10） 線コマンド・キャンセル上のコマンド・キャン
セル信号は、PE85によって、記憶に対する既に開始され
ているフェッチをキャンセルするために使用される。こ
のことは、PE85が、要求されたデータの即時的な使用を
禁止する条件を検出する時にＮコマンド有効が活動的に
なったあとのサイクルで生じ得る。
セル信号は、PE85によって、記憶に対する既に開始され
ているフェッチをキャンセルするために使用される。こ
のことは、PE85が、要求されたデータの即時的な使用を
禁止する条件を検出する時にＮコマンド有効が活動的に
なったあとのサイクルで生じ得る。
好適な実施例では、よく知られたタイプの５つのグル
ープのコマンドがある。
ープのコマンドがある。
すなわち、I/O記憶、MMU動作、メッセージ交換、及び
浮動小数点である。
浮動小数点である。
バス171の制御を要求するバス・ユニット（PE85、ア
ダプタ154またはキャッシュ・コントローラ153）は、バ
ス上にそのコマンドをセットする。CPU記憶及びI/O記憶
コマンドの場合、バス・ユニットはまた、キー状況バス
上のアクセス・キー及び動的アドレス変換ビットをもセ
ットする。そのコマンドの完了後、状況がその同一バス
上で、要求側バス・ユニットに戻される。
ダプタ154またはキャッシュ・コントローラ153）は、バ
ス上にそのコマンドをセットする。CPU記憶及びI/O記憶
コマンドの場合、バス・ユニットはまた、キー状況バス
上のアクセス・キー及び動的アドレス変換ビットをもセ
ットする。そのコマンドの完了後、状況がその同一バス
上で、要求側バス・ユニットに戻される。
アダプタ154は、CPU記憶コマンド及びI/O記憶コマン
ドを発行するが、PE85は、CPU記憶コマンドしか発行す
ることができない。これらのコマンド・グループは、次
のとおりである。
ドを発行するが、PE85は、CPU記憶コマンドしか発行す
ることができない。これらのコマンド・グループは、次
のとおりである。
（２） 内部オブジェクト領域（IOA）参照 あるCPUメモリ・コマンドは、IOA記憶アドレス・チェ
ックへのアクセスを許容する。
ックへのアクセスを許容する。
I/O記憶コマンドは、S/370主記憶アドレスをチェック
することなく、キャッシュ・コントローラ153中で実行
される。このチェックは、STC1 155中で実行される。CP
U記憶コマンドは、実行のためコントローラ153へと指向
され、１バイト・コマンド・フィールドと、３バイト実
または仮想アドレス・フィールドをもつ。これらのコマ
ンド・フィールド・ビットは、次のとおりである。
することなく、キャッシュ・コントローラ153中で実行
される。このチェックは、STC1 155中で実行される。CP
U記憶コマンドは、実行のためコントローラ153へと指向
され、１バイト・コマンド・フィールドと、３バイト実
または仮想アドレス・フィールドをもつ。これらのコマ
ンド・フィールド・ビットは、次のとおりである。
コマンド・ビット 意味 ０−１＝10 CPUメモリ・コマンド ２＝１ フェッチ動作 ２＝０ 記憶動作 ３＝１ キャッシュ・バイパス、 アドレス・チェックなし ３＝０ アドレス・チェックつき −S/370アドレス比較 −ACBチェック ４＝１ DLATアクセスなし −キー制御保護チェックなし −参照及びチェック・ビット 処理なし ４＝０ DLATアクセス −キー制御保護チェック −参照及びチェック・ビット 処理 ５−７＝nnn バイト長カウント 000＝1 バイト 001＝2 バイト 010＝3 バイト 011＝4 バイト 100＝8 バイト 101＝64バイト 110＝64バイト フェッチ！（BSM から低速） 111＝64バイト・ フェッチ！（アダプタ から低速） CPU記憶コマンドの例は、次のとおりである。
（１） 実アドレスをもつ記憶162に対する64バイトま
でのフェッチまたは記憶を行うための、実Ｎバイト・フ
ェッチ（10111nnn）／記憶（10011nnn） （２） 実アドレスをもつキャッシュに対する４バイト
までの読取／書込を行うための、キャッシュ実Ｎバイト
・フェッチ（101010nn）／記憶（100010nn） （３） 実アドレス（100000nn）をもつIOAに対する４
バイトまでの読取／書込を行うための、キャッシュ実Ｎ
バイト・フェッチ（101011nn）／記憶（100011nn） （４） 仮想アドレスをもつキャッシュに対する４バイ
トまでの読取／書込を行うための、キャッシュ仮想Ｎバ
イト・フェッチ（101000nn）／記憶（100000nn） I/O記憶コマンドは、アダプタ154によって初期化さ
れ、キャッシュ・コントローラ153へと向けられる。そ
れらは、長さ１乃至64バイトのデータ・ストリングをア
ドレス降順に転送する。その32ビット・コマンド・フォ
ーマットは、３つの下位バイトに実アドレスを含み、そ
の高位バイトは、最高位ビット“0"をもち、次の高位ビ
ットがフェッチまたは記憶動作を決定し、残りの６ビッ
トがデータ転送の長さ（１乃至64バイト）を決定する。
データ・ストリングは、バス上で位置整列を要すること
がある最初及び最後の転送を除いてはワード境界上に転
送される。
でのフェッチまたは記憶を行うための、実Ｎバイト・フ
ェッチ（10111nnn）／記憶（10011nnn） （２） 実アドレスをもつキャッシュに対する４バイト
までの読取／書込を行うための、キャッシュ実Ｎバイト
・フェッチ（101010nn）／記憶（100010nn） （３） 実アドレス（100000nn）をもつIOAに対する４
バイトまでの読取／書込を行うための、キャッシュ実Ｎ
バイト・フェッチ（101011nn）／記憶（100011nn） （４） 仮想アドレスをもつキャッシュに対する４バイ
トまでの読取／書込を行うための、キャッシュ仮想Ｎバ
イト・フェッチ（101000nn）／記憶（100000nn） I/O記憶コマンドは、アダプタ154によって初期化さ
れ、キャッシュ・コントローラ153へと向けられる。そ
れらは、長さ１乃至64バイトのデータ・ストリングをア
ドレス降順に転送する。その32ビット・コマンド・フォ
ーマットは、３つの下位バイトに実アドレスを含み、そ
の高位バイトは、最高位ビット“0"をもち、次の高位ビ
ットがフェッチまたは記憶動作を決定し、残りの６ビッ
トがデータ転送の長さ（１乃至64バイト）を決定する。
データ・ストリングは、バス上で位置整列を要すること
がある最初及び最後の転送を除いてはワード境界上に転
送される。
MMUコマンドは、キャッシュ・コントローラ153と、DL
AT、ACB、ディレクトリを含むそのレジスタを制御する
ために使用される。
AT、ACB、ディレクトリを含むそのレジスタを制御する
ために使用される。
メッセージ・コマンドは、バス151に接続されたバス
・ユニットの間でメッセージを転送するために使用され
る。
・ユニットの間でメッセージを転送するために使用され
る。
E15.S/370記憶管理ユニット81 （１） キャッシュ・コントローラ153 キャッシュ・コントローラ153（第31図）は、キャッ
シュ記憶340と、アドレシング及び比較論理347、348
と、フェッチ整列器343と、高速アドレス変換のための
ディレクトリ・ルックアサイド・テーブル（DLAT）341
を有する。キャッシュ・コントローラ153は、プロセッ
サ・バス170から仮想アドレス及び記憶コマンドを受け
入れ、それがキャッシュ記憶340を介する要求を満足す
ることができないとき、マルチプレクサ349及びSTCバス
157を介してフェッチ及び記憶コマンドを記憶制御イン
ターフェース155（第11図）に転送する。
シュ記憶340と、アドレシング及び比較論理347、348
と、フェッチ整列器343と、高速アドレス変換のための
ディレクトリ・ルックアサイド・テーブル（DLAT）341
を有する。キャッシュ・コントローラ153は、プロセッ
サ・バス170から仮想アドレス及び記憶コマンドを受け
入れ、それがキャッシュ記憶340を介する要求を満足す
ることができないとき、マルチプレクサ349及びSTCバス
157を介してフェッチ及び記憶コマンドを記憶制御イン
ターフェース155（第11図）に転送する。
DLAT314は、仮想ページ・アドレスの実ページ・アド
レスへの高速変換を行う。それの２×32エントリは、64
個の予め変換されたページ・アドレスを保持する。DLAT
341は、２路セット連想的アドレシング・スキームを使
用してアクセスされる。その仮想ページ・サイズは、好
適には4KBである。DLATミスの場合、PE85が割り込ま
れ、S/370主記憶162中のセグメント及びページ・テーブ
ル（図示しない）を使用してよく知られた方法でマイク
ロプログラムによって仮想アドレス変換が行なわれる。
DLAT341は、次に、記憶からフェッチされキャッシュ中
に配置された情報の新しい仮想及び実ページ・アドレス
を反映するように更新される。記憶キーのコピーがS/37
0キー記憶からフェッチされてDLATエントリ中に入れら
れる。
レスへの高速変換を行う。それの２×32エントリは、64
個の予め変換されたページ・アドレスを保持する。DLAT
341は、２路セット連想的アドレシング・スキームを使
用してアクセスされる。その仮想ページ・サイズは、好
適には4KBである。DLATミスの場合、PE85が割り込ま
れ、S/370主記憶162中のセグメント及びページ・テーブ
ル（図示しない）を使用してよく知られた方法でマイク
ロプログラムによって仮想アドレス変換が行なわれる。
DLAT341は、次に、記憶からフェッチされキャッシュ中
に配置された情報の新しい仮想及び実ページ・アドレス
を反映するように更新される。記憶キーのコピーがS/37
0キー記憶からフェッチされてDLATエントリ中に入れら
れる。
キャッシュ・ディレクトリ342をもつ8KBキャッシュ34
0は、プロセッサ性能を著しく改善する高速バッファを
与える。データ及びディレクトリ・アレイは、４つの区
画に区分される。キャッシュ中の各区画は、256×8Bで
構成されている。キャッシュ340からデータをフェッチ
する場合、DLAT341と、キャッシュ・ディレクトリ342
と、キャッシュ340を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チェックは、選択されたDLATエントリ中の記憶キ
ーを使用して比較回路345によって実行される。４×8B
のデータがキャッシュ340の出力340aにラッチ・アップ
される。そして、もし要求されたデータがキャッシュ34
0中にあるなら、適当なデータをフェッチ整列器343中に
ゲートするために、晩期選択信号が使用される。
0は、プロセッサ性能を著しく改善する高速バッファを
与える。データ及びディレクトリ・アレイは、４つの区
画に区分される。キャッシュ中の各区画は、256×8Bで
構成されている。キャッシュ340からデータをフェッチ
する場合、DLAT341と、キャッシュ・ディレクトリ342
と、キャッシュ340を同時にアドレスするために、仮想
アドレス中のバイト・オフセットが使用される。キー制
御保護チェックは、選択されたDLATエントリ中の記憶キ
ーを使用して比較回路345によって実行される。４×8B
のデータがキャッシュ340の出力340aにラッチ・アップ
される。そして、もし要求されたデータがキャッシュ34
0中にあるなら、適当なデータをフェッチ整列器343中に
ゲートするために、晩期選択信号が使用される。
記憶動作の場合、バイト単位の部分記憶が実行され
る。
る。
キャッシュ・ミスの場合、キャッシュ・コントローラ
153は要求された64Bキャッシュ・ラインをバースト・モ
ードでフェッチするためにBSMコマンドを自動的にセッ
ト・アップする。もし新しいキャッシュ・ラインによっ
て置換すべきキャッシュ・ラインが、ロードされて以来
変更されていたなら、新しいキャッシュ・ラインがロー
ドされる前に、記憶162に対するキャッシュ・ライン・
キャストアウト動作が開始される。I/Oデータは、キャ
ッシュ・ライン・キャストアウト及びロード動作を決し
て引き起こさない。記憶162からフェッチすべきI/Oデー
タは、主記憶162とキャッシュ記憶340の両方の機構にア
クセスすることによって検索される。そして、キャッシ
ュ・ヒットが生じると、メモリ動作がキャンセルされ
て、キャッシュ記憶がデータを供給する。もしI/Oデー
タがキャッシュ中にないなら、それはメモリから直接フ
ェッチされるけれども、キャッシュ・ラインは置き換え
られない。記憶中に格納すべきI/Oデータは、もしアド
レスされたラインが既にキャッシュ中にあるならキャッ
シュ340中に入れられ、そうでないなら直接記憶162中に
入れられる。
153は要求された64Bキャッシュ・ラインをバースト・モ
ードでフェッチするためにBSMコマンドを自動的にセッ
ト・アップする。もし新しいキャッシュ・ラインによっ
て置換すべきキャッシュ・ラインが、ロードされて以来
変更されていたなら、新しいキャッシュ・ラインがロー
ドされる前に、記憶162に対するキャッシュ・ライン・
キャストアウト動作が開始される。I/Oデータは、キャ
ッシュ・ライン・キャストアウト及びロード動作を決し
て引き起こさない。記憶162からフェッチすべきI/Oデー
タは、主記憶162とキャッシュ記憶340の両方の機構にア
クセスすることによって検索される。そして、キャッシ
ュ・ヒットが生じると、メモリ動作がキャンセルされ
て、キャッシュ記憶がデータを供給する。もしI/Oデー
タがキャッシュ中にないなら、それはメモリから直接フ
ェッチされるけれども、キャッシュ・ラインは置き換え
られない。記憶中に格納すべきI/Oデータは、もしアド
レスされたラインが既にキャッシュ中にあるならキャッ
シュ340中に入れられ、そうでないなら直接記憶162中に
入れられる。
4KBキー記憶344は、16MBメモリのための記憶キーを保
持する。そのキー記憶し、4K×８に構成されたアレイで
ある。各バイトは、１つの記憶キーを保持する。各DLAT
エントリは、その4KBブロック・アドレスに関連付けら
れた記憶キーのコピーを保持する。そのことは、反復的
にページにアクセスする間のキー記憶に対するアクセス
の回数を著しく低減させる。記憶キー割当てにおける変
更は、キー記憶と、キャッシュ記憶におけるコピーの両
方に影響を与える。レシーバ回路355を介してプロセッ
サ・バス170からキャッシュ・コントローラ153が受け取
ったコマンド、データ及びアドレスは、コマンド、デー
タ及びアドレス・レジスタ3501、351及び352にそれぞれ
格納される。アドレス・レジスタ347は、関連するS/370
プロセッサ要素PE85のための有効アドレスの範囲を記憶
する。比較論理348は、受信したアドレスの有効性を検
証する。S/370アドレス比較論理348は、PE85及び/I/Oバ
ス・アダフタ154の両方からのアドレスを処理する。
持する。そのキー記憶し、4K×８に構成されたアレイで
ある。各バイトは、１つの記憶キーを保持する。各DLAT
エントリは、その4KBブロック・アドレスに関連付けら
れた記憶キーのコピーを保持する。そのことは、反復的
にページにアクセスする間のキー記憶に対するアクセス
の回数を著しく低減させる。記憶キー割当てにおける変
更は、キー記憶と、キャッシュ記憶におけるコピーの両
方に影響を与える。レシーバ回路355を介してプロセッ
サ・バス170からキャッシュ・コントローラ153が受け取
ったコマンド、データ及びアドレスは、コマンド、デー
タ及びアドレス・レジスタ3501、351及び352にそれぞれ
格納される。アドレス・レジスタ347は、関連するS/370
プロセッサ要素PE85のための有効アドレスの範囲を記憶
する。比較論理348は、受信したアドレスの有効性を検
証する。S/370アドレス比較論理348は、PE85及び/I/Oバ
ス・アダフタ154の両方からのアドレスを処理する。
アドレス比較境界（ACB）レジスタ353比較機能は、カ
スタマ領域を意図しているS/370主記憶参照がIOAをアド
レスしないことを保証する。ACBレジスタ353は、S/370
記憶162中の予約IOA領域と、非予約領域の間の分割（境
界）線を記憶する。S/370記憶に対するめいめいのアク
セスは、比較論理354が受信アドレスをACB値と比較する
動作をもたらす。
スタマ領域を意図しているS/370主記憶参照がIOAをアド
レスしないことを保証する。ACBレジスタ353は、S/370
記憶162中の予約IOA領域と、非予約領域の間の分割（境
界）線を記憶する。S/370記憶に対するめいめいのアク
セスは、比較論理354が受信アドレスをACB値と比較する
動作をもたらす。
（２） STCI155（第32A及び32B図） （Ａ） 序論 記憶制御インターフェース（STCI）155は、S/370チッ
プ・セット150を、バス論理178及びシステム・パス30
（第１図）を介して、S/882重化フォールト・トレラン
ト記憶16、18に接続する。記憶制御インターフェース
（STCI）155は、コマンド毎の１乃至64バイトからのデ
ータ転送を決定する全てのプロセッサ及びI/O記憶／フ
ェッチ・コマンドをサポートする。全てのECC、リフレ
ッシュ、メモリ初期化及び構成、再試行などは、S/88プ
ロセッサ62及び記憶16、18によって処理される。STCI15
6の詳細なデータ・フローが第32A及び32B図に示されて
いる。
プ・セット150を、バス論理178及びシステム・パス30
（第１図）を介して、S/882重化フォールト・トレラン
ト記憶16、18に接続する。記憶制御インターフェース
（STCI）155は、コマンド毎の１乃至64バイトからのデ
ータ転送を決定する全てのプロセッサ及びI/O記憶／フ
ェッチ・コマンドをサポートする。全てのECC、リフレ
ッシュ、メモリ初期化及び構成、再試行などは、S/88プ
ロセッサ62及び記憶16、18によって処理される。STCI15
6の詳細なデータ・フローが第32A及び32B図に示されて
いる。
STCI155は、記憶管理ユニット83中の相手STCI155a
（図示しない）と、相手ユニット23（第８図中の）対応
STCI対とともに、各STCI中の論理408（第23B図）などの
調停によって、システム・バス構造30の制御を求めて調
停する。STCI155は第７図から見て取れるようにモジュ
ール９のI/Oコントローラ及び他のCPU25、27及び29、31
に対抗して調停するのみならず、I/O機能または慣用的S
/88機能のためにパスの制御を要求し得る関連S/88プロ
セッサ62（及びそのプロセッサの対及び第８図のCPU2
1、23中の相手プロセッサ）に対抗して調停しなくては
ならない。
（図示しない）と、相手ユニット23（第８図中の）対応
STCI対とともに、各STCI中の論理408（第23B図）などの
調停によって、システム・バス構造30の制御を求めて調
停する。STCI155は第７図から見て取れるようにモジュ
ール９のI/Oコントローラ及び他のCPU25、27及び29、31
に対抗して調停するのみならず、I/O機能または慣用的S
/88機能のためにパスの制御を要求し得る関連S/88プロ
セッサ62（及びそのプロセッサの対及び第８図のCPU2
1、23中の相手プロセッサ）に対抗して調停しなくては
ならない。
しかし、調停論理は、それ以外の点では、今から説明
するプロセッサ及びI/Oボードのモジュール・バックパ
ネル・スロット位置に主として基づき、前述の米国特許
第4453215号に記載されているものとほぼ類似してい
る。調停フェーズの間に、バス・マスタとなる能力をも
ちバス・サイクルを開始する準備ができているプロセッ
サ・モジュール９のどのユニットも、バス構造の使用を
求めて調停する。そのユニットは、バス・サイクル要求
信号を立ち上げ、それと同時に調停ネットワークによっ
て、やはりバス・サイクル要求を主張しているより高い
優先順位のユニットがないかどうかをチェックする。調
停フェーズの間にバス構造に対するアクセスを得ること
に成功したユニットまたは対ユニットがバス・マスタと
称され、次のクロック・フェーズで転送サイクルを開始
させる。各メモリ・ユニット16、18は、決してマスタと
はならず、調停はしない。サイクルの決定フェーズの間
に、そのサイクルのバス・マスタであると判断されたユ
ニットが、サイクル決定または機能信号のセットを発生
することによりサイクルのタイプを決定する。バス・マ
スタはまた、アドレス信号を出して、アドレス・パリテ
ィ線上にそのアドレス及び機能信号のための偶パリティ
を配置する。プロセッサ・モジュールの全てのユニット
は、その内部動作状態に拘らず、機能及びアドレス信号
を運ぶバス導体上の信号を常に受け取るけれども、周辺
制御ユニットは、パリティ信号を受け取ることなく動作
することができる。決定されているサイクルは、もしバ
ス待機信号がその時点で出されたなら取り消される。
するプロセッサ及びI/Oボードのモジュール・バックパ
ネル・スロット位置に主として基づき、前述の米国特許
第4453215号に記載されているものとほぼ類似してい
る。調停フェーズの間に、バス・マスタとなる能力をも
ちバス・サイクルを開始する準備ができているプロセッ
サ・モジュール９のどのユニットも、バス構造の使用を
求めて調停する。そのユニットは、バス・サイクル要求
信号を立ち上げ、それと同時に調停ネットワークによっ
て、やはりバス・サイクル要求を主張しているより高い
優先順位のユニットがないかどうかをチェックする。調
停フェーズの間にバス構造に対するアクセスを得ること
に成功したユニットまたは対ユニットがバス・マスタと
称され、次のクロック・フェーズで転送サイクルを開始
させる。各メモリ・ユニット16、18は、決してマスタと
はならず、調停はしない。サイクルの決定フェーズの間
に、そのサイクルのバス・マスタであると判断されたユ
ニットが、サイクル決定または機能信号のセットを発生
することによりサイクルのタイプを決定する。バス・マ
スタはまた、アドレス信号を出して、アドレス・パリテ
ィ線上にそのアドレス及び機能信号のための偶パリティ
を配置する。プロセッサ・モジュールの全てのユニット
は、その内部動作状態に拘らず、機能及びアドレス信号
を運ぶバス導体上の信号を常に受け取るけれども、周辺
制御ユニットは、パリティ信号を受け取ることなく動作
することができる。決定されているサイクルは、もしバ
ス待機信号がその時点で出されたなら取り消される。
応答フェーズの間に、ビジーであるシステムのアドレ
スされたユニットは、そのサイクルを取り消すためにバ
ス・ビジー信号を発生することができる。例えば、メモ
リ・ユニットは、ビジーである時か、リフレッシュ・サ
イクルの間にアドレスされたならバス・ビジー信号を発
生することができる。応答フェーズの間に発生されたバ
ス・エラー信号は、そのエラーがサイクルの決定フェー
ズの間にアドレスとともにあったかもしれないのでその
サイクルを取り消すことになる。データは、読取と書込
の両方のサイクルについて、データ転送サイクルの間に
バスＡ及びＢ上で転送される。このことにより、システ
ムが、データ線の使用を求める再調停を依頼したり、ソ
ース・ユニットまたは宛先ユニットに関連するタグ・デ
ータをもつ必要なくバス構造上で読取サイクルと書込サ
イクルの混合をパイプラインすることができる。
スされたユニットは、そのサイクルを取り消すためにバ
ス・ビジー信号を発生することができる。例えば、メモ
リ・ユニットは、ビジーである時か、リフレッシュ・サ
イクルの間にアドレスされたならバス・ビジー信号を発
生することができる。応答フェーズの間に発生されたバ
ス・エラー信号は、そのエラーがサイクルの決定フェー
ズの間にアドレスとともにあったかもしれないのでその
サイクルを取り消すことになる。データは、読取と書込
の両方のサイクルについて、データ転送サイクルの間に
バスＡ及びＢ上で転送される。このことにより、システ
ムが、データ線の使用を求める再調停を依頼したり、ソ
ース・ユニットまたは宛先ユニットに関連するタグ・デ
ータをもつ必要なくバス構造上で読取サイクルと書込サ
イクルの混合をパイプラインすることができる。
フルワード転送は、UDS及びLDS（上下のデータ・スト
ローブ）信号の両方を出すことによって達成される。半
ワードまたはバイト転送は、これらのストローブ信号の
うちの１つだけを出すことによって達成される転送とし
て定義される。書込転送は、単にどのストローブ信号も
出さないようにすることによって、パス・マスタによっ
てそのサイクルの初期に取り消すことができる。読取ら
れるスレーブ・ユニットは、データとともにストローブ
信号を出さなくてはならない。ストローブ信号は、バス
・データ・パリティの計算に含まれる。
ローブ）信号の両方を出すことによって達成される。半
ワードまたはバイト転送は、これらのストローブ信号の
うちの１つだけを出すことによって達成される転送とし
て定義される。書込転送は、単にどのストローブ信号も
出さないようにすることによって、パス・マスタによっ
てそのサイクルの初期に取り消すことができる。読取ら
れるスレーブ・ユニットは、データとともにストローブ
信号を出さなくてはならない。ストローブ信号は、バス
・データ・パリティの計算に含まれる。
データ転送フェーズの間に検出されたエラーは、その
エラーを検出するユニットに、最初のデータ後サイクル
である次のタイミング・フェーズでバス・エラー信号を
出させる。周辺制御ユニットは、データを使用する前に
エラーが生じたかどうかを調べるため待機する。しか
し、システムの中央処理ユニット21及び主要メモリ・ユ
ニット16は、受け取るや否やそのデータを使用し、エラ
ーの場合、事実上バックアップして、正しいデータを待
つ。データ後サイクルの間のバス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にバス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
エラーを検出するユニットに、最初のデータ後サイクル
である次のタイミング・フェーズでバス・エラー信号を
出させる。周辺制御ユニットは、データを使用する前に
エラーが生じたかどうかを調べるため待機する。しか
し、システムの中央処理ユニット21及び主要メモリ・ユ
ニット16は、受け取るや否やそのデータを使用し、エラ
ーの場合、事実上バックアップして、正しいデータを待
つ。データ後サイクルの間のバス・エラー信号の発生
は、転送フェーズをして、転送サイクルの次の第６のフ
ェーズを繰り返させる。このことは、この第２のデータ
後、すなわち第６のフェーズの間にバス構造上にデータ
を伝送したであろうところのサイクルを取り消すことに
なる。
示されているシステムの動作の正常バックプレーン・
モードは、全てのユニットが服従両（Obey Both）モー
ドにある時であり、そのときＡバスとＢバスの両方にエ
ラーがないように見える。例えば、Ａバス上のエラーに
応答して、全てのユニットが周期的に服従Ｂ（ObeyB）
モードに切り替わる。モジュール９は、S/88中央処理ユ
ニット上で走る監視ソフトウェアによって動作の服従両
モードに戻る。
モードは、全てのユニットが服従両（Obey Both）モー
ドにある時であり、そのときＡバスとＢバスの両方にエ
ラーがないように見える。例えば、Ａバス上のエラーに
応答して、全てのユニットが周期的に服従Ｂ（ObeyB）
モードに切り替わる。モジュール９は、S/88中央処理ユ
ニット上で走る監視ソフトウェアによって動作の服従両
モードに戻る。
動作の服従Ｂ及び服従Ａ（ObeyA）モードの両方にお
いて、ＡバスとＢバスの両方がシステム・ユニットによ
って駆動され、全てのユニットは依然として完全エラー
・チェックを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけであ
る。しかし、服従バス上のバス・エラー信号は、上述の
ようにして処理され、全てのユニットをしてもう一方の
バスに服従するようにスイッチさせる。
いて、ＡバスとＢバスの両方がシステム・ユニットによ
って駆動され、全てのユニットは依然として完全エラー
・チェックを実行する。服従両モードの動作との違い
は、ユニットが、データを反復させる必要なく、またサ
イクルを打ち切ることなく、服従していない１つのバス
上の更なるエラーを単にログするということだけであ
る。しかし、服従バス上のバス・エラー信号は、上述の
ようにして処理され、全てのユニットをしてもう一方の
バスに服従するようにスイッチさせる。
（Ｂ） システム・バス・フェーズ 第33図は、モジュール９のための、バス構造30上の４
つのパイプラインされた多重フェーズ転送サイクルをも
つ上述の動作を示す図である。波形56a及び56bは、第33
図の一番上にラベルされている１乃至21と番号付けされ
た21個の連続的タイミング・フェーズのために、Ｘバス
46にクロック38が印加するS/88マスター・クロック及び
マスター同期信号を示す。波形58bで表される、バス構
造上の調停信号は、図示されている21のサイクルのおの
おのにおいて、＃１、＃２、＃3...＃21のサイクル番号
で記されている新しいサイクルを求める調停を開始する
ために、各タイミング・フェーズの開始時点で変化す
る。第33図は、波形58bでサイクル決定信号を表す。各
サイクル毎のサイクル決定信号は、そのサイクルのため
の調停信号によりも１クロック・サイクル後に発生す
る。第33図はさらに、ビジー、待機、データ、Ａバス・
エラー、及びＢバス・エラー信号を示している。第33図
の最下行は、システムが動作するバックプレーン・モー
ドをあらわし、異なるモードの間の転移を示す。
つのパイプラインされた多重フェーズ転送サイクルをも
つ上述の動作を示す図である。波形56a及び56bは、第33
図の一番上にラベルされている１乃至21と番号付けされ
た21個の連続的タイミング・フェーズのために、Ｘバス
46にクロック38が印加するS/88マスター・クロック及び
マスター同期信号を示す。波形58bで表される、バス構
造上の調停信号は、図示されている21のサイクルのおの
おのにおいて、＃１、＃２、＃3...＃21のサイクル番号
で記されている新しいサイクルを求める調停を開始する
ために、各タイミング・フェーズの開始時点で変化す
る。第33図は、波形58bでサイクル決定信号を表す。各
サイクル毎のサイクル決定信号は、そのサイクルのため
の調停信号によりも１クロック・サイクル後に発生す
る。第33図はさらに、ビジー、待機、データ、Ａバス・
エラー、及びＢバス・エラー信号を示している。第33図
の最下行は、システムが動作するバックプレーン・モー
ドをあらわし、異なるモードの間の転移を示す。
第33図をさらに参照すると、タイミング・フェーズ番
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスタ・ユニット
が、サイクル決定信号波形58b上の指標＃１で指定され
るように、タイミング・フェーズ２の間に実行すべきサ
イクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル＃２を求める調
停が実行される。
号１の間に、モジュール９は、サイクル＃１のためのサ
イクル調停信号を発生する。指定されているように、シ
ステムは、服従両モードで動作している。フェーズ１の
サイクル調停の間に決定されたバス・マスタ・ユニット
が、サイクル決定信号波形58b上の指標＃１で指定され
るように、タイミング・フェーズ２の間に実行すべきサ
イクルを決定する。また、タイミング・フェーズ２で
も、第２のサイクル、すなわちサイクル＃２を求める調
停が実行される。
タイミング・フェーズ３の間にはサイクル＃１に対し
てはバス構造上に応答信号がなく、このことは、このサ
イクルが、タイミング・フェーズ４の間に生じ、データ
波形58b上で信号＃１で指定されているデータ転送を行
う準備ができていることも示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
てはバス構造上に応答信号がなく、このことは、このサ
イクルが、タイミング・フェーズ４の間に生じ、データ
波形58b上で信号＃１で指定されているデータ転送を行
う準備ができていることも示す。また、タイミング・フ
ェーズ３の間に、サイクル＃２のサイクル決定が実行さ
れ、更なるサイクル＃３の調停が実行される。
タイミング・フェーズ４では、サイクル＃１のデータ
転送が行なわれ、サイクル＃３の決定が実行される。ま
た、波形58fで示されるように、バスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号
は、サイクル＃２を取り消し、そのモジュール中の全て
のユニットを服従Ｂモードにスイッチする。タイミング
・フェーズ４のバスＡエラー信号は、前のタイミング・
フェーズ３において、システムの少なくとも１つのユニ
ットがＡバス42からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形58のデータの欠如によって示されるように、バ
ス構造上にデータがないときに生じたものであり、それ
ゆえ、データ転送を繰り返す必要はない。
転送が行なわれ、サイクル＃３の決定が実行される。ま
た、波形58fで示されるように、バスＡエラーがこのタ
イミング・フェーズの間に出される。このエラー信号
は、サイクル＃２を取り消し、そのモジュール中の全て
のユニットを服従Ｂモードにスイッチする。タイミング
・フェーズ４のバスＡエラー信号は、前のタイミング・
フェーズ３において、システムの少なくとも１つのユニ
ットがＡバス42からの信号に関連してエラーを検出した
ことを示す。そのエラーは、タイミング・フェーズ３の
間の波形58のデータの欠如によって示されるように、バ
ス構造上にデータがないときに生じたものであり、それ
ゆえ、データ転送を繰り返す必要はない。
タイミング・フェーズ５の間に、服従Ｂモードで動作
するシステムによって第５のサイクルが調停され、サイ
クル＃４の機能が調停され、バス構造上には、サイクル
＃３のための応答が存在しない。従って、そのサイクル
は、タイミング・フェーズ６の間にデータ転送へと進
む。またタイミング・フェーズ６で、波形58dで示すよ
うにバス待機が出され、これはサイクル＃４と関連す
る。その効果は、そのサイクルを別のタイミング・フェ
ーズの間延長し、サイクル＃５を取り消すことである。
するシステムによって第５のサイクルが調停され、サイ
クル＃４の機能が調停され、バス構造上には、サイクル
＃３のための応答が存在しない。従って、そのサイクル
は、タイミング・フェーズ６の間にデータ転送へと進
む。またタイミング・フェーズ６で、波形58dで示すよ
うにバス待機が出され、これはサイクル＃４と関連す
る。その効果は、そのサイクルを別のタイミング・フェ
ーズの間延長し、サイクル＃５を取り消すことである。
新しいサイクル＃７は、タイミング・フェーズ＃７で
調停され、その決定動作がサイクル＃６のために進行す
る。タイミング・フェーズ８では、サイクル＃４のため
のデータが転送のためにデータ・バスに印加される。ま
た、タイミング・フェーズ８で、ビジー・バス信号が出
され、この信号は、サイクル＃６の応答の一部であっ
て、そのサイクルを取り消す。
調停され、その決定動作がサイクル＃６のために進行す
る。タイミング・フェーズ８では、サイクル＃４のため
のデータが転送のためにデータ・バスに印加される。ま
た、タイミング・フェーズ８で、ビジー・バス信号が出
され、この信号は、サイクル＃６の応答の一部であっ
て、そのサイクルを取り消す。
別のバス・エラーが出されるまでに、タイミング・フ
ェーズ９中の調停及び決定動作がそのパターンに続く。
システムは既に服従Ｂモードで動作しており、従って、
この信号に応答して単にエラーをログするだけである。
ェーズ９中の調停及び決定動作がそのパターンに続く。
システムは既に服従Ｂモードで動作しており、従って、
この信号に応答して単にエラーをログするだけである。
タイミング・フェーズ10中で出されタイミング・フェ
ーズ11へと続くバス待機信号は、サイクル＃８をさらに
２期間フェーズ延長し、従って、そのサイクルのための
データが、指定されているように、タイミング・フェー
ズ13で転送される。これらのフェーズの間に出されたバ
ス待機信号はまた、示されているように、サイクル＃９
及び＃10を取り消しする。待機信号によるサイクル＃８
の延長におけるフェーズ10、11、または12の間に出され
たビジー信号は、サイクル＃８を取り消すことになる。
尚、サイクル＃７のたるのデータ転送は、タイミング・
フェーズ10において、このタイミング・フェーズの間の
待機及びビジー導体上の信号とは独立に行なわれる。
ーズ11へと続くバス待機信号は、サイクル＃８をさらに
２期間フェーズ延長し、従って、そのサイクルのための
データが、指定されているように、タイミング・フェー
ズ13で転送される。これらのフェーズの間に出されたバ
ス待機信号はまた、示されているように、サイクル＃９
及び＃10を取り消しする。待機信号によるサイクル＃８
の延長におけるフェーズ10、11、または12の間に出され
たビジー信号は、サイクル＃８を取り消すことになる。
尚、サイクル＃７のたるのデータ転送は、タイミング・
フェーズ10において、このタイミング・フェーズの間の
待機及びビジー導体上の信号とは独立に行なわれる。
タイミング・フェーズ11、12及び14の間に生じる更な
るバスＡエラー信号もまた、システムに対して、ログす
る以外の影響を及ぼさない。というのは、システムは既
に服従Ｂモードで動作しているからである。タイミング
・フェーズ14の間に出された待機信号は、サイクル＃13
を打ち消す。また、それは、サイクル＃12を延長し、し
かし、サイクル＃12は、タイミング・フェーズ14の間に
出されるビジー信号によって打ち消される。サイクル＃
11のためのデータは、タイミング・フェーズ14の間に通
常シーケンスで転送される。更に、サイクル＃14のデー
タ転送は、タイミング・フェーズ17で行なわれる。
るバスＡエラー信号もまた、システムに対して、ログす
る以外の影響を及ぼさない。というのは、システムは既
に服従Ｂモードで動作しているからである。タイミング
・フェーズ14の間に出された待機信号は、サイクル＃13
を打ち消す。また、それは、サイクル＃12を延長し、し
かし、サイクル＃12は、タイミング・フェーズ14の間に
出されるビジー信号によって打ち消される。サイクル＃
11のためのデータは、タイミング・フェーズ14の間に通
常シーケンスで転送される。更に、サイクル＃14のデー
タ転送は、タイミング・フェーズ17で行なわれる。
タイミング・フェーズ19では、タイミング・フェーズ
18のサイクル＃15データ転送に直ぐ続いて、バスＢエラ
ーが出される。このエラー信号は、サイクル＃17を取り
消し、これは応答フェーズにあり、サイクル＃15のため
のデータ転送の反復を開始する。その反復転送は、サイ
クル＃20の間に行なわれる。さらに、このエラー信号
は、モジュールを服従Ａモードに切り換える。
18のサイクル＃15データ転送に直ぐ続いて、バスＢエラ
ーが出される。このエラー信号は、サイクル＃17を取り
消し、これは応答フェーズにあり、サイクル＃15のため
のデータ転送の反復を開始する。その反復転送は、サイ
クル＃20の間に行なわれる。さらに、このエラー信号
は、モジュールを服従Ａモードに切り換える。
バス待機信号は、バス・マスタによってアドレスされ
たスレーブ・ユニットによってのみ駆動され、データ転
送には影響を与えるように用意されていないことに留意
されたい。STCI155は決してスレーブ・ユニットにはな
らず、メモリのみにアドレスし、I/Oデバイスにはアド
レスしないから、この線は、STCI155によっては利用さ
れない。
たスレーブ・ユニットによってのみ駆動され、データ転
送には影響を与えるように用意されていないことに留意
されたい。STCI155は決してスレーブ・ユニットにはな
らず、メモリのみにアドレスし、I/Oデバイスにはアド
レスしないから、この線は、STCI155によっては利用さ
れない。
システム・バス論理178（第19C図）は、STCI155からS
/88メモリ・ボード16、18へのリンクを与え、調停論理4
08（第32B図）を含む。バス30のために前記に定義した
のと同一の基本的バス転送サイクルが論理178によって
使用される。すなわち： （１） 調停フェーズ−このフェーズは、どのサイクル
でもバス・コントローラがバスの支配権を巡って争うに
つれて進行する。典型的には、調停の優先順位は、調停
装置のバックパネル・スロットIDに基づく。STCIデザイ
ンの好適な形式の場合、調停優先順位は、単一CPUのス
ロットIDに基づき、一方、優先順位を割当てるための各
CPU（PE85及びその対のユニット）上のFIFO殆ど満杯／
殆ど空（AFE）フラグ及び半満杯（HF）フラグ線409は、
多重CPU実装構成における実タスク要求に基づく。
/88メモリ・ボード16、18へのリンクを与え、調停論理4
08（第32B図）を含む。バス30のために前記に定義した
のと同一の基本的バス転送サイクルが論理178によって
使用される。すなわち： （１） 調停フェーズ−このフェーズは、どのサイクル
でもバス・コントローラがバスの支配権を巡って争うに
つれて進行する。典型的には、調停の優先順位は、調停
装置のバックパネル・スロットIDに基づく。STCIデザイ
ンの好適な形式の場合、調停優先順位は、単一CPUのス
ロットIDに基づき、一方、優先順位を割当てるための各
CPU（PE85及びその対のユニット）上のFIFO殆ど満杯／
殆ど空（AFE）フラグ及び半満杯（HF）フラグ線409は、
多重CPU実装構成における実タスク要求に基づく。
（２） サイクル決定フェーズ−このフェーズは、以前
のサイクル中のバス許可に続く。それは、16、32または
64ビット読取／書込転送を、記憶16に対する27ビット開
始物理アドレスとともに指定するための、バス30のバス
FNコードＡ及びＢ上の４ビット機能コードを含む。記憶
16は、好適な実施例では256MBである。全ての記憶アク
セスは、アドレス・ビット０が使用されないように16、
32または64ビット境界上にある。より正確には、バイト
及びワード・アクセスは、バスFNコード定義と連結して
第14図にUDSおよびLDS信号によって示されている。
のサイクル中のバス許可に続く。それは、16、32または
64ビット読取／書込転送を、記憶16に対する27ビット開
始物理アドレスとともに指定するための、バス30のバス
FNコードＡ及びＢ上の４ビット機能コードを含む。記憶
16は、好適な実施例では256MBである。全ての記憶アク
セスは、アドレス・ビット０が使用されないように16、
32または64ビット境界上にある。より正確には、バイト
及びワード・アクセスは、バスFNコード定義と連結して
第14図にUDSおよびLDS信号によって示されている。
（３） サイクル応答フェーズ−このフェーズは、STCI
155を、再調停し前のサイクル決定フェーズを再発行す
るように強制することになるメモリからの、バス30上の
バス・エラーまたはバス・ビジー条件を含み得る。
155を、再調停し前のサイクル決定フェーズを再発行す
るように強制することになるメモリからの、バス30上の
バス・エラーまたはバス・ビジー条件を含み得る。
（４） データ・フェーズ−（サイクル応答フェーズを
過ぎて）記憶要求が一旦受け入れられると、サイクル応
答フェーズに続く（サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の125ns内に16、32または64ビットのデータを転送
することができる。
過ぎて）記憶要求が一旦受け入れられると、サイクル応
答フェーズに続く（サイクル決定フェーズの２サイクル
後）サイクルでデータめフェーズが生じる。読取または
書込の125ns内に16、32または64ビットのデータを転送
することができる。
（５） 後データ・フェーズ−データが最初に転送され
た２サイクル後システム・バス30上で（STCI155または
メモリ16から）データの反復を強制するバス・エラーが
ないかどうかをチェックするために必要である。Ａ及び
Ｂバスは同一のデータを運ぶので、後データ・フェーズ
の間はＡまたはＢバス・エラーが生じてもよい。
た２サイクル後システム・バス30上で（STCI155または
メモリ16から）データの反復を強制するバス・エラーが
ないかどうかをチェックするために必要である。Ａ及び
Ｂバスは同一のデータを運ぶので、後データ・フェーズ
の間はＡまたはＢバス・エラーが生じてもよい。
バス30を求めて調停するS/88プロセッサ62と、バス30
を求めて調停するSTCI155の間の重要な相違点を次に説
明する。典型的には、S/88プロセッサ62は、任意の時点
で５つのフェーズのうちの１つで動作する。しかし、ST
CI155のフェッチ及び記憶パイプライン能力のため、STC
Iは同時に５つまでのフェーズ全てで動作することがで
きる。例えば、64バイト読取動作の間に、STCI155は、
もしエラーがないなら５つの全てのフェーズで動作する
ことができ、STCIは、連続する５つのサイクルの各々で
バス30の調停制御を許可される。このことは、特にモジ
ュール９の単一プロセッサ・バージョンで、システム性
能を向上させる。
を求めて調停するSTCI155の間の重要な相違点を次に説
明する。典型的には、S/88プロセッサ62は、任意の時点
で５つのフェーズのうちの１つで動作する。しかし、ST
CI155のフェッチ及び記憶パイプライン能力のため、STC
Iは同時に５つまでのフェーズ全てで動作することがで
きる。例えば、64バイト読取動作の間に、STCI155は、
もしエラーがないなら５つの全てのフェーズで動作する
ことができ、STCIは、連続する５つのサイクルの各々で
バス30の調停制御を許可される。このことは、特にモジ
ュール９の単一プロセッサ・バージョンで、システム性
能を向上させる。
（Ｃ） STCI機能 STCI機能のいくつかを以下説明する。
（１） FIFO400−４個（64×９ビット）先入れ先出し
高速RAMが、４回までの64バイト記憶コマンドをユニッ
ト155がビジーになる前に保持することを可能ならしめ
るバッファを形成する。それはまた、全てのデータのた
めの入来パリティを出力まで保持する。S/370クロック1
52は、コマンド及びデータをFIFO400中にクロックす
る。そして、S/88クロック38がFIFO400からコマンド及
びデータをクロックする。FIFO400の好適な実施例は、C
ypressSemiconductor Corp.によって1988年１月15日に
発行された製品情報マニュアルの５乃至34ページに詳細
に記載されているCY7C409である。
高速RAMが、４回までの64バイト記憶コマンドをユニッ
ト155がビジーになる前に保持することを可能ならしめ
るバッファを形成する。それはまた、全てのデータのた
めの入来パリティを出力まで保持する。S/370クロック1
52は、コマンド及びデータをFIFO400中にクロックす
る。そして、S/88クロック38がFIFO400からコマンド及
びデータをクロックする。FIFO400の好適な実施例は、C
ypressSemiconductor Corp.によって1988年１月15日に
発行された製品情報マニュアルの５乃至34ページに詳細
に記載されているCY7C409である。
業界標準のハンドシェーク信号以外に、殆ど満杯／殆
ど空（AFE）及び半分満杯（HF）フラグが与えられる。A
FEは、FIFOが殆ど満杯または殆ど空のときAFEが高レベ
ルとなる。そうでなければAFEは低レベルである。HF
は、FIFOの半分が満杯のとき高レベルとなり、さもなけ
れば低レベルである。
ど空（AFE）及び半分満杯（HF）フラグが与えられる。A
FEは、FIFOが殆ど満杯または殆ど空のときAFEが高レベ
ルとなる。そうでなければAFEは低レベルである。HF
は、FIFOの半分が満杯のとき高レベルとなり、さもなけ
れば低レベルである。
メモリは、入力準備完了（IR）制御信号が高レベルの
時シフトイン（SI）信号の制御の下でその入力に９ビッ
トの並列ワードを受領する。そのデータは、出力準備完
了（OR）制御信号が高レベルの時、シフトアウト（SO）
信号の制御の下で記憶されたのと同じ順序で出力され
る。もしFIFOが満杯（IR低レベル）であるなら、SI入力
のパルスが無視され、もしFIFOが空（ORが低レベル）な
らSO入力のパルスが無視される。
時シフトイン（SI）信号の制御の下でその入力に９ビッ
トの並列ワードを受領する。そのデータは、出力準備完
了（OR）制御信号が高レベルの時、シフトアウト（SO）
信号の制御の下で記憶されたのと同じ順序で出力され
る。もしFIFOが満杯（IR低レベル）であるなら、SI入力
のパルスが無視され、もしFIFOが空（ORが低レベル）な
らSO入力のパルスが無視される。
より広いワードのための並列拡張は、個々のFIFOのIR
及びOR出力をそれぞれ、論理的にANDすることによって
実現される。そのAND演算は、全てのFIFOがそれ以上の
データを受け入れる用意がある（IR高レベル）か、また
はデータを出力する用意がある（OR高レベル）ことを保
証し、以て装置の間の伝搬遅延時間の偏差を保証する。
及びOR出力をそれぞれ、論理的にANDすることによって
実現される。そのAND演算は、全てのFIFOがそれ以上の
データを受け入れる用意がある（IR高レベル）か、また
はデータを出力する用意がある（OR高レベル）ことを保
証し、以て装置の間の伝搬遅延時間の偏差を保証する。
読取及び書込動作は、完全に非同期的であって、以て
FIFOを、動作クロック周波数またはクロック位相が相当
に異なる２つのディジタル装置の間のバッファとして使
用することを可能ならしめる。FIFO400は、読取ポイン
タと、書込ポインタと、既知のハンドシェーキング（SI
/IR、SO/OR）信号と、AFE及びHFフラグを発生するちめ
に必要な制御論理を含む。FIFOが空の場合、STCI論理は
SOを高レベルに保持し、以て、ワードが書かれた時、そ
れが出力へ直接伝えられる（ripple）。そのOR信号は、
１内部サイクルの間高レベルで、次に再び低レベルに下
がる。もし更なるワードがFIFOに書かれるなら、それら
は最初のワードに足並を揃え、SOが低れべるに引き下げ
られるまで出力上には現れないことになる。
FIFOを、動作クロック周波数またはクロック位相が相当
に異なる２つのディジタル装置の間のバッファとして使
用することを可能ならしめる。FIFO400は、読取ポイン
タと、書込ポインタと、既知のハンドシェーキング（SI
/IR、SO/OR）信号と、AFE及びHFフラグを発生するちめ
に必要な制御論理を含む。FIFOが空の場合、STCI論理は
SOを高レベルに保持し、以て、ワードが書かれた時、そ
れが出力へ直接伝えられる（ripple）。そのOR信号は、
１内部サイクルの間高レベルで、次に再び低レベルに下
がる。もし更なるワードがFIFOに書かれるなら、それら
は最初のワードに足並を揃え、SOが低れべるに引き下げ
られるまで出力上には現れないことになる。
データは物理的にメモリを伝搬しない。データを移動
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしSI入力から空の
FIFOのOR出力へ信号を伝搬するために必要な時間（フォ
ールスルー時間）または、読取ポインタをインクリメン
トしSO入力から満杯のFIFOのIR出力へ信号を伝搬するた
めに必要な時間（バブルスルー時間）がデータをFIFO40
0を通じて渡すことができる速度を決定する。
する代わりに読取及び書込ポインタがインクリメントさ
れる。書込ポインタをインクリメントしSI入力から空の
FIFOのOR出力へ信号を伝搬するために必要な時間（フォ
ールスルー時間）または、読取ポインタをインクリメン
トしSO入力から満杯のFIFOのIR出力へ信号を伝搬するた
めに必要な時間（バブルスルー時間）がデータをFIFO40
0を通じて渡すことができる速度を決定する。
電源投入時に、FIFOは、マスター・リセット信号によ
ってリセットされる。このことは、装置を空条件に入ら
しめ、それはOR信号が低レベルであると同時にIR信号が
高レベルであることによって通知される。この条件で
は、データ出力（D00−D08）は低レベルである。AFEフ
ラグは高レベルであって、HFフラグは低レベルである。
ってリセットされる。このことは、装置を空条件に入ら
しめ、それはOR信号が低レベルであると同時にIR信号が
高レベルであることによって通知される。この条件で
は、データ出力（D00−D08）は低レベルである。AFEフ
ラグは高レベルであって、HFフラグは低レベルである。
空位置の可用性は、入力レディ（IR）信号の高レベル
状態によって示される。IRが高レベルであるとき、シフ
トイン（SI）ピン上の低レベルから高レベルの遷移は、
入力上のデータのFIFO400へのロードを引き起こす。IR
信号は次に低レベルになり、そのデータがサンプルされ
たことを示す。SI信号の高レベルから低レベルへの遷移
は、もしFIFO400が殆ど満杯であるか殆ど空であるな
ら、IR信号の低レベルからへの遷移と、AFEフラグの低
レベルから高レベルへの遷移を示す。
状態によって示される。IRが高レベルであるとき、シフ
トイン（SI）ピン上の低レベルから高レベルの遷移は、
入力上のデータのFIFO400へのロードを引き起こす。IR
信号は次に低レベルになり、そのデータがサンプルされ
たことを示す。SI信号の高レベルから低レベルへの遷移
は、もしFIFO400が殆ど満杯であるか殆ど空であるな
ら、IR信号の低レベルからへの遷移と、AFEフラグの低
レベルから高レベルへの遷移を示す。
FIFO400の出力におけるデータの可用性は、出力レデ
ィ（OR）信号の高レベル状態によって示される。FIFOが
リセットされた後、全てのデータ出力（D00−D08）は低
レベルになる。FIFOが空である限り、OR信号は低レベル
にとどまり、それに印加された全てのシフトアウト（S
O）パルスは無視されることになる。データがFIFOにシ
フトして入れられた後、OR信号は高レベルになる。
ィ（OR）信号の高レベル状態によって示される。FIFOが
リセットされた後、全てのデータ出力（D00−D08）は低
レベルになる。FIFOが空である限り、OR信号は低レベル
にとどまり、それに印加された全てのシフトアウト（S
O）パルスは無視されることになる。データがFIFOにシ
フトして入れられた後、OR信号は高レベルになる。
２つのフラグ、AFE及びHFは、どれだけのワードがFIF
O中に格納されているかを記述する。AFEは、８個または
それ以下、あるいは56個またはそれ以上のワードがFIFO
に存在するとき高レベルとなる。さもなければ、AFEは
低レベルである。HFは、32個またはそれ以上のワードが
FIFOに格納されているとき高レベルとなり、さもなけれ
ばHFフラグは低レベルである。フラグ遷移は、SI及びSO
の下降端に関連して生じる。
O中に格納されているかを記述する。AFEは、８個または
それ以下、あるいは56個またはそれ以上のワードがFIFO
に存在するとき高レベルとなる。さもなければ、AFEは
低レベルである。HFは、32個またはそれ以上のワードが
FIFOに格納されているとき高レベルとなり、さもなけれ
ばHFフラグは低レベルである。フラグ遷移は、SI及びSO
の下降端に関連して生じる。
（２） SBI論理−S/370プロセッサ85をしてS/88記憶16
に対する読取／書込を開始することを可能ならしめるシ
ステム/88バス・インターフェース（SBI）論理178。こ
れは、16、32または64ビット転送を開始するべくバス30
にアクセスするために、毎サイクル調停するための論理
408をもつ。論理178インターフェース線及び調停論理40
8は好適には、ここで変更している個所を除いては米国
特許第4453215号に記述されているタイプのものと同様
である。
に対する読取／書込を開始することを可能ならしめるシ
ステム/88バス・インターフェース（SBI）論理178。こ
れは、16、32または64ビット転送を開始するべくバス30
にアクセスするために、毎サイクル調停するための論理
408をもつ。論理178インターフェース線及び調停論理40
8は好適には、ここで変更している個所を除いては米国
特許第4453215号に記述されているタイプのものと同様
である。
（３） フォールト・トレランス−FIFOバッファ400を
含む全てのSTCI論理は、S/370プロセッサ・ボード上で
自己チェックを行うために、２重化されている。単一の
論理は、比較論理402a乃至ｇと、破断論理403と、クロ
ック発生論理（図示しない）のみである。このように、
STCI155は、第８図の記憶管理ユニット83の一部である
実質的に同一の対のSTCI155a（図示しない）をもつ。
含む全てのSTCI論理は、S/370プロセッサ・ボード上で
自己チェックを行うために、２重化されている。単一の
論理は、比較論理402a乃至ｇと、破断論理403と、クロ
ック発生論理（図示しない）のみである。このように、
STCI155は、第８図の記憶管理ユニット83の一部である
実質的に同一の対のSTCI155a（図示しない）をもつ。
比較論理402a乃至ｇは、第８図の比較論理15を形成
し、破断論理403は、第８図の共通制御論理75を形成す
る。好適な実施例では、S/370比較チェックは、バス構
造30を介してのエラー・データの分散から保護するため
に対のSTCI155、155aでのみ実行される。しかし、S/370
マシン・チェック及びパリティ・エラーは、バス460を
介して論理403に供給される。BCUバス274、223上のいく
つかのエラーは、S/88比較回路12f（第８図）によって
取り上げられる。
し、破断論理403は、第８図の共通制御論理75を形成す
る。好適な実施例では、S/370比較チェックは、バス構
造30を介してのエラー・データの分散から保護するため
に対のSTCI155、155aでのみ実行される。しかし、S/370
マシン・チェック及びパリティ・エラーは、バス460を
介して論理403に供給される。BCUバス274、223上のいく
つかのエラーは、S/88比較回路12f（第８図）によって
取り上げられる。
（４） アドレス・チェック−S/88記憶16中に有効物理
S/370ユーザー・アドレスを生成するためにベース・オ
フセット（第10図）を使用する間に、各S/370プロセッ
サ記憶空間162などのサイズが違反されないことを保証
するために、メモリ・マップされた２つのレジスタ40
4、405（MEMベース及びMEMサイズ）が与えられる。
S/370ユーザー・アドレスを生成するためにベース・オ
フセット（第10図）を使用する間に、各S/370プロセッ
サ記憶空間162などのサイズが違反されないことを保証
するために、メモリ・マップされた２つのレジスタ40
4、405（MEMベース及びMEMサイズ）が与えられる。
（５） 同期的動作−S/370クロック152は、バス30及び
同期化ユニット158（第19C図）を介して、S/88クロック
38（第７図）から導出され、S/88クロック38の開始から
のS/370発振器入力周期内のクロック間の同期をもたら
す。このことは、連続読取（例えば64バイト読取コマン
ド）をメモリ162からS/370チップ・セットへと待機状態
をはさむことなくパイプラインさせる（システム・バス
30上でSTCI155に許可された連続的サイクルを想定し
て）ことを可能ならしめる。
同期化ユニット158（第19C図）を介して、S/88クロック
38（第７図）から導出され、S/88クロック38の開始から
のS/370発振器入力周期内のクロック間の同期をもたら
す。このことは、連続読取（例えば64バイト読取コマン
ド）をメモリ162からS/370チップ・セットへと待機状態
をはさむことなくパイプラインさせる（システム・バス
30上でSTCI155に許可された連続的サイクルを想定し
て）ことを可能ならしめる。
（６） STCバス・インターフェース−全ての標準的S/3
70のフェッチ／記憶コマンドは、そのコマンド・キャン
セリングとともに実行される。パリティ・エラーまたは
ECCエラーは、S/370オペレーティング・システムに報告
されずに、再試行（ECCまたはバス・パリティ・エラ
ー）として処理されるか、破壊される（内部ボード・パ
リティ・エラー）。64バイト線境界交差は、アドレスの
巻き込みをもたらす。
70のフェッチ／記憶コマンドは、そのコマンド・キャン
セリングとともに実行される。パリティ・エラーまたは
ECCエラーは、S/370オペレーティング・システムに報告
されずに、再試行（ECCまたはバス・パリティ・エラ
ー）として処理されるか、破壊される（内部ボード・パ
リティ・エラー）。64バイト線境界交差は、アドレスの
巻き込みをもたらす。
第11図に示すように、STCI155は、S/370動的（仮想）
アドレス変換を処理し、8KB命令／データ・キャッシュ
と64エントリDLAT341（ディレクトリ・ルックアサイド
・テーブル）を利用するキャッシュ・コントローラ・ユ
ニット153を介してS/370プロセッサ85にインターフェー
スする。こうして、全ての実／仮想I/Oまたはプロセッ
サ転送は、ユニット153によってSTCバス157上に発行さ
れる「実」アドレスをもたらす。典型的には、バス・ア
ダプタ154またはS/370プロセッサ85が「実：記憶動作を
行う時、ユニット152は、STC157上で発行された後でコ
マンドのキャンセルをもたらし得るキャッシュ・ヒット
の場合を除いては、単にプロセッサ・バス170からSTCバ
ス157への移行段として働くだけである。
アドレス変換を処理し、8KB命令／データ・キャッシュ
と64エントリDLAT341（ディレクトリ・ルックアサイド
・テーブル）を利用するキャッシュ・コントローラ・ユ
ニット153を介してS/370プロセッサ85にインターフェー
スする。こうして、全ての実／仮想I/Oまたはプロセッ
サ転送は、ユニット153によってSTCバス157上に発行さ
れる「実」アドレスをもたらす。典型的には、バス・ア
ダプタ154またはS/370プロセッサ85が「実：記憶動作を
行う時、ユニット152は、STC157上で発行された後でコ
マンドのキャンセルをもたらし得るキャッシュ・ヒット
の場合を除いては、単にプロセッサ・バス170からSTCバ
ス157への移行段として働くだけである。
次に、41本のSTCバス線（第32A図及び第30図）につい
て簡単に説明する。STCデータ／アドレス／コマンド・
バス406は、32本の双方向データ・バス線に加えてバイ
ト毎の奇数パリティをもつ。このバスは、１サイクルで
コマンド及びアドレスを、記憶動作の後の各サイクル上
で32ビットまでのデータを運ぶために使用される。STC
有効線は、STCI155に対して、コマンド／アドレスが同
一サイクル中のSTCバス上で有効であることを知らせる
ために、ユニット153によって使用される。STCキャンセ
ル線は、STCI155に対して発行したコマンドをキャンセ
ルするためにユニット153によって駆動される。STCビジ
ー線440は、「STC有効」が発行された１サイクル後、ST
CIがビジーであって新しいコマンドを受け入れることが
できないことをユニット153知らせるために、STCI155に
よって駆動される。STCビジー線440は、ユニット155が
新しいコマンドを受け取ることができる１サイクル前に
解放される。
て簡単に説明する。STCデータ／アドレス／コマンド・
バス406は、32本の双方向データ・バス線に加えてバイ
ト毎の奇数パリティをもつ。このバスは、１サイクルで
コマンド及びアドレスを、記憶動作の後の各サイクル上
で32ビットまでのデータを運ぶために使用される。STC
有効線は、STCI155に対して、コマンド／アドレスが同
一サイクル中のSTCバス上で有効であることを知らせる
ために、ユニット153によって使用される。STCキャンセ
ル線は、STCI155に対して発行したコマンドをキャンセ
ルするためにユニット153によって駆動される。STCビジ
ー線440は、「STC有効」が発行された１サイクル後、ST
CIがビジーであって新しいコマンドを受け入れることが
できないことをユニット153知らせるために、STCI155に
よって駆動される。STCビジー線440は、ユニット155が
新しいコマンドを受け取ることができる１サイクル前に
解放される。
線433上のSTCデータ無効は、データがフェッチで戻さ
れるのと同じサイクル中でユニット153に対してデータ
転送を無効化するためにSTCI155によって発行される。
ユニット153は、もしその線が活動化されているならそ
のデータ・サイクルを無視する。この線は、高速ECCエ
ラーがバス30上で発生し、STCI155、155aの対論理の間
でデータの不一致が生じ、あるいはバス30読取サイクル
の間に不正なパリティが検出されたとき、データと一致
して送られる。
れるのと同じサイクル中でユニット153に対してデータ
転送を無効化するためにSTCI155によって発行される。
ユニット153は、もしその線が活動化されているならそ
のデータ・サイクルを無視する。この線は、高速ECCエ
ラーがバス30上で発生し、STCI155、155aの対論理の間
でデータの不一致が生じ、あるいはバス30読取サイクル
の間に不正なパリティが検出されたとき、データと一致
して送られる。
STCデータ転送線441は、後のサイクル中のSTCバス157
上のデータ転送を通知するためにユニット153に対してS
TCI155によって駆動される。記憶の場合、線441は、ユ
ニット153が次のサイクルで次の32ビット・ワードを供
給すべきことを指示する。フェッチの場合、線441は、
ユニット153に、もし次のサイクルでSTCデータ無効によ
って拒否されないなら次のサイクルが有効なデータを含
むであろうことを知らせる。STCI155デザインは、上述
の全ての状態が１つのS/370CPU内で同時にアクティブで
あることを可能ならしめるように完全にパイプラインさ
れている。このようにして、連続的にバスが許可されエ
ラーがないと想定すると、STCI155は、32ビット、62.5n
sSTCバス157上へ（125nsシステム・バス30サイクル毎
の）64ビット読取を利用して待機状態なく、フェッチ上
のパイプラインされたデータを維持することができる。
上のデータ転送を通知するためにユニット153に対してS
TCI155によって駆動される。記憶の場合、線441は、ユ
ニット153が次のサイクルで次の32ビット・ワードを供
給すべきことを指示する。フェッチの場合、線441は、
ユニット153に、もし次のサイクルでSTCデータ無効によ
って拒否されないなら次のサイクルが有効なデータを含
むであろうことを知らせる。STCI155デザインは、上述
の全ての状態が１つのS/370CPU内で同時にアクティブで
あることを可能ならしめるように完全にパイプラインさ
れている。このようにして、連続的にバスが許可されエ
ラーがないと想定すると、STCI155は、32ビット、62.5n
sSTCバス157上へ（125nsシステム・バス30サイクル毎
の）64ビット読取を利用して待機状態なく、フェッチ上
のパイプラインされたデータを維持することができる。
システム/88インターフェース410は、STCI155中で、B
CUローカル仮想アドレス空間内のMEMサイズ・レジスタ4
05及びMEMベース・レジスタ404に対するアクセスをサポ
ートするために使用される。また、「破断」403及び
「バス割り込み要求（IRQ）」エラーは、バス30上の低
優先順位保守割り込みを単一CPUとして駆動するため
に、S/88プロセッサ・ボード上のエラーと結合される。
CUローカル仮想アドレス空間内のMEMサイズ・レジスタ4
05及びMEMベース・レジスタ404に対するアクセスをサポ
ートするために使用される。また、「破断」403及び
「バス割り込み要求（IRQ）」エラーは、バス30上の低
優先順位保守割り込みを単一CPUとして駆動するため
に、S/88プロセッサ・ボード上のエラーと結合される。
バスIRQエラーは、それらのエラーが、通常、同一ま
たは相手ボードによって異なることが検出されたバス30
からの非保護信号のため、「破断」エラーが切断するよ
うにはバス30をボードから切断しない、という点で破断
エラーとは異なる。これらのエラーは、ボードが服従両
モードにあるときのみアクティブとなる。
たは相手ボードによって異なることが検出されたバス30
からの非保護信号のため、「破断」エラーが切断するよ
うにはバス30をボードから切断しない、という点で破断
エラーとは異なる。これらのエラーは、ボードが服従両
モードにあるときのみアクティブとなる。
さらに、線411、412、413上の「服従Ａ」、「服従
Ｂ」及び「２重化」信号は、S/370プロセッサ内で再び
実現されるのではなくてS/88プロセッサ・ボード論理か
ら駆動される。服従A/服従Ｂ信号は、チェック及び駆動
側データ入力マルチプレクサのための入力マルチプレク
サ71、73を制御し、バス・エラー条件中でゲートするた
めに使用される。線413上の２重化信号は、ボードが対
になっていることを知らせるために使用される（すなわ
ち、対のボードが連続的スロットにあるときそれらが一
緒に調停することを保証するためにバス調停論理408中
で使用される）。
Ｂ」及び「２重化」信号は、S/370プロセッサ内で再び
実現されるのではなくてS/88プロセッサ・ボード論理か
ら駆動される。服従A/服従Ｂ信号は、チェック及び駆動
側データ入力マルチプレクサのための入力マルチプレク
サ71、73を制御し、バス・エラー条件中でゲートするた
めに使用される。線413上の２重化信号は、ボードが対
になっていることを知らせるために使用される（すなわ
ち、対のボードが連続的スロットにあるときそれらが一
緒に調停することを保証するためにバス調停論理408中
で使用される）。
服従Ａ及びＢ信号は、＋服従Ａ、−服従Ａ、＋服従
Ｂ、−服従Ｂを提供するために反転される。＋服従Ａ、
−服従Ａ信号は、レジスタ428及び429にそれぞれ印加さ
れる。レジスタ428及び429は、バス構造30のＡ及びＢバ
スにそれぞれ結合される。S/88クロック信号（図示しな
い）は、３つのモードＡ、Ｂ及び両について、Ａ及びＢ
バスからのデータをレジスタ428及び429にクロックす
る。レジスタ428中のデータは、バスが服従Ａまたは服
従Ｂモードに動作しているときバス435、436にゲート・
アウトされ、レジスタ429は、服従Ｂモードの間のみバ
ス435、428上にゲートアウトされる。同様に、第34図で
見て取れるように、STCI155aのレジスタ428aの内容は、
服従Ｂまたは服従両モードの間に同様にゲートアウトさ
れる。レジスタ429aの内容は、服従Ａモードの間のゲー
トアウトされる。レジスタ428、429及び428a、429aの出
力をORすることによりめいめいのデータ入力マルチプレ
クサ機能71、73（第３図）が実行される。
Ｂ、−服従Ｂを提供するために反転される。＋服従Ａ、
−服従Ａ信号は、レジスタ428及び429にそれぞれ印加さ
れる。レジスタ428及び429は、バス構造30のＡ及びＢバ
スにそれぞれ結合される。S/88クロック信号（図示しな
い）は、３つのモードＡ、Ｂ及び両について、Ａ及びＢ
バスからのデータをレジスタ428及び429にクロックす
る。レジスタ428中のデータは、バスが服従Ａまたは服
従Ｂモードに動作しているときバス435、436にゲート・
アウトされ、レジスタ429は、服従Ｂモードの間のみバ
ス435、428上にゲートアウトされる。同様に、第34図で
見て取れるように、STCI155aのレジスタ428aの内容は、
服従Ｂまたは服従両モードの間に同様にゲートアウトさ
れる。レジスタ429aの内容は、服従Ａモードの間のゲー
トアウトされる。レジスタ428、429及び428a、429aの出
力をORすることによりめいめいのデータ入力マルチプレ
クサ機能71、73（第３図）が実行される。
レジスタ405、404中のMEMサイズ/MEMベース値は、BCU
ローカル・アドレス空間によって、S/88プロセッサ62仮
想アドレス空間中にメモリ・マップされる。それらは、
所与のS/370CPU空間が一旦与えられると、S/88プート処
理の間にセットしなくてはならない。それらは、STCI記
憶／フェッチ動作が進行中でない限りS/88によって変更
することができる。
ローカル・アドレス空間によって、S/88プロセッサ62仮
想アドレス空間中にメモリ・マップされる。それらは、
所与のS/370CPU空間が一旦与えられると、S/88プート処
理の間にセットしなくてはならない。それらは、STCI記
憶／フェッチ動作が進行中でない限りS/88によって変更
することができる。
レジスタ404、405は、ローカル・アドレス（007E01F
C）を介して第19A図のアドレス・デコード論理216によ
ってアクセスされ、次のデータを含む。すなわち、PAビ
ット20−23及びPAビット20−27であって、それらはそれ
ぞれ、S/370記憶162サイズ（MEMサイズ）と記憶ベース
・アドレス（MEMベース）に等しく、 MEMサイズ＝S/370から記憶領域162に割当てられた主
記憶のメガバイト（１乃至16） MEMベース＝記憶領域162に割当てられた記憶16の物理
的アドレス空間のアドレス・ゼロからオフセットのメガ
バイト PA＝S/88の変換された仮想アドレス（すなわち物理ア
ドレス） 論理216がアドレス007E01FCをデコードする時、その
サイズ及びアドレス・ビットは、そのバス161Dを介して
プロセッサ62によってレジスタ405、404中にセットされ
る。この動作の間、論理216は、プロセッサ62をその関
連ハードウェアから切り放し、以てレジスタ404、405の
ローディングがS/88オペレーティング・システムに対し
て透過的となる。さらに、S/37オペレーティング・シス
テムは、S/370記憶162にアクセスする際に、それらの存
在または用途に気づかない。
C）を介して第19A図のアドレス・デコード論理216によ
ってアクセスされ、次のデータを含む。すなわち、PAビ
ット20−23及びPAビット20−27であって、それらはそれ
ぞれ、S/370記憶162サイズ（MEMサイズ）と記憶ベース
・アドレス（MEMベース）に等しく、 MEMサイズ＝S/370から記憶領域162に割当てられた主
記憶のメガバイト（１乃至16） MEMベース＝記憶領域162に割当てられた記憶16の物理
的アドレス空間のアドレス・ゼロからオフセットのメガ
バイト PA＝S/88の変換された仮想アドレス（すなわち物理ア
ドレス） 論理216がアドレス007E01FCをデコードする時、その
サイズ及びアドレス・ビットは、そのバス161Dを介して
プロセッサ62によってレジスタ405、404中にセットされ
る。この動作の間、論理216は、プロセッサ62をその関
連ハードウェアから切り放し、以てレジスタ404、405の
ローディングがS/88オペレーティング・システムに対し
て透過的となる。さらに、S/37オペレーティング・シス
テムは、S/370記憶162にアクセスする際に、それらの存
在または用途に気づかない。
第32A、Ｂ及び30図はまた、記憶制御インターフェー
ス155によって使用される信号I/O線をもあらわしてい
る。更にこれは、STCバス157に加えて、S/88システム・
バス30と、S/88プロセッサ62と、S/88CPUボード102上の
論理415にインターフェースするたに必要な全ての線を
含む。説明の便宜上、第８図のトランシーバ13は第32
A、Ｂ図には示されていない。
ス155によって使用される信号I/O線をもあらわしてい
る。更にこれは、STCバス157に加えて、S/88システム・
バス30と、S/88プロセッサ62と、S/88CPUボード102上の
論理415にインターフェースするたに必要な全ての線を
含む。説明の便宜上、第８図のトランシーバ13は第32
A、Ｂ図には示されていない。
（Ｄ） データ記憶動作 キャッシュ・コントローラ153からの記憶コマンド上
で、STCI155はそのコマンドをアドレス／データ・バス4
06（これはSTCバス157の一部である）のビット０−７上
にクロックにより乗せ、それを、STC有効ビットととも
にコマンド・バッファ416に格納し、またバッファ417に
格納する。STCビジーは、そのユニット155がビジーであ
ることを示すために論理401によって次のサイクルの間
に線440上で立ち上げられることになる。ところで、バ
ス406上の24ビット実アドレスもまた、アドレス・レジ
スタ417中へクロックされる。
で、STCI155はそのコマンドをアドレス／データ・バス4
06（これはSTCバス157の一部である）のビット０−７上
にクロックにより乗せ、それを、STC有効ビットととも
にコマンド・バッファ416に格納し、またバッファ417に
格納する。STCビジーは、そのユニット155がビジーであ
ることを示すために論理401によって次のサイクルの間
に線440上で立ち上げられることになる。ところで、バ
ス406上の24ビット実アドレスもまた、アドレス・レジ
スタ417中へクロックされる。
FIFO400が満杯でなく、コマンド中に指定されている
全データ転送長（64バイトまで）を受け入れることがで
きる（FIFOオーバーフローなし）限り、STCデータ転送
が論理401によって立ち上げられ、このコマンドのため
の全てのデータ転送が完了するまで各サイクルでアクテ
ィブにとどまることになる。記憶時、STCデータ転送
は、キャンセルが発行されていないことが確認されるま
で（STC有効後の２サイクルまで）発行されない（そし
てこれにより、そのコマンドはFIFOにシストされな
い）。
全データ転送長（64バイトまで）を受け入れることがで
きる（FIFOオーバーフローなし）限り、STCデータ転送
が論理401によって立ち上げられ、このコマンドのため
の全てのデータ転送が完了するまで各サイクルでアクテ
ィブにとどまることになる。記憶時、STCデータ転送
は、キャンセルが発行されていないことが確認されるま
で（STC有効後の２サイクルまで）発行されない（そし
てこれにより、そのコマンドはFIFOにシストされな
い）。
しかし、この期間、論理401はレジスタ417からレジス
タ442に24ビット・アドレスをシフトし、そのデータの
最初の４ビットがユニット153からレジスタ417にシフト
される。さらに、FIFO HF及びAFEフラグ409が、コマン
ド・バッファ416からデコードされたバイト転送長に比
較される。FIFOフラグは、バッファ・フラグの４つの範
囲のうちの使用されている１つを示す。もし、最悪の場
合のバッファ深さに追加された時、バイト転送長にコマ
ンド・ワード・データの４バイトを加えた値がFIFO64ワ
ード容量を超えるなら（それはFIFOフラグによって示さ
れる）、全てのSTCデータ転送活動は、このオーバーフ
ロー条件が消滅するまで保留される。このことは、フラ
グ状況の変化を引き起こすようにFIFOから十分なワード
がシフトアウトされるや否や起こる。
タ442に24ビット・アドレスをシフトし、そのデータの
最初の４ビットがユニット153からレジスタ417にシフト
される。さらに、FIFO HF及びAFEフラグ409が、コマン
ド・バッファ416からデコードされたバイト転送長に比
較される。FIFOフラグは、バッファ・フラグの４つの範
囲のうちの使用されている１つを示す。もし、最悪の場
合のバッファ深さに追加された時、バイト転送長にコマ
ンド・ワード・データの４バイトを加えた値がFIFO64ワ
ード容量を超えるなら（それはFIFOフラグによって示さ
れる）、全てのSTCデータ転送活動は、このオーバーフ
ロー条件が消滅するまで保留される。このことは、フラ
グ状況の変化を引き起こすようにFIFOから十分なワード
がシフトアウトされるや否や起こる。
もしキャンセルが生じず、FIFOオーバーフローも存在
しないなら、ブロック401からデコードされ、マルチプ
レクサ447を介してレジスタ442からの24ビット・アドレ
スと組み合わされたコマンドが、FIFO400に格納され
る。アドレス・レジスタ417からのその後の32ビット・
データ・ブロックは、一旦最初の記憶コマンドがFIFOに
シフトされると、連続サイクルでレジスタ442を介してF
IFO400に格納される。ゲート423は、バス30上への16ビ
ット転送のため、下位16ビットを上位16ビット上へマル
チプレクスするために使用される。
しないなら、ブロック401からデコードされ、マルチプ
レクサ447を介してレジスタ442からの24ビット・アドレ
スと組み合わされたコマンドが、FIFO400に格納され
る。アドレス・レジスタ417からのその後の32ビット・
データ・ブロックは、一旦最初の記憶コマンドがFIFOに
シフトされると、連続サイクルでレジスタ442を介してF
IFO400に格納される。ゲート423は、バス30上への16ビ
ット転送のため、下位16ビットを上位16ビット上へマル
チプレクスするために使用される。
Ｓビットは、記憶をフェッチとは区別するために使用
され、C/Aビットは、第35図から見て取れるように、FIF
O中でコマンド・ワードとデータ・ワードを区別するた
めに使用される。パリティは、FIFOを通じて維持され
る。
され、C/Aビットは、第35図から見て取れるように、FIF
O中でコマンド・ワードとデータ・ワードを区別するた
めに使用される。パリティは、FIFOを通じて維持され
る。
FIFO入力及び出力は、異なるようにクロックされる。
データは、S/370クロックによってFIFO400へシフトさ
れ、その間S/88クロックによってシフトアウトされる。
そのタイミングは、FIFOが空のときのFIFOの最悪の場合
のフォールスルー時間（60ns）に対処するようにセット
される。FIFOのコマンドは、第35図に示されており、こ
こで、 Ｓ＝（１＝記憶、２＝フェッチ） C/A＝（１＝コマンド／アドレス、０＝データ） P01＝バイト０、１偶パリティ P23＝バイト２、３偶パリティ LDW＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、P01
＝P23） 64B OVFL＝奇数アドレス配置のための16ワード転送超
過追加的な３ビット・データ転送サイクルを要する 32B、16B、8B、4B＝重み付けされたバイト転送カウン
ト TRL1、０＝「後端」ワード中の有効バイトのエンコー
ド（最後の32ビット転送） FIFO400の入出力の両側上のブロック401における個々
のシーケンサが、FIFOから出入する転送を追跡する。出
力シーケンサは、実際は、現在のフェッチまたは記憶コ
マンドのために保留であるバス30データ転送の数を追跡
する。コマンド・ワードが一旦FIFO出力に到達すると、
C/Aビット＝１が論理401でデコードされ、以前のコマン
ドが未了で保留状態にない限り、FIFO400からのS/370実
アドレスが論理422及び423を介してベース・レジスタ40
4と組み合わされ、それは次に、転送カウントが出力シ
ーケンサにロードされている間に、アドレス・バッファ
420中に開始「物理」アドレスとしてロードされる。ま
た、調停論理408が調停を開始するようにセットされ
る。
データは、S/370クロックによってFIFO400へシフトさ
れ、その間S/88クロックによってシフトアウトされる。
そのタイミングは、FIFOが空のときのFIFOの最悪の場合
のフォールスルー時間（60ns）に対処するようにセット
される。FIFOのコマンドは、第35図に示されており、こ
こで、 Ｓ＝（１＝記憶、２＝フェッチ） C/A＝（１＝コマンド／アドレス、０＝データ） P01＝バイト０、１偶パリティ P23＝バイト２、３偶パリティ LDW＝下位データ・ワード選択（上位ワード上でマル
チプレクスされた下位データ・ワード、この場合、P01
＝P23） 64B OVFL＝奇数アドレス配置のための16ワード転送超
過追加的な３ビット・データ転送サイクルを要する 32B、16B、8B、4B＝重み付けされたバイト転送カウン
ト TRL1、０＝「後端」ワード中の有効バイトのエンコー
ド（最後の32ビット転送） FIFO400の入出力の両側上のブロック401における個々
のシーケンサが、FIFOから出入する転送を追跡する。出
力シーケンサは、実際は、現在のフェッチまたは記憶コ
マンドのために保留であるバス30データ転送の数を追跡
する。コマンド・ワードが一旦FIFO出力に到達すると、
C/Aビット＝１が論理401でデコードされ、以前のコマン
ドが未了で保留状態にない限り、FIFO400からのS/370実
アドレスが論理422及び423を介してベース・レジスタ40
4と組み合わされ、それは次に、転送カウントが出力シ
ーケンサにロードされている間に、アドレス・バッファ
420中に開始「物理」アドレスとしてロードされる。ま
た、調停論理408が調停を開始するようにセットされ
る。
論理408中のサイクル制御論理は、フェッチと記憶の
両方の動作につき、全てのアクティブSTCI155バス・フ
ェーズを追跡することになる。バス30状況線（すなわ
ち、バス・ビジー、バス・エラー）とともに、この論理
は、通常のバス30フェーズ動作を処理し、またキャンセ
ルされるサイクル決定またはデータ・フェーズをもたら
すエラー条件を処理するために、STCI155内で使用され
る。
両方の動作につき、全てのアクティブSTCI155バス・フ
ェーズを追跡することになる。バス30状況線（すなわ
ち、バス・ビジー、バス・エラー）とともに、この論理
は、通常のバス30フェーズ動作を処理し、またキャンセ
ルされるサイクル決定またはデータ・フェーズをもたら
すエラー条件を処理するために、STCI155内で使用され
る。
物理アドレスはまず、論理422でFIFO400からのS/3702
4ビット実アドレスの上位４ビットをレジスタ405中のS/
370記憶サイズ値と比較することによって形成される。
もしS/370アドレス・ビットがS/370プロセッサ85のため
に割当てられたサイズ領域を超えないなら、その上位４
ビットは次に論理423によってレジスタ404中のS/370記
憶ベース値に加えられ、バッファ420中の下位ビット19
−１に連結されて、S/370領域162への開始S/88アドレス
として使用される物理的27ビット・ワード・アドレスと
なる。さもなければ、ソフト・プログラム・チェックが
報告される。何らかの64バイト・アドレス境界交差は、
開始アドレスへの巻返しをもたらすことになる。
4ビット実アドレスの上位４ビットをレジスタ405中のS/
370記憶サイズ値と比較することによって形成される。
もしS/370アドレス・ビットがS/370プロセッサ85のため
に割当てられたサイズ領域を超えないなら、その上位４
ビットは次に論理423によってレジスタ404中のS/370記
憶ベース値に加えられ、バッファ420中の下位ビット19
−１に連結されて、S/370領域162への開始S/88アドレス
として使用される物理的27ビット・ワード・アドレスと
なる。さもなければ、ソフト・プログラム・チェックが
報告される。何らかの64バイト・アドレス境界交差は、
開始アドレスへの巻返しをもたらすことになる。
アドレスU/Dレジスタ421は、外出物理アドレスのビッ
ト５−２を保持するために使用される。それは出力シー
ケンサと同期してクロックされ、正常にインクリメント
されている間に、サイクル応答フェーズのバス・ビジー
またはバス・エラー条件に応答する時、デクリメントす
ることができる。出力シーケンサが一旦ロードされる
と、関連する論理が、バス・エラー及びバス・ビジー条
件に応答する間に、論理408を介してのバス調停許可に
基づき記憶サイクルを開始する。適当なS/88機能コード
がS/88記憶コマンドに対応して論理401により発生さ
れ、その機能コードは、調停要求が許可された時バス構
造30のＡ、Ｂバスに対して印加するためにレジスタ443
に配置される。
ト５−２を保持するために使用される。それは出力シー
ケンサと同期してクロックされ、正常にインクリメント
されている間に、サイクル応答フェーズのバス・ビジー
またはバス・エラー条件に応答する時、デクリメントす
ることができる。出力シーケンサが一旦ロードされる
と、関連する論理が、バス・エラー及びバス・ビジー条
件に応答する間に、論理408を介してのバス調停許可に
基づき記憶サイクルを開始する。適当なS/88機能コード
がS/88記憶コマンドに対応して論理401により発生さ
れ、その機能コードは、調停要求が許可された時バス構
造30のＡ、Ｂバスに対して印加するためにレジスタ443
に配置される。
出力シーケンサは、通常、各許可毎に、バス30に対す
る32ビット転送の場合１だけ、64ビット転送の場合２だ
けデクリメントされ、それはゼロに到達してそれ以上の
バイトが現在のコマンドによって転送されないようにな
るまで続く。
る32ビット転送の場合１だけ、64ビット転送の場合２だ
けデクリメントされ、それはゼロに到達してそれ以上の
バイトが現在のコマンドによって転送されないようにな
るまで続く。
サイクル決定フェーズと重なるサイクル応答フェーズ
の間のバス・ビジーまたはバス・エラーの場合（背中合
せの許可）、出力シーケンサはキャンセルされた32ビッ
ト転送について１、64ビット転送（フェッチのみ）につ
き２だけインクリメントされることになる。
の間のバス・ビジーまたはバス・エラーの場合（背中合
せの許可）、出力シーケンサはキャンセルされた32ビッ
ト転送について１、64ビット転送（フェッチのみ）につ
き２だけインクリメントされることになる。
同時に、アドレスU/Dカウンタ421が、キャンセルされ
た32ビット転送の場合１だけ、64ビット転送の場合（フ
ェッチのみ）２だけデクリメトンされる。
た32ビット転送の場合１だけ、64ビット転送の場合（フ
ェッチのみ）２だけデクリメトンされる。
データ・アウト・レジスタ425は、外出データをバッ
ファするために使用される。データ・アウト保持レジス
タ426は、後のバス・エラー（ＡまたはＢバス）のため
にデータを再駆動する必要がある場合に必要である。こ
の場合、（高位アドレスまでの）後のデータは、そのデ
ータ転送は初期転送の後２サイクル繰り返さなくてはな
らないのでバス・エラーに関連する以前のサイクル・デ
ータよりも前に受け入れ記憶16、18に格納することがで
きる（記憶とは異なり、フェッチされたデータは、シー
ケンスから外れて受けてることはできない）。ところ
で、バス調停論理408は、全ての転送が開始されバス30
上に受け入れられるまでサイクルを求めて連続的に調停
する。バス30及び記憶16、18に対する調停とデータ転送
は、上記（Ｂ）章で説明したのと同様である。
ファするために使用される。データ・アウト保持レジス
タ426は、後のバス・エラー（ＡまたはＢバス）のため
にデータを再駆動する必要がある場合に必要である。こ
の場合、（高位アドレスまでの）後のデータは、そのデ
ータ転送は初期転送の後２サイクル繰り返さなくてはな
らないのでバス・エラーに関連する以前のサイクル・デ
ータよりも前に受け入れ記憶16、18に格納することがで
きる（記憶とは異なり、フェッチされたデータは、シー
ケンスから外れて受けてることはできない）。ところ
で、バス調停論理408は、全ての転送が開始されバス30
上に受け入れられるまでサイクルを求めて連続的に調停
する。バス30及び記憶16、18に対する調停とデータ転送
は、上記（Ｂ）章で説明したのと同様である。
最後に、このFIFOデザインは、ビジーになる前に64ワ
ードまでの転送（ほぼ４グループの64バイト記憶転送）
を許容する。記憶の場合、FIFOが満杯でなくその記憶に
関連するコマンド及びデータを受け入れることができる
限り、FIFOには完了まで連続的にロードが行なわれる。
結局、各記憶コマンドが実行された後にSTCビジーが下
降され、これを以てユニット153が解放され、S/370プロ
セッサ85をして実行の継続が可能ならしめられる。ユニ
ット153における高いキャッシュ・ヒット率を仮定する
と、FIFO中のほぼ４回の64バイト記憶または32回の１乃
至４バイト記憶に等価なものをバッファすることにより
性能が相当に改善される。
ードまでの転送（ほぼ４グループの64バイト記憶転送）
を許容する。記憶の場合、FIFOが満杯でなくその記憶に
関連するコマンド及びデータを受け入れることができる
限り、FIFOには完了まで連続的にロードが行なわれる。
結局、各記憶コマンドが実行された後にSTCビジーが下
降され、これを以てユニット153が解放され、S/370プロ
セッサ85をして実行の継続が可能ならしめられる。ユニ
ット153における高いキャッシュ・ヒット率を仮定する
と、FIFO中のほぼ４回の64バイト記憶または32回の１乃
至４バイト記憶に等価なものをバッファすることにより
性能が相当に改善される。
さて、STCI155がSTC1対155、155aの「駆動側」であ
り、STCI155aが「エラー・チェック側」であると仮定す
る。それゆえ、第32B図に示すように、STCI155のみがバ
ス構造30上に信号（制御、アドレス、データ）を駆動す
る。信号がバスＡ及びＢの両方に意図されている場合、
STCI155駆動線は（第32B図には示さないトランシーバ13
を通じて）Ｌ）両方のバスに結合されるものとして示さ
れる。STCI155aにおいては、対応する線は、バス構造30
には結合されず、端に比較論理402a乃至ｇに結合され
る。
り、STCI155aが「エラー・チェック側」であると仮定す
る。それゆえ、第32B図に示すように、STCI155のみがバ
ス構造30上に信号（制御、アドレス、データ）を駆動す
る。信号がバスＡ及びＢの両方に意図されている場合、
STCI155駆動線は（第32B図には示さないトランシーバ13
を通じて）Ｌ）両方のバスに結合されるものとして示さ
れる。STCI155aにおいては、対応する線は、バス構造30
には結合されず、端に比較論理402a乃至ｇに結合され
る。
比較論理402gは、バッファ420からのアドレス・ビッ
ト27−６と、アドレスU/Dカウンタ421からのアドレス・
ビット５−２と、パリティ発生器論理445からの変更さ
れたアドレス・ビット１及びパリティ・ビットと、レジ
スタ443からの機能コードを、STCI155aからの対応する
ビットと比較する。そして、不一致の場合、論理402gが
破断論理403と、バス・エラーＡ及びＢ線に対してエラ
ー信号を印加する。
ト27−６と、アドレスU/Dカウンタ421からのアドレス・
ビット５−２と、パリティ発生器論理445からの変更さ
れたアドレス・ビット１及びパリティ・ビットと、レジ
スタ443からの機能コードを、STCI155aからの対応する
ビットと比較する。そして、不一致の場合、論理402gが
破断論理403と、バス・エラーＡ及びＢ線に対してエラ
ー信号を印加する。
論理402eは、データ・アウト・レジスタ425からのデ
ータ・アウト・ビットをSTCI155aからの対応するビット
と比較し、論理403と、バス・エラーＡ及びＢ線に対し
て不一致信号を印加する。論理402dは、FIFO論理401か
らのビットをSTCI155aからの対応するビットと比較す
る。ANDゲート446は、STCビジー信号が線440上でアクテ
ィブである間にSTC有効信号が立ち上げられたなら、論
理403に対してエラー信号を与える。
ータ・アウト・ビットをSTCI155aからの対応するビット
と比較し、論理403と、バス・エラーＡ及びＢ線に対し
て不一致信号を印加する。論理402dは、FIFO論理401か
らのビットをSTCI155aからの対応するビットと比較す
る。ANDゲート446は、STCビジー信号が線440上でアクテ
ィブである間にSTC有効信号が立ち上げられたなら、論
理403に対してエラー信号を与える。
（Ｅ） データ・フェッチ動作 フェッチ・コマンドは、上述のレジスタ416、417、44
2とFIFO400を通じて、記憶コマンドと同一の経路に従
う。１つの相違点は、バス30を介して記憶162からレジ
スタ428または429にデータが受領されたことが知られる
まで、STCデータ転送信号がSTCバス論理408上で立ち上
げられない、ということである。フェッチ・コマンド及
びSTC有効コマンドが受領されてレジスタ416に格納され
る。そのコマンドと内部記憶アドレスは、レジスタ417
に格納される。STCビジーが除去されるまでキャッシュ
・コントローラ153が別のコマンドを送るのを防ぐため
に、次のSTCバス・サイクルの間にSTCビジー信号を発行
する。
2とFIFO400を通じて、記憶コマンドと同一の経路に従
う。１つの相違点は、バス30を介して記憶162からレジ
スタ428または429にデータが受領されたことが知られる
まで、STCデータ転送信号がSTCバス論理408上で立ち上
げられない、ということである。フェッチ・コマンド及
びSTC有効コマンドが受領されてレジスタ416に格納され
る。そのコマンドと内部記憶アドレスは、レジスタ417
に格納される。STCビジーが除去されるまでキャッシュ
・コントローラ153が別のコマンドを送るのを防ぐため
に、次のSTCバス・サイクルの間にSTCビジー信号を発行
する。
次に、フェッチ・コマンドが受領された時、キャッシ
ュ・コントローラ153がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでSTCビジー信号が論理401によって維
持される（記憶サイクルの間に、全ての記憶データがコ
ントローラ153から転送されるや否やSTCビジーが除去さ
れている）。フェッチ・コマンド・サイクルの間に、ST
Cビジーは、FIFO400中のどれか及び全ての記憶コマンド
が実行されるまで維持されなくてはならず、次にフェッ
チ・コマンドが実行される。STCI155に対する次のコマ
ンドの転送を許容するためにSTCビジーを除去すること
ができるのはようやくそれからである。
ュ・コントローラ153がフェッチされたデータが受領さ
れるのを待っているので、フェッチされたコマンドが完
全に実行されるまでSTCビジー信号が論理401によって維
持される（記憶サイクルの間に、全ての記憶データがコ
ントローラ153から転送されるや否やSTCビジーが除去さ
れている）。フェッチ・コマンド・サイクルの間に、ST
Cビジーは、FIFO400中のどれか及び全ての記憶コマンド
が実行されるまで維持されなくてはならず、次にフェッ
チ・コマンドが実行される。STCI155に対する次のコマ
ンドの転送を許容するためにSTCビジーを除去すること
ができるのはようやくそれからである。
レジスタ416、417にコマンドを記憶することに続くサ
イクルにおいては、コマンド及びアドレスがレジスタ44
2に転送され、次にFIFO400に転送される。
イクルにおいては、コマンド及びアドレスがレジスタ44
2に転送され、次にFIFO400に転送される。
S/370のフェッチ・コマンドがFIFO400の最後の段に受
領された（そして、上述のように出力レディが高レベル
になった）時、C/A及び他のコマンド・ビットが論理401
でデコードされる。調停サイクル要求が許可された時、
デコードされたS/370コマンド・ビットに対応するS/88
機能コードが、バス構造30に対する印加のためレジスタ
443に配置される。
領された（そして、上述のように出力レディが高レベル
になった）時、C/A及び他のコマンド・ビットが論理401
でデコードされる。調停サイクル要求が許可された時、
デコードされたS/370コマンド・ビットに対応するS/88
機能コードが、バス構造30に対する印加のためレジスタ
443に配置される。
許可及びその後のサイクル決定フェーズと、サイクル
応答フェーズに続いて、サイクル応答フェーズの間にバ
ス・ビジーまたはバス・エラーが報告されなかったと仮
定すると、STCI155はデータ・フェーズに入る。最初の3
2ビットは、DP、UDS、LDSとともに、記憶16とその相手
の領域162中の適当な位置からの構造30のＡ、Ｂバス上
で受領され、S/88クロックのバス30サイクルの後半の開
始により、レジスタ428、429中にそれぞれラッチされ
る。服従両モードまたは服従Ａモードがアクティブであ
ると仮定すると、データは次のS/88のクロック・サイク
ル（次のバス30サイクルの開始）でレジスタ428からバ
ッファ430へゲートされる。64ビット転送の場合、第２
の32ビットが、以前のデータのバッファ430への転送と
同時にレジスタ428及び429にラッチされる。パリティ発
生器431は、バッファ430に記憶されているデータ・ワー
ドに奇パリティを追加する。これらのデータ及びパリテ
ィ・ビットは、受領されたUDS、LDS、及びDPビットとと
もに、バス435及び436を介して論理402Cに印加される。
論理402Cは、これらのビットを、対のSTCI155a中で発生
された対応ビットと比較する。バッファ430はここで、
第１のデータ・ワードとパリティとを、STCバス157のバ
ス406を介してキャッシュ・コントローラ153に転送する
ために次のSTCバス・サイクルの間に駆動すべきバッフ
ァ432上にゲートする。バッファ432は、S/88クロックに
活動化の後同期化されるS/370クロックによって刻時さ
れる。S/88とS/370の両方のクロックに対して同一の62.
5ns周期が決定されているので、このことは、バス30か
らSTCバスへの連続的な読取のパイプライン化を可能な
らしめる。こうして、好適な実施例では、２つのSTCI15
5サイクルが125nsの各バス30サイクルの間に実行され
る。
応答フェーズに続いて、サイクル応答フェーズの間にバ
ス・ビジーまたはバス・エラーが報告されなかったと仮
定すると、STCI155はデータ・フェーズに入る。最初の3
2ビットは、DP、UDS、LDSとともに、記憶16とその相手
の領域162中の適当な位置からの構造30のＡ、Ｂバス上
で受領され、S/88クロックのバス30サイクルの後半の開
始により、レジスタ428、429中にそれぞれラッチされ
る。服従両モードまたは服従Ａモードがアクティブであ
ると仮定すると、データは次のS/88のクロック・サイク
ル（次のバス30サイクルの開始）でレジスタ428からバ
ッファ430へゲートされる。64ビット転送の場合、第２
の32ビットが、以前のデータのバッファ430への転送と
同時にレジスタ428及び429にラッチされる。パリティ発
生器431は、バッファ430に記憶されているデータ・ワー
ドに奇パリティを追加する。これらのデータ及びパリテ
ィ・ビットは、受領されたUDS、LDS、及びDPビットとと
もに、バス435及び436を介して論理402Cに印加される。
論理402Cは、これらのビットを、対のSTCI155a中で発生
された対応ビットと比較する。バッファ430はここで、
第１のデータ・ワードとパリティとを、STCバス157のバ
ス406を介してキャッシュ・コントローラ153に転送する
ために次のSTCバス・サイクルの間に駆動すべきバッフ
ァ432上にゲートする。バッファ432は、S/88クロックに
活動化の後同期化されるS/370クロックによって刻時さ
れる。S/88とS/370の両方のクロックに対して同一の62.
5ns周期が決定されているので、このことは、バス30か
らSTCバスへの連続的な読取のパイプライン化を可能な
らしめる。こうして、好適な実施例では、２つのSTCI15
5サイクルが125nsの各バス30サイクルの間に実行され
る。
STCI155に対する順次的な許可を仮定すると、第２の
データ・フェーズが上述の第１のデータ・フェーズに続
くことになる（バス・エラーがないものとする）。64ビ
ット・データ転送を想定すると、データはこのとき、バ
ッファ428（服従Ｂモードの場合バッファ429）からバッ
ファ430へとクロックされるデータと同時にレジスタ428
及び429へとクロックされることになる。よって、好適
な実施例においてパイプラインされたデータ・フローを
維持するために、連続的な64ビット転送がどのようにし
て利用され得るかが理解されよう。
データ・フェーズが上述の第１のデータ・フェーズに続
くことになる（バス・エラーがないものとする）。64ビ
ット・データ転送を想定すると、データはこのとき、バ
ッファ428（服従Ｂモードの場合バッファ429）からバッ
ファ430へとクロックされるデータと同時にレジスタ428
及び429へとクロックされることになる。よって、好適
な実施例においてパイプラインされたデータ・フローを
維持するために、連続的な64ビット転送がどのようにし
て利用され得るかが理解されよう。
データ・フェーズの間に高速ECCエラーまたはデータ
不一致またはパリティ・エラーが発生した、場合、STC
アドレス／データ・バス406上のデータと同時に、論理4
02CによってSTC無効が線433上に発行される。さらに、
もし後のデータが、データが無効化されたサイクルの後
のサイクルで到着するなら、そのデータ・サイクルに続
いて、Ａ及びＢバスの両方で、STCI SBI論理によってバ
ス・エラー条件が強制される。このことは、２サイクル
後に（すなわちバス・エラーが報告されてから１サイク
ル後に）データが再駆動され、以てフェッチされたデー
タを順次に従って転送することによってSTCバス上のデ
ータの完全性と機能性を維持することを保証する。Ａ及
びＢバス上の駆動バス・エラーは、「真の」バス・エラ
ーに対するECCエラー条件を報告するメモリ16に等価で
あり、以てシステム・バス30上の全てのコントローラに
沿うバス服従論理中に変化を引き起こさないようにす
る。
不一致またはパリティ・エラーが発生した、場合、STC
アドレス／データ・バス406上のデータと同時に、論理4
02CによってSTC無効が線433上に発行される。さらに、
もし後のデータが、データが無効化されたサイクルの後
のサイクルで到着するなら、そのデータ・サイクルに続
いて、Ａ及びＢバスの両方で、STCI SBI論理によってバ
ス・エラー条件が強制される。このことは、２サイクル
後に（すなわちバス・エラーが報告されてから１サイク
ル後に）データが再駆動され、以てフェッチされたデー
タを順次に従って転送することによってSTCバス上のデ
ータの完全性と機能性を維持することを保証する。Ａ及
びＢバス上の駆動バス・エラーは、「真の」バス・エラ
ーに対するECCエラー条件を報告するメモリ16に等価で
あり、以てシステム・バス30上の全てのコントローラに
沿うバス服従論理中に変化を引き起こさないようにす
る。
同様に、バス435、436を介する入来データとチェック
・パリティを比較するために使用される論理402Cはま
た、レジスタ428または429を介するシステム・バス30か
らの「巡回」データ比較を実行することによって、論理
402Eにおけるデータ出力比較の結果を検証するために記
憶動作に関して使用することができる。このことは、ボ
ード101上でトランシーバ13の問題をより迅速に識別す
ることを支援し、もし不一致が存在し、バス・エラーが
次のバス・サイクルで報告されないなら記憶上にボード
破断論理403をセットすることになる。さらに、フェッ
チ及び記憶動作の場合の有効な不一致に関して障害条件
を発生することになる全ての比較出力402a乃至ｇは、論
理403で破断条件を発生することになる。破断の初期設
定は、Ａ及びＢバスの両方でバス・エラー信号を発生
し、以て前のサイクルにおけるサイクル決定フェーズを
取り消す間に前のサイクルにおけるデータ転送を反復す
ることを保証する。
・パリティを比較するために使用される論理402Cはま
た、レジスタ428または429を介するシステム・バス30か
らの「巡回」データ比較を実行することによって、論理
402Eにおけるデータ出力比較の結果を検証するために記
憶動作に関して使用することができる。このことは、ボ
ード101上でトランシーバ13の問題をより迅速に識別す
ることを支援し、もし不一致が存在し、バス・エラーが
次のバス・サイクルで報告されないなら記憶上にボード
破断論理403をセットすることになる。さらに、フェッ
チ及び記憶動作の場合の有効な不一致に関して障害条件
を発生することになる全ての比較出力402a乃至ｇは、論
理403で破断条件を発生することになる。破断の初期設
定は、Ａ及びＢバスの両方でバス・エラー信号を発生
し、以て前のサイクルにおけるサイクル決定フェーズを
取り消す間に前のサイクルにおけるデータ転送を反復す
ることを保証する。
記憶の場合とは異なり、フェッチの場合、そのユニッ
トがSTCビジー線440を降下させて別のコマンドを受領す
ることができるようになる前に、FIFOに前以て存在する
全てのコマンド及び現在のフェッチが実行されなくては
ならない。キャッシュ・コントローラ153は、別の記憶
コマンドを発行することができるようになる前に、フェ
ッチ・コマンドのためのデータを受領しなくてはならな
い。
トがSTCビジー線440を降下させて別のコマンドを受領す
ることができるようになる前に、FIFOに前以て存在する
全てのコマンド及び現在のフェッチが実行されなくては
ならない。キャッシュ・コントローラ153は、別の記憶
コマンドを発行することができるようになる前に、フェ
ッチ・コマンドのためのデータを受領しなくてはならな
い。
可用な読取／書込サイクル・タイプの定義が第36A乃
至Ｄ図に示されており、そこでは、 UU＝上位ワードの上位バイト UM＝中間ワードの上位バイト LM＝中間ワードの下位バイト LL＝下位ワードの下位バイト MEM16＝16ビット・メモリ・サイクル MEM32＝32ビット・メモリ・サイクル MEM64＝64ビット・メモリ・サイクル LW＝長ワード（32ビット） UDS＝上方データ・ストローブ LDS−下方データ・ストローブ 64ビット書込は、装置155の好適な実施例ではハード
ウェアを最小限に抑えることを主眼としているので可用
ではない。64×36FIFOは、S/370からの32ビット記憶転
送をサポートするに十分である。32ビット書込しか使用
しないことによる性能上の制約として、インターリーブ
された記憶16中の各S/88メモリ・ボード「葉体」は32ビ
ット長（64ビットに8ECCビットを追加したもの）である
ので、各葉体は、一旦書込に関してアクセスされると、
３つの追加的（125ns）サイクルの間ビジーにとどま
る。このことは、連続的な書込において、５サイクル
（625ns）毎に一度だけしか同一の葉体にアクセスする
ことができないことを意味する。全てのS/370の32ビッ
ト書込は連続的アドレスに対して決定されるので、この
ことは、同一の64ビット境界内の連続的転送が５サイク
ル（625ns）毎よりも速く発行することができず、一
方、異なる64ビット境界上の連続的転送は（調停に勝つ
と仮定すると）、順次的な125nsサイクルで発行するこ
とができることを意味する。
至Ｄ図に示されており、そこでは、 UU＝上位ワードの上位バイト UM＝中間ワードの上位バイト LM＝中間ワードの下位バイト LL＝下位ワードの下位バイト MEM16＝16ビット・メモリ・サイクル MEM32＝32ビット・メモリ・サイクル MEM64＝64ビット・メモリ・サイクル LW＝長ワード（32ビット） UDS＝上方データ・ストローブ LDS−下方データ・ストローブ 64ビット書込は、装置155の好適な実施例ではハード
ウェアを最小限に抑えることを主眼としているので可用
ではない。64×36FIFOは、S/370からの32ビット記憶転
送をサポートするに十分である。32ビット書込しか使用
しないことによる性能上の制約として、インターリーブ
された記憶16中の各S/88メモリ・ボード「葉体」は32ビ
ット長（64ビットに8ECCビットを追加したもの）である
ので、各葉体は、一旦書込に関してアクセスされると、
３つの追加的（125ns）サイクルの間ビジーにとどま
る。このことは、連続的な書込において、５サイクル
（625ns）毎に一度だけしか同一の葉体にアクセスする
ことができないことを意味する。全てのS/370の32ビッ
ト書込は連続的アドレスに対して決定されるので、この
ことは、同一の64ビット境界内の連続的転送が５サイク
ル（625ns）毎よりも速く発行することができず、一
方、異なる64ビット境界上の連続的転送は（調停に勝つ
と仮定すると）、順次的な125nsサイクルで発行するこ
とができることを意味する。
64ビット読取サイクルはサポートされ、この場合、連
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（250ns）毎に実行すること
ができる。各32ビットは、62.5ns毎に64ビット読取につ
いてバス30から受け取ることができるので（例えば、12
5nsのバス・サイクル毎に２回）、STCバス及びバス30の
時間は、受領された後システム・バス30からSTCバス157
へデータをパイプラインさせることができるように一致
している。サイクルを適切に同期化し、各データ・バイ
トのパリティ発生を可能ならしめるために、レジスタ42
8及び429によりバッファの２つの追加のレベル（バッフ
ァ430及び432）が使用される。
続的な読取が同一の葉体にアクセスしない限り、それら
は連続的サイクルで実行することができる。さもなけれ
ば、それらは、２サイクル（250ns）毎に実行すること
ができる。各32ビットは、62.5ns毎に64ビット読取につ
いてバス30から受け取ることができるので（例えば、12
5nsのバス・サイクル毎に２回）、STCバス及びバス30の
時間は、受領された後システム・バス30からSTCバス157
へデータをパイプラインさせることができるように一致
している。サイクルを適切に同期化し、各データ・バイ
トのパリティ発生を可能ならしめるために、レジスタ42
8及び429によりバッファの２つの追加のレベル（バッフ
ァ430及び432）が使用される。
各27ビット・アドレス及び４ビット機能コードは、バ
ス30サイクル決定フェーズの間に、随伴パリティ・ビッ
トとともに送られる。32ビット・データはまた、バス30
データ・フェーズの間に、関連するパリティ・ビットを
もつ。バス30上の基本的125nsサイクルは、正常の16及
び32ビット転送のみならず、125ns窓内の64ビット読取
転送をも許容する。オプションとして、STCI155中の連
続的64ビット書込転送をサポートするために、追加的ハ
ードウェアを使用することができる。
ス30サイクル決定フェーズの間に、随伴パリティ・ビッ
トとともに送られる。32ビット・データはまた、バス30
データ・フェーズの間に、関連するパリティ・ビットを
もつ。バス30上の基本的125nsサイクルは、正常の16及
び32ビット転送のみならず、125ns窓内の64ビット読取
転送をも許容する。オプションとして、STCI155中の連
続的64ビット書込転送をサポートするために、追加的ハ
ードウェアを使用することができる。
E16.S/370 I/Oサポート（第37図） 第37図は、S/370 I/O機能をサポートするために使用
することができるS/88ハードウェア及びアプリケーショ
ン・コードの概要を図式的に示す図である。ハードウェ
ア装置は、601、602、615乃至619、621及び623乃至625
である。ソフトウェア（ファームウェア）ルーチンは、
603乃至614と、620、622及び626である。
することができるS/88ハードウェア及びアプリケーショ
ン・コードの概要を図式的に示す図である。ハードウェ
ア装置は、601、602、615乃至619、621及び623乃至625
である。ソフトウェア（ファームウェア）ルーチンは、
603乃至614と、620、622及び626である。
次にこれらの要素の機能について説明する。ブロック
606は、ブロック606乃至ブロック614からなるS/88アプ
リケーション・コードのための主要制御である。この機
能の組は、EXEC370として知られ、S/370外部装置、サー
ビス、構成、オペレータのコンソールなどのエミュレー
ション及びサポートに関連する全てのS/88アプリケーシ
ョン・コード機能を実行する。
606は、ブロック606乃至ブロック614からなるS/88アプ
リケーション・コードのための主要制御である。この機
能の組は、EXEC370として知られ、S/370外部装置、サー
ビス、構成、オペレータのコンソールなどのエミュレー
ション及びサポートに関連する全てのS/88アプリケーシ
ョン・コード機能を実行する。
ブロック603は、S/370マイクロプロセッサで走るマイ
クロコードである。それはS/370CPU機能をサポートす
る。ブロック603とブロック606の間のプロトコルは、そ
れらの間で互いにS/370 I/O動作の開始及びその完了
と、S/370 I/O装置及びチャネル状況情報に関連して要
求及び応答を通信することを可能ならしめる。そのプロ
トコルはまた、ブロック606が、ブロック603に特定のS/
370CPU機能を実行するように要求することを可能ならし
める。ブロック605はS/370記憶であり、それはブロック
603とブロック606の両方に直接アクセス可能である。ブ
ロック606は、S/88データ・ファイルであるブロック602
に含まれているデータを介して適切なS/370構成を実行
する。
クロコードである。それはS/370CPU機能をサポートす
る。ブロック603とブロック606の間のプロトコルは、そ
れらの間で互いにS/370 I/O動作の開始及びその完了
と、S/370 I/O装置及びチャネル状況情報に関連して要
求及び応答を通信することを可能ならしめる。そのプロ
トコルはまた、ブロック606が、ブロック603に特定のS/
370CPU機能を実行するように要求することを可能ならし
める。ブロック605はS/370記憶であり、それはブロック
603とブロック606の両方に直接アクセス可能である。ブ
ロック606は、S/88データ・ファイルであるブロック602
に含まれているデータを介して適切なS/370構成を実行
する。
ブロック604は、S/88端末装置を通じてS/370オペレー
タのパネルを与える別個の動作タスクである。このタス
クは、S/370処理の論理機能を妨害することなく任意の
時点で開始または停止することができる。ブロック607
は、EXEC370の一部であって、S/370処理とブロック604
の間のインターフェース・エミュレーション機能を提供
する。
タのパネルを与える別個の動作タスクである。このタス
クは、S/370処理の論理機能を妨害することなく任意の
時点で開始または停止することができる。ブロック607
は、EXEC370の一部であって、S/370処理とブロック604
の間のインターフェース・エミュレーション機能を提供
する。
ブロック601は、特にBCU156を含むS/370のデバッグの
目的のため書かれたS/370オブジェクト・コードを含むS
/88データ「パッチ・ファイル」のセットである。ブロ
ック604によつて与えられ、これらの「パッチ・ファイ
ル」のうちの１つのブロック605を選択しそれへのロー
ドを行うデバッグ・パネルが存在する。
目的のため書かれたS/370オブジェクト・コードを含むS
/88データ「パッチ・ファイル」のセットである。ブロ
ック604によつて与えられ、これらの「パッチ・ファイ
ル」のうちの１つのブロック605を選択しそれへのロー
ドを行うデバッグ・パネルが存在する。
ブロック608−１は、S/370チャネルをエミュレートす
る役目を担うコードからなる。これは、S/370CCWのフェ
ッチと、ブロック605との間のデータの移動と、ブロッ
ク603に対するS/370 I/O割り込み情報の報告と、適正な
制御ユニット・コード・エミュレータの選択を実行す
る。２つ以上のS/370チャネル（例えば608−２）が存在
するけれども、同一のコードが使用される。
る役目を担うコードからなる。これは、S/370CCWのフェ
ッチと、ブロック605との間のデータの移動と、ブロッ
ク603に対するS/370 I/O割り込み情報の報告と、適正な
制御ユニット・コード・エミュレータの選択を実行す
る。２つ以上のS/370チャネル（例えば608−２）が存在
するけれども、同一のコードが使用される。
ブロック609−１は、S/370制御ユニットエミュレータ
・コードである。システム/370は、多くの異なるタイプ
の制御装置、すなわち、DASDコントローラ、テープ・コ
ントローラ、通信コントローラをもつ。S/370コントロ
ーラ機能は、ブロック609−１と、ブロック610乃至614
の間で区画されている。ブロック609−１の主要な目的
はアドレス分離機能であるが、別の制御ユニット特定機
能もブロック609−１に存在していてもよい。それゆ
え、このタイプのブロック（例えばブロック609−２）
は２つ以上、すなわちDASDコントローラ・エミュレー
タ、通信コントローラ・エミュレータなどが存在する
が、サポートされているそれらのS/370制御ユニットと
一対一対応が存在する訳ではない。
・コードである。システム/370は、多くの異なるタイプ
の制御装置、すなわち、DASDコントローラ、テープ・コ
ントローラ、通信コントローラをもつ。S/370コントロ
ーラ機能は、ブロック609−１と、ブロック610乃至614
の間で区画されている。ブロック609−１の主要な目的
はアドレス分離機能であるが、別の制御ユニット特定機
能もブロック609−１に存在していてもよい。それゆ
え、このタイプのブロック（例えばブロック609−２）
は２つ以上、すなわちDASDコントローラ・エミュレー
タ、通信コントローラ・エミュレータなどが存在する
が、サポートされているそれらのS/370制御ユニットと
一対一対応が存在する訳ではない。
ブロック610は、S/370コンソールをエミュレートする
ために必要なコードをあらわす。ブロック611は、S/370
端末をエミュレートするために必要なコードをあらわ
す。ブロック612は、S/370リーダをエミュレートするた
めに必要なコードをあらわす。これは、標準VMリーダの
後でパターン化される仮想入力装置である。これは、典
型的にはテープまたはディスケットである別のソースか
ら発生された順次ファィルに入力に対処する。
ために必要なコードをあらわす。ブロック611は、S/370
端末をエミュレートするために必要なコードをあらわ
す。ブロック612は、S/370リーダをエミュレートするた
めに必要なコードをあらわす。これは、標準VMリーダの
後でパターン化される仮想入力装置である。これは、典
型的にはテープまたはディスケットである別のソースか
ら発生された順次ファィルに入力に対処する。
ブロック613は、S/370プリンタをエミュレートするた
めに必要なコードをあらわす。実際のS/88プリンタを駆
動することもでき、あるいは後でスプール・プリントす
るためにS/370データをS/88ファィルに書くこともでき
る。ブロック614は、S/370ディスクをエミュレートする
ために必要なコードをあらわす。２つの異なるフォーマ
ット、すなわち、カウント、キー及びデータと、固定ブ
ロックが２つの異なるコードのセットによってサポート
されている。
めに必要なコードをあらわす。実際のS/88プリンタを駆
動することもでき、あるいは後でスプール・プリントす
るためにS/370データをS/88ファィルに書くこともでき
る。ブロック614は、S/370ディスクをエミュレートする
ために必要なコードをあらわす。２つの異なるフォーマ
ット、すなわち、カウント、キー及びデータと、固定ブ
ロックが２つの異なるコードのセットによってサポート
されている。
ブロック615は、典型的にはS/88コンソール出力装置
である、S/88端末をあらわす。S/88コンソールは、S/37
0に対して3278または3279端末として見えることになる
ディスク上のログに対してメッセージをログすることに
加えて、S/88オペレータ・メッセージとS/370オペレー
タ・メッセージの両方を表示する。
である、S/88端末をあらわす。S/88コンソールは、S/37
0に対して3278または3279端末として見えることになる
ディスク上のログに対してメッセージをログすることに
加えて、S/88オペレータ・メッセージとS/370オペレー
タ・メッセージの両方を表示する。
ブロック616は、S/88端末をあらわす。ブロック617
は、S/88ディスク上の順次データ・ファィルをあらわ
す。ブロック618は、S/88ディスク上のS/88プリンタま
たは順次データ・ファィルをあらわす。ブロック619
は、S/88ディスク上のS/88データ・ファィルをあらわ
す。ブロック620は、S/88テープ装置上に取り付けられ
たシステム/370テープを読取り、それがもとのS/370テ
ープ上にあらわれるようにブロック617中へとフォーマ
ットするコードである。ブロック621は、S/370で書かれ
たテープを取り付けられてなるS/88テープ・ドライブを
あらわす。
は、S/88ディスク上の順次データ・ファィルをあらわ
す。ブロック618は、S/88ディスク上のS/88プリンタま
たは順次データ・ファィルをあらわす。ブロック619
は、S/88ディスク上のS/88データ・ファィルをあらわ
す。ブロック620は、S/88テープ装置上に取り付けられ
たシステム/370テープを読取り、それがもとのS/370テ
ープ上にあらわれるようにブロック617中へとフォーマ
ットするコードである。ブロック621は、S/370で書かれ
たテープを取り付けられてなるS/88テープ・ドライブを
あらわす。
ブロック622は、パーソナル・コンピュータからS/88
に入力されたファィルを読取り、それがS/370システム
上に生成されたときにもともとあらわれるようにブロッ
ク617にフォーマットするコードである。
に入力されたファィルを読取り、それがS/370システム
上に生成されたときにもともとあらわれるようにブロッ
ク617にフォーマットするコードである。
ブロック623は、S/88及びS/370との間でデータを送受
信するように構成されたパーソナル・コンピュータであ
る。ブロック624は、S/370システムである。ブロック62
5は、S/88スプール・プリンタをあらわす。ブロック626
は、S/88ファィルをエミュレートされたシステム/370DA
SD装置にフォーマットするコードである。これは、ファ
ィルを、S/370 DASDによってサポートされる所望のもの
にフォーマットするS/88の個別に走るタクスである。
信するように構成されたパーソナル・コンピュータであ
る。ブロック624は、S/370システムである。ブロック62
5は、S/88スプール・プリンタをあらわす。ブロック626
は、S/88ファィルをエミュレートされたシステム/370DA
SD装置にフォーマットするコードである。これは、ファ
ィルを、S/370 DASDによってサポートされる所望のもの
にフォーマットするS/88の個別に走るタクスである。
E17.S/370 I/O動作、ファームウェアの概要 システム/370 I/Oの簡略化された概要を説明する。S/
370アーキテクチャは、いくつかのタイプのI/O命令と、
プログラムがテスト可能な条件コード（CC）スキーム
と、プログラム割り込み機構を提供する。概念的には、
I/O命令は「I/Oチャネル」に向けられ、これは別のCPU
処理と並列的にI/O動作の作業を指令及び制御し、I/O命
令が（条件コードを介して）実行するとき、またはI/O
動作が（プログラム割り込みにより）完了されたとき、
CPUに対して状況を報告する。
370アーキテクチャは、いくつかのタイプのI/O命令と、
プログラムがテスト可能な条件コード（CC）スキーム
と、プログラム割り込み機構を提供する。概念的には、
I/O命令は「I/Oチャネル」に向けられ、これは別のCPU
処理と並列的にI/O動作の作業を指令及び制御し、I/O命
令が（条件コードを介して）実行するとき、またはI/O
動作が（プログラム割り込みにより）完了されたとき、
CPUに対して状況を報告する。
S/370命令と、条件コードと、割り込みと、I/O装置
（DASD、テープ、端末など）は、緊密に設計されてい
る。しかし、I/Oチャネルは、デザインの幅を与えるよ
うに疎に設計され、多くのの異なる実現構成が存在す
る。
（DASD、テープ、端末など）は、緊密に設計されてい
る。しかし、I/Oチャネルは、デザインの幅を与えるよ
うに疎に設計され、多くのの異なる実現構成が存在す
る。
フォールト・トレラント・システム/370の全体の概要
は従って、S/370CPU（カスタマイズされたファームウェ
アをもつチップセット）と、S/88CPUとオペレーティン
グ・システムのタイムスライスからなる「疑似I/Oチャ
ネル」に、S/370 I/O装置エミュレーションと、システ
ム複合体の全体的制御の両方を与える特殊ファームウェ
アとアプリケーション・レベル・ソフトウェア（EXEC37
0）を追加したものである。この複合体のS/88部分は、
フォールト・トレラントCPU、OS、I/O装置、電源／パッ
ケージ、バス及びメモリを与え、S/370CPUは、ハードウ
ェア冗長性及び追加された比較論理を通じてフォールト
・トレラントになされる。
は従って、S/370CPU（カスタマイズされたファームウェ
アをもつチップセット）と、S/88CPUとオペレーティン
グ・システムのタイムスライスからなる「疑似I/Oチャ
ネル」に、S/370 I/O装置エミュレーションと、システ
ム複合体の全体的制御の両方を与える特殊ファームウェ
アとアプリケーション・レベル・ソフトウェア（EXEC37
0）を追加したものである。この複合体のS/88部分は、
フォールト・トレラントCPU、OS、I/O装置、電源／パッ
ケージ、バス及びメモリを与え、S/370CPUは、ハードウ
ェア冗長性及び追加された比較論理を通じてフォールト
・トレラントになされる。
必要なカスタム・ファームウェア（すなわちマイクロ
コード）は、次の２つのグループに分けられる。
コード）は、次の２つのグループに分けられる。
a.S/88プロセッサ上で走るS/88BCUファームウェア（ETI
O）−これは、BCU/DMACハードウェア、DMAC割り込みサ
ービス、及び状況とエラー処理の初期化及び制御のため
のサービス・ルーチンである。
O）−これは、BCU/DMACハードウェア、DMAC割り込みサ
ービス、及び状況とエラー処理の初期化及び制御のため
のサービス・ルーチンである。
b.S/370（プロセッサ85）マイクロコード−これは、I/O
命令、I/O割り込み処理、及びリセットの呼び出し、IP
L、停止などのいくつかの特殊処理である。
命令、I/O割り込み処理、及びリセットの呼び出し、IP
L、停止などのいくつかの特殊処理である。
さまざまなファームウェア動作の文脈を理解するため
の補助として、次のような典型的I/O動作、すなわちエ
ミュレートされたS/370 3278表示端末に対する80バイト
・メッセージのS/370書込みにおいて生じる次のような
簡略化された事象のシーケンスを考慮してみよう。
の補助として、次のような典型的I/O動作、すなわちエ
ミュレートされたS/370 3278表示端末に対する80バイト
・メッセージのS/370書込みにおいて生じる次のような
簡略化された事象のシーケンスを考慮してみよう。
この例の場合、初期化は既に完了しており、S/370とS
/88は正常に動作しており、別のS/370 I/O動作は進行中
でないと仮定して第43図及び第19AないしＣ図を参照す
る。PE62とBCU156の要素の間のデータ／コマンド転送の
おのおのは、第20図に関連して説明される「切り放し」
機能を使用して実行される。第43図のフローチャート
は、この典型的な開始I/O動作を図式的に示している。
/88は正常に動作しており、別のS/370 I/O動作は進行中
でないと仮定して第43図及び第19AないしＣ図を参照す
る。PE62とBCU156の要素の間のデータ／コマンド転送の
おのおのは、第20図に関連して説明される「切り放し」
機能を使用して実行される。第43図のフローチャート
は、この典型的な開始I/O動作を図式的に示している。
A.S/370プロセッサ85が開始I/O命令に遭遇する（チップ
セット150中の全てのI/O命令は、好適な実施例ではマイ
クロコード化されている）。
セット150中の全てのI/O命令は、好適な実施例ではマイ
クロコード化されている）。
B.SIOのためのカスタム・ファームウェアが呼び出され
る。それはいくつかのパラメータを（S/370主記憶中のI
OA領域中の）固定メイルボックス位置188中に移動し、B
CU156に対してサービス要求（プロセッサからBCUへの要
求）を送り、応答を待つ。
る。それはいくつかのパラメータを（S/370主記憶中のI
OA領域中の）固定メイルボックス位置188中に移動し、B
CU156に対してサービス要求（プロセッサからBCUへの要
求）を送り、応答を待つ。
C.BCUハードウェアがその要求を検出し、S/370 IOA固定
位置から16バイト・メイルボックスを読み取るための命
令を発生し、次にBCUからプロセッサへの肯定応答
（「要求がサービスされたことを意味する」）によりそ
の要求をリセットすることによってその要求に応える。
位置から16バイト・メイルボックスを読み取るための命
令を発生し、次にBCUからプロセッサへの肯定応答
（「要求がサービスされたことを意味する」）によりそ
の要求をリセットすることによってその要求に応える。
D.S/370プロセッサ85においては、SIO命令を終了させ次
の順次的命令で処理を続けるためにSIOファームウェア
が解放される。
の順次的命令で処理を続けるためにSIOファームウェア
が解放される。
E.事象Ｃの結果として、事象Ｄと同時に、S/370ハード
ウェアがバス170を介して、アダプタ154中のBCUインタ
ーフェース・バッファ259に16バイトのメイルボックス
・データを転送する。
ウェアがバス170を介して、アダプタ154中のBCUインタ
ーフェース・バッファ259に16バイトのメイルボックス
・データを転送する。
F.データが（４バイト・ブロック中）バッファされるに
つれて、ローカル記憶210中のワーク・キュー・ブロッ
ク（WQB）に（４バイト・ブロック中の）メイルボック
ス・データを転送するように、BCUハードウェアが反復
的にDMAC209（チャネル０）に通知する。
つれて、ローカル記憶210中のワーク・キュー・ブロッ
ク（WQB）に（４バイト・ブロック中の）メイルボック
ス・データを転送するように、BCUハードウェアが反復
的にDMAC209（チャネル０）に通知する。
G.16バイト転送が完了した時、DMAC209は、S/88プロセ
ッサ62に割り込み（第43図の通知）を提供し、次のリン
ク・リスト項目をロードすることによって将来のメイル
ボックス動作に備える。この割り込みは、プロセッサ62
に対する８つのDMA割り込みのうちの１つ、すなわち
「正常」DMACチャネル０割り込みである。
ッサ62に割り込み（第43図の通知）を提供し、次のリン
ク・リスト項目をロードすることによって将来のメイル
ボックス動作に備える。この割り込みは、プロセッサ62
に対する８つのDMA割り込みのうちの１つ、すなわち
「正常」DMACチャネル０割り込みである。
H.S/88が（マスクによる遅延にさらされ得る）DMAC割り
込みを受け入れる時、（ETIO中のカスタム・ファームウ
ェア・サービスが実行する。これは、DMAC209状況をチ
ェックし、リンク・リストに対する参照によって先程受
領したばかりのワーク・キュー・ブロックを見出し、EX
EC370アプリケーション・プログラムに渡すためにその
ブロックをキューに入れる。
込みを受け入れる時、（ETIO中のカスタム・ファームウ
ェア・サービスが実行する。これは、DMAC209状況をチ
ェックし、リンク・リストに対する参照によって先程受
領したばかりのワーク・キュー・ブロックを見出し、EX
EC370アプリケーション・プログラムに渡すためにその
ブロックをキューに入れる。
I.EXEC370はワーク・キューをチェックし、そのワーク
・キュー・ブロックをキューから出し、ワーク・キュー
・ブロック中にデータ要求を構成し、3278端末に送るべ
き80バイトのデータを得るために、ファームウェア・ル
ーチンを呼び出す。
・キュー・ブロックをキューから出し、ワーク・キュー
・ブロック中にデータ要求を構成し、3278端末に送るべ
き80バイトのデータを得るために、ファームウェア・ル
ーチンを呼び出す。
J.ファームウェアは、DMAC209（チャネル１）を用意し
て開始し、次に、アダプタ154・バス170、及び記憶コン
トローラ155を介して特定のS/370メモリ位置からの80バ
イトの読み出しを開始するためにBCUハードウェアにコ
マンドを送る。
て開始し、次に、アダプタ154・バス170、及び記憶コン
トローラ155を介して特定のS/370メモリ位置からの80バ
イトの読み出しを開始するためにBCUハードウェアにコ
マンドを送る。
K.BCU156、アダプタ154及びDMAC209は、ワーク・キュー
ブ・ロックに80バイトを転送し、DMAC209はS/88に割り
込みを提供する。このことは、上記F.及びG.の動作に類
似している。この割り込み、すなわち「正常」DMACチャ
ネル１割り込みは、前述の８つのDMAC割り込みのうちの
１つである。
ブ・ロックに80バイトを転送し、DMAC209はS/88に割り
込みを提供する。このことは、上記F.及びG.の動作に類
似している。この割り込み、すなわち「正常」DMACチャ
ネル１割り込みは、前述の８つのDMAC割り込みのうちの
１つである。
L.ファームウェア割り込みサービス・ルーチンが再びDM
AC状況をチェックし、EXEC370のためにワーク・キュー
・ブロック・ポインタをキューに入れる。
AC状況をチェックし、EXEC370のためにワーク・キュー
・ブロック・ポインタをキューに入れる。
M.EXEC370が必要なデータ会話を行ない、そのデータ
を、S/88オペレーティング・システムのサービスを使用
してエミュレートされた3278端末にデータを書き込む。
いくらか時間が経って、EXEC370は、その動作の終了
（正常またはエラー）の通知を受け取る。EXEC370は次
に、ワーク・キュー・ブロック中に、状況を含む適当な
S/370割り込みメッセージを構築し、それをS/370メッセ
ージ・キューに入れるためにファームウェア・ルーチン
を呼び出す。
を、S/88オペレーティング・システムのサービスを使用
してエミュレートされた3278端末にデータを書き込む。
いくらか時間が経って、EXEC370は、その動作の終了
（正常またはエラー）の通知を受け取る。EXEC370は次
に、ワーク・キュー・ブロック中に、状況を含む適当な
S/370割り込みメッセージを構築し、それをS/370メッセ
ージ・キューに入れるためにファームウェア・ルーチン
を呼び出す。
N.ファームウェアは、DMAC（チャネル３）を用意して開
始させ、16バイトをS/370メッセージ・キューに書き込
むためにBCUハードウェアにコマンドを送る。このこと
は、この場合、アダプタ154がその動作の終了時点でS/3
70プロセッサ85においてマイクロコード・レベルの例外
割り込みを発生する（また、マスキング遅延にもさらさ
れる）ことを除き、反対方向のメイルボックス読取と同
様である。
始させ、16バイトをS/370メッセージ・キューに書き込
むためにBCUハードウェアにコマンドを送る。このこと
は、この場合、アダプタ154がその動作の終了時点でS/3
70プロセッサ85においてマイクロコード・レベルの例外
割り込みを発生する（また、マスキング遅延にもさらさ
れる）ことを除き、反対方向のメイルボックス読取と同
様である。
DMAC209はまた、上記G.及びK.と同様に、S/88プロセ
ッサ62に割り込みをかける（第43図の「通知」）。この
割り込み、すなわち「正常」DMACチャネル３割り込み
は、８つのDMAC割り込みのうちの１つである。
ッサ62に割り込みをかける（第43図の「通知」）。この
割り込み、すなわち「正常」DMACチャネル３割り込み
は、８つのDMAC割り込みのうちの１つである。
O.S/370プロセッサ85において、カスタム・ファームウ
ェアがその例外を処理し、チャネル・マスクについて遅
延の可能性をチェックしなくてはならない。そして、割
り込みを、実行中のプログラムに提供することができな
いようにマスクされているなら、実質的なデータがメッ
セージ・キュー領域189から保留割り込みキューへと意
図され、そのチャネルが次に割り込みをイネーブルされ
た時に別のファームウェア・ハンドラがそれをサービス
する。もしマスクされていないなら、このファームウェ
アはS/370の文脈を即時にそのプログラムの割り込みル
ーチンに切り換える。
ェアがその例外を処理し、チャネル・マスクについて遅
延の可能性をチェックしなくてはならない。そして、割
り込みを、実行中のプログラムに提供することができな
いようにマスクされているなら、実質的なデータがメッ
セージ・キュー領域189から保留割り込みキューへと意
図され、そのチャネルが次に割り込みをイネーブルされ
た時に別のファームウェア・ハンドラがそれをサービス
する。もしマスクされていないなら、このファームウェ
アはS/370の文脈を即時にそのプログラムの割り込みル
ーチンに切り換える。
この改良されたフォールト・トレラント・システムの
広い視点は、接続されたスレーブI/Oプロセッサとして
のS/88の役割の概念化につながる。これは、S/370のた
めのI/Oハンドラまたは疑似チャネルである。しかし、
実際的には、プロセッサ間の基本的な通信は全て、（デ
ザイン上の理由で）S/88から初期化されなくてはならな
い。また、S/88は、EXEC370を介してS/370メモリ及びマ
イクロコードの全てにアクセスすることができるけれど
も、その逆は真ではなく、S/370プロセッサ85は偶然に
さえ、S/88記憶に全くアクセスすることができない。こ
のように、S/88に対するスレーブとしてのS/370がS/370
のより真実に近い姿であるが、その内部イメージはS/37
0 I/Oをもつ通常の単独S/370である。S/370はS/88が現
存していることを「知らない」。
広い視点は、接続されたスレーブI/Oプロセッサとして
のS/88の役割の概念化につながる。これは、S/370のた
めのI/Oハンドラまたは疑似チャネルである。しかし、
実際的には、プロセッサ間の基本的な通信は全て、（デ
ザイン上の理由で）S/88から初期化されなくてはならな
い。また、S/88は、EXEC370を介してS/370メモリ及びマ
イクロコードの全てにアクセスすることができるけれど
も、その逆は真ではなく、S/370プロセッサ85は偶然に
さえ、S/88記憶に全くアクセスすることができない。こ
のように、S/88に対するスレーブとしてのS/370がS/370
のより真実に近い姿であるが、その内部イメージはS/37
0 I/Oをもつ通常の単独S/370である。S/370はS/88が現
存していることを「知らない」。
しかし、S/370プログラムはS/88とは非同期的に走り
妨害されてはならないので、S/370 I/O命令は動作を開
始することができなくてはならず、この機能は、S/370
が、S/88（通常I/O命令である）を待つ最高優先順位メ
ッセージをもつという単一の意味をもつPU-BCU要求線25
6aによって提供される。このサービス要求の優先順位の
性質は、自動メイルボックス・スキーム及び、DMACチャ
ネル０のリンク・リスト・プログラミングのための理由
である。
妨害されてはならないので、S/370 I/O命令は動作を開
始することができなくてはならず、この機能は、S/370
が、S/88（通常I/O命令である）を待つ最高優先順位メ
ッセージをもつという単一の意味をもつPU-BCU要求線25
6aによって提供される。このサービス要求の優先順位の
性質は、自動メイルボックス・スキーム及び、DMACチャ
ネル０のリンク・リスト・プログラミングのための理由
である。
DMAC209は、BCUハードウェア・デザインの統合部分で
ある。それは、S/88ファームウェアによって初期化さ
れ、また基本的には制御され、データ転送は、チャネル
毎に１つずつの４つの要求REQ入力線263a乃至ｄを駆動
するBCUによってタイミング制御される。さらに、外部B
CU論理は、各メイルボックス転送が完了する時チャネル
OPCL線257aを活動化し、以てDMAC209に、S/88プロセッ
サ62に対する割り込み要求を提供させる。
ある。それは、S/88ファームウェアによって初期化さ
れ、また基本的には制御され、データ転送は、チャネル
毎に１つずつの４つの要求REQ入力線263a乃至ｄを駆動
するBCUによってタイミング制御される。さらに、外部B
CU論理は、各メイルボックス転送が完了する時チャネル
OPCL線257aを活動化し、以てDMAC209に、S/88プロセッ
サ62に対する割り込み要求を提供させる。
S/370とS/88の間には、次の４つの基本的データ転送
動作がある。
動作がある。
（１） メイルボックス読取 これは、サイズが16バイトで、アダプタ154チャネル
が０で、DMAC209チャネルが０で、DMAC動作タイプが、
連続なリンク・リストである。
が０で、DMAC209チャネルが０で、DMAC動作タイプが、
連続なリンク・リストである。
（２） データ読取 これは、サイズが１乃至4096バイトで、アダプタ154
チャネルが０で、DMAC209チャネルが１で、DMAC動作タ
イプが、スタート・ストップ優先使用可能である。
チャネルが０で、DMAC209チャネルが１で、DMAC動作タ
イプが、スタート・ストップ優先使用可能である。
（３） データ書込 これは、サイズが１乃至4096バイトで、アダプタ154
チャネルが１で、DMAC209チャネルが２で、DMAC動作タ
イプが、スタート・ストップ優先使用可能である。
チャネルが１で、DMAC209チャネルが２で、DMAC動作タ
イプが、スタート・ストップ優先使用可能である。
（４） メッセージ・キュー書込 これは、サイズが16バイトで、アダプタ154チャネル
１で、DMAC209チャネルが３で、DMAC動作タイプが、ス
タート・ストップである。
１で、DMAC209チャネルが３で、DMAC動作タイプが、ス
タート・ストップである。
DMAC209の初期化及びプログラミングは、完全に標準
的であり、好適にはMC68450アーキテクチャに合致する
ものである。要約すると、 ４チャネル全て−ワード（16ビット）転送サイズ、要
求線が転送を制御、記憶210中のメモリ・アドレスがカ
ウント・アップする、装置（BCUデータ・バッファ・レ
ジスタ）アドレスはカウントしない、割り込みイネーブ
ル済み、ホールドなしのサイクル・スチール、肯定応答
／暗示的アドレス／単一アドレシング・モードを有する
装置、16ビット装置ポート、PCL＝状況入力 上記に追加してさらに、 チャネル0:装置からメモリ（記憶210）転送、リンクさ
れたれたアレイ・チェイニング、PCL＝割り込みによる
状況入力 チャネル1:装置からメモリ（記憶210）転送、チェイニ
ングなし チャネル２及び3:メモリ（記憶210）から装置への転
送、チェイニングなし DMACは、装置が16ビット・データをもつと「考慮」す
るが、外部論理は、32ビット転送をもたらす。DMAC209
のチャネル０で使用されるリンクされたアレイ・チェイ
ニング・モードは、リンクされたリストが存在すること
を意味し、それは、ETIO初期化ルーチンによってセット
・アップされる。チャネル０が一旦開始されると、それ
は、エラー条件によるか、またはリンクされたリストの
最後の有効エントリに遭遇することによってのみ停止す
る。正常動作では、S/88に対する割り込みはDMAC209が
メイルボックス読取を完了する度毎に生じ、ファームウ
ェアがリンクされたリストをリアルタイムでモニタして
供給する。こうして、リストの最後のエントリには決し
て到達することがなく、チャネル０は連続的に走る（ア
イドルする）。
的であり、好適にはMC68450アーキテクチャに合致する
ものである。要約すると、 ４チャネル全て−ワード（16ビット）転送サイズ、要
求線が転送を制御、記憶210中のメモリ・アドレスがカ
ウント・アップする、装置（BCUデータ・バッファ・レ
ジスタ）アドレスはカウントしない、割り込みイネーブ
ル済み、ホールドなしのサイクル・スチール、肯定応答
／暗示的アドレス／単一アドレシング・モードを有する
装置、16ビット装置ポート、PCL＝状況入力 上記に追加してさらに、 チャネル0:装置からメモリ（記憶210）転送、リンクさ
れたれたアレイ・チェイニング、PCL＝割り込みによる
状況入力 チャネル1:装置からメモリ（記憶210）転送、チェイニ
ングなし チャネル２及び3:メモリ（記憶210）から装置への転
送、チェイニングなし DMACは、装置が16ビット・データをもつと「考慮」す
るが、外部論理は、32ビット転送をもたらす。DMAC209
のチャネル０で使用されるリンクされたアレイ・チェイ
ニング・モードは、リンクされたリストが存在すること
を意味し、それは、ETIO初期化ルーチンによってセット
・アップされる。チャネル０が一旦開始されると、それ
は、エラー条件によるか、またはリンクされたリストの
最後の有効エントリに遭遇することによってのみ停止す
る。正常動作では、S/88に対する割り込みはDMAC209が
メイルボックス読取を完了する度毎に生じ、ファームウ
ェアがリンクされたリストをリアルタイムでモニタして
供給する。こうして、リストの最後のエントリには決し
て到達することがなく、チャネル０は連続的に走る（ア
イドルする）。
各DMACチャネルには２つの割り込みベクタ・レジスタ
NIV、EIV（第18図）が設けられ、１つは正常の動作終了
のためのものであり、もう１つは検出されたエラーによ
って強制された終了のためのものである。この実施例
は、マイクロコード記憶174中に８つの個別のETIO割り
込みルーチンをもつ、全部で８つのベクタを使用する。
さらに、チャネル０の正常割り込みは、２つの可能的意
味、すなわち、PCLによって引き起こされた「メイルボ
ックス受信」、及びより一般的でない「リンク・リスト
の終了によるチャネルの停止」を意味する。割り込みハ
ンドラは、DMAC状況リストをテストすることによってこ
れらを識別する。
NIV、EIV（第18図）が設けられ、１つは正常の動作終了
のためのものであり、もう１つは検出されたエラーによ
って強制された終了のためのものである。この実施例
は、マイクロコード記憶174中に８つの個別のETIO割り
込みルーチンをもつ、全部で８つのベクタを使用する。
さらに、チャネル０の正常割り込みは、２つの可能的意
味、すなわち、PCLによって引き起こされた「メイルボ
ックス受信」、及びより一般的でない「リンク・リスト
の終了によるチャネルの停止」を意味する。割り込みハ
ンドラは、DMAC状況リストをテストすることによってこ
れらを識別する。
S/88ファームウェアはまた、初期化と、上述の３つの
基本的データ転送の開始と、データ読取と、データ書込
と、メッセージ・キュー書込というEXEC370のための４
つのサービス・エントリを提供する。
基本的データ転送の開始と、データ読取と、データ書込
と、メッセージ・キュー書込というEXEC370のための４
つのサービス・エントリを提供する。
ETIO初期化エントリは、通常、電源投入の直ぐ後で呼
び出されるが、エラー回復試行のための再初期化のため
にも使用することができる。それは、BCUハードウェア
とDMAC209をリセットし、構成及び制御値で以て４つの
全てのチャネル中のDMACレジスタをプログラムする。そ
れはまた、必要なリンク・リスト及びチャネル０を開始
して、DMAC209をして最初のリンク・リスト・パラメー
タを自動ロードさせ次に線263a上のBCUハードウェアか
らの要求遷移を待たせる。
び出されるが、エラー回復試行のための再初期化のため
にも使用することができる。それは、BCUハードウェア
とDMAC209をリセットし、構成及び制御値で以て４つの
全てのチャネル中のDMACレジスタをプログラムする。そ
れはまた、必要なリンク・リスト及びチャネル０を開始
して、DMAC209をして最初のリンク・リスト・パラメー
タを自動ロードさせ次に線263a上のBCUハードウェアか
らの要求遷移を待たせる。
別の３つのサービス・エントリは、DMACチャネル１
（データ読取）、２（データ書込）、及び３（メッセー
ジ・キュー書込）を開始させるために呼び出される。呼
び出しプログラム（EXEC370）は、データ・アドレス・
カウントなどをプリセットされているワーク・キュー・
ブロックに対するポインタを提供する。これらのルーチ
ンは、DMAC209及びBCUハードウェアを即時に開始させる
か、または、もしDMACチャネルがビジーなら動作をキュ
ーに入れる（第41E図に示す個別の「作業保留」キュー
がこれら３つのチャネルのめいめいのために保持されて
いる）。要求されたサービスが一旦開始され、またはキ
ューに入れられると、制御は呼び出し側プログラムに戻
され、割り込みハンドラは、完了まで動作を続ける。
（データ読取）、２（データ書込）、及び３（メッセー
ジ・キュー書込）を開始させるために呼び出される。呼
び出しプログラム（EXEC370）は、データ・アドレス・
カウントなどをプリセットされているワーク・キュー・
ブロックに対するポインタを提供する。これらのルーチ
ンは、DMAC209及びBCUハードウェアを即時に開始させる
か、または、もしDMACチャネルがビジーなら動作をキュ
ーに入れる（第41E図に示す個別の「作業保留」キュー
がこれら３つのチャネルのめいめいのために保持されて
いる）。要求されたサービスが一旦開始され、またはキ
ューに入れられると、制御は呼び出し側プログラムに戻
され、割り込みハンドラは、完了まで動作を続ける。
S/88カスタム・ファームウェアの第３の、小さいけれ
ども極めて重要な領域は、カスタム・ハンドラに対する
ものであるがS/88オペレーティング・システムには透過
的でる８つのDMAC割り込みに介入してベクタするため
の、S/88オペレーティング・システムの変更部分であ
る。それには、レベル６（通常、電源障害のとき自動ベ
クタされる）としてオペレーティング・システム中の標
準アーキテクチャのMC68020のベクタ・テーブルに変更
を加え、オペレーティング・システム中にそのカスタム
割り込みハンドラを配置することに関与する。これは好
適な実施例であるが、割り込みのための初期化ルーチン
に関連する章で後で説明するように、論理バス223上に
ベクタを配置するための論理をBCU156中に与え、以てベ
クタ変更の必要性を解消することもできる。
ども極めて重要な領域は、カスタム・ハンドラに対する
ものであるがS/88オペレーティング・システムには透過
的でる８つのDMAC割り込みに介入してベクタするため
の、S/88オペレーティング・システムの変更部分であ
る。それには、レベル６（通常、電源障害のとき自動ベ
クタされる）としてオペレーティング・システム中の標
準アーキテクチャのMC68020のベクタ・テーブルに変更
を加え、オペレーティング・システム中にそのカスタム
割り込みハンドラを配置することに関与する。これは好
適な実施例であるが、割り込みのための初期化ルーチン
に関連する章で後で説明するように、論理バス223上に
ベクタを配置するための論理をBCU156中に与え、以てベ
クタ変更の必要性を解消することもできる。
好適な実施例のS/88ファームウェアは全てMC68020ア
センブラ言語で書かれ、よって、マイクロコードとは適
切に呼ぶことができない。それは、その機能の性質か
ら、ファームウェアであると考えられる。
センブラ言語で書かれ、よって、マイクロコードとは適
切に呼ぶことができない。それは、その機能の性質か
ら、ファームウェアであると考えられる。
S/370プロセッサ85のために必要なカスタマイズされ
たファームウェアには４つのカテゴリがある。
たファームウェアには４つのカテゴリがある。
（１） S/88疑似チャネルに至マイクロコード化された
I/O命令 （２） I/O命令を含む、S/88から入来する非同期メッ
セージの処理 （３） 全ての（エミュレートされた）S/370 I/O装置
の構成データ及び状況の維持 （４） ユーザー・マニュアル動作のサブセットの実現 この特殊ファームウェアは全てS/370マイクロコード
で書かれ、それは可能な限り既存の機能サブルーチンを
使用している。
I/O命令 （２） I/O命令を含む、S/88から入来する非同期メッ
セージの処理 （３） 全ての（エミュレートされた）S/370 I/O装置
の構成データ及び状況の維持 （４） ユーザー・マニュアル動作のサブセットの実現 この特殊ファームウェアは全てS/370マイクロコード
で書かれ、それは可能な限り既存の機能サブルーチンを
使用している。
S/370には10個のI/Oタイプ命令が存在し、これは、第
44AないしＩ図を参照してより詳細に説明する。
44AないしＩ図を参照してより詳細に説明する。
CLRCH−チャネル・クリア（チャネルのみの動作） CLRIO-I/Oクリア HDV−装置停止 HIO-I/O停止 RIO-I/O再開 SIO-I/O開始 SIOF-I/O高速開始 STIDC−チャネルID記憶（チャネルのみの動作） TCH−チャネル・テスト（チャネルのみの動作） TIO-I/Oテスト これらの命令のおのおのは、S/370アーキテクチャと
の整合性を維持しつつメイルボックス機構を介してS/88
中のEXEC370に全ての実質的な情報を渡すように、マイ
クロコードで実現される。
の整合性を維持しつつメイルボックス機構を介してS/88
中のEXEC370に全ての実質的な情報を渡すように、マイ
クロコードで実現される。
アダプタ154中のいくつかの異なるハードウェア条件
には、S/370プロセッサ85中のマイクロコード・レベル
の「強制された例外」のいくつかの可能な原因の１つで
ある、「アダプタ注意」要求の活動化をもたらす。マイ
クロコードによるこの例外のサービスは、（もしプロセ
ッサ85が待機状態にあるなら即時に）S/370命令の間で
生じる。「アダプタ」注意」の最も頻度が高く共通の原
因は、PE85が、I/O疑似チャネルS/88からS/370主記憶の
IOA区画の固定メッセージ、キュー領域189へのメッセー
ジを受け取ることである。
には、S/370プロセッサ85中のマイクロコード・レベル
の「強制された例外」のいくつかの可能な原因の１つで
ある、「アダプタ注意」要求の活動化をもたらす。マイ
クロコードによるこの例外のサービスは、（もしプロセ
ッサ85が待機状態にあるなら即時に）S/370命令の間で
生じる。「アダプタ」注意」の最も頻度が高く共通の原
因は、PE85が、I/O疑似チャネルS/88からS/370主記憶の
IOA区画の固定メッセージ、キュー領域189へのメッセー
ジを受け取ることである。
既存のS/370マイクロコード例外ハンドラは、「アダ
プタ注意」の場合のために変更される。コードは、要求
の原因を決定するためにアダプタ154状況をテストし、
「キュー非空」（これは、メッセージが受け取られたこ
とを意味する）処理のみをカスタマイズし、別の原因
は、処理のために既存の非変更コードに戻る。
プタ注意」の場合のために変更される。コードは、要求
の原因を決定するためにアダプタ154状況をテストし、
「キュー非空」（これは、メッセージが受け取られたこ
とを意味する）処理のみをカスタマイズし、別の原因
は、処理のために既存の非変更コードに戻る。
受信されたメッセージの決定されるカテゴリは、次の
とおりである。
とおりである。
0000 NOP: 動作しない。
0001 RESET: 既存のS/370プログラム・リセット・ルー
チンを呼び出す。
チンを呼び出す。
0002 CLEAR RESET: 既存のS/370クリア・リセット・ル
ーチンを呼び出す。
ーチンを呼び出す。
0003 HALT: S/370プログラム実行を停止し、ISTEPモー
ドをターン・オンする。
ドをターン・オンする。
0004 STEP: 命令ステップ・１つの命令を実行し、停止
する。
する。
0005 RUN: ISTEPモードをリセットし、プログラムの実
行を再開する。
行を再開する。
0006 LPSW: メッセージ内に与えられたPSWを使用し
て、S/370「ロードPSW」機能を実行する。停止状態を離
れる。
て、S/370「ロードPSW」機能を実行する。停止状態を離
れる。
0007 SMSG: ローカル（IOA）装置状況テーブル中で、
１つまたはそれ以上の構成された装置のために、状況メ
ッセージ−状況ビットを更新する。
１つまたはそれ以上の構成された装置のために、状況メ
ッセージ−状況ビットを更新する。
0008 IMSG: 割り込みメッセージ−チャネル・マスク状
況に応じて、S/370 I/O割り込みをキューに入れるかま
たは、S/370 I/O割り込みを直ちに提供する。
況に応じて、S/370 I/O割り込みをキューに入れるかま
たは、S/370 I/O割り込みを直ちに提供する。
上記メッセージ・タイプ0001-0006は、（エミュレー
タされた）S/370システム・コンソールでのユーザー入
力から生じた状態制御のためのS/370マニュアル動作で
ある。それらは、エラー回復または同期のために必要に
応じて、EXEC370によって直接強制することもできる。
メッセージ・タイプ0007は、S/370に、電源損失、オン
／オフライン変更、装置検出エラーなどのI/O装置の状
況の非同期的変化を通知するために使用される。それは
また、S/88からS/370への汎用通信用に拡張することも
できる。メッセージ・タイプ0008は、正常終了、または
エラー終了条件のどちらであるかについて、I/O動作の
終了状況をS/370に報告するための手段である。これは
常に、S/370において、最終的なプログラム割り込み及
び装置テーブル変更をもたらすことになる。
タされた）S/370システム・コンソールでのユーザー入
力から生じた状態制御のためのS/370マニュアル動作で
ある。それらは、エラー回復または同期のために必要に
応じて、EXEC370によって直接強制することもできる。
メッセージ・タイプ0007は、S/370に、電源損失、オン
／オフライン変更、装置検出エラーなどのI/O装置の状
況の非同期的変化を通知するために使用される。それは
また、S/88からS/370への汎用通信用に拡張することも
できる。メッセージ・タイプ0008は、正常終了、または
エラー終了条件のどちらであるかについて、I/O動作の
終了状況をS/370に報告するための手段である。これは
常に、S/370において、最終的なプログラム割り込み及
び装置テーブル変更をもたらすことになる。
次に、ETIO及びEXEC370機能と、インターフェース
と、プロトコルと、命令フローについて説明する。
と、プロトコルと、命令フローについて説明する。
E18.システム・マイクロコード・デザイン （１） 序論 第38図は、本発明の好適な実施例のマイクロコード・
デザインを説明する図である。S/370プロセッサ装置85
内で走るコードは、制御記憶171中に保持され、PE85に
よって実行される時にはS/370命令を解釈する。I/O開
始、割り込み処理、オペレータ機能、マシン・チェッ
ク、及び初期マイクロプログラム・ロード／プログラム
・ロード（IML/IPL）のためのマイクロコード化された
命令は、特に、図に示されているようにS/88マイクロコ
ードとインターフェースするようにデザインされてい
る。そのインターフェースは、ローカル記憶210と、S/3
70のキャッシュ340と、プロセッサ85及び62の両方に対
して割り込み能力をもつS/370実記憶空間162とをもつイ
ンターフェース論理81の共通ハードウェア設備を有す
る。S/88コードにおいては、S/370マイクロコード・ド
ライバがCCW変換と、割り込みハンドラと、エラー・ハ
ンドラと、IML/IPLと、S/88アプリケーション・インタ
ーフェース（EXEC/370）及びS/88オペレーティング・シ
ステムと対話する同期化コードを含む。
デザインを説明する図である。S/370プロセッサ装置85
内で走るコードは、制御記憶171中に保持され、PE85に
よって実行される時にはS/370命令を解釈する。I/O開
始、割り込み処理、オペレータ機能、マシン・チェッ
ク、及び初期マイクロプログラム・ロード／プログラム
・ロード（IML/IPL）のためのマイクロコード化された
命令は、特に、図に示されているようにS/88マイクロコ
ードとインターフェースするようにデザインされてい
る。そのインターフェースは、ローカル記憶210と、S/3
70のキャッシュ340と、プロセッサ85及び62の両方に対
して割り込み能力をもつS/370実記憶空間162とをもつイ
ンターフェース論理81の共通ハードウェア設備を有す
る。S/88コードにおいては、S/370マイクロコード・ド
ライバがCCW変換と、割り込みハンドラと、エラー・ハ
ンドラと、IML/IPLと、S/88アプリケーション・インタ
ーフェース（EXEC/370）及びS/88オペレーティング・シ
ステムと対話する同期化コードを含む。
フォールト・トレラント・プロセッサ62は、システム
のための全てのI/O、診断、障害分離、IPL/IML及び同期
化を実行する。このシステムは、ユーザーの観点から
は、S/370プログラムが実行している唯一のプログラム
であるため、コプロセッサ・システムのようにはみえな
い。システム管理者は、S/88フォールト・トレラント・
オペレーティング・システムを通じてシステム属性を制
御することができる。S/88オペレーティング・システム
の主要な機能は、多重370チャネル外観をもつI/O変換で
ある。全てのエラー及び回復機能と、動的資源割当て機
能は、S/88オペレーティング・システムによって処理さ
れる。S/370オペレーティング・システムによって以前
処理されていたマシン・チェック及びオペレータ機能
は、今やS/88オペレーティング・システムに渡され、従
って、その機能は、フォールト・トレラント様式で処理
することができる。
のための全てのI/O、診断、障害分離、IPL/IML及び同期
化を実行する。このシステムは、ユーザーの観点から
は、S/370プログラムが実行している唯一のプログラム
であるため、コプロセッサ・システムのようにはみえな
い。システム管理者は、S/88フォールト・トレラント・
オペレーティング・システムを通じてシステム属性を制
御することができる。S/88オペレーティング・システム
の主要な機能は、多重370チャネル外観をもつI/O変換で
ある。全てのエラー及び回復機能と、動的資源割当て機
能は、S/88オペレーティング・システムによって処理さ
れる。S/370オペレーティング・システムによって以前
処理されていたマシン・チェック及びオペレータ機能
は、今やS/88オペレーティング・システムに渡され、従
って、その機能は、フォールト・トレラント様式で処理
することができる。
第39図は、この例では開始I/Oコマンドである、S/370
I/Oコマンドの実行をあらわす。S/370命令、（PE85か
らPE62への）結合ハードウェア、（PE62上で実行され
る）結合マイクロコードETIO、及びS/88プログラムEXEC
370によって行なわれる動作が簡単に示され、その最終
ステツプは、S/88プロセッサPE62上のS/370 I/Oの実行
である。
I/Oコマンドの実行をあらわす。S/370命令、（PE85か
らPE62への）結合ハードウェア、（PE62上で実行され
る）結合マイクロコードETIO、及びS/88プログラムEXEC
370によって行なわれる動作が簡単に示され、その最終
ステツプは、S/88プロセッサPE62上のS/370 I/Oの実行
である。
第40図は、EXEC370に関連するシステムの要素及び機
能と、SIO実行の間に使用されるマイクロコードを、制
御フロー、データ・フロー、信号及びハードウェア／コ
ード区画とともに示す簡略化された概要図である。
能と、SIO実行の間に使用されるマイクロコードを、制
御フロー、データ・フロー、信号及びハードウェア／コ
ード区画とともに示す簡略化された概要図である。
（２） EXIO/EXEC370プログラム、インターフェース
（第41A乃至Ｈ図と第42図） この章では、次の用語が使用される。
（第41A乃至Ｈ図と第42図） この章では、次の用語が使用される。
EXEC370-S/370外部装置、サービス、構成、オペレー
タのコンソールのエミュレーション及びサポートに関連
してPE62上で走り、マイクロコード記憶174に記憶され
る全てのS/88ソフトウェア。使用頻度が小さいEXEC370
コードは、キャッシュ173に記憶することができる。
タのコンソールのエミュレーション及びサポートに関連
してPE62上で走り、マイクロコード記憶174に記憶され
る全てのS/88ソフトウェア。使用頻度が小さいEXEC370
コードは、キャッシュ173に記憶することができる。
S/370マイクロコード−S/370プロセッサ動作をサポー
トするS/370プロセッサ85で走り記憶171に記憶されるマ
イクロコード ETIO−記憶174に保持されるEXEC370とBCU156の間のマ
イクロコード・インターフェース。
トするS/370プロセッサ85で走り記憶171に記憶されるマ
イクロコード ETIO−記憶174に保持されるEXEC370とBCU156の間のマ
イクロコード・インターフェース。
S/370 PE85マイクロコード及びEXEC370は、第41A図の
「プロトコル」を介して互いに通信する。PE85マイクロ
コードは、I/Oなどの機能の実行を要求するEXEC370に対
してメッセージを送り、EXEC370は、I/O機能の完了を示
すメッセージと、I/O装置及びチャネル状況変更に関す
るメッセージと、PE85マイクロコードに、特定のCPU機
能を実行するように要求するメッセージを送る。これら
のメッセージ（詳細は後述）は、キャッシュ・コントロ
ーラ153、アダプタ154、BCU156、及びDMAC209などをも
つハードウェアを介してPE85マイクロコードとEXEC370
の間で伝送される。このメッセージ伝送サービスは、ET
IOによって、EXEC370に対して可用となされる。
「プロトコル」を介して互いに通信する。PE85マイクロ
コードは、I/Oなどの機能の実行を要求するEXEC370に対
してメッセージを送り、EXEC370は、I/O機能の完了を示
すメッセージと、I/O装置及びチャネル状況変更に関す
るメッセージと、PE85マイクロコードに、特定のCPU機
能を実行するように要求するメッセージを送る。これら
のメッセージ（詳細は後述）は、キャッシュ・コントロ
ーラ153、アダプタ154、BCU156、及びDMAC209などをも
つハードウェアを介してPE85マイクロコードとEXEC370
の間で伝送される。このメッセージ伝送サービスは、ET
IOによって、EXEC370に対して可用となされる。
ETIOとEXEC370の間のインターフェース、及びPE85及
びEXEC370の間のインターフェースについて次に説明す
る。
びEXEC370の間のインターフェースについて次に説明す
る。
EXEC370、S/88によって実行されるS/370外部サポート
・ソフトウェア、及びPE62上で走るBCUマイクロコード
・ドライバ（ETIO）の間のインターフェース（第41B
図）は、記憶210上に在駐する一組のキュー及びバッフ
ァと、１つの事象IDと、EXBUSY変数と、サブルーチン呼
び出しシーケンスからなる。サブルーチン呼び出しイン
ターフェースは、S/88とS/370の間のデータ転送動作を
開始し、S/88再ブート時にDMAC209とBCU156を初期化す
る。キューインターフェースは、作業項目を、処理する
ことができるようになるまで追跡するために使用され、
事象IDインターフェース（S/88に対する割り込み）は、
作業がキューに追加された時にEXEC370に通知する。
・ソフトウェア、及びPE62上で走るBCUマイクロコード
・ドライバ（ETIO）の間のインターフェース（第41B
図）は、記憶210上に在駐する一組のキュー及びバッフ
ァと、１つの事象IDと、EXBUSY変数と、サブルーチン呼
び出しシーケンスからなる。サブルーチン呼び出しイン
ターフェースは、S/88とS/370の間のデータ転送動作を
開始し、S/88再ブート時にDMAC209とBCU156を初期化す
る。キューインターフェースは、作業項目を、処理する
ことができるようになるまで追跡するために使用され、
事象IDインターフェース（S/88に対する割り込み）は、
作業がキューに追加された時にEXEC370に通知する。
記憶210において、第41C図に示すように16個の4KBブ
ロックが存在する。その14個（500−０乃至500-13）
は、4KBブロック・バッファとして使用される。残りの
２つは、32個の256バイト・ブロック501−０乃至501-31
に分割される。４つのブロック501−０乃至501−３は、
ハードウェア通信のために使用され、501−４はキュー
及び他のEXEC370及びETIOに対する共通変数として使用
される。残りの27個は、ワーク・キュー・バッファ（WQ
B）501−５乃至501-31として使用される。ブロック501
−０及び501−１に等価なアドレス空間において、BCU15
6コマンド（PE62によって実行される）には256バイトが
割当てられ、DMACレジスタ・アドレスには、BCU156の動
作に関連して説明したようにPE62によってアクセスする
ために、256バイトが割当てられている。27個のワーク
・キュー・バッファのおのおのは、１つの特定タスクま
たはサービス要求に関連するデータを保持する。26個の
WQBは、PE85のマイクロコードによって開始された要求
にサービスするために使用される。残りのWQB（EXWQB）
501-31は、S/88によって発起され、PE85マイクロコード
に送られる要求にサービスするために予約されている。
各WQBは、ベース・アドレスと、DMAC209に記憶されるオ
フセット値によってアドレスされる。
ロックが存在する。その14個（500−０乃至500-13）
は、4KBブロック・バッファとして使用される。残りの
２つは、32個の256バイト・ブロック501−０乃至501-31
に分割される。４つのブロック501−０乃至501−３は、
ハードウェア通信のために使用され、501−４はキュー
及び他のEXEC370及びETIOに対する共通変数として使用
される。残りの27個は、ワーク・キュー・バッファ（WQ
B）501−５乃至501-31として使用される。ブロック501
−０及び501−１に等価なアドレス空間において、BCU15
6コマンド（PE62によって実行される）には256バイトが
割当てられ、DMACレジスタ・アドレスには、BCU156の動
作に関連して説明したようにPE62によってアクセスする
ために、256バイトが割当てられている。27個のワーク
・キュー・バッファのおのおのは、１つの特定タスクま
たはサービス要求に関連するデータを保持する。26個の
WQBは、PE85のマイクロコードによって開始された要求
にサービスするために使用される。残りのWQB（EXWQB）
501-31は、S/88によって発起され、PE85マイクロコード
に送られる要求にサービスするために予約されている。
各WQBは、ベース・アドレスと、DMAC209に記憶されるオ
フセット値によってアドレスされる。
各WQB（第41図）は、16バイトのメイル・ブロック505
と、16バイト・パラメータ・ブロック506と、224バイト
装置特定作業領域507を含む。メイル・ブロック505は、
EXEC370及びPE85マイクロコードの間で渡されるデータ
を含む。その内容は、ETIOインターフェースに亙って透
過的である。パラメータ・ブロック506は、ETIOとEXEC3
70の間で渡され、通常、ローカル記憶210と主記憶162の
間の転送に関連するパラメータを含む。作業領域507
は、EXEC370によって所有される。それは、要求された
動作の進行と、現在のS/370装置状況と、可能なユーザ
ー・データと、S/88装置のタイプと、他のEXEC370制御
ブロックに対するポインタと、エラー生起情報などに関
するデータを含む。
と、16バイト・パラメータ・ブロック506と、224バイト
装置特定作業領域507を含む。メイル・ブロック505は、
EXEC370及びPE85マイクロコードの間で渡されるデータ
を含む。その内容は、ETIOインターフェースに亙って透
過的である。パラメータ・ブロック506は、ETIOとEXEC3
70の間で渡され、通常、ローカル記憶210と主記憶162の
間の転送に関連するパラメータを含む。作業領域507
は、EXEC370によって所有される。それは、要求された
動作の進行と、現在のS/370装置状況と、可能なユーザ
ー・データと、S/88装置のタイプと、他のEXEC370制御
ブロックに対するポインタと、エラー生起情報などに関
するデータを含む。
メイル・ブロック505は、PE85マイクロコードとEXEC3
70の間で渡されるS/370 I/O情報を含む次の４つのフィ
ールドを有する。
70の間で渡されるS/370 I/O情報を含む次の４つのフィ
ールドを有する。
OP − このフィールドは、EXEC370またはPE85マイク
ロコードからの要求を含む。
ロコードからの要求を含む。
CUA − 16ビット・チャネル・ユニット・アドレス CAW − 関連I/O命令が発行された時の、S/370記憶162
中の16進位置48の32ビットS/370チャネル・アドレス・
ワード CCW − 上記CAWによってアドレスされるS/370チャネ
ル・コマンド・ワード。EXEC370が割り込み表示を返す
時、このフィールドは、CSW、S/370チャネル状況ワード
を含む。
中の16進位置48の32ビットS/370チャネル・アドレス・
ワード CCW − 上記CAWによってアドレスされるS/370チャネ
ル・コマンド・ワード。EXEC370が割り込み表示を返す
時、このフィールドは、CSW、S/370チャネル状況ワード
を含む。
パラメータ・ブロック506は、データ転送がEXEC370に
よって記憶210と主記憶162の間で要求される時に使用さ
れる16個のパラメータを含む。
よって記憶210と主記憶162の間で要求される時に使用さ
れる16個のパラメータを含む。
（１） req-ETIO要求フィールド： ０ 動作なし １ メイル・ブロックの内容を記憶162のPE85メッセー
ジ・キューに書込み、次に線256a上にBCUからPUへの要
求を発行する。
ジ・キューに書込み、次に線256a上にBCUからPUへの要
求を発行する。
２ S/370メモリからデータを読取る。
３ データをS/370メモリに書き込む。
（２） ret−「req」フィールドによってなされた要求
の結果。このフィールドは、EXEC370によって初期的に
はゼロに保証される。もしゼロでない値が戻るなら、ET
IOはある種のタイプのエラーを表示している。
の結果。このフィールドは、EXEC370によって初期的に
はゼロに保証される。もしゼロでない値が戻るなら、ET
IOはある種のタイプのエラーを表示している。
（３） カウント− 転送されるべきバイトの数 （４） S/370アドレス− データが始まるS/370記憶中
の位置。これは必ずしもCCWアドレス・フィールドでは
ない。
の位置。これは必ずしもCCWアドレス・フィールドでは
ない。
（５） キー− この16ビット・フィールドは、次のよ
うなビット・パターンを含む。
うなビット・パターンを含む。
ppkkkk10 00000000 ここで、pp（優先順位）＝00で、kkkk＝適正なS/370
記憶保護キーである。
記憶保護キーである。
バッファ・アドレス− データ領域が始まる記憶210中
の位置。これは4kバッファまたはWQBの中にあってよ
い。EXEC370は、次のような関係を保証する。
の位置。これは4kバッファまたはWQBの中にあってよ
い。EXEC370は、次のような関係を保証する。
（S/370アドレス MOD 4）＝（バッファ・アドレス MO
D 4） EXEC370は、WQBを維持するためにキューを使用する。
このキュー通信領域501−４は、256バイト長であって、
記憶210中のオフセット400（16進）に存在する。第41E
図は、WQBに対するポインタ・エントリを保持するため
にWQBに対するETIOとEXEC370の間で決定されたキューを
示す。
D 4） EXEC370は、WQBを維持するためにキューを使用する。
このキュー通信領域501−４は、256バイト長であって、
記憶210中のオフセット400（16進）に存在する。第41E
図は、WQBに対するポインタ・エントリを保持するため
にWQBに対するETIOとEXEC370の間で決定されたキューを
示す。
FREEQ510 現在使用されていないWQBに対するポイン
タを保持する。
タを保持する。
WORKQ（ワークキュー）511 EXEC370によってサービス
されるのを待つWQBに対するポインタを保持する。
されるのを待つWQBに対するポインタを保持する。
S/371Q512 EXEC370からPE85へのメッセージ転送を待
つWQBに対するポインタを保持する。
つWQBに対するポインタを保持する。
S/372Q513 キャッシュ・コントローラ153からS/88へ
のデータ転送を待つWQBへのポインタを保持する。
のデータ転送を待つWQBへのポインタを保持する。
S/373Q514 S/88からキャッシュ・コントローラ153へ
のデータ転送を待つWQBへのポインタを保持する。
のデータ転送を待つWQBへのポインタを保持する。
S88Q515 ETIOサービスが完了した後のWQBに対するポ
インタを保持する。
インタを保持する。
第41E図は、キューを通るWQBの経路を示す。全てのキ
ューは、S/88再ブートの間に、EXEC370によって初期化
される。空のWQBは、FREEQ上に保持される。ETIOは、リ
ンク・リスト516を埋めるための必要に応じて、FREEQか
らそれらを除去する。DMAC209は、リンク・リスト516を
介して、記憶162からのメイルボックス領域188からのS/
370メイルボックス・エントリを、空WQBのメイル・ブロ
ック領域に配置する。埋められたリンク・リスト上のWQ
Bは、ETIOによってワークキュー511上に移動される。ET
IOが１つの（またはそれ以上の）WQBをワークキュー511
上に移動しEXEC370がビジーでない時、ETIOはEXEC370に
事象IDを通知する。EXEC370は、それがサービスを要求
する前にワーク・キューからWQBを除去する。
ューは、S/88再ブートの間に、EXEC370によって初期化
される。空のWQBは、FREEQ上に保持される。ETIOは、リ
ンク・リスト516を埋めるための必要に応じて、FREEQか
らそれらを除去する。DMAC209は、リンク・リスト516を
介して、記憶162からのメイルボックス領域188からのS/
370メイルボックス・エントリを、空WQBのメイル・ブロ
ック領域に配置する。埋められたリンク・リスト上のWQ
Bは、ETIOによってワークキュー511上に移動される。ET
IOが１つの（またはそれ以上の）WQBをワークキュー511
上に移動しEXEC370がビジーでない時、ETIOはEXEC370に
事象IDを通知する。EXEC370は、それがサービスを要求
する前にワーク・キューからWQBを除去する。
その要求の処理の間に、データはキャッシュ・コント
ローラ153とバッファ（WQBまたはブロック・バッファ）
との間で転送する必要があることがあり、あるいは、メ
ッセージをPE85マイクロコードに送る必要があることが
ある。ETIOは、このサービスをEXEC370に提供する。EXE
C370は、適正なBCU156動作を開始するETIOを呼び出し、
あるいは、もしハードウェア資源がビジーであるなら、
WQBを適切なS/370Q上に配置する。３つのサービス（S/3
70に対するメッセージの送信、S/370に対するデータの
転送、及びS/370からのデータの転送）は、固有のキュ
ー512、513及び514をもつ。WQBは、EXEC370スレッド上
にある間にETIOコードによってS/370キューの１つの上
に追加される。I/Oサービスが完了した時、ETIO割り込
みルーチンはS/88Q515上にWQBを配置し、もしEXEC370が
ビジーでないなら、そのEX370事象IDを通知する。
ローラ153とバッファ（WQBまたはブロック・バッファ）
との間で転送する必要があることがあり、あるいは、メ
ッセージをPE85マイクロコードに送る必要があることが
ある。ETIOは、このサービスをEXEC370に提供する。EXE
C370は、適正なBCU156動作を開始するETIOを呼び出し、
あるいは、もしハードウェア資源がビジーであるなら、
WQBを適切なS/370Q上に配置する。３つのサービス（S/3
70に対するメッセージの送信、S/370に対するデータの
転送、及びS/370からのデータの転送）は、固有のキュ
ー512、513及び514をもつ。WQBは、EXEC370スレッド上
にある間にETIOコードによってS/370キューの１つの上
に追加される。I/Oサービスが完了した時、ETIO割り込
みルーチンはS/88Q515上にWQBを配置し、もしEXEC370が
ビジーでないなら、そのEX370事象IDを通知する。
第42図は、キューを通じてのWQBの移動と、EXEC370、
インターフェース・ハードウェア89及びS/370マイクロ
コードの間のインターフェースとをあらわすものであ
る。もとの作業要求が完全に完了した時、すなわちデー
タ転送が完了した時、IO割り込みが（もしあるなら）PE
85に送られ、EXEC370がWQBにFREEQを戻す。EXEC370は、
先ずS88Q515をチェックし、次にワークキュー511をチェ
ックすることにより次のタスクを取得する。そしてもし
その両方が空なら、EXEC370はEXBUSY変数をゼロにセッ
トし、EX370事象が通知されるのを待つ。EXEC370は、そ
れが通知された時に、処理を開始する前にEXBUSYを１に
セットする。
インターフェース・ハードウェア89及びS/370マイクロ
コードの間のインターフェースとをあらわすものであ
る。もとの作業要求が完全に完了した時、すなわちデー
タ転送が完了した時、IO割り込みが（もしあるなら）PE
85に送られ、EXEC370がWQBにFREEQを戻す。EXEC370は、
先ずS88Q515をチェックし、次にワークキュー511をチェ
ックすることにより次のタスクを取得する。そしてもし
その両方が空なら、EXEC370はEXBUSY変数をゼロにセッ
トし、EX370事象が通知されるのを待つ。EXEC370は、そ
れが通知された時に、処理を開始する前にEXBUSYを１に
セットする。
全てのキューと、EX370事象IDと、EXBUSY変数は、第4
1F図に示すように、記憶210のキュー共通領域501−４に
在駐する。各キューは、第41G図に示すように、その性
質上環状であって、２つのインデックス・タイプのポイ
ンタ、充満インデックス517と空インデックス518をも
つ。充満インデックス517は、満杯の次のキュー・エク
トリを指し示し、空インデックス518は、空の次のエン
トリを指し示す。６つのキューは全て32個のエントリを
もちWOBは27個しかないので、６つのキューは全て決し
てオーバーフローすることがない。
1F図に示すように、記憶210のキュー共通領域501−４に
在駐する。各キューは、第41G図に示すように、その性
質上環状であって、２つのインデックス・タイプのポイ
ンタ、充満インデックス517と空インデックス518をも
つ。充満インデックス517は、満杯の次のキュー・エク
トリを指し示し、空インデックス518は、空の次のエン
トリを指し示す。６つのキューは全て32個のエントリを
もちWOBは27個しかないので、６つのキューは全て決し
てオーバーフローすることがない。
各キューは、次のものも含む。
qid このキューを識別する。
QSIZE このキュー中のエントリの数（ｎ） Ｑ（ｉ） このキュー中のWQBを指し示すアドレス・
エントリ ハードウェア通信領域は、1024バイトを含む。BCU通
信領域は、アドレス空間の512バイトを使用する。リン
ク・リスト516は、480バイトまでを使用する。32バイト
は、別のハードウェア通信要しのために予約されてい
る。リンク・リスト516（第41H図）は、DMAC209によっ
て、記憶162のメイルボックス領域188からメイル・ブロ
ック項目を搬入するために使用される。FREEQ510からの
WQBは、リンク・リスト516中のエントリを埋めるために
使用される。各リンク・リスト・エントリは、10バイト
を有し、データを入れるべき記憶210中のWQBのアドレス
と、転送すべきデータのバイト・カウント（16）と、リ
スト中の次のリンク・エントリのアドレスを識別する。
DMAC209（チャネル０）は、次のゼロ・リンク・アドレ
スをもつリンク・リスト・エントリに到達したときにS/
88に割り込む。DMAC209（チャネル０）にリスト中の現
在の位置は、いかなる時でもソフトウェアに可用であ
る。
エントリ ハードウェア通信領域は、1024バイトを含む。BCU通
信領域は、アドレス空間の512バイトを使用する。リン
ク・リスト516は、480バイトまでを使用する。32バイト
は、別のハードウェア通信要しのために予約されてい
る。リンク・リスト516（第41H図）は、DMAC209によっ
て、記憶162のメイルボックス領域188からメイル・ブロ
ック項目を搬入するために使用される。FREEQ510からの
WQBは、リンク・リスト516中のエントリを埋めるために
使用される。各リンク・リスト・エントリは、10バイト
を有し、データを入れるべき記憶210中のWQBのアドレス
と、転送すべきデータのバイト・カウント（16）と、リ
スト中の次のリンク・エントリのアドレスを識別する。
DMAC209（チャネル０）は、次のゼロ・リンク・アドレ
スをもつリンク・リスト・エントリに到達したときにS/
88に割り込む。DMAC209（チャネル０）にリスト中の現
在の位置は、いかなる時でもソフトウェアに可用であ
る。
その割り込みエントリ・ポイントに加えて、ETIOは、
外部呼び出し可能な２つのエントリ・ポイントをもつ。
すなわち、 etio init etio（wbn） EXEC370は、EXEC370が初期化している間に、S/88再ブ
ート毎にetie initを呼び出す。キューは既に初期化さ
れており、事象IDフィールドは有効である。PE85マイク
ロコードは、まだ動作していないが、それはIML（初期
マイクロプログラム・ロード）の途中であるかもしれな
い。
外部呼び出し可能な２つのエントリ・ポイントをもつ。
すなわち、 etio init etio（wbn） EXEC370は、EXEC370が初期化している間に、S/88再ブ
ート毎にetie initを呼び出す。キューは既に初期化さ
れており、事象IDフィールドは有効である。PE85マイク
ロコードは、まだ動作していないが、それはIML（初期
マイクロプログラム・ロード）の途中であるかもしれな
い。
EXEC370は、データまたはメッセージをS/370との間で
転送してもらうことを要望する場合は常に、etio（wb
n）を呼び出す。
転送してもらうことを要望する場合は常に、etio（wb
n）を呼び出す。
パラメータwbnは、サービス要求を含むWQBを識別する
２バイト整数ワーク・キュー・バッファ番号である。wb
nは、インデックス値であり、０から27の範囲にある。
サービス要求は、パラメータ・ブロック中のreqフィー
ルドによって識別される。reqフィールド値は、次のと
おりである:1＝このメイル・ブロックの内容を記憶162
中のS/370メッセージ・キュー189に書込み、次にBCUか
らPUへの要求を発行する、２＝S/370G6H162から指定さ
れた記憶210領域へデータを書込む、３＝S/370記憶から
指定された記憶210の領域へデータを書き込む。
２バイト整数ワーク・キュー・バッファ番号である。wb
nは、インデックス値であり、０から27の範囲にある。
サービス要求は、パラメータ・ブロック中のreqフィー
ルドによって識別される。reqフィールド値は、次のと
おりである:1＝このメイル・ブロックの内容を記憶162
中のS/370メッセージ・キュー189に書込み、次にBCUか
らPUへの要求を発行する、２＝S/370G6H162から指定さ
れた記憶210領域へデータを書込む、３＝S/370記憶から
指定された記憶210の領域へデータを書き込む。
サブルーチンETIOは、もし要求されたI/O機能を即時
に開始することができないなら、このWQBをS/3701Q、S/
3702Q、S/3703Q上にキューする。ETIO割り込みルーチン
は、前の動作が終了した時、適当なS/370Qから次のWQB
を出す。
に開始することができないなら、このWQBをS/3701Q、S/
3702Q、S/3703Q上にキューする。ETIO割り込みルーチン
は、前の動作が終了した時、適当なS/370Qから次のWQB
を出す。
もしreqフィールドが１を含むなら、PE85には、メイ
ル・ブロック・エントリが記憶162のS/370メッセージ・
キュー領域189にあるようになるまで（例えば割り込み
によって）通知されるべきでない。
ル・ブロック・エントリが記憶162のS/370メッセージ・
キュー領域189にあるようになるまで（例えば割り込み
によって）通知されるべきでない。
もしS/370メッセージ・キュー189が満杯なら、パラメ
ータ・ブロックのretフィールド中のエラーがEXEC370に
対する問題を識別することになる。もし必要なら、EXEC
370は、バックアップ・キュー・サポートを提供するこ
とができる。
ータ・ブロックのretフィールド中のエラーがEXEC370に
対する問題を識別することになる。もし必要なら、EXEC
370は、バックアップ・キュー・サポートを提供するこ
とができる。
（３） EXEC370、S/370マイクロコード・プロトコル EXEC370及びS/370マイクロコードの間の通信には、S/
370記憶162毎のエントリをもつ装置状況テーブル（DS
T）が必要である。EXEC370及びS/370マイクロコード
は、やりとりされる16バイト・メッセージ（第41D図の
メイル・ブロック505を参照）を介して互いに通信す
る。各側のレシーバのために、FIFO順でメッセージを保
持するキューがある。また、通知機構（PUからBCU、及
びBCUからPU線）もある。メイル・ブロック505において
は、16ビットS/370 OPコード・フィールド「OP」が、EX
EC370またはS/370マイクロコードからの要求または応答
を含む。16ビット・チャネル・ユニット・アドレス（CU
A）は、S/370 I/O命令のオペランド・アドレスである。
CAWは、そのI/O命令が発行された時のS/370記憶162中の
16進位置48の32ビット内容であり、記憶キーを含む。８
バイトCCWは、上記CAWによってアドレスされる。EXEC37
0が折り込み表示を返す時、このフィールドはそのCSWを
含む。PE85は、I/O割り込みを引き起こす時S/37016進位
置40にそのCSWを記憶する。CUAフィールドは不変のまま
である。
370記憶162毎のエントリをもつ装置状況テーブル（DS
T）が必要である。EXEC370及びS/370マイクロコード
は、やりとりされる16バイト・メッセージ（第41D図の
メイル・ブロック505を参照）を介して互いに通信す
る。各側のレシーバのために、FIFO順でメッセージを保
持するキューがある。また、通知機構（PUからBCU、及
びBCUからPU線）もある。メイル・ブロック505において
は、16ビットS/370 OPコード・フィールド「OP」が、EX
EC370またはS/370マイクロコードからの要求または応答
を含む。16ビット・チャネル・ユニット・アドレス（CU
A）は、S/370 I/O命令のオペランド・アドレスである。
CAWは、そのI/O命令が発行された時のS/370記憶162中の
16進位置48の32ビット内容であり、記憶キーを含む。８
バイトCCWは、上記CAWによってアドレスされる。EXEC37
0が折り込み表示を返す時、このフィールドはそのCSWを
含む。PE85は、I/O割り込みを引き起こす時S/37016進位
置40にそのCSWを記憶する。CUAフィールドは不変のまま
である。
「動作」メッセージは、部分的または完全にEXEC370
によって処理されるべきS/370命令に遭遇する時はいつ
でも、S/370マイクロコードによってEXEC370に送られ
る。「動作」メッセージは、第41D図のメイル・ブロッ
ク505に関連する上述の情報を含む。
によって処理されるべきS/370命令に遭遇する時はいつ
でも、S/370マイクロコードによってEXEC370に送られ
る。「動作」メッセージは、第41D図のメイル・ブロッ
ク505に関連する上述の情報を含む。
S/370に送られるEXEC370メッセージは次のものを含
む。
む。
1.「リセット」メッセージ（OP＝１）は、S/370マイク
ロコードにS/370リセットの処理を要求する。
ロコードにS/370リセットの処理を要求する。
2.「クリア・リセット」メッセージ（OP＝２）は、S/37
0リセット及びクリア記憶を要求する。
0リセット及びクリア記憶を要求する。
3.「停止」メッセージは、S/370に、S/370命令のフェッ
チを停止し、更なる命令を待つことを要求する。「停
止」メッセージは、OPフィールド＝３を含む。
チを停止し、更なる命令を待つことを要求する。「停
止」メッセージは、OPフィールド＝３を含む。
4.「ステツプ」メッセージ（OP＝４）は、ROMAN S/370
マイクロコードに、１つのS/370命令をフェッチ及び実
行し「停止」モードに入るべきことを要求する。
マイクロコードに、１つのS/370命令をフェッチ及び実
行し「停止」モードに入るべきことを要求する。
5.「ラン」メッセージ（OP＝５）は、S/370マイクロコ
ードに、S/370命令をフェッチし実行するその正常モー
ドに入るように要求する。
ードに、S/370命令をフェッチし実行するその正常モー
ドに入るように要求する。
6.LPSWメッセージ（OP＝６）は、S/370マイクロコード
に、LPSW（ロード・プログラム状況ワード）メッセージ
のアドレス・フィールドに指定されたアドレスを使用し
てS/370LPSW命令を実行するように要求する。
に、LPSW（ロード・プログラム状況ワード）メッセージ
のアドレス・フィールドに指定されたアドレスを使用し
てS/370LPSW命令を実行するように要求する。
7.SMSGメッセージ（OP＝７）は、１つまたはそれ以上の
構成されたS/370 I/O装置の変更の状況を表示する。
構成されたS/370 I/O装置の変更の状況を表示する。
8.IOINTRメッセージ（OP＝８）は、I/O動作の完了を示
す。もしそのチャネルがマスクされていないなら、S/37
0マイクロコードがI/O割り込みを開始することになる。
もしそのチャネルがマスクされているなら、S/370マイ
クロコードは、そのCSWを装置状況テーブルにセーブ
し、装置状況を01（CSW記憶済み）にセットする。IOINT
Rメッセージはまた、CUA及びNC（DST CUA中に配置され
る）次にフィールドを含む。
す。もしそのチャネルがマスクされていないなら、S/37
0マイクロコードがI/O割り込みを開始することになる。
もしそのチャネルがマスクされているなら、S/370マイ
クロコードは、そのCSWを装置状況テーブルにセーブ
し、装置状況を01（CSW記憶済み）にセットする。IOINT
Rメッセージはまた、CUA及びNC（DST CUA中に配置され
る）次にフィールドを含む。
キャッシュ・コントローラ153からの２つのメッセー
ジ、「フェッチ」及び「記憶」は、メッセージというよ
りも寧ろ論理機能である。それは、CNT及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
ジ、「フェッチ」及び「記憶」は、メッセージというよ
りも寧ろ論理機能である。それは、CNT及び「アドレ
ス」フィールドのための奇数または偶数値を可能ならし
めるために必要である。
それらのフィールドは、 BUF− ２バイト：記憶210中のバッファ・アドレス CNT− ２バイト：バイト・カウント ADDR− ４フィールド： S/370記憶アドレス・ワード
／キー S/370のマイクロコードは、各アドレス可能S/370装置
の状況についての情報を含むテーブルを維持する。その
情報の主要な部分は、次のものである。
／キー S/370のマイクロコードは、各アドレス可能S/370装置
の状況についての情報を含むテーブルを維持する。その
情報の主要な部分は、次のものである。
装置条件− これは、TIO、SIOなどの後のCR（S/370条
件レジスタ）の即時的セットを許容する。
件レジスタ）の即時的セットを許容する。
装置次− I/O割り込みを取得するときに使用されるべ
き次の条件 装置CSW− マスクされた370 I/O割り込みのために維持
される 370装置につき、DST（CUA）の次の４つの異なる装置
条件が可能である。
き次の条件 装置CSW− マスクされた370 I/O割り込みのために維持
される 370装置につき、DST（CUA）の次の４つの異なる装置
条件が可能である。
00 装置レディ 01 装置レディでない、CSW記憶済み 10 装置ビジー 11 装置動作しない S/370装置上のI/O動作の完了時点で、CSW（チャネル
状況ワード）がチャネルによってCPUに送られる。もし
そのチャネルがマスク・オフされているなら、CPUはそ
のCSWを受け入れない。
状況ワード）がチャネルによってCPUに送られる。もし
そのチャネルがマスク・オフされているなら、CPUはそ
のCSWを受け入れない。
この実施例では、もしチャネルがマスクされているな
ら、S/370マイクロコードがCSWをセーブして、DST（CU
A）条件を01にセットする。後のCSWまたはSIOは、セー
ブされたCSWの記憶と、条件コード（CSW記憶済み）のCR
への配置をもたらす。S/370マイクロコードが初期化さ
れるとき、S/370マイクロコードは、全ての装置が動作
するとは想定しない。S/88は、サポートすべき各装置毎
に「オンライン・メッセージ」を送ることになる。その
装置は、そのCUA（制御ユニット・アドレスによって識
別される。
ら、S/370マイクロコードがCSWをセーブして、DST（CU
A）条件を01にセットする。後のCSWまたはSIOは、セー
ブされたCSWの記憶と、条件コード（CSW記憶済み）のCR
への配置をもたらす。S/370マイクロコードが初期化さ
れるとき、S/370マイクロコードは、全ての装置が動作
するとは想定しない。S/88は、サポートすべき各装置毎
に「オンライン・メッセージ」を送ることになる。その
装置は、そのCUA（制御ユニット・アドレスによって識
別される。
（４） S/370マイクロコードとEXEC370の間の命令フロ
ー PE85がS/370プログラム命令ストリングを実行する
時、これは時としてI/O命令に遭遇し、そのI/O命令はこ
の実施例ではS/88プロセッサ62及び関連ハードウェア・
ファームウェア、及びソフトウェアによって実行され
る。第44A乃至Ｌ図（及び第43図）は、これらのS/370 I
/Oの実行命令のために利用されるマイクロコード・シー
ケンス・フローである。BCU156（及びアダプタ154）
は、S/88ハードウェアによる最終的なS/370 I/O命令の
実行を有効化するための主要ハードウェア結合機構であ
る。BCU156内で、DMAC209は、動作及びデータの流れを
導くための主要な「交通巡査」の役割を果たす。DMAC20
9のチャネル０は、S/370からI/Oコマンドを受け取り、
チャネル１はS/370からのデータ・フローを処理し、チ
ャネル２はS/370へのデータ・フローを処理し、チャネ
ル３はS/370に対して割り込み（及び他の）メッセージ
を送る。BCU156中のローカル記憶210は、S/370とS/88の
間の通信領域を形成する。
ー PE85がS/370プログラム命令ストリングを実行する
時、これは時としてI/O命令に遭遇し、そのI/O命令はこ
の実施例ではS/88プロセッサ62及び関連ハードウェア・
ファームウェア、及びソフトウェアによって実行され
る。第44A乃至Ｌ図（及び第43図）は、これらのS/370 I
/Oの実行命令のために利用されるマイクロコード・シー
ケンス・フローである。BCU156（及びアダプタ154）
は、S/88ハードウェアによる最終的なS/370 I/O命令の
実行を有効化するための主要ハードウェア結合機構であ
る。BCU156内で、DMAC209は、動作及びデータの流れを
導くための主要な「交通巡査」の役割を果たす。DMAC20
9のチャネル０は、S/370からI/Oコマンドを受け取り、
チャネル１はS/370からのデータ・フローを処理し、チ
ャネル２はS/370へのデータ・フローを処理し、チャネ
ル３はS/370に対して割り込み（及び他の）メッセージ
を送る。BCU156中のローカル記憶210は、S/370とS/88の
間の通信領域を形成する。
ローカル・バス223/247は、S/88プロセッサ62をDMAC2
09とローカル記憶210に結合する。ローカル・バス223/2
47は、DMAC209と記憶210とを、BCU156及びアダプタ154
中の高速ハードウェアを介してS/370に結合する。
09とローカル記憶210に結合する。ローカル・バス223/2
47は、DMAC209と記憶210とを、BCU156及びアダプタ154
中の高速ハードウェアを介してS/370に結合する。
S/370 I/O命令は、S/370内の処理のためS/370マイク
ロコード・ルーチンにディスパッチされ、S/88アプリケ
ーション・プログラムEXEC370は（その関連S/88ETIOマ
イクロコードとともに）最終のI/O実行を行う。アダプ
タ154とBCU156は、S/370とS/88の間のハードウェア接続
を形成する。開始I/Oマイクロコード・ルーチンは、各
装置の状況を追跡するテーブルDSTをもち、例えばもし
既にSIOを発生し、それがビジーであり、割り込みを受
け取っているなら、それは現在可用である。この情報
は、条件コードCC中に含まれる。
ロコード・ルーチンにディスパッチされ、S/88アプリケ
ーション・プログラムEXEC370は（その関連S/88ETIOマ
イクロコードとともに）最終のI/O実行を行う。アダプ
タ154とBCU156は、S/370とS/88の間のハードウェア接続
を形成する。開始I/Oマイクロコード・ルーチンは、各
装置の状況を追跡するテーブルDSTをもち、例えばもし
既にSIOを発生し、それがビジーであり、割り込みを受
け取っているなら、それは現在可用である。この情報
は、条件コードCC中に含まれる。
その章は、さまざまなS/370 I/O動作のための命令フ
ローを記述する。この章で使用される特定の処理及び用
語は、この章の最後に定義されている。動作は次のとお
りである。
ローを記述する。この章で使用される特定の処理及び用
語は、この章の最後に定義されている。動作は次のとお
りである。
（１） チャネル・クリア（第44A図）− この命令
は、アドレスされたチャネルにおけるI/Oシステム・リ
セットを引き起こし、システム・リセットがアドレスさ
れたチャネル上の全ての装置に通知される。S/370マイ
クロコードは、そのチャネル上にどの増置が実際にある
かは知らず、従って、そのチャネル上の全てのエントリ
についてCC＝３をセットする。その後、EXEC370は、そ
のチャネル上の構成を再定義するためにSMSGを送ること
になる。
は、アドレスされたチャネルにおけるI/Oシステム・リ
セットを引き起こし、システム・リセットがアドレスさ
れたチャネル上の全ての装置に通知される。S/370マイ
クロコードは、そのチャネル上にどの増置が実際にある
かは知らず、従って、そのチャネル上の全てのエントリ
についてCC＝３をセットする。その後、EXEC370は、そ
のチャネル上の構成を再定義するためにSMSGを送ること
になる。
クリアされるべきチャネルは、命令アドレスのビット
16乃至23によってアドレスされる。S/370マイクロコー
ドがディスパッチから制御を受け取る時、それはチャネ
ル・アドレスをチェックすることによって始まる。する
とそのチャネル・アドレスは、有効か無効かのどちらか
である。もしそのチャネル・アドレスが無効であるな
ら、条件レジスタ（CR）が３にセットされ、S/370が次
の順次命令に戻る。チャネル・アドレス有効の場合、S/
370マイクロコードがEXEC370にクリア・チャネル・メッ
セージを送る。それは次に、このチャネルを探して全て
の装置状況テーブル（DST）エントリを走査する。全て
の条件コード・フィールドは、可用でないことを意味す
る３にセットされ、見出された保留割り込みテーブル
（PIT）エントリは、自由PITリストに解放される。S/37
0マイクロコードは次に、条件レジスタを０にセット
し、次の順序命令に至る。ところで、EXEC370は、クリ
ア・チャネル・メッセージを受け取る時、アドレスされ
たチャネル上の全ての装置に対してI/Oシステム・リセ
ットを実行する。EXEC370は次に、どの装置が線につな
がっているかを確認して、そのチャネル上の構成を再定
義するためにS/370マイクロコードに状況メッセージを
送る。S/370マイクロコードが状況メッセージを受け取
る時、S/370マイクロコードは、状況メッセージ中でア
ドレスされた各装置の装置状況テーブルにおける条件コ
ードを変更する。
16乃至23によってアドレスされる。S/370マイクロコー
ドがディスパッチから制御を受け取る時、それはチャネ
ル・アドレスをチェックすることによって始まる。する
とそのチャネル・アドレスは、有効か無効かのどちらか
である。もしそのチャネル・アドレスが無効であるな
ら、条件レジスタ（CR）が３にセットされ、S/370が次
の順次命令に戻る。チャネル・アドレス有効の場合、S/
370マイクロコードがEXEC370にクリア・チャネル・メッ
セージを送る。それは次に、このチャネルを探して全て
の装置状況テーブル（DST）エントリを走査する。全て
の条件コード・フィールドは、可用でないことを意味す
る３にセットされ、見出された保留割り込みテーブル
（PIT）エントリは、自由PITリストに解放される。S/37
0マイクロコードは次に、条件レジスタを０にセット
し、次の順序命令に至る。ところで、EXEC370は、クリ
ア・チャネル・メッセージを受け取る時、アドレスされ
たチャネル上の全ての装置に対してI/Oシステム・リセ
ットを実行する。EXEC370は次に、どの装置が線につな
がっているかを確認して、そのチャネル上の構成を再定
義するためにS/370マイクロコードに状況メッセージを
送る。S/370マイクロコードが状況メッセージを受け取
る時、S/370マイクロコードは、状況メッセージ中でア
ドレスされた各装置の装置状況テーブルにおける条件コ
ードを変更する。
（２） I/Oクリア（第44B図）− この命令は、アドレ
スされたCUAのためのIMSG（割り込みメッセージ）がEXE
C370によって返されるまで、PE85におけるS/370命令処
理を中断する。
スされたCUAのためのIMSG（割り込みメッセージ）がEXE
C370によって返されるまで、PE85におけるS/370命令処
理を中断する。
S/370マイクロコードがディスパッチから制御を受け
取る時、S/370マイクロコードは、命令の上端アドレス
から制御ユニット・アドレスCUAを取得する。その制御
ユニット・アドレスを使用して、S/370マイクロコード
はこの装置の正しい装置状況テーブルを見出す。S/370
マイクロコードは、条件コードCCの値をチェックする。
このとき、３つの選択肢がある。すなわち、（Ａ）CCが
ゼロまたは３に等しい、（Ｂ）CCが２に等しいかまたは
CCが１に等しく且つ次の条件NCが２に等しい、（Ｃ）CC
が２に等しいかまたはCCが１に等しい。
取る時、S/370マイクロコードは、命令の上端アドレス
から制御ユニット・アドレスCUAを取得する。その制御
ユニット・アドレスを使用して、S/370マイクロコード
はこの装置の正しい装置状況テーブルを見出す。S/370
マイクロコードは、条件コードCCの値をチェックする。
このとき、３つの選択肢がある。すなわち、（Ａ）CCが
ゼロまたは３に等しい、（Ｂ）CCが２に等しいかまたは
CCが１に等しく且つ次の条件NCが２に等しい、（Ｃ）CC
が２に等しいかまたはCCが１に等しい。
第１の選択肢の場合、CCはゼロまたは３に等しく、S/
370マイクロコードは単に条件レジスタをCCの値にセッ
トし、次の順次命令に至る。
370マイクロコードは単に条件レジスタをCCの値にセッ
トし、次の順次命令に至る。
もしCCが１に等しいなら、保留割り込みテーブル（PI
T）に保留割り込みが存在する。この場合、S/370マイク
ロコードは、保留割り込みテーブル・エントリに行き、
NCの値をチェックする。
T）に保留割り込みが存在する。この場合、S/370マイク
ロコードは、保留割り込みテーブル・エントリに行き、
NCの値をチェックする。
CCが２または１に等しくNCが２に等しい場合、S/370
はEXEC370にクリアI/Oメッセージを送る。S/370は肯定
応答を待ち、その装置に関連する保留割り込みエントリ
をクリアする。ところで、EXEC370がクリアI/Oメッセー
ジを受け取る時、EXEC370はアドレスされた装置のその
選択的なリセットを実行し、その装置のための制御状況
ワードを構築し、割り込みメッセージをS/370マイクロ
コードに戻す。S/370マイクロコードが割り込みメッセ
ージを受け取る時、S/370マイクロコードは、PITエント
リを生成し、そのメッセージからのNC及びCSWに記入す
る。
はEXEC370にクリアI/Oメッセージを送る。S/370は肯定
応答を待ち、その装置に関連する保留割り込みエントリ
をクリアする。ところで、EXEC370がクリアI/Oメッセー
ジを受け取る時、EXEC370はアドレスされた装置のその
選択的なリセットを実行し、その装置のための制御状況
ワードを構築し、割り込みメッセージをS/370マイクロ
コードに戻す。S/370マイクロコードが割り込みメッセ
ージを受け取る時、S/370マイクロコードは、PITエント
リを生成し、そのメッセージからのNC及びCSWに記入す
る。
この時点で、CCが２または１に等しいという第３の選
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にとどまっている、というものである。第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、CCは２または
１に等しくなる。S/370マイクロコードはその割り込み
をポップし、CSWをS/370記憶に配置し、条件レジスタを
１にセットして次の順次命令に戻る。
択肢を見てみる。この点には、２つの経路のうちの１つ
によって到達される。その第１の経路は、装置がビジー
であるか、または装置が保留割り込みを送ったがビジー
にとどまっている、というものである。第２の経路は、
装置が保留割り込みをもつが、最早ビジーでない、とい
う場合である。どちらの経路の場合にも、CCは２または
１に等しくなる。S/370マイクロコードはその割り込み
をポップし、CSWをS/370記憶に配置し、条件レジスタを
１にセットして次の順次命令に戻る。
（３） 装置停止（第44C図）− S/370のマイクロコー
ドが装置停止命令のためにディスパッチから制御を受け
取る時、S/370のマイクロコードは、アドレスされた装
置状況テーブル・エントリのための条件コードをチェッ
クする。このとき３つの選択肢があり、それは、条件コ
ードが０または２に等しいことと、条件コードが１に等
しいことと、条件コードが３に等しいことである。第１
の選択肢の場合、条件コードが０または２に等しく、S/
370マイクロコードがEXEC370に装置停止メッセージを送
る。S/370マイクロコードは次に、S/370CSW中の16個の
状況ビットをゼロにし、条件レジスタを１にセットし、
次の順次命令に戻る。ところで、EXEC370が装置停止メ
ッセージを受け取る時、EXEC370はアドレスされた装置
上で適当な機能を実行し、正常割り込みメッセージを戻
す。CC＝１のとき、S/370マイクロコードはPITテーブル
からの割り込みをポップし、CSWをS/370記憶中の適切な
位置に配置し、条件レジスタを１にセットして次の順次
位置に行く。第３の選択肢の場合、CCは３に等しく、S/
370マイクロコードは単に条件レジスタを３に等しくな
るようにセットして次の順次命令に至る。
ドが装置停止命令のためにディスパッチから制御を受け
取る時、S/370のマイクロコードは、アドレスされた装
置状況テーブル・エントリのための条件コードをチェッ
クする。このとき３つの選択肢があり、それは、条件コ
ードが０または２に等しいことと、条件コードが１に等
しいことと、条件コードが３に等しいことである。第１
の選択肢の場合、条件コードが０または２に等しく、S/
370マイクロコードがEXEC370に装置停止メッセージを送
る。S/370マイクロコードは次に、S/370CSW中の16個の
状況ビットをゼロにし、条件レジスタを１にセットし、
次の順次命令に戻る。ところで、EXEC370が装置停止メ
ッセージを受け取る時、EXEC370はアドレスされた装置
上で適当な機能を実行し、正常割り込みメッセージを戻
す。CC＝１のとき、S/370マイクロコードはPITテーブル
からの割り込みをポップし、CSWをS/370記憶中の適切な
位置に配置し、条件レジスタを１にセットして次の順次
位置に行く。第３の選択肢の場合、CCは３に等しく、S/
370マイクロコードは単に条件レジスタを３に等しくな
るようにセットして次の順次命令に至る。
（４） I/O停止（第44C図）− 説明のこのレベルで
は、I/O停止の機能は、装置停止の機能と同一である。
は、I/O停止の機能は、装置停止の機能と同一である。
（５） I/O再開（第44D図）− S/370システム上で
は、RIO命令は単に、命令を受け入れる前に、そのチャ
ネルが動作するかどうかを調べるためにチェックするだ
けである。S/370マイクロコードは、別のI/O命令の場合
と同様に、特定のCUAかどうかについてCCをチェックし
なくてはならない。CAWは参照されず、CCWはこの命令の
場合フェッチされない。
は、RIO命令は単に、命令を受け入れる前に、そのチャ
ネルが動作するかどうかを調べるためにチェックするだ
けである。S/370マイクロコードは、別のI/O命令の場合
と同様に、特定のCUAかどうかについてCCをチェックし
なくてはならない。CAWは参照されず、CCWはこの命令の
場合フェッチされない。
S/370マイクロコードがI/O命令再開のためにディスパ
ッチから制御を受け取る時、S/370マイクロコードはア
ドレスされた装置状況エントリにつき条件コードをチェ
ックする。CCが０、１または２に等しい場合、S/370マ
イクロコードは、条件コードを２にセットし、条件レジ
スタを０にセットし、次の順次命令に至る。ところで、
EXEC370がI/O再開メッセージを受け取る時、EXEC370は
制御ユニット・アドレスを調べ、前に中断されていたI/
O動作を継続する。第２の選択肢の場合、CCは３に等し
く、S/370マイクロコードは単に条件レジスタを３にセ
ットして次の順次命令に行く。
ッチから制御を受け取る時、S/370マイクロコードはア
ドレスされた装置状況エントリにつき条件コードをチェ
ックする。CCが０、１または２に等しい場合、S/370マ
イクロコードは、条件コードを２にセットし、条件レジ
スタを０にセットし、次の順次命令に至る。ところで、
EXEC370がI/O再開メッセージを受け取る時、EXEC370は
制御ユニット・アドレスを調べ、前に中断されていたI/
O動作を継続する。第２の選択肢の場合、CCは３に等し
く、S/370マイクロコードは単に条件レジスタを３にセ
ットして次の順次命令に行く。
（６） I/O開始（第44E図）− S/370マイクロコード
がI/O開始動作のためにディスパッチから制御を受け取
る時、S/370マイクロコードは、装置状況テーブル・エ
ントリを見付けるために制御ユニット・アドレスを使用
する。S/370マイクロコードは次に、条件コードをチェ
ックし、このとき４つの選択肢がある。すなわち、CCが
０に等しい、CCが１に等しい、CCが２に等しい、及びCC
が３に等しい、である。CCが０に等しい場合、装置はレ
ディであり、S/370マイクロコードはEXEC370にI/O開始
メッセージを送り、CCを、ビジーを意味する２に等しく
セットし、条件レジスタを、受領されたことを意味する
０にセットし、次の順次命令に戻る。ところで、EXEC37
0がI/O開始メッセージを受け取る時、EXEC370は特定装
置を見付けるために制御ユニットアドレスを使用し、そ
の装置上で正常I/O動作を開始する。第２の選択肢の場
合、CCは１に等しく、S/370マイクロコードが割り込み
をポップして、そのCSWをS/370記憶中に配置し、CSWビ
ジー・ビットを「オン」にセットし、条件レジスタを１
にセットし、次の順次命令に至る。第３の選択肢の場
合、CCは２に等しく、S/370マイクロコードはCSW及びS/
370記憶位置40Xを全てゼロにセットし、CSWビジー・ビ
ットをターン・オンし、条件レジスタを１に等しくセッ
トし、次の条件命令に行く。第４の選択肢の場合、CCは
３に等しく、S/370マイクロコードは単に、条件レジス
タを３（これは装置が動作しないことを意味する）にセ
ットし、次の順次命令に行く。
がI/O開始動作のためにディスパッチから制御を受け取
る時、S/370マイクロコードは、装置状況テーブル・エ
ントリを見付けるために制御ユニット・アドレスを使用
する。S/370マイクロコードは次に、条件コードをチェ
ックし、このとき４つの選択肢がある。すなわち、CCが
０に等しい、CCが１に等しい、CCが２に等しい、及びCC
が３に等しい、である。CCが０に等しい場合、装置はレ
ディであり、S/370マイクロコードはEXEC370にI/O開始
メッセージを送り、CCを、ビジーを意味する２に等しく
セットし、条件レジスタを、受領されたことを意味する
０にセットし、次の順次命令に戻る。ところで、EXEC37
0がI/O開始メッセージを受け取る時、EXEC370は特定装
置を見付けるために制御ユニットアドレスを使用し、そ
の装置上で正常I/O動作を開始する。第２の選択肢の場
合、CCは１に等しく、S/370マイクロコードが割り込み
をポップして、そのCSWをS/370記憶中に配置し、CSWビ
ジー・ビットを「オン」にセットし、条件レジスタを１
にセットし、次の順次命令に至る。第３の選択肢の場
合、CCは２に等しく、S/370マイクロコードはCSW及びS/
370記憶位置40Xを全てゼロにセットし、CSWビジー・ビ
ットをターン・オンし、条件レジスタを１に等しくセッ
トし、次の条件命令に行く。第４の選択肢の場合、CCは
３に等しく、S/370マイクロコードは単に、条件レジス
タを３（これは装置が動作しないことを意味する）にセ
ットし、次の順次命令に行く。
（７） I/O高速解放開始（第44F図）− S/370マイク
ロコードがディスパッチからI/O高速解放開始命令を受
け取った時、S/370マイクロコードは、アドレスされたD
STエントリがあるかどうか条件コードわチェックする。
このとき、CCが０、１または２に等しい、ということ
と、CCが３に等しい、ということの２つの選択肢があ
る。第１の選択肢の場合、CCが０、１または２に等し
く、S/370マイクロコードはEXEC370にI/O高速解放開始
メッセージを送り、CCを２に等しくセットし、条件レジ
スタを０セットし、次の順次命令に行く。ところで、EX
EC370がI/O高速解放開始メッセージを受け取る時、もし
可能ならI/O命令を開始し、さもなければ、S/370マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むCSWをもつ割り込みメッセ
ージを返す。第２の選択肢の場合、条件コードは３に等
しく、S/370マイクロコードは単に条件レジスタを３に
セットして次の順次命令に行く。
ロコードがディスパッチからI/O高速解放開始命令を受
け取った時、S/370マイクロコードは、アドレスされたD
STエントリがあるかどうか条件コードわチェックする。
このとき、CCが０、１または２に等しい、ということ
と、CCが３に等しい、ということの２つの選択肢があ
る。第１の選択肢の場合、CCが０、１または２に等し
く、S/370マイクロコードはEXEC370にI/O高速解放開始
メッセージを送り、CCを２に等しくセットし、条件レジ
スタを０セットし、次の順次命令に行く。ところで、EX
EC370がI/O高速解放開始メッセージを受け取る時、もし
可能ならI/O命令を開始し、さもなければ、S/370マイク
ロコードによって受領された時正常割り込みとして働く
遅延された条件コードを含むCSWをもつ割り込みメッセ
ージを返す。第２の選択肢の場合、条件コードは３に等
しく、S/370マイクロコードは単に条件レジスタを３に
セットして次の順次命令に行く。
（８） I/Oテスト（第44G図）− S/370マイクロコー
ドがI/Oテストのための制御をディスパッチから受け取
る時、S/370マイクロコードは条件コードわチェックす
る。このとき、CCが０または３に等しい、CCが１に等し
い、及びCCが２に等しい、という３つの選択肢がある。
CCが０または３に等しい場合、マイクロコードは条件レ
ジスタをCC値に等しくセットし、次の順次命令に行く。
第２の選択肢の場合、CCは１に等しく、マイクロコード
は割り込みをポップしてCSWをS/370記憶中に配置し、条
件レジスタを、CSW記憶済みを意味する１にセットして
次の順次命令に至る。第３の選択肢の場合、CCは２に等
しく、マイクロコードはS/370記憶中のCSW領域（40X）
をゼロにし、条件レジスタを１に等しくセットし、次の
順次命令に行く。
ドがI/Oテストのための制御をディスパッチから受け取
る時、S/370マイクロコードは条件コードわチェックす
る。このとき、CCが０または３に等しい、CCが１に等し
い、及びCCが２に等しい、という３つの選択肢がある。
CCが０または３に等しい場合、マイクロコードは条件レ
ジスタをCC値に等しくセットし、次の順次命令に行く。
第２の選択肢の場合、CCは１に等しく、マイクロコード
は割り込みをポップしてCSWをS/370記憶中に配置し、条
件レジスタを、CSW記憶済みを意味する１にセットして
次の順次命令に至る。第３の選択肢の場合、CCは２に等
しく、マイクロコードはS/370記憶中のCSW領域（40X）
をゼロにし、条件レジスタを１に等しくセットし、次の
順次命令に行く。
（９） チャネルID記憶（第44H図）− S/370マイクロ
コードがディスパッチからチャネルID記憶のための制御
を受け取る時、S/370マイクロコードはチャネル・アド
レスをチェックする。このとき、チャネル・アドレス有
効及びチャネル・アドレス無効という２つの選択肢があ
る。チャネル・アドレス有効の場合、マイクロコードは
S/370記憶位置を、16進A8から16進20000000にセットす
る。マイクロコードは次に、条件レジスタを０にセット
し、次の順次命令に行く。
コードがディスパッチからチャネルID記憶のための制御
を受け取る時、S/370マイクロコードはチャネル・アド
レスをチェックする。このとき、チャネル・アドレス有
効及びチャネル・アドレス無効という２つの選択肢があ
る。チャネル・アドレス有効の場合、マイクロコードは
S/370記憶位置を、16進A8から16進20000000にセットす
る。マイクロコードは次に、条件レジスタを０にセット
し、次の順次命令に行く。
（10） チャネル・テスト（第44I図）− S/370マイク
ロコードがチャネル。テストのための制御をディスパッ
チから受け取る時、S/370マイクロコードはチャネル・
アドレスをチェックする。この場合、２つの主要な選択
肢と、３つのあまり主要でない選択肢があることに留意
されたい。第１の主要選択肢、すなわちチャネル・アド
レス無効の場合、マイクロコードは条件レジスタを３に
セットし、次の順次命令に行く。第２の主要選択肢、す
なわちチャネル・アドレス有効の場合、マイクロコード
はさらにこのチャネルがあるかどうか全てのDSTエクト
リをチェックする。第１の主要でない選択肢の場合は、
マイクロコードが、この装置が保留割り込みをもつこと
を意味するCC＝１を有する特定装置のためのDSTエント
リを発見した時に生じる。この場合、マイクロコードは
条件レジスタを１に等しくセットし、次の順次命令に行
く。もしマイクロコードがこのチャネルのためのDSTエ
ントリのリストの底に到達するなら、マイクロコードは
CC＝１のエントリを見出さなかったということであり、
次にCC＝２の少なくとも１つのエントリが存在するかど
うかを調べるためのチェックを行う。もしそうなら、こ
れが第２の主要でない選択肢であり、この場合、マイク
ロコードは条件レジスタを２に等しくセットして次の順
次命令に行く。さもなければ、第３の主要でない選択肢
が生じて、条件レジスタを０に等しくセットして次の順
次命令に行く。
ロコードがチャネル。テストのための制御をディスパッ
チから受け取る時、S/370マイクロコードはチャネル・
アドレスをチェックする。この場合、２つの主要な選択
肢と、３つのあまり主要でない選択肢があることに留意
されたい。第１の主要選択肢、すなわちチャネル・アド
レス無効の場合、マイクロコードは条件レジスタを３に
セットし、次の順次命令に行く。第２の主要選択肢、す
なわちチャネル・アドレス有効の場合、マイクロコード
はさらにこのチャネルがあるかどうか全てのDSTエクト
リをチェックする。第１の主要でない選択肢の場合は、
マイクロコードが、この装置が保留割り込みをもつこと
を意味するCC＝１を有する特定装置のためのDSTエント
リを発見した時に生じる。この場合、マイクロコードは
条件レジスタを１に等しくセットし、次の順次命令に行
く。もしマイクロコードがこのチャネルのためのDSTエ
ントリのリストの底に到達するなら、マイクロコードは
CC＝１のエントリを見出さなかったということであり、
次にCC＝２の少なくとも１つのエントリが存在するかど
うかを調べるためのチェックを行う。もしそうなら、こ
れが第２の主要でない選択肢であり、この場合、マイク
ロコードは条件レジスタを２に等しくセットして次の順
次命令に行く。さもなければ、第３の主要でない選択肢
が生じて、条件レジスタを０に等しくセットして次の順
次命令に行く。
（11） １次及び２次割り込み（第44J及び44K図）−
１次及び２次割り込みという用語は、S/370の用語であ
る。１次割り込みは、I/O動作から生じるCSW中に少なく
とも１つのチャネル終了（CE）状況ビットを含む。２次
割り込みは、そのI/O動作のための装置終了（DE）を含
む第２の割り込みであるかまたは、サービスを要求する
装置によって開始される非同期割り込みである。
１次及び２次割り込みという用語は、S/370の用語であ
る。１次割り込みは、I/O動作から生じるCSW中に少なく
とも１つのチャネル終了（CE）状況ビットを含む。２次
割り込みは、そのI/O動作のための装置終了（DE）を含
む第２の割り込みであるかまたは、サービスを要求する
装置によって開始される非同期割り込みである。
この説明のこのレベルでは、１次及び２次割り込みの
間には差異がないので、１次割り込みについてのみ説明
する。第44J図及び第44K図の間の、I/Oマスクされた割
り込みと、I/Oイネーブルされた割り込みの間の差異
は、I/Oがマスクされているかどうか、ということであ
る。すなわち、S/370プロセッサが、チャネルからやっ
てくる割り込みを受け入れるかどうか、ということであ
る。もし割り込みがS/370プロセッサによって受け入れ
られないなら、チャネルはその割り込みをスタックし、
それは、S/370プロセッサがイネーブルされる時間まで
保留割り込みと呼ばれる。EXEC370が特定の装置動作を
エミュレートしている間に割り込み条件が生じた時、EX
EC370はCSWを構築してそれをメッセージ中に格納し、そ
のメッセージはS/370マイクロコードに送られる。マイ
クロコードがその割り込みメッセージを受け取る時、マ
イクロコードは、I/Oがマスクされているか、あるいは
イネーブルさているかどうかを見出すためにS/370マス
クをチェックする。そして、もしそのI/Oがマスクされ
ている（第44J図）なら、マイクロコードはその割り込
みをスタックする。割り込み処理をスタックすることの
説明は、以下で与える。S/370マイクロコードがマスク
をチェックしI/Oがイネーブルされているなら（第44K
図）、割り込みをかける装置のDSTエントリ中の条件コ
ード・フィールドが、割り込みメッセージ中の次の条件
（NC）に等しくセットされ、そのメッセージからのCSW
がS/370記憶に入れられ、マイクロコードがI/O割り込み
の実行を引き起こす。
間には差異がないので、１次割り込みについてのみ説明
する。第44J図及び第44K図の間の、I/Oマスクされた割
り込みと、I/Oイネーブルされた割り込みの間の差異
は、I/Oがマスクされているかどうか、ということであ
る。すなわち、S/370プロセッサが、チャネルからやっ
てくる割り込みを受け入れるかどうか、ということであ
る。もし割り込みがS/370プロセッサによって受け入れ
られないなら、チャネルはその割り込みをスタックし、
それは、S/370プロセッサがイネーブルされる時間まで
保留割り込みと呼ばれる。EXEC370が特定の装置動作を
エミュレートしている間に割り込み条件が生じた時、EX
EC370はCSWを構築してそれをメッセージ中に格納し、そ
のメッセージはS/370マイクロコードに送られる。マイ
クロコードがその割り込みメッセージを受け取る時、マ
イクロコードは、I/Oがマスクされているか、あるいは
イネーブルさているかどうかを見出すためにS/370マス
クをチェックする。そして、もしそのI/Oがマスクされ
ている（第44J図）なら、マイクロコードはその割り込
みをスタックする。割り込み処理をスタックすることの
説明は、以下で与える。S/370マイクロコードがマスク
をチェックしI/Oがイネーブルされているなら（第44K
図）、割り込みをかける装置のDSTエントリ中の条件コ
ード・フィールドが、割り込みメッセージ中の次の条件
（NC）に等しくセットされ、そのメッセージからのCSW
がS/370記憶に入れられ、マイクロコードがI/O割り込み
の実行を引き起こす。
（12） S/370 I/Oマスク事象（第44L図）− もしEEXE
C370がS/370マイクロコードに割り込みメッセージを送
る時I/Oがマスクされているなら、割り込みは保留割り
込みテーブル（PIT）エントリ中にスタックされる。そ
して、後の時点で、I/O割り込みのイネーブルをもたら
すS/370事象が生じることになる。このことは、ロードP
SW命令、セット・システム・マスク命令、またはマスク
がI/Oをイネーブルする何らかの割り込みである。PSWシ
ステム・マスクが、以前にマスクされたI/Oをイネーブ
ルするように変更された時の任意の時点で、S/370マイ
クロコードはそれらのチャネルのために保留である割り
込みがないかどうかをチェックする。そしてもし見付か
らないなら、マイクロコードは単に次の順次命令へと脱
出する。しかしもし１つ見付かったら、マイクロコード
はその割り込みをデーブルからポップして出し、S/370
記憶中にCSWを配置してI/O割り込みを実行する。
C370がS/370マイクロコードに割り込みメッセージを送
る時I/Oがマスクされているなら、割り込みは保留割り
込みテーブル（PIT）エントリ中にスタックされる。そ
して、後の時点で、I/O割り込みのイネーブルをもたら
すS/370事象が生じることになる。このことは、ロードP
SW命令、セット・システム・マスク命令、またはマスク
がI/Oをイネーブルする何らかの割り込みである。PSWシ
ステム・マスクが、以前にマスクされたI/Oをイネーブ
ルするように変更された時の任意の時点で、S/370マイ
クロコードはそれらのチャネルのために保留である割り
込みがないかどうかをチェックする。そしてもし見付か
らないなら、マイクロコードは単に次の順次命令へと脱
出する。しかしもし１つ見付かったら、マイクロコード
はその割り込みをデーブルからポップして出し、S/370
記憶中にCSWを配置してI/O割り込みを実行する。
以下に示すのは、直ぐ上で参照された処理の説明を与
えるものである。
えるものである。
（１）スタックされた割り込み− スタックされた割り
込みという用語は、S/370 I/Oがマスク・オフされた時S
/370マイクロコードによって受け取られる割り込みメッ
セージと結合して使用される。割り込みは、いわゆる保
留割り込みテーブルまたはPIT中の装置状況領域中にス
タックされる。PITエントリは、割り込みを引き起こすS
/370装置をあらわすDSTエントリに対してFIFO順に連鎖
される。割り込みをスタックすることは、自由リストか
らPITエントリを取得し、それをこのDSTエントリのため
にPITリストの終端に連鎖し、そのCSWをPITエントリの
状況フィールド中に配置し、PITエントリのNCフィール
ドにNC値を配置し、DSTのCCWフィールドを「１」にセッ
トすることからなる。CCを「１」にセットすることは、
この装置に保留割り込みが存在することを示す。
込みという用語は、S/370 I/Oがマスク・オフされた時S
/370マイクロコードによって受け取られる割り込みメッ
セージと結合して使用される。割り込みは、いわゆる保
留割り込みテーブルまたはPIT中の装置状況領域中にス
タックされる。PITエントリは、割り込みを引き起こすS
/370装置をあらわすDSTエントリに対してFIFO順に連鎖
される。割り込みをスタックすることは、自由リストか
らPITエントリを取得し、それをこのDSTエントリのため
にPITリストの終端に連鎖し、そのCSWをPITエントリの
状況フィールド中に配置し、PITエントリのNCフィール
ドにNC値を配置し、DSTのCCWフィールドを「１」にセッ
トすることからなる。CCを「１」にセットすることは、
この装置に保留割り込みが存在することを示す。
（２） 割り込みポップ− 割り込みをポップすること
は、DST/IPTエントリの最上部のPITエントリを連鎖から
外し、DST条件コードを、PITエントリのNCフィールドで
見出された値にセットし、S/370 CSWを含むPITエントリ
の状況フィールドをセーブし、PITエントリを自由リス
トに戻すことからなる。
は、DST/IPTエントリの最上部のPITエントリを連鎖から
外し、DST条件コードを、PITエントリのNCフィールドで
見出された値にセットし、S/370 CSWを含むPITエントリ
の状況フィールドをセーブし、PITエントリを自由リス
トに戻すことからなる。
（３） EXEC370へのメッセージ送信（第43図）− こ
れは、この説明では、例として参照されるものである。
この時点でオプションCCが０に等しい場合、S/370マイ
クロコードは、EXEC370にメッセージを送る必要がある
と決定している。そのメッセージは特に、I/O開始メッ
セージである。このメッセージまたはS/370マイクロコ
ードが送る他のメッセージに対して、手続きは同一であ
る。S/370マイクロコードは、記憶162中のメイルボック
ス・エントリ中のデータ・フィールドにそのメッセージ
の内容を記入する。S/370マイクロコードは次に、PUか
らBCUへの要求を発行し、それはBCU論理253によって受
領される。S/370マイクロコードは次に、肯定応答の戻
りを待つ。ところで、BCU論理は、PUからBCUへの表示を
受け取る時、メイルボックスからBCU記憶210へデータを
転送するために、記憶アクセス及びDMA動作を開始す
る。DMAが完了した時、BCUはS/370マイクロコードに肯
定応答信号を返し、S/370マイクロコードは次にその次
の順次命令を進める。それと同時に、DMAC論理がシステ
ム88に割り込みをかける。ソフトウェア・ルーチンが制
御を受け取り、動作の有効性をチェックし、EXEC370に
通知を送り、EXEC370は次にワーク・キューからメッセ
ージを取り出す。
れは、この説明では、例として参照されるものである。
この時点でオプションCCが０に等しい場合、S/370マイ
クロコードは、EXEC370にメッセージを送る必要がある
と決定している。そのメッセージは特に、I/O開始メッ
セージである。このメッセージまたはS/370マイクロコ
ードが送る他のメッセージに対して、手続きは同一であ
る。S/370マイクロコードは、記憶162中のメイルボック
ス・エントリ中のデータ・フィールドにそのメッセージ
の内容を記入する。S/370マイクロコードは次に、PUか
らBCUへの要求を発行し、それはBCU論理253によって受
領される。S/370マイクロコードは次に、肯定応答の戻
りを待つ。ところで、BCU論理は、PUからBCUへの表示を
受け取る時、メイルボックスからBCU記憶210へデータを
転送するために、記憶アクセス及びDMA動作を開始す
る。DMAが完了した時、BCUはS/370マイクロコードに肯
定応答信号を返し、S/370マイクロコードは次にその次
の順次命令を進める。それと同時に、DMAC論理がシステ
ム88に割り込みをかける。ソフトウェア・ルーチンが制
御を受け取り、動作の有効性をチェックし、EXEC370に
通知を送り、EXEC370は次にワーク・キューからメッセ
ージを取り出す。
（４） S/370マイクロコードに対するメッセージの送
信− EXEC370がS/370マイクロコードに送るメッセージ
には、いくつかの異なるタイプがある。S/370 I/Oマス
ク事象（第44L図）は、そのような割り込みメッセージ
の例である。EXEC370は、BCU論理とインターフェースす
るETIOマイクロコードを呼び出す。ETIOはBCU記憶210か
らS/370記憶へメッセージを転送するDMA動作を開始す
る。DMAが完了した時、BCUからPUへのメッセージがS/37
0マイクロコードへ送られ、割り込みがシステム88に送
られ、このことはETIOインターフェース・ルーチンの、
EXEC370への通知の送信を引き起こす。
信− EXEC370がS/370マイクロコードに送るメッセージ
には、いくつかの異なるタイプがある。S/370 I/Oマス
ク事象（第44L図）は、そのような割り込みメッセージ
の例である。EXEC370は、BCU論理とインターフェースす
るETIOマイクロコードを呼び出す。ETIOはBCU記憶210か
らS/370記憶へメッセージを転送するDMA動作を開始す
る。DMAが完了した時、BCUからPUへのメッセージがS/37
0マイクロコードへ送られ、割り込みがシステム88に送
られ、このことはETIOインターフェース・ルーチンの、
EXEC370への通知の送信を引き起こす。
E19.バス制御ユニット（BCU）の動作 （１） 序論 前述のシステム要素及びその機能の一部を簡単に要約
してみよう。すなわち、BCU156はS/370チップ・セット1
50と、S/88 PE62とモジュール10中の関連システム及びI
/O素子からなるI/Oサブシステムの間のインターフェー
ス機能を実行する。S/370チップ・セット150とI/Oサブ
システムは、バス・アダプタ154を介して通信する。S/8
8主記憶16内のS/370記憶領域162は、場合によっては基
本的記憶モジュール（BSM）162と呼ばれることがある。
BCU156とバス・アダプタ154とを結合する２組のアダプ
タ・バス・インターフェース線249、250（チャネル０）
及び251、252（チャネル１）がある。
してみよう。すなわち、BCU156はS/370チップ・セット1
50と、S/88 PE62とモジュール10中の関連システム及びI
/O素子からなるI/Oサブシステムの間のインターフェー
ス機能を実行する。S/370チップ・セット150とI/Oサブ
システムは、バス・アダプタ154を介して通信する。S/8
8主記憶16内のS/370記憶領域162は、場合によっては基
本的記憶モジュール（BSM）162と呼ばれることがある。
BCU156とバス・アダプタ154とを結合する２組のアダプ
タ・バス・インターフェース線249、250（チャネル０）
及び251、252（チャネル１）がある。
BCU156は、64KBローカル記憶210と、直接アクセス・
コントローラ（DMAC）209と、32ビット・ローカル・ア
ドレス・バス247と、32ビット・ローカル・データ・バ
ス223及びインターフェース論理205を有する。
コントローラ（DMAC）209と、32ビット・ローカル・ア
ドレス・バス247と、32ビット・ローカル・データ・バ
ス223及びインターフェース論理205を有する。
前記に詳細に説明したように、DMAC209は、４つのデ
ータ転送チャネルをもつ。
ータ転送チャネルをもつ。
チャネル０ − メイルボックス・コマンドがPE85か
らBCU156へ転送される。メッセージは、S/370記憶領域1
62からローカル記憶210へ読み出される。
らBCU156へ転送される。メッセージは、S/370記憶領域1
62からローカル記憶210へ読み出される。
チャネル１ − S/370PE85のデータ書込。データ
は、ローカル記憶210への転送のために、S/370記憶領域
162から読み取られる。
は、ローカル記憶210への転送のために、S/370記憶領域
162から読み取られる。
チャネル２ − S/370PE83のデータ読取。データ
は、ローカル記憶210からS/370記憶領域162に転送され
る。
は、ローカル記憶210からS/370記憶領域162に転送され
る。
チャネル３ − BCU156からS/370PE85への高優先順
位メッセージ転送。メッセージは、ローカル記憶210か
らS/370記憶領域162に転送される。
位メッセージ転送。メッセージは、ローカル記憶210か
らS/370記憶領域162に転送される。
DMAC209は、バス・アダプタ154とローカル記憶210の
間でダブル・ワード（32ビット）を転送する。それは、
I/Oデータ転送が完了した時にI/Oサブシステム（S/88PE
62）に割り込みをかける。ローカル記憶210は、DMAC209
を介する自動メイルボックス・ロードのためのI/O及び
メッセージ・データ・バッファWQBと、リンク・リスト
・データをもつ。
間でダブル・ワード（32ビット）を転送する。それは、
I/Oデータ転送が完了した時にI/Oサブシステム（S/88PE
62）に割り込みをかける。ローカル記憶210は、DMAC209
を介する自動メイルボックス・ロードのためのI/O及び
メッセージ・データ・バッファWQBと、リンク・リスト
・データをもつ。
BCU論理205は、ローカル・バス調停ユニット216を有
し、そこにおいて、S/88PE62とDMAC209が、ローカル・
バス、すなわち、データ・バス223及びアドレス・バス2
47に対するアクセスを求めて競合する。PE62「バス要
求」線190は、以下のアドレス（第41C図参照）がアドレ
ス・デコード及び調停ユニット216によって検出される
時はいつでもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたBCUリセッ
ト、BSM書込セレクト・アップ、BSM書込セレクト・アッ
プ、及びBCU状況読取を含む、BCUによって指示されたコ
マンド；ローカル・バス割り込み肯定応答サイクル；及
びDMACによって指示された読取または書込レジスタ・コ
マンドである。
し、そこにおいて、S/88PE62とDMAC209が、ローカル・
バス、すなわち、データ・バス223及びアドレス・バス2
47に対するアクセスを求めて競合する。PE62「バス要
求」線190は、以下のアドレス（第41C図参照）がアドレ
ス・デコード及び調停ユニット216によって検出される
時はいつでもアクティブとなる。すなわち、 ローカル記憶アドレス；プログラムされたBCUリセッ
ト、BSM書込セレクト・アップ、BSM書込セレクト・アッ
プ、及びBCU状況読取を含む、BCUによって指示されたコ
マンド；ローカル・バス割り込み肯定応答サイクル；及
びDMACによって指示された読取または書込レジスタ・コ
マンドである。
DMACバス要求線269は、DMACシーケンス（ローカル記
憶210の読取または書込）、またはリンク・リスト・ロ
ード・シーケンス（ローカル記憶からの読取）のために
ローカル・バス223、247の制御を得たいと望む時にアク
ティブとなる。バス許可線268は、ローカル・バスの制
御が論理216によってDMAC209に与えられた時に立ち上げ
られる。線191は、制御がPE62に与えられているなら立
ち上げられる。
憶210の読取または書込）、またはリンク・リスト・ロ
ード・シーケンス（ローカル記憶からの読取）のために
ローカル・バス223、247の制御を得たいと望む時にアク
ティブとなる。バス許可線268は、ローカル・バスの制
御が論理216によってDMAC209に与えられた時に立ち上げ
られる。線191は、制御がPE62に与えられているなら立
ち上げられる。
BCU論理205は、バス・アダプタ154とI/Oサブシステム
の間のDMAC209転送タイミングを制御し、4KBまでのI/O
転送の、チャネル０及び１上のバス・アダプタ154のた
めの64バイト・ブロック転送への変換を行う。
の間のDMAC209転送タイミングを制御し、4KBまでのI/O
転送の、チャネル０及び１上のバス・アダプタ154のた
めの64バイト・ブロック転送への変換を行う。
BCU論理205は、ブロック転送の際の64バイト境界交差
を検出する。もしこれが生じると、そのブロックは、２
回の個別の転送に分割される。BCU156がその第１の転送
のための64バイト境界までのワードの数を計算する。こ
れは、バス・アダプタ154に対する開始アドレスととも
に提供される。残りのワードは、新しいアドレスととも
に、後のコマンド（BSM読取/BSM書込）によってバス・
アダプタ154に提供されることになる。BCU論理はまた、
高優先順位メッセージまたはメイルボックス読取要求が
生じる時、I/Oデータ転送（64バイト境界上）の優先使
用を与える。高優先順位メッセージ及びメイルボックス
読取要求は、BCU156上で同時に処理することができる。
「BSM読取」及び「BSM書込」は、BCU256中で同時に処理
することができる。
を検出する。もしこれが生じると、そのブロックは、２
回の個別の転送に分割される。BCU156がその第１の転送
のための64バイト境界までのワードの数を計算する。こ
れは、バス・アダプタ154に対する開始アドレスととも
に提供される。残りのワードは、新しいアドレスととも
に、後のコマンド（BSM読取/BSM書込）によってバス・
アダプタ154に提供されることになる。BCU論理はまた、
高優先順位メッセージまたはメイルボックス読取要求が
生じる時、I/Oデータ転送（64バイト境界上）の優先使
用を与える。高優先順位メッセージ及びメイルボックス
読取要求は、BCU156上で同時に処理することができる。
「BSM読取」及び「BSM書込」は、BCU256中で同時に処理
することができる。
BCU156は次のような４つのI/O動作を実行する。
メイルボックス読取動作：これは、「PUからBCU要
求」線256aを介して、S/370 I/O命令マイクロコードに
よって開始される。メイルボックス188は、S/370 BSM16
2中にある。それは、I/Oサブシステム（I/O開始など）
によって実行されることになるI/Oコマンドを記憶する
ために使用される。それはまた、I/OサブシステムがPE8
5から受領する状況または他の情報をも含む。「メイル
ボックス・セレクト・アップ」コマンドは、「PUからBC
U選択線」210がアダプタ・バス・チャネル０上で活動化
される時にBCU156によって開始される。S/370 I/O書込
動作（アダプタ・バス・チャネル０）は、もし「PUから
BCUへの要求」がS/370PE85によって活動化されるなら、
64バイト境界上で優先使用される。
求」線256aを介して、S/370 I/O命令マイクロコードに
よって開始される。メイルボックス188は、S/370 BSM16
2中にある。それは、I/Oサブシステム（I/O開始など）
によって実行されることになるI/Oコマンドを記憶する
ために使用される。それはまた、I/OサブシステムがPE8
5から受領する状況または他の情報をも含む。「メイル
ボックス・セレクト・アップ」コマンドは、「PUからBC
U選択線」210がアダプタ・バス・チャネル０上で活動化
される時にBCU156によって開始される。S/370 I/O書込
動作（アダプタ・バス・チャネル０）は、もし「PUから
BCUへの要求」がS/370PE85によって活動化されるなら、
64バイト境界上で優先使用される。
S/370 I/O読取及び書込動作：これは、アダプタ・バ
ス・チャネル０及び１上での、S/370記憶162とI/O装置
の間のデータ転送（最大4KBブロック）を用意する。全
てのデータ転送は、「BSMセレクト・アップ」アダプタ
・バス・コマンドを介して、I/Oサブシステムによって
開始される。
ス・チャネル０及び１上での、S/370記憶162とI/O装置
の間のデータ転送（最大4KBブロック）を用意する。全
てのデータ転送は、「BSMセレクト・アップ」アダプタ
・バス・コマンドを介して、I/Oサブシステムによって
開始される。
高優先順位メッセージ転送： I/OサブシステムからS
/370に渡される高い優先順位の性質の、割り込み、状
況、エラーなどのメッセージ。全ての転送は、「キュー
・セレクト・アップ」コマンドを介して、BCU156から開
始される。もし、高優先順位メッセージ要求が生じるな
ら、S/370 I/O読取動作（アダプタ・バス・チャネル
１）が64バイト境界上で優先使用されることになる。
/370に渡される高い優先順位の性質の、割り込み、状
況、エラーなどのメッセージ。全ての転送は、「キュー
・セレクト・アップ」コマンドを介して、BCU156から開
始される。もし、高優先順位メッセージ要求が生じるな
ら、S/370 I/O読取動作（アダプタ・バス・チャネル
１）が64バイト境界上で優先使用されることになる。
E20.S/370 I/O開始シーケンス・フロー、概要及び詳細
説明 「I/O開始命令SIO」、「チャネル・アドレス・ワード
CAW」及び「チャネル制御ワードCCW」が、S/370記憶162
中の予定の「メイルボックス」位置中に記憶される。こ
の情報は、BCUインターフェース論理205及びバス・アダ
プタ154を介してローカル記憶210に渡される。
説明 「I/O開始命令SIO」、「チャネル・アドレス・ワード
CAW」及び「チャネル制御ワードCCW」が、S/370記憶162
中の予定の「メイルボックス」位置中に記憶される。こ
の情報は、BCUインターフェース論理205及びバス・アダ
プタ154を介してローカル記憶210に渡される。
第18図に示されているDMACチャネル０レジスタは、メ
イルボックス読取動作のために使用される。それらは、
S/88PE62によって、「リンク・アレイ連鎖モード」で動
作するようにプログラムされることになる。PE62は、ロ
ーカル記憶210（第41H図）中の一連の「リンク・リスト
（テーブル）」をセットアップすることによって、この
モードを初期化する。それは次に、第１の「最先にリン
クされたリスト・アドレス」をDMACチャネル０ベース・
アドレス・レジスタ（32ビット）BARにセットすること
になる。このアドレスは、リンクされたリスト・データ
の記憶210中の最初の位置を指し示すことになる。
イルボックス読取動作のために使用される。それらは、
S/88PE62によって、「リンク・アレイ連鎖モード」で動
作するようにプログラムされることになる。PE62は、ロ
ーカル記憶210（第41H図）中の一連の「リンク・リスト
（テーブル）」をセットアップすることによって、この
モードを初期化する。それは次に、第１の「最先にリン
クされたリスト・アドレス」をDMACチャネル０ベース・
アドレス・レジスタ（32ビット）BARにセットすること
になる。このアドレスは、リンクされたリスト・データ
の記憶210中の最初の位置を指し示すことになる。
DMAC「PCL」（周辺制御線）257aは、PE62によって、P
CL線257aが活動化される時はいつでも、DMAC209をして
そのIRQ割り込み入力線258を活動化させるようにプログ
ラムされることになる。「PCL」線257aは、アダプタ・
バッファ259を介する主記憶162からローカル記憶210へ
のメイルボックス・データ転送の完了に続いて活動化さ
れることになる。その割り込みは、S/88プロセッサPE62
に、メイルボックス・ロードが丁度完了したことを通知
する。
CL線257aが活動化される時はいつでも、DMAC209をして
そのIRQ割り込み入力線258を活動化させるようにプログ
ラムされることになる。「PCL」線257aは、アダプタ・
バッファ259を介する主記憶162からローカル記憶210へ
のメイルボックス・データ転送の完了に続いて活動化さ
れることになる。その割り込みは、S/88プロセッサPE62
に、メイルボックス・ロードが丁度完了したことを通知
する。
リンク・リスト・データ（第41H図）は、次のものか
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
らなる。すなわち、データ・ブロックの開始記憶アドレ
スと、記憶転送カウントと、次のテーブル・エントリに
対するリンク・アドレスである。そのテーブル中の最後
のリンク・アドレスは、ゼロとなる。
S/88プロセッサPE62は、DMACチャネル０ベース・アド
レス・レジスタ中の最上リスト・アドレスをセットす
る。
レス・レジスタ中の最上リスト・アドレスをセットす
る。
S/88プロセッサPE62は、チャネル０チャネル制御レジ
スタCCRのビット７（開始ビット）中に「１」を書き込
むことによってDMAC209を活動化することになる。DMAC2
09は次に、次のようにしてそのチャネル０レジスタ中に
最初のリンク・リストを読み込む。
スタCCRのビット７（開始ビット）中に「１」を書き込
むことによってDMAC209を活動化することになる。DMAC2
09は次に、次のようにしてそのチャネル０レジスタ中に
最初のリンク・リストを読み込む。
メモリ・アドレス・レジスタMAR中への記憶210のデー
タ・ブロックWQBの開始アドレス メモリ転送カウント・レジスタMTCに対する転送カウ
ント（メイルボックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタBARへの
リンク・アドレス より詳しく述べると、命令実行の間に、S/370PE85が
「I/O開始」命令をデコードし、S/370メモリ162中に含
まれる順次的「メイルボックス」位置に、「I/O開始」
コマンドと、チャネル・アドレス・ワードと、第１のチ
ャネル制御ワードを配置する。メイルボックスの開始ア
ドレス（ベース＋キュー長）は、初期化時点で、バス・
アダプタ154のベース・レジスタに格納される。
タ・ブロックWQBの開始アドレス メモリ転送カウント・レジスタMTCに対する転送カウ
ント（メイルボックス・データのバイト） 次のデータ・ブロック・アドレス・レジスタBARへの
リンク・アドレス より詳しく述べると、命令実行の間に、S/370PE85が
「I/O開始」命令をデコードし、S/370メモリ162中に含
まれる順次的「メイルボックス」位置に、「I/O開始」
コマンドと、チャネル・アドレス・ワードと、第１のチ
ャネル制御ワードを配置する。メイルボックスの開始ア
ドレス（ベース＋キュー長）は、初期化時点で、バス・
アダプタ154のベース・レジスタに格納される。
S/370PE85は、ビット11をアクティブにすることによ
って、プロセッサ・バスを介して「LD OSCW」制御OPを
発行する。このことは、バス・プロセッサ154中の制御
ワード中の「PUからBCUへの要求」ビットをオンにセッ
トする。もし、I/Oデータ転送の間に「PUからBCU要求」
が生じたなら、BCU156はメイルボックス・ロードを行わ
せるために、64バイト境界上でI/O転送を優先使用する
ことになる。
って、プロセッサ・バスを介して「LD OSCW」制御OPを
発行する。このことは、バス・プロセッサ154中の制御
ワード中の「PUからBCUへの要求」ビットをオンにセッ
トする。もし、I/Oデータ転送の間に「PUからBCU要求」
が生じたなら、BCU156はメイルボックス・ロードを行わ
せるために、64バイト境界上でI/O転送を優先使用する
ことになる。
BCU156は次に、バス290上で、第45A図に示すフォーマ
ットで「メイルボックス読取セレクト・アップ」コマン
ドを発生し、これを、チャネル０コマンド・レジスタ21
4に記憶する。尚、第45A図で、ビット０、１はコマンド
・ビットであり、ビット２乃至７は、バイト・カウント
である。メイルボックス・アドレス・ビットは、第45B
図に示すフォーマットでバス290を介してレジスタ219中
に記憶される。尚、第45B図で、ビット７は記憶162中の
IOA領域を識別し、ビット24乃至26はBCUチャネル番号で
あり、ビット27乃至31は、メイルボックス・オフセット
である。
ットで「メイルボックス読取セレクト・アップ」コマン
ドを発生し、これを、チャネル０コマンド・レジスタ21
4に記憶する。尚、第45A図で、ビット０、１はコマンド
・ビットであり、ビット２乃至７は、バイト・カウント
である。メイルボックス・アドレス・ビットは、第45B
図に示すフォーマットでバス290を介してレジスタ219中
に記憶される。尚、第45B図で、ビット７は記憶162中の
IOA領域を識別し、ビット24乃至26はBCUチャネル番号で
あり、ビット27乃至31は、メイルボックス・オフセット
である。
BCU156が、レジスタ214及び219に値を格納することに
よって、コマンド／状況バス249及びアドレス／データ
・バス250を活動化した後、BCU156は、バス・アダプタ
からのデータを待つ。BCU156は、「タグ・ダウン」線26
2bをサンプリングすることによってこれを行う。「タグ
・ダウン」がバス・アダプタ154によって非活動化され
る時（データ・レディ）・メイルボックス・データの最
初の４バイトは２つのチャネル０サブサイクルを介して
チャネル０読取バッファ226中にラッチされる。
よって、コマンド／状況バス249及びアドレス／データ
・バス250を活動化した後、BCU156は、バス・アダプタ
からのデータを待つ。BCU156は、「タグ・ダウン」線26
2bをサンプリングすることによってこれを行う。「タグ
・ダウン」がバス・アダプタ154によって非活動化され
る時（データ・レディ）・メイルボックス・データの最
初の４バイトは２つのチャネル０サブサイクルを介して
チャネル０読取バッファ226中にラッチされる。
BCU論理253は次に、DMAC209のチャネル０上の「要
求」線263aを立ち上げる。DMAC209は次に、ローカル・
バス調停回路216に対する線269に、「バス要求」（BR）
を立ち上げる。もしローカル・バスがS/88プロセッサ62
によって使用されていないなら、DMAC209に対するバス
許可線（BG）を介してバス・アクセスが許可される。DM
AC209は次に、MARからアドレス・バス247に対して（記
憶210中の）WQBローカル・メイルボックスの開始アドレ
スを転送し、「ACKO」（DMACチャネル０肯定応答）線26
4aを立ち上げる。「ACKO」信号は、バッファ226から、
データ・バス223を介しての、記憶210中のWQBのローカ
ル・メイルボックス部分に対するデータの転送を開始す
る。「DTACK」線265が、DMAC209に、動作が完了したこ
とを知らせるために活動化される。
求」線263aを立ち上げる。DMAC209は次に、ローカル・
バス調停回路216に対する線269に、「バス要求」（BR）
を立ち上げる。もしローカル・バスがS/88プロセッサ62
によって使用されていないなら、DMAC209に対するバス
許可線（BG）を介してバス・アクセスが許可される。DM
AC209は次に、MARからアドレス・バス247に対して（記
憶210中の）WQBローカル・メイルボックスの開始アドレ
スを転送し、「ACKO」（DMACチャネル０肯定応答）線26
4aを立ち上げる。「ACKO」信号は、バッファ226から、
データ・バス223を介しての、記憶210中のWQBのローカ
ル・メイルボックス部分に対するデータの転送を開始す
る。「DTACK」線265が、DMAC209に、動作が完了したこ
とを知らせるために活動化される。
BCUクロック信号（第25図）は、バッファ259からレジ
スタ226へのメイルボックス・データの転送を続ける。B
CU156は、各ローカル記憶210/DMAC209シーケンス（32ビ
ット）のための２つのアダフタ・バス（「タグ・アッ
プ」／「タグ・ダウン」）シーケンスを実行する。
スタ226へのメイルボックス・データの転送を続ける。B
CU156は、各ローカル記憶210/DMAC209シーケンス（32ビ
ット）のための２つのアダフタ・バス（「タグ・アッ
プ」／「タグ・ダウン」）シーケンスを実行する。
DMACサイクルが完了した時（DTACKアクティブ）、DMA
C209はBCU論理253に対して「データ転送完了」（DTC）
線267を立ち上げ、BCU論理253は次に、レジスタ226から
WQBメイルボックスへの第２の４バイトの読取を行うた
めに線263a上にDMAC209に対する別の「要求」を発行す
る。DMACサイクルは、メイルボックス・データの全体
（16バイト）が転送されてしまう（４ローカル・バス・
サイクル）まで、反復される。「PCL」線257aは、次
に、BCU論理253によってDMAC209に対して活動化され
る。このことは、DMAC209からS/88プロセッサ優先順位
エンコーダ／割り込み論理212に対する「IRQ」線258の
活動化を引き起こす。PE62は次に、メイルボックス要求
を処理する。
C209はBCU論理253に対して「データ転送完了」（DTC）
線267を立ち上げ、BCU論理253は次に、レジスタ226から
WQBメイルボックスへの第２の４バイトの読取を行うた
めに線263a上にDMAC209に対する別の「要求」を発行す
る。DMACサイクルは、メイルボックス・データの全体
（16バイト）が転送されてしまう（４ローカル・バス・
サイクル）まで、反復される。「PCL」線257aは、次
に、BCU論理253によってDMAC209に対して活動化され
る。このことは、DMAC209からS/88プロセッサ優先順位
エンコーダ／割り込み論理212に対する「IRQ」線258の
活動化を引き起こす。PE62は次に、メイルボックス要求
を処理する。
DMAC209がリンク・リストからのそのチャネル０レジ
スタ・ロードを完了する時、DMAC209は次のメイルボッ
クス・ロードを開始するために、BCU論理253からのチャ
ネル０「REQ」線263a上の信号を待つ。一旦開始される
と、DMACチャネル０は非決定的にアクティブにとどま
り、S/88プロセッサ62が環状リンク・リストを制御し、
BCU156が、「REQ」線263aを非活動性に維持することに
よってデータ転送を保留する。もし「リストの終了」条
件によってチャネル０が停止すると、S/88プロセッサは
終了割り込みを受け取って適当な時チャネル０を再開始
する。
スタ・ロードを完了する時、DMAC209は次のメイルボッ
クス・ロードを開始するために、BCU論理253からのチャ
ネル０「REQ」線263a上の信号を待つ。一旦開始される
と、DMACチャネル０は非決定的にアクティブにとどま
り、S/88プロセッサ62が環状リンク・リストを制御し、
BCU156が、「REQ」線263aを非活動性に維持することに
よってデータ転送を保留する。もし「リストの終了」条
件によってチャネル０が停止すると、S/88プロセッサは
終了割り込みを受け取って適当な時チャネル０を再開始
する。
E21.S/370 I/Oデータ転送シーケンス・フロー、一般的
説明 全てのI/O読取及び書込転送は、アダプタ・バス・ア
ーキテクチャによる「BSM読取セレクト・アップ」及び
「BSM書込セレクト・アップ」コマンドを介してS/88プ
ロセッサ62を源とする。S/370CCWコマンド及び開始アド
レス（S/370メモリ162中の）は、「I/O開始」のためにC
CWから導出される。データは、S/88プロセッサ62によっ
て、各I/O装置と、ローカル記憶210中のローカル・バッ
ファの間で移動される。
説明 全てのI/O読取及び書込転送は、アダプタ・バス・ア
ーキテクチャによる「BSM読取セレクト・アップ」及び
「BSM書込セレクト・アップ」コマンドを介してS/88プ
ロセッサ62を源とする。S/370CCWコマンド及び開始アド
レス（S/370メモリ162中の）は、「I/O開始」のためにC
CWから導出される。データは、S/88プロセッサ62によっ
て、各I/O装置と、ローカル記憶210中のローカル・バッ
ファの間で移動される。
ローカル記憶210は、S/88プロセッサ62によって管理
されるI/O書込動作のための記憶ブロックのキューを含
む。そのキューが少なくとも１つのエントリを含む時、
I/O書込動作を送出する準備ができている。これらのブ
ロックのうちの選択された１つのための開始アドレス
は、書込動作の開始の前に、S/88プロセッサ62によって
DMAC209中のDMAチャネル１レジスタ中に記憶される。DM
Aチャネル１レジスタは、ローカル記憶210を介するS/37
0 I/O書込動作（I/Oに対するS/370記憶162の書込）のた
めに予約されている。アダプタ・データ・バッファ259
（64バイト）は、メイルボックス読取及びS/370 I/O書
込動作（S/370メモリ162からローカル記憶210へのデー
タ転送）のために予約されている。このバッファは、チ
ャネル０アダプタ・バス249、250に関連づけられてい
る。バッファ260（64バイト）は、（S/370に対する）メ
ッセージ書込及びS/370 I/O読取動作（ローカル記憶210
からS/370メモリ162へのデータ転送）のために予約され
ている。このバッファは、チャネル１アダプタ・バス25
1、252と関連付けられている。S/88プロセッサ62は、DM
ACチャネル１及び２のメモリ・アドレス・レジスタの高
位ワードをゼロに初期化する。このことは、ローカル記
憶210が16ビット以上のアドレスを必要としないので、
これらのレジスタが動作シーケンスの間にロードされた
時に、余分のバス・サイクルを節約するものである。
されるI/O書込動作のための記憶ブロックのキューを含
む。そのキューが少なくとも１つのエントリを含む時、
I/O書込動作を送出する準備ができている。これらのブ
ロックのうちの選択された１つのための開始アドレス
は、書込動作の開始の前に、S/88プロセッサ62によって
DMAC209中のDMAチャネル１レジスタ中に記憶される。DM
Aチャネル１レジスタは、ローカル記憶210を介するS/37
0 I/O書込動作（I/Oに対するS/370記憶162の書込）のた
めに予約されている。アダプタ・データ・バッファ259
（64バイト）は、メイルボックス読取及びS/370 I/O書
込動作（S/370メモリ162からローカル記憶210へのデー
タ転送）のために予約されている。このバッファは、チ
ャネル０アダプタ・バス249、250に関連づけられてい
る。バッファ260（64バイト）は、（S/370に対する）メ
ッセージ書込及びS/370 I/O読取動作（ローカル記憶210
からS/370メモリ162へのデータ転送）のために予約され
ている。このバッファは、チャネル１アダプタ・バス25
1、252と関連付けられている。S/88プロセッサ62は、DM
ACチャネル１及び２のメモリ・アドレス・レジスタの高
位ワードをゼロに初期化する。このことは、ローカル記
憶210が16ビット以上のアドレスを必要としないので、
これらのレジスタが動作シーケンスの間にロードされた
時に、余分のバス・サイクルを節約するものである。
（Ａ） I/O書込動作（S/370記憶162からローカル記憶2
10へ） S/88プロセッサ62は、第45C図に示すように（バス161
a、ドライバ217、バス247及びラッチ233を介して）DMAC
アドレス及びデータ・バス248上に情報を配置すること
により、DMACチャネル１メモリ・アドレス・レジスタMA
R中にローカル・バッファ開始アドレスをセットする。
尚、第45C図で、ビット31-08＝007E00＝「DMACレジスタ
選択」コマンドであり、ビット07-00＝DMACチャネル１
メモリ・アドレス・レジスタ（低）選択である。S/88
は、バス上の最上位及び最下位ビットをそれぞれ「31」
及び「０」として識別子、これはS/370プロトコルとは
逆であることに留意されたい。
10へ） S/88プロセッサ62は、第45C図に示すように（バス161
a、ドライバ217、バス247及びラッチ233を介して）DMAC
アドレス及びデータ・バス248上に情報を配置すること
により、DMACチャネル１メモリ・アドレス・レジスタMA
R中にローカル・バッファ開始アドレスをセットする。
尚、第45C図で、ビット31-08＝007E00＝「DMACレジスタ
選択」コマンドであり、ビット07-00＝DMACチャネル１
メモリ・アドレス・レジスタ（低）選択である。S/88
は、バス上の最上位及び最下位ビットをそれぞれ「31」
及び「０」として識別子、これはS/370プロトコルとは
逆であることに留意されたい。
第45D図（MAR用）に示されている内容は、データ・バ
ス223上に配置され、ここで、ビット31-16＝I/O書込の
ための記憶210中のローカル・バッファの開始アドレス
である。その高位データ・バス・ビット（31-16）は、
チャネル１メモリ・アドレス・レジスタの低位（15-0
0）部分にロードされる。MARの高位ビット（31-16）
は、初期化の間に０にセットされている。DMAC209は、S
/88プロセッサCPUに対して、BCU論理253を介する16ビッ
ト・ポート「DSACK」信号線266a、ｂで応答する。S/88
プロセッサ62は、ローカル・アドレス・バス247上に、B
CUデータ（バイト・カウント・記憶キー、アダプタ・バ
ス優先順位及びカスタマ/IOA空間データ）及びDMACチャ
ネル１メモリ転送カウント・データを配置する。第45E
図は、アドレス・バス上のコマンドを示し、ここで、31
-08＝007400＝「DMACレジスタ選択」コマンド、 07-00＝BCU選択及びDMACチャネル1MTC選択 バイト・カウント、（CCWから導出された）記憶キ
ー、アダプタ・バス優先順位、及びカスタマ/IOA空間ビ
ットは、S/88プロセッサ62によって第45F図に示すフォ
ーマットでデータ・バス223上に配置され、ここで、そ
のビット指定は次のとおりである。
ス223上に配置され、ここで、ビット31-16＝I/O書込の
ための記憶210中のローカル・バッファの開始アドレス
である。その高位データ・バス・ビット（31-16）は、
チャネル１メモリ・アドレス・レジスタの低位（15-0
0）部分にロードされる。MARの高位ビット（31-16）
は、初期化の間に０にセットされている。DMAC209は、S
/88プロセッサCPUに対して、BCU論理253を介する16ビッ
ト・ポート「DSACK」信号線266a、ｂで応答する。S/88
プロセッサ62は、ローカル・アドレス・バス247上に、B
CUデータ（バイト・カウント・記憶キー、アダプタ・バ
ス優先順位及びカスタマ/IOA空間データ）及びDMACチャ
ネル１メモリ転送カウント・データを配置する。第45E
図は、アドレス・バス上のコマンドを示し、ここで、31
-08＝007400＝「DMACレジスタ選択」コマンド、 07-00＝BCU選択及びDMACチャネル1MTC選択 バイト・カウント、（CCWから導出された）記憶キ
ー、アダプタ・バス優先順位、及びカスタマ/IOA空間ビ
ットは、S/88プロセッサ62によって第45F図に示すフォ
ーマットでデータ・バス223上に配置され、ここで、そ
のビット指定は次のとおりである。
31-27＝予約 26＝高位バイト・カウント。このビットは、最大バイト
・カウント（4Kバイト）が転送されつつあるときのみ１
となる。
・カウント（4Kバイト）が転送されつつあるときのみ１
となる。
26-16＝DMACチャネル1MTCレジスタにロードされるバイ
ト・カウント 26-14＝BCUレジスタ220にロードされるバイト・カウン
ト（最大4096）。そのカウントの少なくとも一部は、バ
イト・カウント動作において後で説明するようにレジス
タ221にロードされる。バス・アダプタ154は、4096バイ
ト（バイト・カウント−１）を転送するために1111 111
1 1111というカウントを必要とする。それゆえ、BCU156
は、それを、（64バイト・ブロック中の）バイト・オフ
セット・ビット15-14とともにバス・アダプタ154に提供
する前に一度、ダブル・ワード境界ビットをデクリメン
トする。
ト・カウント 26-14＝BCUレジスタ220にロードされるバイト・カウン
ト（最大4096）。そのカウントの少なくとも一部は、バ
イト・カウント動作において後で説明するようにレジス
タ221にロードされる。バス・アダプタ154は、4096バイ
ト（バイト・カウント−１）を転送するために1111 111
1 1111というカウントを必要とする。それゆえ、BCU156
は、それを、（64バイト・ブロック中の）バイト・オフ
セット・ビット15-14とともにバス・アダプタ154に提供
する前に一度、ダブル・ワード境界ビットをデクリメン
トする。
15-14＝ 下位バイト・カウント・ビットBCU156。これ
らのビットは、ダブル・バイト境界からのバイト・オフ
セット−１（バス・アダプタ条件のため）をあらわす。
これらのビットは、DMAC209またはBCU156によっては使
用されない。というのは、それらはダブル・ワードしか
転送しないからである。それらは、S/370 BSM162に提供
するために、バス・アダプタ154に渡される。
らのビットは、ダブル・バイト境界からのバイト・オフ
セット−１（バス・アダプタ条件のため）をあらわす。
これらのビットは、DMAC209またはBCU156によっては使
用されない。というのは、それらはダブル・ワードしか
転送しないからである。それらは、S/370 BSM162に提供
するために、バス・アダプタ154に渡される。
13-12＝ アダプタ・バス・チャネル優先順位 07＝ カスタマ/IOA空間ビット 06＝ S/88プロセッサは、１つの追加的ローカル記憶が
必要であることを示すためにこのビット（１）を活動化
する。このことは、開始S/370記憶アドレスがダブルワ
ード（32ビット）境界上にない時に生じる。全てのBCU
アドレスはダブルワード境界上で開始しなくてはならな
いので、最初のアクセスは指定された開始アドレスにあ
るバイトを含み、先行するバイトがそのダブルワード・
アドレスに含まれる。先行バイトは棄却される。
必要であることを示すためにこのビット（１）を活動化
する。このことは、開始S/370記憶アドレスがダブルワ
ード（32ビット）境界上にない時に生じる。全てのBCU
アドレスはダブルワード境界上で開始しなくてはならな
いので、最初のアクセスは指定された開始アドレスにあ
るバイトを含み、先行するバイトがそのダブルワード・
アドレスに含まれる。先行バイトは棄却される。
05-00＝ 予約済み DMAC209は、そのデータ・バスの高位ワード（すなわ
ち、バイト・カウント）を、チャネル1MTCレジスタにロ
ードすることになる。BCUは、次のようにデータ・バス
内容を把捉する。
ち、バイト・カウント）を、チャネル1MTCレジスタにロ
ードすることになる。BCUは、次のようにデータ・バス
内容を把捉する。
ビット26-14 − BSM読取セレクト・アップ・カウン
タ220に対して ビット13-06 − アダプタ・バス・チャネル0 A/Dレジ
スタ219に対して（但し再配列されて） １つのS/88プロセッサ・マシン・サイクル中でダブル
ワード転送が生じる時、そのアドレスはダブルワード境
界上になくてはならない。DMACチャネル1MTCのアドレス
は、ダブルワード境界上にないので（ビット07-00＝ 0
1001010）、BCU156及びDMAC209に１つのS/88プロセッサ
・コマンドをロードするためには次の動作が行なわれ
る。すなわち、BCU156はアドレス・ビット１を反転して
それを別のレジスタ選択ビットとともにDMAC209に提供
する。このことは、チャネル１のためのDMAC209を適切
に選択する（アドレス・ビット07-00＝01001010）こと
を可能ならしめる。このことは、チャネル2 I/O読取動
作のためのMTCレジスタの選択にも当てはまる。DMAC209
は、BCU論理253に対して、線265上の「DTACK」信号で応
答する。BCU論理253は、「DTACK」信号を、S/88プロセ
ッサ62に対する、線266a、ｂ上の32ビット・ポート「DS
ACK」応答に変換する。その転送バイト・カウントは、
残りのデータ・バス・データとともに、後の「BSM読取
セレクト・アップ」コマンドの間にバス・アダプタ154
に提供される。BSM読取境界カウンタ221またはBSM読取
セレクトアップ・バイト・カウンタ220は、チャネル０
読取コマンド・レジスタ214中にロードされることにな
る。
タ220に対して ビット13-06 − アダプタ・バス・チャネル0 A/Dレジ
スタ219に対して（但し再配列されて） １つのS/88プロセッサ・マシン・サイクル中でダブル
ワード転送が生じる時、そのアドレスはダブルワード境
界上になくてはならない。DMACチャネル1MTCのアドレス
は、ダブルワード境界上にないので（ビット07-00＝ 0
1001010）、BCU156及びDMAC209に１つのS/88プロセッサ
・コマンドをロードするためには次の動作が行なわれ
る。すなわち、BCU156はアドレス・ビット１を反転して
それを別のレジスタ選択ビットとともにDMAC209に提供
する。このことは、チャネル１のためのDMAC209を適切
に選択する（アドレス・ビット07-00＝01001010）こと
を可能ならしめる。このことは、チャネル2 I/O読取動
作のためのMTCレジスタの選択にも当てはまる。DMAC209
は、BCU論理253に対して、線265上の「DTACK」信号で応
答する。BCU論理253は、「DTACK」信号を、S/88プロセ
ッサ62に対する、線266a、ｂ上の32ビット・ポート「DS
ACK」応答に変換する。その転送バイト・カウントは、
残りのデータ・バス・データとともに、後の「BSM読取
セレクト・アップ」コマンドの間にバス・アダプタ154
に提供される。BSM読取境界カウンタ221またはBSM読取
セレクトアップ・バイト・カウンタ220は、チャネル０
読取コマンド・レジスタ214中にロードされることにな
る。
S/88プロセッサ62は次に、第45G図に示すフォーマッ
トでデータ・バス223上で「BSM読取セレクトアップ」コ
マンドを発生し、そのとき、ビット31-00＝007E0108＝
「BSM読取セレクトアップ」コマンドである。
トでデータ・バス223上で「BSM読取セレクトアップ」コ
マンドを発生し、そのとき、ビット31-00＝007E0108＝
「BSM読取セレクトアップ」コマンドである。
S/88プロセッサ62はまた、データ・バス223上に第45H
図でしめすフォーマットでBSM開始アドレスを配置し、
ここてビット23−０＝記憶162中の開始アドレスであ
る。
図でしめすフォーマットでBSM開始アドレスを配置し、
ここてビット23−０＝記憶162中の開始アドレスであ
る。
バス223上のBSM開始アドレスは、アドレス・レジスタ
219とBSM読取アドレス・レジスタ231上に記憶される。
それは、後で、S/370記憶162に提供するためにバス・ア
ダプタ154に送られる。BCU156は次に、S/88プロセッサ6
2に対する「DSACK」線266a、ｄを活動化する。この時点
で、S/88プロセッサは解放され、最早この動作に関与し
ない。
219とBSM読取アドレス・レジスタ231上に記憶される。
それは、後で、S/370記憶162に提供するためにバス・ア
ダプタ154に送られる。BCU156は次に、S/88プロセッサ6
2に対する「DSACK」線266a、ｄを活動化する。この時点
で、S/88プロセッサは解放され、最早この動作に関与し
ない。
BCU156は、バス290を介してレジスタ214に「BSMセレ
クト・アップ」（読取）コマンドを配置し、第45I図に
示すようにコマンド／状況バス249上にそれを配置す
る。第45I図で、ビットは、 ０−１＝ 「BSM」セレクト・アップ」コマンド（読
取） ２−７＝ フィールド長−１（最大64バイト） そのフィールド長は、前以てレジスタ220または221か
らレジスタ214に転送されていたものである。レジスタ2
19は、第45J図に示すフォーマットでバス250上にアドレ
ス情報を配置する。そこで、 ０−３＝ 記憶キー ４＝ １ ５−６＝ 優先順位（プロセッサ・バス170に対するバ
ス・アダプタ154の） ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−31＝ 記憶163中のデータ・フィールド中の最初の
バイトのアドレス BCU論理253は次に、そのコマンドと、フィールド長デ
ータを、コマンド・レジスタ124（第13図）にラッチ
し、キー・アドレス・データをレジスタ122にラッチす
るためにバス・アダプタ154に対するタグ・アップ線262
aを立ち上げる。バス・アダプタ154は、もしデータが有
効でないならBCU論理253に対するタグ・ダウンを立ち上
げる。BCU論理253は、タグ・ダウンが降下するまで待
つ。バス・アダプタ154は、第45K及び第45L図に示すよ
うに、アダプタ・バスBSMセレクト・アップ・コマンド
をプロセッサ・バスI/Oメモリ・コマンドに変換する。
このとき、プロセッサ・アドレス／データ・バス170上
のビットは次のことをあらわす。
クト・アップ」（読取）コマンドを配置し、第45I図に
示すようにコマンド／状況バス249上にそれを配置す
る。第45I図で、ビットは、 ０−１＝ 「BSM」セレクト・アップ」コマンド（読
取） ２−７＝ フィールド長−１（最大64バイト） そのフィールド長は、前以てレジスタ220または221か
らレジスタ214に転送されていたものである。レジスタ2
19は、第45J図に示すフォーマットでバス250上にアドレ
ス情報を配置する。そこで、 ０−３＝ 記憶キー ４＝ １ ５−６＝ 優先順位（プロセッサ・バス170に対するバ
ス・アダプタ154の） ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−31＝ 記憶163中のデータ・フィールド中の最初の
バイトのアドレス BCU論理253は次に、そのコマンドと、フィールド長デ
ータを、コマンド・レジスタ124（第13図）にラッチ
し、キー・アドレス・データをレジスタ122にラッチす
るためにバス・アダプタ154に対するタグ・アップ線262
aを立ち上げる。バス・アダプタ154は、もしデータが有
効でないならBCU論理253に対するタグ・ダウンを立ち上
げる。BCU論理253は、タグ・ダウンが降下するまで待
つ。バス・アダプタ154は、第45K及び第45L図に示すよ
うに、アダプタ・バスBSMセレクト・アップ・コマンド
をプロセッサ・バスI/Oメモリ・コマンドに変換する。
このとき、プロセッサ・アドレス／データ・バス170上
のビットは次のことをあらわす。
０＝０＝I/Oメモリ・コマンド １＝１＝フェッチ動作 ２−７＝フィールド長 ８−31＝実バイト・アドレス また、プロセッサ・キー／状況バス・ビットは次のこ
とをあらわす。
とをあらわす。
０−３＝ 記憶キー ４＝０＝動的変換なし アドレスされたデータがS/370メモリ162から返された
とき、それはバス・アダプタ・データ・バッファ259
（チャネル０）でラッチされる。そのバス・アダプタ15
4は次に、アダプタ・バス・チャネル０上のタグ・ダウ
ン線262bを非活動化する。この条件は、BCU156に、２バ
イト（16ビット）のデータをラッチするように報知し、
その直後にクロック左及びクロック右信号を介してのチ
ャネル０読取バッファ226（４バイト）中の別の２バイ
トが続く。BCU156は次に、DMAC209に対するその「REQ
1」線263b（DMACチャネル１要求）を活動化する。DMAC2
09は、ローカル・バス・サイクルを実行するために、BC
Uローカル・バス調停論理216に対する線269上に「BCU R
EQ」を発行する。
とき、それはバス・アダプタ・データ・バッファ259
（チャネル０）でラッチされる。そのバス・アダプタ15
4は次に、アダプタ・バス・チャネル０上のタグ・ダウ
ン線262bを非活動化する。この条件は、BCU156に、２バ
イト（16ビット）のデータをラッチするように報知し、
その直後にクロック左及びクロック右信号を介してのチ
ャネル０読取バッファ226（４バイト）中の別の２バイ
トが続く。BCU156は次に、DMAC209に対するその「REQ
1」線263b（DMACチャネル１要求）を活動化する。DMAC2
09は、ローカル・バス・サイクルを実行するために、BC
Uローカル・バス調停論理216に対する線269上に「BCU R
EQ」を発行する。
線268上のバス許可信号がBCU調停論理から返された
時、CMAC209がローカル記憶210に対するチャネル０読取
バッファ259動作を開始する。DMAC209はBCU論理253に対
する線264b上にACK1（DMAチャネル１肯定応答）を返
し、バス248、ラッチ233、アドレス・バス247及びマル
チプレクサ232を介して記憶210アドレシング回路に対し
てDMACチャネル１レジスタ248中のローカル記憶アドレ
スをゲートすることによってそのことを行う。BCU論理2
53は、MARレジスタによって指定されたアドレスにおい
て記憶210に記憶するためにバッファ226からデータ・バ
ス223へ第１のデータ（４バイト）をゲートするために
線264b上のACK1信号と線210a上のRAM選択信号を使用す
る。DTACKがBCU論理253によって線265上に戻されたと
き、DMAC209は線267上でDTC（データ転送完了）を立ち
上げる。
時、CMAC209がローカル記憶210に対するチャネル０読取
バッファ259動作を開始する。DMAC209はBCU論理253に対
する線264b上にACK1（DMAチャネル１肯定応答）を返
し、バス248、ラッチ233、アドレス・バス247及びマル
チプレクサ232を介して記憶210アドレシング回路に対し
てDMACチャネル１レジスタ248中のローカル記憶アドレ
スをゲートすることによってそのことを行う。BCU論理2
53は、MARレジスタによって指定されたアドレスにおい
て記憶210に記憶するためにバッファ226からデータ・バ
ス223へ第１のデータ（４バイト）をゲートするために
線264b上のACK1信号と線210a上のRAM選択信号を使用す
る。DTACKがBCU論理253によって線265上に戻されたと
き、DMAC209は線267上でDTC（データ転送完了）を立ち
上げる。
BCU156は、レジスタ220、MTC中に保持されているバイ
ト・カウントをデクリメントし、チャネル1MARをインク
リメントし、バス・アダプタ154から受信される64バイ
トまでのデータのダブルワード毎にアドレス・レジスタ
231をデクリメントする。上述のシーケンスはBCUコマン
ドの４バイト毎に（64まで）反復される。もし転送バイ
ト・カウントが64よりも大きいなら、BCU156は次の64バ
イトをフェッチするためにレジスタ231、219を介してバ
ス・アダプタ154に新しいBSM開始アドレスを提供する。
レジスタ231は上述のように４バイト転送毎にデクリメ
ントされており、従って、適切な次の開始アドレスをも
つ。バス・アダプタ154は、そのコマンドによって要求
される（4KBまでの）データ転送全体が完了するまで各
開始アドレス毎に64バイトのデータをバッファする。
ト・カウントをデクリメントし、チャネル1MARをインク
リメントし、バス・アダプタ154から受信される64バイ
トまでのデータのダブルワード毎にアドレス・レジスタ
231をデクリメントする。上述のシーケンスはBCUコマン
ドの４バイト毎に（64まで）反復される。もし転送バイ
ト・カウントが64よりも大きいなら、BCU156は次の64バ
イトをフェッチするためにレジスタ231、219を介してバ
ス・アダプタ154に新しいBSM開始アドレスを提供する。
レジスタ231は上述のように４バイト転送毎にデクリメ
ントされており、従って、適切な次の開始アドレスをも
つ。バス・アダプタ154は、そのコマンドによって要求
される（4KBまでの）データ転送全体が完了するまで各
開始アドレス毎に64バイトのデータをバッファする。
BCU156は、もしバス・アダプタ259が空ならDMAC209を
（REQを立ち上げないことによって）アイドル状態にと
どめ、次の有効データ・ワードが受信されるまで、タグ
・ダウンの状態がバッファ259中の有効データの可用性
を反映する。REQ/ACKサイクルは、バイト・カウントが
ゼロになるまで続き、その時点でDMAC209がS/88プロセ
ッサ62に対する線258上でIRQを立ち上げる。このこと
は、S/88プロセッサ62に、適切な処理のためS/370記憶1
62から読取られたデータを含むローカル記憶バッファを
読取るように報知する。
（REQを立ち上げないことによって）アイドル状態にと
どめ、次の有効データ・ワードが受信されるまで、タグ
・ダウンの状態がバッファ259中の有効データの可用性
を反映する。REQ/ACKサイクルは、バイト・カウントが
ゼロになるまで続き、その時点でDMAC209がS/88プロセ
ッサ62に対する線258上でIRQを立ち上げる。このこと
は、S/88プロセッサ62に、適切な処理のためS/370記憶1
62から読取られたデータを含むローカル記憶バッファを
読取るように報知する。
（Ｂ） I/O読取動作（ローカル記憶210からS/370記憶1
62） I/O読取動作は（EXEC370の制御の下で）少なくとも１
つのエントリが記憶210中のI/O読取キュー中に存在する
時キック・オフされる。S/88プロセッサ62はもしそれが
DMAC209によって使用されていないならローカル・バス
の制御を獲得する。S/88プロセッサ62は、第45M図に示
すフォーマットで情報をバス247上に配置することによ
ってDMACチャネル２メモリ・アドレス・レジスタ（MA
R）にローカル・バッファI/O読取開始アドレスをセット
する。ここで、 31-08＝007E00＝DMACレジスタ選択コマンド 07-00＝DMACチャネル２メモリ・アドレス・レジスタ
（低位）選択 また、第45N図に示すように（記憶210中のバッファ
の）開始アドレスをデータ・バス223上に配置する。こ
のとき、ビットは、 31-16＝ ローカル・バッファI/O読取データの開始アド
レス 15-00＝ 予約済み 高位データ・バス・ビット31-16は、チャネル２メモ
リ・アドレス・レジスタの低位（15-00）ビット中にロ
ードされる。MARの高位ビット（31-16）は、初期化の間
に０にセットされている。DMAC209は線266a、ｂ上でDSA
CK信号に変換される線265上のDTACK信号によってS/88プ
ロセッサ62に応答する。S/88プロセッサ62は次に、選択
されたローカル記憶I/O読取バッファの開始アドレスを
使用して、S/88プログラム制御を使用してI/Oコントロ
ーラ20または24などからローカル記憶210に（4KBまで
の）データを移動する。
62） I/O読取動作は（EXEC370の制御の下で）少なくとも１
つのエントリが記憶210中のI/O読取キュー中に存在する
時キック・オフされる。S/88プロセッサ62はもしそれが
DMAC209によって使用されていないならローカル・バス
の制御を獲得する。S/88プロセッサ62は、第45M図に示
すフォーマットで情報をバス247上に配置することによ
ってDMACチャネル２メモリ・アドレス・レジスタ（MA
R）にローカル・バッファI/O読取開始アドレスをセット
する。ここで、 31-08＝007E00＝DMACレジスタ選択コマンド 07-00＝DMACチャネル２メモリ・アドレス・レジスタ
（低位）選択 また、第45N図に示すように（記憶210中のバッファ
の）開始アドレスをデータ・バス223上に配置する。こ
のとき、ビットは、 31-16＝ ローカル・バッファI/O読取データの開始アド
レス 15-00＝ 予約済み 高位データ・バス・ビット31-16は、チャネル２メモ
リ・アドレス・レジスタの低位（15-00）ビット中にロ
ードされる。MARの高位ビット（31-16）は、初期化の間
に０にセットされている。DMAC209は線266a、ｂ上でDSA
CK信号に変換される線265上のDTACK信号によってS/88プ
ロセッサ62に応答する。S/88プロセッサ62は次に、選択
されたローカル記憶I/O読取バッファの開始アドレスを
使用して、S/88プログラム制御を使用してI/Oコントロ
ーラ20または24などからローカル記憶210に（4KBまで
の）データを移動する。
データ転送が完了した時、S/88プロセッサ62は第45O
図に示すフォーマットでアドレス・バス247上にDMACチ
ャネル２メモリ転送カウント選択を配置する。このと
き、ビットは、 31-08＝ 007E00＝DMACレジスタ選択・コマンド 07-00＝ BCU及びDMACチャネル2MTC選択 バイト・カウント、（CCWから得られた）記憶キー、
アダプタ・バス優先順位、及びカスタマ/IOA空間ビット
は、S/88プロセッサ62によって第45P図に示すフォーマ
ットでデータ・バス223上に配置される。
図に示すフォーマットでアドレス・バス247上にDMACチ
ャネル２メモリ転送カウント選択を配置する。このと
き、ビットは、 31-08＝ 007E00＝DMACレジスタ選択・コマンド 07-00＝ BCU及びDMACチャネル2MTC選択 バイト・カウント、（CCWから得られた）記憶キー、
アダプタ・バス優先順位、及びカスタマ/IOA空間ビット
は、S/88プロセッサ62によって第45P図に示すフォーマ
ットでデータ・バス223上に配置される。
このとき、 31-27＝ 予約 26＝ 高位バイト・カウント・ビット。このビットは、
最大ビット・カウントが転送されつつある間のみ１とな
る。
最大ビット・カウントが転送されつつある間のみ１とな
る。
26-16＝ DMACチャネル2MTCレジスタのバイト・カウン
ト 26-14＝ BCU156にロードされるバイト・カウント（最
大4096）。バス・アダプタ154は、4096バイトを転送す
るために1111 1111 1111というカウント（バイト・カウ
ント−１）を要する。それゆえ、BCUは、（64バイト・
ブロック中の）バイト・オフセット・ビット15-14とと
もにそれをバス・アダプタ154に提供する前に一度、ダ
ブルワード境界ビット26-16をデクリメントする。
ト 26-14＝ BCU156にロードされるバイト・カウント（最
大4096）。バス・アダプタ154は、4096バイトを転送す
るために1111 1111 1111というカウント（バイト・カウ
ント−１）を要する。それゆえ、BCUは、（64バイト・
ブロック中の）バイト・オフセット・ビット15-14とと
もにそれをバス・アダプタ154に提供する前に一度、ダ
ブルワード境界ビット26-16をデクリメントする。
15-14＝ 下位バイト・カウント・ビット。これらのビ
ットは、ダブルワード（32ビット）境界からのバイト・
オフセット−１（バス・アダプタのために）をあらわ
す。これらのビットは、DMAC209またはBCU156がダブル
ワードしか転送しないので、それらによっては使用され
ない。それらのビットは、S/370 BSM162に対して提供す
るために、バス・アダプタ154に渡される。
ットは、ダブルワード（32ビット）境界からのバイト・
オフセット−１（バス・アダプタのために）をあらわ
す。これらのビットは、DMAC209またはBCU156がダブル
ワードしか転送しないので、それらによっては使用され
ない。それらのビットは、S/370 BSM162に対して提供す
るために、バス・アダプタ154に渡される。
13-12＝ アダプタ・バス・チャネル優先順位 11-08＝ 記憶キー 07＝ カスタマ/IOA空間ビット 06-00＝ 予約 DMAC209は、データ・バス223の（バイト・カウント）
をチャネル2MTCレジスタにロードする。BCU156は、上記
コマンドがアドレス・バス247上にあらわれた時にデー
タ・バス内容を捕獲する。ビット26-16はBSM書込セレク
ト・アップ・バイト・カウンタ222中に格納され、ビッ
ト13-07は、アダプタ・バス・チャネル１アドレス・レ
ジスタ227の高位バイトに格納される。DMAC209は、線26
5上のDTACK信号によりBCU論理253に応答する。論理253
は、DTACK信号を、S/88プロセッサ62に対する32ビット
・ポートDSACK応答に変換する。転送バイト・カウント
は、残りのデータ・バス・カウントとともに、後のBSM
書込セレクト・アップ・コマンドの間にバス・アダプタ
154に提供される。BSM書込境界カウンタ224（最後の転
送以外の全て）またはBSM書込バイト・カウンタ（最後
の転送）中のカウントは、アダプタ・チャネル１書込コ
マンド・レジスタ2225にロードされる。
をチャネル2MTCレジスタにロードする。BCU156は、上記
コマンドがアドレス・バス247上にあらわれた時にデー
タ・バス内容を捕獲する。ビット26-16はBSM書込セレク
ト・アップ・バイト・カウンタ222中に格納され、ビッ
ト13-07は、アダプタ・バス・チャネル１アドレス・レ
ジスタ227の高位バイトに格納される。DMAC209は、線26
5上のDTACK信号によりBCU論理253に応答する。論理253
は、DTACK信号を、S/88プロセッサ62に対する32ビット
・ポートDSACK応答に変換する。転送バイト・カウント
は、残りのデータ・バス・カウントとともに、後のBSM
書込セレクト・アップ・コマンドの間にバス・アダプタ
154に提供される。BSM書込境界カウンタ224（最後の転
送以外の全て）またはBSM書込バイト・カウンタ（最後
の転送）中のカウントは、アダプタ・チャネル１書込コ
マンド・レジスタ2225にロードされる。
S/88プロセッサ62は次に、第45Q図に示すフォーマッ
トでローカル・アドレス・バス247上にBSMセレクト・ア
ップ・コマンドを発生し、このとき、ビットは、 31-00＝ 007E0104＝BSM書込セレクト・アップ・コマン
ド S/88プロセッサはまた、BSM開始アドレスを第45R図に
示すフォーマットでデータ・バス223上に配置し、この
とき、ビットは、 31-24＝ 予約 23-00＝ BSM開始アドレス データ・バス223上のBSM開始アドレスは、チャネル１
アドレス・レジスタ227及びBSM書込アドレス・レジスタ
228の下位バイトによって捕獲される。それは後で（後
述するように）S/370記憶162に提供するためにバス・ア
ダプタ154に送られる。BCU156は次に、S/88プロセッサ6
2に対するDSACK線266a、ｂ（32ビット・ポート）を活動
化する。この時点で、S/88プロセッサ62は解放され、最
早この動作に関与しない。
トでローカル・アドレス・バス247上にBSMセレクト・ア
ップ・コマンドを発生し、このとき、ビットは、 31-00＝ 007E0104＝BSM書込セレクト・アップ・コマン
ド S/88プロセッサはまた、BSM開始アドレスを第45R図に
示すフォーマットでデータ・バス223上に配置し、この
とき、ビットは、 31-24＝ 予約 23-00＝ BSM開始アドレス データ・バス223上のBSM開始アドレスは、チャネル１
アドレス・レジスタ227及びBSM書込アドレス・レジスタ
228の下位バイトによって捕獲される。それは後で（後
述するように）S/370記憶162に提供するためにバス・ア
ダプタ154に送られる。BCU156は次に、S/88プロセッサ6
2に対するDSACK線266a、ｂ（32ビット・ポート）を活動
化する。この時点で、S/88プロセッサ62は解放され、最
早この動作に関与しない。
BCU論理253はBSMセレクト・アップ・コマンドを発行
してビット「01」をバス290を介してコマンド・レジス
タ225の高位バイトにゲートし、レジスタ225のコマンド
及びフィールド長を第45S図に示すフォーマットでバス2
52上に配置する。ここで、 ０−１＝ BSMセレクト・アップ・コマンド（書込） ２−７＝ フィールド長−１（最大64バイト） レジスタ227の内容は、第45T図に示すフォーマットで
アドレス／データ251上に（２サブサイクルで）配置さ
れる。ここで、ビットは、 ０−３＝ 記憶キー ４＝ １ ５−６＝ 優先順位（プロセッサ・バスに対するバス・
アダプタの） ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−31＝ データ・フィールドの第１のバイトのS/370
アドレス そのコマンドと、フィールド長は、アダプタ154のレ
ジスタ125に格納される。キー／アドレス・データは、S
YNCレジスタ113を介してアダプタ154のレジスタ123に格
納される。BCU論理253はDMACチャネル２に対する線263C
上でREQ2信号を活動化する。DMAC209は、ダブルワード
のデータを記憶210からアドレス・レジスタ227に転送す
るために、バス248、ラッチ233、バス247、マルチプレ
クサ232を介してMARから記憶210へI/Oバッファ開始アド
レスを送る。ACK2（DMACチャネル２肯定応答）がアドレ
ス・レジスタ227上で立ち上げられる。このことは、ア
ダプタ154に対する線262a上のタグ・アップをもたら
す。
してビット「01」をバス290を介してコマンド・レジス
タ225の高位バイトにゲートし、レジスタ225のコマンド
及びフィールド長を第45S図に示すフォーマットでバス2
52上に配置する。ここで、 ０−１＝ BSMセレクト・アップ・コマンド（書込） ２−７＝ フィールド長−１（最大64バイト） レジスタ227の内容は、第45T図に示すフォーマットで
アドレス／データ251上に（２サブサイクルで）配置さ
れる。ここで、ビットは、 ０−３＝ 記憶キー ４＝ １ ５−６＝ 優先順位（プロセッサ・バスに対するバス・
アダプタの） ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−31＝ データ・フィールドの第１のバイトのS/370
アドレス そのコマンドと、フィールド長は、アダプタ154のレ
ジスタ125に格納される。キー／アドレス・データは、S
YNCレジスタ113を介してアダプタ154のレジスタ123に格
納される。BCU論理253はDMACチャネル２に対する線263C
上でREQ2信号を活動化する。DMAC209は、ダブルワード
のデータを記憶210からアドレス・レジスタ227に転送す
るために、バス248、ラッチ233、バス247、マルチプレ
クサ232を介してMARから記憶210へI/Oバッファ開始アド
レスを送る。ACK2（DMACチャネル２肯定応答）がアドレ
ス・レジスタ227上で立ち上げられる。このことは、ア
ダプタ154に対する線262a上のタグ・アップをもたら
す。
アダプタ154は次に、レジスタ113を介する２つのサブ
サイクルでレジスタ227からバス・アダプタ・バッファ2
60にダブルワードのデータを転送する。各ダブルワード
のデータを転送するために、REQ/ACK信号の書込みシー
ケンスとそれに続くタグ・アップ・コマンドが反復され
る。BCU156は、バス・アダプタ154に64バイトまで提供
される各ダブルワード（32ビット）毎にレジスタ222、2
24中のバイト・カウントと、DMACチャネル２のレジスタ
228とMTC中のアドレスをデクリメントする。
サイクルでレジスタ227からバス・アダプタ・バッファ2
60にダブルワードのデータを転送する。各ダブルワード
のデータを転送するために、REQ/ACK信号の書込みシー
ケンスとそれに続くタグ・アップ・コマンドが反復され
る。BCU156は、バス・アダプタ154に64バイトまで提供
される各ダブルワード（32ビット）毎にレジスタ222、2
24中のバイト・カウントと、DMACチャネル２のレジスタ
228とMTC中のアドレスをデクリメントする。
もし転送バイト・カウントが64より大きいなら、（書
込み動作に関連して前述したように）BCU156が次の64バ
イトのために新しい開始アドレスを提供することなる。
このシーケンスは、レジスタ222（最大4KB）中のバイト
・カウントがゼロになるまで繰り返される。
込み動作に関連して前述したように）BCU156が次の64バ
イトのために新しい開始アドレスを提供することなる。
このシーケンスは、レジスタ222（最大4KB）中のバイト
・カウントがゼロになるまで繰り返される。
バス・アダプタ・バッファ260が満杯であるとき、BCU
156は、バス・アダプタがタグ・ダウン線262Cを介して
可用性の表示を与えるまで書込みシーケンスを中断す
る。
156は、バス・アダプタがタグ・ダウン線262Cを介して
可用性の表示を与えるまで書込みシーケンスを中断す
る。
バス・アダプタ154は、アダプタ・バスBSMセレクト・
アップ・コマンドを、プロセッサ・バス170及びキー／
状況バス上で、第45U及び第45V図に示すフォーマットで
S/370プロセッサ・バスI/Oメモリ・コマンドに変換す
る。ここで、プロセッサ・バス・ビットにおいて、 ０＝ ０＝I/Oメモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長 ８−31＝実バイト・アドレス キー／状況バス・ビットにおいて、 ０−３＝ 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カウント＝
０）、DMAC209はS/88プロセッサ優先順位エンコーダ212
に対する割り込み線258aを活動化する。
アップ・コマンドを、プロセッサ・バス170及びキー／
状況バス上で、第45U及び第45V図に示すフォーマットで
S/370プロセッサ・バスI/Oメモリ・コマンドに変換す
る。ここで、プロセッサ・バス・ビットにおいて、 ０＝ ０＝I/Oメモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長 ８−31＝実バイト・アドレス キー／状況バス・ビットにおいて、 ０−３＝ 記憶キー ４＝ 非動的変換 全てのデータが転送された時（バイト・カウント＝
０）、DMAC209はS/88プロセッサ優先順位エンコーダ212
に対する割り込み線258aを活動化する。
（Ｃ） S/370高優先順位メッセージ転送シーケンス・
フロー 全ての高優先順位データは、I/Oサブシステム（S/88
プロセッサ62）から発生する。DMACチャネル３は、デー
タ転送（16バイト）を実行するためにS/88プロセッサ62
によってセットアップされる。BCU156は、データ通信
（キュー・セレクト・アップ・コマンド）のためにアダ
プタ・バス・チャネル１を使用することになる。
フロー 全ての高優先順位データは、I/Oサブシステム（S/88
プロセッサ62）から発生する。DMACチャネル３は、デー
タ転送（16バイト）を実行するためにS/88プロセッサ62
によってセットアップされる。BCU156は、データ通信
（キュー・セレクト・アップ・コマンド）のためにアダ
プタ・バス・チャネル１を使用することになる。
BCU156156は、S/88プロセッサPE62がチャネル３中の
レジスタMTCに対してDMACメモリ転送カウント・ロード
を実行する時、高優先順位メッセージ要求を検出する。
この結果、BCU156はチャネル１のアダプタ・バス252上
でS/370PE85に対するキュー・セレクト・アップ・コマ
ンドを発生する。もしその要求が検出された時S/370 I/
O読取データ転送（アダプタ・バス・チャネル１）が進
行中なら、BCU156は、その要求を受け入れる前に現在の
64バイト・ブロック転送が完了するまで待つ。
レジスタMTCに対してDMACメモリ転送カウント・ロード
を実行する時、高優先順位メッセージ要求を検出する。
この結果、BCU156はチャネル１のアダプタ・バス252上
でS/370PE85に対するキュー・セレクト・アップ・コマ
ンドを発生する。もしその要求が検出された時S/370 I/
O読取データ転送（アダプタ・バス・チャネル１）が進
行中なら、BCU156は、その要求を受け入れる前に現在の
64バイト・ブロック転送が完了するまで待つ。
もしアダプタ・バス・チャネル１上にI/O活動が存在
しないなら、その要求は即時に処理されることになる。
しないなら、その要求は即時に処理されることになる。
この高優先順位メッセージ転送について次に詳細に説
明する。PE62は、もしそれがDMAC209によって使用され
ていないなら、ローカル・バス223、247の制御を獲得す
る。PE62は次に、プログラム制御によって、ローカル記
憶210中にメッセージ・データを記憶する。PE62は、第4
5W図に示すフォーマットでローカル・アドレス・バス24
7上に情報を配置することにより、DMACチャネル３メモ
リ・アドレス・レジスタMARにローカル・バッファ・メ
ッセージ開始アドレスをセットする。ここで、 31-08＝007E00＝DMACアドレス選択コマンド 07-00＝DMACチャネル３メモリ・アドレス・レジスタ
（低）選択 メモリ・アドレス・レジスタとして意図されているロ
ーカル・バッファ・メッセージの開始アドレスは、第45
X図に示すフォーマットでデータ・バス223上に配置され
る。ここで、 31-16＝ 記憶210中のローカル・バッファ・メッセージ
・データの開始アドレス 15-00＝ 予約 高位データ・バス（ビット31-16）は、DMACチャネル
３メモリ・アドレス・レジスタMARの低位（ビット15−
０）部分にロードされることになる。MARの高位ビット
（31-16）は、初期化の間にゼロにセットされている。D
MAC209は、S/88プロセッサ62に対して、線266a上でBCU
論理253を介して16ビット・ポートDSACK信号に変換され
る線265上のDTACK信号で以て応答する。
明する。PE62は、もしそれがDMAC209によって使用され
ていないなら、ローカル・バス223、247の制御を獲得す
る。PE62は次に、プログラム制御によって、ローカル記
憶210中にメッセージ・データを記憶する。PE62は、第4
5W図に示すフォーマットでローカル・アドレス・バス24
7上に情報を配置することにより、DMACチャネル３メモ
リ・アドレス・レジスタMARにローカル・バッファ・メ
ッセージ開始アドレスをセットする。ここで、 31-08＝007E00＝DMACアドレス選択コマンド 07-00＝DMACチャネル３メモリ・アドレス・レジスタ
（低）選択 メモリ・アドレス・レジスタとして意図されているロ
ーカル・バッファ・メッセージの開始アドレスは、第45
X図に示すフォーマットでデータ・バス223上に配置され
る。ここで、 31-16＝ 記憶210中のローカル・バッファ・メッセージ
・データの開始アドレス 15-00＝ 予約 高位データ・バス（ビット31-16）は、DMACチャネル
３メモリ・アドレス・レジスタMARの低位（ビット15−
０）部分にロードされることになる。MARの高位ビット
（31-16）は、初期化の間にゼロにセットされている。D
MAC209は、S/88プロセッサ62に対して、線266a上でBCU
論理253を介して16ビット・ポートDSACK信号に変換され
る線265上のDTACK信号で以て応答する。
S/88プロセッサ62は次に、第45Y図で示すフォーマッ
トでローカル・アドレス・バス247上にコマンドを配置
する。ここで、 31-08＝ 007E00＝DMACレジスタ選択コマンド 07-00＝ BCU及びDMACチャネル3MTC選択 バイト・カウント、記憶キー及びカスタマ/IOA空間ビ
ットは、第45Z図に示すフォーマットでS/88プロセッサ6
2によってデータ・バス上に配置されることになる。こ
こで、 31-20＝ 予約 19-16＝ 転送バイト・カウント・ビット。これらのビ
ットは、DMAC209及びBCU156にロードされる。それら
は、DMAC209及びBCU156に対するダブルワード・カウン
トをあらわす（最大64バイト）。
トでローカル・アドレス・バス247上にコマンドを配置
する。ここで、 31-08＝ 007E00＝DMACレジスタ選択コマンド 07-00＝ BCU及びDMACチャネル3MTC選択 バイト・カウント、記憶キー及びカスタマ/IOA空間ビ
ットは、第45Z図に示すフォーマットでS/88プロセッサ6
2によってデータ・バス上に配置されることになる。こ
こで、 31-20＝ 予約 19-16＝ 転送バイト・カウント・ビット。これらのビ
ットは、DMAC209及びBCU156にロードされる。それら
は、DMAC209及びBCU156に対するダブルワード・カウン
トをあらわす（最大64バイト）。
15-12＝ ゼロ 11-08＝ 記憶キー 07＝ カスタマ/IOA空間ビット 06-00＝ 予約 DMAC209は、データ・バス223の高位ワード（バイト・
カウント）を、チャネル３メモリ転送カウント・レジス
タMTC中にロードする。BCU156は、この特定のコマンド
が、ビット19-16をキュー・セレクト・アップ・カウン
タ254に格納しビット11-07をチャネル１アドレス・レジ
スタ227に格納することによってアドレス・バス247上に
あらわれるとき、そのデータ・バス内容を獲得する。
カウント）を、チャネル３メモリ転送カウント・レジス
タMTC中にロードする。BCU156は、この特定のコマンド
が、ビット19-16をキュー・セレクト・アップ・カウン
タ254に格納しビット11-07をチャネル１アドレス・レジ
スタ227に格納することによってアドレス・バス247上に
あらわれるとき、そのデータ・バス内容を獲得する。
DMAC209は、PE62に対して、線266a、ｂ上の32ビット
・ポートDSACK応答にDTACK信号を変換する論理253に対
するDTACK信号で応答する。この動作は、BCU156に、ロ
ーカル記憶210からS/370BSM162に対する高優先順位メッ
セージ転送を開始するように報知する。その転送バイト
・カウントは、第45Z図に記す追加的なデータととも
に、BCUによって発生されたキュー・セレクト・アップ
・コマンドの間にバス・アダプタ154に提供される。キ
ュー選択カウンタ254は、チャネル１書込コマンド・レ
ジスタ225のビット４−７にロードされる。BCU156は、
バス290を介してレジスタ225にキュー・セレクト・アッ
プ・コマンドを配置し、レジスタ225中のデータは、第4
5AA図に示すフォーマットでアダプタ・バス252（チャネ
ル１）上に配置される。ここで、 ０−１＝ キュー・セレクト・アップ・コマンド（書
込） ２−７＝ フィールド長−１（16バイト） レジスタ227を介してアドレス／データ・バス251上に
配置される情報は、第45AB図に示されており、ここで、 ０−３＝ 記憶キー ４−６＝ ゼロ ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−31＝ 無関係 バス252及び251じょうのデータは、それぞれ、アダプ
タ・レジスタ125及び123にロードされる。BCU論理253は
次に、REQんせ263d（DMAチャネル要求）を付勢する。DM
AC209は（MARからの）I/Oバッファ開始アドレスをロー
カル・バス上に配置し、ACK（DMACチャネル３肯定応
答）線264dを立ち上げる。BCU156は次に、ローカル記憶
210中のアドレスされたI/Oバッファ中のデータの最初の
４バイトを、SYNCレジスタ113を介する２サブサイクル
でアダプタ・バッファ260に転送する。それに続く４バ
イトは、バス・アダプタ154に対するタグ・アップ・コ
マンドと、DMACに対するREQ/ACK線263d、264dによって
指令されるシーケンスによって転送される。BCU156は、
バス・アダプタ154に提供される各ダブルワード（32ビ
ット）毎に、そのバイト・カウントをデクリメントす
る。
・ポートDSACK応答にDTACK信号を変換する論理253に対
するDTACK信号で応答する。この動作は、BCU156に、ロ
ーカル記憶210からS/370BSM162に対する高優先順位メッ
セージ転送を開始するように報知する。その転送バイト
・カウントは、第45Z図に記す追加的なデータととも
に、BCUによって発生されたキュー・セレクト・アップ
・コマンドの間にバス・アダプタ154に提供される。キ
ュー選択カウンタ254は、チャネル１書込コマンド・レ
ジスタ225のビット４−７にロードされる。BCU156は、
バス290を介してレジスタ225にキュー・セレクト・アッ
プ・コマンドを配置し、レジスタ225中のデータは、第4
5AA図に示すフォーマットでアダプタ・バス252（チャネ
ル１）上に配置される。ここで、 ０−１＝ キュー・セレクト・アップ・コマンド（書
込） ２−７＝ フィールド長−１（16バイト） レジスタ227を介してアドレス／データ・バス251上に
配置される情報は、第45AB図に示されており、ここで、 ０−３＝ 記憶キー ４−６＝ ゼロ ７＝ １＝カスタマ領域アクセス ０＝マイクロコード領域アクセス ８−31＝ 無関係 バス252及び251じょうのデータは、それぞれ、アダプ
タ・レジスタ125及び123にロードされる。BCU論理253は
次に、REQんせ263d（DMAチャネル要求）を付勢する。DM
AC209は（MARからの）I/Oバッファ開始アドレスをロー
カル・バス上に配置し、ACK（DMACチャネル３肯定応
答）線264dを立ち上げる。BCU156は次に、ローカル記憶
210中のアドレスされたI/Oバッファ中のデータの最初の
４バイトを、SYNCレジスタ113を介する２サブサイクル
でアダプタ・バッファ260に転送する。それに続く４バ
イトは、バス・アダプタ154に対するタグ・アップ・コ
マンドと、DMACに対するREQ/ACK線263d、264dによって
指令されるシーケンスによって転送される。BCU156は、
バス・アダプタ154に提供される各ダブルワード（32ビ
ット）毎に、そのバイト・カウントをデクリメントす
る。
バス・アダプタ154は、記憶162の領域189にメッセー
ジを送るために、キュー・セレクト・アップ・コマンド
をS/370プロセッサ・バスI/Oメモリ・コマンドに変換す
る。そのフォーマットは、第45AC図に示されており、こ
こで、PROC BUSビットは、 ０＝ ０＝I/Oメモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長（最大64バイト） ８−31＝ （アダプタ・レジスタ110、112からの）実バ
イト・アドレス プロセッサ85キー／状況バスは、第45AD図に示すフォ
ーマットをもち、ここで、 ０−３＝ 記憶キー ４＝ 動的変換なし そのメッセージ・データが全てバス・アダプタ154
（バイト・カウント＝０）に転送された時、DMAC209はS
/88プロセッサ優先順位エンコーダ212に対する割り込み
線209を活動化する。DMAC209は、そのデータ・バス248
の最下位バイトから、ローカル・データ・バス223のド
ライバ・レシーバ234及びビット23-16を介してS/88プロ
セッサ・データ・バス161Dのビット23-16に割り込みベ
クタを提供する。DMAC209は、PE62に、16ビットDSACKを
返す。
ジを送るために、キュー・セレクト・アップ・コマンド
をS/370プロセッサ・バスI/Oメモリ・コマンドに変換す
る。そのフォーマットは、第45AC図に示されており、こ
こで、PROC BUSビットは、 ０＝ ０＝I/Oメモリ・コマンド １＝ ０＝記憶動作 ２−７＝ フィールド長（最大64バイト） ８−31＝ （アダプタ・レジスタ110、112からの）実バ
イト・アドレス プロセッサ85キー／状況バスは、第45AD図に示すフォ
ーマットをもち、ここで、 ０−３＝ 記憶キー ４＝ 動的変換なし そのメッセージ・データが全てバス・アダプタ154
（バイト・カウント＝０）に転送された時、DMAC209はS
/88プロセッサ優先順位エンコーダ212に対する割り込み
線209を活動化する。DMAC209は、そのデータ・バス248
の最下位バイトから、ローカル・データ・バス223のド
ライバ・レシーバ234及びビット23-16を介してS/88プロ
セッサ・データ・バス161Dのビット23-16に割り込みベ
クタを提供する。DMAC209は、PE62に、16ビットDSACKを
返す。
（Ｄ） BCU状況コマンド 読取BCU状況コマンドは、BCU156の現在の状況を読取
るためにS/88プロセッサ62によって発行することができ
る。そのコマンドは、第45AE図に示すフォーマットで、
S/88プロセッサ62によってアドレス・バス247じょうに
配置される。すなわち、 31-00＝ 0074010C−読取BCU状況コマンド BCU156は、第45F図に示す状況をデータ・バス上に配
置し、DSACK（32ビット・ポート）をバス266PE62上に配
置する。第45AF図に示すビットは次のことをあらわす。
るためにS/88プロセッサ62によって発行することができ
る。そのコマンドは、第45AE図に示すフォーマットで、
S/88プロセッサ62によってアドレス・バス247じょうに
配置される。すなわち、 31-00＝ 0074010C−読取BCU状況コマンド BCU156は、第45F図に示す状況をデータ・バス上に配
置し、DSACK（32ビット・ポート）をバス266PE62上に配
置する。第45AF図に示すビットは次のことをあらわす。
31-29＝ アダプタ・バス・チャネル０状況−キーチェ
ック、アドレス・チェック 28＝ １＝最後のデータ・サイクル ０＝他の全てのデータ・サイクル 27-26＝ アダプタ・バス・チャネル１状況−キーチェ
ック、アドレス・チェック 25＝ バッファが可用でない（キュー・セレクト・アッ
プ・コマンド） 24＝ １＝最後のデータ・サイクル ０＝他の全てのデータ・サイクル 23＝ アダプタ・バス・チャネル０タグ・ダウン 22＝ アダプタ・バス・チャネル１タグ・ダウン 21＝ BSM読取同期チェック 20＝ BSM読取セレクト・アップ要求／保留ラッチ 19＝ BSM書込セレクト・アップ要求／保留ラッチ 18＝ キュー・セレクト・アップ要求／保留ラッチ 17＝ 読取メイルボックス進行中 16＝ BSM読取進行中 15＝ BSM書込進行中 14＝ キュー・セレクト・アップ進行中 BCU状況ビット21（BSM読取同期チェック）は、S/88プ
ロセッサ62によって読取られた後、リセットされること
になる。このビットは、BSM動作が完了した時バス・ア
ダプタ154及びBCU156バイト・カウントが一致しないこ
とを示す。それゆえ、再同期を要するエラーが検出され
る。
ック、アドレス・チェック 28＝ １＝最後のデータ・サイクル ０＝他の全てのデータ・サイクル 27-26＝ アダプタ・バス・チャネル１状況−キーチェ
ック、アドレス・チェック 25＝ バッファが可用でない（キュー・セレクト・アッ
プ・コマンド） 24＝ １＝最後のデータ・サイクル ０＝他の全てのデータ・サイクル 23＝ アダプタ・バス・チャネル０タグ・ダウン 22＝ アダプタ・バス・チャネル１タグ・ダウン 21＝ BSM読取同期チェック 20＝ BSM読取セレクト・アップ要求／保留ラッチ 19＝ BSM書込セレクト・アップ要求／保留ラッチ 18＝ キュー・セレクト・アップ要求／保留ラッチ 17＝ 読取メイルボックス進行中 16＝ BSM読取進行中 15＝ BSM書込進行中 14＝ キュー・セレクト・アップ進行中 BCU状況ビット21（BSM読取同期チェック）は、S/88プ
ロセッサ62によって読取られた後、リセットされること
になる。このビットは、BSM動作が完了した時バス・ア
ダプタ154及びBCU156バイト・カウントが一致しないこ
とを示す。それゆえ、再同期を要するエラーが検出され
る。
BSM書込動作の場合、バス・アダプタ154は、全てのデ
ータが受信されたことを示すために、タグ・ダウン262b
を活動化する。タグ・ダウン262bは次に、バス・アダプ
タ154によって非活動化され、その時点で状況表示子がB
CU156に提供されBCU156によって獲得される。もしタグ
・ダウンが100μ秒以内に非活動化されないなら、BCU15
6はバス・アダプタ154に対するキャンセル線（図示しな
い）を活動化する。このことは次に、バス・アダプタ15
4のBCU156からの切り放しをもたらす。タグ・ダウン262
bはまた、コマンド／状況バス252を介してはBCU156に報
告することがでないエラーを示すためにバス・アダプタ
154によって使用される。
ータが受信されたことを示すために、タグ・ダウン262b
を活動化する。タグ・ダウン262bは次に、バス・アダプ
タ154によって非活動化され、その時点で状況表示子がB
CU156に提供されBCU156によって獲得される。もしタグ
・ダウンが100μ秒以内に非活動化されないなら、BCU15
6はバス・アダプタ154に対するキャンセル線（図示しな
い）を活動化する。このことは次に、バス・アダプタ15
4のBCU156からの切り放しをもたらす。タグ・ダウン262
bはまた、コマンド／状況バス252を介してはBCU156に報
告することがでないエラーを示すためにバス・アダプタ
154によって使用される。
（Ｅ） プログラムされたBCUリセット PE62によって発行されるプログラムされたBCUリセッ
トは、BCU156に対する電源投入時リセットと同一の機能
を果たす。それは、BCUの任意の以上条件をリセットす
るために、任意の時点で発行することができる。しか
し、このコマンドを実行するためには、ハードウェアに
よってローカル・バス・サイクル（007EXXXX）が認識さ
れなくてはならない。
トは、BCU156に対する電源投入時リセットと同一の機能
を果たす。それは、BCUの任意の以上条件をリセットす
るために、任意の時点で発行することができる。しか
し、このコマンドを実行するためには、ハードウェアに
よってローカル・バス・サイクル（007EXXXX）が認識さ
れなくてはならない。
このコマンドは、第45AG図で示すフォーマットでS/88
プロセッサによってローカル・アドレス・バス247上に
配置され、ここで、 31-00＝ 007E0000-BCUリセット・コマンド そのデータ・バス内容は、BCU156によって無視される
ことになる。BCU156はS/88プロセッサ62に対して、線26
6a、ｂ上でDSACK（32ビット・ポート）を返すことにな
る。
プロセッサによってローカル・アドレス・バス247上に
配置され、ここで、 31-00＝ 007E0000-BCUリセット・コマンド そのデータ・バス内容は、BCU156によって無視される
ことになる。BCU156はS/88プロセッサ62に対して、線26
6a、ｂ上でDSACK（32ビット・ポート）を返すことにな
る。
E22.カウント、キー、及びデータ・フォーマット・エミ
ュレーション（第46AないしＫ図） S/88上でのS/370DASDのエミュレーションについて、S
/370 I/OプログラムをS/88プロセッサ及びI/O装置によ
って実行することができるような好適な様式を示す例に
よって説明しよう。S/370は、オブジェクト・システム
と呼ばれ、S/88はターゲット・システムと呼ばれる。オ
ブジェクト・システムのためのDASD（直接アクセス記憶
装置）データは、エミュレーション・フォーマットでタ
ーゲット・システムによって維持される。S/370プロセ
ッサで走るS/370コードは、オブジェクト・システム・
ソフトウェアと呼ばれる。以下の説明は３つの部分に分
けられる。
ュレーション（第46AないしＫ図） S/88上でのS/370DASDのエミュレーションについて、S
/370 I/OプログラムをS/88プロセッサ及びI/O装置によ
って実行することができるような好適な様式を示す例に
よって説明しよう。S/370は、オブジェクト・システム
と呼ばれ、S/88はターゲット・システムと呼ばれる。オ
ブジェクト・システムのためのDASD（直接アクセス記憶
装置）データは、エミュレーション・フォーマットでタ
ーゲット・システムによって維持される。S/370プロセ
ッサで走るS/370コードは、オブジェクト・システム・
ソフトウェアと呼ばれる。以下の説明は３つの部分に分
けられる。
（１） オブジェクト・システム− ここでは、既存の
S/370直接アクセス記憶製品によって使用されるカウン
ト、キー、及び記録フォーマットの簡単な説明を与え
る。
S/370直接アクセス記憶製品によって使用されるカウン
ト、キー、及び記録フォーマットの簡単な説明を与え
る。
（２） ターゲット・システム− ここでは、DASDプロ
グラム・インターフェース・モデルを説明する。
グラム・インターフェース・モデルを説明する。
（３） エミュレーション・フォーマット− ここで
は、使用されるエミュレーション・フォーマットへのオ
ブジェクト・システム・フィールドのマッピングを説明
する。
は、使用されるエミュレーション・フォーマットへのオ
ブジェクト・システム・フィールドのマッピングを説明
する。
（４） エミュレーション機能− ここでは、エミュレ
ーション機能へのオブジェクト・システム機能のマッピ
ングを説明する。
ーション機能へのオブジェクト・システム機能のマッピ
ングを説明する。
（１） オブジェクト・システム DASD物理的媒体は、シリンダと、トラックに区画され
る。そのめいめいの数及び容量は、DASDのタイプ及びモ
デルで異なる。各シリンダは、２バイトのシリンダ番号
（CC）によってプログラムがアドレス可能であり、シリ
ンダ内の個々のトラックは、めいめいが２バイトのヘッ
ド番号（HH）によってアドレス可能な個別の読取／書込
ヘッドによってアクセスされる。トラックの物理的位置
は、そのシリンダ及び与えられ、それゆえ、４バイト・
トラック・アドレス（CCHH）によって指定される。各ト
ラックは、ホーム・アドレスと、トラック記述子（レコ
ード０）と、１つまたはそれ以上のデータ・レコードを
有する。各レコードのサイズはプログラム可能である。
そして、ホーム・アドレス及びレコード・サイズがトラ
ック上に書かれる時、そのトラックはフォーマットされ
たと称される。全てのトラックは、そのトラック・イン
デックスから次のトラック・インデックスへとフォーマ
ットされる。第46A図は、そのような１つのトラックを
示す。
る。そのめいめいの数及び容量は、DASDのタイプ及びモ
デルで異なる。各シリンダは、２バイトのシリンダ番号
（CC）によってプログラムがアドレス可能であり、シリ
ンダ内の個々のトラックは、めいめいが２バイトのヘッ
ド番号（HH）によってアドレス可能な個別の読取／書込
ヘッドによってアクセスされる。トラックの物理的位置
は、そのシリンダ及び与えられ、それゆえ、４バイト・
トラック・アドレス（CCHH）によって指定される。各ト
ラックは、ホーム・アドレスと、トラック記述子（レコ
ード０）と、１つまたはそれ以上のデータ・レコードを
有する。各レコードのサイズはプログラム可能である。
そして、ホーム・アドレス及びレコード・サイズがトラ
ック上に書かれる時、そのトラックはフォーマットされ
たと称される。全てのトラックは、そのトラック・イン
デックスから次のトラック・インデックスへとフォーマ
ットされる。第46A図は、そのような１つのトラックを
示す。
物理的媒体上に記録された情報の基本的単位は、８つ
のビットからなるデータ・バイトである。データ・バイ
トのグループが領域を構成し、装置は、それらの領域の
間にギャップを書き込むことによってこれらの領域を分
割する。各レコードは２つの（カウント、データ）また
は３つの（カウント、キー、データ）領域からなり、一
方、ホームアドレスは、１つだけの領域からなる。オブ
ジェクト・システム・レコードを構成する３つの領域
は、カウント、キー（オプション）、及びデータであ
る。
のビットからなるデータ・バイトである。データ・バイ
トのグループが領域を構成し、装置は、それらの領域の
間にギャップを書き込むことによってこれらの領域を分
割する。各レコードは２つの（カウント、データ）また
は３つの（カウント、キー、データ）領域からなり、一
方、ホームアドレスは、１つだけの領域からなる。オブ
ジェクト・システム・レコードを構成する３つの領域
は、カウント、キー（オプション）、及びデータであ
る。
カウント領域は、次のようなフィールドを含む。
Ｆ フラグ １バイト トラック条件、論理レコード・
トラック・オーバーフローをあらわす。
トラック・オーバーフローをあらわす。
CCHH トラック・アドレス ２バイト トラックが物理
的に位置するシリンダ及びヘッド番号を示す。
的に位置するシリンダ及びヘッド番号を示す。
Ｒ レコード番号 １バイト トラック上のレコードの
順次番号を示す。
順次番号を示す。
KL キー長 １バイト キー領域中のバイト数を示す。
DL データ長 ２バイト データ領域中のバイト数をあ
らわす。
らわす。
ECC エラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
キー領域は、次のようなフィールドを含む。
（もしKL＝０なら、この領域及びそのギャップは、省
略される）KEY キー KLバイト ユーザー・データ ECC エラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
略される）KEY キー KLバイト ユーザー・データ ECC エラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
データ領域は、次のようなフィールドを含む。
DATA データ DLバイト ユーザー・データ ECC エラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
各トラックの最初の領域は、ホーム・アドレスであ
る。それは、次のフィールドを含む。
る。それは、次のフィールドを含む。
Ｆ フラグ １バイト トラック条件を示す。
CCHH トラック・アドレス ２バイト トラックが物理
的に位置するシリンダ及びヘッド番号を示す。
的に位置するシリンダ及びヘッド番号を示す。
ECC エラー・コード ２バイト エラー検出／訂正コ
ードとして使用される。
ードとして使用される。
レコード０（トラック記述子）は常に、ホーム・アド
レスに続く最初のレコードである。好適なプログラミン
グ・システムにおいては、レコード0 CCHHフィールド
は、そのトラックが欠陥としてフラグされた場合の代替
トラックを決定する。キー長は、レコード０の場合通常
ゼロである。キー領域はオプションであって、もし存在
するなら、１乃至255バイトを含むことができる。レコ
ードの数は、フォーマット書込CCWコマンドが、カウン
ト、キー及びデータ領域を書込時に決定される。レコー
ドがフォーマットされた後、ユーザー・データ領域はそ
のトラックの隣接レコードを破壊することなく読取り、
または再書込することができる。もしレコードが再フォ
ーマットされたなら、そのトラック上のそれに続くレコ
ードが破壊される。
レスに続く最初のレコードである。好適なプログラミン
グ・システムにおいては、レコード0 CCHHフィールド
は、そのトラックが欠陥としてフラグされた場合の代替
トラックを決定する。キー長は、レコード０の場合通常
ゼロである。キー領域はオプションであって、もし存在
するなら、１乃至255バイトを含むことができる。レコ
ードの数は、フォーマット書込CCWコマンドが、カウン
ト、キー及びデータ領域を書込時に決定される。レコー
ドがフォーマットされた後、ユーザー・データ領域はそ
のトラックの隣接レコードを破壊することなく読取り、
または再書込することができる。もしレコードが再フォ
ーマットされたなら、そのトラック上のそれに続くレコ
ードが破壊される。
（２） ターゲット・システム DASD（第46B図）は、１から順次的に番号付けされた4
096ブロックのデータを含むファィルの形式でS/88マイ
クロコードに提供される。エミュレーション機構は、オ
ブジェクト・システム・フォーマット及び機能を、使用
可能なターゲット・システム・フォーマット及び機能の
組合せにマップする。
096ブロックのデータを含むファィルの形式でS/88マイ
クロコードに提供される。エミュレーション機構は、オ
ブジェクト・システム・フォーマット及び機能を、使用
可能なターゲット・システム・フォーマット及び機能の
組合せにマップする。
（３） エミュレーション・フォーマット オブジェクト・システムにおけるDASDの物理的パラメ
ータは、タイプとモデルによって異なる。DASタイプと
モデルは、さまざまなパラメータとともに、ターゲット
・システム・ファィル（第46C図）の最初のデータ・ブ
ロック（情報）に維持される。このファィルの残りは、
エミュレートされたオブジェクト・トラック・データ
（第46C図）を含む。各トラック毎に必要とされるター
ゲット・システム・データ・ブロックの数は、最初のデ
ータ・ブロックに維持されているパラメータである。CC
HH＝0000で始まる、オブジェクト・システム中の各トラ
ックは、ターゲット・システム・ファィル中に順次的に
維持される。その開始ブロック番号は、CCHHと、情報ブ
ロック中に維持されるオブジェクト・ディスク・サイズ
が与えられると計算することができる。
ータは、タイプとモデルによって異なる。DASタイプと
モデルは、さまざまなパラメータとともに、ターゲット
・システム・ファィル（第46C図）の最初のデータ・ブ
ロック（情報）に維持される。このファィルの残りは、
エミュレートされたオブジェクト・トラック・データ
（第46C図）を含む。各トラック毎に必要とされるター
ゲット・システム・データ・ブロックの数は、最初のデ
ータ・ブロックに維持されているパラメータである。CC
HH＝0000で始まる、オブジェクト・システム中の各トラ
ックは、ターゲット・システム・ファィル中に順次的に
維持される。その開始ブロック番号は、CCHHと、情報ブ
ロック中に維持されるオブジェクト・ディスク・サイズ
が与えられると計算することができる。
エミュレートされた各トラック（第46D図）は、現在
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
そのトラック上に存在するレコードのディレクトリと、
ディレクトリ・ヘッダと、各レコードのユーザー・デー
タ（キー、データ）を含む。そのディレクトリは、特定
のレコードのためのデータを探し出し、レコードまたは
キー上の検索動作を実行し、トラック上の最後のレコー
ドにアクセスし、トラック・オーバーフローを処理する
ために使用される。
オブジェクト・システム・データは、維持、暗示的に
保持、及び維持しない、という３つの様式の１つでエミ
ュレーション環境で処理される。
保持、及び維持しない、という３つの様式の１つでエミ
ュレーション環境で処理される。
全てのギャップは不要であって、維持されない。ECC
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。このことは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチェックされ棄却されることを意味する。
は、データの完全性がターゲット・システムによって維
持されるので、作成されずまた維持されない。ターゲッ
ト・システムによって提供されるプログラム・モデルが
全ての障害的物理表面領域を除去するので、オブジェク
ト・システム中の代替トラックが障害のない様式で実現
される。このことは、トラック条件を示すフラグ・バイ
ト（Ｆ）が維持されず、オブジェクト・システム・ソフ
トウェアによって書かれるフラグ・バイトが有効性のた
めチェックされ棄却されることを意味する。
オブジェクト・システム・ソフトウェアによって渡さ
れるCCHH（トラック・アドレス）は、ターゲット・シス
テムDASDファィル中のエミュレートされたトラックの位
置を計算するために使用される。それは、後述するトラ
ック・ヘッダ中に維持されるが、エミュレートされたト
ラックのカウント及びホーム・アドレスを通じて増加し
ない。ホーム・アドレスは、明示的領域としては維持さ
れない。やはりオブジェクト・システム・ソフトウェア
によって渡されるレコード番号（Ｒ）は、暗示的に維持
され、明示データとしては現れない。
れるCCHH（トラック・アドレス）は、ターゲット・シス
テムDASDファィル中のエミュレートされたトラックの位
置を計算するために使用される。それは、後述するトラ
ック・ヘッダ中に維持されるが、エミュレートされたト
ラックのカウント及びホーム・アドレスを通じて増加し
ない。ホーム・アドレスは、明示的領域としては維持さ
れない。やはりオブジェクト・システム・ソフトウェア
によって渡されるレコード番号（Ｒ）は、暗示的に維持
され、明示データとしては現れない。
各レコードの、ユーザー・データ・オプションのキー
及びデータ・フィールドは、トラック・ディレクトリ
（第46D図）の直ぐ後に続くエミュレートされたトラッ
クに順次的な様式で維持される。
及びデータ・フィールドは、トラック・ディレクトリ
（第46D図）の直ぐ後に続くエミュレートされたトラッ
クに順次的な様式で維持される。
オブジェクト・システム・データの残り（Ｆ（論理レ
コード・トラック・オーバーフロー）、KL及びDL）は、
トラック・ディレクトリに維持される（第46E図）。デ
ィレクトリ・エントリは、Ｆと、KLと、DLと、レコード
毎のユーザー・データ（キー及びデータ）に対するポイ
ンタｐを含む。第46E図は、ヘッダと、ディレクトリ及
びユーザー・データ構成と、エミュレートされたトラッ
クのターゲット・システム4KBブロックに対するマッピ
ングを示す。ポインタp0-p2は、ユーザー・データ・レ
コード０−２の開始アドレス（4KBブロック内の）を指
し示す。
コード・トラック・オーバーフロー）、KL及びDL）は、
トラック・ディレクトリに維持される（第46E図）。デ
ィレクトリ・エントリは、Ｆと、KLと、DLと、レコード
毎のユーザー・データ（キー及びデータ）に対するポイ
ンタｐを含む。第46E図は、ヘッダと、ディレクトリ及
びユーザー・データ構成と、エミュレートされたトラッ
クのターゲット・システム4KBブロックに対するマッピ
ングを示す。ポインタp0-p2は、ユーザー・データ・レ
コード０−２の開始アドレス（4KBブロック内の）を指
し示す。
（４） エミュレーション機能 この章は、オブジェクト・システムのDASD CCWコマン
ドのいくつかを与える点での、上述のエミュレーション
・フォーマットの使用に関連するものである。第46F乃
至Ｋ図は、包括的に、読取及び書込動作の間に、オブジ
ェクト・システム・ソフトウェアによって転送されるデ
ータを表す。ホーム・アドレスに関連するCCW動作の場
合、第46F図の下及びCCHHが計算され、あるいはチェッ
クされるが、エミュレートされたトラックにはなにも書
かれない。
ドのいくつかを与える点での、上述のエミュレーション
・フォーマットの使用に関連するものである。第46F乃
至Ｋ図は、包括的に、読取及び書込動作の間に、オブジ
ェクト・システム・ソフトウェアによって転送されるデ
ータを表す。ホーム・アドレスに関連するCCW動作の場
合、第46F図の下及びCCHHが計算され、あるいはチェッ
クされるが、エミュレートされたトラックにはなにも書
かれない。
レコード０に係わるCCW動作の場合（第46G図）、CCHH
及びＲフィールドがチェックされるが何も書かれない。
KL及びDLフィールドは、適切なディレクトリ・エントリ
との間で転送される。レコード・ゼロは、ユーザー・デ
ータ領域中へのオフセット・ゼロにある。
及びＲフィールドがチェックされるが何も書かれない。
KL及びDLフィールドは、適切なディレクトリ・エントリ
との間で転送される。レコード・ゼロは、ユーザー・デ
ータ領域中へのオフセット・ゼロにある。
カウントに関与するCCW動作は常にヘッドをトラック
中の次のレコードへと向き付ける（第46H図）。キー及
びデータに係わるCCW動作の場合、ユーザー・データの
位置及びサイズがディレクトリ中に見出される（第46I
図）。カウント、キー及びデータに関与するCCW動作は
読取／書込ヘッドをトラック中の次のレコードへと向き
付ける（第46H図）。多重カウント、キー及びデータに
係わるCCW動作の場合、処理は、次のディレクトリ・エ
ントリで始まり、最後の有効ディレクトリ・エントリま
で続く（第46K図）。
中の次のレコードへと向き付ける（第46H図）。キー及
びデータに係わるCCW動作の場合、ユーザー・データの
位置及びサイズがディレクトリ中に見出される（第46I
図）。カウント、キー及びデータに関与するCCW動作は
読取／書込ヘッドをトラック中の次のレコードへと向き
付ける（第46H図）。多重カウント、キー及びデータに
係わるCCW動作の場合、処理は、次のディレクトリ・エ
ントリで始まり、最後の有効ディレクトリ・エントリま
で続く（第46K図）。
E23. S/88とS/370による実記憶16の共有 （１） 序論 さて、１つのまたはそれ以上のS/370プロセッサのた
めの実（物理的）記憶16における１つのまたはそれ以上
の領域の「盗取」と、記憶16の管理及びマッピングにつ
いて詳細に説明する。
めの実（物理的）記憶16における１つのまたはそれ以上
の領域の「盗取」と、記憶16の管理及びマッピングにつ
いて詳細に説明する。
関連する図は次のとおりである。
第10図は、S/88仮想記憶106及び物理記憶16と、S/370
プロセッサ21、23と、25、27と、29、31のためのS/370
物理的記憶領域162-164の割り振りについて概念的に示
す図である。
プロセッサ21、23と、25、27と、29、31のためのS/370
物理的記憶領域162-164の割り振りについて概念的に示
す図である。
第47図は、S/88物理記憶16からS/88領域を獲得する方
法を動的に示している。
法を動的に示している。
第48A乃至Ｋ図は、マッピングがS/370記憶領域の獲得
を許容するように制御されるS/88記憶管理において使用
されるような既知の仮想／ソフトウェア・マッピングを
示している。
を許容するように制御されるS/88記憶管理において使用
されるような既知の仮想／ソフトウェア・マッピングを
示している。
記憶16は、4KBページ及び、各4KBページ毎に１つの複
数の記憶マップ・エントリ（mme）に分割され、合弁し
て記憶16全体をマップするmmeアレイ（第48A図）に含ま
れる。使用のため割当てられていないエントリは、各エ
ントリ（第48A図）においてリスト中の前及び次のエン
トリの物理記憶ページ（ポインタ）を含めることによっ
て「自由リスト」に結び付けられる。S/88オペレーティ
ング・システムのソフトウェア・ポインタは常に、自由
リストの開始点を指し示す。物理記憶ページは、この自
由リストの開始からさまざまなプロセスに割当てられ、
自由リストに戻されるページは、好適には自由リストの
開始点に配置される。その「前及び次の」ページ番号及
び自由リストの開始に対するソフトウェア・ポインタ
は、適切に更新される。
数の記憶マップ・エントリ（mme）に分割され、合弁し
て記憶16全体をマップするmmeアレイ（第48A図）に含ま
れる。使用のため割当てられていないエントリは、各エ
ントリ（第48A図）においてリスト中の前及び次のエン
トリの物理記憶ページ（ポインタ）を含めることによっ
て「自由リスト」に結び付けられる。S/88オペレーティ
ング・システムのソフトウェア・ポインタは常に、自由
リストの開始点を指し示す。物理記憶ページは、この自
由リストの開始からさまざまなプロセスに割当てられ、
自由リストに戻されるページは、好適には自由リストの
開始点に配置される。その「前及び次の」ページ番号及
び自由リストの開始に対するソフトウェア・ポインタ
は、適切に更新される。
システム/88がブートされる時、これらのエントリ
は、連続的なアドレス順に自由リストに配置され、この
時点次はわずかな数のページしか使用には割当てられな
い。それゆえ、自由リストから割当てに利用可能な記憶
16の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば162、163、164）はS/370プロセッ
サから「盗取」しなくてはならない。その後、ページが
必要に応じて自由リストから割当てられ自由リストに戻
されるにつれて、自由リスト上の大きい連続ブロック
は、細分化されて最早利用可能ではなくなる。もし連続
的なS/370領域を作成しようとする試みがなされたとし
たら、全てのプロセスを停止し、十分な連続領域が可用
となるまでさまざまなプロセスに既に割当てられている
記憶ブロックを再割当てするために複雑なルーチンを実
行する必要がある。
は、連続的なアドレス順に自由リストに配置され、この
時点次はわずかな数のページしか使用には割当てられな
い。それゆえ、自由リストから割当てに利用可能な記憶
16の大きい連続領域が存在する。それゆえ、ブート時点
で、記憶領域（例えば162、163、164）はS/370プロセッ
サから「盗取」しなくてはならない。その後、ページが
必要に応じて自由リストから割当てられ自由リストに戻
されるにつれて、自由リスト上の大きい連続ブロック
は、細分化されて最早利用可能ではなくなる。もし連続
的なS/370領域を作成しようとする試みがなされたとし
たら、全てのプロセスを停止し、十分な連続領域が可用
となるまでさまざまなプロセスに既に割当てられている
記憶ブロックを再割当てするために複雑なルーチンを実
行する必要がある。
後述するアプリケーション・プログラムEXEC370におけ
るサービス・ルーチンが、S/88オペレーティング・シス
テムからS/370記憶領域を「盗む」ための機能を与え
る。
るサービス・ルーチンが、S/88オペレーティング・シス
テムからS/370記憶領域を「盗む」ための機能を与え
る。
（２） S/88記憶16のマッピング しかし、先ず最初に、第48A乃至Ｋ図を参照して、S/8
8主記憶16の管理／マッピングの好適な態様について説
明する。第48A図は、プロセスの仮想アドレス空間を維
持するためにS/88オペレーティング・システムによって
セット・アップされるソフトウェア構造の簡単な概要図
である。そのソフトウェア構造は、次のような要素から
なる。
8主記憶16の管理／マッピングの好適な態様について説
明する。第48A図は、プロセスの仮想アドレス空間を維
持するためにS/88オペレーティング・システムによって
セット・アップされるソフトウェア構造の簡単な概要図
である。そのソフトウェア構造は、次のような要素から
なる。
pte−処理テーブル・エントリ（プロセスをあらわす） pmb−プロセス・マップ・ブロック。互いに連鎖される
と、それらは、この処理の仮想アドレス空間のための、
apteに対する（pmeの）ポインタを含むことになる。
と、それらは、この処理の仮想アドレス空間のための、
apteに対する（pmeの）ポインタを含むことになる。
pmbp−チェインの最初のpmbに対するpte中のポインタ pme-pmbに含まれる（apteを指し示す）プロセス・マッ
プ・エントリ mme−物理的記憶マップ・エントリ。mmeアレイ中に含ま
れると、システム、すなわち記憶16中の物理記憶の4KB
ページ毎に１つのmmeが存在する。
プ・エントリ mme−物理的記憶マップ・エントリ。mmeアレイ中に含ま
れると、システム、すなわち記憶16中の物理記憶の4KB
ページ毎に１つのmmeが存在する。
apte−アクティブ・ページ・テーブル・エントリ。apt
ブロック中に含まれると、システムの各固有仮想ページ
毎に１つのapteが存在する。
ブロック中に含まれると、システムの各固有仮想ページ
毎に１つのapteが存在する。
vpn−プロセスの仮想アドレス空間内の仮想ページ番号 pmt−プロセス管理テーブル。システムの各プロセス（p
te）に対してpmt中にポインタptepが存在する。
te）に対してpmt中にポインタptepが存在する。
ptep−１つのプロセスに対するプロセス・テーブル・エ
ントリ・ポインタ 第48A図の記憶マップ構造は、記憶管理ユニット105
（第10及び47図）によって使用される。これは、１つま
たはそれ以上のmmeアレイ（第48C図）からなり、好適な
実施例では、512個の順序付けられたmmeを含む。各mme
は、１つの4KBの実記憶をあらわし、それゆえ、mmeアレ
イは、512×4KB＝2MBの連続的記憶をあらわす。
ントリ・ポインタ 第48A図の記憶マップ構造は、記憶管理ユニット105
（第10及び47図）によって使用される。これは、１つま
たはそれ以上のmmeアレイ（第48C図）からなり、好適な
実施例では、512個の順序付けられたmmeを含む。各mme
は、１つの4KBの実記憶をあらわし、それゆえ、mmeアレ
イは、512×4KB＝2MBの連続的記憶をあらわす。
第47図の記憶マップ・アレイは、概念的には、連続的
順序で配列されmmeアレイの全てのをあらわしている。
順序で配列されmmeアレイの全てのをあらわしている。
mmeは、通常、３つのリストのうちの１つに連糸され
る。
る。
１） 使用済みリスト・プロセスに割当てられたmme ２） リクレーム・リスト、自由リストに返却されるべ
きmme ３） 自由リスト、プロセスに割当て可能なmme。mmeが
１つのリストから別のリストに移動される時、それらの
ポインタは適切に更新される。
きmme ３） 自由リスト、プロセスに割当て可能なmme。mmeが
１つのリストから別のリストに移動される時、それらの
ポインタは適切に更新される。
もしそれらがリスト上にないなら、それらは、恒久的
に結び付けられたページをあらわすかまたは、過渡的状
態にある。記憶管理ユニット105によって使用されるmme
データ構造は、第48B図で示す３つのリスト・ポインタ
を含み、ここで、 フラグは、 連結済み ページが連結されている I/O進行中 ディスクI/Oが今進行中 書込み このフレームのための最後の（または現在
の）I/Oがディスクに対する書込みであることを示す 接続済み ページが、ハードウェア・レジスタ中にPT
W（物理的テーブル・ワード）をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように
通知 未使用（１） 解放取り戻し このページをクリーンし、解放するよ
うに通知 ページ・フォールト このページ上でpfが待っている 次のmme 次のmmeに対するppn（物理的ページ番号） 前のmme 前のmmeに対するppn アドレス メモリ中にある間の、ディスク・アドレス aptep このページのためのapteに対するポインタ 「次の」及び「前の」mmeフィールドが、連鎖リスト
（使用済み、リクレーム、自由リスト）を作成するため
に使用される。
に結び付けられたページをあらわすかまたは、過渡的状
態にある。記憶管理ユニット105によって使用されるmme
データ構造は、第48B図で示す３つのリスト・ポインタ
を含み、ここで、 フラグは、 連結済み ページが連結されている I/O進行中 ディスクI/Oが今進行中 書込み このフレームのための最後の（または現在
の）I/Oがディスクに対する書込みであることを示す 接続済み ページが、ハードウェア・レジスタ中にPT
W（物理的テーブル・ワード）をもつ 変更済み 変更ビットの最終参照 未使用（２） クリーンアップ取り戻し クリーンアップするように
通知 未使用（１） 解放取り戻し このページをクリーンし、解放するよ
うに通知 ページ・フォールト このページ上でpfが待っている 次のmme 次のmmeに対するppn（物理的ページ番号） 前のmme 前のmmeに対するppn アドレス メモリ中にある間の、ディスク・アドレス aptep このページのためのapteに対するポインタ 「次の」及び「前の」mmeフィールドが、連鎖リスト
（使用済み、リクレーム、自由リスト）を作成するため
に使用される。
S/88の物理的記憶がS/370記憶領域のために捕獲され
るとき後述のように変更されるのが、次のmme及び前のm
meに対する物理的ページである。好適な実施例では、各
mmeアレイ（第48C図）が128個のポインタのアレイであ
り、そのめいめいがmmeアレイの仮想アドレスである。
最初のｎ個のポインタは、全てのmmeアレイの順序リス
トである。残りの128−ｎ個のポインタは、NULLであ
る。このことは、128×2MB＝256MBの実記憶を追跡する
能力を与える。これらの各ポインタは、物理ページ番号
（ppn）と呼ばれる、物理アドレスの16個の高位ビット
をもち、特定のmmeに対するポインタとして使用され
る。ppnの７つの高位ビットは、mmeアレイを選択し、pp
nの９つの下位ビットがそのアレイ内のmmeを選択する。
物理アドレスの12個の下位ビットは、記憶16の実（物
理）ページへのオフセットである。
るとき後述のように変更されるのが、次のmme及び前のm
meに対する物理的ページである。好適な実施例では、各
mmeアレイ（第48C図）が128個のポインタのアレイであ
り、そのめいめいがmmeアレイの仮想アドレスである。
最初のｎ個のポインタは、全てのmmeアレイの順序リス
トである。残りの128−ｎ個のポインタは、NULLであ
る。このことは、128×2MB＝256MBの実記憶を追跡する
能力を与える。これらの各ポインタは、物理ページ番号
（ppn）と呼ばれる、物理アドレスの16個の高位ビット
をもち、特定のmmeに対するポインタとして使用され
る。ppnの７つの高位ビットは、mmeアレイを選択し、pp
nの９つの下位ビットがそのアレイ内のmmeを選択する。
物理アドレスの12個の下位ビットは、記憶16の実（物
理）ページへのオフセットである。
メモリ・マップ情報構造（第48D図）は、マップのた
めに使用されるメモリを追跡するために使用され、ここ
で、 mmeマップinfop−１ 最初のmmeマップ情報構造に対
するポインタ 次のmmeマップinfop 次のmmeマップ情報構造に対す
るポインタ ｎページ このマップによって使用される4Kページの
実メモリの番号（最大16） ページ毎（16） その構造の残りは、ページ毎の情報
のアレイである。
めに使用されるメモリを追跡するために使用され、ここ
で、 mmeマップinfop−１ 最初のmmeマップ情報構造に対
するポインタ 次のmmeマップinfop 次のmmeマップ情報構造に対す
るポインタ ｎページ このマップによって使用される4Kページの
実メモリの番号（最大16） ページ毎（16） その構造の残りは、ページ毎の情報
のアレイである。
ppn このページのためのmmeに対する物理的ページ番
号 アクティブ・ページ・テーブル・エントリ（apte）
は、仮想記憶を追跡するために使用される。apte構造
（第48E図）は、仮想記憶の所有者と、ページの仮想ア
ドレスと、ページ・フォールトである場合のディスク・
アドレスの実メモリ・アドレスを示す。
号 アクティブ・ページ・テーブル・エントリ（apte）
は、仮想記憶を追跡するために使用される。apte構造
（第48E図）は、仮想記憶の所有者と、ページの仮想ア
ドレスと、ページ・フォールトである場合のディスク・
アドレスの実メモリ・アドレスを示す。
もし２つの以上のプロセスが同一の仮想空間を共有し
ているなら、その全てのプロセスは、apteトレーラ（第
48G図）によって識別され、各仮想ページ毎のapteがそ
のトレーラを指し示す。
ているなら、その全てのプロセスは、apteトレーラ（第
48G図）によって識別され、各仮想ページ毎のapteがそ
のトレーラを指し示す。
apte構造は、次のものを含む。
アドレスにいて、 実アドレス （フラグmmeが１に割当てられている） 4Kページ ディスク・アドレス （フラグmmeが０に割当てられ
ている） もしこのapteが自由リスト上にあるなら次の自由apte
のアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想
ページ フォークされたページ プロセス毎に、ページがフォ
ークされている mme割当て済み ページが記憶をもつ 待機 割当てられ、このページを待つ I/Oエラー ページ上でI/Oエラーが生じた apte解放 I/O完了時にこのapteを解放 CPUタイプ・パッチ ブート時にページがパッチされ
た 悪いアドレス、再割当て エラーが、新しいアドレス
を強制した カウント このページを共有するプロセスの数vpage
仮想ページ番号。vpnは、27ビットの仮想アドレスの
うちの最上の16ビットからなる。process ptr 各プロ
セス毎のpteのアドレス（もし共有された仮想メモリで
ないなら）またはaptトレーラのアドレス（もし共有さ
れたメモリなら）。
ている） もしこのapteが自由リスト上にあるなら次の自由apte
のアドレス フラグについて、 プロセス毎に 他のプロセスと共有されていない仮想
ページ フォークされたページ プロセス毎に、ページがフォ
ークされている mme割当て済み ページが記憶をもつ 待機 割当てられ、このページを待つ I/Oエラー ページ上でI/Oエラーが生じた apte解放 I/O完了時にこのapteを解放 CPUタイプ・パッチ ブート時にページがパッチされ
た 悪いアドレス、再割当て エラーが、新しいアドレス
を強制した カウント このページを共有するプロセスの数vpage
仮想ページ番号。vpnは、27ビットの仮想アドレスの
うちの最上の16ビットからなる。process ptr 各プロ
セス毎のpteのアドレス（もし共有された仮想メモリで
ないなら）またはaptトレーラのアドレス（もし共有さ
れたメモリなら）。
各apteは、12バイト長であり、各アクティブ・ページ
・テーブル（apt）ブロック（第48F図）中には256個の
エントリが含まれている。ブロック内のapteの相対的位
置は、意味がない。全ての未使用apteは、自由aptepリ
スト上に連鎖される。もし追加的なapteが必要であり、
リストがNULLであるなら、新しいaptブロックが結びあ
わされたヒープ中で割当てられる。
・テーブル（apt）ブロック（第48F図）中には256個の
エントリが含まれている。ブロック内のapteの相対的位
置は、意味がない。全ての未使用apteは、自由aptepリ
スト上に連鎖される。もし追加的なapteが必要であり、
リストがNULLであるなら、新しいaptブロックが結びあ
わされたヒープ中で割当てられる。
aptトレーラ（第48G図）は、共有されたプログラム領
域のために使用され、結びあわされたシステム・ヒープ
中で割当てられ、EITE（実行可能イメージ・テーブル・
エントリ）またはapteによって指し示される。プログラ
ム毎に（領域毎に１つ）４つのトレーラが存在する。ト
レーラは、システムをして、ページが除去されるときそ
のページを指し示す全てのPTWを見出させるものであ
る。
域のために使用され、結びあわされたシステム・ヒープ
中で割当てられ、EITE（実行可能イメージ・テーブル・
エントリ）またはapteによって指し示される。プログラ
ム毎に（領域毎に１つ）４つのトレーラが存在する。ト
レーラは、システムをして、ページが除去されるときそ
のページを指し示す全てのPTWを見出させるものであ
る。
aptトレーラ構造は、次のものを有する。
n procs このトレーラを使用しているプロセスの番号 ｖベース この領域の第１の仮想ページ（領域ベースvp
n） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマップ pp info（o:nnp）の構造の残りの部分は、プロセス毎
のアレイ情報である。
n） ｎページ 領域中のページの数 ユーザー トレーラ・ユーザーのビットマップ pp info（o:nnp）の構造の残りの部分は、プロセス毎
のアレイ情報である。
npp アレイのサイズ n ptws この時点で接続されているPTWの数 aptep このページのAPTEに対するポインタ プロセス・テーブル・エントリ（pte）（第48H図）
は、プロセスを管理するために必要な情報を含む。それ
は、そのプロセスの仮想アドレス空間についての情報を
含む。各ページ・エントリは、次のものを含む。
は、プロセスを管理するために必要な情報を含む。それ
は、そのプロセスの仮想アドレス空間についての情報を
含む。各ページ・エントリは、次のものを含む。
最初のpmbポインタ このプロセスのpmbのリスト中の
最初のpmbに対するポインタ マップ・ルート・テーブル物理アドレス 物理マップ
の物理アドレス マップ・ルート・ポインタ物理アドレス 物理マップ
の仮想アドレス マップ・ルート・ポインタvirt 仮想マップ・イメー
ジ pdrポインタ プロセス・データ領域毎のアドレス プロセス・マップ・ブロック構造（第48I図）は、プ
ロセスの仮想空間を実メモリ空間にマップするために使
用され、次のものを含む。
最初のpmbに対するポインタ マップ・ルート・テーブル物理アドレス 物理マップ
の物理アドレス マップ・ルート・ポインタ物理アドレス 物理マップ
の仮想アドレス マップ・ルート・ポインタvirt 仮想マップ・イメー
ジ pdrポインタ プロセス・データ領域毎のアドレス プロセス・マップ・ブロック構造（第48I図）は、プ
ロセスの仮想空間を実メモリ空間にマップするために使
用され、次のものを含む。
nextp このプロセスの次のpmbに対するポインタ ベースvpn ベース仮想ページ番号、このpmbの最初の
仮想ページ番号（６個の下位ビットは、ゼロとなる） マップ・アドレス マップの物理アドレス pme プロセス・マップ・エントリ０−63、この構造
の残りの部分は、ページ毎のアレイの情報である。この
アレイへのインデックスは、vpnの下位６ビットであ
る。
仮想ページ番号（６個の下位ビットは、ゼロとなる） マップ・アドレス マップの物理アドレス pme プロセス・マップ・エントリ０−63、この構造
の残りの部分は、ページ毎のアレイの情報である。この
アレイへのインデックスは、vpnの下位６ビットであ
る。
フラグについて、 mem未使用（１）での使用 使用済みページのコピー
がメモリ中にある。
がメモリ中にある。
フェンス このページは、フェンス・ページである。
接続済み 入来した時このページを接続する 書込み時コピー 書き込まれた時コピー パッチ済 ページは、パッチされたコード・ページで
ある。
ある。
ufence ユーザー・フェンス・ページ さらに、 aptep このページのAPTEに対するポインタ プロセス管理テーブル（第48J図）は、スケジューラ
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタptepのリストと、シ
ステムで可用なページの数と、関与するページの数を含
む。
によって使用される情報を含み、それには、システム中
の全てのプロセスに対するポインタptepのリストと、シ
ステムで可用なページの数と、関与するページの数を含
む。
第48K図の物理テーブル・ワード（ptw）は次のものを
含む。
含む。
acl ptwアクセス・コード ppn 所望するページの物理ページ番号 ac2 ptwアクセス・コード ｕ このptwは、使用されている （３） スタートアップ手続き システム/88は、システムをパワーオンし、スタート
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
アップ・ファイルに含まれるプログラム及びデータ・モ
ジュールをブートするスタートアップ手続きを含む。
自動スタートアップ時、プログラム可能読み取り専用
記憶（PROM）181（第12図）がS/88及びS/370の素子上で
診断及び自己テストを走らせる。このタスクの完了時、
PROM181がマスター・ディスク（図示しない）からS/88
オペレーティング・システムをロードするユティリテ
ィ、プログラムを読む。
記憶（PROM）181（第12図）がS/88及びS/370の素子上で
診断及び自己テストを走らせる。このタスクの完了時、
PROM181がマスター・ディスク（図示しない）からS/88
オペレーティング・システムをロードするユティリテ
ィ、プログラムを読む。
モジュール・スタートアップ・コードは、全ての構成
された装置及びディスクを初期化し、システム・カレン
ダ・クロックから内部クロックをセットする。このファ
イルは、モジュールをスタートアップするための手続き
の一部としてオペレーティング・システムが実行するコ
マンドを含む。この手続きは、次の機能を含む。
された装置及びディスクを初期化し、システム・カレン
ダ・クロックから内部クロックをセットする。このファ
イルは、モジュールをスタートアップするための手続き
の一部としてオペレーティング・システムが実行するコ
マンドを含む。この手続きは、次の機能を含む。
そのモジュールに接続されたボード、ディスク及び装
置の構成を指定するテーブル・ファイルを読み取るこ
と、 そのシステム内のモジュールを識別すること、 さまざまなシステム・サービス・ルーチンを開始させ
ること。
置の構成を指定するテーブル・ファイルを読み取るこ
と、 そのシステム内のモジュールを識別すること、 さまざまなシステム・サービス・ルーチンを開始させ
ること。
このモジュール・ファイルは、新しいシステムを構成
するに十分なデータを供給し、カスタマによって、その
必要条件に適合するように変更することができる。S/88
主記憶16からS/370領域162-164を捕獲するために、モジ
ュール・スタートアップ・コード・コマンド・ファイル
中にはあるステートメントが挿入される。例えば、３つ
のS/370プロセッサ21、23と、25、27と、29、31及び、
該プロセッサのためのS/370記憶領域162、163と164をも
つ第10図の構成を想定すると、モジュール・スタートア
ップ・コード・コマンド・ファイル中には次のようなス
テートメントが挿入される。
するに十分なデータを供給し、カスタマによって、その
必要条件に適合するように変更することができる。S/88
主記憶16からS/370領域162-164を捕獲するために、モジ
ュール・スタートアップ・コード・コマンド・ファイル
中にはあるステートメントが挿入される。例えば、３つ
のS/370プロセッサ21、23と、25、27と、29、31及び、
該プロセッサのためのS/370記憶領域162、163と164をも
つ第10図の構成を想定すると、モジュール・スタートア
ップ・コード・コマンド・ファイル中には次のようなス
テートメントが挿入される。
S/370のプロセッサ＃1VM8メガバイト・スタート S/370プロセッサ＃2AIX4メガバイト・スタート S/370プロセッサ＃3VSE16メガバイト・スタート （４） S/370サービス・ルーチン 各S/370スタート・コマンドは、特定の＃１、＃２ま
たは＃３プロセッサのために、記憶16から実記憶空間の
ブロックを「盗む」ためにソフトウェア・ルーチンを実
行させる。次に、適当なS/370オペレーティング・シス
テムが、「盗まれた」実記憶空間中にIPLされる。ソフ
トウェア・ルーチンの機能は、S/88記憶から記憶領域を
獲得し、それらの領域を適当な時点で置き換えることで
ある。これらの機能を実行するために、５つのサブルー
チンが使用される。
たは＃３プロセッサのために、記憶16から実記憶空間の
ブロックを「盗む」ためにソフトウェア・ルーチンを実
行させる。次に、適当なS/370オペレーティング・シス
テムが、「盗まれた」実記憶空間中にIPLされる。ソフ
トウェア・ルーチンの機能は、S/88記憶から記憶領域を
獲得し、それらの領域を適当な時点で置き換えることで
ある。これらの機能を実行するために、５つのサブルー
チンが使用される。
Ａ） このサブルーチン、S/370記憶置換は、S/88オペ
レーティング・システム・テーブルから物理記憶のブロ
ックを抽出する。このブロックのベース・アドレスは、
メガバイト境界上にあり、そのサイズは、メガバイト単
位の整数値である。
レーティング・システム・テーブルから物理記憶のブロ
ックを抽出する。このブロックのベース・アドレスは、
メガバイト境界上にあり、そのサイズは、メガバイト単
位の整数値である。
用法： declare S/370 displace stor entry（ binary（15）， binary（15）， binary（15））； call S/370 displace stor（ｎブロック,ppn,エラー
コード）； 引数− ｎブロック（入力）所望の連続メガバイトの
数 ppn（出力）ブロック中の実記憶の最初の下位または
高位4Kページの物理ページ番号。ppnの下位８ビットは
ゼロとなり、そのブロックのベース実アドレスは、4096
＊ppnとなる。
コード）； 引数− ｎブロック（入力）所望の連続メガバイトの
数 ppn（出力）ブロック中の実記憶の最初の下位または
高位4Kページの物理ページ番号。ppnの下位８ビットは
ゼロとなり、そのブロックのベース実アドレスは、4096
＊ppnとなる。
カラーコード（出力） 空き不十分− 少なくとも1MBを配置するために利用
可能な十分な連続自由ブロックがない。
可能な十分な連続自由ブロックがない。
過小供与− 配置されたMBの数が必要量より小さい。
Ｂ） サブルーチンS/370記憶置換は、S/88オペレーテ
ィング・システム・テーブルに、物理記憶のブロックを
返す。
ィング・システム・テーブルに、物理記憶のブロックを
返す。
用法： declare S/370 replace stor entry（ binary（15）， binary（15）， binary（15））； call S/370 replace stor（ｎブロック,ppn,エラー
コード）； 引数− ｎブロック（入力） 返されている連続メガバイトの数 ppn（入力） ブロックのベースの物理ページ番号。ppnの８つの最
下位ビットはゼロでなくてはならない。
コード）； 引数− ｎブロック（入力） 返されている連続メガバイトの数 ppn（入力） ブロックのベースの物理ページ番号。ppnの８つの最
下位ビットはゼロでなくてはならない。
エラーコード（出力） 自由接続不可− VOSに記憶を変えそうと試みる前
に、S/370記憶クローズを使用しなくてはならない。
に、S/370記憶クローズを使用しなくてはならない。
ｃ） サブルーチンS/370記憶オープンは、以前に配置
された物理記憶の一部、または全てを呼び出し側の仮想
アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののpte及びpmeが形成され、仮想から実への
マッピングが確立される。そのアクセス・コードは、
「読取／書込」であり、記憶が接続される。
された物理記憶の一部、または全てを呼び出し側の仮想
アドレス空間に接続し、その仮想ページ番号が返され
る。おのおののpte及びpmeが形成され、仮想から実への
マッピングが確立される。そのアクセス・コードは、
「読取／書込」であり、記憶が接続される。
用法： declare S/370 open stor entry（ binary（15）， binary（15）， binary（15）， binary（15））； call S/370 open stor （ｎブロック， ppn, vpn, エラーコード）； 引数： ｎブロック（入力） 要求される連続的メガバイトの数 ppn（出力） その領域の最初の4Kページの物理ページ番号。ppnの
下位８ビットはゼロとなる。
下位８ビットはゼロとなる。
vpn（出力） その領域の最初の4Kページの仮想ページ番号。ppnの
下位８ビットはゼロとなり、仮想アドレスは、4096＊vp
nとなる。
下位８ビットはゼロとなり、仮想アドレスは、4096＊vp
nとなる。
エラーコード（出力） 返されるエラーコード Ｄ） サブルーチンS/370記憶クローズは、以前にオー
プンされた物理記憶の一部、または全てを呼び出し側の
仮想アドレス空間から切り放す。適切なapte及びpmeがS
/88オペレーティング・システムに返され、おのおののp
te及びpmeが形成され、仮想から実へのマッピングがフ
ォールトされる。物理記憶はS/370配置記憶ルーチンに
戻される。
プンされた物理記憶の一部、または全てを呼び出し側の
仮想アドレス空間から切り放す。適切なapte及びpmeがS
/88オペレーティング・システムに返され、おのおののp
te及びpmeが形成され、仮想から実へのマッピングがフ
ォールトされる。物理記憶はS/370配置記憶ルーチンに
戻される。
用法： declare S/370 close stor entry（ binary（15）， binary（15）， binary（15））； call S/370 close stor （ｎブロック， vpn, エラーコード）； 引数： ｎブロック（入力） 戻される連続的メガバイトの数 vpn（入力） 戻される領域の最初の4Kページの仮想番号。
エラーコード（出力） 返されるエラーコード Ｅ） 空取得は、START 370ルーチンによって呼ばれる
サブルーチンである。それは、上記４つのプログラムを
実行することができるように、START 370プログラムを
S/88監視モードにおく。START 370が一旦監視モードに
あると、S/88オペレーティング・システムから記憶のブ
ロックを除去し、記憶を各S/370プロセッサに再割当て
するために、ベクタ・ポインタを変更することができ
る。
サブルーチンである。それは、上記４つのプログラムを
実行することができるように、START 370プログラムを
S/88監視モードにおく。START 370が一旦監視モードに
あると、S/88オペレーティング・システムから記憶のブ
ロックを除去し、記憶を各S/370プロセッサに再割当て
するために、ベクタ・ポインタを変更することができ
る。
このサブルーチンは、メモリ割当てを変更し、S/88プ
ロセッサの割り込みレベル６のマニュアル・ベクタを変
えるために使用される。カスタマは、システム・セキュ
リティ上の理由から、この呼び出しに対する知識、また
はアクセスを与えられない。
ロセッサの割り込みレベル６のマニュアル・ベクタを変
えるために使用される。カスタマは、システム・セキュ
リティ上の理由から、この呼び出しに対する知識、また
はアクセスを与えられない。
用法： declare S/370 gain freedom entry（ binary（15）， binary（15））； call S/370 freedom（give take, エラーコード）； 引数 give take（入力） 値０は呼び出し側を、アプリケーション・ユーザー状
態に戻し、別の値は呼び出し側を、監視状態にセットす
る。
態に戻し、別の値は呼び出し側を、監視状態にセットす
る。
エラーコード（出力） 戻されたエラー・コード 上述のサブルーチンの機能は、次のとおりである。
S/370置換記憶 １） 空を獲得し、mmeアレイ自由リストをロックす
る。
る。
２） 隣接自由mmeの最大のストリングを探して自由リ
ストを検索する。
ストを検索する。
３） 両端をMB境界に丸め、ストリング中の4KBブロッ
クの数である、nblkを計算。
クの数である、nblkを計算。
４） もしnblk＞ｎブロックなら、nblkをｎブロック
（必要な4KBの数）にセットし、ベースppn境界を変更。
（必要な4KBの数）にセットし、ベースppn境界を変更。
５） 自由リストからmmeの選択したストリングを外
す。
す。
６） システム可用カウントからｎページを引く。
７） mmeアレイ自由リストをロック解除し、空きを供
給。
給。
８） ppn＝ベースppn もしnblk＜ｎブロックならrc＝エラー もしｎブロック＜＝０ならrc＝エラー もしエラーなしならrc＝０ S/370記憶置換 １） 全てのエントリが接続されている訳ではないこと
をチェックし、フラグをゼロにセットし、mmeを適切に
連鎖させる。もし問題が生じたらエラーを返す。
をチェックし、フラグをゼロにセットし、mmeを適切に
連鎖させる。もし問題が生じたらエラーを返す。
２） 空きを獲得し、mmeアレイ自由リストをロックす
る。
る。
３） mmeを繋ぎあわせるための良好な位置を求めて自
由リストを検索する。
由リストを検索する。
a.ベースppnの隣の最初の候補 b.リストの最後の第２の候補 ４） ブロックの全体を自由リスト上に繋ぎあわせる。
５） システム可用カウント中にnpageを追加する。
６） mmeアレイ自由リストをロック解除し、空きを供
給する。
給する。
S/370記憶オープン １） このプロセスのテーブル・エントリを見出し、pm
p境界上のその仮想記憶中に、MBのｎブロックに十分な
大きさの穴を見付ける。その要求にサービスするのに十
分な配置されたmmeがあることを確認する。もし問題が
あるならエラーを返す。
p境界上のその仮想記憶中に、MBのｎブロックに十分な
大きさの穴を見付ける。その要求にサービスするのに十
分な配置されたmmeがあることを確認する。もし問題が
あるならエラーを返す。
２） もし必要なら、pmb及びapteのために、接続され
た空間に割り振る。
た空間に割り振る。
３） 構造全体をセットアップする： mme連結及び接続済み mme.aptep−＞apte pme.qptep−＞apte 全てのフラグが適切にセットされた apte.ptep−＞pte ４） 新しく構成されたpmbチェインをタスクのpmbチェ
インに結び付ける。
インに結び付ける。
記憶クローズ １） このプロセスのテーブル・エントリを見出し、＄
open storageによって構成されたpmbを見出す。もし何
も見付からないなら戻る。
open storageによって構成されたpmbを見出す。もし何
も見付からないなら戻る。
２） これらのpmbをプロセスのpmbチェインから切り放
す。
す。
３） 各apte毎に、実記憶マッピングをフォールトする
ためにsetup ptwを呼び出す。
ためにsetup ptwを呼び出す。
４） OSに対して、pmbとapteのための連繋された空間
を返す。
を返す。
５） mmeを、記憶配置ルーチンに戻す。
空き獲得 １） give take引数のアドレスを取得 ２） もし空きを放棄するなら、ステツプ７へ行く。
以下のステツプは、空きを獲得する。
３） OSに、監視状態にある間に呼び出し側に戻らせる
トラップ13を実行。
トラップ13を実行。
４） ユーザー・スタック・アドレスを取得して、シス
テム・スタック・ポインタとスワップ ５） ユーザー・スタック・ポインタ中でシステム・ス
タック・アドレスをセーブ ６） ユーザー・スタック上で監視モードにある呼び出
し側に戻る。
テム・スタック・ポインタとスワップ ５） ユーザー・スタック・ポインタ中でシステム・ス
タック・アドレスをセーブ ６） ユーザー・スタック上で監視モードにある呼び出
し側に戻る。
以下のステツプは、空きを放棄するものである。
７） セーブされたシステム・スタック・アドレスを戻
し、システム・スタック・ポインタへスワップする。
し、システム・スタック・ポインタへスワップする。
８） ユーザー・スタック・ポインタ中でシステム・ス
タック・アドレスを置換 ９） トラップ・ハンドラがステツプ11へ戻るようにス
タックを変更 10） トラップ・ハンドラへ戻る。
タック・アドレスを置換 ９） トラップ・ハンドラがステツプ11へ戻るようにス
タックを変更 10） トラップ・ハンドラへ戻る。
11） トラップ・ハンドラがOSへ戻る。
12） ユーザ・スタック上でユーザー状態にある呼び出
し側に戻る。
し側に戻る。
（５） mmeの選択されたストリングを自由リストから
外すこと FIRST MMEは、連鎖から外されるべきストリング中の
最初のmmeに関連し、ベースppnは、そのppn（物理ペー
ジ番号）を含み、LAST MMEは、そのストリングの最後の
mmeに関連する。もしFIRST MMEが自由リストの先頭にあ
るなら（その以前のmmeフィールドは、ゼロに等し
い）、自由リスト・ポインタは、LAST MMEの次のmmeフ
ィールドに等しくセットされる。こうして、LAST MMEに
続くmmeは今や自由リストの先頭にある。さもなけれ
ば、FIRST MMEの以前のmmeの次のmmeフィールドがLAST
MMEの次のmmeフィールドに等しくセットされる。もしLA
ST MMEに続くmme（その次のmmeフィールドはゼロではな
い）が存在するなら、LAST MMEには続くmmeの以前のmme
フィールドがFIRST MMEのprev mmeフィールドに等しく
セットされる。
外すこと FIRST MMEは、連鎖から外されるべきストリング中の
最初のmmeに関連し、ベースppnは、そのppn（物理ペー
ジ番号）を含み、LAST MMEは、そのストリングの最後の
mmeに関連する。もしFIRST MMEが自由リストの先頭にあ
るなら（その以前のmmeフィールドは、ゼロに等し
い）、自由リスト・ポインタは、LAST MMEの次のmmeフ
ィールドに等しくセットされる。こうして、LAST MMEに
続くmmeは今や自由リストの先頭にある。さもなけれ
ば、FIRST MMEの以前のmmeの次のmmeフィールドがLAST
MMEの次のmmeフィールドに等しくセットされる。もしLA
ST MMEに続くmme（その次のmmeフィールドはゼロではな
い）が存在するなら、LAST MMEには続くmmeの以前のmme
フィールドがFIRST MMEのprev mmeフィールドに等しく
セットされる。
（６） STCIに対する記憶ベース及びサイズの書込み S/88 OSから記憶が「取得」された後、それは、構成
ファィルに記述された必要条件に従いS/370プロセッサ
間で区画される。構成アレイは、S/370プロセッサのた
めのベースppn及びｎブロックを含むS/88カーネル記憶
中に構築される。ｎブロックという用語は、記憶の連続
的なメガバイトを意味する。それは、取得された（連鎖
されていない）mmeの数を256で割った値に等しい。各S/
370プロセッサのためのEXEC370タスクがその個々のS/88
プロセッサ中で開始される時、そのタスクは、STCIワー
ドをアセンブルするために、対応するベースppn及びｎ
ブロックを使用する。このワードは次に、（ローカル記
憶210アドレス空間中の）仮想アドレス007E01FCに書き
込まれ、S/88オペレーティング・システムに透過的なST
CIレジスタ404及び405（第32B図）の初期化を引き起こ
す。
ファィルに記述された必要条件に従いS/370プロセッサ
間で区画される。構成アレイは、S/370プロセッサのた
めのベースppn及びｎブロックを含むS/88カーネル記憶
中に構築される。ｎブロックという用語は、記憶の連続
的なメガバイトを意味する。それは、取得された（連鎖
されていない）mmeの数を256で割った値に等しい。各S/
370プロセッサのためのEXEC370タスクがその個々のS/88
プロセッサ中で開始される時、そのタスクは、STCIワー
ドをアセンブルするために、対応するベースppn及びｎ
ブロックを使用する。このワードは次に、（ローカル記
憶210アドレス空間中の）仮想アドレス007E01FCに書き
込まれ、S/88オペレーティング・システムに透過的なST
CIレジスタ404及び405（第32B図）の初期化を引き起こ
す。
第19A図及び第20図に関連して以前に説明した切り放
し機構216及びBCUインターフェース論理253は、レジス
タ404及び405を初期化するために使用される。
し機構216及びBCUインターフェース論理253は、レジス
タ404及び405を初期化するために使用される。
しかし、好適な実施例では、第32Bに示すように、レ
ジスタ404、405は、（BCUローカル・データ・バス223に
接続されるのではなくて）直接S/88プロセッサ・データ
・バス161Dに接続される。論理216のデコード論理280
は、S/88ハードウェアからASをブロックしDSACKをプロ
セッサ62に戻すために上記仮想アドレスをデコードす
る。レジスタ404、405は、STCI選択線458を介して論理2
53からイネーブルされる。STCIワードのビット27-20
は、STCI「ベース」アドレスを形成し、ビット23-20
は、S/370記憶「サイズ」値を形成する。ビット19−０
はゼロである。
ジスタ404、405は、（BCUローカル・データ・バス223に
接続されるのではなくて）直接S/88プロセッサ・データ
・バス161Dに接続される。論理216のデコード論理280
は、S/88ハードウェアからASをブロックしDSACKをプロ
セッサ62に戻すために上記仮想アドレスをデコードす
る。レジスタ404、405は、STCI選択線458を介して論理2
53からイネーブルされる。STCIワードのビット27-20
は、STCI「ベース」アドレスを形成し、ビット23-20
は、S/370記憶「サイズ」値を形成する。ビット19−０
はゼロである。
E24.S/370によって開始されるS/88割り込みのための初
期化機能 S/88オペレーティング・システムの知識なくS/88中に
在駐するS/370割り込みハンドラ・マイクロコードにS/3
70割り込みを指向するためのさまざまなシナリオがあ
る。以下その３つを説明する。
期化機能 S/88オペレーティング・システムの知識なくS/88中に
在駐するS/370割り込みハンドラ・マイクロコードにS/3
70割り込みを指向するためのさまざまなシナリオがあ
る。以下その３つを説明する。
第１の方法は、S/370割り込みハンドラをS/88オペレ
ーティング・システム第１レベル割り込みハンドラに、
そのオブジェクト・モジュールの一部としてアセンブル
されるように挿入することによって、S/88オペレーティ
ング・システム・カーネルを変更するものである。割り
込みベクタのテーブルは、割り込みハンドラ・アセンブ
リ・ソース中に含まれ、そのベクタは、ソース中で、S/
370割り込みハンドラ・コードを指し示すように変更さ
れる。
ーティング・システム第１レベル割り込みハンドラに、
そのオブジェクト・モジュールの一部としてアセンブル
されるように挿入することによって、S/88オペレーティ
ング・システム・カーネルを変更するものである。割り
込みベクタのテーブルは、割り込みハンドラ・アセンブ
リ・ソース中に含まれ、そのベクタは、ソース中で、S/
370割り込みハンドラ・コードを指し示すように変更さ
れる。
この方法は、次のようなS/88アーキテクチャの方法と
は著しく異なる。
は著しく異なる。
１） 割り込みする各装置は、S/88オペレーティング・
システムに対して、その装置と、そのパス名と、ボード
・アドレスを識別するファイル中に記入されなくてはな
らない。
システムに対して、その装置と、そのパス名と、ボード
・アドレスを識別するファイル中に記入されなくてはな
らない。
２） 第１レベルの割り込みハンドラが割り込みを受領
する時、それはれ、適当なフォーマットされたスタック
をセットアップし、全てのマシン状況とレジスタをセー
ブし、割り込みの有効性を検証し、その割り込みを、開
発者が特別に書いた装置割り込みコードを呼び出す「第
２レベルの」割り込みハンドラに渡す。
する時、それはれ、適当なフォーマットされたスタック
をセットアップし、全てのマシン状況とレジスタをセー
ブし、割り込みの有効性を検証し、その割り込みを、開
発者が特別に書いた装置割り込みコードを呼び出す「第
２レベルの」割り込みハンドラに渡す。
３） その割り込みコードが完了した時、その割り込み
コードは回復環境を扱うオペレーティング・システム割
り込みハンドラに制御を渡す。
コードは回復環境を扱うオペレーティング・システム割
り込みハンドラに制御を渡す。
上記第１の方法は、これを全て回避する。S/370割り
込みベクタをS/370割り込みルーチンを指し示すように
アセンブリすることによって、S/88オペレーティング・
システムによって実行される通常の割り込み処理の全て
を回避し、装置ファイルを介してS/370を識別する必要
はないのである。これは実際は、ハードウェアの代わり
にコードが修正されているので、ソフトウェア切り放し
である。この第１の方法は、所望の割り込み機能を達成
するためには最も迅速で最も安価な方法である。しか
し、この方法は、S/88オペレーティング・システムのそ
の後のリリース毎に追加的なメテンナンスを要すること
になる。少なくともそれは、カーネルの結び付けを必要
とし、もし割り込みハンドラが変更されたならS/370コ
ードは再挿入され、割り込みハンドラは再アセンブルさ
れなくてはならない。
込みベクタをS/370割り込みルーチンを指し示すように
アセンブリすることによって、S/88オペレーティング・
システムによって実行される通常の割り込み処理の全て
を回避し、装置ファイルを介してS/370を識別する必要
はないのである。これは実際は、ハードウェアの代わり
にコードが修正されているので、ソフトウェア切り放し
である。この第１の方法は、所望の割り込み機能を達成
するためには最も迅速で最も安価な方法である。しか
し、この方法は、S/88オペレーティング・システムのそ
の後のリリース毎に追加的なメテンナンスを要すること
になる。少なくともそれは、カーネルの結び付けを必要
とし、もし割り込みハンドラが変更されたならS/370コ
ードは再挿入され、割り込みハンドラは再アセンブルさ
れなくてはならない。
第１の方法は、システム・ブート後のオペレーティン
グ・システム割り込みハンドラの変更に関連する。第20
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
グ・システム割り込みハンドラの変更に関連する。第20
図のハードウェア割り込み機構の説明に関連して使用さ
れることが意図されているのがこの方法である。
この第２の方法は、S/370割り込みコードをS/88オペ
レーティング・システム仮想アドレス空間に（好適な実
施例では007E0000の直後に）配置することと、オペレー
ティング・システム・カーネル割り込みハンドラ中の適
当な割り込みベクタの変更を要する。この作業は、オペ
レーティング・システムが初期化された後S/370初期化
ルーチンによって行なわれる（同時に、S/370初期化ル
ーチンが記憶を「取得」する。初期化ルーチンは、S/88
オペレーティング・システム・カーネル記憶領域を変更
しているので、それは、前記説明で記憶を「取得」する
ために示された様式で、「空きを獲得」する必要があ
る。この第２の方法は、S/88オペレーティング・システ
ム・カーネルが新しくリリースされる毎にメンテナンス
修正を行う必要はない。しかし、S/370割り込みは、S/8
8オペレーティング・システムが立ち上がって走る後で
なければ機能しない。
レーティング・システム仮想アドレス空間に（好適な実
施例では007E0000の直後に）配置することと、オペレー
ティング・システム・カーネル割り込みハンドラ中の適
当な割り込みベクタの変更を要する。この作業は、オペ
レーティング・システムが初期化された後S/370初期化
ルーチンによって行なわれる（同時に、S/370初期化ル
ーチンが記憶を「取得」する。初期化ルーチンは、S/88
オペレーティング・システム・カーネル記憶領域を変更
しているので、それは、前記説明で記憶を「取得」する
ために示された様式で、「空きを獲得」する必要があ
る。この第２の方法は、S/88オペレーティング・システ
ム・カーネルが新しくリリースされる毎にメンテナンス
修正を行う必要はない。しかし、S/370割り込みは、S/8
8オペレーティング・システムが立ち上がって走る後で
なければ機能しない。
第３の方法は、割り込みベクタ内容のハードウェア提
供であり、これは、S/88オペレーティング・システム・
カーネルの変更が必要でない、すなわち、ベクタ・テー
ブルで変更がなされないため好適な代替方法である。
供であり、これは、S/88オペレーティング・システム・
カーネルの変更が必要でない、すなわち、ベクタ・テー
ブルで変更がなされないため好適な代替方法である。
この第３の方法は、S/370割り込みルーチンを既知の
読み取り専用記憶（ROS）アドレスとしてS/88オペレー
ティング・システム仮想アドレスまたはBCUローカル記
憶中に配置することを要する。その割り込みルーチン・
アドレスは、S/370ハードウェアに対して、好適にはROS
中で可用でなくてはならない。この方法を説明するため
に次のようなシナリオを提示してみる。
読み取り専用記憶（ROS）アドレスとしてS/88オペレー
ティング・システム仮想アドレスまたはBCUローカル記
憶中に配置することを要する。その割り込みルーチン・
アドレスは、S/370ハードウェアに対して、好適にはROS
中で可用でなくてはならない。この方法を説明するため
に次のようなシナリオを提示してみる。
１） S/370（例えば、BCU156中のMAC209）が割り込み
要求を活動化する。
要求を活動化する。
２） S/88プロセッサ・ユニット62が割り込み肯定応
答、データ・ストローブ、及びアドレス・ストローブを
活動化する。
答、データ・ストローブ、及びアドレス・ストローブを
活動化する。
３） BCUがデータ・バス223上に割り込みベクタ番号
（これは、今かりやすくするため全てゼロでもよいし、
ROSベクタ空間中へのオフセットでもよい）を配置し、
データ・ストローブ肯定応答を活動化する。このベクタ
番号は、有効パリティの場合を除き、プロセッサ62に対
しては影響を及ぼさない。
（これは、今かりやすくするため全てゼロでもよいし、
ROSベクタ空間中へのオフセットでもよい）を配置し、
データ・ストローブ肯定応答を活動化する。このベクタ
番号は、有効パリティの場合を除き、プロセッサ62に対
しては影響を及ぼさない。
４） 結局、プロセッサ62は４バイト割り込みベクタを
入手するために記憶読取サイクルを実行することにな
る。
入手するために記憶読取サイクルを実行することにな
る。
５） BCUは、（仮想アドレスによって）この特定記憶
アクセスを認識し、プロセッサ62を記憶のアクセスから
切り放し、（S/370 ROSからケーブルされた）自己の４
バイト割り込みベクタを提供する。S/370 ROSは、DMAC
に対して複数の、必要な数だけのベクタと、ROSボード
同期化などを含む。
アクセスを認識し、プロセッサ62を記憶のアクセスから
切り放し、（S/370 ROSからケーブルされた）自己の４
バイト割り込みベクタを提供する。S/370 ROSは、DMAC
に対して複数の、必要な数だけのベクタと、ROSボード
同期化などを含む。
この方法は、S/370ハードウェアを同期化するなどの
目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
目的でボード同期化の間の切り放しを可能ならしめる
が、追加のハードウェアを必要とする。
E25.S/88オペレーティング・システムを変更することな
く空きを獲得すること アプリケーション・プログラムが空きを獲得する、す
なわち監視状態を得る方法を記述する「S/370サービス
・ルーチン開始」における方法が上記で与えられた。こ
れは、S/88オペレーティング・システム・カーネルに追
加すべき特殊にOSサービス・コール「トラップ13命令」
ルーチンを書き込むことに関与する。
く空きを獲得すること アプリケーション・プログラムが空きを獲得する、す
なわち監視状態を得る方法を記述する「S/370サービス
・ルーチン開始」における方法が上記で与えられた。こ
れは、S/88オペレーティング・システム・カーネルに追
加すべき特殊にOSサービス・コール「トラップ13命令」
ルーチンを書き込むことに関与する。
このトラップ13割り込みルーチンは、そのトラップ命
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることを再び得るには、アプリケーション
・プログラムは、割り込みスタック戻りアドレスを変更
してトラップ13コールから、変更された割り込みスタッ
ク・アドレスを使用して割り込みから脱出するトラップ
13割り込みコードへと戻る。この方法は、S/88オペレー
ティング・システムに割り込みルーチンを追加すること
に係わる。
令の直ぐ後に続く位置でトラップを発行するプログラム
を「呼び出す」だけのものである。トラップ割り込みル
ーチンは、監視状態にあるので、そのプログラムは、監
視状態に変わることを再び得るには、アプリケーション
・プログラムは、割り込みスタック戻りアドレスを変更
してトラップ13コールから、変更された割り込みスタッ
ク・アドレスを使用して割り込みから脱出するトラップ
13割り込みコードへと戻る。この方法は、S/88オペレー
ティング・システムに割り込みルーチンを追加すること
に係わる。
第２の方法は、当該OSの変更を行わない。特殊レジス
タ（図示しない）がBCU制御記憶アドレス空間中に決定
され、それは、アプリケーション・プログラムによって
書き込まれた時に、上記割り込みを実現するための第３
の方法を使用して新しいBCU割り込みを引き起こす。ア
プリケーション割り込みルーチンは、BCU読取専用記憶
（図示しない）に在駐させられ、トラップ13コードと同
様に機能する。前に説明した空き獲得ルーチンは、トラ
ップ13の命令を発行する代わりにBCU特殊レジスタに書
込みを行うことを除けば、全く同一に機能する。
タ（図示しない）がBCU制御記憶アドレス空間中に決定
され、それは、アプリケーション・プログラムによって
書き込まれた時に、上記割り込みを実現するための第３
の方法を使用して新しいBCU割り込みを引き起こす。ア
プリケーション割り込みルーチンは、BCU読取専用記憶
（図示しない）に在駐させられ、トラップ13コードと同
様に機能する。前に説明した空き獲得ルーチンは、トラ
ップ13の命令を発行する代わりにBCU特殊レジスタに書
込みを行うことを除けば、全く同一に機能する。
E26.S/88オペレーティング・システムを変更することな
く記憶を獲得（STEAL）すること この第２の空き獲得実現構成を利用することによっ
て、「記憶の獲得」は、S/88ソース・コードの再アセン
ブリやS/88オペレーティング・システム・カーネルの結
合を必要としない。自由リストの先頭のアドレスは、ア
プリケーション・プログラムに可用である。
く記憶を獲得（STEAL）すること この第２の空き獲得実現構成を利用することによっ
て、「記憶の獲得」は、S/88ソース・コードの再アセン
ブリやS/88オペレーティング・システム・カーネルの結
合を必要としない。自由リストの先頭のアドレスは、ア
プリケーション・プログラムに可用である。
さて、第49図及び第50図を参照して、単一化された及
び組のユニット21、23の電源投入及び同期化について説
明する（S/88プロセッサ・ユニットは、S/370プロセッ
サ・ユニットのためのサービス・プロセッサの役目を果
たす）。
び組のユニット21、23の電源投入及び同期化について説
明する（S/88プロセッサ・ユニットは、S/370プロセッ
サ・ユニットのためのサービス・プロセッサの役目を果
たす）。
（１） 序論 この章は、第49図及び第50図を参照して、第７図の組
みユニット21、23などの同期についてその状態を決定
し、制御しその環境をセットするハードウェア・レジス
タ、ラッチ、及び論理を手短に説明するものである。
みユニット21、23などの同期についてその状態を決定
し、制御しその環境をセットするハードウェア・レジス
タ、ラッチ、及び論理を手短に説明するものである。
さらに、単一化された及び組のユニットの初期化、同
期化及び再初期化を達成するためのマイクロコード機能
について説明する。先ず、単一化および組の環境の両方
において、実質的にS/88プロセッサ・ユニットの初期化
及び同期化なく機能するS/88（好適な実施例）に注目す
る。この動作方法は、手短にだけ説明する。さらに、米
国特許第4453215号の関連部分の説明についてもここで
繰り返す。
期化及び再初期化を達成するためのマイクロコード機能
について説明する。先ず、単一化および組の環境の両方
において、実質的にS/88プロセッサ・ユニットの初期化
及び同期化なく機能するS/88（好適な実施例）に注目す
る。この動作方法は、手短にだけ説明する。さらに、米
国特許第4453215号の関連部分の説明についてもここで
繰り返す。
エラー・チェックは、ユニット21の各S/88プロセッサ
要素60、62（第８図）がＡバス42及びＢバス44を駆動す
るのと同時に実行される。この同時的動作は、バス構造
を駆動する前にエラー・チェックを実現するプロセッサ
・モジュール９中のI/Oユニットと対照的である。プロ
セッサ・ユニット21は、システムのスループットにはい
かなる動作の遅延も望ましくないようにタイミングが十
分に重要であるため、このように動作する。プロセッサ
・ユニットがバス構造を駆動している期間のチェック論
理によって知らせられたエラーは、そのユニットをし
て、システム・クロックの次のフェーズの間に、Ａバス
・エラー信号及びＢバス・エラー信号の両方をＸバス46
上に駆動させる。
要素60、62（第８図）がＡバス42及びＢバス44を駆動す
るのと同時に実行される。この同時的動作は、バス構造
を駆動する前にエラー・チェックを実現するプロセッサ
・モジュール９中のI/Oユニットと対照的である。プロ
セッサ・ユニット21は、システムのスループットにはい
かなる動作の遅延も望ましくないようにタイミングが十
分に重要であるため、このように動作する。プロセッサ
・ユニットがバス構造を駆動している期間のチェック論
理によって知らせられたエラーは、そのユニットをし
て、システム・クロックの次のフェーズの間に、Ａバス
・エラー信号及びＢバス・エラー信号の両方をＸバス46
上に駆動させる。
その同一の時間フェーズの間に、障害中央処理装置
（例えば参照番号21）は、レベル１保守割り込みをＸバ
ス46上に駆動し、それを、相手中央処理装置（例えば、
参照番号23）が受け取る。その時間フェーズの終りに、
障害装置は切り放され、相手装置からの問い合わせに応
答する以外はバス構造上にさらに信号を駆動することが
できなくなる。この自動的切り放し動作は、Ａバスまた
はＢバス上のアドレスまたはデータのどちらかでエラー
が検出された期間に、前記ユニットを通じてメモリ・ユ
ニット16、18と周辺装置のどちらになされるものであ
れ、読取または書込サイクルの取り消しを保証する。さ
らに、その同一の動作サイクルの間のデータ転送は、相
手障害中央処理装置のみを使用して反復される。
（例えば参照番号21）は、レベル１保守割り込みをＸバ
ス46上に駆動し、それを、相手中央処理装置（例えば、
参照番号23）が受け取る。その時間フェーズの終りに、
障害装置は切り放され、相手装置からの問い合わせに応
答する以外はバス構造上にさらに信号を駆動することが
できなくなる。この自動的切り放し動作は、Ａバスまた
はＢバス上のアドレスまたはデータのどちらかでエラー
が検出された期間に、前記ユニットを通じてメモリ・ユ
ニット16、18と周辺装置のどちらになされるものであ
れ、読取または書込サイクルの取り消しを保証する。さ
らに、その同一の動作サイクルの間のデータ転送は、相
手障害中央処理装置のみを使用して反復される。
より詳しく述べると、比較器12fは、処理区画12aがＡ
バス42から受け取る入力データを、処理区画12bがＢバ
ス上で受け取る入力データと比較する。それはまた、処
理区画12aがトランシーバに印加する機能、アドレス及
びデータ信号（パリティを含む）を、処理区画12bが発
生する対応信号と比較する。区画12aのタイミング及び
制御信号は、区画12bからの対応信号と比較される。内
部制御信号のこの比較は、プロセッサ要素60、62の内部
動作をチェックし、障害の迅速な検出を可能ならしめ、
プロセッサ・ユニットの診断及び保守に有用である。
バス42から受け取る入力データを、処理区画12bがＢバ
ス上で受け取る入力データと比較する。それはまた、処
理区画12aがトランシーバに印加する機能、アドレス及
びデータ信号（パリティを含む）を、処理区画12bが発
生する対応信号と比較する。区画12aのタイミング及び
制御信号は、区画12bからの対応信号と比較される。内
部制御信号のこの比較は、プロセッサ要素60、62の内部
動作をチェックし、障害の迅速な検出を可能ならしめ、
プロセッサ・ユニットの診断及び保守に有用である。
比較器12fに対する１つまたはそれ以上の対応入力信
号が異なる任意の時点で、比較器は、制御段86に印加さ
れる比較エラー信号を発生する。そのエラーは、データ
入来エラー、データ外出エラー、機能エラーまたはアド
レス・エラーの結果である。それはまた、異なるタイミ
ングまたは制御信号に起因するサイクル・エラーまたは
制御エラーでもあり得る。パリティ・チェック回路によ
るエラーの検出は、制御段86に印加されるパリティ・エ
ラー信号を発生する。制御段86はその比較無効信号に応
答して、次のクロック・フェーズ（Ｎ＋１）でプロセッ
サ・エラー信号を発生する。この動作に対する１つの例
外は、比較無効信号が読取動作の間の入力データ信号の
無効比較による場合に生じる。その場合、制御段86は、
次のタイミング・フェーズに関してバス・エラー信号が
発生されない場合にのみプロセッサ・エラー信号を発生
する。バス・エラー信号は、バス構造30における障害条
件を示し、それゆえ、入力データの無効比較が、処理区
画12aまたは12bではなく、バス構造30のＡバスまたはＢ
バス部分の障害の結果であったことを識別するものであ
る。
号が異なる任意の時点で、比較器は、制御段86に印加さ
れる比較エラー信号を発生する。そのエラーは、データ
入来エラー、データ外出エラー、機能エラーまたはアド
レス・エラーの結果である。それはまた、異なるタイミ
ングまたは制御信号に起因するサイクル・エラーまたは
制御エラーでもあり得る。パリティ・チェック回路によ
るエラーの検出は、制御段86に印加されるパリティ・エ
ラー信号を発生する。制御段86はその比較無効信号に応
答して、次のクロック・フェーズ（Ｎ＋１）でプロセッ
サ・エラー信号を発生する。この動作に対する１つの例
外は、比較無効信号が読取動作の間の入力データ信号の
無効比較による場合に生じる。その場合、制御段86は、
次のタイミング・フェーズに関してバス・エラー信号が
発生されない場合にのみプロセッサ・エラー信号を発生
する。バス・エラー信号は、バス構造30における障害条
件を示し、それゆえ、入力データの無効比較が、処理区
画12aまたは12bではなく、バス構造30のＡバスまたはＢ
バス部分の障害の結果であったことを識別するものであ
る。
プロセッサ・エラー信号の１つの機能は、論理回路を
ディスエーブルし以てユニット21の処理区画12中の全て
の動作を実質的に停止することにある。さらに、モジュ
ール９中の全てのユニットに、直前のフェーズの間にバ
ス上に配置された情報を無視するように、例えば、CPU
バス転送を無視するように通知するために、Ａバス・エ
ラー信号とＢバス・エラー信号がＸバス46に印加され
る。Ｘバス46には、相手のプロセッサ・ユニット23に、
モジュール中のあるユニットが障害発生エラーを検出し
たことを通知するために、レベル１割り込み信号が印加
される。
ディスエーブルし以てユニット21の処理区画12中の全て
の動作を実質的に停止することにある。さらに、モジュ
ール９中の全てのユニットに、直前のフェーズの間にバ
ス上に配置された情報を無視するように、例えば、CPU
バス転送を無視するように通知するために、Ａバス・エ
ラー信号とＢバス・エラー信号がＸバス46に印加され
る。Ｘバス46には、相手のプロセッサ・ユニット23に、
モジュール中のあるユニットが障害発生エラーを検出し
たことを通知するために、レベル１割り込み信号が印加
される。
フェーズ（Ｎ＋２）の開始時点で、依然として障害信
号に応答する段86は、能動的なバス・マスタ状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画12がマスタ状態から切り替わった
時、それは、トランシーバ中の全てのバス・ドライバを
ディスエーブルする。S/370トランシーバ13もまた、ト
ランシーバ12eのドライバがディスエーブルされるとき
はいつでも共通制御75を介してディスエーブルされる。
号に応答する段86は、能動的なバス・マスタ状況を終了
させる。この動作は、バス・エラー信号の終了によって
達成される。処理区画12がマスタ状態から切り替わった
時、それは、トランシーバ中の全てのバス・ドライバを
ディスエーブルする。S/370トランシーバ13もまた、ト
ランシーバ12eのドライバがディスエーブルされるとき
はいつでも共通制御75を介してディスエーブルされる。
更に、プロセッサ・エラー信号がユニット21の制御段
75によって発生される時、制御段86を介するトランシー
バ12eと、トランシーバ13もまたディスエーブルされ
る。
75によって発生される時、制御段86を介するトランシー
バ12eと、トランシーバ13もまたディスエーブルされ
る。
こうして、プロセッサ・ユニット21、23は、マスタ状
態にあるときのみ、ドライバに印加されるバス・イネー
ブル信号を発生するための必要に応じて、バス構造を駆
動することができる。プロセッサ・エラー信号は迅速
に、すなわち、次のタイミング・フェーズの終了時点
で、マスタ状況をターンオフする。ユニット21の処理区
画12がプロセッサ・エラー信号を発生する場合、相手ユ
ニット23のS/88処理区画は、実質的に割り込みなしで動
作を続ける。プロセッサ・エラー信号が書込動作の間に
発生した時、相手処理ユニット23はそのデータ転送を繰
り返す。読取動作の間にプロセッサ・エラーが生じた場
合、相手ユニットはメモリが後のタイミング・フェーズ
でバス構造に印加する反復されたデータを読み込む。
態にあるときのみ、ドライバに印加されるバス・イネー
ブル信号を発生するための必要に応じて、バス構造を駆
動することができる。プロセッサ・エラー信号は迅速
に、すなわち、次のタイミング・フェーズの終了時点
で、マスタ状況をターンオフする。ユニット21の処理区
画12がプロセッサ・エラー信号を発生する場合、相手ユ
ニット23のS/88処理区画は、実質的に割り込みなしで動
作を続ける。プロセッサ・エラー信号が書込動作の間に
発生した時、相手処理ユニット23はそのデータ転送を繰
り返す。読取動作の間にプロセッサ・エラーが生じた場
合、相手ユニットはメモリが後のタイミング・フェーズ
でバス構造に印加する反復されたデータを読み込む。
さらに、相手ユニット23は、診断ルーチンを開始する
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット21は保守することなく動作へと復元するこ
とができる。好適な実施例では、過渡的な障害の発生は
記録され、もしそれが任意に定めた回数繰り返すなら、
そのプロセッサ・ユニットはさらに診断することなくサ
ービスまたは動作から電気的に離隔される。
ために、低優先順位割り込みであるレベル１割り込みに
応答する。プロセッサ・エラーの原因が過渡的な現象で
あるように見える場合、すなわち、診断ルーチンが何ら
かの障害またはエラー条件を識別しないとき、プロセッ
サ・ユニット21は保守することなく動作へと復元するこ
とができる。好適な実施例では、過渡的な障害の発生は
記録され、もしそれが任意に定めた回数繰り返すなら、
そのプロセッサ・ユニットはさらに診断することなくサ
ービスまたは動作から電気的に離隔される。
ユニット21、23の各処理区画12は、２つの組みユニッ
トをロックステップ同期させるために、典型的にはプロ
セッサ状況及び制御段86にある論理回路を含む。区画12
は、マスタ状況への遷移でロックステップ同期化を達成
する。各区画12は、信号をバス構造に駆動するためには
マスタ状態になくてはならない。各PROM181に記憶され
た初期化シーケンスは典型的には組み区画を同期化さ
せ、どちらの処理区画も初期的にはマスタ状態にない、
すなわちターン・オンされていないようにすることを保
証するための命令を含む。
トをロックステップ同期させるために、典型的にはプロ
セッサ状況及び制御段86にある論理回路を含む。区画12
は、マスタ状況への遷移でロックステップ同期化を達成
する。各区画12は、信号をバス構造に駆動するためには
マスタ状態になくてはならない。各PROM181に記憶され
た初期化シーケンスは典型的には組み区画を同期化さ
せ、どちらの処理区画も初期的にはマスタ状態にない、
すなわちターン・オンされていないようにすることを保
証するための命令を含む。
ユニット21、23の処理区画は、初期化シーケンスでは
初期的には同期しておらず、一方がマスタ状態を達成す
る前の多重フェーズ・サイクルの間に、他方のユニット
がマスタ状態を達成する。マスタ状態を獲得する一方の
ユニットは、他方のユニットを選択した時点でマスタ状
態に持ってくるために、他方のユニットの動作のさらな
る初期化を制御する。
初期的には同期しておらず、一方がマスタ状態を達成す
る前の多重フェーズ・サイクルの間に、他方のユニット
がマスタ状態を達成する。マスタ状態を獲得する一方の
ユニットは、他方のユニットを選択した時点でマスタ状
態に持ってくるために、他方のユニットの動作のさらな
る初期化を制御する。
ユニット21の処理区画12が初期化されるとき、それは
内部エラー・チェック信号を打ち消し、以てパリティ無
効信号または比較無効信号がプロセッサ・ホールド信号
を発生するのを防止する。そのかわりに、区画12は典型
的にはPROM181に記憶されているテスト・ルーチンを実
行する。このテスト・ルーチンは、プロセッサ・エラー
信号をもたらし得るあらゆる条件に対処するものであ
る。めいめいの可能的な障害条件が生成されるとき、処
理区画は、対応する障害報告信号が実際に発生されたか
どうかを調べるためにテストする。以て、エラー・チェ
ック信号が存在しないことは、そのプロセッサ・ユニッ
トがマスタ状態を達成することを禁止し、その結果、こ
の論理実行ルーチンの間に発生された障害がそのプロセ
ッサ・ユニットを停止させず、バス構造30に報告されな
い。PROM181中のテスト・ルーチンは、エラー・チェッ
ク信号を確認して、そのプロセッサをして、このチェッ
ク・ルーチンの成功裡の完了のときのみマスタ状態をと
ることを可能ならしめる。
内部エラー・チェック信号を打ち消し、以てパリティ無
効信号または比較無効信号がプロセッサ・ホールド信号
を発生するのを防止する。そのかわりに、区画12は典型
的にはPROM181に記憶されているテスト・ルーチンを実
行する。このテスト・ルーチンは、プロセッサ・エラー
信号をもたらし得るあらゆる条件に対処するものであ
る。めいめいの可能的な障害条件が生成されるとき、処
理区画は、対応する障害報告信号が実際に発生されたか
どうかを調べるためにテストする。以て、エラー・チェ
ック信号が存在しないことは、そのプロセッサ・ユニッ
トがマスタ状態を達成することを禁止し、その結果、こ
の論理実行ルーチンの間に発生された障害がそのプロセ
ッサ・ユニットを停止させず、バス構造30に報告されな
い。PROM181中のテスト・ルーチンは、エラー・チェッ
ク信号を確認して、そのプロセッサをして、このチェッ
ク・ルーチンの成功裡の完了のときのみマスタ状態をと
ることを可能ならしめる。
S/370プロセッサ・ユニット（好適な実施例）は、典
型的には、各チップ中のさまざまの要素及び論理に対す
る「裏口」のアクセスを介しての初期化及びサービス・
プロセッサ機能に対処するハードウェアをもつ。これら
はよく知られているので、簡単に説明するにとどめる。
型的には、各チップ中のさまざまの要素及び論理に対す
る「裏口」のアクセスを介しての初期化及びサービス・
プロセッサ機能に対処するハードウェアをもつ。これら
はよく知られているので、簡単に説明するにとどめる。
同様に、自己テスト及び初期化のためのプログラム・
ルーチンもよく知られており、詳細な説明の要はあるま
い。この章で強調されるのは、S/370またはS/88オペレ
ーティング・システムに変更を気づかせることなく典型
的なS/370自己テスト及び初期化がS/88を介して達成さ
れるところの機構である。S/370のための自己テスト初
期化ルーチン（STIR）は、好適な実施例では、組みユニ
ットのS/370処理要素を同期化させるためのルーチンと
ともにPROM181（第19C図）中に配置される。それゆえ、
S/88は、S/370サービス・プロセッサとして機能する。P
ROM181中のS/88コードの記憶マップされたI/O割り振り
は、あるS/88状況または別のレジスタ内容がS/370コー
ドの実現に必要である場合に与えられる。
ルーチンもよく知られており、詳細な説明の要はあるま
い。この章で強調されるのは、S/370またはS/88オペレ
ーティング・システムに変更を気づかせることなく典型
的なS/370自己テスト及び初期化がS/88を介して達成さ
れるところの機構である。S/370のための自己テスト初
期化ルーチン（STIR）は、好適な実施例では、組みユニ
ットのS/370処理要素を同期化させるためのルーチンと
ともにPROM181（第19C図）中に配置される。それゆえ、
S/88は、S/370サービス・プロセッサとして機能する。P
ROM181中のS/88コードの記憶マップされたI/O割り振り
は、あるS/88状況または別のレジスタ内容がS/370コー
ドの実現に必要である場合に与えられる。
このコードが同期化へと向かう様式は、１次（または
マスター）相手プロセッサ・ユニット21など（適正に動
作しているもの）内のレジスタ・セットの記憶マップ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット23など（まだ適正に動作していないもの）内のレ
ジスタ・セットに転送することである。
マスター）相手プロセッサ・ユニット21など（適正に動
作しているもの）内のレジスタ・セットの記憶マップ・
コピーを、２次（またはスレーブ）相手プロセッサ・ユ
ニット23など（まだ適正に動作していないもの）内のレ
ジスタ・セットに転送することである。
同期化機構のためのS/88からS/370への結合経路の詳
細を説明する前に、第７図のモジュール９の構造及び環
境について簡単に言及しておく。S/88オペレーティング
・システムの、フォールト・トレラント及び単一システ
ム・イメージなどの特徴は、S/88及びS/370の両方の構
造に与えられる。モジュール９は、参照番号21などの単
一化されたS/370プロセッサ・ユニットまたは参照番号2
1、23などの組のS/370プロセッサ・ユニット対からな
る。参照番号12、または12、14などの単一または組のS/
88ユニットは、S/88プログラムのみを実行するためにモ
ジュール中に含めることができる。
細を説明する前に、第７図のモジュール９の構造及び環
境について簡単に言及しておく。S/88オペレーティング
・システムの、フォールト・トレラント及び単一システ
ム・イメージなどの特徴は、S/88及びS/370の両方の構
造に与えられる。モジュール９は、参照番号21などの単
一化されたS/370プロセッサ・ユニットまたは参照番号2
1、23などの組のS/370プロセッサ・ユニット対からな
る。参照番号12、または12、14などの単一または組のS/
88ユニットは、S/88プログラムのみを実行するためにモ
ジュール中に含めることができる。
各S/370処理ユニットは、第７図に示すように、参照
番号85、87などのS/370プロセッサ要素の対と、参照番
号62、64などのS/88プロセッサ要素対を含み、それらの
プロセッサ要素対が単一の論理処理ユニットとしてロッ
クステップで動作する。組みのユニットは、完全にフォ
ールト・トレラントで自己チェック論理処理ユニットを
与えるように互いロックステップで動作する冗長デザイ
ンを形成する。
番号85、87などのS/370プロセッサ要素の対と、参照番
号62、64などのS/88プロセッサ要素対を含み、それらの
プロセッサ要素対が単一の論理処理ユニットとしてロッ
クステップで動作する。組みのユニットは、完全にフォ
ールト・トレラントで自己チェック論理処理ユニットを
与えるように互いロックステップで動作する冗長デザイ
ンを形成する。
対のS/370プロセッサ要素85、87のおのおのは、部分
的に、参照番号150（第11図）のようなS/370チップ・セ
ットである。S/370チップ・セットとその関連ハードウ
ェアは、S/88バス構造30との結合のため参照番号101
（第9A図）のようなS/88スイタルのボードに取り付けら
れる。この章では、参照番号21のような１つの処理ユニ
ット中のS/370チップ・セット対は、S/370エンティティ
と呼ばれ、参照番号60、62などの対応S/88プロセッサ要
素とその関連ハードウェアは、S/88エンティティと呼ば
れる。S/370エンティティは、S/370アプリケーション・
プログラムを実行し、必要に応じて、S/88とS/370のど
ちらのオペレーティング・システムも互いに気づかいな
いように、S/88 I/O装置及びプログラムを利用するS/37
0 I/O動作を実行するためにS/88エンティティを訪れ
る。
的に、参照番号150（第11図）のようなS/370チップ・セ
ットである。S/370チップ・セットとその関連ハードウ
ェアは、S/88バス構造30との結合のため参照番号101
（第9A図）のようなS/88スイタルのボードに取り付けら
れる。この章では、参照番号21のような１つの処理ユニ
ット中のS/370チップ・セット対は、S/370エンティティ
と呼ばれ、参照番号60、62などの対応S/88プロセッサ要
素とその関連ハードウェアは、S/88エンティティと呼ば
れる。S/370エンティティは、S/370アプリケーション・
プログラムを実行し、必要に応じて、S/88とS/370のど
ちらのオペレーティング・システムも互いに気づかいな
いように、S/88 I/O装置及びプログラムを利用するS/37
0 I/O動作を実行するためにS/88エンティティを訪れ
る。
E27.フォールト・トレラント・ハードウェア同期化 S/88-S/370処理ユニットのより固有且つ重要な特徴の
１つは現在処理中の相手23による参照番号21などの任意
の処理ユニットの自己決定同期化である。各ユニットの
S/88エンティティは、新しいまたはエラーを生成する相
手の同期化のための能力及び責任をもつ。あるユニット
のS/88エンティティがこの責任をもつとき、それは「マ
スター」と呼ばれる。そして、同期化を受ける相手は、
「スレーブ」と呼ばれる。
１つは現在処理中の相手23による参照番号21などの任意
の処理ユニットの自己決定同期化である。各ユニットの
S/88エンティティは、新しいまたはエラーを生成する相
手の同期化のための能力及び責任をもつ。あるユニット
のS/88エンティティがこの責任をもつとき、それは「マ
スター」と呼ばれる。そして、同期化を受ける相手は、
「スレーブ」と呼ばれる。
S/88ハードウェア／ファームウェア構造は、何時同期
化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたS/88-S/370ハードウェア／ファーム
ウェアは、このインテリジェンス機能を同期化の決定の
際にS/88の主導に従うために利用する。すなわち、任意
の時点で、S/88は、S/88（スレーブ）エンティティが相
手（マスター）との同期化を必要とすることを決定し、
その同期化はS/88のスレーブ・エンティティが「キック
オフ」された後の適当な点へ進行するように許可され、
次に、その実行は対応するS/370エンティティに向き付
けられる。S/370エンティティは、S/370マスタ状態を抽
出しその状態を両方のS/370相手に復元するためにPROM1
81からのコードを実行するS/88 PEによって同期化され
る。
化が必要とされ、何がどれを同期化するのかを決定す
る。相互接続されたS/88-S/370ハードウェア／ファーム
ウェアは、このインテリジェンス機能を同期化の決定の
際にS/88の主導に従うために利用する。すなわち、任意
の時点で、S/88は、S/88（スレーブ）エンティティが相
手（マスター）との同期化を必要とすることを決定し、
その同期化はS/88のスレーブ・エンティティが「キック
オフ」された後の適当な点へ進行するように許可され、
次に、その実行は対応するS/370エンティティに向き付
けられる。S/370エンティティは、S/370マスタ状態を抽
出しその状態を両方のS/370相手に復元するためにPROM1
81からのコードを実行するS/88 PEによって同期化され
る。
組みユニットのどちらか１つは、初期電源導入、新し
い相手の登場、または既存の２つの組みをして同期化を
喪失させるようなエラー条件からの回復（どの場合もメ
ンテナンス割り込みを強制する）によって必要性が生じ
た場合、処理ユニットの同期化において、マスターまた
はスレーブのどちらかの役割を占めることができる。ど
の場合にも、S/88スレーブ・エンティティは、その状況
を認識して、同期化のためのS/88マスター・エンティテ
ィに依存する。
い相手の登場、または既存の２つの組みをして同期化を
喪失させるようなエラー条件からの回復（どの場合もメ
ンテナンス割り込みを強制する）によって必要性が生じ
た場合、処理ユニットの同期化において、マスターまた
はスレーブのどちらかの役割を占めることができる。ど
の場合にも、S/88スレーブ・エンティティは、その状況
を認識して、同期化のためのS/88マスター・エンティテ
ィに依存する。
S/88マスター及びスレーブ・エンティティは、メンテ
ナンス割り込みが生じた時点でのめいめいの状態の結果
としての個々の役割を占める。全ての処理ユニットのS/
88エンティティは、デフォールトのマスタが確立される
までスレーブであるとめいめいが仮定しつつその割り込
みを検出及び処理する。マスターは次に、ホールド・ス
レーブをロックステップでキックオフし、めいめいは
（割り込みからもどった時点で）、マスターの優先使用
環境を再開する。
ナンス割り込みが生じた時点でのめいめいの状態の結果
としての個々の役割を占める。全ての処理ユニットのS/
88エンティティは、デフォールトのマスタが確立される
までスレーブであるとめいめいが仮定しつつその割り込
みを検出及び処理する。マスターは次に、ホールド・ス
レーブをロックステップでキックオフし、めいめいは
（割り込みからもどった時点で）、マスターの優先使用
環境を再開する。
同様に、S/88エンティティは、プロセッサを残余の論
理から切り放し、S/370相手対内で同一の優先使用され
た状態を確立するためにS/370 SP機能をエミュレートす
るべくそれらのプロセッサを使用し、次に正常の実行環
境を再確立し、S/370の相手がロックステップで実行を
開始することを可能ならしめる。
理から切り放し、S/370相手対内で同一の優先使用され
た状態を確立するためにS/370 SP機能をエミュレートす
るべくそれらのプロセッサを使用し、次に正常の実行環
境を再確立し、S/370の相手がロックステップで実行を
開始することを可能ならしめる。
同期化を必要としない状況として、参照番号21の単一
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
ユニットなどの単一の処理ユニットが電源投入される場
合がある。
同期化を要する状況としては、２重化処理ユニット
（例えば21、23）が電源投入される場合、相手23が正常
に処理している間にユニット21が挿入される場合、及び
処理ユニット21などがその相手23中に比較障害を検出
し、回復を試みる場合がある。
（例えば21、23）が電源投入される場合、相手23が正常
に処理している間にユニット21が挿入される場合、及び
処理ユニット21などがその相手23中に比較障害を検出
し、回復を試みる場合がある。
S/88エンティティは、同期化を確立するための適当な
ハードウェア設備をもつ。S/370処理区画は、スレーブ
・エンティティをしてマスタ・エンティティの全く同じ
状態に初期化されることを可能ならしめるに十分なハー
ドウェア及びソフトウェアをもつ。これは、読取／書込
状況レジスタ、読取可能モード・レジスタ、停止可能ク
ロック及びカウント・リングなどの構成を有する。ユニ
ット21中の正常動作S/370エンティティが相手ユニット2
3中の対応S/370エンティティと同期させられるべき時、
相手のS/370エンティティをその正常動作エンティティ
と同じ状態にすることが必要である。この処理は、好適
な実施例では、S/88プロセッサ60、62からのキュー・セ
レクト・アップ・メッセージを（PROM181中のS/370初期
化及び同期化マイクロコードの制御の下で）S/370プロ
セッサ85、87に送ることによって簡略化することができ
る。このメッセージは、ユーザー・アプリケーション
が、同期化の間に、オペレーティング・システムを介し
てBCU156などに対して更なるサービス要求を呼び出すこ
とを停止する。これはまた、全ての未完了I/O動作の実
行の完了を可能ならしめる。
ハードウェア設備をもつ。S/370処理区画は、スレーブ
・エンティティをしてマスタ・エンティティの全く同じ
状態に初期化されることを可能ならしめるに十分なハー
ドウェア及びソフトウェアをもつ。これは、読取／書込
状況レジスタ、読取可能モード・レジスタ、停止可能ク
ロック及びカウント・リングなどの構成を有する。ユニ
ット21中の正常動作S/370エンティティが相手ユニット2
3中の対応S/370エンティティと同期させられるべき時、
相手のS/370エンティティをその正常動作エンティティ
と同じ状態にすることが必要である。この処理は、好適
な実施例では、S/88プロセッサ60、62からのキュー・セ
レクト・アップ・メッセージを（PROM181中のS/370初期
化及び同期化マイクロコードの制御の下で）S/370プロ
セッサ85、87に送ることによって簡略化することができ
る。このメッセージは、ユーザー・アプリケーション
が、同期化の間に、オペレーティング・システムを介し
てBCU156などに対して更なるサービス要求を呼び出すこ
とを停止する。これはまた、全ての未完了I/O動作の実
行の完了を可能ならしめる。
このことは、正常動作S/370エンティティを、「キッ
クオフ」の時点で両方のS/370エンティティによる使用
のために記憶162にコピーされた状態にもってくる。こ
の時点で、S/370プロセッサ、S/370キャッシュ、DLAT及
びS/370バス・アダプタ中の全てのレジスタ、カウンタ
・ポインタ及びバッファが順序づけられたスタック中の
記憶（162）にコピーされる。その同期化処理が開始さ
れたとき、４つの全ての物理プロセッサは、文脈を共通
スタックから４つの全てのプロセッサにロードすること
によって復元されたS/370文脈をもつことになる。両プ
ロセッサには、そのレジスタ、カウンタ及びバッファに
同一の値がロードされ、次にロックステップまたは完全
同期によりプログラム実行を開始することになる。
クオフ」の時点で両方のS/370エンティティによる使用
のために記憶162にコピーされた状態にもってくる。こ
の時点で、S/370プロセッサ、S/370キャッシュ、DLAT及
びS/370バス・アダプタ中の全てのレジスタ、カウンタ
・ポインタ及びバッファが順序づけられたスタック中の
記憶（162）にコピーされる。その同期化処理が開始さ
れたとき、４つの全ての物理プロセッサは、文脈を共通
スタックから４つの全てのプロセッサにロードすること
によって復元されたS/370文脈をもつことになる。両プ
ロセッサには、そのレジスタ、カウンタ及びバッファに
同一の値がロードされ、次にロックステップまたは完全
同期によりプログラム実行を開始することになる。
S/370処理エンティティは、同期化のためにさまざな
レジスタ及びキャッシュにアクセスするための２つの方
法を与える。その１つは、BCUローカル・データ・バス2
23をバス・アダプタ154のチャネル0,1に結合するレジス
タ560、561を用いた、通常の、ユーザーによってプログ
ラムされた読取／書込方法である。もう一方は、直列
「裏口」集積サポート機能（ISF）／汎用サポート・イ
ンターフェース（USI）540、541の技法である。S/370チ
ップセット・サービス・プロセッサの直列インターフェ
ース／プロトコル（ISF/USI）をエミュレートすること
によって、S/88エンティティの同期化機構がS/370エン
ティティに接続された任意且つ全ての機構にアクセスす
ることができる。１つまたはそれ以上のS/370エンティ
ティの同期化が必要であるとき、両方の方法が採用され
る。通常の経路は、それが存在し、USI経路が他方のた
めに使用されているとき使用される。
レジスタ及びキャッシュにアクセスするための２つの方
法を与える。その１つは、BCUローカル・データ・バス2
23をバス・アダプタ154のチャネル0,1に結合するレジス
タ560、561を用いた、通常の、ユーザーによってプログ
ラムされた読取／書込方法である。もう一方は、直列
「裏口」集積サポート機能（ISF）／汎用サポート・イ
ンターフェース（USI）540、541の技法である。S/370チ
ップセット・サービス・プロセッサの直列インターフェ
ース／プロトコル（ISF/USI）をエミュレートすること
によって、S/88エンティティの同期化機構がS/370エン
ティティに接続された任意且つ全ての機構にアクセスす
ることができる。１つまたはそれ以上のS/370エンティ
ティの同期化が必要であるとき、両方の方法が採用され
る。通常の経路は、それが存在し、USI経路が他方のた
めに使用されているとき使用される。
同期化及び初期化処理のこの部分（例えばS/370エン
ティティのための処理）が、S/370エンティティの存在
も、それに接続されていることも知らないS/88オペレー
ティング・システムに対して透過的でなくてはならな
い、ということに留意することは重要である。この透過
性は、S/370 I/O動作に関連して前記に説明したのとほ
ぼ同様の様式で達成される。すなわち、第20図に関連し
て説明されたアドレス・デコード論理280は、データがS
/88プロセッサ62と第49図の論理の間で転送されるべき
とき毎にアドレス007EXXXXをセンスする。このアドレス
が論理280によってデコードされるとき、それは、S/88
プロセッサ・バス161A、161Dを、前記回路217、218を介
してローカル・アドレス及びデータ・バス247、223に結
合する。レジスタ・アドレス・デコード論理562は、プ
ロセッサ62とのデータ転送のために、論理回路549、550
またはレジスタ560、561のうちの１つを選択すべく、バ
ス247上のアドレスの下位ビットをデゴードする。
ティティのための処理）が、S/370エンティティの存在
も、それに接続されていることも知らないS/88オペレー
ティング・システムに対して透過的でなくてはならな
い、ということに留意することは重要である。この透過
性は、S/370 I/O動作に関連して前記に説明したのとほ
ぼ同様の様式で達成される。すなわち、第20図に関連し
て説明されたアドレス・デコード論理280は、データがS
/88プロセッサ62と第49図の論理の間で転送されるべき
とき毎にアドレス007EXXXXをセンスする。このアドレス
が論理280によってデコードされるとき、それは、S/88
プロセッサ・バス161A、161Dを、前記回路217、218を介
してローカル・アドレス及びデータ・バス247、223に結
合する。レジスタ・アドレス・デコード論理562は、プ
ロセッサ62とのデータ転送のために、論理回路549、550
またはレジスタ560、561のうちの１つを選択すべく、バ
ス247上のアドレスの下位ビットをデゴードする。
さらに、線562、563上の割り込みは、OR回路292aを介
して第20図のS/88割り込み論理212に指向される。その
割り込み要求信号は、データがプロセッサ62への転送の
ためにS/370チップのうちの１つから論理549で受領され
るとき、線562上で活動化される。線562上の割り込み要
求は、論理550からS/370チップへのデータ転送の完了を
プロセッサ62に通知する。線562上の割り込み要求は、
プロセッサ62に、プロセッサ62への転送のためにS/370
チップからデータが論理549によって受け取られたこと
を通知する。その割り込み要求は、IACK信号が線258dと
258e上にそれぞれあらわれるときに線562及び563上に保
持される。３つの割り込みのベクタ番号は、第20図から
のIACK信号258d及び258eによってそれぞれ付勢されたと
き、論理564、56から得られる。そのベクタ番号は、個
別の割り込みハンドラ・ルーチンにアクセスするために
処理ユニット62によって使用される。
して第20図のS/88割り込み論理212に指向される。その
割り込み要求信号は、データがプロセッサ62への転送の
ためにS/370チップのうちの１つから論理549で受領され
るとき、線562上で活動化される。線562上の割り込み要
求は、論理550からS/370チップへのデータ転送の完了を
プロセッサ62に通知する。線562上の割り込み要求は、
プロセッサ62に、プロセッサ62への転送のためにS/370
チップからデータが論理549によって受け取られたこと
を通知する。その割り込み要求は、IACK信号が線258dと
258e上にそれぞれあらわれるときに線562及び563上に保
持される。３つの割り込みのベクタ番号は、第20図から
のIACK信号258d及び258eによってそれぞれ付勢されたと
き、論理564、56から得られる。そのベクタ番号は、個
別の割り込みハンドラ・ルーチンにアクセスするために
処理ユニット62によって使用される。
S/370集積サポート機構（ISF）540（第49図）は、チ
ップセット150上の論理に対して「裏口」入口を与え
る。このISFは、チップ85及び151-154上に集積されたユ
ニット・サポート・インターフェース（USI）に接続さ
れた５線のサポート・バス541からなる。チップ85上のU
SI542の一部が第49図に示されている。
ップセット150上の論理に対して「裏口」入口を与え
る。このISFは、チップ85及び151-154上に集積されたユ
ニット・サポート・インターフェース（USI）に接続さ
れた５線のサポート・バス541からなる。チップ85上のU
SI542の一部が第49図に示されている。
サポート・バス541は、次のような５つの線との直列
インターフェースをあらわす。
インターフェースをあらわす。
ビット・アウト（データからチップ・セットへの）線54
3 ビット・イン（チップ・セットからデータへの）線544 アドレス・モード（制御）線545 シフト・ゲート（制御）線546 セット・パルス（制御）線547 アドレス・モード線545は、ビット・イン／ビット・
アウト線543、544上のアドレス・ビット（高レベル）ま
たはデータ・ビット（低レベル）の直列転送（シフト）
を通知する。ビット・イン及びビット・アウト線543、5
44は、チップ内部のシフト・レジスタ548などと、論理5
49、550中の外部シフト・レジスタの間の相互接続であ
る。内部レジスタ548と２つの外部レジスタ549、550の
うちの１つとの間でシフトされるビットの数は、シフト
・パルス・ゲート線546に印加されるパルスの数によっ
て決定される。
3 ビット・イン（チップ・セットからデータへの）線544 アドレス・モード（制御）線545 シフト・ゲート（制御）線546 セット・パルス（制御）線547 アドレス・モード線545は、ビット・イン／ビット・
アウト線543、544上のアドレス・ビット（高レベル）ま
たはデータ・ビット（低レベル）の直列転送（シフト）
を通知する。ビット・イン及びビット・アウト線543、5
44は、チップ内部のシフト・レジスタ548などと、論理5
49、550中の外部シフト・レジスタの間の相互接続であ
る。内部レジスタ548と２つの外部レジスタ549、550の
うちの１つとの間でシフトされるビットの数は、シフト
・パルス・ゲート線546に印加されるパルスの数によっ
て決定される。
セット・パルスは、チップにシフトされたばかりのア
ドレスまたはデータ・パターンに基づき、チップ内部活
動を同期させるために使用される。セット・パルスは、
例えばレジスタ548中のチップ側の情報の可用性を知ら
せるために、シフトの終了後活動化される。このこと
は、この情報に基づく活動が、この瞬間から開始できる
ことを意味する。
ドレスまたはデータ・パターンに基づき、チップ内部活
動を同期させるために使用される。セット・パルスは、
例えばレジスタ548中のチップ側の情報の可用性を知ら
せるために、シフトの終了後活動化される。このこと
は、この情報に基づく活動が、この瞬間から開始できる
ことを意味する。
次の例は、動作を説明するものである。特定のアドレ
ス・パターンにスタート機能が割当てられてなる。この
アドレスは、各チップのレジスタ548などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのS/88・デコード551がそのアドレスを検出
する。そのアドレス・デコードとセット・パルスが、ゲ
ート552の出力におけるチップ内部スタート・パルスを
形成する。USIのチップ特定部分は、特定チップ・デザ
インから得た制御及びデータ・チェインを含む。シフト
動作にって影響されない記憶要素の現在の状況を保持す
るために、USI活動の開始の前に機能クロックは停止さ
れなくてはならない。予備的な必要性に応じたクロック
停止を必要とするUSIアクセスは、「静的」であると定
義する。動的アクセスまたは機能とは、チップが動作し
ている間に実行することができる動作である。
ス・パターンにスタート機能が割当てられてなる。この
アドレスは、各チップのレジスタ548などにシフト・イ
ンされる。全てのアドレス・ビットが転送された時、チ
ップの１つのS/88・デコード551がそのアドレスを検出
する。そのアドレス・デコードとセット・パルスが、ゲ
ート552の出力におけるチップ内部スタート・パルスを
形成する。USIのチップ特定部分は、特定チップ・デザ
インから得た制御及びデータ・チェインを含む。シフト
動作にって影響されない記憶要素の現在の状況を保持す
るために、USI活動の開始の前に機能クロックは停止さ
れなくてはならない。予備的な必要性に応じたクロック
停止を必要とするUSIアクセスは、「静的」であると定
義する。動的アクセスまたは機能とは、チップが動作し
ている間に実行することができる動作である。
セット・パルスは、チップ内部タイミングに対して機
能を同期化するために使用される。これらの機能は、ア
ドレス・モード線（アドレスまたはデータ・モード）に
よって追加的にゲートされる、SERDESレジスタ中のアド
レス・パターンまたはデータ・パターンからデコードさ
れる。それらの機能とは次のものである。
能を同期化するために使用される。これらの機能は、ア
ドレス・モード線（アドレスまたはデータ・モード）に
よって追加的にゲートされる、SERDESレジスタ中のアド
レス・パターンまたはデータ・パターンからデコードさ
れる。それらの機能とは次のものである。
SERDESへのチップ状況セット SERDESへのモード・レジスタ・セット SERDESからのモード・レジスタ・ロード サポート転送要求ラッチ（SPR）セット プロセッサ制御要求ラッチ（PCR）リセット 個々のチップをサポートするために必要に応じた追加
の動的機能 S/370チップセット内のさまざまなアドレス可能エン
ティティに対して「裏口」アクセスを与える、ISFの５
線直列バス541は、各チップのユニット・サポート・イ
ンターフェース（USI）、例えば、チップ85のUSI542に
結合される。USI542は、８ビット・アドレス・レジスタ
566と、８ビット直列／並列化器（SERDES）548を提供す
る。USIアドレス・レジスタ566は、SERDES548が実際の
送受信機構である間に、チップのアドレスと、そのチッ
プ内のターゲット・エンティティのアドレスを受け取
る。USIはまた、シフトイン／シフトアウト機構のため
の同期化論理を与える。
の動的機能 S/370チップセット内のさまざまなアドレス可能エン
ティティに対して「裏口」アクセスを与える、ISFの５
線直列バス541は、各チップのユニット・サポート・イ
ンターフェース（USI）、例えば、チップ85のUSI542に
結合される。USI542は、８ビット・アドレス・レジスタ
566と、８ビット直列／並列化器（SERDES）548を提供す
る。USIアドレス・レジスタ566は、SERDES548が実際の
送受信機構である間に、チップのアドレスと、そのチッ
プ内のターゲット・エンティティのアドレスを受け取
る。USIはまた、シフトイン／シフトアウト機構のため
の同期化論理を与える。
S/370チップ・セット150内の各チップは、４ビット
（高位）ISF/USIアドレスを割当てられ、例えばPE85
と、キャッシュ・コントローラ153と、バス・アダプタ1
54と、浮動小数点コプロセッサ151と、STCI155は、それ
ぞれ２、４、６、８、Ａ及びＢの16進値を割当てられて
なる。ISF/USIアドレスの下位４ビットは、下位４ビッ
トによってアドレスされる内部チップ・エンティティ
（例えばレジスタ、機能またはチェイン）を決定する。
（高位）ISF/USIアドレスを割当てられ、例えばPE85
と、キャッシュ・コントローラ153と、バス・アダプタ1
54と、浮動小数点コプロセッサ151と、STCI155は、それ
ぞれ２、４、６、８、Ａ及びＢの16進値を割当てられて
なる。ISF/USIアドレスの下位４ビットは、下位４ビッ
トによってアドレスされる内部チップ・エンティティ
（例えばレジスタ、機能またはチェイン）を決定する。
通信スキームは、コマンドと、ソース・チップと、宛
先チップと、そのチップ内のデータ及びターゲット・エ
ンティティを識別するフィールドからなるシフト・チェ
イン（機能チェインとも呼ばれる）からなる。シフト・
チェインは、次のとおりである。
先チップと、そのチップ内のデータ及びターゲット・エ
ンティティを識別するフィールドからなるシフト・チェ
イン（機能チェインとも呼ばれる）からなる。シフト・
チェインは、次のとおりである。
ビット０−７ − 機能／コード ８−11 − ソース（制御）ユニット 12-15 − ターゲット（センス／制御） ユニット 16-23 − メッセージ／データ 24-27 − 制御（書込み）レジスタ 28-31 − センス（読取）レジスタ これらの機能チェインは、ISF/USIの直列的性質と、
そのチェインが論理549、550に及びSERDESレジスタ548
などにシフトイン／シフトアウトされなくてはならない
という事実により、シフト・チェインと呼ばれる。
そのチェインが論理549、550に及びSERDESレジスタ548
などにシフトイン／シフトアウトされなくてはならない
という事実により、シフト・チェインと呼ばれる。
機能チェインのコマンド・フィールドは、読取／セン
ス・コマンド（F61）の書込／制御コマンド（E61）を含
むことができる。機能チェインの例は次のとおりであ
る。
ス・コマンド（F61）の書込／制御コマンド（E61）を含
むことができる。機能チェインの例は次のとおりであ
る。
E602XX10＝プロセッサ85のモード・レジスタに対する
書込 ここで、E6＝コマンド＝書込 ０＝テストのためのPE62ソース・アドレス ２＝PE85宛先 XX＝メッセージ（データ） １＝制御されたレジスタ（モード・レジスタ） ０＝センス・レジスタ（コマンドが「書込」であるの
でなし） ここで述べている同期化を達成するための技法は、RP
OM181に記憶されているS/88プログラム・コードを使用
する。そのコードは、上記４つの状況のおのおのに関連
する決定を行ない、それに従ってフラグをセットする。
同期化ルーチンは次に、適当な同期化または初期化を実
行するために、コードの経路を制御するようにそれらの
フラグを使用する。２つの例を示すと次のとおりであ
る。
書込 ここで、E6＝コマンド＝書込 ０＝テストのためのPE62ソース・アドレス ２＝PE85宛先 XX＝メッセージ（データ） １＝制御されたレジスタ（モード・レジスタ） ０＝センス・レジスタ（コマンドが「書込」であるの
でなし） ここで述べている同期化を達成するための技法は、RP
OM181に記憶されているS/88プログラム・コードを使用
する。そのコードは、上記４つの状況のおのおのに関連
する決定を行ない、それに従ってフラグをセットする。
同期化ルーチンは次に、適当な同期化または初期化を実
行するために、コードの経路を制御するようにそれらの
フラグを使用する。２つの例を示すと次のとおりであ
る。
特定のS/88ボード上のメモリが電源障害によってデー
タを汚染され、その相手から初期化されるべきかどうか
の決定 特定のS/88ボードがデフォールト・マスタ処理ユニッ
ト（DMPU）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を
示すものである。その１つは、ハードウェア支援的であ
り、より高速の「迅速な」処理を可能ならしめる。それ
はもちろん、S/370エンティティ中に少なくとも１つの
追加的な制御回路を必要とし、あるS/88制御回路をS/37
0「インターフェース」に物理的にさらすことによっ
て、定義された能力を超えて拡張することができる。こ
の「インターフェース」は、実際上、S/88回路のS/88回
路に対する「寄生的追加」である。
タを汚染され、その相手から初期化されるべきかどうか
の決定 特定のS/88ボードがデフォールト・マスタ処理ユニッ
ト（DMPU）の役割を有するべきかどうかの決定 以下の説明は、同期化機構の２つの異なる実現構成を
示すものである。その１つは、ハードウェア支援的であ
り、より高速の「迅速な」処理を可能ならしめる。それ
はもちろん、S/370エンティティ中に少なくとも１つの
追加的な制御回路を必要とし、あるS/88制御回路をS/37
0「インターフェース」に物理的にさらすことによっ
て、定義された能力を超えて拡張することができる。こ
の「インターフェース」は、実際上、S/88回路のS/88回
路に対する「寄生的追加」である。
ここで定義されるもう１つの実現構成はマイクロコー
ドのみであって、S/370サービス・プロセッサのエミュ
レーションにおいてS/88プロセッサ・エンティティによ
ってS/370同期化を扱うことを可能ならしめるものであ
る。この技術は、性能及び迅速性が重要でないときに使
用することができる。
ドのみであって、S/370サービス・プロセッサのエミュ
レーションにおいてS/88プロセッサ・エンティティによ
ってS/370同期化を扱うことを可能ならしめるものであ
る。この技術は、性能及び迅速性が重要でないときに使
用することができる。
（３） 単一プロセッサ・ユニット21が電源投入された
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによっても
たらされ得る。
（ハードウェア構成） この状況は、次の２つの条件のうちの１つによっても
たらされ得る。
１） このユニットが、電源投入またはブートの結果と
して線につながった。
して線につながった。
２） このユニットが、電源障害回復の結果として線に
つながった。
つながった。
どちらの場合にも、コード経路は同一である。
ユニット21のS/88エンティティは、その自己テストの
部分を実行し、初期化ルーチン（STIR）が、関連記憶16
の内容が汚染されてしまったかどうか（電源故障状態）
を決定しようと試みる。もしそうなら、STIRは、STIR経
路上の正常電力へと戻る。さもなければ、DMPUであり得
る相手または共存処理ユニットをもつかどうかを決定し
ようと試みる。もしそれがないなら、STIRはDMPU責任範
囲を受け持って別の処理ユニットを同期化しようと試み
る。
部分を実行し、初期化ルーチン（STIR）が、関連記憶16
の内容が汚染されてしまったかどうか（電源故障状態）
を決定しようと試みる。もしそうなら、STIRは、STIR経
路上の正常電力へと戻る。さもなければ、DMPUであり得
る相手または共存処理ユニットをもつかどうかを決定し
ようと試みる。もしそれがないなら、STIRはDMPU責任範
囲を受け持って別の処理ユニットを同期化しようと試み
る。
ユニット21のS/370エンティティは、単に、S/88エン
ティティの主導に従う。このことは、S/88 PROM181中に
あるコードを実行し、正常自己テストを完了し、次にこ
れが初期電源投入と電源障害回復のどちらであるかを決
定するS/88プロセッサ62によって達成される。もしそれ
が電源投入なら、S/370エンティティは、正常の初期化
を続け、次にそれがDMPUであると仮定し、同期信号を発
行しようと試みる。その信号は、S/88プロセッサ62に対
してレベル６割り込みを強制するS/370論理によってト
ラップされる。割り込み６は、S/88PROM181（第19A図）
中のS/370同期化マイクロコードにベクタされる（これ
は、S/88アドレス空間にマップされる）。
ティティの主導に従う。このことは、S/88 PROM181中に
あるコードを実行し、正常自己テストを完了し、次にこ
れが初期電源投入と電源障害回復のどちらであるかを決
定するS/88プロセッサ62によって達成される。もしそれ
が電源投入なら、S/370エンティティは、正常の初期化
を続け、次にそれがDMPUであると仮定し、同期信号を発
行しようと試みる。その信号は、S/88プロセッサ62に対
してレベル６割り込みを強制するS/370論理によってト
ラップされる。割り込み６は、S/88PROM181（第19A図）
中のS/370同期化マイクロコードにベクタされる（これ
は、S/88アドレス空間にマップされる）。
ところで、電源投入ブートから、S/370PE85は自己のS
TIRを実行し、次にその同期点で実行を中断している。
この期間、S/370クロック152もまた、自身を初期化して
いる。S/88レベル６割り込みサービス・サブルーチン
（ISS）（すなちわ、S/370同期化マイクロコード）は、
S/370サービス・プロセッサをエミュレートするために
第44図のISF/USIを使用する。このSPエミュレータは、S
/370制御記憶171のIML機能を呼び出すために機能ストリ
ングを発行するが、実際のコード転送は生じない（マイ
クロコードは、S/88PROM181中にある）。IMLの次のステ
ップは、S/370エンティティ（プロセッサ85及び87）に
同期を同報通信して、処理ユニット21をして実行へとも
ってくることである。ISSの最終ステップは、割り込み
から戻り、以て処理ユニットをしてIPLされた状態の実
行を開始させることである。
TIRを実行し、次にその同期点で実行を中断している。
この期間、S/370クロック152もまた、自身を初期化して
いる。S/88レベル６割り込みサービス・サブルーチン
（ISS）（すなちわ、S/370同期化マイクロコード）は、
S/370サービス・プロセッサをエミュレートするために
第44図のISF/USIを使用する。このSPエミュレータは、S
/370制御記憶171のIML機能を呼び出すために機能ストリ
ングを発行するが、実際のコード転送は生じない（マイ
クロコードは、S/88PROM181中にある）。IMLの次のステ
ップは、S/370エンティティ（プロセッサ85及び87）に
同期を同報通信して、処理ユニット21をして実行へとも
ってくることである。ISSの最終ステップは、割り込み
から戻り、以て処理ユニットをしてIPLされた状態の実
行を開始させることである。
S/88処理ユニット「module start up.cm」の実行の
一部として、エミュレートされたサービス・プロセッサ
「IPLボタン押圧」機能ストリングがIPL機能を実行する
ためにS/370処理ユニットを送られ、以てディスクからS
/370主記憶をロードする。IPLの最終ステップは、次
に、位置０によって指定されたアドレスに制御を渡すこ
とである。
一部として、エミュレートされたサービス・プロセッサ
「IPLボタン押圧」機能ストリングがIPL機能を実行する
ためにS/370処理ユニットを送られ、以てディスクからS
/370主記憶をロードする。IPLの最終ステップは、次
に、位置０によって指定されたアドレスに制御を渡すこ
とである。
（Ｂ） マイクロコードのみの実現 ユニット21のS/88エンティティは、その自己テスト及
び初期化ルーチン（STIR）を実行し、次にこれが初期電
源投入（IPO）と（電源障害回復（PFR）のどちらである
かを決定することになる。もしこれがIPOであるなら、
そのコードは、ユニット21が単一のエンティティである
と決定してオペレーティング・システムのロード及びそ
の「スタートアップ」ルーチンの実行を進める。
び初期化ルーチン（STIR）を実行し、次にこれが初期電
源投入（IPO）と（電源障害回復（PFR）のどちらである
かを決定することになる。もしこれがIPOであるなら、
そのコードは、ユニット21が単一のエンティティである
と決定してオペレーティング・システムのロード及びそ
の「スタートアップ」ルーチンの実行を進める。
もしこれがPFRであるなら、コードはその関連記憶の
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがIPOであるかのごとく進行する。
もしその内容が無事であることがメモリについて分かっ
たなら、PFRコードは通常の再スタート・タスクを進め
る。
完全性が損なわれているかどうかを決定する。もしそう
なら、コードはこれがIPOであるかのごとく進行する。
もしその内容が無事であることがメモリについて分かっ
たなら、PFRコードは通常の再スタート・タスクを進め
る。
上記どの場合も、同期化すべき相手が接続されてれい
ないので、同期化機能が「ダミー」動作となる。
ないので、同期化機能が「ダミー」動作となる。
（４） ２重化された処理ユニット21、23が電源投入さ
れる − ハードウェア実現構成 この状況は、次の２つの条件のうちどちらかまた両方
によってもたらされ得る。
れる − ハードウェア実現構成 この状況は、次の２つの条件のうちどちらかまた両方
によってもたらされ得る。
１） これらのユニットが、電源投入またはブートの結
果として線につながった。
果として線につながった。
２） これらのユニットが、電源障害回復の結果として
線につながった。
線につながった。
どちらの場合にも、コード経路は同一である。
ユニット21、23のS/88エンティティは、その自己テス
トの部分を実行し、初期化ルーチン（STIR）が、関連記
憶16の内容が破壊されてしまったかどうか（電源故障状
態）を決定しようと試みる。もしそうなら、STIRは、ST
IR経路上の正常電力へと戻る。さもなければ、DMPUであ
り得る相手または共存処理ユニットをもつかどうか、ま
たはDMPUでないかどうかを決定しようと試みる。もしそ
うなら、STIRはMDPU責任範囲を受け持って別の処理ユニ
ットを同期化しようと試みる。もしそれがDMPUでないな
ら、同期点へ進み、同期を待つ。
トの部分を実行し、初期化ルーチン（STIR）が、関連記
憶16の内容が破壊されてしまったかどうか（電源故障状
態）を決定しようと試みる。もしそうなら、STIRは、ST
IR経路上の正常電力へと戻る。さもなければ、DMPUであ
り得る相手または共存処理ユニットをもつかどうか、ま
たはDMPUでないかどうかを決定しようと試みる。もしそ
うなら、STIRはMDPU責任範囲を受け持って別の処理ユニ
ットを同期化しようと試みる。もしそれがDMPUでないな
ら、同期点へ進み、同期を待つ。
ユニット21のS/370エンティティは、単に、S/88エン
ティティの主導に従う。S/88 PROM181中にあるコードを
実行するS/88エンティティは、正常自己テストを完了
し、次にこれが初期電源投入と電源障害回復のどちらで
あるかを決定する。もしそれが電源投入なら、S/370エ
ンティティは、正常の初期化を続け、次に同期化点へ進
む。もしそれが電源障害回復であるなら、キャッシュ
が、有効であるかどうか決定するために検査される。も
しそうなら、それは、相手のキャッシュが無効であると
分かった場合に、相手のメモリを更新する必要があるか
もしれない。もし自己のキャッシュが無効であるなら、
それは、有効キャッシュ内容で更新するために相手ユニ
ットに依存しなくてはならない。もしどちらのユニット
も有効メモリを保証することができないなら、それら
は、対として正常電源投入及び初期化を継続しなくては
ならない。処理ユニットのS/88エンティティが同期点に
近付くにつれ、各S/88エンティティは、DMPU処理責任を
引き受けなくてはならないかどうかを決定する。もしS/
88エンティティがそれがDMPUであることを見出したな
ら、S/88エンティティは、同期信号を発行しようと試み
る。
ティティの主導に従う。S/88 PROM181中にあるコードを
実行するS/88エンティティは、正常自己テストを完了
し、次にこれが初期電源投入と電源障害回復のどちらで
あるかを決定する。もしそれが電源投入なら、S/370エ
ンティティは、正常の初期化を続け、次に同期化点へ進
む。もしそれが電源障害回復であるなら、キャッシュ
が、有効であるかどうか決定するために検査される。も
しそうなら、それは、相手のキャッシュが無効であると
分かった場合に、相手のメモリを更新する必要があるか
もしれない。もし自己のキャッシュが無効であるなら、
それは、有効キャッシュ内容で更新するために相手ユニ
ットに依存しなくてはならない。もしどちらのユニット
も有効メモリを保証することができないなら、それら
は、対として正常電源投入及び初期化を継続しなくては
ならない。処理ユニットのS/88エンティティが同期点に
近付くにつれ、各S/88エンティティは、DMPU処理責任を
引き受けなくてはならないかどうかを決定する。もしS/
88エンティティがそれがDMPUであることを見出したな
ら、S/88エンティティは、同期信号を発行しようと試み
る。
同期化信号は、S/370論理370によってトラップされて
S/88エンティティに対してレベル６割り込みを強制す
る。この割り込みは、PROM181中のS/370同期化マイクロ
コード（これは、S/88アドレス空間）にベクタされる。
ところで、電源投入ブートから、S/370（例えばPE85、8
7）は自己のSTIRを実行し、次にその同期点で実行を中
断している。もしこれが、電源障害回復であるなら、S/
370エンティティは、メモリの完全性及び同期化を保証
するためにどの程度初期化ルーチンに遡らなくてはなら
ないかを決定するS/88エンティティの処理と同様の処理
を通過する。この間に、S/370クロック152は、自己を初
期化している。
S/88エンティティに対してレベル６割り込みを強制す
る。この割り込みは、PROM181中のS/370同期化マイクロ
コード（これは、S/88アドレス空間）にベクタされる。
ところで、電源投入ブートから、S/370（例えばPE85、8
7）は自己のSTIRを実行し、次にその同期点で実行を中
断している。もしこれが、電源障害回復であるなら、S/
370エンティティは、メモリの完全性及び同期化を保証
するためにどの程度初期化ルーチンに遡らなくてはなら
ないかを決定するS/88エンティティの処理と同様の処理
を通過する。この間に、S/370クロック152は、自己を初
期化している。
S/370プロセッサによるS/88同期化パルスのトラップ
のための好適な機構の簡単な説明を、第20図、第49図、
及び第50図を参照して行う。
のための好適な機構の簡単な説明を、第20図、第49図、
及び第50図を参照して行う。
S/88プロセッサは、線570（第50図）上にSYNC OUT信
号を発行する、ユニット23のプロセッサのS/88対のうち
の１つによって同期化を達成する。もし相手ユニットが
初期化され自己テストを完了し、破断されていないと決
定されているなら、それは、破断線571上に、SYNC OUT
信号をAND反転ゲート573を通じてゲートするように回路
572によって反転される信号レベルをもつ。
号を発行する、ユニット23のプロセッサのS/88対のうち
の１つによって同期化を達成する。もし相手ユニットが
初期化され自己テストを完了し、破断されていないと決
定されているなら、それは、破断線571上に、SYNC OUT
信号をAND反転ゲート573を通じてゲートするように回路
572によって反転される信号レベルをもつ。
もとのシステム88（例えばモジュール10）において
は、同期化信号が、線577及びインバータ574を介してユ
ニット14の駆動S/88プロセッサのSYNC IN線580に印加さ
れた。それはまた、ユニット12、14の４つの全てのS/88
プロセッサの「キックオフ」を開始するために、Ｃバス
及びインバータ576を介してユニット12のチェック側S/8
8プロセッサのSYNC IN線575に印加される。
は、同期化信号が、線577及びインバータ574を介してユ
ニット14の駆動S/88プロセッサのSYNC IN線580に印加さ
れた。それはまた、ユニット12、14の４つの全てのS/88
プロセッサの「キックオフ」を開始するために、Ｃバス
及びインバータ576を介してユニット12のチェック側S/8
8プロセッサのSYNC IN線575に印加される。
改良されたS/370-S/88（参照番号21、23など）ユニッ
トにおいては、回路573の出力577は、S/88プロセッサの
キックオフを防止するためにSYNC IN線580及び575から
切り放される。そのかわりに、出力577は、相手ユニッ
ト21（第49図）のBCU156中のフリップフロップ582をセ
ットするために線581を介して接続される。それはま
た、ユニット21中の相手側BCU（図示しない）中の対応
するフリップフロップをもセットする。
トにおいては、回路573の出力577は、S/88プロセッサの
キックオフを防止するためにSYNC IN線580及び575から
切り放される。そのかわりに、出力577は、相手ユニッ
ト21（第49図）のBCU156中のフリップフロップ582をセ
ットするために線581を介して接続される。それはま
た、ユニット21中の相手側BCU（図示しない）中の対応
するフリップフロップをもセットする。
以下の説明は、ユニット21中の単一のS/370及びそれ
の関連ハードウェアに関するものであるが、両方のS/37
0エンティティが同様の様式で動作していることを理解
されたい。
の関連ハードウェアに関するものであるが、両方のS/37
0エンティティが同様の様式で動作していることを理解
されたい。
フリップフロップ582は、線583、OR回路292a及び292
（第20図参照）、割り込み論理293、及び線IPO−２を介
してS/88プロセッサ62にレベル６割り込み信号を印加す
る。この動作は、S/370によるS/88同期信号の「トラッ
ピング」と呼ばれる。
（第20図参照）、割り込み論理293、及び線IPO−２を介
してS/88プロセッサ62にレベル６割り込み信号を印加す
る。この動作は、S/370によるS/88同期信号の「トラッ
ピング」と呼ばれる。
さて、ユニット21のS/370エンティティが自己テスト
と初期化ルーチン（STIR）を成功裡に実行し、キックオ
フの用意ができていると仮定する。
と初期化ルーチン（STIR）を成功裡に実行し、キックオ
フの用意ができていると仮定する。
他のDMAC及びBCUレベル６割り込みに関連して第20図
で説明したように、S/88プロセッサ62は、線582上の同
期化（SYNC）信号に応答して割り込み肯定応答サイクル
を開始する。プロセッサ62からの肯定応答及び優先順位
レベル信号は、論理281中でデコードされ、論理BCUバス
要求がデコード論理281の出力283と、ゲート291と、線2
87と、OR回路284を介して線190上にもたらされる。
で説明したように、S/88プロセッサ62は、線582上の同
期化（SYNC）信号に応答して割り込み肯定応答サイクル
を開始する。プロセッサ62からの肯定応答及び優先順位
レベル信号は、論理281中でデコードされ、論理BCUバス
要求がデコード論理281の出力283と、ゲート291と、線2
87と、OR回路284を介して線190上にもたらされる。
バス・サイクルが線191上でプロセッサ62に対して許
可された時、それは、（SYNC線583、AS線270、及びデコ
ード線283とともに）ANDゲート294−４をしてIACK線258
fに対して信号を印加するようにイネーブルする。この
信号は、BCUローカル・バス223と、ドライバ・レシーバ
218と、プロセッサ・バス161Dを介してS/88プロセッサ6
2に対して適当なベクタ番号を印加するためにベクタ・
ビット論理584（第49図）に印加される。線258f上の信
号もまたフリップフロップ582をリセットする。
可された時、それは、（SYNC線583、AS線270、及びデコ
ード線283とともに）ANDゲート294−４をしてIACK線258
fに対して信号を印加するようにイネーブルする。この
信号は、BCUローカル・バス223と、ドライバ・レシーバ
218と、プロセッサ・バス161Dを介してS/88プロセッサ6
2に対して適当なベクタ番号を印加するためにベクタ・
ビット論理584（第49図）に印加される。線258f上の信
号もまたフリップフロップ582をリセットする。
S/370STIR機能が仮定のように既に完了しているな
ら、S/88プロセッサ62は、S/370同期化のために割り込
みルーチンの最初の命令にアクセスするためにプロセッ
サ62によって次に使用されるベクタ番号を得るために読
取サイクルを実行する。
ら、S/88プロセッサ62は、S/370同期化のために割り込
みルーチンの最初の命令にアクセスするためにプロセッ
サ62によって次に使用されるベクタ番号を得るために読
取サイクルを実行する。
同期化ルーチンの最後の命令は、線586（第50図）に
同期化信号を印加する同期化コマンドを発生する。
同期化信号を印加する同期化コマンドを発生する。
この信号は、相手ユニット21、23のS/88（及びS/37
0）プロセッサを、ロックステップで「キックオフ」す
るために、同期化線580及び575に印加される。
0）プロセッサを、ロックステップで「キックオフ」す
るために、同期化線580及び575に印加される。
S/88処理ユニット「module start up.cm」の実行の
一部として、エミュレートされたサービス・プロセッサ
「IPLボタン押圧」機能ストリングがユニット21、23中
のS/370エンティティに送られる。DASDアクセスなどの
全IML機能を実行するのではなくて、このIMLはS/88主記
憶からのI/O処理とロードを迂回する。EXEC370コードは
既に、DASDからIPLコードをフェッチしそれをS/88主記
憶に配置して、IPLを待っている。IPLの最終ステップ
は、次に、位置０によって指定されたアドレスに制御を
渡すことである。
一部として、エミュレートされたサービス・プロセッサ
「IPLボタン押圧」機能ストリングがユニット21、23中
のS/370エンティティに送られる。DASDアクセスなどの
全IML機能を実行するのではなくて、このIMLはS/88主記
憶からのI/O処理とロードを迂回する。EXEC370コードは
既に、DASDからIPLコードをフェッチしそれをS/88主記
憶に配置して、IPLを待っている。IPLの最終ステップ
は、次に、位置０によって指定されたアドレスに制御を
渡すことである。
（Ｂ） マイクロコードのみの実現構成 初期電源投入（IPO）の結果、または電源障害回復（P
FR）の結果として電源投入されたPUボード。
FR）の結果として電源投入されたPUボード。
最初に、IPOの場合を考えてみる。
IPOによってS/88電源良好信号が確証された結果、メ
ンテナンス割り込みがS/88PROMI81コードを呼び出す。
このコードは、ユニット21のS/88エンティティを同期さ
せて、やはりPROM181中にあるS/370STIRを呼び出す。S/
370STIRは、これがIPOであるので、S/88及びそのオペレ
ーティング・システムの機能が必要である時に、初期化
し同期化させるために十分な機能がロードされていな
い、と決定する。その結果、S/370は、さらなる動作を
することなく、オペレーティング・システムのロードへ
と進むS/88PROM181へと戻る。オペレーティング・シス
テム初期化の一部として、「スタートアップ」モジュー
ルが呼び出される。このモジュールもまた、PROM181中
にあるS/370STIRを呼び出す。このとき、STIRは、必要
な機能が利用可能であると決定し、初期マイクロコード
・ロード（IML）自体を同期化するためにそれらを利用
する。
ンテナンス割り込みがS/88PROMI81コードを呼び出す。
このコードは、ユニット21のS/88エンティティを同期さ
せて、やはりPROM181中にあるS/370STIRを呼び出す。S/
370STIRは、これがIPOであるので、S/88及びそのオペレ
ーティング・システムの機能が必要である時に、初期化
し同期化させるために十分な機能がロードされていな
い、と決定する。その結果、S/370は、さらなる動作を
することなく、オペレーティング・システムのロードへ
と進むS/88PROM181へと戻る。オペレーティング・シス
テム初期化の一部として、「スタートアップ」モジュー
ルが呼び出される。このモジュールもまた、PROM181中
にあるS/370STIRを呼び出す。このとき、STIRは、必要
な機能が利用可能であると決定し、初期マイクロコード
・ロード（IML）自体を同期化するためにそれらを利用
する。
第２に、PFRの場合、 S/88電源良好信号がIPOによって確証された結果、メ
ンテナンス割り込みがS/88PROM181コードを呼び出す。
このコードは、ユニット21のS/88エンティティを同期さ
せ、やはりPROM181中にあるS/370STIRを呼び出す。S/37
0STIRは、これがPFRであるので、必要な機能が利用可能
であると決定してS/370エンティティまたはユニット21
の同期及び初期化を進む。
ンテナンス割り込みがS/88PROM181コードを呼び出す。
このコードは、ユニット21のS/88エンティティを同期さ
せ、やはりPROM181中にあるS/370STIRを呼び出す。S/37
0STIRは、これがPFRであるので、必要な機能が利用可能
であると決定してS/370エンティティまたはユニット21
の同期及び初期化を進む。
（５） 一方のユニット21が正常に処理している間に相
手23が挿入された （Ａ） ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在の
ユニット21のS/88エンティティに通知される。その新し
い処理ユニットがSTIRを走らせているとき、現在の処理
ユニットは、レベル６割り込みを認識することになる。
そのレベル６割り込みは、優先使用されたタスク環境を
保管する処理に向かい、以て新しい処理ユニットがつな
がっているかどうか判断し、そうである時、割り込みか
ら戻る。割り込みからの戻り機能の結果、２つのユニッ
トがロックステップされた同期へと降りてきて、優先使
用されたタスクを再開する。
手23が挿入された （Ａ） ハードウェア実現構成 新しいボードの挿入時に、レベル６割り込みが現在の
ユニット21のS/88エンティティに通知される。その新し
い処理ユニットがSTIRを走らせているとき、現在の処理
ユニットは、レベル６割り込みを認識することになる。
そのレベル６割り込みは、優先使用されたタスク環境を
保管する処理に向かい、以て新しい処理ユニットがつな
がっているかどうか判断し、そうである時、割り込みか
ら戻る。割り込みからの戻り機能の結果、２つのユニッ
トがロックステップされた同期へと降りてきて、優先使
用されたタスクを再開する。
（Ｂ） マイクロコードのみの実現構成 新しいボードが挿入された結果として、メンテナンス
割り込みがS/88PROM181コードを呼び出す。このコード
は、ユニット21のS/88エンティティを再同期化させ、次
に、やはりPROM181中にあるS/370STIRを呼び出す。S/37
0STIRは、これがPFRに類似しているので、必要な機能は
利用可能であると決定して、ユニット21のS/370エンテ
ィティの同期化及び初期化に進む。
割り込みがS/88PROM181コードを呼び出す。このコード
は、ユニット21のS/88エンティティを再同期化させ、次
に、やはりPROM181中にあるS/370STIRを呼び出す。S/37
0STIRは、これがPFRに類似しているので、必要な機能は
利用可能であると決定して、ユニット21のS/370エンテ
ィティの同期化及び初期化に進む。
（６） 相手が比較障害を検出する （Ａ） ハードウェア実現構成 故障の処理ユニットは、正常動作処理ユニットが強制
されたレベル６割り込みによって割り込まれる間にSTIR
に強制されることになる。レベル６割り込みサービス・
サブルーチンは、優先使用されたタスク環境の保存へと
赴き、新しい処理ユニットがつながっているかどうか決
定し、そうであるとき割り込みから戻る。割り込みから
の戻りの機能として、その２つのユニットは、ロックス
テップされた同期化へと降りてきて優先使用されたタス
クを再開する。障害処理ユニットがそのSTIRから正しく
脱出することに失敗すると（例えば１度、または予め選
択された回数）、正常動作処理ユニットが、適当な時間
の後、障害処理ユニットのS/88部分とそのさまざまな状
況報機能に「破断」をセットする。
されたレベル６割り込みによって割り込まれる間にSTIR
に強制されることになる。レベル６割り込みサービス・
サブルーチンは、優先使用されたタスク環境の保存へと
赴き、新しい処理ユニットがつながっているかどうか決
定し、そうであるとき割り込みから戻る。割り込みから
の戻りの機能として、その２つのユニットは、ロックス
テップされた同期化へと降りてきて優先使用されたタス
クを再開する。障害処理ユニットがそのSTIRから正しく
脱出することに失敗すると（例えば１度、または予め選
択された回数）、正常動作処理ユニットが、適当な時間
の後、障害処理ユニットのS/88部分とそのさまざまな状
況報機能に「破断」をセットする。
（Ｂ） マイクロコードのみの実現構成 比較障害検出とボードの結果、メンテナンス割り込み
はS/88PROM181コードを呼び出す。このコードは、ユニ
ット21のS/88エンティティを再同期化し、次に、やはり
PORM181中にあるS/370STIRを呼び出す。S/370STIRは、
これがPFRに類似していることから、必要に機能が利用
可能であると判断してユニット21のS/370エンティティ
の同期化及び初期化に進む。さらなる比較もまた、それ
と同じ動作の反復をもたらす。予定の回数の反復の後、
そのボードは永久的に断線され、障害が報告される。
はS/88PROM181コードを呼び出す。このコードは、ユニ
ット21のS/88エンティティを再同期化し、次に、やはり
PORM181中にあるS/370STIRを呼び出す。S/370STIRは、
これがPFRに類似していることから、必要に機能が利用
可能であると判断してユニット21のS/370エンティティ
の同期化及び初期化に進む。さらなる比較もまた、それ
と同じ動作の反復をもたらす。予定の回数の反復の後、
そのボードは永久的に断線され、障害が報告される。
別の実施例 別の（非S/88）フォールト・トレラント・システムに
おける使用 好適な実施例においては、ハードウェア・フォールト
・トレランスは、少なくとも３つの特徴をもつものとし
て示される。すなわち、システムの別の要素に対してデ
ータ・エラーの伝搬を生じることなく、現場で交換可能
な故障ユニットを、瞬間的に電気的に分離することと、
必要に応じてまたは要素が故障した時に要素を除去しま
たは追加するために動的再構成コードが与えられている
こと、及びシステムの無駄なくサブシステムまたは現場
で交換可能な故障ユニットから電力を取り去ることがで
きるという能力、すなわち、ホットプラグ可能性であ
る。そして、ユーザーは、機能または性能の低下を感じ
ることはないのである。
おける使用 好適な実施例においては、ハードウェア・フォールト
・トレランスは、少なくとも３つの特徴をもつものとし
て示される。すなわち、システムの別の要素に対してデ
ータ・エラーの伝搬を生じることなく、現場で交換可能
な故障ユニットを、瞬間的に電気的に分離することと、
必要に応じてまたは要素が故障した時に要素を除去しま
たは追加するために動的再構成コードが与えられている
こと、及びシステムの無駄なくサブシステムまたは現場
で交換可能な故障ユニットから電力を取り去ることがで
きるという能力、すなわち、ホットプラグ可能性であ
る。そして、ユーザーは、機能または性能の低下を感じ
ることはないのである。
この改良は、上記の厳密な必要条件のあるものを欠く
異なるソフトウェア・フォールト・トレラント・システ
ムで使用することもできることを理解されたい。
異なるソフトウェア・フォールト・トレラント・システ
ムで使用することもできることを理解されたい。
本願発明を適用することがてきるけれども上記の厳密
な必要条件のあるものを欠く異なる別のシステムが米国
特許第4356550号に示されている。その米国特許の第１
図において、３つのサブシステムが互いに非同期的に動
作し、２重化されたバスに結合されている。そして、も
し１つのサブシステムが故障したら、残りの２つがプロ
グラム実行を続ける。全てのエラーは、本発明の好適な
実施例のように瞬間的ではなく、プログラム中のチェッ
ク・ポイントで決定される。
な必要条件のあるものを欠く異なる別のシステムが米国
特許第4356550号に示されている。その米国特許の第１
図において、３つのサブシステムが互いに非同期的に動
作し、２重化されたバスに結合されている。そして、も
し１つのサブシステムが故障したら、残りの２つがプロ
グラム実行を続ける。全てのエラーは、本発明の好適な
実施例のように瞬間的ではなく、プログラム中のチェッ
ク・ポイントで決定される。
該米国特許のサブシステムとは異なる、S/370プロセ
ッサなどのプロセッサは、S/88に関連してここで示した
のと同様の様式でそのサブシステムに接続することがで
きる。そして、本発明のアドレス・ストローブ（AS）線
に関連して説明したのと同様の様式で該米国特許のサブ
システム中の選択線を使用し且つ制御することにより、
そのサブシステムのプロセッサを、それらを寄生的な接
続異種プロセッサのI/Oコントローラとしての使用を可
能ならしめるために切り放すことができる。
ッサなどのプロセッサは、S/88に関連してここで示した
のと同様の様式でそのサブシステムに接続することがで
きる。そして、本発明のアドレス・ストローブ（AS）線
に関連して説明したのと同様の様式で該米国特許のサブ
システム中の選択線を使用し且つ制御することにより、
そのサブシステムのプロセッサを、それらを寄生的な接
続異種プロセッサのI/Oコントローラとしての使用を可
能ならしめるために切り放すことができる。
（２） S/88 I/OコントローラとS/370主記憶の間の直
接データ転送 好適な実施例では、キャッシュ340を（全ての有効I/O
データを記憶する記憶162ではなく）ある有効I/Oデータ
の排他的記憶のために使用することができると仮定する
（このことは、現在の典型的キャッシュ・システムにお
いてそうである）。記憶162が全ての有効I/Oデータを記
憶すると仮定されている第51図の実施例では、I/Oデー
タ転送を、、ディスクコントローラ20などのS/88 I/O装
置と、S/370記憶162の間でより効率的な動作のために直
接行うことができる。
接データ転送 好適な実施例では、キャッシュ340を（全ての有効I/O
データを記憶する記憶162ではなく）ある有効I/Oデータ
の排他的記憶のために使用することができると仮定する
（このことは、現在の典型的キャッシュ・システムにお
いてそうである）。記憶162が全ての有効I/Oデータを記
憶すると仮定されている第51図の実施例では、I/Oデー
タ転送を、、ディスクコントローラ20などのS/88 I/O装
置と、S/370記憶162の間でより効率的な動作のために直
接行うことができる。
しかし、この代替実施例では、BCU156は依然としてS/
370 I/OコマンドをS/88に変換するために使用されなく
てはならない。そのコマンドに関連付けられたシステム
370記憶アドレスは、そのコマンドがS/88コマンドに変
換されつつある間に、EXEC370によってS/88の物理的ア
ドレスに変更されなくてはならない。
370 I/OコマンドをS/88に変換するために使用されなく
てはならない。そのコマンドに関連付けられたシステム
370記憶アドレスは、そのコマンドがS/88コマンドに変
換されつつある間に、EXEC370によってS/88の物理的ア
ドレスに変更されなくてはならない。
記憶162からI/O装置へのデータ転送の間に、１つの方
法は、I/O動作を開始する前に記憶162に対して、I/O動
作に関連するキャッシュの区画を先ずフラッシュするこ
とである。
法は、I/O動作を開始する前に記憶162に対して、I/O動
作に関連するキャッシュの区画を先ずフラッシュするこ
とである。
I/O装置から記憶162へのデータ変換の間に、I/O動作
に関連するキャッシュの区画は、I/O動作を実行する前
に無効化される。
に関連するキャッシュの区画は、I/O動作を実行する前
に無効化される。
もしデータ変換が必要なら、S/88プロセッサ62内でEX
EC370によって使用されるのと同様のルーチンによって
その機能をI/O装置コントローラ中で実行することがで
きる。
EC370によって使用されるのと同様のルーチンによって
その機能をI/O装置コントローラ中で実行することがで
きる。
データ変換はまた、ASCCIからEBCDEC変換などのS/88
OS中の変換ルーチンを呼び出すEXEC370アプリケーショ
ン・プログラムによって実行してもよい。
OS中の変換ルーチンを呼び出すEXEC370アプリケーショ
ン・プログラムによって実行してもよい。
（３） 直接接続された対の両プロセッサの切り放し 第52図は、直接結合されたプロセッサの対の両方が、
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例のS/88プロセッ
サ62に関連して説明されたのと同様な様式で、関連ハー
ドウェアから切り放される代替実施例のためのデータ・
フローを示す図である。
好ましくは、それらのプロセッサの間で、それらのオペ
レーティング・システムに透過的な様式でコマンドまた
はデータを転送するために好適な実施例のS/88プロセッ
サ62に関連して説明されたのと同様な様式で、関連ハー
ドウェアから切り放される代替実施例のためのデータ・
フローを示す図である。
２つのプロセッサ640、641は、プロセッサ・バス64
2、643と、ドライバ・レシーバ回路644、645と、共通の
ローカル記憶ユニット646を介して互いに結合される。
プロセッサ640及び641は、アーチテクチャとオペレーテ
ィング・システムが同じでもよく異なっていてもよい。
各プロセッサ640及び641は、個別のオペレーティング・
システムの制御の下でのプログラムの通常処理のための
主記憶及びI/O装置を含む自己専用のハードウェア（図
示しない）をもっていてもよい。どちらのオペレーティ
ング・システムも、互いのオペレーティング・システム
に関連付けられているプロセッサの存在も、それに結合
されていることも知らない。
2、643と、ドライバ・レシーバ回路644、645と、共通の
ローカル記憶ユニット646を介して互いに結合される。
プロセッサ640及び641は、アーチテクチャとオペレーテ
ィング・システムが同じでもよく異なっていてもよい。
各プロセッサ640及び641は、個別のオペレーティング・
システムの制御の下でのプログラムの通常処理のための
主記憶及びI/O装置を含む自己専用のハードウェア（図
示しない）をもっていてもよい。どちらのオペレーティ
ング・システムも、互いのオペレーティング・システム
に関連付けられているプロセッサの存在も、それに結合
されていることも知らない。
この代替実施例のプロセッサ640がしかし、プロセッ
サ641にコマンドまたはデータを送るためにアプリケー
ション・プログラムによって制御される時、プロセッサ
640は好適には、回路644をして、プロセッサ640から記
憶646へコマンド及びデータを転送するために、ローカ
ル・バス652を介してバス642をローカル記憶646へ結合
させるために論理648によってデコードされる予定のア
ドレスをプロセッサ・アドレス・バス647上に配置す
る。そのアドレスのデコードはまた、転送をプロセッサ
640のオペレーティング・システムに対して透過的にす
るためにプロセッサ640をその関連ハードウェアから切
り放させる。
サ641にコマンドまたはデータを送るためにアプリケー
ション・プログラムによって制御される時、プロセッサ
640は好適には、回路644をして、プロセッサ640から記
憶646へコマンド及びデータを転送するために、ローカ
ル・バス652を介してバス642をローカル記憶646へ結合
させるために論理648によってデコードされる予定のア
ドレスをプロセッサ・アドレス・バス647上に配置す
る。そのアドレスのデコードはまた、転送をプロセッサ
640のオペレーティング・システムに対して透過的にす
るためにプロセッサ640をその関連ハードウェアから切
り放させる。
切り放し制御論理649は、プロセッサ641のためのI/O
コマンドまたはI/Oコマンドがローカル記憶646に転送さ
れた時、プロセッサ641に割り込みをかける。プロセッ
サ641は（そのアプリケーション・プログラム割り込み
ハンドラを介して）そのハードウェアから切り放され、
記憶646から、そのオペレーティング・システムに透過
的な様式でその主記憶（図示しない）にコマンドまたは
データを読み込む。もしコマンドまたはデータが変換を
必要とするなら、プロセッサ641は、その必要な変換を
実行するために記憶650中のエミュレーション・マイク
ロコードを利用する。プロセッサ641は次に、そのオペ
レーティング・システムの制御の下で、変換されたコマ
ンドを処理する。
コマンドまたはI/Oコマンドがローカル記憶646に転送さ
れた時、プロセッサ641に割り込みをかける。プロセッ
サ641は（そのアプリケーション・プログラム割り込み
ハンドラを介して）そのハードウェアから切り放され、
記憶646から、そのオペレーティング・システムに透過
的な様式でその主記憶（図示しない）にコマンドまたは
データを読み込む。もしコマンドまたはデータが変換を
必要とするなら、プロセッサ641は、その必要な変換を
実行するために記憶650中のエミュレーション・マイク
ロコードを利用する。プロセッサ641は次に、そのオペ
レーティング・システムの制御の下で、変換されたコマ
ンドを処理する。
尚、プロセッサ640及び641の「切り放し」が、各プロ
セッサのハードウェアに対する「再結合」が許可される
前に、記憶646との間のコマンドまたはデータの実質的
なセグメントの連続的な転送を許可することができるも
のであることを認識されたい。このようにして、高速且
つ効率的なデータ転送が達成される。
セッサのハードウェアに対する「再結合」が許可される
前に、記憶646との間のコマンドまたはデータの実質的
なセグメントの連続的な転送を許可することができるも
のであることを認識されたい。このようにして、高速且
つ効率的なデータ転送が達成される。
コマンドまたはデータは、プロセッサ641からプロセ
ッサ640へ同様にして逆方向に転送され得る。コマンド
またはデータは、記憶651中にあるエミュレーション・
マイクロコードによって必要とされるところで変換する
ことができ、変換されたコマンドは、そのオペレーティ
ング・システムの制御の下でプロセッサ640中で処理す
ることができる。
ッサ640へ同様にして逆方向に転送され得る。コマンド
またはデータは、記憶651中にあるエミュレーション・
マイクロコードによって必要とされるところで変換する
ことができ、変換されたコマンドは、そのオペレーティ
ング・システムの制御の下でプロセッサ640中で処理す
ることができる。
この代替実施例は、ある重要な観点において前記好適
な実施例とは異なる。すなわち、データ転送を「開始す
る」プロセッサが、「受信側」プロセッサへデータを転
送するためにそのハードウェアから切り放されるという
ことである。このことは、I/O機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のEXEC370/ETIOに類似するアプリケーショ
ン・プログラムに制御を渡すための追加機能を要する。
な実施例とは異なる。すなわち、データ転送を「開始す
る」プロセッサが、「受信側」プロセッサへデータを転
送するためにそのハードウェアから切り放されるという
ことである。このことは、I/O機能（別のプロセッサへ
のコマンドまたはデータの転送）が実行されるべきとき
好適な実施例のEXEC370/ETIOに類似するアプリケーショ
ン・プログラムに制御を渡すための追加機能を要する。
オペレーティング・システムからアプリケーション・
プログラムへあるI/O機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
プログラムへあるI/O機能のための制御を転送すること
を行うための手段は、そのシステムの特性に依存する。
例えば、好適な実施例では、S/370はI/O開始命令を実
行し、これはS/370プロセッサをその関連ハードウェア
から「切り放す」ことなく通常の様式でオペレーティン
グ・システムによって処理される。
行し、これはS/370プロセッサをその関連ハードウェア
から「切り放す」ことなく通常の様式でオペレーティン
グ・システムによって処理される。
第52図の好適な実施例では、例えば、S/370プロセッ
サ640がコマンドまたはデータをプロセッサ640に送ると
き、I/O開始命令でなく選択された無効OPコードを使用
することができる。選択されたOPコードのハードウェア
またはマイクロコード・デコードは、記憶646を介して
のプロセッサ641による情報転送のためにS/370をそのハ
ードウェアから「切り放す」特殊なアプリケーション・
プログラムに制御を渡す。
サ640がコマンドまたはデータをプロセッサ640に送ると
き、I/O開始命令でなく選択された無効OPコードを使用
することができる。選択されたOPコードのハードウェア
またはマイクロコード・デコードは、記憶646を介して
のプロセッサ641による情報転送のためにS/370をそのハ
ードウェアから「切り放す」特殊なアプリケーション・
プログラムに制御を渡す。
記憶646に対して一方のプロセッサによって転送され
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ640は記憶646のある特定区画にのみ書込
を行うように制御することができ、そうしてプロセッサ
641は、その区画からしか読取を行わないように制御さ
れる。プロセッサ641は記憶646の第２の区画にのみ書込
を行うことしか許可されず、プロセッサ640は、その第
２の区画からのみ読取を許可される。プロセッサ640及
び641は、それぞれ第２及び第１の区画への書込を禁止
される。
たデータの別のプロセッサによる上書きを防止するため
に、プロセッサ640は記憶646のある特定区画にのみ書込
を行うように制御することができ、そうしてプロセッサ
641は、その区画からしか読取を行わないように制御さ
れる。プロセッサ641は記憶646の第２の区画にのみ書込
を行うことしか許可されず、プロセッサ640は、その第
２の区画からのみ読取を許可される。プロセッサ640及
び641は、それぞれ第２及び第１の区画への書込を禁止
される。
切り放し及び割り込み機構は、前記好適な実施例のS/
88プロセッサ62に関連して説明した両プロセッサ640及
び641のオペレーティング・システムに透過的に動作す
る。
88プロセッサ62に関連して説明した両プロセッサ640及
び641のオペレーティング・システムに透過的に動作す
る。
エミュレーション機構は、前記好適な実施例でEXEC37
0に関連して説明した様式で（ローカル記憶のマイクロ
コードによるのではなく）アプリケーション・プログラ
ムによって実行することができる。
0に関連して説明した様式で（ローカル記憶のマイクロ
コードによるのではなく）アプリケーション・プログラ
ムによって実行することができる。
プロセッサ640、641の間でデータを転送するために割
り込み機構でなくポーリング技術を使用することもでき
るが、そのような疑似は非効率的であろう。
り込み機構でなくポーリング技術を使用することもでき
るが、そのような疑似は非効率的であろう。
また、どちらかのプロセッサ640及び641が他方のプロ
セッサのためのI/O動作を実行することができるので、
ぢらのプロセッサも、他方のプロセッサのI/O環境特性
のうちのあるものを獲得することができる。
セッサのためのI/O動作を実行することができるので、
ぢらのプロセッサも、他方のプロセッサのI/O環境特性
のうちのあるものを獲得することができる。
さらに、一方のプロセッサのあるアプリケーション・
プログラムは、どちらのプロセッサ・システムのオペレ
ーティング・システムのサービスも使用することなく、
第２のプロセッサ中の同様の、または異なるアプリケー
ション・プログラムと通信することができる。
プログラムは、どちらのプロセッサ・システムのオペレ
ーティング・システムのサービスも使用することなく、
第２のプロセッサ中の同様の、または異なるアプリケー
ション・プログラムと通信することができる。
尚、ここでは、「アプリケーション・プログラムまた
はコード」という用語が、データ処理技術分野の熟練し
た当業者によって理解されているような慣用的な意味で
使用されている。すなわち、それは、典型的には、次の
ような点でオペレーティング・システムと異なってい
る。
はコード」という用語が、データ処理技術分野の熟練し
た当業者によって理解されているような慣用的な意味で
使用されている。すなわち、それは、典型的には、次の
ような点でオペレーティング・システムと異なってい
る。
１） アプリケーション・プログラムは、オペレーティ
ング・システムの上方に位置し、典型的には、読取、書
込、I/O制御、時間遅延などのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。
ング・システムの上方に位置し、典型的には、読取、書
込、I/O制御、時間遅延などのサービスのために、オペ
レーティング・システムを呼び出さなくてはならない。
２） アプリケーション・コードは、ユーザーによって
開始され、オペレーティング・システム・サービスによ
ってロードされる。
開始され、オペレーティング・システム・サービスによ
ってロードされる。
３） オペレーティング・システムは、アプリケーショ
ン・プログラムの記憶のページ・イン及びアウトを制御
する。
ン・プログラムの記憶のページ・イン及びアウトを制御
する。
４） オペレーティング・システムは、主記憶をアプリ
ケーション・プログラムに割り振る。しかし、そのよう
な「アプリケーション」コードは、今では実行のための
追加機能を与えられている。
ケーション・プログラムに割り振る。しかし、そのよう
な「アプリケーション」コードは、今では実行のための
追加機能を与えられている。
また、「異種」という用語は、オペレーティング・シ
ステムに知られていない装置を定義するために使用され
ている。というのは、これは、オペレーティング・シス
テムの構成テーブル中では定義されておらず、従って、
オペレーティング・システムはその装置に対するサービ
ス・ドライバをもたず、その装置を制御することができ
ないからである。しかし、オペレーティング・システム
上で走る特殊なアプリケーション・プログラムがその装
置を認識し、その装置上に特殊な制御を行うことができ
る。
ステムに知られていない装置を定義するために使用され
ている。というのは、これは、オペレーティング・シス
テムの構成テーブル中では定義されておらず、従って、
オペレーティング・システムはその装置に対するサービ
ス・ドライバをもたず、その装置を制御することができ
ないからである。しかし、オペレーティング・システム
上で走る特殊なアプリケーション・プログラムがその装
置を認識し、その装置上に特殊な制御を行うことができ
る。
さらに、「透過的」という用語は、オペレーティング
・システムが、そのオペレーティング・システム上で走
っているプログラムに接続された異種装置に気づかな
い、または、そのプロセッサによって処置が行なわれ、
オペレーティング・システムがそのような動作を拒絶し
ないようにそれらの動作がそのオペレーティング・シス
テムから分離されている、という意味で使用される。
・システムが、そのオペレーティング・システム上で走
っているプログラムに接続された異種装置に気づかな
い、または、そのプロセッサによって処置が行なわれ、
オペレーティング・システムがそのような動作を拒絶し
ないようにそれらの動作がそのオペレーティング・シス
テムから分離されている、という意味で使用される。
F.発明の効果 以上説明したように、この発明によれば、対応するオ
ペレーティング・システムの一方または両方のサービス
を利用することなく、別個のプロセッサ上で走るアプリ
ケーション・プログラムの間で情報を直接転送する方法
及び手段が提供される。
ペレーティング・システムの一方または両方のサービス
を利用することなく、別個のプロセッサ上で走るアプリ
ケーション・プログラムの間で情報を直接転送する方法
及び手段が提供される。
第１図は、S/370プロセッサのS/88プロセッサへの接続
を図式的に示す図、 第２図は、S/88システムに接続されたS/370システムを
図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、 第４図は、フォールト・トレラント環境におけるS/88プ
ロセッサの相互接続を図式的に示す図、 第５図は、S/370とS/88の間でデータ交換を行うため
の、S/88プロセッサの切り放しを図式的に示す図、 第6A、6B及び6C図は、HSDIによって相互接続された従来
のIBM システム/88を図式的に示す図、 第７図は、S/88との接続によってフォールト・トレラン
トとなされ、S/370オペレーティング・システムの制御
の下でS/370アプリケーション・プログラムを実行するS
/370プロセッサを提供する本発明の構成を図式的に示す
図、 第８図は、S/370とS/88の接続構成をより詳細に説明す
るブロック図、 第9A及び第9B図は、２つのボード上にS/370とS/88のユ
ニットを物理的にパッケージした様子を示す図、 第10図は、S/370プロセッサ・ユニットに提供されたS/8
8主記憶の区画を概念的に示す図、 第11図は、S/370プロセッサの、S/88への接続を図る要
素を示す図、 第12図は、第11図及びS/88のさまざまな要素をより詳細
に示す図、 第13図は、S/370バス・アダプタを図式的に示す図、 第14A、14B図と、第15A乃至15C図は、S/370バス・アダ
プタの出力チャネルの信号のタイミングと移動を示す
図、 第16図は、S/370及びS/88プロセッサの間の直接相互接
続を図式的に示す図、 第17図は、S/370バス・アダプタと、第16図の相互接続
の間のデータ・フローを図式的に示す図、 第18図は、４つのチャネルのうちの１つのDMACレジスタ
を示す図、 第19図は、第19A、19B、及び19C図の組合せを示す図、 第19A、19B、及び19C図は、S/370プロセッサをS/88プロ
セッサ及び主記憶に相互接続するバス制御ユニットの詳
細なブロック図、 第20図は、S/88プロセッサをその関連ハードウェアから
切り放す論理と、異種S/370プロセッサからS/88プロセ
ッサへの割り込み要求を処理する論理の好適な形式のブ
ロック図、 第21図は、本発明の教示に従う、相互接続された複数の
S/370-S/88プロセッサをもつモジュールのための、既存
のS/88割り込み構造の変更を示す図、 第22、23及び24図は、S/88プロセッサの好適な形式の読
取、書込及び割り込み肯定応答サイクルのタイミング
図、 第25及び26図は、メイルボックス読取コマンド、キュー
・セレクト・アップ・コマンド、BSM読取コマンド及びB
SM書込コマンドの間のアダプタ・バス・チャネル０、１
のハンドシェーク・タイミング図を示す図、 第27図は、S/370中央処理要素の好適な形式のブロック
図、 第28及び29図は、S/370主記憶及び制御記憶のある領域
を示す図、 第30図は、S/370中央処理要素と、I/Oアダプタと、キャ
ッシュ・コントローラと、記憶制御インターフェース
と、S/88プロセッサ・バス及びプロセッサの間のインタ
ーフェース・バスを示す図、 第31図は、S/370キャッシュ、コントローラの好適な形
式を示すブロック図、 第32図は、第32A及び32B図の組合せを示す図、 第32A及び32B図は、記憶制御インターフェースの好適な
形式を示すブロック図、 第33図は、バス上のユニット間のデータ転送のためのS/
88システム・バス・フェーズを示すタイミング図、 第34図は、対の記憶制御インターフェースの「データ・
イン」レジスタを示す部分的な図、 第35図は、第32B図のFIFO中に記憶されるコマンド及び
データ・ワードのフォーマットを示す図、 第36A乃至Ｄ図は、記憶制御インターフェース中で実行
されるS/370プロセッサ及びアダプタからの記憶及びフ
ェッチ・コマンドを示す図、 第37図は、プログラマの観点からの、本発明のシステム
の全体図を示すブロック図、 第38、39及び40図は、S/370及びS/88インターフェース
と、S/370 I/Oコマンド実行と、EXEC370ソフトウェア及
びS/370 I/Oドライバの区画のためのマイクロコード・
デザインの好適な形式を図式的に示す図、 第41A及び41B図は、EXEC370ソフトウェアとS/370マイク
ロコードの間、及びETIOマイクロコードとEXEC370ソフ
トウェアの間のインターフェース及びプロトコルを概念
的に示す図、 第41C乃至41H図は、BCUローカル記憶の内容を示す図、 第42図は、EXEC370、ETIO、S/370マイクロコード及びS/
370-S/88結合ハードウェアの間のプロトコルに関連す
る、リンク・リスト及びキューを通じてのワーク・キュ
ー・バッファの動作を示す図、 第43図は、典型的なS/370 I/O開始命令の実行を概念的
に示す図、 第44A乃至44L図は、S/370マイクロコードとEXEC370がS/
370 I/O命令を実行するために互いに通信するときのそ
れらの制御／データ・フローを図式的に示す図、 第45−１図乃至45-33図は、BCU内のデータ転送動作の間
のBCU中のローカル・アドレス及びデータ・バス上のデ
ータ、コマンド及び状況情報を示す図、 第46A乃至46K図は、S/88がS/370 I/O命令に応答してS/3
70フォーマットでS/88ディスク上に情報を記憶及びフェ
ッチするディスク・エミュレーション処理を示す図、 第47図は、１つのS/370記憶領域を組み込むために一部
が除去される、S/88記憶マップ・エントリとともに第10
図のメモリ・マッピングを示す図、 第48A乃至48K図は、S/88物理記憶内にS/370記憶領域を
作成するために、システム・スタートアップ及び再構成
ルーチンの間に新しく与えられたサブルーチンと対話す
ることができるS/88のための仮想／物理的記憶管理の好
適な形式を示す図、 第49及び50図は、S/370-S/88プロセッサ対と組みのユニ
ットを同期化させるために使用される論理のうちのある
ものを示す部分的ブロック図、 第51及び52図は、本発明の他の実施例を示す図である。
を図式的に示す図、 第２図は、S/88システムに接続されたS/370システムを
図式的に示す図、 第３図は、通信回線を利用した標準的な相互接続コンピ
ュータ・システムを図式的に示す図、 第４図は、フォールト・トレラント環境におけるS/88プ
ロセッサの相互接続を図式的に示す図、 第５図は、S/370とS/88の間でデータ交換を行うため
の、S/88プロセッサの切り放しを図式的に示す図、 第6A、6B及び6C図は、HSDIによって相互接続された従来
のIBM システム/88を図式的に示す図、 第７図は、S/88との接続によってフォールト・トレラン
トとなされ、S/370オペレーティング・システムの制御
の下でS/370アプリケーション・プログラムを実行するS
/370プロセッサを提供する本発明の構成を図式的に示す
図、 第８図は、S/370とS/88の接続構成をより詳細に説明す
るブロック図、 第9A及び第9B図は、２つのボード上にS/370とS/88のユ
ニットを物理的にパッケージした様子を示す図、 第10図は、S/370プロセッサ・ユニットに提供されたS/8
8主記憶の区画を概念的に示す図、 第11図は、S/370プロセッサの、S/88への接続を図る要
素を示す図、 第12図は、第11図及びS/88のさまざまな要素をより詳細
に示す図、 第13図は、S/370バス・アダプタを図式的に示す図、 第14A、14B図と、第15A乃至15C図は、S/370バス・アダ
プタの出力チャネルの信号のタイミングと移動を示す
図、 第16図は、S/370及びS/88プロセッサの間の直接相互接
続を図式的に示す図、 第17図は、S/370バス・アダプタと、第16図の相互接続
の間のデータ・フローを図式的に示す図、 第18図は、４つのチャネルのうちの１つのDMACレジスタ
を示す図、 第19図は、第19A、19B、及び19C図の組合せを示す図、 第19A、19B、及び19C図は、S/370プロセッサをS/88プロ
セッサ及び主記憶に相互接続するバス制御ユニットの詳
細なブロック図、 第20図は、S/88プロセッサをその関連ハードウェアから
切り放す論理と、異種S/370プロセッサからS/88プロセ
ッサへの割り込み要求を処理する論理の好適な形式のブ
ロック図、 第21図は、本発明の教示に従う、相互接続された複数の
S/370-S/88プロセッサをもつモジュールのための、既存
のS/88割り込み構造の変更を示す図、 第22、23及び24図は、S/88プロセッサの好適な形式の読
取、書込及び割り込み肯定応答サイクルのタイミング
図、 第25及び26図は、メイルボックス読取コマンド、キュー
・セレクト・アップ・コマンド、BSM読取コマンド及びB
SM書込コマンドの間のアダプタ・バス・チャネル０、１
のハンドシェーク・タイミング図を示す図、 第27図は、S/370中央処理要素の好適な形式のブロック
図、 第28及び29図は、S/370主記憶及び制御記憶のある領域
を示す図、 第30図は、S/370中央処理要素と、I/Oアダプタと、キャ
ッシュ・コントローラと、記憶制御インターフェース
と、S/88プロセッサ・バス及びプロセッサの間のインタ
ーフェース・バスを示す図、 第31図は、S/370キャッシュ、コントローラの好適な形
式を示すブロック図、 第32図は、第32A及び32B図の組合せを示す図、 第32A及び32B図は、記憶制御インターフェースの好適な
形式を示すブロック図、 第33図は、バス上のユニット間のデータ転送のためのS/
88システム・バス・フェーズを示すタイミング図、 第34図は、対の記憶制御インターフェースの「データ・
イン」レジスタを示す部分的な図、 第35図は、第32B図のFIFO中に記憶されるコマンド及び
データ・ワードのフォーマットを示す図、 第36A乃至Ｄ図は、記憶制御インターフェース中で実行
されるS/370プロセッサ及びアダプタからの記憶及びフ
ェッチ・コマンドを示す図、 第37図は、プログラマの観点からの、本発明のシステム
の全体図を示すブロック図、 第38、39及び40図は、S/370及びS/88インターフェース
と、S/370 I/Oコマンド実行と、EXEC370ソフトウェア及
びS/370 I/Oドライバの区画のためのマイクロコード・
デザインの好適な形式を図式的に示す図、 第41A及び41B図は、EXEC370ソフトウェアとS/370マイク
ロコードの間、及びETIOマイクロコードとEXEC370ソフ
トウェアの間のインターフェース及びプロトコルを概念
的に示す図、 第41C乃至41H図は、BCUローカル記憶の内容を示す図、 第42図は、EXEC370、ETIO、S/370マイクロコード及びS/
370-S/88結合ハードウェアの間のプロトコルに関連す
る、リンク・リスト及びキューを通じてのワーク・キュ
ー・バッファの動作を示す図、 第43図は、典型的なS/370 I/O開始命令の実行を概念的
に示す図、 第44A乃至44L図は、S/370マイクロコードとEXEC370がS/
370 I/O命令を実行するために互いに通信するときのそ
れらの制御／データ・フローを図式的に示す図、 第45−１図乃至45-33図は、BCU内のデータ転送動作の間
のBCU中のローカル・アドレス及びデータ・バス上のデ
ータ、コマンド及び状況情報を示す図、 第46A乃至46K図は、S/88がS/370 I/O命令に応答してS/3
70フォーマットでS/88ディスク上に情報を記憶及びフェ
ッチするディスク・エミュレーション処理を示す図、 第47図は、１つのS/370記憶領域を組み込むために一部
が除去される、S/88記憶マップ・エントリとともに第10
図のメモリ・マッピングを示す図、 第48A乃至48K図は、S/88物理記憶内にS/370記憶領域を
作成するために、システム・スタートアップ及び再構成
ルーチンの間に新しく与えられたサブルーチンと対話す
ることができるS/88のための仮想／物理的記憶管理の好
適な形式を示す図、 第49及び50図は、S/370-S/88プロセッサ対と組みのユニ
ットを同期化させるために使用される論理のうちのある
ものを示す部分的ブロック図、 第51及び52図は、本発明の他の実施例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロイニ・エドワード・グリース アメリカ合衆国フロリダ州ボカ・ラト ン、ノース・ウエスト・フオーテイフオ ース・・ストリート252番地 (72)発明者 ジエームズ・モーリス・ジヨイス アメリカ合衆国フロリダ州ボカ・ラト ン、ノース・ウエスト・ナインス・スト リート1544番地 (72)発明者 ジヨン・マリオ・ローフレード アメリカ合衆国フロリダ州デイーフイー ルド・ビイーチ、サウス・ウエスト・フ オーテイーンス・ドライブ2694番地 (72)発明者 ケネス・ラツセル・サンダーソン アメリカ合衆国フロリダ州ウエスト・パ ルム・ビイーチ、ウイジヨーン・ロード 1132番地
Claims (28)
- 【請求項１】（ａ） 第１のオペレーティング・システ
ムを通じて動作する第１のアプリケーション・プログラ
ムの制御下にある第１のプロセッサと、 （ｂ） 資源装置サービスを提供する第２のオペレーテ
ィング・システムを通じて動作する第２のアプリケーシ
ョン・プログラムの制御下にある第２のプロセッサと、 （ｃ） 上記第１及び第２のプロセッサ間に結合され、
上記第２のオペレーティング・システムの上記サービス
を利用することなく上記第１及び第２のアプリケーショ
ン・プログラムの間で直接的に情報を転送することを可
能ならしめる情報転送装置とを具備する、 多重オペレーティング・システム・コンピュータ装置。 - 【請求項２】上記情報転送装置は、上記第２のアプリケ
ーション・プログラムと協働して上記第１のプロセッサ
からのコマンドを検出し、そのコマンドを適当な資源装
置コマンドに変換し、上記第１のプロセッサに対して、
上記第２のオペレーティング・システムのサービスを利
用することなく、上記第１のオペレーティング・システ
ムに適合する肯定応答信号で応答するものである請求項
１の装置。 - 【請求項３】上記情報転送装置は、上記第２のアプリケ
ーション・プログラムの制御下にある上記第２のプロセ
ッサを使用することによって上記システム資源装置と上
記第１のプロセッサの間で情報を転送するものである請
求項２の装置。 - 【請求項４】上記情報転送装置は、上記第２のアプリケ
ーション・プログラムと協働して、データ転送の完了時
に上記第１のプロセッサに対して肯定応答信号を送る手
段を有する請求項３の装置。 - 【請求項５】上記情報転送装置は、上記第１のオペレー
ティング・システムを通じて動作する第１のアプリケー
ション・プログラムと、上記第２のオペレーティング・
システムのサービスとは独立に動作する上記第２のアプ
リケーション・プログラムの両方にアクセス可能なアド
レス可能メモリ領域を通じて情報を転送する手段を有す
る、請求項１の装置。 - 【請求項６】上記第１のアプリケーション・プログラム
によって開始されるコマンドは、上記第１のオペレーテ
ィング・システムを通じて処理される入出力開始機能を
要求するものである請求項５の装置。 - 【請求項７】上記情報転送装置は、上記第１のプロセッ
サからのコマンド命令に応答して、上記第２のプロセッ
サに対する予定の割り込み命令を発生するものである請
求項６の装置。 - 【請求項８】上記第１のプロセッサからのコマンド命令
は、I/O開始命令であるものである請求項７の装置。 - 【請求項９】上記第２のアプリケーション・プログラム
は、上記予定の割り込み信号の検出に応答してサービス
し、上記第１のプロセッサからのコマンド命令を変換す
るものである請求項７の装置。 - 【請求項１０】それぞれが全ての資源装置上に直接制御
を及ぼすように設計されているような互いに異種の変更
のないオペレーティング・システムを通じてそれぞれが
動作するアプリケーション・プログラムの共存及びそれ
らの間の直接データ転送を可能ならしめる装置であっ
て、 （ａ） 第１の変更のないオペレーティング・システム
を通じて自身に結合された第１のアプリケーション・プ
ログラムに応答して、選択された資源装置を識別し制御
するために該第１のオペレーティング・システムを通じ
てコマンド命令を発生するものである第１のプロセッサ
と、 （ｂ） 第２の実質的に変更のないオペレーティング・
システムを通じて自身に結合された第２のアプリケーシ
ョン・プログラムに応答して、実際に全ての資源装置を
制御するためにコマンド命令を発生するための第２のプ
ロセッサと、 （ｃ） 上記第１及び第２のプロセッサを結合し、選択
された資源装置を制御するための上記第１のプロセッサ
からのコマンド命令を含む命令及びデータの直接的な交
換を行うための論理手段とを具備し、 （ｄ） 上記第２のアプリケーション・プログラムは、
上記第１のプロセッサによって発生されたコマンド命令
に応答して、上記選択された資源装置にアクセスするよ
うに上記第２のオペレーティング・システムを通じて動
作する上記第２のプロセッサによって実行するべく変換
されたコマンド命令を発生するものであり、 以て上記アプリケーション・プログラムの間には情報の
直接的交換が存在し、おのおののそのままのオペレーテ
ィング・システムが資源を共有する共通環境に共存し、
ユユーザーには、既知の資源装置のすべてに対する制御
を及ぼすような通常の様式で動作するように見える、 データ処理装置。 - 【請求項１１】上記論理手段は、上記第２のアプリケー
ション・プログラムと協働して上記第１のプロセッサか
らのコマンドを検出し、そのコマンドを適当な資源装置
コマンドに変換し、上記第１のプロセッサに対して、上
記第２のオペレーティング・システムのサービスを利用
することなく、上記第１のオペレーティング・システム
に適合する肯定応答信号で応答するものである請求項10
の装置。 - 【請求項１２】上記第２のプロセッサは、上記第２のア
プリケーション・プログラムを介して上記システム資源
装置と上記第１のプロセッサの間でデータを転送するた
めの手段を有する請求項11の装置。 - 【請求項１３】上記第２のプロセッサは、データ転送の
完了時に、上記第１のプロセッサに対して肯定応答信号
を送るための手段を有する請求項12の装置。 - 【請求項１４】上記論理手段は、上記第１のオペレーテ
ィング・システムを通じて動作する第１のアプリケーシ
ョン・プログラムと、上記第２のオペレーティング・シ
ステムのサービスとは独立に動作する上記第２のアプリ
ケーション・プログラムの両方にアクセス可能なアドレ
ス可能メモリ領域を通じて情報を転送する手段を有す
る、請求項10の装置。 - 【請求項１５】上記第１のアプリケーション・プログラ
ムによって開始されるコマンドは、上記第１のオペレー
ティング・システムを通じて処理される入出力開始機能
を要求するものである請求項14の装置。 - 【請求項１６】上記論理手段は、上記第１のプロセッサ
からのコマンド命令に応答して、上記第２のプロセッサ
に対して予定の割り込み命令を発生するものである請求
項15の装置。 - 【請求項１７】上記第１のプロセッサからのコマンド命
令は、I/O開始命令であるものである請求項16の装置。 - 【請求項１８】上記第２のアプリケーション・プログラ
ムは、上記予定の割り込み信号の検出に応答してサービ
スし、上記第１のプロセッサからのコマンド命令を変換
するものである請求項17の装置。 - 【請求項１９】それぞれが全ての資源装置上に直接制御
を及ぼすように設計されているような互いに異種の実質
的に変更のないオペレーティング・システムを通じてそ
れぞれが動作するアプリケーション・プログラムの共存
及びそれらの間の直接データ転送を可能ならしめる装置
であって、 （ａ） 第１の実質的に変更のないオペレーティング・
システムを通じて自身に結合された第１のアプリケーシ
ョン・プログラムに応答して、選択された資源装置を識
別し制御するために該第１のオペレーティング・システ
ムを通じてコマンド命令を発生するものである第１のプ
ロセッサと、 （ｂ） 第２の実質的に変更のないオペレーティング・
システムを通じて自身に結合された第２のアプリケーシ
ョン・プログラムに応答して、実際に全ての資源装置を
制御するためにコマンド命令を発生するための第２のプ
ロセッサと、 （ｃ） 上記第１及び第２のプロセッサを結合し、選択
された資源装置を制御するための上記第１のプロセッサ
からのコマンド命令を含む命令及びデータの直接的な交
換を可能ならしめるための論理手段とを具備し、 （ｄ） 上記第２のアプリケーション・プログラムは、
上記第１のプロセッサによって発生されたコマンド命令
に応答して、上記選択された資源装置にアクセスするよ
うに上記第２のオペレーティング・システムを通じて動
作する上記第２のプロセッサによって実行するべく変換
されたコマンド命令を発生するものであり、 以て上記アプリケーション・プログラムの間には情報の
直接的交換が存在し、各実質的に変更のないオペレーテ
ィング・システムが資源を共有する共通環境に共存し、
ユーザーには、既知の資源装置のすべてに対する制御を
及ぼすような通常の様式で動作するように見える、 データ処理装置。 - 【請求項２０】上記論理手段は、上記第２のアプリケー
ション・プログラムと協働して上記第１のプロセッサか
らのコマンドを検出し、そのコマンドを適当な資源装置
コマンドに変換し、上記第１のプロセッサに対して、上
記第２のオペレーティング・システムのサービスを利用
することなく、上記第１のオペレーティング・システム
に適合する肯定応答信号で応答するものである請求項19
の装置。 - 【請求項２１】上記第２のプロセッサは、上記第２のア
プリケーション・プログラムを介して上記システム資源
装置と上記第１のプロセッサの間でデータを転送するた
めの手段を有する請求項20の装置。 - 【請求項２２】上記第２のプロセッサは、データ転送の
完了時に、上記第１のプロセッサに対して肯定応答信号
を送るための手段を有する請求項21の装置。 - 【請求項２３】上記論理手段は、上記第１のオペレーテ
ィング・システムを通じて動作する第１のアプリケーシ
ョン・プログラムと、上記第２のオペレーティング・シ
ステムのサービスとは独立に動作する上記第２のアプリ
ケーション・プログラムの両方にとってアクセス可能な
アドレス可能メモリ領域を通じて情報を転送する手段を
有する請求項19の装置。 - 【請求項２４】上記第１のアプリケーション・プログラ
ムによって開始されるコマンドは、上記第１のオペレー
ティング・システムを通じて処理される入出力開始機能
を要求するものである請求項23の装置。 - 【請求項２５】上記論理手段は、上記第１のプロセッサ
からのコマンド命令に応答して、上記第２のプロセッサ
に対して予定の割り込み命令を発生するものである請求
項24の装置。 - 【請求項２６】上記第１のプロセッサからのコマンド命
令は、I/O開始命令である請求項25の装置。 - 【請求項２７】上記第２のアプリケーション・プログラ
ムは、上記予定の割り込み信号の検出に応答してサービ
スし上記第１のプロセッサからのコマンド命令を変換す
るように監視ルーチンを開始するものである請求項26の
装置。 - 【請求項２８】第１及び第２のオペレーティング・シス
テムを通じて動作する第１及び第２のプロセッサをそれ
ぞれ制御する第１及び第２のアプリケーション・プログ
ラムを含み、該第２のオペレーティング・システムは、
資源割り振り、スケジューリング、入出力制御、データ
管理などのサービスを提供するものである、コンピュー
タ・システムにおいて、 上記第２のオペレーティング・システムのサービスを利
用することなく、上記第１のオペレーティング・システ
ムを通じて動作する上記第１のアプリケーション・プロ
グラムと、上記第２のアプリケーション・プログラムの
間での直接の情報転送を行うための論理手段を具備す
る、 コンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35311589A | 1989-05-17 | 1989-05-17 | |
| US353115 | 1989-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171250A JPH03171250A (ja) | 1991-07-24 |
| JP2618074B2 true JP2618074B2 (ja) | 1997-06-11 |
Family
ID=23387820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2125651A Expired - Lifetime JP2618074B2 (ja) | 1989-05-17 | 1990-05-17 | コンピュータ・システム |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP0398697B1 (ja) |
| JP (1) | JP2618074B2 (ja) |
| KR (1) | KR940002340B1 (ja) |
| CN (1) | CN1040480C (ja) |
| AT (1) | ATE170644T1 (ja) |
| AU (1) | AU628548B2 (ja) |
| BR (1) | BR9002305A (ja) |
| CA (1) | CA2009780C (ja) |
| DE (1) | DE69032608T2 (ja) |
| PE (1) | PE34490A1 (ja) |
| SG (1) | SG45152A1 (ja) |
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|---|---|---|---|---|
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| US6571206B1 (en) * | 1998-01-15 | 2003-05-27 | Phoenix Technologies Ltd. | Apparatus and method for emulating an I/O instruction for the correct processor and for servicing software SMI's in a multi-processor environment |
| JP3004250B2 (ja) * | 1998-03-16 | 2000-01-31 | 有限会社メディアテック | コンピュータシステム |
| US7003475B1 (en) | 1999-05-07 | 2006-02-21 | Medcohealth Solutions, Inc. | Computer implemented resource allocation model and process to dynamically and optimally schedule an arbitrary number of resources subject to an arbitrary number of constraints in the managed care, health care and/or pharmacy industry |
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| KR100746025B1 (ko) * | 2006-01-12 | 2007-08-06 | 삼성전자주식회사 | 운영체제 스위칭 장치 및 방법 |
| CN102693210B (zh) * | 2011-03-21 | 2017-03-01 | 中兴通讯股份有限公司 | 一种处理器间传递参数的方法及装置 |
| CN102609307A (zh) * | 2012-03-07 | 2012-07-25 | 汉柏科技有限公司 | 多核多线程双操作系统网络设备及其控制方法 |
| CN104317414A (zh) * | 2014-09-25 | 2015-01-28 | 北京云巢动脉科技有限公司 | 一种在移动端虚拟机内实现中文输入的方法和系统 |
| JP6876235B2 (ja) * | 2016-09-27 | 2021-05-26 | 富士フイルムビジネスイノベーション株式会社 | 電子装置及び画像処理装置 |
| TWI703501B (zh) * | 2018-08-23 | 2020-09-01 | 慧榮科技股份有限公司 | 具有分散式信箱架構的多處理器系統及其溝通方法 |
| CN110350922A (zh) * | 2019-07-18 | 2019-10-18 | 南京风兴科技有限公司 | 一种二进制编码的寻址方法及寻址器 |
| CN110781528B (zh) * | 2019-09-26 | 2022-03-22 | 深圳金澜汉源科技有限公司 | 协同安全操作系统和电子设备 |
| CN112925548A (zh) | 2019-12-06 | 2021-06-08 | 台达电子工业股份有限公司 | 在线程序更新方法 |
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