JP2004234144A - プロセッサの動作比較装置および動作比較方法 - Google Patents
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Abstract
【課題】本発明は複数のプロセッサの多重化構成により実現されている高信頼性システムにおいて、プロセッサの処理性能に依存せず、またプロセッサが同一動作周波数であれば、位相が異なる場合にも適用可能である比較方式を提供するものである。
【解決手段】本発明ではバスサイクル毎に比較動作を行い、比較動作を行うたびにプロセッサの同期合わせを行い比較動作を行うことにより、位相が異なるプロセッサの処理に対して、比較動作を行うことができると共に、比較動作がプロセッサの性能に依存しないため、処理速度を高速にすることができる。
【選択図】 図１
【解決手段】本発明ではバスサイクル毎に比較動作を行い、比較動作を行うたびにプロセッサの同期合わせを行い比較動作を行うことにより、位相が異なるプロセッサの処理に対して、比較動作を行うことができると共に、比較動作がプロセッサの性能に依存しないため、処理速度を高速にすることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のプロセッサの多重化構成により実現する信頼性の高い比較方式に関するものである。
【０００２】
【従来の技術】
近年システムの高信頼化が要求されており、複数のプロセッサの多重化構成により実現される高信頼性システムが開発されている。高信頼性システムの例として、例えば鉄道保安システム等の高信頼が求められる制御では、誤った演算によって誤制御を行ったときに、直接人命等に関わる事故に結びつく危険がある為、制御装置の信頼性、フェールセーフ性（障害発生により危険側出力が出されないこと）が強く求められている。その為に従来より様々な方式による高信頼性システムが開発、実用化されてきた。その一つの方法として、プロセッサを多重化して、常時比較して故障を検出する方法が挙げられる。
ここで、比較器と複数のプロセッサとの構成図を図８に示す。この複数のプロセッサを常時比較する方法には、比較器は故障しないことを前提にして、処理装置の故障のみを検出する方式と、比較器が故障したときにも結果としてエラーを出力するように構成した方式があり、本発明は比較器が故障したときにも結果としてエラーを出力する方式である。
【０００３】
従来技術の例として，高信頼性が求められる鉄道保安システムの電子連動装置で用いられていた多重化構成の比較方式では、同位相、又は逆位相の複数のプロセッサに対して、コントロール信号は毎クロックサイクルに比較を行い、アドレス信号は有効である時は常にクロックに同期して比較を行い、データ信号に関しては、ライト（データ出力）時はライト信号がネゲートされたサイクルのデータ信号の比較、リード（データ入力）時にはリード信号がネゲートされる直前のサイクルのデータ信号の比較を行っていた。これらの動作のタイミングチャートを図９，１０に示す。図９、図１０において、ＣＬＫはクロックを表し、ＷＲはライト信号、ＲＤはリード信号、ＣＳはチップセレクト信号、ＤＡＴＡはデータ信号、ＡＤはアドレス信号を表す。
【０００４】
また他の従来技術として、同位相の複数のプロセッサを通常モードと監視モードに分割し、監視モードのプロセッサにおいて、通常モードで出力されるアドレス信号、データ信号との比較をバスサイクル毎に行い、その結果、通常モードのマイクロプロセッサとの比較結果を外部に出力する方式が挙げられる。この公知例は特許文献１に開示されている。
【０００５】
【特許文献１】
特開平２−５０７３５号公報
【０００６】
【発明が解決しようとする課題】
近年プロセッサの速度向上が著しく、クロックサイクル毎に比較を行う方式では、１クロックサイクル内に比較動作を完了させなければいけない為、比較動作機能がプロセッサの性能向上に支障をきたしてしまうことがあった。
【０００７】
また前記特許文献１に開示されている例では、監視モードのプロセッサは常に通常モードのプロセッサに同期して動作する場合に限られる。つまり、位相の異なる複数のプロセッサの比較に関しては、適用する事ができなかった。
【０００８】
近年のプロセッサでは、同一発振器を用いても、プロセッサ内の設定により位相ずれを生じることが多く、位相が異なるプロセッサへ適用できる比較照合方式の開発が必要となってきている。
【０００９】
【課題を解決するための手段】
本発明では、各プロセッサのコントロール信号、アドレス信号、データ信号などの比較処理用信号を保持する保持手段と、保持されている複数の比較処理用信号の比較照合処理を実行する比較照合手段とを有し、比較照合手段は保持手段がすべてのプロセッサの比較処理用信号を保持した後に比較照合処理を開始するよう構成する。
保持手段により処理用信号を保持して、バスサイクル毎に比較を行うことにより、クロックサイクル毎に比較を行っていた従来技術に比べ、プロセッサの動作速度を高めることができる。
【００１０】
また、比較を行うたびにプロセッサの同期合わせを行う。同期合わせでは、すべてのプロセッサがバスアクセス開始になり比較用信号を取り込むまで、他のプロセッサの比較用信号を保持することにより、同期合わせを行い、同期合わせが終了後、比較動作を開始する。この方法により、同一動作周波数であれば位相が異なるプロセッサにおいても、比較を行うことができる。
【００１１】
本発明の比較方法では、バスサイクル毎に複数のプロセッサのコントロール信号、データ信号、アドレス信号の比較を行い、比較には、バスサイクル内で確定となる信号を用いる。また、比較器自身が故障していることがあり、正しい比較結果が出ない場合が考えられる。そこで、本発明の比較方式では比較正常となった後、比較器自身の故障診断も行う。
【００１２】
本発明ではバスサイクル毎にコントロール信号、アドレス信号、データ信号のそれぞれ確定となった信号の比較を行い、比較正常の結果となれば、同じバスサイクル内で比較器診断を行い、比較器正常の結果となれば、プロセッサの処理は正常と判断する。
【００１３】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
初めに二重化プロセッサ構成の実施例を挙げる。図１、図２は二重化プロセッサにおける本発明の実施例を示したタイミングチャート、図３、図４はプロセッサのライト（データ出力）時、リード（データ入力）時のデータの流れを示した図である。図１、図２においてＣＬＫはクロックを表し、ＷＲはライト信号、ＲＤはリード信号、ＣＳはチップセレクト信号、ＢＳはＢＳ信号、ＤＡＴＡはデータ信号、ＡＤはアドレス信号を表す。
【００１４】
図１はライト（データ出力）時の比較のタイミングチャートを示した図である。ここでは、Ａ系Ｂ系の二重化プロセッサによるシステムで、Ｂ系のクロックはＡ系のクロックの１／２サイクル遅れであり、比較器はＡ系のクロックに同期しているとした。本例では、プロセッサから出力されるＢＳ信号がバスアクセス開始を示すとし、ここではＢＳ信号の変化により、比較用信号を取りこむ。よって、Ａ系、Ｂ系ともコントロール信号（ＣＳチップセレクト信号、ライト信号）、データ信号、アドレス信号のすべてＢＳ信号がアサートされたサイクルの信号を比較用とする。比較用信号を用いて１バスサイクルに２回（比較正常、比較器診断）比較を行う。
【００１５】
まずＡ系のＢＳ信号がアサートされ、バスアクセス開始となる。次に、Ｔ１のタイミングでＡ系の比較用の信号（ＣＳＡ、ＷＲＡ、ＤＡＴＡＡ、ＡＤＡ）を保持する。次にＢ系のＢＳ信号がアサートされ、Ｂ系のバスアクセス開始となり、Ｔ２のタイミングでＢ系の比較用の信号（ＣＳＢ、ＷＲＢ、ＤＡＴＡＢ、ＡＤＢ）を保持する。ここで両系の比較用の信号が得られたので比較を開始する。
【００１６】
このように、動作比較装置は複数のプロセッサすべてがバスアクセス開始となるまで、他のプロセッサの比較用信号を保持し、同期合わせを行う。この方法では、同一動作周波数であれば、位相は異なっていても、確実に同期を取ることができる。Ｔ３のタイミングでＡ系、Ｂ系の比較用の信号（コントロール信号、データ信号、アドレス信号）それぞれの比較を行う。ここでは、比較結果が落ち着くまでには１〜２サイクルかかる。
【００１７】
また、本発明はセルフチェッキング方式を採用し、比較結果が正常の場合、比較器自身が正常かどうかを確かめる為、Ｔ４から比較器診断を行う構成となっている。このセルフチェッキング手段は、１ビット毎順番にテストパタン（故意にエラーを発生させるパタン）を注入し比較を行っている。そして、比較動作結果が比較異常の場合が比較器正常、比較結果正常の場合が比較器異常という結果となる。
【００１８】
次に、セルフチェッキング方式を備えた本発明の比較装置の構成を説明する。図５参照。
【００１９】
比較装置の構成は、比較部１７とテストパタン生成部１６から構成される。比較部１７はＥＸＣＬＵＳＩＶＥ・ＯＲゲート２０、ＯＲゲート２１、ＯＲ・ＮＯＴゲート２２で構成され、Ａ系とＢ系の信号の少なくともどこか一つが異なれば０を、すべての信号が一致する場合は１を出力する。また、テストパタン生成部１６ではＤフリップフロップ１８よりテストパタンをクロック毎に１ビットずつ動かす構成となっている。
また、比較モード（０：標準比較、１：セルフチェッキングモード）とテストパタン生成部１６で出力されたテストパタンをＡＮＤゲート１９に入力することにより、セルフチェッキングモードの場合のみテストパタンを注入し、ハーフアダー２３により信号を反転させることとなる。
【００２０】
このセルフチェッキング方式は、図１のＴ４のタイミングで比較用のコントロール信号、データ信号、アドレス信号にテストパタンを注入し、比較を行う。
ここで比較装置診断では、比較結果異常が比較装置正常と判断する。比較正常、比較装置正常となれば、プロセッサの動作は一致しているものと判断し、比較装置の外部に信号（信号１）を出力する。
【００２１】
図２はリード（データ入力）時の比較のタイミングチャートを示している。
図１同様、Ｂ系のクロックはＡ系のクロックの１／２サイクル遅れであり、比較装置はＡ系のクロックに同期しているとした。Ａ系、Ｂ系ともコントロール信号、アドレス信号すべてＢＳ信号がアサートされたサイクルの信号を比較用とし、１バスサイクルに２回比較を行う。比較の流れとしては、ライト（データ出力）時同様である。また、本例では、リード（データ入力）時に関しては、データ信号の比較は行わない。
図３，４にデータの流れを示す。ここで、７はＡ系プロセッサ５から出力される信号の流れ、８はＢ系プロセッサ６から出力される信号の流れ、９は比較装置１０から外部へ出力される信号の流れを示す。また、１３は比較装置１０からＡ系プロセッサ５に入力される信号の流れ、１４は比較装置１０からＢ系プロセッサ６に入力される信号の流れ、１５は外部から比較装置１０へ入力される信号の流れを示す。また、１１はＡ系ローカルバス、１２はＢ系ローカルバスである。
図に示すように、リード（データ入力）時はデータ信号のみ入力となるため、リード（データ入力）時のデータ信号比較とは入力された信号を分岐した信号を比較することで、正常に分岐されているかを調べるのみである。すなわち、ここではデータ信号に関しての比較は行わないとした。
【００２２】
次に、Ａ系、Ｂ系、Ｃ系の三重化プロセッサの構成の実施例を説明する。図６，７参照。
図６は比較装置と三重化プロセッサの構成図、図７は比較装置内部の構成（テストパタン生成部、比較部）を示す。
【００２３】
三重化プロセッサ構成の実施例においては、前記二重化プロセッサ構成での実施例と同様の方法で比較照合を行う。各プロセッサから出力されるＢＳ信号をバスアクセス開始のトリガーとし、ＢＳ信号がアサートされたサイクルの信号を比較用とし、１バスサイクルに２回（比較正常、比較器診断）比較を行う。すべてのプロセッサの比較用信号が得られるまで、他のプロセッサの比較用信号を保持し、同期合わせを行い、すべての比較用信号が得られ次第、比較を開始する。
【００２４】
本形態例においても、二重化プロセッサ構成のシステムと同様、比較部はＥＸＣＬＵＳＩＶＥ・ＯＲゲート２０、ＯＲゲート２１、ＯＲ・ＮＯＴゲート２２で構成され、比較はすべての信号に対し、Ａ系とＢ系、Ｂ系とＣ系、Ｃ系とＡ系の３パターン行い、少なくともどこか一つが異なれば０を、すべての信号が一致する場合は１を出力する。また、テストパタン生成部１６ではＤフリップフロップ１８によりテストパタンをクロック毎に１ビットずつ動かす構成とし、ＡＮＤゲート１９により、比較モードがセルフチェッキングモードの時のみ、テストパタンを注入し、ハーフアダー２３により、信号を反転させることとなる。
【００２５】
【発明の効果】
以上、説明したように、従来の方式ではプロセッサは毎クロック比較照合することにより、プロセッサの性能に依存しているか、またすべてのプロセッサが同一動作周波数、同位相の場合のみに対応していたのに対して、本発明では、バスサイクル毎に比較照合することにより、比較機能がプロセッサの性能に依存せず、同一動作周波数であれば、比較実行のたびに同期合わせを行い、プロセッサの位相を気にする事なく比較動作を実行できるという効果がある。
【図面の簡単な説明】
【図１】本発明のライト（データ出力）時のタイミングチャート
【図２】本発明のリード（データ入力）時のタイミングチャート
【図３】ライト（データ出力）時の信号の流れ
【図４】リード（データ入力）時の信号の流れ
【図５】二重化プロセッサにおける比較装置内部の構成
【図６】比較装置と三重化プロセッサの構成図
【図７】三重化プロセッサにおける比較装置内部の構成
【図８】比較装置と多重化されたプロセッサの構成図
【図９】従来方法のライト（データ出力）時のタイミングチャート
【図１０】従来方法のリード（データ入力）時のタイミングチャート
【符号の説明】
１ Ａ系の信号を取りこむタイミング
２ Ｂ系の信号を取りこむタイミング
３ 比較開始のタイミング
４ テストパタン注入後比較開始のタイミング
５ Ａ系プロセッサ
６ Ｂ系プロセッサ
７ Ａ系プロセッサから出力される信号の流れ
８ Ｂ系プロセッサから出力される信号の流れ
９ 比較器から外部へ出力される信号の流れ
１０ 比較装置
１１ Ａ系ローカルバス
１２ Ｂ系ローカルバス
１３ 比較装置からＡ系プロセッサに入力される信号の流れ
１４ 比較装置からＢ系プロセッサに入力される信号の流れ
１５ 外部から比較装置へ入力される信号の流れ
１６ テストパタン生成部
１７ バス比較部
１８ Ｄフリップフロップ
１９ ＡＮＤゲート
２０ ＥＸＣＬＵＳＩＶＥ・ＯＲゲート
２１ ＯＲゲート
２２ ＯＲ・ＮＯＴゲート
２３ ハーフアダー
２４ データ信号のＩＮＶＡＬＩＤ状態
【発明の属する技術分野】
本発明は、複数のプロセッサの多重化構成により実現する信頼性の高い比較方式に関するものである。
【０００２】
【従来の技術】
近年システムの高信頼化が要求されており、複数のプロセッサの多重化構成により実現される高信頼性システムが開発されている。高信頼性システムの例として、例えば鉄道保安システム等の高信頼が求められる制御では、誤った演算によって誤制御を行ったときに、直接人命等に関わる事故に結びつく危険がある為、制御装置の信頼性、フェールセーフ性（障害発生により危険側出力が出されないこと）が強く求められている。その為に従来より様々な方式による高信頼性システムが開発、実用化されてきた。その一つの方法として、プロセッサを多重化して、常時比較して故障を検出する方法が挙げられる。
ここで、比較器と複数のプロセッサとの構成図を図８に示す。この複数のプロセッサを常時比較する方法には、比較器は故障しないことを前提にして、処理装置の故障のみを検出する方式と、比較器が故障したときにも結果としてエラーを出力するように構成した方式があり、本発明は比較器が故障したときにも結果としてエラーを出力する方式である。
【０００３】
従来技術の例として，高信頼性が求められる鉄道保安システムの電子連動装置で用いられていた多重化構成の比較方式では、同位相、又は逆位相の複数のプロセッサに対して、コントロール信号は毎クロックサイクルに比較を行い、アドレス信号は有効である時は常にクロックに同期して比較を行い、データ信号に関しては、ライト（データ出力）時はライト信号がネゲートされたサイクルのデータ信号の比較、リード（データ入力）時にはリード信号がネゲートされる直前のサイクルのデータ信号の比較を行っていた。これらの動作のタイミングチャートを図９，１０に示す。図９、図１０において、ＣＬＫはクロックを表し、ＷＲはライト信号、ＲＤはリード信号、ＣＳはチップセレクト信号、ＤＡＴＡはデータ信号、ＡＤはアドレス信号を表す。
【０００４】
また他の従来技術として、同位相の複数のプロセッサを通常モードと監視モードに分割し、監視モードのプロセッサにおいて、通常モードで出力されるアドレス信号、データ信号との比較をバスサイクル毎に行い、その結果、通常モードのマイクロプロセッサとの比較結果を外部に出力する方式が挙げられる。この公知例は特許文献１に開示されている。
【０００５】
【特許文献１】
特開平２−５０７３５号公報
【０００６】
【発明が解決しようとする課題】
近年プロセッサの速度向上が著しく、クロックサイクル毎に比較を行う方式では、１クロックサイクル内に比較動作を完了させなければいけない為、比較動作機能がプロセッサの性能向上に支障をきたしてしまうことがあった。
【０００７】
また前記特許文献１に開示されている例では、監視モードのプロセッサは常に通常モードのプロセッサに同期して動作する場合に限られる。つまり、位相の異なる複数のプロセッサの比較に関しては、適用する事ができなかった。
【０００８】
近年のプロセッサでは、同一発振器を用いても、プロセッサ内の設定により位相ずれを生じることが多く、位相が異なるプロセッサへ適用できる比較照合方式の開発が必要となってきている。
【０００９】
【課題を解決するための手段】
本発明では、各プロセッサのコントロール信号、アドレス信号、データ信号などの比較処理用信号を保持する保持手段と、保持されている複数の比較処理用信号の比較照合処理を実行する比較照合手段とを有し、比較照合手段は保持手段がすべてのプロセッサの比較処理用信号を保持した後に比較照合処理を開始するよう構成する。
保持手段により処理用信号を保持して、バスサイクル毎に比較を行うことにより、クロックサイクル毎に比較を行っていた従来技術に比べ、プロセッサの動作速度を高めることができる。
【００１０】
また、比較を行うたびにプロセッサの同期合わせを行う。同期合わせでは、すべてのプロセッサがバスアクセス開始になり比較用信号を取り込むまで、他のプロセッサの比較用信号を保持することにより、同期合わせを行い、同期合わせが終了後、比較動作を開始する。この方法により、同一動作周波数であれば位相が異なるプロセッサにおいても、比較を行うことができる。
【００１１】
本発明の比較方法では、バスサイクル毎に複数のプロセッサのコントロール信号、データ信号、アドレス信号の比較を行い、比較には、バスサイクル内で確定となる信号を用いる。また、比較器自身が故障していることがあり、正しい比較結果が出ない場合が考えられる。そこで、本発明の比較方式では比較正常となった後、比較器自身の故障診断も行う。
【００１２】
本発明ではバスサイクル毎にコントロール信号、アドレス信号、データ信号のそれぞれ確定となった信号の比較を行い、比較正常の結果となれば、同じバスサイクル内で比較器診断を行い、比較器正常の結果となれば、プロセッサの処理は正常と判断する。
【００１３】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
初めに二重化プロセッサ構成の実施例を挙げる。図１、図２は二重化プロセッサにおける本発明の実施例を示したタイミングチャート、図３、図４はプロセッサのライト（データ出力）時、リード（データ入力）時のデータの流れを示した図である。図１、図２においてＣＬＫはクロックを表し、ＷＲはライト信号、ＲＤはリード信号、ＣＳはチップセレクト信号、ＢＳはＢＳ信号、ＤＡＴＡはデータ信号、ＡＤはアドレス信号を表す。
【００１４】
図１はライト（データ出力）時の比較のタイミングチャートを示した図である。ここでは、Ａ系Ｂ系の二重化プロセッサによるシステムで、Ｂ系のクロックはＡ系のクロックの１／２サイクル遅れであり、比較器はＡ系のクロックに同期しているとした。本例では、プロセッサから出力されるＢＳ信号がバスアクセス開始を示すとし、ここではＢＳ信号の変化により、比較用信号を取りこむ。よって、Ａ系、Ｂ系ともコントロール信号（ＣＳチップセレクト信号、ライト信号）、データ信号、アドレス信号のすべてＢＳ信号がアサートされたサイクルの信号を比較用とする。比較用信号を用いて１バスサイクルに２回（比較正常、比較器診断）比較を行う。
【００１５】
まずＡ系のＢＳ信号がアサートされ、バスアクセス開始となる。次に、Ｔ１のタイミングでＡ系の比較用の信号（ＣＳＡ、ＷＲＡ、ＤＡＴＡＡ、ＡＤＡ）を保持する。次にＢ系のＢＳ信号がアサートされ、Ｂ系のバスアクセス開始となり、Ｔ２のタイミングでＢ系の比較用の信号（ＣＳＢ、ＷＲＢ、ＤＡＴＡＢ、ＡＤＢ）を保持する。ここで両系の比較用の信号が得られたので比較を開始する。
【００１６】
このように、動作比較装置は複数のプロセッサすべてがバスアクセス開始となるまで、他のプロセッサの比較用信号を保持し、同期合わせを行う。この方法では、同一動作周波数であれば、位相は異なっていても、確実に同期を取ることができる。Ｔ３のタイミングでＡ系、Ｂ系の比較用の信号（コントロール信号、データ信号、アドレス信号）それぞれの比較を行う。ここでは、比較結果が落ち着くまでには１〜２サイクルかかる。
【００１７】
また、本発明はセルフチェッキング方式を採用し、比較結果が正常の場合、比較器自身が正常かどうかを確かめる為、Ｔ４から比較器診断を行う構成となっている。このセルフチェッキング手段は、１ビット毎順番にテストパタン（故意にエラーを発生させるパタン）を注入し比較を行っている。そして、比較動作結果が比較異常の場合が比較器正常、比較結果正常の場合が比較器異常という結果となる。
【００１８】
次に、セルフチェッキング方式を備えた本発明の比較装置の構成を説明する。図５参照。
【００１９】
比較装置の構成は、比較部１７とテストパタン生成部１６から構成される。比較部１７はＥＸＣＬＵＳＩＶＥ・ＯＲゲート２０、ＯＲゲート２１、ＯＲ・ＮＯＴゲート２２で構成され、Ａ系とＢ系の信号の少なくともどこか一つが異なれば０を、すべての信号が一致する場合は１を出力する。また、テストパタン生成部１６ではＤフリップフロップ１８よりテストパタンをクロック毎に１ビットずつ動かす構成となっている。
また、比較モード（０：標準比較、１：セルフチェッキングモード）とテストパタン生成部１６で出力されたテストパタンをＡＮＤゲート１９に入力することにより、セルフチェッキングモードの場合のみテストパタンを注入し、ハーフアダー２３により信号を反転させることとなる。
【００２０】
このセルフチェッキング方式は、図１のＴ４のタイミングで比較用のコントロール信号、データ信号、アドレス信号にテストパタンを注入し、比較を行う。
ここで比較装置診断では、比較結果異常が比較装置正常と判断する。比較正常、比較装置正常となれば、プロセッサの動作は一致しているものと判断し、比較装置の外部に信号（信号１）を出力する。
【００２１】
図２はリード（データ入力）時の比較のタイミングチャートを示している。
図１同様、Ｂ系のクロックはＡ系のクロックの１／２サイクル遅れであり、比較装置はＡ系のクロックに同期しているとした。Ａ系、Ｂ系ともコントロール信号、アドレス信号すべてＢＳ信号がアサートされたサイクルの信号を比較用とし、１バスサイクルに２回比較を行う。比較の流れとしては、ライト（データ出力）時同様である。また、本例では、リード（データ入力）時に関しては、データ信号の比較は行わない。
図３，４にデータの流れを示す。ここで、７はＡ系プロセッサ５から出力される信号の流れ、８はＢ系プロセッサ６から出力される信号の流れ、９は比較装置１０から外部へ出力される信号の流れを示す。また、１３は比較装置１０からＡ系プロセッサ５に入力される信号の流れ、１４は比較装置１０からＢ系プロセッサ６に入力される信号の流れ、１５は外部から比較装置１０へ入力される信号の流れを示す。また、１１はＡ系ローカルバス、１２はＢ系ローカルバスである。
図に示すように、リード（データ入力）時はデータ信号のみ入力となるため、リード（データ入力）時のデータ信号比較とは入力された信号を分岐した信号を比較することで、正常に分岐されているかを調べるのみである。すなわち、ここではデータ信号に関しての比較は行わないとした。
【００２２】
次に、Ａ系、Ｂ系、Ｃ系の三重化プロセッサの構成の実施例を説明する。図６，７参照。
図６は比較装置と三重化プロセッサの構成図、図７は比較装置内部の構成（テストパタン生成部、比較部）を示す。
【００２３】
三重化プロセッサ構成の実施例においては、前記二重化プロセッサ構成での実施例と同様の方法で比較照合を行う。各プロセッサから出力されるＢＳ信号をバスアクセス開始のトリガーとし、ＢＳ信号がアサートされたサイクルの信号を比較用とし、１バスサイクルに２回（比較正常、比較器診断）比較を行う。すべてのプロセッサの比較用信号が得られるまで、他のプロセッサの比較用信号を保持し、同期合わせを行い、すべての比較用信号が得られ次第、比較を開始する。
【００２４】
本形態例においても、二重化プロセッサ構成のシステムと同様、比較部はＥＸＣＬＵＳＩＶＥ・ＯＲゲート２０、ＯＲゲート２１、ＯＲ・ＮＯＴゲート２２で構成され、比較はすべての信号に対し、Ａ系とＢ系、Ｂ系とＣ系、Ｃ系とＡ系の３パターン行い、少なくともどこか一つが異なれば０を、すべての信号が一致する場合は１を出力する。また、テストパタン生成部１６ではＤフリップフロップ１８によりテストパタンをクロック毎に１ビットずつ動かす構成とし、ＡＮＤゲート１９により、比較モードがセルフチェッキングモードの時のみ、テストパタンを注入し、ハーフアダー２３により、信号を反転させることとなる。
【００２５】
【発明の効果】
以上、説明したように、従来の方式ではプロセッサは毎クロック比較照合することにより、プロセッサの性能に依存しているか、またすべてのプロセッサが同一動作周波数、同位相の場合のみに対応していたのに対して、本発明では、バスサイクル毎に比較照合することにより、比較機能がプロセッサの性能に依存せず、同一動作周波数であれば、比較実行のたびに同期合わせを行い、プロセッサの位相を気にする事なく比較動作を実行できるという効果がある。
【図面の簡単な説明】
【図１】本発明のライト（データ出力）時のタイミングチャート
【図２】本発明のリード（データ入力）時のタイミングチャート
【図３】ライト（データ出力）時の信号の流れ
【図４】リード（データ入力）時の信号の流れ
【図５】二重化プロセッサにおける比較装置内部の構成
【図６】比較装置と三重化プロセッサの構成図
【図７】三重化プロセッサにおける比較装置内部の構成
【図８】比較装置と多重化されたプロセッサの構成図
【図９】従来方法のライト（データ出力）時のタイミングチャート
【図１０】従来方法のリード（データ入力）時のタイミングチャート
【符号の説明】
１ Ａ系の信号を取りこむタイミング
２ Ｂ系の信号を取りこむタイミング
３ 比較開始のタイミング
４ テストパタン注入後比較開始のタイミング
５ Ａ系プロセッサ
６ Ｂ系プロセッサ
７ Ａ系プロセッサから出力される信号の流れ
８ Ｂ系プロセッサから出力される信号の流れ
９ 比較器から外部へ出力される信号の流れ
１０ 比較装置
１１ Ａ系ローカルバス
１２ Ｂ系ローカルバス
１３ 比較装置からＡ系プロセッサに入力される信号の流れ
１４ 比較装置からＢ系プロセッサに入力される信号の流れ
１５ 外部から比較装置へ入力される信号の流れ
１６ テストパタン生成部
１７ バス比較部
１８ Ｄフリップフロップ
１９ ＡＮＤゲート
２０ ＥＸＣＬＵＳＩＶＥ・ＯＲゲート
２１ ＯＲゲート
２２ ＯＲ・ＮＯＴゲート
２３ ハーフアダー
２４ データ信号のＩＮＶＡＬＩＤ状態
Claims (6)
- 複数のプロセッサで同一処理を行い、すべてのプロセッサの処理結果を比較照合し、比較照合結果が同一の場合に処理は正当と診断する動作比較装置において、
各プロセッサのコントロール信号、アドレス信号、データ信号などの比較処理用信号を保持する保持手段と、保持されている複数の比較処理用信号の比較照合処理を実行する比較照合手段とを有し、比較照合手段は保持手段がすべてのプロセッサの比較処理用信号を保持した後に比較照合処理を開始するよう構成されてなるプロセッサの動作比較装置。 - 前記比較照合手段は、プロセッサの位相が異なる場合、比較照合処理を実行するたびにすべてのプロセッサの同期合わせを行うことを特徴とする請求項１に記載のプロセッサの動作比較装置。
- 前記比較照合手段は、セルフチェッキング手段を備え、比較照合処理とともに、セルフチェッキング手段による比較照合手段の自己正当性の比較照合処理を行うことを特徴とする請求項１または請求項２に記載のプロセッサの動作比較装置。
- 前記比較照合手段は、比較処理用信号のうちデータ信号において、入力データ信号に関しては比較照合処理を行わず、出力データ信号にのみ比較照合処理を実行することを特徴とする請求項１ないし請求項３のいずれかに記載のプロセッサの動作比較装置。
- 互いに同一の構成の一組、若しくは複数組のプロセッサで同一処理を行い、すべてのプロセッサの処理結果を比較照合し、同一の場合に処理は正当と診断する動作比較方法において、
すべてのプロセッサのコントロール信号、アドレス信号、データ信号を比較し、同一動作周波数で位相が異なる複数のプロセッサの動作をバスサイクル毎に比較照合し、比較照合処理を実行するたびにすべてのプロセッサの同期合わせを行うことを特徴とするプロセッサの動作比較方法。 - 前記比較照合処理は、比較照合とともに、処理の正当性を判断しつつ、比較照合を行うことを特徴とする請求項５記載のプロセッサの動作比較方法。
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