JP2005165807A - プロセッサ多重化システムにおける動作比較方式 - Google Patents

Abstract

【課題】 プロセッサの動作周波数および位相差に依存せず、高信頼、高安全に比較動作を実行するに好適なプロセッサ多重化システムにおける動作比較方式を提供することにある。
【解決手段】 同一動作周波数で同一の処理を行う位相の異なる複数のプロセッサ１…Ｎと、複数のプロセッサから独立に読み込み／書き込みを受ける記憶装置１…Ｎと、プロセッサ１…Ｎと記憶装置１…Ｎとの間のバス上でアドレス／データ／制御信号を比較する比較装置７と、比較装置からの比較照合結果が正常である状態で読み込み／書き込みを受ける共通的な記憶装置８とを備え、比較装置は、１回のバスサイクル中にバス上を経由するアドレス／データ／制御信号を比較する比較照合動作と比較装置自体の自己健全性の検証動作を行う。
【選択図】 図１

Description

本発明は、プロセッサ多重化システムにおける動作比較方式に係り、特に、複数プロセッサで冗長構成される鉄道保安等の信号制御技術に関する。

近年、システムの高信頼性・高安全性が要求されてきており、複数のプロセッサで多重化構成した高信頼性システムが開発されている。特に、鉄道保安システム等誤った演算経過／演算結果によって誤制御を行ったときに、直接人命に関わる事故に結びつく危険性を持ったシステムでは、障害発生により人命に関わる危険側動作を行わないフェールセーフ性が強く要求されている。そのため、従来より様々な方式による高信頼性システムが開発、実用化されてきた。
従来、多重系の記憶装置における比較動作は、比較するデータと比較タイミング信号とを比較装置に渡して行っていた。その一例として、主系／従系の記憶装置は独立ではなく、主系プロセッサからのデータが主／従系両方の記憶装置に記憶され、前記記憶装置より比較するデータと比較タイミング信号が出されて記憶されたデータの比較処理を行う二重系の比較動作がある（例えば、特許文献１参照）。
この特許文献１に示される公知例では、二重系の記憶装置が独立ではなく、主系動作中のプロセッサが誤動作した場合、主／従系両方の記憶装置に同一の誤ったデータが記憶される恐れがあり、高信頼性・高安全性を求められる制御装置に適用することができない。
また、他の従来技術として、同一動作周波数、同位相の複数のプロセッサを通常モードと監視モードに分割し、監視モードのプロセッサにおいて通常モードのプロセッサから出力されるアドレス信号、データ信号をバスサイクル毎に比較する方式が挙げられる（例えば、特許文献２参照）。
この特許文献２に示される公知例では、監視モードのプロセッサは通常モードのプロセッサに常に同期して同位相で動作する場合に限られ、位相の異なる複数のプロセッサに対しては適用することができない。
位相の違いを許可する他の従来技術として、同一動作周波数、同位相または逆位相で同一動作する複数のプロセッサのアドレス／データ／制御信号をバスクロック毎に常時比較検証する方式が挙げられる。

特開平５−９４３２５号公報 特開平２−５０７３５号公報

近年、プロセッサの高速化に伴い、同一の発振器を用いても複数のプロセッサ間で位相を同一とすることが困難になってきており、位相の違いを許容できる比較方式が必要となってきている。さらに、バスクロック毎に比較動作を行うことがプロセッサの動作周波数向上の妨げになってきている。
そこで、本発明の課題は、プロセッサの動作周波数および位相差に依存せず、高信頼、高安全に比較動作を実行するに好適なプロセッサ多重化システムにおける動作比較方式を提供することにある。

上記課題を解決するために、同一動作周波数で同一の処理を行う位相の異なる複数のプロセッサと、複数のプロセッサから独立に読み込み／書き込みを受ける記憶装置と、プロセッサと記憶装置との間のバス上でアドレス／データ／制御信号を比較する比較装置と、比較装置からの比較照合結果が正常である状態で読み込み／書き込みを受ける共通的な記憶装置とを備え、比較装置は、１回のバスサイクル中にバス上を経由するアドレス／データ／制御信号を比較する比較照合動作と比較装置自体の自己健全性の検証動作を行う。
ここで、比較装置からの比較照合結果が異常である場合には、共通的な記憶装置に対する読み込み／書き込み動作を抑制する。

本発明の比較方式では、バスサイクル毎に比較動作を行うので、バスクロック毎に比較動作を行う従来技術に比べ、プロセッサの動作周波数を高めることができる。
また、プロセッサの動作周波数が同一であれば、動作クロックの位相差に依存しないため、複数のプロセッサ間で位相を同一とする必要性がなく、このため、多重化したプロセッサ間の動作周波数の位相差に依存することなく、比較動作を実行することができる。
また、多重化した各プロセッサに当該プロセッサのみが読み書き可能な独立した記憶装置を個別に設けたので、全ての記憶装置に同一の誤ったデータが記憶される恐れがなくなり、高信頼、高安全に比較動作を実行することができる。
また、バスサイクル毎にアドレス／データ／制御信号を比較し、比較異常と判断した場合、共通に存在する記憶装置への読み込み／書き込みを行わないため、異常データが伝播することを防止することが可能である。

本発明を実施するための最良の形態について図面を参照して説明する。

図１は、本発明によるプロセッサ多重化システムにおける動作比較方式の実施例１を示す。なお、図２には、プロセッサ二重化システムの例を示す。
図１において、本実施例１は、多重化されたプロセッサ（１…Ｎ）１，３，５と、各プロセッサには当該プロセッサのみが読み書き可能な独立した記憶装置（１…Ｎ）２，４，６と、比較器７と、全プロセッサに対して共通に存在する記憶装置８とからなる。
各プロセッサ（１…Ｎ）１，３，５は、全て同一の処理を実行しており、その処理結果を比較器７を通じて共通の記憶装置８に格納する。
ここで、プロセッサ（１）１には、当該プロセッサのみが読み書き可能な独立した記憶装置（１）２を設け、プロセッサ（２）３には、当該プロセッサのみが読み書き可能な独立した記憶装置（２）４を設け、プロセッサ（Ｎ）５には、当該プロセッサのみが読み書き可能な独立した記憶装置（Ｎ）６を設ける。
本実施例１では、各プロセッサには、当該プロセッサのみが読み書き可能な独立した記憶装置を設ける構成としたので、全ての記憶装置（１…Ｎ）２，４，６に同一の誤ったデータが記憶される恐れがなくなり、従来技術の共通の記憶装置しかない構成に比べて高信頼性・高安全性が得られる。
また、比較器７では、バスサイクル毎にアドレス／データ／制御信号を比較し、比較正常と判断した後で共通に存在する記憶装置８への読み込み／書き込みを行う。比較異常と判断した場合、共通に存在する記憶装置８への読み込み／書き込みを行わない。
このため、本実施例１では、異常データが伝播することを防止することが可能である。

図３は、比較器７の処理フローであり、１回のバスサイクル中に行う比較処理制御の状態遷移を示す。
比較器７は、全プロセッサ（１…Ｎ）からの比較開始信号を受け付けるまで待ち状態である。全プロセッサ（１…Ｎ）からの比較開始信号の受付を完了すると、比較実行状態に遷移する。この場合、比較器７の比較動作はバスサイクル毎に行う。これにより、本実施例１は、バスクロック毎に比較動作を行う従来技術に比べてプロセッサの動作周波数を高めることができる。
比較実行状態で比較対象となる全ての信号を取り込み、比較の実行を行う。比較異常を検出した場合、エラー報告状態に遷移し、比較正常を検出した場合には、共通部への出力開始状態に遷移する。
共通部への出力開始状態に遷移した比較器７は、自己健全性検証のために比較器自己検証状態に遷移する。比較器自己検証状態では、比較対象に対してテストパタン生成器（図示せず）により決められたエラーパタンを注入し、比較器７がエラーを検出可能であることを検証する。ここで、比較器自体の自己健全性の検証動作は、共通に存在する記憶装置８への読み込み／書き込みを実行中に、同一バスサイクル内で行う。
共通部からの処理終了報告かつ比較器自己検証終了報告を以って１バスサイクルを終了する。このとき、エラーを注入したにもかかわらず、比較器がエラー検出をできなかった場合は比較器７の故障と診断し、エラー報告状態に遷移する。

以上説明したように、本実施例１の特徴としては次の点にある。すなわち、従来では、同位相もしくは逆位相の複数のプロセッサの処理に対し、バスクロック毎に比較を行っていたが、本実施例１では、バスサイクル毎に比較を行うこととした。
また、従来では、比較器の自己健全性を検証するために、バスクロック毎に比較／比較器検証を繰り返していたが、本実施例１では、バスサイクル中に比較／比較器検証を１回のみ行うこととし、比較器がバスクロックに依存しない構成とした。

本発明は、バスサイクル毎に比較動作を行うので、バスクロック毎に比較動作を行う従来技術に比べ、プロセッサの動作周波数を高めることができる。
また、プロセッサの動作周波数が同一であれば、動作クロックの位相差に依存しないため、複数のプロセッサ間で位相を同一とする必要性がなく、このため、多重化したプロセッサ間の動作周波数の位相差に依存することなく、比較動作を実行することができる。
また、多重化した各プロセッサに当該プロセッサのみが読み書き可能な独立した記憶装置を個別に設けたので、全ての記憶装置に同一の誤ったデータが記憶される恐れがなくなり、高信頼、高安全に比較動作を実行することができる。
また、バスサイクル毎にアドレス／データ／制御信号を比較し、比較異常と判断した場合、共通に存在する記憶装置への読み込み／書き込みを行わないため、異常データが伝播することを防止することが可能である。

本発明によるプロセッサ多重化システムにおける動作比較方式の実施例１を示す。 プロセッサ二重化システムの例を示す。 本発明の比較器の処理フローであり、１回のバスサイクル中に行う比較処理制御の状態遷移を示す。

符号の説明

１…多重化されたプロセッサ（１）、２…多重化されたプロセッサ（１）に対する記憶装置、３…多重化されたプロセッサ（２）、４…多重化されたプロセッサ（２）に対する記憶装置、５…多重化されたプロセッサ（Ｎ）、６…多重化されたプロセッサ（Ｎ）に対する記憶装置、７…比較器、８…多重化されたプロセッサ全てに共通に存在する記憶装置

Claims (2)

1. 同一動作周波数で同一の処理を行う位相の異なる複数のプロセッサと、前記複数のプロセッサから独立に読み込み／書き込みを受ける記憶装置と、前記プロセッサと前記記憶装置との間のバス上でアドレス／データ／制御信号を比較する比較装置と、前記比較装置からの比較照合結果が正常である状態で読み込み／書き込みを受ける共通的な記憶装置とを備え、
   前記比較装置は、１回のバスサイクル中にバス上を経由する前記アドレス／データ／制御信号を比較する比較照合動作と比較装置自体の自己健全性の検証動作を行うことを特徴とするプロセッサ多重化システムにおける動作比較方式。
2. 請求項１において、前記比較装置からの比較照合結果が異常である場合には、前記共通的な記憶装置に対する読み込み／書き込み動作を抑制することを特徴とするプロセッサ多重化システムにおける動作比較方式。
   
   

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