JPWO2008120352A1 - 情報処理装置、エラー処理方法 - Google Patents

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Abstract

互いに同期動作を行うことができる２つの処理部を有する情報処理装置であって、２つの処理部へ同一の信号を出力することができる共通部と、処理部毎に備えられ、対応する処理部で発生したエラーを検出する検出部と、２つの処理部からの出力を比較する比較部と、検出部による検出結果と比較部による比較結果とに基づいて、処理部から共通部への信号の制御を行い、２つの検出部により同時に同種のエラーが検出された場合、共通部のエラーと判定する制御部とを備えた。

Description

本発明は、互いに同期する複数の処理装置を有する情報処理装置、エラー処理方法に関するものである。
従来のミラーモード（２重化）を用いた情報処理システムについて説明する。ミラーモードとは、１つの系（同期部）と対象となるもう１つの系とを同期させて処理を行うことにより、１つの系で障害が発生しても対象となるもう１つの系がシステムを走行させる情報処理技術である。
ここで、ミラーモードを用いた従来の情報処理システムの構成について説明する。図２５は、従来の情報処理システムの構成の一例を示すブロック図である。この情報処理システムは、同期動作を行う２つの系であるＡ系とＢ系からなり、制御システム１、Ａ系の処理装置２ａ０，２ａ１、Ｂ系の処理装置２ｂ０，２ｂ１を備える。処理装置は、例えばＣＰＵである。処理装置２ａ０，２ａ１，２ｂ０，２ｂ１は、内部にエラーチェッカを有する。制御システム１は、Ａ系インターフェース（Ａ ＩＦ）４ａ、Ｂ系インターフェース（Ｂ ＩＦ）４ｂ、エラーチェッカ７ａ，７ｂ、コンパレータ９、セレクタ生成部１２、セレクタ１４、共通部１５を備える。このうち、処理装置２ａ０，２ａ１、Ａ ＩＦ４ａ、エラーチェッカ７ａをＡ系とし、処理装置２ｂ０，２ｂ１、Ｂ ＩＦ４ｂ、エラーチェッカ７ｂをＢ系とする。
制御システム１は、経路３ａとＡ ＩＦ４ａを介して処理装置２ａ０，２ａ１に接続され、経路３ｂとＢ ＩＦ４ｂを介して処理装置２ｂ０，２ｂ１に接続されている。Ａ系とＢ系が同期動作を行い、各系は、３箇所のエラーチェッカ（Ａ系は、エラーチェッカ７ａ、処理装置２ａ０，２ａ１内部のエラーチェッカ、Ｂ系は、エラーチェッカ７ｂ、処理装置２ｂ０，２ｂ１内部のエラーチェッカ）を有する。また、コンパレータ９は、Ａ系の出力の信号５ａとＢ系の出力の信号５ｂの同期チェックを行う。
共通部１５の出力は、Ａ ＩＦ４ａを介して処理装置の２ａ０，２ａ１へ入力されると共に、Ｂ ＩＦ４ｂを介して処理装置の２ｂ０，２ｂ１へ入力される。従って、共通部１５におけるＵＥ（uncorrectable error）は、処理装置が共通部にリードした場合にＡ系及びＢ系に伝播し、Ａ系及びＢ系の両方で検出される。
セレクタ生成部１２は、コンパレータ９の出力の信号１０、エラーチェッカ７ａの出力の信号８ａ、エラーチェッカ７ｂの出力の信号８ｂ、処理装置２ａ０内のエラーチェッカの出力の信号１１ａ０、処理装置２ａ１内のエラーチェッカの出力の信号１１ａ１、処理装置２ｂ０内のエラーチェッカの出力の信号１１ｂ０、処理装置２ｂ１内のエラーチェッカの出力の信号１１ｂ１に基づいて、判定を行う。セレクタ１４は、セレクタ生成部１２の判定結果の信号１３に従って、信号５ａ，５ｂのいずれかを選択して共通部１５へ出力する。
ここで、エラーチェッカがＵＥを検出した場合について説明する。
次に、セレクタ生成部１２におけるエラー信号受信時の動作について説明する。図２６は、従来のセレクタ生成部におけるＵＥ信号受信時の動作の一例を示す表である。この表は、ケース番号毎に、セレクタ生成部１２の入力であるＡ系エラー信号（信号８ａ，１１ａ０，１１ａ１）、Ｂ系エラー信号（信号８ｂ，１１ｂ０，１１ｂ１）、同期エラー（比較エラー、信号１０）の内容に対して、セレクタ生成部１２の出力であるセレクト信号１３の内容を示す。
Ａ系エラー信号及びＢ系エラー信号は、それぞれＡ系のエラーチェッカでＵＥが検出されたこと、Ｂ系のエラーチェッカでＵＥが検出されたことを示す。同期エラーは、Ａ系とＢ系の同期のエラーであり、コンパレータ９による比較結果が不一致であったこと（同期崩れ）を示す。セレクト信号１３の内容は、信号５ａ，５ｂ、エラーストップ（セレクトせず、システムが停止）のいずれかを示す。セレクト信号１３の内容が「５ａ／５ｂどちらでもＯＫ」と記されている場合、セレクタ生成部１２は、信号５ａ，５ｂのどちらを選択しても同じ信号が得られるため、所定の決定方法により信号５ａ，５ｂのいずれかを選択する。所定の決定方法とは、例えば、予め設定された系を選択する、それ以前に選択されていた系を選択する等である。
図２７は、従来のセレクタ生成部におけるエラー信号受信時の動作の一例を示すフローチャートである。まず、セレクタ生成部１２は、ＵＥの通知を受けたか否かの判断を行う（Ｓ１１）。
ＵＥの通知を受けた場合（Ｓ１１，Ｙｅｓ）、セレクタ生成部１２は、ＵＥがどこから通知されたかの判断を行う（Ｓ２１）。ＵＥがＡ系からのエラーである場合（Ｓ２１，Ａ系エラー）、セレクタ生成部１２は、信号５ｂをセレクトし（Ｓ２２）、このフローは終了する。ＵＥがＢ系からのエラーである場合（Ｓ２１，Ｂ系エラー）、セレクタ生成部１２は、信号５ａをセレクトし（Ｓ２３）、このフローは終了する。ＵＥがＡ系とＢ系から同時に通知されたエラーである場合（Ｓ２１，同時）、セレクタ生成部１２は、信号をセレクトせず（Ｓ２４、エラーストップ）、このフローは終了する。
処理Ｓ１１においてＵＥの通知を受けていない場合（Ｓ１１，Ｎｏ）、セレクタ生成部１２は、コンパレータ９による同期チェック結果の判定を行う（Ｓ６１）。同期エラーがない場合（Ｓ６１，エラーなし）、セレクタ生成部１２は、上述した決定方法により信号５ａ，５ｂのいずれかをセレクトし（Ｓ６２）、このフローは終了する。同期エラーがある場合（Ｓ６１，同期エラー）、セレクタ生成部１２は、信号をセレクトせず（Ｓ６３、エラーストップ）、このフローは終了する。
このセレクタ生成部１２の動作によれば、比較エラーが検出された場合または両系でエラーが検出された場合（ケース番号＝２，５〜１１）、情報処理システムは停止する。
次に、各エラーチェッカ（エラーチェッカ７ａ，７ｂ、処理装置２ａ０，２ａ１，２ｂ０，２ｂ１内部のエラーチェッカ）の動作について説明する。図２８は、従来のエラーチェッカの動作の一例を示すフローチャートである。まず、エラーチェッカは、どんな種類のエラーが発生したかの判断を行う（Ｓ１１１）。エラーが発生していない場合（Ｓ１１１，Ｎｏ Ｅｒｒｏｒ）、エラーチェッカは、何もせず、このフローは終了する。ＵＥが発生した場合（Ｓ１１１，ＵＥ）、エラーチェッカは、セレクタ生成部１２へＵＥの通知を行い（Ｓ１１２）、このフローは終了する。ＣＥが発生した場合（Ｓ１１１，ＣＥ）、エラーチェッカは、ＣＥのコレクトを行い（Ｓ１１３）、このフローは終了する。
例えば、Ｂ系でＵＥが検出された場合、上述したセレクタ生成部１２の動作によりセレクタ１４は信号５ａを選択し、エラーが検出されたＢ系を切り離す。同様に、Ａ系でＵＥが検出された場合、上述したセレクタ生成部１２の動作によりセレクタセレクタ１４は信号５ｂを選択し、エラーが検出されたＢ系を切り離すことでシステムの保護を図っている。
また、エラーチェッカ（correctable error）がＣＥを検出した場合について説明する。ここで、各系で割り込みによりＣＥ処理を行うためのパスがある場合、ＣＥを検出した系は、割り込み処理へのマスクを行う。
なお、本発明の関連ある従来技術として、装置の動作の一時停止時間を短縮するフォルトトレラントコンピュータ装置とその再同期化方法がある（例えば、特許文献１参照）。
特開２００４−４６５９９号公報
しかしながら、上述した情報処理システムのように、共通部１５のＵＥがＡ系及びＢ系に伝播し、Ａ系及びＢ系でエラーを認識するシステムで、且つ上述した動作を行うセレクタ生成部１２を有するシステムは、シングルモードよりミラーモードの方がエラーに対して弱くなるケースがある。
ポイズニングデータを認識できない処理装置２ａ０が共通部１５内の資源にリードを行い、その対象がＵＥであったケースについて説明する。ポイズニングデータとは、そのデータにエラーが検出された場合、そのエラーが既に検出済みであることを示すためにマーキングされたデータである。シングルモードの場合、処理装置２ａ０が共通部１５をリードした時にリード対象がＵＥであった場合、共通部１５はデータをポイズニングして処理装置２ａ０にデータを返す。処理装置２ａ０はポイズニングデータを認識できない為、処理装置２ａ０内のエラーチェッカは、ＵＥと認識し、エラーログの記録及びシステムの続行が出来るか否かの判断を下すことができる。これに対してミラーモードの場合、共通部１５がポイズニングデータを返し、処理装置２ａ０，２ｂ０内のエラーチェッカが同時にＵＥを認識すると、ＵＥは系の切り離し対象のエラーである為、信号１１ａ０，１１ｂ０が同時にアサートされ、システムがＳＴＯＰしてしまう。
また、各系においてＣＥ検知時に割り込みによるＣＥ処理を処理するパスがある場合、シングルモードにおいては、ＣＥ信号を検知するとＣＥログの記録及びシステムの続行が可能である。しかし、前述の様にミラーモードにおいては、ＣＥの割り込み処理へのマスクを行う為、ＣＥログの記録が出来ない。なぜならば、エラーログの記録のために系に割り込み処理を入れると、両系の同期が取れなくなるためである。このエラーログの記録は、ハードエラーの予兆監視の面から見てとても重要なものである。従って、ミラーモードにおける信頼性に対する弊害となっている。
本発明は上述した問題点を解決するためになされたものであり、同期動作の信頼性を向上させる情報処理装置、エラー処理方法を提供することを目的とする。
上述した課題を解決するため、本発明は、互いに同期動作を行うことができる２つの処理部を有する情報処理装置であって、前記２つの処理部へ同一の信号を出力することができる共通部と、前記処理部毎に備えられ、対応する処理部で発生したエラーを検出する検出部と、前記２つの処理部からの出力を比較する比較部と、前記検出部による検出結果と前記比較部による比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行い、２つの前記検出部により同時に同種のエラーが検出された場合、前記共通部のエラーと判定する制御部とを備える。
また、本発明は、互いに同期動作を行うことができる２つの処理部を有する情報処理装置であって、前記２つの処理部へ同一の信号を出力することができる共通部と、前記処理部毎に備えられ、対応する処理部で発生したエラーを検出する検出部と、前記処理部毎に備えられ、対応する検出部により検出されたエラーに関する情報を記録する記録部と、前記２つの処理部からの出力を比較する比較部と、前記検出部による検出結果と前記比較部による比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行う制御部とを備える。
また、本発明は、互いに同期動作を行うことができる２つの処理部と、前記２つの処理部へ同一の信号を出力することができる共通部とを有する情報処理装置のエラー処理を行うエラー処理方法であって、前記処理部で発生したエラーを検出する検出ステップと、前記２つの処理部からの出力を比較する比較ステップと、前記検出ステップによる検出結果と前記比較ステップによる比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行い、２つの前記検出部により同時に同種のエラーが検出された場合、前記共通部のエラーと判定する信号制御ステップとを実行する。
また、本発明は、互いに同期動作を行うことができる２つの処理部と、前記２つの処理部へ同一の信号を出力することができる共通部とを有する情報処理装置の制御を行うエラー処理方法であって、前記処理部で発生したエラーを検出する検出ステップと、検出ステップにより検出されたエラーに関する情報を記録する記録ステップと、前記２つの処理部からの出力を比較する比較ステップと、前記検出ステップによる検出結果と前記比較ステップによる比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行う制御ステップとを実行する。
実施の形態１に係る情報処理システムの構成の一例を示すブロック図である。 実施の形態１に係るセレクタ生成部におけるＵＥ信号受信時の動作の一例を示す表である。 実施の形態１に係るセレクタ生成部におけるエラー信号受信時の動作の一例を示すフローチャートである。 実施の形態２に係る情報処理システムの構成の一例を示すブロック図である。 実施の形態２に係るＣＥ記録部の構成の一例を示す回路図である。 実施の形態２に係るエラーチェッカの動作の一例を示すフローチャートである。 実施の形態３に係る情報処理システムの構成の一例を示すブロック図である。 実施の形態３に係るセレクタ生成部におけるＣＥ信号受信時の動作の一例を示す表である。 実施の形態３に係るセレクタ生成部におけるエラー信号受信時の動作のうち第１の処理を示すフローチャートである。 実施の形態３に係るセレクタ生成部におけるエラー信号受信時の動作のうち第２の処理を示すフローチャートである。 実施の形態３に係るエラーチェッカの動作の一例を示すフローチャートである。 実施の形態３に係るシステムボードにおける処理Ｓ２１０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２２０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２３０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２４０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２５０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２６０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２７０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２８０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ２９０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ３１０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ３２０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ４１０の動作を示すブロック図である。 実施の形態３に係るシステムボードにおける処理Ｓ４２０の動作を示すブロック図である。 従来の情報処理システムの構成の一例を示すブロック図である。 従来のセレクタ生成部におけるＵＥ信号受信時の動作の一例を示す表である。 従来のセレクタ生成部におけるエラー信号受信時の動作の一例を示すフローチャートである。 従来のエラーチェッカの動作の一例を示すフローチャートである。
以下、実施の形態の例について図面を参照しつつ説明する。
実施の形態１．
まず、本実施の形態に係る情報処理システム（情報処理装置）の構成について説明する。
図１は、本実施の形態に係る情報処理システムの構成の一例を示すブロック図である。この図において、図２５と同一符号は図２５に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図２５と比較すると、セレクタ生成部１２の代わりにセレクタ生成部１２ｐを備える。
次に、本実施の形態に係る情報処理システムの動作について説明する。
この情報処理システムは、上述した従来の情報処理システムと同様、共通部１５のＵＥが伝播するＡ系及びＢ系でエラーを認識する。
次に、セレクタ生成部１２ｐにおけるエラー信号受信時の動作について説明する。
図２は、本実施の形態に係るセレクタ生成部におけるＵＥ信号受信時の動作の一例を示す表である。この表は、図２６と同様であるが、Ａ系とＢ系でＵＥが検出され、且つ比較エラーがない場合（ケース番号＝５，７，９）、上述した所定の決定方法により信号５ａ，５ｂのいずれかを選択する点が異なる。
図３は、本実施の形態に係るセレクタ生成部におけるエラー信号受信時の動作の一例を示すフローチャートである。この図において、図２７と同一符号は図２７に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図２７と比較すると、処理Ｓ２４の代わりに処理Ｓ３１を実行する。処理Ｓ２１において、ＵＥが同時にＡ系とＢ系から受けたエラーである場合（Ｓ２１，同時）、セレクタ生成部１２ｐは、コンパレータ９による同期チェック結果の判断を行う（Ｓ３１）。同期エラーがない場合（Ｓ３１，エラーなし）、セレクタ生成部１２ｐは、上述した決定方法により信号５ａ，５ｂのいずれかをセレクトし（Ｓ３２）、このフローは終了する。同期エラーである場合（Ｓ３１，同期エラー）、セレクタ生成部１２ｐは、信号をセレクトせず（Ｓ３３、エラーストップ）、このフローは終了する。
各エラーチェッカ（エラーチェッカ７ａ，７ｂ、処理装置２ａ０，２ａ１，２ｂ０，２ｂ１内部のエラーチェッカ）の動作は、図２８のエラーチェッカと同様である。
上述したセレクタ生成部１２ｐによれば、例えば、処理装置２ａ０、２ｂ０が共通部１５内の資源にリードを行い、その対象がＵＥであった場合、Ａ系及びＢ系が同時にＵＥを検知しても、上述した従来の情報処理システムの様にセレクタ１４によって停止することなく、共通部エラーと認識することが出来る。
他の要因によりエラーがＡ系及びＢ系で同時に検知された場合でも、コンパレータ９の同期チェックにより比較エラーの場合（ケース番号＝６，８，１０）は、エラーストップと判断するためシステムの信頼性は損なわれない。
本実施の形態によれば、システムを停止する必要のない共通部エラーがＡ系及びＢ系に伝播した場合において、Ａ系及びＢ系に伝播したエラーを共通部エラーと認識することが可能となり、ミラーモードの信頼性の向上へ繋がる。
実施の形態２．
まず、本実施の形態に係る情報処理システム（情報処理装置）の構成について説明する。
図４は、本実施の形態に係る情報処理システムの構成の一例を示すブロック図である。この図において、図２５と同一符号は図２５に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図２５と比較すると、新たに、ＣＥ記録部１６ａ，１６ｂを備える。ＣＥ記録部１６ａは、エラーチェッカ７ａ、処理装置２ａ０，２ａ１内部のエラーチェッカで検出されたＣＥのログを記録する。同様に、ＣＥ記録部１６ｂは、エラーチェッカ７ｂ、処理装置２ｂ０，２ｂ１内部のエラーチェッカで検出されたＣＥのログを記録する。ＣＥ記録部１６ａ，１６ｂに記録されたログは、情報処理システムの外部により読み出される。
図５は、本実施の形態に係るＣＥ記録部の構成の一例を示す回路図である。この図に示すように、ＣＥ記録部１６ａ，１６ｂは、簡単なカウンタ回路で構成される。この回路は、ＣＥ信号を受信する毎にカウンタとＦＦ（フリップフロップ）を用いて、エラー回数を保持し、エラー回数がＭａｘ値に達するとＭａｘ回数を保持し続ける回路となっている。
次に、各エラーチェッカ（エラーチェッカ７ａ，７ｂ、処理装置２ａ０，２ａ１，２ｂ０，２ｂ１内部のエラーチェッカ）の動作について説明する。図６は、本実施の形態に係るエラーチェッカの動作の一例を示すフローチャートである。この図において、図２８と同一符号は図２８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図２８と比較すると、処理Ｓ１１３の代わりに処理Ｓ１２３を実行する。処理Ｓ１１１において、ＣＥが発生した場合（Ｓ１１１，ＣＥ）、エラーチェッカは、ＣＥのコレクトを行うと共に、接続されたＣＥ記録部にエラーログを記録させ（Ｓ１２３）、このフローは終了する。
本実施の形態によれば、Ａ系及びＢ系にＣＥ記録部が備えられることにより、Ａ系又はＢ系によるＣＥ信号検知時にＣＥのログを記録しつつ、ＣＥ信号をコレクトし、系を切り離すことなくシステムを走行させることができる。従って、エラーログの収集の実現と共に、エラーの内容を利用したハードエラーの予兆監視への応用が期待でき、ミラーモードの信頼性の向上へ繋がる。
実施の形態３．
まず、本実施の形態に係る情報処理システム（情報処理装置）の構成について説明する。
本実施の形態に係る情報処理システムは、Ａ系またはＢ系を制御システムから切り離しても再同期が可能であり、かつ、各系がＣＥ検知時にＣＥのログを記録する機構を有している。
図７は、本実施の形態に係る情報処理システムの構成の一例を示すブロック図である。この図において、図２５と同一符号は図２５に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図２５と比較すると、セレクタ生成部１２の代わりにセレクタ生成部１２ｑを備え、処理装置２ａ０，２ａ１，２ｂ０，２ｂ１の代わりに、それぞれ処理装置２ａ０ｑ，２ａ１ｑ，２ｂ０ｑ，２ｂ１ｑを備える。更に、処理装置２ａ０ｑで発生したエラーをセレクタ生成部１２ｑへ通知する信号１６ａ０、処理装置２ａ１ｑで発生したエラーをセレクタ生成部１２ｑへ通知する信号１６ａ１、処理装置２ｂ０ｑで発生したエラーをセレクタ生成部１２ｑへ通知する信号１６ｂ０、処理装置２ｂ１ｑで発生したエラーをセレクタ生成部１２ｑへ通知する信号１６ｂ１を備える。
処理装置２ａ０ｑ，２ａ１ｑ，２ｂ０ｑ，２ｂ１ｑは、例えばＣＰＵであり、それぞれＣＥ検知時に割り込みによりＣＥのログを記録するＣＥ記録機能を有する。
次に、本実施の形態に係る情報処理システムの動作について説明する。
まず、セレクタ生成部１２ｑにおけるＣＥ信号受信時の動作について説明する。
図８は、本実施の形態に係るセレクタ生成部におけるＣＥ信号受信時の動作の一例を示す表である。この表は、ケース番号毎に、Ａ系エラー信号（信号１６ａ０，１６ａ１）、Ｂ系エラー信号（信号１６ｂ０，１６ｂ１）、同期エラー（比較エラー、信号１０）の内容に対して、セレクタ生成部１２ｑの出力であるセレクト信号１３の内容を示す。セレクト信号１３の内容は、信号５ａ，５ｂ、エラーストップのいずれかを示す。セレクト信号１３の内容が「５ａ／５ｂどちらでもＯＫ」と記されている場合、セレクタ生成部１２ｑは、信号５ａ，５ｂのどちらを選択しても良く、上述した決定方法により信号５ａ，５ｂのいずれかを選択する。
図９は、本実施の形態に係るセレクタ生成部におけるエラー信号受信時の動作のうち第１の処理を示すフローチャートである。図１０は、本実施の形態に係るセレクタ生成部におけるエラー信号受信時の動作のうち第２の処理を示すフローチャートである。図９と図１０において、図２７と同一符号は図２７に示された対象と同一又は相当物を示しており、ここでの説明を省略する。まず、セレクタ生成部１２ｑは、エラーの通知を受けたか否かの判断を行う（Ｓ１）。
エラーの通知を受けた場合（Ｓ１，Ｙｅｓ）、セレクタ生成部１２ｑは、通知の中にＵＥがあるか否かの判断を行う（Ｓ２）。ＵＥがある場合（Ｓ２，ＵＥ）、セレクタ生成部１２ｑは、従来の処理Ｓ２１以降と同様の処理を行う。ＣＥがある場合（Ｓ２，ＣＥ Ｏｎｌｙ）、セレクタ生成部１２ｑは、ＣＥがどこで発生したかの判断を行う（Ｓ７１）。
処理Ｓ７１においてＣＥがＡ系からのエラーである場合（Ｓ７１，Ａ系エラー）、セレクタ生成部１２ｑは、コンパレータ９による同期チェック結果の判定を行い、同期エラーがない場合（Ｓ７２，エラーなし）、信号５ａをセレクトし（Ｓ７３）、同期エラーがある場合（Ｓ７２，同期エラー）、信号をセレクトせず（Ｓ７４、エラーストップ）、このフローは終了する。
処理Ｓ７１においてＣＥがＢ系からのエラーである場合（Ｓ７１，Ｂ系エラー）、セレクタ生成部１２ｑは、コンパレータ９による同期チェック結果の判定を行い、同期エラーがない場合（Ｓ７５，エラーなし）、信号５ｂをセレクトし（Ｓ７６）、同期エラーがある場合（Ｓ７５，同期エラー）、信号をセレクトせず（Ｓ７７、エラーストップ）、このフローは終了する。
処理Ｓ７１においてＣＥがＡ系とＢ系から同時に通知されたエラーである場合（Ｓ７１，同時）、セレクタ生成部１２ｑは、コンパレータ９による同期チェック結果の判定を行い、同期エラーがない場合（Ｓ７８，エラーなし）、上述した決定方法により信号５ａ，５ｂのいずれかをセレクトし（Ｓ７９）、同期エラーがある場合（Ｓ７８，同期エラー）、信号をセレクトせず（Ｓ８０、エラーストップ）、このフローは終了する。
処理Ｓ１において、エラーの通知を受けていない場合（Ｓ１，Ｎｏ）、セレクタ生成部１２ｑは、従来の処理Ｓ６１以降と同様の処理を行う。
次に、各エラーチェッカ（エラーチェッカ７ａ，７ｂ、処理装置２ａ０ｑ，２ａ１ｑ，２ｂ０ｑ，２ｂ１ｑ内部のエラーチェッカ）の動作について説明する。図１１は、本実施の形態に係るエラーチェッカの動作の一例を示すフローチャートである。この図において、図２８と同一符号は図２８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図２８と比較すると、処理Ｓ１１３の代わりに処理Ｓ１３３を実行する。処理Ｓ１１１においてＣＥが発生した場合（Ｓ１１１，ＣＥ）、エラーチェッカは、ＣＥのコレクトを行うと共に、接続されたセレクタ生成部１２ｑにＣＥを通知し（Ｓ１３３）、このフローは終了する。
処理装置２ａ０ｑ内部のエラーチェッカは、ＣＥを検知するとセレクタ生成部１２ｑへエラー信号１６ａ０を送信する。ＣＥ信号を受信したセレクタ生成部１２ｑは、エラーが検出されたＡ系の信号５ａを選択し、エラーが検出されていない方のＢ系をシステムから切り離す。その後、エラーが検出された系の処理装置２ａ０ｑは、ＣＥ信号をコレクトし、割り込みによりＣＥ記録機能がエラーログを記録する。
ログ記録後、セレクタ生成部１２ｑは、切り離したＢ系を再びシステムに接続し両系の同期を図る再同期化を行う。従って、ＣＥのログを記録しつつ、システムの同期を維持することができる。また、処理装置がＣＥのログを記録することより、外部からＣＥログの記録を読み出す為の機構は必要としないため、実施の形態２のようなＣＥ記録部を挿入する必要はない。
次に、再同期化の動作の一例について説明する。
以下、本実施の形態の情報処理システムをシステムボード（ＳＢ）６０とし、処理装置２ａ０ｑ，２ａ１ｑ，２ｂ０ｑ，２ｂ１ｑをそれぞれＣＰＵ７０，ＣＰＵ７１，ＣＰＵ７２，ＣＰＵ７３とし、制御システム１をノースブリッジ８０とした例を用いて、再同期化の動作を説明する。
本実施の形態における再同期化とは、ＣＰＵ再同期化を短時間（ＯＳのタイムアウト検出期間内）で行うことにより、ＯＳ稼動中の再同期化を実現する技術である。
まず、ノースブリッジ８０が、片方の系のＣＰＵでのエラーによる冗長（同期）崩れを検出する（Ｓ２１０）。図１２は、本実施の形態に係るシステムボードにおける処理Ｓ２１０の動作を示すブロック図である。ここでは、Ｂ系のＣＰＵ７２に異常が発生した場合を示す。また、ＣＰＵ７０とＣＰＵ７２、ＣＰＵ７１とＣＰＵ７３がそれぞれ同期運転による冗長化されたＣＰＵペアであるとする。
次に、ノースブリッジ８０は、異常ＣＰＵ７２に接続されたＣＰＵバスの動作を停止させ、以降の当該ＣＰＵバスから外部への命令発行を停止する（Ｓ２２０）。図１３は、本実施の形態に係るシステムボードにおける処理Ｓ２２０の動作を示すブロック図である。
次に、ノースブリッジ８０は、冗長構成のペアになっている正常ＣＰＵバスへ片系停止を割り込み通知する（Ｓ２３０）。図１４は、本実施の形態に係るシステムボードにおける処理Ｓ２３０の動作を示すブロック図である。ここで、ノースブリッジ８０は、正常ＣＰＵ７０，７１に対してＢ系停止を通知する。
次に、ノースブリッジ８０は、外部からの命令を抑止するため、外部命令をＲｅｔｒｙさせ続ける（Ｓ２４０）。図１５は、本実施の形態に係るシステムボードにおける処理Ｓ２４０の動作を示すブロック図である。この図に示すように、システムボード６０のノースブリッジ８０は、グローバルアドレスクロスバー６２を介してシステムボード（ＳＢ）６１のノースブリッジ８１に接続されている。ここで、システムボード６１のノースブリッジ８１がシステムボード６０への命令を発行すると、その命令はグローバルアドレスクロスバー６２を介して（Ｓ２４１）、システムボード６０へ送られる（Ｓ２４２）。その命令を受け取ったシステムボード６０のノースブリッジ８０は、システムボード６１へのＲｅｔｒｙを発行し、そのＲｅｔｒｙはグローバルアドレスクロスバー６２を介して（Ｓ２４３）、システムボード６１へ送られる（Ｓ２４４）。
次に、ノースブリッジ８０は、正常ＣＰＵから再同期化時に最低限必要なＣＰＵ内部情報をメモリへ退避させるように、ファームウェア指示を出す（Ｓ２５０）。図１６は、本実施の形態に係るシステムボードにおける処理Ｓ２５０の動作を示すブロック図である。ここで、ノースブリッジ８０は、正常ＣＰＵ７０，７１に対して、ＣＰＵ内部情報をメモリ７４へ退避するように指示する。
次に、ノースブリッジ８０からの指示を受けた正常ＣＰＵ７０，７１は、その指示に従ってキャッシュデータ（ＣＰＵ内部情報）をメモリ７４へ書き出す（Ｓ２６０）。図１７は、本実施の形態に係るシステムボードにおける処理Ｓ２６０の動作を示すブロック図である。
次に、ノースブリッジ８０は、正常ＣＰＵ全てのキャッシュデータのメモリ書き出しが完了した時点で、ノースブリッジ８０内部のスヌープタグ（各ＣＰＵのキャッシュステート情報）をクリアする（Ｓ２７０）。図１８は、本実施の形態に係るシステムボードにおける処理Ｓ２７０の動作を示すブロック図である。
次に、ノースブリッジ８０は、各ＣＰＵ７０，７１，７２，７３に対して同時にＣＰＵリセット発行を行い、ＣＰＵの同期運転を再開させる（Ｓ２８０）。図１９は、本実施の形態に係るシステムボードにおける処理Ｓ２８０の動作を示すブロック図である。
次に、ノースブリッジ８０は、各ＣＰＵ７０，７１，７２，７３の初期化を行い、処理Ｓ２６０でメモリへ退避した情報を各ＣＰＵペアへ復元する（Ｓ２９０）。図２０は、本実施の形態に係るシステムボードにおける処理Ｓ２９０の動作を示すブロック図である。
ここでの状態に応じて次の２つのケースのいずれかが実行される。
第１のケースは、全てのＣＰＵにおいて、初期化および内部情報の復元が完了した場合である。その時点で、ノースブリッジ８０は、処理Ｓ２４０で行った外部命令の抑止を解除する（Ｓ３１０）。図２１は、本実施の形態に係るシステムボードにおける処理Ｓ３１０の動作を示すブロック図である。
次に、ノースブリッジ８０は、運用を再開し（Ｓ３２０）、再同期化は終了する。図２２は、本実施の形態に係るシステムボードにおける処理Ｓ３２０の動作を示すブロック図である。この図に示すように、その後、ノースブリッジ８１がノースブリッジ８０への命令を発行すると、その命令はグローバルアドレスクロスバー６２を介して（Ｓ３２１）、ノースブリッジ８０へ送られる（Ｓ３２２）。その命令を受け取って処理したノースブリッジ８０は、ノースブリッジ８１への応答を発行し、その応答はグローバルアドレスクロスバー６２を介して（Ｓ３２３）、ノースブリッジ８１へ送られる（Ｓ３２４）。
なお、ノースブリッジ８０は、再同期化実施回数のカウントを行うと共に、そのカウントに対して再同期可能上限回数を設定しておき、実施回数≧上限回数となった場合は、再同期化を実施せずに異常発生ＣＰＵバスの停止のみ行い、正常なＣＰＵバスのみの片系運転でシステムの継続運転を行う。
第２のケースは、ＣＰＵの初期化および内部情報の復元が全て完了せず、再同期化の最中に再度処理Ｓ２１０のような同期崩れが発生した場合である。この場合、ノースブリッジ８０は、再同期化を中断し、正常なＣＰＵバスのみの片系運転を行い、処理Ｓ２４０で行った外部命令の抑止を解除する（Ｓ４１０）。図２３は、本実施の形態に係るシステムボードにおける処理Ｓ４１０の動作を示すブロック図である。
次に、ノースブリッジ８０は、運用を再開し（Ｓ４２０）、再同期化は終了する。図２４は、本実施の形態に係るシステムボードにおける処理Ｓ４２０の動作を示すブロック図である。この図に示すように、その後、ノースブリッジ８１がノースブリッジ８０への命令を発行すると、処理Ｓ３２１〜Ｓ３２４が実行される。
本実施の形態によれば、Ａ系及びＢ系の処理装置のソフトがＣＥ信号検出時にログを記録する機能を有し、且つＡ系またはＢ系によるＣＥ信号検出時にＣＥが検出されていない方の系をシステムから切り離すことにより、処理装置のソフトを用いて実施の形態２より詳細なエラーログの収集が可能となる。詳細なエラーログの収集の実現によりハードエラーの予兆監視への応用が期待でき、ミラーモードの信頼性の向上へ繋がる。
なお、上述した実施の形態１，２，３は、互いに組み合わせても良い。
なお、処理部は、実施の形態におけるＡ系またはＢ系に対応する。また、検出部は、実施の形態におけるエラーチェッカに対応する。また、比較部は、実施の形態におけるコンパレータに対応する。また、制御部は、実施の形態におけるセレクタ生成部に対応する。また、記録部は、実施の形態におけるＣＥ記録部または処理装置におけるＣＥ記録機能に対応する。
また、検出ステップは、実施の形態におけるエラーチェッカの処理に対応する。また、比較ステップは、実施の形態におけるコンパレータの処理に対応する。また、制御ステップは、実施の形態におけるセレクタ生成部の処理に対応する。また、記録ステップは、実施の形態におけるＣＥ記録部の処理または処理装置におけるＣＥ記録機能に対応する。また、再同期ステップは、実施の形態における再同期化に対応する。
以上説明したように、本発明によれば、同期動作の信頼性を向上させることができる。

Claims (20)

  1. 互いに同期動作を行うことができる２つの処理部を有する情報処理装置であって、
    前記２つの処理部へ同一の信号を出力することができる共通部と、
    前記処理部毎に備えられ、対応する処理部で発生したエラーを検出する検出部と、
    前記２つの処理部からの出力を比較する比較部と、
    前記検出部による検出結果と前記比較部による比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行い、２つの前記検出部により同時に同種のエラーが検出された場合、前記共通部のエラーと判定する制御部と
    を備える情報処理装置。
  2. 請求項１に記載の情報処理装置において、
    前記同種のエラーは、ＵＥ（uncorrectable error）である情報処理装置。
  3. 請求項２に記載の情報処理装置において、
    前記制御部は、前記２つの処理部に対応する検出部のそれぞれにより同時にＵＥが検出され、且つ前記比較部により前記２つの処理部からの出力が同期していると判定された場合、前記共通部のエラーと判定する情報処理装置。
  4. 請求項１に記載の情報処理装置において、
    前記処理部のそれぞれには、少なくとも１つのプロセサが備えられ、
    前記検出部は、前記プロセサのそれぞれの内部に少なくとも備えられる情報処理装置。
  5. 互いに同期動作を行うことができる２つの処理部を有する情報処理装置であって、
    前記２つの処理部へ同一の信号を出力することができる共通部と、
    前記処理部毎に備えられ、対応する処理部で発生したエラーを検出する検出部と、
    前記処理部毎に備えられ、対応する検出部により検出されたエラーに関する情報を記録する記録部と、
    前記２つの処理部からの出力を比較する比較部と、
    前記検出部による検出結果と前記比較部による比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行う制御部と
    を備える情報処理装置。
  6. 請求項５に記載の情報処理装置において、
    前記記録部は、対応する前記検出部より検出されたＣＥ（Correctable Error）に関する情報を記録する情報処理装置。
  7. 請求項６に記載の情報処理装置において、
    前記記録部は、カウンタを有し、
    前記ＣＥに関する情報は、ＣＥの数である情報処理装置。
  8. 請求項６に記載の情報処理装置において、
    前記検出部によりＣＥが検出された場合、
    前記制御部は、前記２つの処理部のうち前記ＣＥが検出された処理部から前記共通部へ信号を伝達し、
    前記ＣＥが検出された処理部に対応する記録部は、前記検出部により検出されたＣＥに関する情報を記録し、
    前記共通部は、前記２つの処理部の再同期を行う情報処理装置。
  9. 請求項８に記載の情報処理装置において、
    前記記録部は、対応する前記処理部において実行されるソフトウェアである情報処理装置。
  10. 請求項９に記載の情報処理装置において、
    前記記録部は、対応する前記処理部における割り込み処理である情報処理装置。
  11. 互いに同期動作を行うことができる２つの処理部と、前記２つの処理部へ同一の信号を出力することができる共通部とを有する情報処理装置のエラー処理を行うエラー処理方法であって、
    前記処理部で発生したエラーを検出する検出ステップと、
    前記２つの処理部からの出力を比較する比較ステップと、
    前記検出ステップによる検出結果と前記比較ステップによる比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行い、２つの前記検出部により同時に同種のエラーが検出された場合、前記共通部のエラーと判定する信号制御ステップと
    を実行するエラー処理方法。
  12. 請求項１１に記載のエラー処理方法において、
    前記同種のエラーは、ＵＥ（uncorrectable error）であるエラー処理方法。
  13. 請求項１２に記載のエラー処理方法において、
    前記制御ステップは、前記検出ステップにより前記２つの処理部において同時にＵＥが検出され、且つ前記比較ステップにより前記２つの処理部からの出力が同期していると判定された場合、前記共通部のエラーと判定するエラー処理方法。
  14. 請求項１１に記載のエラー処理方法において、
    前記処理部のそれぞれには、少なくとも１つのプロセサが備えられ、
    前記検出ステップは、前記プロセサのそれぞれの内部で少なくとも実行されるエラー処理方法。
  15. 互いに同期動作を行うことができる２つの処理部と、前記２つの処理部へ同一の信号を出力することができる共通部とを有する情報処理装置の制御を行うエラー処理方法であって、
    前記処理部で発生したエラーを検出する検出ステップと、
    検出ステップにより検出されたエラーに関する情報を記録する記録ステップと、
    前記２つの処理部からの出力を比較する比較ステップと、
    前記検出ステップによる検出結果と前記比較ステップによる比較結果とに基づいて、前記処理部から前記共通部への信号の制御を行う制御ステップと
    を実行するエラー処理方法。
  16. 請求項１５に記載のエラー処理方法において、
    前記記録ステップは、前記検出ステップにより検出されたＣＥ（Correctable Error）に関する情報を記録するエラー処理方法。
  17. 請求項１６に記載のエラー処理方法において、
    前記ＣＥに関する情報は、ＣＥの数であるエラー処理方法。
  18. 請求項１６に記載のエラー処理方法において、
    前記検出ステップによりＣＥが検出された場合、
    前記制御ステップは、前記２つの処理部のうち前記ＣＥが検出された処理部から前記共通部へ信号を伝達し、
    前記記録ステップは、前記ＣＥが検出された処理部において前記ＣＥに関する情報を記録し、
    更に、前記２つの処理部の再同期を行う再同期ステップを実行するエラー処理方法。
  19. 請求項１８に記載のエラー処理方法において、
    前記記録ステップは、対応する前記処理部において実行されるソフトウェアであるエラー処理方法。
  20. 請求項１９に記載のエラー処理方法において、
    前記記録ステップは、対応する前記処理部における割り込み処理であるエラー処理方法。
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