KR100583214B1 - 정보 처리 장치 - Google Patents

정보 처리 장치 Download PDF

Info

Publication number
KR100583214B1
KR100583214B1 KR1020030046814A KR20030046814A KR100583214B1 KR 100583214 B1 KR100583214 B1 KR 100583214B1 KR 1020030046814 A KR1020030046814 A KR 1020030046814A KR 20030046814 A KR20030046814 A KR 20030046814A KR 100583214 B1 KR100583214 B1 KR 100583214B1
Authority
KR
South Korea
Prior art keywords
memory
computer
state
during
information processing
Prior art date
Application number
KR1020030046814A
Other languages
English (en)
Other versions
KR20040007310A (ko
Inventor
아이노시게유끼
야마자끼시게오
Original Assignee
닛본 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본 덴끼 가부시끼가이샤 filed Critical 닛본 덴끼 가부시끼가이샤
Publication of KR20040007310A publication Critical patent/KR20040007310A/ko
Application granted granted Critical
Publication of KR100583214B1 publication Critical patent/KR100583214B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1658—Data re-synchronization of a redundant component, or initial sync of replacement, additional or spare unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)

Abstract

본 발명의 정보 처리 장치는 동일한 명령을 실질적으로 동시에 실행하고, 상호 실질적으로 동기되는, 제 1 및 제 2 컴퓨터 소자를 포함한다. 제 1 컴퓨터 소자는 제 1 상태 동안, 각각 제 1 및 제 2 컴퓨터 소자에 의해 라이트되는 제 1 및 제 2 메모리 소자를 포함한다. 정보 처리 장치는, 제 2 상태 동안, 제 1 컴퓨터 소자가 제 2 메모리 소자를 리드하도록 하는 제어 소자를 포함한다. 다른 정보 처리 장치는 제 1 및 제 2 컴퓨터 소자를 가지며, 제 1 컴퓨터 소자에 제공되는 제 1 및 제 2 메모리 영역을 갖는다. 제 1 및 제 2 메모리 영역은 제 1 상태 동안 제 1 컴퓨터 소자 및 제 2 컴퓨터 소자에 의해 각각 라이트된다. 제어 소자는 제 2 상태 동안 제 1 컴퓨터 소자가 제 2 메모리 영역으로 리드하도록 한다.
정보 처리 장치

Description

정보 처리 장치{INFORMATION PROCESSING APPARATUS}
도 1은 본 발명의 일 실시형태의 블록도.
도 2는 본 발명의 일 실시형태의 메모리 제어부의 블록도.
도 3은 정상 처리 시 리드 액세스 리퀘스트에 응답하는 컴퓨터 모듈의 동작을 나타내는 블록도.
도 4는 정상 처리 시 라이트 (write) 액세스 리퀘스트에 응답하는 컴퓨터 모듈의 동작을 나타내는 블록도.
도 5는 재접속 처리 시 리드 액세스 리퀘스트에 응답하는 컴퓨터 모듈의 동작을 나타내는 블록도.
도 6은 재접속 처리 시 라이트 액세스 리퀘스트에 응답하는 컴퓨터 모듈의 동작을 나타내는 블록도.
도 7은 재접속 처리 시 메모리 모듈의 메모리 복사 동작을 나타내는 블록도.
*도면의 주요 부호에 대한 설명*
101, 102 : 프로세서
111, 112 : 메모리
121, 122 : 메모리 제어부
200 : 버스
201 ~ 208 : 신호선
300, 301 : 컴퓨터 모듈
400 ~ 403 : 스위칭 회로
404 : DMA 회로
본 발명은, 그 내부에 복수개의 클록-동기식 컴퓨터 모듈에서 동일한 명령을 동시에 처리하는 록스텝 무정지형 컴퓨터 (lockstep fault tolerant computer) 와 같은 정보 처리 장치에 관한 것으로, 보다 상세하게는, 다른 컴퓨터 모듈과의 동기 상태로부터 벗어나 다른 컴퓨터 모듈과의 처리으로부터 분리된 컴퓨터 모듈을 빠르게 동기시키는 정보 처리 장치에 관한 것이다.
통상의 록스텝 무정지형 컴퓨터는 동일한 명령을 동시에 실행하는 복수개의 컴퓨터 모듈을 갖는다. 무정지형 컴퓨터에서는, 고장 또는 몇가지 다른 원인으로 인해, 컴퓨터 모듈 중 1개가 다른 컴퓨터 모듈과 상이하게 동작할 수 있다. 다른 컴퓨터 모듈과 상이하게 동작하는 컴퓨터 모듈을 검출하면, 즉, 록스텝 동기 상태로부터 벗어나는 컴퓨터 모듈이 발견되면, 록스텝 무정지형 컴퓨터는 일단 검출된 컴퓨터 모듈이 동작하지 않도록 한다.
컴퓨터 모듈이 록스텝 동기 상태로부터 벗어나는 원인은 다양하다. 컴퓨터 모듈이 록스텝 동기 상태로부터 벗어나는 경우에 대한 대처 방법은 이 원인에 따른다. 컴퓨터 모듈이 록스텝 동기 상태로부터 벗어나는 원인들 중 하나는 컴퓨터 모듈 내에서 발생되는 영구적인 고장일 수도 있다. 영구적인 고장은 컴퓨터 모듈 자체적으로 회복되는 일시 요란 (disturbance) 또는 고장이 아니며, 수리를 필요로 하는 고장이다. 통상, 영구적인 고장이 발생된 컴퓨터 모듈은 대부분 록스텝 무정지형 컴퓨터에서 제거되고, 이 모듈 대신, 다른 정상 컴퓨터 모듈이 설치된다.
컴퓨터 모듈이 록스텝 동기 상태로부터 벗어나는 다른 원인은, 컴퓨터 모듈의 제조상의 변화로 인해, 동작 타이밍이 다른 모듈과 일시적으로 동기되지 않음으로 인한 동기의 결여일 수도 있다. 또 다른 원인으로는, α선 등의 영향을 받은 컴퓨터 모듈내의 메모리가 일시적으로 오동작하는 것을 고려할 수도 있다. 동기 상태의 결여 또는 일시적인 오동작 등이 유발되는 경우에는, 영구적인 고장이 발생된 것은 아니므로, 컴퓨터 모듈을 교체할 필요가 없다.
영구적인 고장이 발생되는 경우, 고장난 컴퓨터 모듈을 교체하고, 교체된 컴퓨터 모듈을 다른 컴퓨터 모듈과 접속시키고 동기한다. 영구적인 고장이 아닌 경우, 컴퓨터 모듈을 다른 컴퓨터 모듈과 재접속시키고 재동기한다. 단선된 컴퓨터 모듈을 다른 컴퓨터 모듈에 재접속하는 동작이 재동기이다. 통상의 록스텝 고장 허용형 컴퓨터를 록스텝 동기상태에서 벗어난 컴퓨터 모듈과 재동기하는 경우, 통상의 록스텝 무정지형 컴퓨터는 재접속할 컴퓨터 모듈의 메모리를 록스텝 동기 상태인 다른 컴퓨터 모듈의 메모리로부터 복사한다. 그 후, 재접속된 컴퓨터 모듈은 다른 컴퓨터 모듈과 동일한 동작을 실행한다.
통상의 록스텝 무정지형 컴퓨터는, 컴퓨팅 모듈을 접합 또는 재접합하는 경우, 컴퓨팅 모듈 전체를 정지시키고, 접속 또는 재접속될 컴퓨터 모듈의 메모리의 내용 전체를 록스텝 동기 상태에 있는 다른 컴퓨터 모듈에서 복사한다. 이는 전체 컴퓨팅 모듈의 내용이 동일한 내부 상태를 갖도록 한다. 통상의 록스텝 무정지형 컴퓨터는 컴퓨터 모듈을 접속 또는 재접속하기 위해 장시간 정지된다. 이는 컴퓨터 모듈의 메모리의 모든 내용을 복사하기 위한 충분한 시간을 갖기 위함이다. 특히, 컴퓨터 모듈의 메모리 용량이 증가됨에 따라, 컴퓨터 메모리의 모듈 내의 모든 내용을 복사하는 데 장시간이 소요된다.
본 발명의 목적은 처리 성능이 개선되는 정보 처리 장치를 제공하는데 있다.
본 발명의 다른 목적은 고장의 검출 후 빠르게 다시 동작되는 정보 처리 장치를 제공하는데 있다.
본 발명에 따르면, 정보 처리 장치는, 동일한 명령을 실질적으로 동시에 실행하고, 상호 실질적으로 동기되는, 제 1 및 제 2 컴퓨터 소자; 제 1 상태 동안, 제 1 컴퓨터 소자에 제공되고, 제 1 컴퓨터 소자에 의해 리드 (read) 및 라이트 (write) 되는 제 1 메모리 소자; 제 1 상태 동안, 제 1 컴퓨터 소자에 제공되고, 제 2 컴퓨터 소자에 의해 라이트되는 제 2 메모리 소자; 및 제 2 상태 동안, 제 1 컴퓨터 소자가 제 2 메모리 소자를 리드하도록 하는 제어 소자를 포함하여 제공된다.
본 발명에 따르면, 정보 처리 장치는, 동일한 명령을 실질적으로 동시에 실행하고 상호 실질적으로 동기되는 제 1 및 제 2 컴퓨터 소자; 제 1 상태 동안, 제 1 컴퓨터 소자에 제공되고 제 1 컴퓨터 소자에 의해 라이트되는 제 1 메모리 영역; 제 1 상태 동안, 제 1 컴퓨터 소자에 제공되고, 제 2 컴퓨터 소자에 의해 리드 및 라이트되는 제 2 메모리 영역; 및 제 2 상태 동안, 제 1 컴퓨터 소자가 제 2 메모리 영역을 리드하도록 하는 제어 소자를 포함하여 제공된다.
이하, 본 발명의 다른 특징 및 잇점은 상세한 설명 및 첨부된 도면에 의해 보다 명확하게 된다.
도면에서, 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
종래 기술에서 설명한 바와 같이, 록스텝 동기로부터 컴퓨터 모듈이 벗어나는 원인은 영구적인 고장 또는 비영구적인 고장이다. 무정지형 컴퓨터에서, 영구적인 고장이 발생된 컴퓨터 모듈은 교체되어야 한다. 그 반면, 비-영구적인 고장으로 인해, 록스텝 동기 상태로부터 벗어나는 컴퓨터 모듈은, 교체되지는 않고 그대로 설치된다. 즉, 대부분의 경우, 록스텝 동기 상태로부터 벗어난 컴퓨터 모듈은 무정지형 컴퓨터에 재접속된다.
본 발명의 다른 목적은, 록스텝 컴퓨터 동기 상태로부터 벗어난 컴퓨터 모듈을 교체하지 않고 재접속하기 위한 록스텝 무정지형 컴퓨터의 정지 시간을 단축하는 것이다.
이하, 본 발명의 실시형태를 상세하게 설명한다.
도 1을 참조하면, 정보 처리 장치는 컴퓨터 모듈 (300, 301) 을 포함한다. 이 실시형태에서, 정보 처리 장치는 록스텝 무정지형 컴퓨터이다. 컴퓨터 모듈 (300) 및 컴퓨터 모듈 (301) 은 동일하거나 등가의 구성 또는 구조를 갖는다. 컴퓨터 모듈 (300) 은 프로세서 (101, 102), 메모리 (111, 112), 및 메모리 제어부 (121) 를 포함한다. 프로세서 (101) 및 프로세서 (102) 는 동일한 구성으로 이루어지며, 버스 (200) 를 공유한다. 프로세서 (101, 102) 의 버스 (200) 에 메모리 제어부 (212) 가 접속된다. 메모리 (111) 및 메모리 (112) 는 동일한 구성을 갖는다. 메모리 (111) 는 신호선 (201) 을 통해 메모리 제어부 (121) 에 접속된다. 메모리 (112) 는 신호선 (203) 을 통해 메모리 제어부 (121) 에 접속된다.
컴퓨터 모듈 (301) 은 컴퓨터 모듈 (300) 과 같이, 프로세서 (103, 104), 메모리 (113, 114), 및 메모리 제어부 (122) 를 포함한다. 프로세서 (103, 104) 는 컴퓨터 모듈 (300) 의 프로세서 (101, 102) 와 동일하다. 메모리 제어부 (122) 는 컴퓨터 모듈 (300) 의 메모리 제어부 (121) 와 동일하다. 메모리 (113, 114) 는 컴퓨터 모듈 (300) 의 메모리 (111, 112) 와 동일하다.
컴퓨터 모듈 (300) 의 메모리 제어부 (121) 및 컴퓨터 모듈 (301) 의 메모리 제어부 (122) 는 신호선 (202, 205) 을 통해 접속된다.
이하, 컴퓨터 모듈 (300) 을 중심으로 본 발명의 제 1 실시형태를 예시로서 보다 상세하게 설명한다.
프로세서 (101, 102) 는 록스텝 무정지형 컴퓨터에 의한 명령을 실행한다. 프로세서 (101, 102) 에 의한 명령 실행은 동일하거나 실질적으로 등가인 클록 신 호에 기초하여 컴퓨터 모듈 (301) 의 프로세서 (103, 104) 의 명령 실행과 실질적으로 동기되고, 프로세서 (101, 102) 는 컴퓨터 모듈 (301) 의 프로세서 (103, 104) 와 동일하거나 실질적으로 등가인 명령을 거의 동시에 실행한다. 클록 신호의 소오스가 모든 컴퓨터 모듈 (100, 200, 300) 에 공통으로 제공되거나, 또는, 동기된 클록 신호의 소오스가 개별 컴퓨터 모듈 (100, 200, 300) 에 제공된다. 즉, 컴퓨터 모듈 (300, 301) 은 모든 컴퓨터 모듈 (300, 301) 이 실질적으로 동일한 명령 스트림을 실질적으로 동시에 실행하는 "록스텝" 동기로 명령을 실행한다. 명령 실행 중, 프로세서 (101, 102) 는 메모리에서 데이터를 라이트하거나 데이터를 리드한다.
메모리 제어부 (121) 는 프로세서 (101) 로부터의 메모리 액세스 (access) 리퀘스트 (request), 프로세서 (102) 로부터의 메모리 액세스 리퀘스트, 및 신호선 (205) 을 통해 수신된 컴퓨터 모듈 (301) 로부터의 메모리 액세스 리퀘스트 사이에서 스위치하고, 이 리퀘스트들을 근접 메모리 (111, 112) 로 전송한다. 또한, 메모리 제어부 (121) 는 메모리 (111 또는 112) 로부터 메모리 액세스 리퀘스트로부터의 응답을 수신하고, 이 응답을 프로세서 (101, 102) 로 전송한다. 리퀘스트가 라이트 액세스 리퀘스트 또는 리드 액세스 리퀘스트인 경우, 리퀘스트를 프로세서 (101 또는 102) 에서 메모리 (111, 112) 중 하나 또는 모두로 전송한다. 라이트 액세스 리퀘스트는 라이트 데이터를 포함한다. 리퀘스트가 리드 액세스 리퀘스트인 경우 응답은 메모리로부터 프로세서로 전송된다. 응답은 리드 데이터를 포함한다.
도 2를 참조하면, 메모리 제어부 (121) 는 스위칭 회로 (400, 401, 402, 403) 및 DMA (direct memory access) 회로 (404) 를 포함한다. 메모리 (111, 112) 중 하나로부터 응답이 수신되는 경우, 스위칭 회로 (400) 는 신호선 (207) 을 신호선 (206) 에 접속시키고, 응답을 신호선 (206) 으로 전송한다. 신호선 (206) 은 버스 중 하나 또는 그와 동일한 신호선 (200) 이고, 응답은 프로세서 (101, 102) 에 전송된다. 스위칭 회로 (400) 는 프로세서 (101, 102) 로부터 메모리 중 하나 또는 모두에 리퀘스트가 전송되면, 신호선 (206) 을 신호선 (202) 에 접속시킨다. 스위칭 회로 (400) 는 신호선 (202, 207) 으로부터 하나의 신호선을 선택하고, 이를 신호선 (206) 으로 접속시킨다.
재접속 처리 동안, 응답이 메모리 (112) 로부터 수신되는 경우, 스위칭 회로 (401) 는 신호선 (203) 을 신호선 (207) 으로 접속시켜 메모리 (112) 로부터 수신되는 응답을 선택한다. 스위칭 회로 (401) 는, 정상 처리 동안, 응답이 메모리 (111) 로부터 수신되는 경우, 신호선 (201) 을 신호선 (207) 에 접속하여 메모리 (111) 로부터 수신된 응답을 선택한다. 용어 "정상 처리" 는 컴퓨터 모듈 (300) 이 다른 컴퓨터 모듈 (301) 과 동기되어 동작되는 상태이다. 용어 "재접속 처리" 는 컴퓨터 모듈 (300) 에 의해 재접속 처리가 시작되어 아직 완료되지 않은 상태이다.
스위칭 회로 (402) 는 신호선 (202, 203) 으로부터 1개의 신호선을 선택하고, 이를 신호선 (201) 에 접속시킨다. 스위칭 회로 (402) 는 프로세서 (101, 102) 로부터 신호선 (202) 을 통해 리퀘스트가 전송될 때마다, 신호선 (202) 을 신 호선 (201) 에 접속시켜, 리퀘스트를 메모리 (111) 로 전송한다. 스위칭 회로 (402) 는, 재접속 처리 중의 라이트 액세스 리퀘스트가 신호선 (203) 을 통해 DMA 전송 (복사) 모드에 수신되는 경우, 신호선 (203) 을 신호선 (201) 에 접속시켜, 리퀘스트를 메모리 (111) 로 전송한다.
스위칭 회로 (403) 는 신호선 (202, 205, 208) 중 하나를 선택하여, 이를 신호선 (203) 에 접속시킨다. 스위칭 회로 (403) 는, 재접속 처리 동안 리퀘스트가 신호선 (202) 을 통해 수신되면, 신호선 (202) 을 신호선 (203) 으로 접속시켜, 메모리 (112) 로 리퀘스트를 전송한다. 스위칭 회로 (403) 는, 정상 처리 동안 리퀘스트가 컴퓨터 모듈 (301) 로부터 신호선 (205) 을 통해 수신되는 경우, 신호선 (205) 을 신호선 (203) 으로 접속시켜, 리퀘스트를 메모리 (112) 로 전송한다. 스위칭 회로 (403) 는, 재접속 처리가 실행되고 신호선 (202) 으로부터 리퀘스트가 수신되지 않은 경우, 신호선 (203) 을 신호선 (208) 으로 접속시켜, 리드 액세스 리퀘스트를 DMA 회로 (404) 에서 메모리 (112) 로 전송한다.
DMA 회로 (404) 는, 재접속 처리가 실행되고 신호선 (202) 으로부터 리퀘스트가 수신되지 않은 경우, 메모리 (112) 로부터의 데이터를 DMA 전송 모드에서 신호선 (208) 을 통해 메모리 (111) 로 전송한다. DMA 전송 동안, DMA 회로 (404) 는 메모리 (112) 의 모든 메모리 영역으로부터 데이터를 실질적으로 리드하고, 이 데이터를 메모리 (111) 에 라이트한다. DMA 전송 동안, 리퀘스트가 프로세서 (101, 102) 로부터 신호선 (202) 을 통해 메모리 (111, 112) 로 전송되는 경우, DMA 회로 (404) 는 DMA 전송을 일시 정지시킨다.
다음으로, 정상 처리 동안 본 실시형태의 록스텝 무정지형 컴퓨터의 동작을 상세하게 설명한다. 정상 동작 동안, 모든 컴퓨터 모듈 (300, 301) 은 동일하거나 거의 비슷한 동작을 실행한다.
먼저, 정상 처리 동안의 리드 액세스 리퀘스트에 대한 응답의 동작을 상세하게 설명한다.
도 3을 참조하면, 프로세서 (101, 102) 로부터의 리드 액세스 리퀘스트를 신호선 (206), 즉 버스 (200) 를 통해 스위칭 회로 (400) 로 전송한다. 신호선 (206) 으로부터의 리퀘스트는 스위칭 회로 (400) 를 경유하여 신호선 (202) 으로 전송된다. 리퀘스트는 신호선 (202) 을 통해 컴퓨터 모듈 (301) 에 전송된다. 이 리퀘스트는 메모리 (114) 에 도달되지만, 컴퓨터 모듈 (301) 내의 스위칭 회로는 메모리 (114) 로부터의 응답을 정지시킨다. 또한, 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (402) 에 전송되는 반면, 스위칭 회로 (403) 가 신호선 (202) 과 신호선 (203) 을 접속하지 않기 때문에 그곳에서 정지하고 메모리 (112) 에 도달되지 않는다. 또한, 이 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (402) 에 전송된다. 스위칭 회로 (402) 를 경유하여 신호선 (201) 으로 전송되고 메모리 (111) 에 도달된다. 또한, 리퀘스트는 스위칭 회로 (401) 에 신호선 (201) 을 통해 도달하는 반면, 스위칭 회로 (401) 가 신호선 (201) 및 신호선 (207) 을 접속시키지 않기 때문에, 여기에서 정지된다.
프로세서 (101, 102) 로부터의 리퀘스트에 응답하여 메모리 (111) 로부터의 데이터 리드를 포함하는 응답은, 신호선 (201) 을 통해 스위칭 회로 (401) 로 전송 된다. 메모리 (111) 로부터의 응답은 스위칭 회로 (401) 를 경유하여 신호선 (207) 으로 전송되고 스위칭 회로 (400) 에 도달된다. 리드 데이터를 포함하는 응답은, 스위칭 회로 (400) 를 경유하여 신호선 (206) 으로 전송되고 프로세서 (101, 102) 에 도달한다. 도 3에 나타낸 바와 같이, 이러한 방법에서는, 데이터가 정상 처리 동안 메모리 (111) 로부터 리드된다.
다음으로, 정상 처리 동안 라이트 액세스 리퀘스트에 응답하는 동작을 설명한다.
도 4에서, 프로세서 (101, 102) 로부터의 라이트 액세스 리퀘스트는 신호선 (206), 즉, 버스 (200) 를 통해 스위칭 회로 (400) 에 전송된다. 신호선 (206) 으로부터의 리퀘스트는 스위칭 회로 (400) 를 경유하여 신호선 (202) 으로 전송된다. 리퀘스트는 신호선 (202) 을 통해 컴퓨터 모듈 (301) 로 전송된다. 그러면, 데이터는 메모리 (114) 에 라이트된다. 또한, 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (403) 에 전송되는 반면, 스위칭 회로 (403) 가 신호선 (202) 및 신호선 (203) 에 접속되지 않기 때문에, 그 곳에서 정지하여 메모리 (112) 에 도달되지 않는다. 또한, 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (402) 에 전송된다. 리퀘스트는 스위칭 회로 (402) 를 경유하여 신호선 (201) 으로 전송되고, 메모리 (111) 에 도달된다. 그러면, 데이터는 메모리 (111) 에 라이트된다.
이 방법에서, 도 4에 나타낸 바와 같은 정상 처리 동안에는, 데이터가 메모리 (111) 에 라이트된다. 도시되지 않았지만, 동일한 데이터가 신호 (206), 스 위칭 회로 (400), 및 신호선 (202) 을 통해, 프로세서 (101, 102) 에 의해, 컴퓨터 모듈 (301) 의 메모리 (114) 로 라이트된다. 또한, 컴퓨터 모듈의 프로세서 (103, 104) 가 프로세서 (101, 102) 의 것과 동일한 동작을 실행하기 때문에, 도 4에 나타낸 바와 같이, 동일한 데이터가 또한 신호선 (205), 스위칭 회로 (403), 및 신호선 (203) 을 통해 메모리 (112) 에 라이트된다.
다음으로, 컴퓨터 모듈이 록스텝 동기 상태로부터 벗어난 것이 발견되는 시간으로터, 재접합 처리의 기간을 포함하여 재접합 처리가 완료되는 시간까지의, 본 실시형태의 록스텝 무정지형 컴퓨터의 동작을 아래에 설명한다.
컴퓨터 모듈이 록스텝 동기 상태로부터 벗어난 것이 발견되는 경우, 록스텝 무정지형 컴퓨터는 모든 컴퓨터 모듈 (300, 301) 을 일단 정지시킨다. 그러면, 록스텝 무정지형 컴퓨터는, 프로세서 (101, 102, 103, 104) 에서 실행되는, 프로세서 또는 프로세서들의 내용을 메모리에 저장한다.
그 후, 록스텝 무정지형 컴퓨터는, 메모리에 저장되는, 프로세서 또는 프로세서들의 내용을 모든 컴퓨터 모듈의 프로세서에 로드한다. 그러면, 록스텝 컴퓨터 동기 상태로부터 벗어나는 컴퓨터 모듈은 정상 처리를 재시작한다. 록스텝 동기 상태로부터 벗어난 컴퓨터 모듈은 재접속 처리를 시작한다.
다음으로, 재접속 처리 동안의 컴퓨터 모듈의 동작을 설명한다. 컴퓨터 모듈 (300) 이 록스텝 동기 상태로부터 벗어나는 컴퓨터 모듈인 것을 가정한다.
먼저, 재접속 처리 동안의 리드 액세스 리퀘스트에 응답하는 컴퓨터 모듈의 동작을 아래에 설명한다.
도 5를 참조하면, 프로세서 (101, 102) 에 의해 등록되는 리드 액세스 리퀘스트는 신호선 (206), 즉, 버스 (200) 를 통해 스위칭 회로 (400) 에 전송된다. 신호선 (206) 으로부터의 리퀘스트는 스위칭 회로 (400) 를 경유하여 신호선 (202) 에 전송된다. 리퀘스트는 신호선 (202) 을 통해 컴퓨터 모듈 (301) 에 전송된다. 이 리퀘스트는 메모리 (114) 에 도달되지만, 컴퓨터 모듈 (301) 의 스위칭 회로는 메모리 (114) 로부터의 응답을 정지시킨다. 또한, 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (402) 에 전송된다. 스위칭 회로 (402) 는 신호선 (202) 을 신호선 (201) 으로 접속한다. 또한, 이 리퀘스트는 메모리 (111) 에 도달되지만, 스위칭 회로 (401) 는 메모리 (111) 로부터의 응답을 정지시킨다. 또한, 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (403) 에 전송된다. 이 리퀘스트는 스위칭 회로 (403) 를 경유하여 신호선 (203) 으로 전송되고 메모리 (112) 에 도달한다. 프로세서 (101, 102) 로부터 등록된 리퀘스트에 의해 메모리 (112) 로부터 리드되는 데이터를 포함하는 응답은 신호선 (203) 을 통해 스위칭 회로 (401) 에 도달한다. 또한, 응답은 스위칭 회로 (402) 에 도달하지만, 스위칭 회로 (402) 가 신호선 (203) 을 신호선 (201) 으로 접속시키지 않기 때문에 정지한다. 이 응답은 스위칭 회로 (401) 를 경유하여 신호선 (207) 으로 전송되고, 스위칭 회로 (112) 에 도달한다. 메모리 (112) 로부터 리드된 데이터를 포함하는 응답은 스위칭 회로 (400) 를 경유하여 신호선 (206) 에 전송되고, 프로세서 (101, 102) 에 도달한다. 이 방법으로, 도 5에 나타낸 바와 같이 데이터는 재접속 처리 동안 메모리 (112) 로부터 리드된다.
두 번째로, 접속 처리 동안 라이트 액세스 리퀘스트에 응답하는 컴퓨터 모듈의 동작을 아래에 설명한다.
도 6에서, 프로세서 (101, 102) 에 의해 등록되는 라이트 액세스 리퀘스트는 신호선 (206), 즉, 버스 (200) 를 통해 스위칭 회로 (400) 에 전송된다. 신호선 (206) 으로부터의 리퀘스트는 스위칭 회로 (202) 를 경유하여 신호선 (202) 으로 전송된다. 리퀘스트는 신호선 (202) 을 통해 컴퓨터 모듈 (301) 에 전송된다. 리퀘스트는 메모리 모듈 (301) 내의 메모리 (114) 에 도달된다. 그러면, 데이터는 메모리 (114) 에 라이트된다. 또한, 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (402) 에 전송된다. 리퀘스트는 스위칭 회로 (402) 를 경유하여 신호선 (201) 으로 전송되고 메모리 (111) 에 도달된다. 그러면, 데이터는 메모리 (111) 에 라이트된다. 또한, 리퀘스트는 신호선 (202) 을 통해 스위칭 회로 (403) 로 전송된다. 리퀘스트는 스위칭 회로 (403) 를 경유하여 신호선 (203) 으로 전송되고 메모리 (112) 에 도달된다. 그러면, 데이터는 메모리 (112) 에 라이트된다.
도 6에 나타낸 바와 같이, 재접속 처리 동안, 이 방법으로, 데이터는 메모리 (111, 112) 에 라이트된다. 도면에 나타내지는 않았지만, 동일한 데이터가 프로세서 (101, 102) 에 의해 컴퓨터 모듈 (301) 의 메모리 (114) 에 라이트된다.
세번째로, 재접속 처리 동안, 컴퓨터 모듈은 전술한 프로세서 (101, 102) 로부터 수신된 리드 액세스 리퀘스트 또는 라이트 액세스 리퀘스트의 처리과 병행하여 DMA 회로 (404) 를 이용하여 메모리의 내용을 복사한다.
도 7은 재접속 처리 동안 컴퓨터 모듈에 의해 실행되는 메모리 복사 동작을 나타내는 도면이다.
재접속 처리 동안, 신호선 (202) 으로부터 메모리 (112) 로의 액세스가 이루어지지 않은 것을 검출하면, DMA 회로 (404) 는 메모리 (112) 의 모든 메모리 영역에 대해 리드 리퀘스트를 메모리 (112) 에 실질적으로 전송한다. 이러한 리퀘스트들은 스위칭 회로 (403) 를 경유하여 신호선 (203) 으로 전송되고 메모리 (112) 에 도달된다. 그러면, 데이터는 메모리 (112) 로부터 실질적으로 리드된다. 메모리 (112) 로부터의 리드 데이터를 포함하는 응답은 스위칭 회로 (401) 에 도달되지만 스위칭 회로 (401) 가 신호선 (203) 을 신호선 (207) 으로 접속시키지 않기 때문에 그 곳에서 정지한다. 또한, 이 응답은 메모리 (111) 에 대한 라이트 액세스 리퀘스트로서 스위칭 회로 (402) 에 도달한다. 이러한 리퀘스트는 스위칭 회로 (402) 를 경유하여 신호선 (201) 으로 전송되고 메모리 (111) 에 도달한다. 즉, 메모리 (112) 로부터의 데이터 리드가 실질적으로 메모리 (111) 에 실질적으로 라이트된다. 메모리의 내용은 이러한 방법으포 복사된다.
리퀘스트가 전술한 메모리 복사 동작 동안 프로세서 (101, 102) 로부터 신호선 (202) 을 통해 메모리 (111) 및/또는 메모리 (112) 로 전송되는 경우, 록스텝 무정지형 컴퓨터는 메모리 복사 동작을 일시 정지하고 프로세서 (101) 및/또는 프로세서 (102) 로부터 전송되는 리퀘스트를 실행한다. 리퀘스트가 라이트 액세스 리퀘스트인 경우, 동일한 데이터가 메모리 (111) 및 메모리 (112) 에 라이트된 다. 따라서, 메모리 복사 동작이 실행되는 경우 뿐 아니라, 실행 결과를 프로세서 (101, 102) 로부터 수신한 경우에도, 동일한 데이터가 메모리 (111, 112) 에 라이트된다.
메모리 복사 동작이 메모리, 본 실시형태에서, 메모리 (112) 의 모든 메모리 영역에 대해 완료되면, 록스텝 무정지형 컴퓨터는 컴퓨터 모듈 (300) 의 상태를 정상 상태로 변화시킨다. 따라서, 메모리 (112) 는, 메모리 복사 동작이 완료될 때까지, 메모리 복사 동작 및 프로세서 (101, 102) 로부터의 리퀘스트에 대한 실행에 의해 시공유된다.
비-영구적인 고장으로 인해 록스텝 동기 상태로부터 벗어나는 컴퓨터 모듈은 교체되지 않더라고 메모리 (111, 112) 의 내용을 포함한다. 메모리 (112) 의 내용은 록스텝 동기 상태로부터 벗어난 컴퓨터 모듈에 의해 라이트되었다. 따라서, 록스텝 동기 상태로부터 벗어난 컴퓨터 모듈의 메모리의 내용와 같이, 메모리 (112) 의 내용은, 록스텝 동기 상태로부터 벗어나는 컴퓨터 모듈 (300) 에서도 정상이 되어야 하고, 유효하게 되어야 한다.
본 실시형태에서, 록스텝 동기 상태로부터 벗어나는 컴퓨터 모듈을 동작으로 직접 되돌려 놓는 경우, 재접속 처리 동안의 재접속 컴퓨터 모듈은 정상 처리 동안 데이터가 다른 컴퓨터 모듈에 의해 라이트되었던 메모리 (112) 를 이용하여 명령의 실행을 시작할 수 있다. 이는 재접속 컴퓨터 모듈이 록스텝 동기된 다른 컴퓨터 모듈의 것과 동일한 동작을 바로 시작할 수 있도록 한다. 또한, 재접속 처리 동안 컴퓨터 모듈은 명령의 실행과 병행하여 메모리를 복사한다. 정지는 통 상의 컴퓨터에 대해 필수적이지만, 메모리 복사 동작 동안에는 록스텝 무정지형 컴퓨터를 정지시킬 필요성이 제거된다. 따라서, 본 발명의 록스텝 무정지형 컴퓨터는 단시간 정지 후 동작을 재시작한다.
본 실시형태의 록스텝 무정지형 컴퓨터가 2개의 컴퓨터 모듈 (300, 301) 이 제공되는 구성을 갖는 경우더라도, 본 발명은 이러한 구성으로 제한되지 않는다. 본 발명은 복수개의 컴퓨터 모듈이 제공되는 구성에 적용될 수 있다. 3개 이상의 컴퓨터 모듈에 대해, 컴퓨터 모듈의 메모리 제어부는 링으로서 접속될 수도 있다. 컴퓨터 모듈의 수가 짝수인 경우, 2개의 모듈 각각은 쌍을 이룬 컴퓨터 모듈의 메모리 제어부가 본 실시형태의 실시예와 같이 상호 접속되는 한 쌍을 형성한다.
전술한 실시형태의 컴퓨터 모듈 (300) 이 2개의 메모리 (111, 112) 를 갖더라도, 컴퓨터 모듈은, 예를 들면, 메모리 (111) 에 대응되는 제 1 메모리 영역, 및 예를 들면, 메모리 (112) 에 대응되는 제 2 메모리 영역을 갖는 메모리를 갖는다.
본 실시형태에서, 록스텝 무정지형 컴퓨터가 실시예로서 이용된다. 그러나, 본 발명은 록스텝 무정지형 컴퓨터로 제한되는 것은 아니다. 본 발명은 지속적인 내부 상태를 가져야 하는 프로세서 및 메모리를 각각 포함하는 복수개의 회로를 포함하는 장치에 적용될 수도 있다.
본 발명을 상기 바람직한 실시형태와 관련하여 설명하였지만, 당업자는 본 발명을 다양한 다른 방법으로 실시할 수도 있다는 것은 자명한 것이다.
본 발명의 정보 처리 장치에서는, 정상 처리 중, 프로세서는 동일한 모듈 내의 제 1 메모리 소자를 이용하여 명령을 실행하고, 제 2 메모리 소자는 다른 모듈의 프로세서에 의해 변화되며, 고장 등의 여러가지 요인에 의해 정상 처리으로부터 일단 벗어난 모듈이 다시 정상이 되돌아 올 때, 고장 등이 발생된 모듈의 프로세서에 의해 이용되고, 변경되었던 제 1 메모리 소자 대신에, 고장난 등이 발생되지 않은 다른 모듈의 프로세서에 의해 변경된 제 2 메모리 소자를 이용함으로써, 단시간동안 정상 동작을 개시하는 것이 가능하다.
또한, 정상 처리으로부터 벗어난 모듈은 제 2 메모리 소자를 이용함과 동시에, 프로세서에 의한 액세스의 사이에, 데이터 복사 수단에 의해 제 2 메모리 소자의 데이터가 제 1 메모리 수단으로 복사되기 때문에, 정상 처리으로 돌아오기 위한 메모리 복사를 완성하기 이전에 단시간동안 정상 동작을 개시하는 것이 가능하다.

Claims (18)

  1. 동일한 명령을 실질적으로 동시에 실행하고, 상호 실질적으로 동기되는, 제 1 및 제 2 컴퓨터 소자;
    상기 제 1 컴퓨터 소자에 제공되고, 제 1 상태 동안, 상기 제 1 컴퓨터 소자에 의해 리드 (read) 및 라이트 (write) 되는 제 1 메모리 소자;
    상기 제 1 컴퓨터 소자에 제공되고, 상기 제 1 상태 동안, 상기 제 2 컴퓨터 소자에 의해 라이트되는 제 2 메모리 소자; 및
    제 2 상태 동안, 상기 제 1 컴퓨터 소자가 상기 제 2 메모리 소자를 리드하도록 하는 제어 소자를 포함하는 것을 특징으로 하는 정보 처리 장치.
  2. 제 1 항에 있어서, 상기 제어 소자는, 상기 제 2 상태 동안, 상기 제 1 컴퓨터 소자가 상기 제 1 및 제 2 메모리 소자를 라이트하도록 하는 것을 특징으로 하는 정보 처리 장치.
  3. 제 1 항에 있어서, 상기 제어 소자는, 상기 제 2 상태 동안, 상기 제 2 메모리 소자의 내용을 상기 제 1 메모리 소자로 복사하는 것을 특징으로 하는 정보 처리 장치.
  4. 제 1 항에 있어서, 상기 제어 소자는, 상기 제 2 상태 동안, 상기 제 2 메모 리 소자로의 리드 또는 라이트 액세스 프로세스와 병행하여, 상기 제 2 메모리 소자의 내용을 상기 제 1 메모리 소자로 복사하는 것을 특징으로 하는 정보 처리 장치.
  5. 제 4 항에 있어서, 상기 제어 소자는 상기 액세스가 존재하지 않는 경우에 상기 제 2 메모리 소자의 내용을 상기 제 1 메모리 소자로 복사하는 것을 특징으로 하는 정보 처리 장치.
  6. 제 1 항에 있어서, 상기 제 2 상태는 상기 제 1 메모리 소자가 불확실성을 갖는 때인 것을 특징으로 하는 정보 처리 장치.
  7. 제 1 항에 있어서, 상기 제 2 상태는 상기 제 1 메모리 소자가 업데이트되는 때인 것을 특징으로 하는 정보 처리 장치.
  8. 제 1 항에 있어서, 상기 제 2 상태는 상기 제 1 컴퓨터 소자가 상기 제 2 컴퓨터 소자와 재접속되는 때인 것을 특징으로 하는 정보 처리 장치.
  9. 제 1 항에 있어서, 상기 제 1 컴퓨터 소자는 1개 이상의 프로세서를 더 포함하고,
    상기 제어 소자는, 상기 제 2 상태 동안, 리드 액세스 리퀘스트에 응답하여, 상기 제 2 메모리 소자로부터 상기 제 1 프로세서로의 제 1 경로 (route) 를, 라이트 액세스 리퀘스트에 응답하여 상기 프로세서로부터 상기 제 2 메모리 소자로의 제 2 경로를, 및 상기 리드 액세스 리퀘스트 및 상기 라이트 액세스 리퀘스트가 존재하지 않는 경우에 상기 제 2 메모리 소자로부터 상기 제 1 메모리 소자로의 제 3 경로를 형성하는 것을 특징으로 하는 정보 처리 장치.
  10. 동일한 명령을 실질적으로 동시에 실행하고 상호 실질적으로 동기되는 제 1 및 제 2 컴퓨터 소자;
    상기 제 1 컴퓨터 소자에 제공되고, 제 1 상태 동안, 상기 제 1 컴퓨터 소자에 의해 라이트되는 제 1 메모리 영역;
    상기 제 1 컴퓨터 소자에 제공되고, 상기 제 1 상태 동안, 상기 제 2 컴퓨터 소자에 의해 리드 및 라이트되는 제 2 메모리 영역; 및
    제 2 상태 동안, 상기 제 1 컴퓨터 소자가 상기 제 2 메모리 영역을 리드하도록 하는 제어 소자를 포함하는 것을 특징으로 하는 정보 처리 장치.
  11. 제 10 항에 있어서, 상기 제어 소자는, 상기 제 2 상태 동안, 상기 제 1 컴퓨터 소자가 상기 제 1 및 제 2 메모리 영역을 라이트하도록 하는 것을 특징으로 하는 정보 처리 장치.
  12. 제 10 항에 있어서, 상기 제어 소자는, 상기 제 2 상태 동안, 상기 제 2 메 모리 영역의 내용을 상기 제 1 메모리 영역으로 복사하는 것을 특징으로 하는 정보 처리 장치.
  13. 제 10 항에 있어서, 상기 제어 소자는, 상기 제 2 상태 동안, 상기 제 2 메모리 영역으로의 리드 또는 라이트 액세스 프로세스와 병행하여, 상기 제 2 메모리 영역의 내용을 상기 제 1 메모리 영역으로 복사하는 것을 특징으로 하는 정보 처리 장치.
  14. 제 13 항에 있어서, 상기 제어 소자는 상기 액세스가 존재하지 않는 경우에 상기 제 2 메모리 영역의 내용을 상기 제 1 메모리 영역으로 복사하는 것을 특징으로 하는 정보 처리 장치.
  15. 제 10 항에 있어서, 상기 제 2 상태는 상기 제 1 메모리 영역이 불확실성을 갖는 때인 것을 특징으로 하는 정보 처리 장치.
  16. 제 10 항에 있어서, 상기 제 2 상태는 상기 제 1 메모리 영역이 업데이트되는 때인 것을 특징으로 하는 정보 처리 장치.
  17. 제 10 항에 있어서, 상기 제 2 상태는 상기 제 1 컴퓨터 소자가 상기 제 2 컴퓨터 소자와 재접속되는 때인 것을 특징으로 하는 정보 처리 장치.
  18. 제 10 항에 있어서, 상기 제 1 컴퓨터 소자는 1개 이상의 프로세서를 더 포함하고,
    상기 제어 소자는, 상기 제 2 상태 동안, 리드 액세스 리퀘스트에 응답하여, 상기 제 2 메모리 영역으로부터 상기 제 1 프로세서로의 제 1 경로를, 라이트 액세스 리퀘스트에 응답하여 상기 프로세서로부터 상기 제 2 메모리 영역으로의 제 2 경로를, 및 상기 리드 액세스 리퀘스트 및 상기 라이트 액세스 리퀘스트가 존재하지 않는 경우에 상기 제 2 메모리 영역으로부터 상기 제 1 메모리 영역으로의 제 3 경로를 형성하는 것을 특징으로 하는 정보 처리 장치.
KR1020030046814A 2002-07-11 2003-07-10 정보 처리 장치 KR100583214B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002202558A JP3774826B2 (ja) 2002-07-11 2002-07-11 情報処理装置
JPJP-P-2002-00202558 2002-07-11

Publications (2)

Publication Number Publication Date
KR20040007310A KR20040007310A (ko) 2004-01-24
KR100583214B1 true KR100583214B1 (ko) 2006-05-24

Family

ID=29728500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030046814A KR100583214B1 (ko) 2002-07-11 2003-07-10 정보 처리 장치

Country Status (10)

Country Link
US (1) US7418626B2 (ko)
EP (1) EP1380951B1 (ko)
JP (1) JP3774826B2 (ko)
KR (1) KR100583214B1 (ko)
CN (1) CN1269039C (ko)
AU (1) AU2003212014A1 (ko)
CA (1) CA2434292C (ko)
DE (1) DE60300233T2 (ko)
ES (1) ES2231750T3 (ko)
TW (1) TWI224256B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9213609B2 (en) * 2003-12-16 2015-12-15 Hewlett-Packard Development Company, L.P. Persistent memory device for backup process checkpoint states
US20050216552A1 (en) * 2004-03-24 2005-09-29 Samuel Fineberg Communication-link-attached persistent memory system
DE102004036261A1 (de) * 2004-07-26 2006-03-23 Siemens Ag Verfahren und Anordnung zum Synchronisieren des Speicherinhalts zwischen zwei redundanten Einrichtungen im laufenden Betrieb
JP2006178636A (ja) * 2004-12-21 2006-07-06 Nec Corp フォールトトレラントコンピュータ、およびその制御方法
JP2006178550A (ja) 2004-12-21 2006-07-06 Nec Corp 二重化同期システム、及び二重化同期システムの動作方法
JP4831599B2 (ja) 2005-06-28 2011-12-07 ルネサスエレクトロニクス株式会社 処理装置
US7496786B2 (en) * 2006-01-10 2009-02-24 Stratus Technologies Bermuda Ltd. Systems and methods for maintaining lock step operation
JP5153310B2 (ja) * 2007-12-10 2013-02-27 株式会社日立製作所 フォールトトレラントコンピュータシステム、並びに再同期稼働化処理方法、及びプログラム
JP2010198131A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp プロセッサシステム、及びプロセッサシステムの動作モード切り替え方法
US9983953B2 (en) 2012-12-20 2018-05-29 Intel Corporation Multiple computer system processing write data outside of checkpointing
US9811345B2 (en) * 2015-04-16 2017-11-07 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Utilizing computing resources under a disabled processor node without fully enabling the disabled processor node

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0817053A1 (en) * 1996-07-01 1998-01-07 Sun Microsystems, Inc. Memory management in fault tolerant computer systems
KR20010005956A (ko) * 1997-04-02 2001-01-15 제네랄 다이나믹스 인포메이션 시스템즈, 인코포레이티드 고장 허용 컴퓨터 시스템
US6260159B1 (en) * 1998-06-15 2001-07-10 Sun Microsystems, Inc. Tracking memory page modification in a bridge for a multi-processor system
KR20010072379A (ko) * 1998-08-11 2001-07-31 클라스 노린, 쿨트 헬스트룀 내고장성 컴퓨터 시스템

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4823256A (en) * 1984-06-22 1989-04-18 American Telephone And Telegraph Company, At&T Bell Laboratories Reconfigurable dual processor system
CA2003338A1 (en) * 1987-11-09 1990-06-09 Richard W. Cutts, Jr. Synchronization of fault-tolerant computer system having multiple processors
US5287484A (en) * 1989-06-21 1994-02-15 Hitachi, Ltd. Multi-processor system for invalidating hierarchical cache
EP0411805B1 (en) 1989-08-01 1996-10-09 Digital Equipment Corporation Bulk memory transfer during resync
US5091847A (en) * 1989-10-03 1992-02-25 Grumman Aerospace Corporation Fault tolerant interface station
US5295258A (en) * 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
JPH03219333A (ja) 1990-01-24 1991-09-26 Nippon Signal Co Ltd:The 待機二重系装置
US5155845A (en) * 1990-06-15 1992-10-13 Storage Technology Corporation Data storage system for providing redundant copies of data on different disk drives
US5398331A (en) * 1992-07-08 1995-03-14 International Business Machines Corporation Shared storage controller for dual copy shared data
US5751932A (en) * 1992-12-17 1998-05-12 Tandem Computers Incorporated Fail-fast, fail-functional, fault-tolerant multiprocessor system
US5790776A (en) * 1992-12-17 1998-08-04 Tandem Computers Incorporated Apparatus for detecting divergence between a pair of duplexed, synchronized processor elements
KR100258079B1 (ko) * 1997-12-17 2000-06-01 이계철 밀결합 결함 허용 시스템에서 메모리 버스 확장에 의한 동시 쓰기 이중화 장치
AU4195900A (en) 1999-04-05 2000-10-23 Marathon Technologies Corporation Background synchronization for fault-tolerant systems
GB2369692B (en) 2000-11-29 2002-10-16 Sun Microsystems Inc Processor state reintegration
US7003691B2 (en) * 2002-06-28 2006-02-21 Hewlett-Packard Development Company, L.P. Method and apparatus for seeding differences in lock-stepped processors
US7178088B2 (en) * 2002-11-18 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and circuit for error correction, error correction encoding, data reproduction, or data recording
JP2006178636A (ja) * 2004-12-21 2006-07-06 Nec Corp フォールトトレラントコンピュータ、およびその制御方法
US20060150010A1 (en) * 2005-01-03 2006-07-06 Stiffler Jack J Memory-controller-embedded apparatus and procedure for achieving system-directed checkpointing without operating-system kernel support
US7444541B2 (en) * 2006-06-30 2008-10-28 Seagate Technology Llc Failover and failback of write cache data in dual active controllers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0817053A1 (en) * 1996-07-01 1998-01-07 Sun Microsystems, Inc. Memory management in fault tolerant computer systems
KR20010005956A (ko) * 1997-04-02 2001-01-15 제네랄 다이나믹스 인포메이션 시스템즈, 인코포레이티드 고장 허용 컴퓨터 시스템
US6260159B1 (en) * 1998-06-15 2001-07-10 Sun Microsystems, Inc. Tracking memory page modification in a bridge for a multi-processor system
KR20010072379A (ko) * 1998-08-11 2001-07-31 클라스 노린, 쿨트 헬스트룀 내고장성 컴퓨터 시스템

Also Published As

Publication number Publication date
CA2434292A1 (en) 2004-01-11
CN1269039C (zh) 2006-08-09
TW200404200A (en) 2004-03-16
TWI224256B (en) 2004-11-21
DE60300233D1 (de) 2005-01-27
CA2434292C (en) 2006-11-14
KR20040007310A (ko) 2004-01-24
ES2231750T3 (es) 2005-05-16
CN1472649A (zh) 2004-02-04
EP1380951A1 (en) 2004-01-14
US20040153750A1 (en) 2004-08-05
AU2003212014A1 (en) 2004-01-29
EP1380951B1 (en) 2004-12-22
US7418626B2 (en) 2008-08-26
JP3774826B2 (ja) 2006-05-17
JP2004046507A (ja) 2004-02-12
DE60300233T2 (de) 2005-12-29

Similar Documents

Publication Publication Date Title
KR100566339B1 (ko) 폴트 톨러런트 컴퓨터 시스템, 그 재동기화 방법, 및 그 재동기화 프로그램을 갖는 컴퓨터 판독가능 저장매체
US7441150B2 (en) Fault tolerant computer system and interrupt control method for the same
US7493517B2 (en) Fault tolerant computer system and a synchronization method for the same
KR20040007338A (ko) 폴트 톨러런트 컴퓨터, 그의 재동기화 방법 및 재동기화프로그램이 기록된 컴퓨터 판독가능 기억매체
KR100583214B1 (ko) 정보 처리 장치
KR100566340B1 (ko) 정보 처리 장치
JPH0934809A (ja) 高信頼化コンピュータシステム
JP5287974B2 (ja) 演算処理システム、再同期方法、およびファームプログラム
JPH06242979A (ja) 二重化コンピュータ装置
JPH0916535A (ja) マルチプロセッサ計算機
EP2690557B1 (en) Computer system, data processing method, and data processing program
JP2001175545A (ja) サーバシステムおよび障害診断方法ならびに記録媒体
JPH0916426A (ja) ２ポートコンソールを持つフォールトトレラントコンピュータ
JPH08272637A (ja) ２重化システム
JPH04184541A (ja) 耐故障型マルチプロセッサシステム
JPH04211841A (ja) 二重化処理装置
JPH01161538A (ja) 障害検出装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee