JP2013055524A - 情報処理システム - Google Patents
情報処理システム Download PDFInfo
- Publication number
- JP2013055524A JP2013055524A JP2011192638A JP2011192638A JP2013055524A JP 2013055524 A JP2013055524 A JP 2013055524A JP 2011192638 A JP2011192638 A JP 2011192638A JP 2011192638 A JP2011192638 A JP 2011192638A JP 2013055524 A JP2013055524 A JP 2013055524A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- state
- functional module
- pll circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【解決手段】複数の機能モジュールの内の機能モジュール1では、システムリセット信号にてPLL回路10及び信号処理部12をリセットした後にPLL回路10へのリセットを解除する。リセット解除後にPLL回路10で生成された内部クロック信号がシステムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号を機能モジュール2に供給する。位相ロックしている場合には起動完了を示す第2の起動状態信号を機能モジュール2に供給すると共に信号処理部12へのリセットを解除する。機能モジュール2では、第1の起動状態信号にてPLL回路20及び信号処理部22をリセットする。そして、第2の起動状態信号にてPLL回路20へのリセットを解除し、リセット解除後に、位相ロックした時に信号処理部22へのリセットを解除する。
【選択図】図1
Description
2 CPU
3 リセット信号生成部
10、20 PLL回路
11、21 位相ロック検出回路
12 信号処理部
13、23 アンドゲート
22 CPUコア部
Claims (10)
- 夫々が、システムクロック信号に位相同期した内部クロック信号を生成するPLL回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、
前記複数の機能モジュールの内の1の機能モジュールでは、前記システムリセット信号に応じて前記PLL回路及び前記信号処理部をリセットした後に前記PLL回路に対するリセットを解除し、このリセット解除後に前記PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号を前記1の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第2の起動状態信号を前記他の機能モジュールに供給すると共に前記信号処理部に対するリセットを解除し、
前記他の機能モジュールでは、前記第1の起動状態信号に応じて前記PLL回路及び前記信号処理部をリセットし、前記第2の起動状態信号に応じて前記PLL回路に対するリセットを解除し、このリセット解除後に当該PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックした場合に前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。 - 前記1の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第1PLLロック信号を生成する第1ロック検出部と、
前記システムリセット信号がリセットを促す状態にある場合又は前記第1PLLロック信号が位相ロック状態にないことを示す場合には前記第1の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第1PLLロック信号が位相ロック状態を示す場合には前記第2の起動状態信号を生成する第1リセット制御部と、が含まれていることを特徴とする請求項1記載の情報処理システム。 - 前記他の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第2PLLロック信号を生成する第2ロック検出部と、
前記1の機能モジュールから前記第1の起動状態信号が供給されている場合又は前記第2PLLロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記1の機能モジュールから前記第2の起動状態信号が供給されており且つ前記第2PLLロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第2リセット制御部と、が含まれていることを特徴とする請求項1又は2記載の情報処理システム。 - 前記1の機能モジュール及び前記他の機能モジュールは夫々独立したICチップに構築されており、
前記1の機能モジュールには前記システムリセット信号を入力する為の第1外部端子と、前記起動状態信号を出力する為の第2外部端子と、が設けられており、
前記他の機能モジュールには前記起動状態信号を入力する為の第3外部端子が設けられていることを特徴とする請求項1〜3のいずれか1に記載の情報処理システム。 - 前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、
前記1の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項1〜4のいずれか1に記載の情報処理システム。 - 夫々が、システムクロック信号に位相同期した内部クロック信号を生成するPLL回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、
前記複数の機能モジュールの内の1の機能モジュールでは、前記システムリセット信号に応じて前記PLL回路及び前記信号処理部をリセットした後に前記PLL回路に対するリセットを解除し、このリセット解除後に前記PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第1の起動状態信号を前記1の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第2の起動状態信号を前記他の機能モジュールに供給すると共に前記信号処理部に対するリセットを解除し、
前記他の機能モジュールでは、前記第1の起動状態信号に応じて前記信号処理部をリセットすると共に、前記システムリセット信号に応じて前記PLL回路をリセットした後に当該PLL回路に対するリセットを解除し、このリセット解除後に、当該PLL回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックし且つ前記第2の起動状態信号が供給されている場合に前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。 - 前記1の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第1PLLロック信号を生成する第1ロック検出部と、
前記システムリセット信号がリセットを促す状態にある場合又は前記第1PLLロック信号が位相ロック状態にないことを示す場合には前記第1の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第1PLLロック信号が位相ロック状態を示す場合には前記第2の起動状態信号を生成する第1リセット制御部と、が含まれていることを特徴とする請求項6記載の情報処理システム。 - 前記他の機能モジュールには、当該機能モジュールの前記PLL回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第2PLLロック信号を生成する第2ロック検出部と、
前記1の機能モジュールから前記第1の起動状態信号が供給されている場合、前記システムリセット信号がリセットを促す状態にある場合、又は前記第2PLLロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記1の機能モジュールから前記第2の起動状態信号が供給されており且つ前記システムリセット信号がリセット解除を促す状態にあり且つ前記第2PLLロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第2リセット制御部と、が含まれていることを特徴とする請求項7又は8記載の情報処理システム。 - 前記1の機能モジュール及び前記他の機能モジュールは夫々独立したICチップに構築されており、
前記1の機能モジュールには前記システムリセット信号を入力する為の第1外部端子と、前記起動状態信号を出力する為の第2外部端子と、が設けられており、
前記他の機能モジュールには前記起動状態信号を入力する為の第3外部端子と、前記システムリセット信号を入力する為の第4外部端子と、が設けられていることを特徴とする請求項6〜8のいずれか1に記載の情報処理システム。 - 前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、
前記1の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項6〜9のいずれか1に記載の情報処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011192638A JP5743092B2 (ja) | 2011-09-05 | 2011-09-05 | 情報処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011192638A JP5743092B2 (ja) | 2011-09-05 | 2011-09-05 | 情報処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013055524A true JP2013055524A (ja) | 2013-03-21 |
JP5743092B2 JP5743092B2 (ja) | 2015-07-01 |
Family
ID=48132140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011192638A Active JP5743092B2 (ja) | 2011-09-05 | 2011-09-05 | 情報処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5743092B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6116766B1 (ja) * | 2015-06-30 | 2017-04-19 | オリンパス株式会社 | 処理装置および処理システム |
CN112969036A (zh) * | 2021-02-21 | 2021-06-15 | Tcl华星光电技术有限公司 | Vbo信号的处理方法、装置以及显示面板 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118314A (en) * | 1998-10-14 | 2000-09-12 | Vlsi Technology, Inc. | Circuit assembly and method of synchronizing plural circuits |
JP2006115238A (ja) * | 2004-10-14 | 2006-04-27 | Canon Finetech Inc | 画像処理装置 |
JP2011113257A (ja) * | 2009-11-26 | 2011-06-09 | Toshiba Corp | 情報処理装置及び情報処理装置の起動方法 |
-
2011
- 2011-09-05 JP JP2011192638A patent/JP5743092B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118314A (en) * | 1998-10-14 | 2000-09-12 | Vlsi Technology, Inc. | Circuit assembly and method of synchronizing plural circuits |
JP2006115238A (ja) * | 2004-10-14 | 2006-04-27 | Canon Finetech Inc | 画像処理装置 |
JP2011113257A (ja) * | 2009-11-26 | 2011-06-09 | Toshiba Corp | 情報処理装置及び情報処理装置の起動方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6116766B1 (ja) * | 2015-06-30 | 2017-04-19 | オリンパス株式会社 | 処理装置および処理システム |
US9960775B2 (en) | 2015-06-30 | 2018-05-01 | Olympus Corporation | Processing apparatus and processing system |
CN112969036A (zh) * | 2021-02-21 | 2021-06-15 | Tcl华星光电技术有限公司 | Vbo信号的处理方法、装置以及显示面板 |
CN112969036B (zh) * | 2021-02-21 | 2023-05-30 | Tcl华星光电技术有限公司 | Vbo信号的处理方法、装置以及显示面板 |
Also Published As
Publication number | Publication date |
---|---|
JP5743092B2 (ja) | 2015-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013178736A (ja) | ウォッチドッグ回路、電源ic、及びウォッチドッグ監視システム | |
JP2011180736A (ja) | クロック制御信号生成回路、クロックセレクタ、及び情報処理装置 | |
CN104281217A (zh) | 微型计算机 | |
JP6103825B2 (ja) | 半導体集積回路、情報処理装置 | |
JP2014185981A (ja) | 半導体集積回路および半導体集積回路の自己テスト方法 | |
JP2008042367A (ja) | 半導体装置 | |
JP4393954B2 (ja) | マイクロコンピュータ | |
JP2006172202A (ja) | 半導体装置 | |
JP5743092B2 (ja) | 情報処理システム | |
JP2010148005A (ja) | 偶数段パルス遅延装置 | |
KR100986534B1 (ko) | 멀티모드,일정―대기시간 클록 생성 회로 | |
US9256504B2 (en) | Semiconductor integrated circuit including a state machine | |
JP2012222192A (ja) | 半導体集積回路及び誤動作防止方法 | |
CN110197069B (zh) | 一种兼容故障扫描测试实现a2木马检测的方法及装置 | |
JP2014140107A (ja) | パルス測定回路及びデータ処理装置 | |
US3245048A (en) | Computer clock phase lock | |
JP6602278B2 (ja) | 半導体装置 | |
JP6047349B2 (ja) | 論理回路及び該論理回路を用いた制御装置 | |
TWI645674B (zh) | 半導體裝置的操作模式設定電路及使用該電路之資料處理系統 | |
JP2008072573A (ja) | 出力制御装置 | |
JP2013206149A (ja) | 半導体集積回路装置及びそれを用いたシステム | |
US20200333826A1 (en) | Information processing apparatus | |
JP5578095B2 (ja) | 半導体装置 | |
KR101332078B1 (ko) | 전원리셋장치 | |
JP2019109743A (ja) | リセット供給装置およびリセット供給装置の制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150407 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150421 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5743092 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |