JP2576715Y2 - 特定用途向けｉｃの出力バッファ故障検出回路 - Google Patents
特定用途向けｉｃの出力バッファ故障検出回路Info
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Description
【０００１】
【産業上の利用分野】本考案は、特定用途向けＩＣであ
るＡＳＩＣの出力バッファの故障検出回路のうち、特
に、当該出力バッファの故障を迅速に検出してメモリの
テストを高速に実行可能にする特定用途向けＩＣの出力
バッファ故障検出回路に関する。
るＡＳＩＣの出力バッファの故障検出回路のうち、特
に、当該出力バッファの故障を迅速に検出してメモリの
テストを高速に実行可能にする特定用途向けＩＣの出力
バッファ故障検出回路に関する。
【０００２】
【従来の技術】従来の特定用途向けＩＣの出力バッファ
故障検出回路を図４の制御を示すブロック図および図５
のタイムチャートを用いて説明する。
故障検出回路を図４の制御を示すブロック図および図５
のタイムチャートを用いて説明する。
【０００３】まず、図５のライトサイクルにおいて、Ａ
ＳＩＣ内部のＣＰＵ３３は、メモリ３５に書込むデータ
Ｄａｔａ（Ａ）をバッファ３７に出力する。ライトサイ
クルのため、パルス発生器３９のＥＮ端子がイネーブル
状態になりバッファ３７から出力されたデータＤａｔａ
（Ｂ）は、パルス発生器３９のＷｅＴｍｇ端子のライト
パルスに応答してメモリ３５の所定アドレスに書込まれ
る。
ＳＩＣ内部のＣＰＵ３３は、メモリ３５に書込むデータ
Ｄａｔａ（Ａ）をバッファ３７に出力する。ライトサイ
クルのため、パルス発生器３９のＥＮ端子がイネーブル
状態になりバッファ３７から出力されたデータＤａｔａ
（Ｂ）は、パルス発生器３９のＷｅＴｍｇ端子のライト
パルスに応答してメモリ３５の所定アドレスに書込まれ
る。
【０００４】一方、図５のリードサイクルにおいて、パ
ルス発生器３９のＥＮ端子はディセーブルになり、メモ
リ３５の所定アドレスに書込まれているデータＤａｔａ
（Ｃ）が、バッファ４１からＣＰＵ３３に入力される。
ルス発生器３９のＥＮ端子はディセーブルになり、メモ
リ３５の所定アドレスに書込まれているデータＤａｔａ
（Ｃ）が、バッファ４１からＣＰＵ３３に入力される。
【０００５】ここで、バッファ３７またはバッファ４１
が不良の場合やＡＳＩＣ外部のＤａｔａ（Ｂ）がショー
トしている場合、ＣＰＵ３３はメモリ３５にデータＤａ
ｔａ（Ｂ）を書込んだ後にメモリ３５のデータＤａｔａ
（Ｃ）を読み出すことにより、バッファ３７等の不良を
検出する。従って、バッファ３７等の不良を検出する時
間は、図５のリードサイクルの終了の４Ｔ（４サイク
ル）後のため、バッファ３７の不良を迅速に検出するの
が容易ではなかった。
が不良の場合やＡＳＩＣ外部のＤａｔａ（Ｂ）がショー
トしている場合、ＣＰＵ３３はメモリ３５にデータＤａ
ｔａ（Ｂ）を書込んだ後にメモリ３５のデータＤａｔａ
（Ｃ）を読み出すことにより、バッファ３７等の不良を
検出する。従って、バッファ３７等の不良を検出する時
間は、図５のリードサイクルの終了の４Ｔ（４サイク
ル）後のため、バッファ３７の不良を迅速に検出するの
が容易ではなかった。
【０００６】
【考案が解決しようとする課題】ところで、従来の特定
用途向けＩＣの出力バッファ故障検出回路は、メモリ３
５のテストの場合にはメモリ３５の所定アドレスにデー
タＤａｔａ（Ｂ）を書込んでからデータＤａｔａ（Ｃ）
を読出すまでの図５に示す４Ｔ（４サイクル）の後にバ
ッファ３７，４１の不良またはＤａｔａ（Ｂ）のショー
トを検出するため、当該バッファ３７等の検出の遅延を
招来することにより、故障検出回路の信頼性の低下の問
題があった。
用途向けＩＣの出力バッファ故障検出回路は、メモリ３
５のテストの場合にはメモリ３５の所定アドレスにデー
タＤａｔａ（Ｂ）を書込んでからデータＤａｔａ（Ｃ）
を読出すまでの図５に示す４Ｔ（４サイクル）の後にバ
ッファ３７，４１の不良またはＤａｔａ（Ｂ）のショー
トを検出するため、当該バッファ３７等の検出の遅延を
招来することにより、故障検出回路の信頼性の低下の問
題があった。
【０００７】本考案は、このような従来の課題を解決す
るためになされたものであり、その目的は、ＡＳＩＣの
出力バッファ等の故障を迅速に検出することにより、メ
モリのテストを高速に実行して故障検出回路の信頼性を
向上する特定用途向けＩＣの出力バッファ故障検出回路
を提供することにある。
るためになされたものであり、その目的は、ＡＳＩＣの
出力バッファ等の故障を迅速に検出することにより、メ
モリのテストを高速に実行して故障検出回路の信頼性を
向上する特定用途向けＩＣの出力バッファ故障検出回路
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、中央処理部と
メモリとを接続するデータバスの間に設けられ、中央処
理部からの所定ビット数の第１のデータを第２のデータ
にして送出するトライステートバッファと、トライステ
ートバッファの出力端からの第２データを一時記憶して
中央処理部に送出するバッファと、中央処理部からのデ
ータの送出に伴ってイネーブル信号をトライステートバ
ッファに送出すると共にメモリに書込許可信号を送出す
るパルス発生器と、第１のデータと第２のデータとを入
力する第１の排他的論理和回路と第１及び第２のデータ
を入力して第１の排他的論理和回路の出力を反転させた
出力を得る第２の排他的論理和回路とを、それぞれデー
タのビット数分だけ備えた排他的論理和部と、排他的論
理和部の各第１の排他的論理和回路からの出力を入力
し、これらの出力の論理和を得る論理和回路と、排他的
論理和部の各第２の排他的論理和回路からの出力を入力
し、これらの出力の論理積を得る第１の論理積回路と、
第１の論理和回路の出力とパルス発生器からの書込許可
信号との論理積を出力する第２の論理積回路と、第１の
論理積回路の出力とパルス発生器からの書込許可信号と
の論理積を出力する第３の論理積回路とを備えたことを
要旨とする。
メモリとを接続するデータバスの間に設けられ、中央処
理部からの所定ビット数の第１のデータを第２のデータ
にして送出するトライステートバッファと、トライステ
ートバッファの出力端からの第２データを一時記憶して
中央処理部に送出するバッファと、中央処理部からのデ
ータの送出に伴ってイネーブル信号をトライステートバ
ッファに送出すると共にメモリに書込許可信号を送出す
るパルス発生器と、第１のデータと第２のデータとを入
力する第１の排他的論理和回路と第１及び第２のデータ
を入力して第１の排他的論理和回路の出力を反転させた
出力を得る第２の排他的論理和回路とを、それぞれデー
タのビット数分だけ備えた排他的論理和部と、排他的論
理和部の各第１の排他的論理和回路からの出力を入力
し、これらの出力の論理和を得る論理和回路と、排他的
論理和部の各第２の排他的論理和回路からの出力を入力
し、これらの出力の論理積を得る第１の論理積回路と、
第１の論理和回路の出力とパルス発生器からの書込許可
信号との論理積を出力する第２の論理積回路と、第１の
論理積回路の出力とパルス発生器からの書込許可信号と
の論理積を出力する第３の論理積回路とを備えたことを
要旨とする。
【０００９】
【作用】本考案においては、メモリに書き込むための中
央処理部からの所定ビット数の第１のデータと、この第
１のデータをモニタしたバッファからの第３のデータと
を排他的論理和部が入力する。そして、排他的論理和部
は、ビット数に対応して設けた第１の排他的論理和回路
がそれぞれ両データをビット単位で同じかどうかを判定
し、その判定結果を１ビット（第１の判定結果）で送出
すると共に、ビット数に対応して設けた第２の排他的論
理和回路も同様に、それぞれ両データをビット単位で比
較し、第１の反転結果を反転させた比較結果を１ビット
（第２の比較結果）で送出する。すなわち、中央処理部
からの第１のデータと、この第１のデータがメモリに書
き込まれる前の第２のデータをモニタした第３のデータ
とを１ビット単位で一致しているかどうかを比較した第
１の判定結果を１ビット単位で得ていると共に、この第
１の判定結果を反転させた第２の判定結果を１ビット単
位で得ている。次に、論理和回路が各第１の排他的論理
和回路からのビット毎の第１の判定結果とをそれぞれ入
力し、これらの論理和を１ビットで送出する。また、第
１の論理積回路は、各第２の排他的論理和回路からのビ
ット毎の第２の比較結果とをそれぞれ入力し、これらの
論理和を１ビットで送出する。つまり、第１のデータを
モニタした第３のデータの全ての判定結果を１ビットで
示している。また、第１の論理積回路は、複数の第２の
排他的論理和回路からの複数の第２の判定結果を複数ビ
ットから１ビットに変換する。すなわち、判定結果を２
ビットで送出している。そして、第２、第３の論理積回
路は、これらの判定結果の出力と書込許可信号との論理
積を取ることによって、書込み許可を与えたときの第２
のデータ全てが正しいかを知らせている。従って、トラ
イステートバッファの故障をより早く、かつ確実に知る
ことができる。
央処理部からの所定ビット数の第１のデータと、この第
１のデータをモニタしたバッファからの第３のデータと
を排他的論理和部が入力する。そして、排他的論理和部
は、ビット数に対応して設けた第１の排他的論理和回路
がそれぞれ両データをビット単位で同じかどうかを判定
し、その判定結果を１ビット（第１の判定結果）で送出
すると共に、ビット数に対応して設けた第２の排他的論
理和回路も同様に、それぞれ両データをビット単位で比
較し、第１の反転結果を反転させた比較結果を１ビット
（第２の比較結果）で送出する。すなわち、中央処理部
からの第１のデータと、この第１のデータがメモリに書
き込まれる前の第２のデータをモニタした第３のデータ
とを１ビット単位で一致しているかどうかを比較した第
１の判定結果を１ビット単位で得ていると共に、この第
１の判定結果を反転させた第２の判定結果を１ビット単
位で得ている。次に、論理和回路が各第１の排他的論理
和回路からのビット毎の第１の判定結果とをそれぞれ入
力し、これらの論理和を１ビットで送出する。また、第
１の論理積回路は、各第２の排他的論理和回路からのビ
ット毎の第２の比較結果とをそれぞれ入力し、これらの
論理和を１ビットで送出する。つまり、第１のデータを
モニタした第３のデータの全ての判定結果を１ビットで
示している。また、第１の論理積回路は、複数の第２の
排他的論理和回路からの複数の第２の判定結果を複数ビ
ットから１ビットに変換する。すなわち、判定結果を２
ビットで送出している。そして、第２、第３の論理積回
路は、これらの判定結果の出力と書込許可信号との論理
積を取ることによって、書込み許可を与えたときの第２
のデータ全てが正しいかを知らせている。従って、トラ
イステートバッファの故障をより早く、かつ確実に知る
ことができる。
【００１０】
【実施例】以下、本考案の一実施例を図面に基づいて説
明する。
明する。
【００１１】図１は本考案の特定用途向けＩＣの出力バ
ッファ故障検出回路に係る一実施例の制御を示すブロッ
ク図である。
ッファ故障検出回路に係る一実施例の制御を示すブロッ
ク図である。
【００１２】同図において、特定用途向けＩＣであるＡ
ＳＩＣの内部に当該ＡＳＩＣ全体を制御するＣＰＵ１
は、後述するメモリ１５に書込むデータＤａｔａ（Ａ）
をバッファ３に出力する。また、ＣＰＵ１は、メモリ１
１の所定アドレスに書込まれているデータＤａｔａ
（Ｃ）を読込んで特定の用途に最適な機能の処理等を実
行する。
ＳＩＣの内部に当該ＡＳＩＣ全体を制御するＣＰＵ１
は、後述するメモリ１５に書込むデータＤａｔａ（Ａ）
をバッファ３に出力する。また、ＣＰＵ１は、メモリ１
１の所定アドレスに書込まれているデータＤａｔａ
（Ｃ）を読込んで特定の用途に最適な機能の処理等を実
行する。
【００１３】バッファ３はＣＰＵ１から出力されるＤａ
ｔａ（Ａ）を一時的に保持して、後述するパルス発生器
７のＥＮ端子により当該データのメモリ１５への出力が
制御される。バッファ５は、メモリ１５の所定アドレス
に書込まれているデータまたはパルス発生器７のＥＮ端
子のイネーブル状態によりバッファ３に保持されている
Ｄａｔａ（Ａ）をＣＰＵ１および後述する比較回路９に
出力する。
ｔａ（Ａ）を一時的に保持して、後述するパルス発生器
７のＥＮ端子により当該データのメモリ１５への出力が
制御される。バッファ５は、メモリ１５の所定アドレス
に書込まれているデータまたはパルス発生器７のＥＮ端
子のイネーブル状態によりバッファ３に保持されている
Ｄａｔａ（Ａ）をＣＰＵ１および後述する比較回路９に
出力する。
【００１４】パルス発生器７はＥＮ端子およびＷｅＴｍ
ｇ端子を備えて、当該ＥＮ端子がバッファ３に接続さ
れ、ＷｅＴｍｇ端子がメモリ１５、アンド回路１１，１
３に接続されている。また、パルス発生器７はＣＰＵ１
の指令によりメモリ１５にデータを書込むライトサイク
ルの場合にＥＮ端子をイネーブル状態にするとともに、
ＷｅＴｍｇ端子をイネーブル状態にして書込みパルスを
発生させる。一方、データを読み出すリードサイクルの
場合、パルス発生器７はＥＮ端子をディセーブル状態に
する。
ｇ端子を備えて、当該ＥＮ端子がバッファ３に接続さ
れ、ＷｅＴｍｇ端子がメモリ１５、アンド回路１１，１
３に接続されている。また、パルス発生器７はＣＰＵ１
の指令によりメモリ１５にデータを書込むライトサイク
ルの場合にＥＮ端子をイネーブル状態にするとともに、
ＷｅＴｍｇ端子をイネーブル状態にして書込みパルスを
発生させる。一方、データを読み出すリードサイクルの
場合、パルス発生器７はＥＮ端子をディセーブル状態に
する。
【００１５】比較回路９は、ＣＰＵ１から出力されるＤ
ａｔａ（Ａ）とバッファ５から出力されるＤａｔａ
（Ｃ）とを比較して当該データの一致または不一致を検
出する。
ａｔａ（Ａ）とバッファ５から出力されるＤａｔａ
（Ｃ）とを比較して当該データの一致または不一致を検
出する。
【００１６】アンド回路１１は、比較回路９の検出結果
であるＤａｔａ（Ｘ）とＷｅＴｍｇ端子からのライトパ
ルスとの論理積を取るＤａｔａ（ＸＸ）を出力し、アン
ド回路１３は比較回路９のＤａｔａ（Ｙ）とＷｅＴｍｇ
端子からのライトパルスとの論理積を取るＤａｔａ（Ｙ
Ｙ）を出力する。
であるＤａｔａ（Ｘ）とＷｅＴｍｇ端子からのライトパ
ルスとの論理積を取るＤａｔａ（ＸＸ）を出力し、アン
ド回路１３は比較回路９のＤａｔａ（Ｙ）とＷｅＴｍｇ
端子からのライトパルスとの論理積を取るＤａｔａ（Ｙ
Ｙ）を出力する。
【００１７】ＡＳＩＣの外部に備えられているメモリ１
５は、ＣＰＵ１から出力されるメモリ書込みデータＤａ
ｔａ（Ｂ）がパルス発生器７のＷｅＴｍｇ端子からのラ
イトパルスに応答して所定アドレスに書込まれる。
５は、ＣＰＵ１から出力されるメモリ書込みデータＤａ
ｔａ（Ｂ）がパルス発生器７のＷｅＴｍｇ端子からのラ
イトパルスに応答して所定アドレスに書込まれる。
【００１８】次に、比較回路９を図２（ａ），（ｂ）を
用いて説明する。
用いて説明する。
【００１９】まず、ＣＰＵ１から出力されるＤａｔａ
（Ａ）およびバッファ５からＣＰＵ１に出力されるＤａ
ｔａ（Ｃ）が１ビットの場合、比較回路９は、排他的論
理和１７および排他的ＮＯＲ１９を有する。
（Ａ）およびバッファ５からＣＰＵ１に出力されるＤａ
ｔａ（Ｃ）が１ビットの場合、比較回路９は、排他的論
理和１７および排他的ＮＯＲ１９を有する。
【００２０】ここで、Ｄａｔａ（Ａ）とＤａｔａ（Ｃ）
とが一致する場合、例えば、Ｄａｔａ（Ａ）を示すＡが
零、Ｄａｔａ（Ｃ）を示すＢが零またはＤａｔａ（Ａ）
が１、Ｄａｔａ（Ｃ）が１のときＤａｔａ（Ｘ）が１、
Ｄａｔａ（Ｙ）が０になる。一方、Ｄａｔａ（Ａ）とＤ
ａｔａ（Ｃ）とが不一致の場合、例えば、Ｄａｔａ
（Ａ）が零、Ｄａｔａ（Ｃ）が１のときＤａｔａ（Ｘ）
が零、Ｄａｔａ（Ｙ）が１になる。
とが一致する場合、例えば、Ｄａｔａ（Ａ）を示すＡが
零、Ｄａｔａ（Ｃ）を示すＢが零またはＤａｔａ（Ａ）
が１、Ｄａｔａ（Ｃ）が１のときＤａｔａ（Ｘ）が１、
Ｄａｔａ（Ｙ）が０になる。一方、Ｄａｔａ（Ａ）とＤ
ａｔａ（Ｃ）とが不一致の場合、例えば、Ｄａｔａ
（Ａ）が零、Ｄａｔａ（Ｃ）が１のときＤａｔａ（Ｘ）
が零、Ｄａｔａ（Ｙ）が１になる。
【００２１】次に、ＣＰＵ１から出力されるＤａｔａ
（Ａ），Ｄａｔａ（Ｃ）が２ビットの場合の比較回路９
を図２（ｂ）を用いて説明する。
（Ａ），Ｄａｔａ（Ｃ）が２ビットの場合の比較回路９
を図２（ｂ）を用いて説明する。
【００２２】１ビットの場合と同様に、Ｄａｔａ
（Ａ），Ｄａｔａ（Ｃ）の１ビット毎に排他的論理和２
１と排他的ＮＯＲ２３とを有し、他の１ビットに対して
排他的論理和２５と排他的ＮＯＲ２７とを有する。上記
排他的論理和２１と排他的論理和２５とはオア回路２９
に接続され、排他的ＮＯＲ２３と排他的ＮＯＲ２７とは
アンド回路３１に接続されている。
（Ａ），Ｄａｔａ（Ｃ）の１ビット毎に排他的論理和２
１と排他的ＮＯＲ２３とを有し、他の１ビットに対して
排他的論理和２５と排他的ＮＯＲ２７とを有する。上記
排他的論理和２１と排他的論理和２５とはオア回路２９
に接続され、排他的ＮＯＲ２３と排他的ＮＯＲ２７とは
アンド回路３１に接続されている。
【００２３】ここで、Ｄａｔａ（Ａ）とＤａｔａ（Ｃ）
とが一致する場合、例えば、Ａ0 ，Ｂ0 ，Ａ1 ，Ｂ1 が
全て零のとき排他的論理和２１，２５が零、排他的ＮＯ
Ｒ２３，２７が１になることにより、Ｄａｔａ（Ｘ）の
アンド回路３１が１、Ｄａｔａ（Ｙ）のアンド回路２９
が零になる。一方、Ｄａｔａ（Ａ）とＤａｔａ（Ｃ）と
が不一致の場合、例えば、Ａ0 ，Ａ1 が１、Ｂ0 ，Ｂ1
が零のとき排他的論理和２１，２５がともに零、排他的
ＮＯＲ２３，２７が１になり、Ｄａｔａ（Ｘ）のアンド
回路３１が零、オア回路２９が１になる。
とが一致する場合、例えば、Ａ0 ，Ｂ0 ，Ａ1 ，Ｂ1 が
全て零のとき排他的論理和２１，２５が零、排他的ＮＯ
Ｒ２３，２７が１になることにより、Ｄａｔａ（Ｘ）の
アンド回路３１が１、Ｄａｔａ（Ｙ）のアンド回路２９
が零になる。一方、Ｄａｔａ（Ａ）とＤａｔａ（Ｃ）と
が不一致の場合、例えば、Ａ0 ，Ａ1 が１、Ｂ0 ，Ｂ1
が零のとき排他的論理和２１，２５がともに零、排他的
ＮＯＲ２３，２７が１になり、Ｄａｔａ（Ｘ）のアンド
回路３１が零、オア回路２９が１になる。
【００２４】次に、本実施例の作用を図３のタイムチャ
ートを用いて説明する。
ートを用いて説明する。
【００２５】まず、回路に電源投入後、同図（イ）に示
すライトサイクルの場合ＣＰＵ１は、バッファ３に同図
（ロ）に示すＤａｔａ（Ａ）を出力してパルス発生器７
に指令してＥＮ端子をイネーブル状態にする。ＥＮ端子
がイネーブル状態になるとバッファ３は、Ｄａｔａ
（Ａ）をメモリ１５とバッファ５に出力する。上記バッ
ファ５からＤａｔａ（Ｃ）がＣＰＵ１と比較回路９に出
力されると比較回路９は、Ｄａｔａ（Ａ）とＤａｔａ
（Ｃ）が、例えば、共に一致するときＤａｔａ（Ｘ）が
１、Ｄａｔａ（Ｙ）が零になる（同図（ニ））。Ｄａｔ
ａ（Ｘ），Ｄａｔａ（Ｙ）が出力されると同時にパルス
発生器７のＷｅＴｍｇ端子がイネーブルになりアンド回
路１１が零、アンド回路１３が１になる（同図
（ハ））。
すライトサイクルの場合ＣＰＵ１は、バッファ３に同図
（ロ）に示すＤａｔａ（Ａ）を出力してパルス発生器７
に指令してＥＮ端子をイネーブル状態にする。ＥＮ端子
がイネーブル状態になるとバッファ３は、Ｄａｔａ
（Ａ）をメモリ１５とバッファ５に出力する。上記バッ
ファ５からＤａｔａ（Ｃ）がＣＰＵ１と比較回路９に出
力されると比較回路９は、Ｄａｔａ（Ａ）とＤａｔａ
（Ｃ）が、例えば、共に一致するときＤａｔａ（Ｘ）が
１、Ｄａｔａ（Ｙ）が零になる（同図（ニ））。Ｄａｔ
ａ（Ｘ），Ｄａｔａ（Ｙ）が出力されると同時にパルス
発生器７のＷｅＴｍｇ端子がイネーブルになりアンド回
路１１が零、アンド回路１３が１になる（同図
（ハ））。
【００２６】一方、例えば、バッファ３，バッファ５の
不良またはＤａｔａ（Ｂ）のショートが発生すると比較
回路９からの出力であるＤａｔａ（Ｘ）は１、Ｄａｔａ
（Ｙ）は零になり、当該Ｄａｔａ（Ｘ）とライトパルス
との論理積であるＤａｔａ（ＸＸ）が１、Ｄａｔａ
（Ｙ）とライトパルスとの論理積であるＤａｔａ（Ｙ
Ｙ）が零である。
不良またはＤａｔａ（Ｂ）のショートが発生すると比較
回路９からの出力であるＤａｔａ（Ｘ）は１、Ｄａｔａ
（Ｙ）は零になり、当該Ｄａｔａ（Ｘ）とライトパルス
との論理積であるＤａｔａ（ＸＸ）が１、Ｄａｔａ
（Ｙ）とライトパルスとの論理積であるＤａｔａ（Ｙ
Ｙ）が零である。
【００２７】これにより、ライトサイクル２Ｔの間にＤ
ａｔａ（Ａ），Ｄａｔａ（Ｃ）の一致または不一致によ
り、バッファ３，バッファ５の不良またはＤａｔａ
（Ｂ）のショート等が検出できるので、従来、ライトサ
イクルおよびリードサイクルを合わせて４Ｔを要してい
たのに比べて２倍も高速に検出できる。
ａｔａ（Ａ），Ｄａｔａ（Ｃ）の一致または不一致によ
り、バッファ３，バッファ５の不良またはＤａｔａ
（Ｂ）のショート等が検出できるので、従来、ライトサ
イクルおよびリードサイクルを合わせて４Ｔを要してい
たのに比べて２倍も高速に検出できる。
【００２８】以上はＤａｔａ（Ａ），Ｄａｔａ（Ｃ）が
１ビットの場合を説明したが２ビットの場合でも同様の
結果になる。
１ビットの場合を説明したが２ビットの場合でも同様の
結果になる。
【００２９】
【考案の効果】以上のように本考案によれば、中央処理
部からの第１のデータと、この第１のデータがメモリに
書き込まれる前の第２のデータをモニタした第３のデー
タとを１ビット単位で一致しているかどうかを比較した
１ビット毎の第１の判定結果と、この第１の判定結果を
反転させた第２の判定結果と得た後に、第１のデータを
モニタした第３のデータの全ての判定結果を１ビットで
示し、かつ複数の第２の判定結果を複数ビットから１ビ
ットに変換する。すなわち、判定結果を２ビットで送出
している。そして、第２、第３の論理積回路は、これら
の判定結果の出力と書込許可信号との論理積を取ること
によって、書込み許可を与えたときの第２のデータ全て
が正しいかを知らせている。従って、トライステートバ
ッファの故障をより早く、かつ確実に知ることができ
る。
部からの第１のデータと、この第１のデータがメモリに
書き込まれる前の第２のデータをモニタした第３のデー
タとを１ビット単位で一致しているかどうかを比較した
１ビット毎の第１の判定結果と、この第１の判定結果を
反転させた第２の判定結果と得た後に、第１のデータを
モニタした第３のデータの全ての判定結果を１ビットで
示し、かつ複数の第２の判定結果を複数ビットから１ビ
ットに変換する。すなわち、判定結果を２ビットで送出
している。そして、第２、第３の論理積回路は、これら
の判定結果の出力と書込許可信号との論理積を取ること
によって、書込み許可を与えたときの第２のデータ全て
が正しいかを知らせている。従って、トライステートバ
ッファの故障をより早く、かつ確実に知ることができ
る。
【図１】本考案の特定用途向けＩＣの出力バッファ故障
検出回路に係る一実施例の制御を示すブロック図であ
る。
検出回路に係る一実施例の制御を示すブロック図であ
る。
【図２】比較回路を示す回路図である。
【図３】本考案の動作を示すタイムチャートである。
【図４】従来例の制御を示すブロック図である。
【図５】従来の動作を示すタイムチャートである。
１ ＣＰＵ ３，５ バッファ ７ パルス発生器 ９ 比較回路 １３，１５，３１ アンド回路 １７，２１，２５ 排他的論理和 ２３，２７ 排他的ＮＯＲ ２９ オア回路
フロントページの続き (56)参考文献 特開 平３−25382（ＪＰ，Ａ) 特開 昭61−136135（ＪＰ，Ａ) 特開 昭53−36436（ＪＰ，Ａ) 特開 昭58−220296（ＪＰ，Ａ) 特開 昭63−209096（ＪＰ，Ａ) 特開 平１−262486（ＪＰ，Ａ) 特開 平２−287744（ＪＰ，Ａ) 実開 平２−128576（ＪＰ，Ｕ) 特公 昭58−9965（ＪＰ，Ｂ２) 特公 昭59−17465（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G06F 11/00 G01R 31/00
Claims (1)
- 【請求項１】 中央処理部とメモリとを接続するデータ
バスの間に設けられ、前記中央処理部からの所定ビット
数の第１のデータを第２のデータにして送出するトライ
ステートバッファと、 前記トライステートバッファの出力端からの第２データ
を一時記憶して前記中央処理部に送出するバッファと、 前記中央処理部からのデータの送出に伴ってイネーブル
信号を前記トライステートバッファに送出すると共に前
記メモリに書込許可信号を送出するパルス発生器と、 前記第１のデータと前記第２のデータとを入力する第１
の排他的論理和回路と前記第１及び第２のデータを入力
して前記第１の排他的論理和回路の出力を反転させた出
力を得る第２の排他的論理和回路とを、それぞれ前記デ
ータのビット数分だけ備えた排他的論理和部と、 前記排他的論理和部の各第１の排他的論理和回路からの
出力を入力し、これらの出力の論理和を得る論理和回路
と、 前記排他的論理和部の各第２の排他的論理和回路からの
出力を入力し、これらの出力の論理積を得る第１の論理
積回路と、 前記第１の論理和回路の出力と前記パルス発生器からの
前記書込許可信号との論理積を出力する第２の論理積回
路と、 前記第１の論理積回路の出力と前記パルス発生器からの
前記書込許可信号との論理積を出力する第３の論理積回
路とを有することを特徴とする特定用途向けＩＣの出力
バッファ故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991090790U JP2576715Y2 (ja) | 1991-11-06 | 1991-11-06 | 特定用途向けｉｃの出力バッファ故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991090790U JP2576715Y2 (ja) | 1991-11-06 | 1991-11-06 | 特定用途向けｉｃの出力バッファ故障検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0543400U JPH0543400U (ja) | 1993-06-11 |
| JP2576715Y2 true JP2576715Y2 (ja) | 1998-07-16 |
Family
ID=14008387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991090790U Expired - Lifetime JP2576715Y2 (ja) | 1991-11-06 | 1991-11-06 | 特定用途向けｉｃの出力バッファ故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576715Y2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589965A (ja) * | 1981-07-08 | 1983-01-20 | Kawasaki Steel Corp | 高耐食性表面処理鋼板 |
| JPS5917465A (ja) * | 1982-07-19 | 1984-01-28 | Murata Mach Ltd | 管糸搬送システム |
| JPS61136135A (ja) * | 1984-12-07 | 1986-06-24 | Nec Corp | 外部バスエラ−検出回路 |
| JPH02128576U (ja) * | 1989-03-28 | 1990-10-23 | ||
| JPH0325382A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | 半導体集積回路 |
-
1991
- 1991-11-06 JP JP1991090790U patent/JP2576715Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0543400U (ja) | 1993-06-11 |
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