KR100261080B1 - Pci버스와isa버스사이의통신제어회로및알고리듬 - Google Patents

Pci버스와isa버스사이의통신제어회로및알고리듬 Download PDF

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Abstract

본 발명의 PCI 버스와 ISA 버스 사이의 통신 제어 회로는 서어버 제어기, 각각의 PCI 제어기 및 각각의 ISA 제어기를 포함한다. 서어버 제어기는, 내장된 알고리듬에 따라 각각의 PCI 버스와 ISA 버스 사이의 전체적 통신 상태를 테스트하고 제어한다. 각각의 PCI 제어기는, 서어버 제어기와 각각의 PCI 브리지 사이를 인터페이싱한다. 각각의 ISA 제어기는, 서어버 제어기와 각각의 ISA 버스 사이를 인터페이싱한다.

Description

ＰＣＩ 버스와 ＩＳＡ 버스 사이의 통신 제어 회로 및 방법{Circuit and method for controlling communication between PCI bus and ISA bus}
본 발명은 피씨아이(이하 PCI라 표기) 버스와 아이에스에이(이하 ISA라 표기) 버스 사이의 통신 제어 회로 및 방법에 관한 것이다.
일반적으로, 정보 처리 시스템은 하나 이상의 버스를 포함하고 있으며, 각 버스에 연결된 장치들은 버스를 통하여 데이터 전송 등과 같은 통신을 수행한다. 예를 들면, 전형적인 컴퓨터 시스템에는 중앙 처리 장치(CPU)가 연결된 로컬 버스가 포함되어 있으며, 중앙 처리 장치는 로컬 버스를 통하여 로컬 버스에 연결된 다른 장치들과 통신한다. 한편, 이러한 시스템은 하나 이상의 주변 버스를 포함할 수 있으며, 이 주변 버스에는 입출력 장치 등과 같은 주변 장치들이 연결되어 있다.
그런데, 로컬 버스 및 주변 버스는 다른 장치와 이 버스들에 연결된 장치들 간의 데이터 전송을 수행하는데 있어서, 서로 다른 프로토콜(protocol)을 사용한다. 그리고, 각 버스는 이러한 프로토콜에 따라 제작된다. 이처럼, 서로 다른 프로토콜을 사용하는 버스들을 인터페이싱하는 장치를 브리지(bridge)라 한다. 예를 들어, 로컬 버스와 PCI(Peripheral Component Interconnect) 버스를 인터페이싱하는 브리지를 PCI 브리지, 로컬 버스와 ISA 버스를 인터페이싱하는 브리지를 ISA 브리지라 부른다.
PCI 버스에 적용되는 PCI 프로토콜은, 고속 데이터를 처리하는 주변 기기들을 서어버 제어기에 효율적으로 연결하기 위하여 마련되어 있다. ISA 버스에 적용되는 ISA 프로토콜은, 초기의 저속 주변 기기들 및 서어버 제어기에 적합하도록 마련되어 있다.
도 1에는 종래의 PCI 버스와 ISA 버스 사이의 통신망이 도시되어 있다. 도면을 참조하면, 종래의 PCI 버스와 ISA 버스 사이의 통신망은, 각각의 PCI 브리지(101, 102) 및 ISA 브리지(111, 112)로 구성되어, 별도의 통신 제어 회로를 구비하지 않고 있다. 각각의 PCI 브리지(101, 102)는 각각의 PCI 버스와 로컬 버스 사이를 인터페이싱한다. 각각의 ISA 브리지(111, 112)는 각각의 ISA 버스와 로컬 버스 사이를 인터페이싱한다.
상기한 바와 같이, 종래의 PCI 버스와 ISA 버스 사이의 통신망에는 별도의 통신 제어 회로 및 알고리듬이 마련되지 않아, 전체적 통신망의 상태를 효율적으로 운영할 수 없고, 통신 에러를 신속히 검출할 수 없다. 이에 따라, 통신망의 확대 및 응용에 대한 한계가 뒤따르고 있다.
본 발명의 목적은, 전체적 통신망의 상태를 효율적으로 운영하고, 통신 에러를 신속히 검출할 수 있는 PCI 버스와 ISA 버스 사이의 통신 제어 회로 및 방법을 제공하는 것이다.
도 1은 종래의 PCI 버스와 ISA 버스 사이의 통신망을 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 PCI 버스와 ISA 버스 사이의 통신 제어 회로를 나타낸 블록도이다.
도 3은 도 2의 제n PCI 제어기의 내부 블록도이다.
도 4는 도 2의 제n ISA 제어기의 내부 블록도이다.
도 5는 도 2의 서어버 제어기에 의하여 수행되는 초기화 알고리듬을 나타낸 흐름도이다.
도 6은 도 2의 서어버 제어기에 의하여 수행되는 통신 테스트 알고리듬을 나타낸 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 102, 201, 202...PCI 브리지,
111, 112, 211, 212...ISA 브리지, 2...통신 제어 회로,
221, 222...PCI 제어기, 2221...디코더,
2222...PCI 서브 제어기, 231, 232...ISA 제어기,
2321...비교기, 2322...ISA 서브 제어기,
24...서어버 제어기.
상기 목적을 이루기 위한 본 발명의 PCI 버스와 ISA 버스 사이의 통신 제어 회로는, 서어버 제어기, 각각의 PCI 제어기 및 각각의 ISA 제어기를 포함한다. 상기 서어버 제어기는, 내장된 알고리듬에 따라 각각의 PCI 버스와 ISA 버스 사이의 전체적 통신 상태를 테스트하고 제어한다. 상기 각각의 PCI 제어기는, 상기 서어버 제어기와 각각의 PCI 브리지 사이를 인터페이싱한다. 상기 각각의 ISA 제어기는, 상기 서어버 제어기와 상기 각각의 ISA 버스 사이를 인터페이싱한다.
바람직하게는, 상기 각각의 PCI 브리지는, 상기 각각의 PCI 버스와 각각의 ISA 브리지 사이를 인터페이싱한다. 상기 각각의 ISA 브리지는, 상기 각각의 PCI 브리지와 상기 각각의 ISA 버스 사이를 인터페이싱한다. 상기 각각의 PCI 브리지와 ISA 브리지 사이에는 로컬 버스로 연결된다. 상기 서어버 제어기와 각각의 PCI 제어기 사이에는 직렬 데이터 통신이 수행된다. 그리고 상기 서어버 제어기와 각각의 ISA 제어기 사이에도 직렬 데이터 통신이 수행된다.
상기 목적을 이루기 위한 본 발명의 PCI 버스와 ISA 버스 사이의 통신 제어 방법은, 상기 본 발명의 통신 제어 회로에서 상기 서어버 제어기에 의하여 수행된다. 이 방법은, (S1) 초기화 루틴을 수행하는 단계; (S2) 상기 각각의 PCI 제어기를 통하여 데이터를 전송하는 단계; (S3) 상기 각각의 ISA 제어기로부터 수신된 데이터를 판독하는 단계; (S4) 상기 단계 S2에서 전송한 데이터와 상기 단계 S3에서 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시키는 단계; (S5) 상기 각각의 ISA 제어기를 통하여 데이터를 전송하는 단계; (S6) 상기 각각의 PCI 제어기로부터 수신된 데이터를 판독하는 단계; 및 (S7) 상기 단계 S5에서 전송한 데이터와 상기 단계 S6에서 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시키는 단계;를 포함한다.
바람직하게는, 상기 단계 S1은, (S11) 상기 각각의 PCI 브리지 및 ISA 브리지 내의 레지스터들에 관련된 초기 데이터를 저장하는 단계; (S12) 상기 각각의 PCI 제어기 및 ISA 제어기의 노드 번호를 설정하는 단계; (S13) 상기 각각의 PCI 브리지 및 ISA 브리지 내의 구성 레지스터들을 인에이블시키는 단계; (S14) 상기 각각의 PCI 브리지 및 ISA 브리지 내의 진단 레지스터의 상태를 확인하는 단계; 및 (S15) 통신에 사용될 패킷 크기를 설정하는 단계;를 포함한다.
본 발명의 상기 서어버 제어기가 상기 통신 제어 방법을 수행함에 따라, 전체적 통신망의 상태가 효율적으로 운영되고, 통신 에러가 신속히 검출될 수 있다.
이하 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2를 참조하면, 본 발명의 통신 제어 회로(2)는 서어버 제어기(24), 각각의 PCI 제어기(221, 222) 및 각각의 ISA 제어기(231, 232)를 포함한다. 서어버 제어기(24)는, 내장된 알고리듬에 따라 각각의 PCI 버스와 ISA 버스 사이의 전체적 통신 상태를 테스트하고 제어한다. 각각의 PCI 제어기(221, 222)는 서어버 제어기(24)와 각각의 PCI 브리지(201, 202) 사이를 인터페이싱한다. 각각의 ISA 제어기(231, 232)는 서어버 제어기(24)와 각각의 ISA 버스 사이를 인터페이싱한다.
각각의 PCI 브리지(201, 202) 예를 들어, PCI9050 소자는, 각각의 PCI 버스와 각각의 ISA 브리지(211, 212) 사이를 인터페이싱한다. 각각의 ISA 브리지(211, 212)는, 각각의 PCI 브리지(201, 202)와 각각의 ISA 버스 사이를 인터페이싱한다. 각각의 PCI 브리지(201, 202)와 ISA 브리지(211, 212) 사이에는 로컬 버스로 연결된다. 서어버 제어기(24)와 각각의 PCI 제어기(221, 222) 사이에는 직렬 데이터 통신이 수행된다. 또한 서어버 제어기(24)와 각각의 ISA 제어기(231, 232) 사이에도 직렬 데이터 통신이 수행된다.
도 3을 참조하면, 각각의 PCI 제어기(도 2의 221, 222)는, 디코더(2221) 및 PCI 서브 제어기(2222)를 포함한다. 디코더(2221) 예를 들어, 74F139 소자는 관련된 로컬 버스 내의 칩 선택 신호를 디코딩하여 PCI 서브 제어기(2222) 예를 들어, COM20020 소자에 입력시킨다. 이에 따라, 관련된 PCI 브리지(201, 202)와 PCI 서브 제어기(2222) 사이에는 할당된 입출력(I/O) 데이터 예를 들어, 8 비트의 데이터 통신을 수행한다. PCI 서브 제어기(2222)와 서어버 제어기(24) 사이에는 직렬 데이터 통신이 수행된다.
도 4를 참조하면, 각각의 ISA 제어기(도 2의 231, 232)는, 비교기(2321) 및 ISA 서브 제어기(2322)를 포함한다. 비교기(2321)는, ISA 버스 내의 입출력(I/O) 칩 선택 어드레스가 설정 어드레스와 같으면 ISA 서브 제어기(2322) 예를 들어, COM20020 소자에 칩 선택 신호를 입력시킨다. 상기 설정 어드레스는, 딥(Dual In line Package) 스위치에 의하여 발생된다. ISA 버스 내의 입출력(I/O) 칩 선택 어드레스는 16 비트이므로, 설정 어드레스도 16 비트이어야 한다. 여기서 16 X 1 비교기(2321)는 8 X 1 비교기 예를 들어, 74F688 소자 2 개로써 대체될 수 있다. 서브 제어기(2322)는 서어버 제어기(도 2의 24)의 제어에 따라 ISA 버스 내의 한 인터럽트 비트에 입출력(I/O) 인터럽트 신호를 발생시킨다. 이에 따라, 관련된 ISA 버스와 ISA 서브 제어기(2322) 사이에는 할당된 입출력(I/O) 데이터 예를 들어, 8 비트의 데이터 통신을 수행한다. ISA 서브 제어기(2322)와 서어버 제어기(24) 사이에는 직렬 데이터 통신이 수행된다.
도 5에는 도 2의 서어버 제어기(24)에 의하여 수행되는 초기화 알고리듬이, 그리고 도 6에는 통신 테스트 알고리듬이 도시되어 있다. 도면들을 참조하면, 본 실시예의 통신 제어 알고리듬은, 초기화 루틴을 수행하는 단계(도 5의 단계 51부터 55까지); 각각의 PCI 제어기(도 2의 221, 222)를 통하여 데이터를 전송하는 단계(도 6의 단계 61부터 63까지); 관련된 ISA 제어기들(231, 232)로부터 수신된 데이터를 판독하는 단계(도 6의 단계 64); 단계 61부터 63까지에 의하여 전송한 데이터와 단계 64에 의하여 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시키는 단계(단계 65); 각각의 ISA 제어기(도 2의 231, 232)를 통하여 데이터를 전송하는 단계(단계 66부터 68까지); 각각의 PCI 제어기(221, 222)로부터 수신된 데이터를 판독하는 단계(단계 69); 및 단계 66부터 68까지에 의하여 전송된 데이터와 단계 69에 의하여 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시키는 단계(단계 70);를 포함한다.
이하, 상기 알고리듬의 단계들을 순차적으로 설명한다.
먼저 각각의 PCI 브리지(201, 202) 및 ISA 브리지(211, 212) 내의 레지스터들에 관련된 초기 데이터를 저장한다(단계 51). 다음에, 각각의 PCI 제어기(221, 222) 및 ISA 제어기(231, 232)의 노드 번호(node identification)를 설정한다(단계 52). 다음에, 각각의 PCI 브리지(201, 202) 및 ISA 브리지(211, 212) 내의 구성 레지스터들(configuration registers)을 인에이블시킨다. 이에 따라, PCI 브리지(201, 202) 및 ISA 브리지(211, 212)는, 구성 레지스터들에 저장된 정보에 따라 논리 제어를 수행할 수 있다(단계 53). 다음에 각각의 PCI 브리지(201, 202) 및 ISA 브리지(211, 212) 내의 진단 레지스터(diagnostic register)의 상태를 확인한다(단계 54). 그리고 전송에 사용될 패킷 크기(packet size)를 설정한다(단계 55).
다음에 각각의 PCI 제어기(도 2의 221, 222)에 대한 시작 어드레스(start address) 및 데이터 범위(page)를 설정한다(단계 61). 다음에 전송될 데이터를 각각의 PCI 제어기(221, 222)의 RAM(Random Access Memory)에 기록한다(단계 62). 다음에 상기 RAM에 기록된 데이터를 관련된 ISA 버스측으로 전송한다. 이에 따라, 상기 RAM에 기록된 데이터는 관련된 로컬 버스 및 ISA 브리지(211, 212)를 통하여 ISA 버스측으로 전송된다(단계 63). 다음에 관련된 ISA 제어기(231, 232)를 통하여 수신된 데이터를 판독한다(단계 64). 여기서, 전송한 데이터와 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시킨다(단계 65).
한편, 각각의 ISA 제어기(도 2의 231, 232)에 대한 시작 어드레스 및 데이터 범위를 설정한다(단계 66). 다음에 전송될 데이터를 각각의 ISA 제어기(231, 232)의 RAM(Random Access Memory)에 기록한다(단계 67). 다음에 상기 RAM에 기록된 데이터를 관련된 PCI 버스측으로 전송한다. 이에 따라, 상기 RAM에 기록된 데이터는 관련된 ISA 브리지(211, 212), 로컬 버스 및 PCI 브리지(도 2의 201, 202)를 통하여 PCI 버스측으로 전송된다(단계 68). 다음에 관련된 PCI 제어기(221, 222)를 통하여 수신된 데이터를 판독한다(단계 69). 여기서, 전송한 데이터와 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시킨다(단계 70).
이와 같은 알고리듬이 서어버 제어기(24)에서 수행됨에 따라, 전체적 통신망의 상태가 효율적으로 운영되고, 통신 에러가 신속히 검출될 수 있다. 본 발명은 상기 실시예에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들어, 상기 도 6의 단계 65 또는 70의 수행에 의하여 통신이 중단되는 경우, 그 통신 에러 신호를 관련되는 PCI 버스 및 ISA 버스로 전송할 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 PCI 버스와 ISA 버스 사이의 통신 제어 회로 및 방법에 의하면, 전체적 통신망의 상태를 효율적으로 운영하고 통신 에러를 신속히 검출할 수 있으므로, 통신망의 확대 및 응용에 기여할 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (12)

  1. 내장된 알고리듬에 따라, 각각의 PCI 버스와 ISA 버스 사이의 전체적 통신 상태를 테스트하고 제어하는 서어버 제어기;
    상기 서어버 제어기와 각각의 PCI 브리지 사이를 인터페이싱하는 각각의 PCI 제어기; 및
    상기 서어버 제어기와 상기 각각의 ISA 버스 사이를 인터페이싱하는 각각의 ISA 제어기;를 포함한 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 회로.
  2. 제1항에 있어서, 상기 각각의 PCI 브리지는,
    상기 각각의 PCI 버스와 각각의 ISA 브리지 사이를 인터페이싱하는 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 회로.
  3. 제2항에 있어서, 상기 각각의 ISA 브리지는,
    상기 각각의 PCI 브리지와 상기 각각의 ISA 버스 사이를 인터페이싱하는 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 회로.
  4. 제3항에 있어서, 상기 각각의 PCI 브리지와 ISA 브리지 사이에는,
    로컬 버스로 연결된 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 회로.
  5. 제1항에 있어서, 상기 서어버 제어기와 각각의 PCI 제어기 사이에는,
    직렬 데이터 통신이 수행되는 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 회로.
  6. 제1항에 있어서, 상기 서어버 제어기와 각각의 ISA 제어기 사이에는,
    직렬 데이터 통신이 수행되는 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 회로.
  7. 내장된 알고리듬에 따라, 각각의 PCI 버스와 ISA 버스 사이의 전체적 통신 상태를 테스트하고 제어하는 서어버 제어기; 상기 서어버 제어기와 각각의 PCI 브리지 사이를 인터페이싱하는 각각의 PCI 제어기; 및 상기 서어버 제어기와 상기 각각의 ISA 버스 사이를 인터페이싱하는 각각의 ISA 제어기;를 갖춘 통신 제어 회로에서 상기 서어버 제어기에 의하여 수행되는 통신 제어 방법에 있어서,
    (S1) 초기화 루틴을 수행하는 단계;
    (S2) 상기 각각의 PCI 제어기를 통하여 데이터를 전송하는 단계;
    (S3) 상기 각각의 ISA 제어기로부터 수신된 데이터를 판독하는 단계;
    (S4) 상기 단계 S2에서 전송한 데이터와 상기 단계 S3에서 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시키는 단계;
    (S5) 상기 각각의 ISA 제어기를 통하여 데이터를 전송하는 단계;
    (S6) 상기 각각의 PCI 제어기로부터 수신된 데이터를 판독하는 단계; 및
    (S7) 상기 단계 S5에서 전송한 데이터와 상기 단계 S6에서 판독된 데이터를 비교하여, 서로 같지 않으면 통신 중단 신호를 발생시키는 단계;를 포함한 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 방법.
  8. 제7항에 있어서, 상기 각각의 PCI 브리지는,
    상기 각각의 PCI 버스와 각각의 ISA 브리지 사이를 인터페이싱하는 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 방법.
  9. 제8항에 있어서, 상기 각각의 ISA 브리지는,
    상기 각각의 PCI 브리지와 상기 각각의 ISA 버스 사이를 인터페이싱하는 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 방법.
  10. 제9항에 있어서, 상기 단계 S1은,
    (S11) 상기 각각의 PCI 브리지 및 ISA 브리지 내의 레지스터들에 관련된 초기 데이터를 저장하는 단계;
    (S12) 상기 각각의 PCI 제어기 및 ISA 제어기의 노드 번호를 설정하는 단계;
    (S13) 상기 각각의 PCI 브리지 및 ISA 브리지 내의 구성 레지스터들을 인에이블시키는 단계;
    (S14) 상기 각각의 PCI 브리지 및 ISA 브리지 내의 진단 레지스터의 상태를 확인하는 단계; 및
    (S15) 통신에 사용될 패킷 크기를 설정하는 단계;를 포함한 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 방법.
  11. 제7항에 있어서, 상기 단계 S2는,
    (S21) 상기 각각의 PCI 제어기에 대한 시작 어드레스 및 데이터 범위를 설정하는 단계;
    (S22) 전송될 데이터를 상기 PCI 제어기의 램에 기록하는 단계; 및
    (S23) 상기 램에 기록된 데이터를 상기 ISA 버스측으로 전송하는 단계;를 포함한 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 방법.
  12. 제7항에 있어서, 상기 단계 S5는,
    (S51) 상기 각각의 ISA 제어기에 대한 시작 어드레스 및 데이터 범위를 설정하는 단계;
    (S52) 전송될 데이터를 상기 ISA 제어기의 램에 기록하는 단계; 및
    (S53) 상기 램에 기록된 데이터를 상기 PCI 버스측으로 전송하는 단계;를 포함한 것을 특징으로 하는 PCI 버스와 ISA 버스 사이의 통신 제어 방법.
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KR19990018441A (ko) 1999-03-15

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