JP4008086B2 - データモニタ回路 - Google Patents
データモニタ回路 Download PDFInfo
- Publication number
- JP4008086B2 JP4008086B2 JP02313198A JP2313198A JP4008086B2 JP 4008086 B2 JP4008086 B2 JP 4008086B2 JP 02313198 A JP02313198 A JP 02313198A JP 2313198 A JP2313198 A JP 2313198A JP 4008086 B2 JP4008086 B2 JP 4008086B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- address information
- monitor circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/349—Performance evaluation by tracing or monitoring for interfaces, buses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Landscapes
- Debugging And Monitoring (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータに内蔵され、マイクロコンピュータ内で扱われるデータの格納を行うメモリ手段、例えば、ランダムアクセスメモリ（以下、ＲＡＭと称する）や電気的に消去可能なＲＯＭ（以下、ＥＥＰＲＯＭと称する）等の不良を特定するためのデータモニタ回路に関する。
【０００２】
【従来の技術】
近年、マイクロコンピュータはその集積度、性能が飛躍的に向上している。このマイクロコンピュータは、１つの集積回路チップ（以下、単にチップと称する）に様々な構成要素を集積して構成されている。特に、マイクロコンピュータの構成としては、マイクロコンピュータ内の各構成要素の動作制御を行う中央処理装置、マイクロコンピュータ内で扱われるデータを格納する第１のメモリ手段であるＲＡＭやＥＥＰＲＯＭ等、マイクロコンピュータにおける様々な処理のためのプログラムを格納する第２のメモリ手段である読み出し専用のメモリ（以下、ＲＯＭと称する）、これらメモリにおけるアドレス情報やデータを転送するためのバスがある。
【０００３】
このようなマイクロコンピュータにおいて、内蔵されているデータ格納のためのメモリにおける不良が生じたとする。この不良解析としては、このメモリに対してデータの書き込み／読み出しを実行し、その読み出されたデータの状態によって不良箇所を特定するようにしていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のように単にデータ格納のためのメモリに対してデータの書き込み／読み出しを実行するだけでは不良箇所の発見に時間がかかり、また、不良箇所の発見ができないことがある。例えば、プログラム中に設定されている特定の処理の実行後にデータ格納のためのメモリに不良が生ずる場合、その特定の処理の実行も重要な不良の要因となるためである。このような場合、プログラム中に不良箇所チェック用のプログラムを挿入して、不良現象が再現されるプログラムの実行中に不良箇所を特定できればよい。
【０００５】
しかしながら、プログラムを格納しておくＲＯＭにはマスクＲＯＭを用いること、及び、ワンタイムプログラム（以下、ＯＴＰと称する）型のマイクロコンピュータのように、マイクロコンピュータに内蔵されたメモリ中のプログラムが変更できないものがある。このため、プログラム中にチェック用プログラムを挿入できず、不良解析ができないことになってしまう課題があった。
【０００６】
本発明は、上記課題を解決するため、プログラムの実行中に、不良解決を確実に行うことを目的とする。
【０００７】
また、本発明は、上記目的を簡単な構成で行うことを目的とする。
【０００８】
また、本発明は、上記目的をより高速に行うことを目的とする。
【０００９】
また、本発明は、上記目的を、複雑な条件に対しても確実に行うことを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明のデータモニタ回路は、所定のプログラムに従って、少なくともデータの読み出しがバスを介して行われる第１のメモリ手段に対して、バスに転送されるデータを監視するデータモニタ回路において、メモリ手段の、監視すべきアドレス情報を格納する第１のアドレス格納手段と、所定のプログラムに従って指示されるアドレス情報をバスを介して入力し、第１のアドレス格納手段に格納されたアドレス情報との一致を検出する第１の比較手段と、バスに転送されているデータを格納する第１のデータ格納手段と、第１の許可信号に応答して、バスに転送されているデータを第１のデータ格納手段に転送する第１のゲート手段と、第１の比較手段の検出結果に従って第１の許可信号を出力する制御手段と、を有するものである。
【００１１】
また、本発明のデータモニタ回路は、制御手段は、第１の許可信号の出力とともに第１の比較手段の検出結果を指示する指示情報を出力し、データモニタ回路は、指示情報を格納し、出力する指示情報格納手段を有するものであってもよい。
【００１２】
また、本発明のデータモニタ回路は、所定のプログラムは第２のメモリ手段に格納され、データモニタ回路は、第２のメモリ手段の、監視すべきアドレス情報を格納する第２のアドレス格納手段と、所定のプログラムに対するプログラムカウンタで指示するアドレス情報と第２のアドレス格納手段に格納されたアドレス情報との一致を検出する第２の比較手段と、第２の許可信号に応答して、第１のデータ格納手段に格納されているデータを外部へ出力する第２のゲート手段とを有し、制御手段は、第２の比較手段の検出結果に従って第２の許可信号を出力するものであってもよい。
【００１３】
また、本発明のデータモニタ回路は、第２のアドレス格納手段は、第２のメモリ手段の、監視すべきのアドレス情報を複数格納するｎ個（ただし、ｎは２以上の整数）の副格納部を有し、データモニタ回路は、第１の選択手段、及び第２の選択手段を有し、第１の選択手段により、監視すべきアドレス情報の優先順位の高い順に第１の副格納部から第ｎの副格納部に格納し、第２の選択手段により、第２の比較手段に優先順位の高い順に監視すべきのアドレス情報を、副格納部から転送するものであってもよい。
【００１４】
また、本発明のデータモニタ回路は、第２の選択手段は、第２の比較手段の検出結果に応じて、第２の比較手段に転送する副格納部に格納されたアドレス情報を切り換えるものであってもよい。
【００１５】
また、本発明のデータモニタ回路は、第１のアドレス格納手段は、メモリ手段の、監視すべきアドレス情報を複数格納するｎ個（ただし、２以上の整数）の副格納部を有し、第１の比較手段は、ｎ個の副格納部に格納されたアドレス情報とバスに転送されるアドレス情報とをそれぞれ比較するｎ個の比較部を有し、第１の許可信号は、ｎ個の比較部の検出結果に応じたｎ個の許可信号からなり、第１のデータ格納手段はｎ個の副格納部を有し、第１のゲート手段及び第２のゲート手段は第１のデータ格納手段のｎ個の副格納部にそれぞれ対応したｎ個の副ゲート部を有し、第１のゲート手段のｎ個の副ゲート部はそれぞれｎ個の許可信号の１つに応答してバスに転送されているデータを第１のデータ格納手段のｎ個の副格納部の対応する１つに転送し、第２のゲート手段のｎ個の副ゲート部は第２の許可信号に応答して第１のデータ格納手段に格納されているデータを外部に出力するものであってもよい。
【００１６】
また、本発明のデータモニタ回路は、制御手段は、第２の許可信号の出力とともに第２の比較手段の検出結果を指示する指示情報を出力し、データモニタ回路は、指示情報を格納し、出力する指示情報格納手段を有するものであってもよい。
【００１７】
【発明の実施の形態】
本発明のデータモニタ回路についてを図面を用いて以下に詳細に説明する。図１は本発明の第１の実施の形態におけるデータモニタ回路１００の回路図である。なお、データモニタ回路１００はマイクロコンピュータに内蔵されるものとして示してある。
【００１８】
また、バスはアドレス情報とデータとを共通のバスで転送されるものと、アドレス情報転送用のアドレスバスとデータ転送用のデータバスとをそれぞれ設けるものとあるが、図中では共通のバスで転送されるものとして示している。アドレスバスとデータバスとをそれぞれ設けるものについてはアドレス情報はアドレスバスにて、データはデータバスにて転送されるものとして考慮すれば本発明は適用可能であることはいうまでもない。また、この場合、アドレス情報（データ）を誤ってデータ（アドレス情報）として扱ってしまうことを抑制でき、アドレス情報とデータとを、可能な場合に並行して転送することができよりよい。
【００１９】
図１において、１０、２０はマイクロコンピュータ内部の構成要素（例えば、データモニタ回路１００）と外部とのデータ等の授受を行う入出力ポートである。なお、入出力ポート１０は、本発明においてはデータ等の受信をするだけのものでもよく、入出力ポート２０は、本発明においてはデータ等の送信をするだけのものでもよい。実施の形態においては、入出力ポートを用いれば、端子数の削減されたマイクロコンピュータに対して本発明の適用が可能であることを示している。
【００２０】
また、図１において、３０はバスであり、上述のように、アドレス情報とデータとを共通に転送するものでも、アドレス情報を転送するためのアドレスバスとデータを転送するためのデータバスとがそれぞれ設けられているものでもよい。
【００２１】
次に、データモニタ回路１００について、次に詳細に説明する。データモニタ回路１００は、第１のアドレス格納手段であるデータメモリアドレスバッファ１１０、第１の比較手段であるアドレスコンパレータ１２０、第１のゲート手段である出力ゲート１３０、第１のデータ格納手段であるデータバッファ１４０、制御手段であるコントロール部１５０、及び指示情報格納手段である完了フラグ部１６０を有する。
【００２２】
データメモリアドレスバッファ１１０は、テスト信号Ｔにてテストを指示する（例えば、ハイレベルの信号）場合に、入出力ポート１０から、マイクロコンピュータに内蔵される図示せぬデータの格納のためのメモリの、監視すべきアドレス情報（なお、データの格納のためのメモリのアドレス情報はデータメモリアドレスとも称される）を入力することで、この入力されたアドレス情報を格納し、出力するものである。なお、テスト信号Ｔがテストを指示していない（例えば、ローレベルの信号）場合には、入出力ポート１０から入力される信号はデータメモリアドレスバッファ１１０には格納されない。
【００２３】
アドレスコンパレータ１２０は、プログラムの実行中にバス３０で転送されるアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報とを比較し、その一致を検出するものである。この検出結果は一致信号としてコントロール部１５０へ転送される。一致信号は例えば、ローレベルの場合には検出結果が不一致を、ハイレベルの場合には検出結果が一致を指示するものである。
【００２４】
コントロール部１５０は、アドレスコンパレータ１２０の一致信号に応答して第１の許可信号であるイネーブル信号を出力するものである。例えば、一致信号がハイレベルの場合には、イネーブル信号はハイレベルとなり、一致信号がローレベルの場合には、イネーブル信号はローレベルとなるものとする。
【００２５】
また、コントロール部１５０はハイレベルの一致信号に応答して、完了フラグ部１６０をセットするものとする。ここで、セットとは、フラグを初期状態である”０”から”１”にセットすることをいう。なお、完了フラグ部１６０のリセット（初期状態の”０”にすること）は、例えば、テスト信号Ｔがハイレベルになることに応答して行われるようになるものとする。なお、完了フラグ部１６０のフラグの状態は外部端子、例えば、入出力ポートの１つから確認できるように、出力するものとする。
【００２６】
出力ゲート１３０は、ハイレベルのイネーブル信号に応答して、バスに転送されているデータをデータバッファ１４０へ転送可能とする。つまり、イネーブル信号がローレベルの時には、バスに転送されているデータをデータバッファ１４０へ転送しないようにしている。
【００２７】
データバッファ１４０は、出力ゲート１３０を介して転送されてくるデータを格納し、入出力ポート２０へ出力する。なお、データバッファ１４０の格納内容はテスト信号Ｔのハイレベルを受けることで初期化（通常動作時に影響を与えないような情報にする）されるものとすればよい。
【００２８】
このように、構成されたデータモニタ回路１００の動作について、以下に説明する。
【００２９】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０には、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、アドレスコンパレータ１２０の一致信号は常にローレベルとなる。よって、コントロール部１５０のイネーブル信号はローレベルとなる。よって、出力ゲート１３０からデータバッファ１４０にはデータの転送が行われることがない。よって、データモニタ回路１００による影響を受けることなく、入出力ポート１０、２０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のままで変化しない。よって、完了フラグ部１６０のフラグの状態を指示する端子が入出力ポートの１つであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００３０】
次に、不良解析のため、データの格納のためのメモリにおける所定のアドレス値の状態を監視する場合についてを説明する。
【００３１】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、データ格納のためのメモリの、監視したいメモリセルのアドレス情報を入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。この時、完了フラグ部１６０も初期状態の”０”にリセットされる。
【００３２】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われる。
【００３３】
この比較において、アドレスコンパレータ１２０がアドレス情報の一致を検出した場合には、アドレスコンパレータ１２０からハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部１５０は、イネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０へ転送する。データバッファ１４０はこのデータを格納し、入出力ポート２０へ出力する。なお、この時、コントロール部１５０は、ハイレベルの一致信号を受けたことに応答して、完了フラグ部１６０に対してフラグを”１”にセットする。なお、アドレスコンパレータ１２０が不一致を検出している間は、一致信号、イネーブル信号はローレベルのままであり、完了フラグ部１６０も、フラグが”０”のままである。
【００３４】
このように、完了フラグ部１６０のフラグが”１”になったことを確認することで、データの格納のためのメモリの、監視すべきアドレス情報に対するアクセスが行われたことをただちに知ることができ、また、入出力ポート２０から出力されている情報を確認することで、そのアドレス情報のメモリセルに書き込まれた（あるいは、読み出された）データを知ることができる。
【００３５】
以上のように、本発明の第１の実施の形態のデータモニタ回路１００により、マイクロコンピュータに内蔵されたプログラムを変更することなく、そのプログラムの実行状態にて、監視対象のメモリの所定のアドレス情報に対するデータの監視を行うことができる。
【００３６】
また、上述のように、データモニタ回路としての構成要素を大幅に追加するものでなく、複雑な制御もないので、容易に適用でき、このデータモニタ回路を内蔵しても、チップサイズが大型化することもない。
【００３７】
次に、本発明の第２の実施の形態であるデータモニタ回路について図面を用いて以下に説明する。図２は本発明の第２の実施の形態におけるデータモニタ回路２００の回路図である。なお、図２において、図１と同様な構成については、同様な符号を付けている。
【００３８】
図２において、特徴的なのは、データモニタ回路２００は、第２のアドレス格納手段であるプログラムメモリアドレスバッファ２１０、第２の比較手段であるアドレスコンパレータ２２０、第２のゲート手段である出力ゲート２３０が追加され、これらの追加に応じて変更されたコントロール部２５０を有することである。
【００３９】
プログラムメモリアドレスバッファ２１０は、テスト信号Ｔにてテストを指示する（例えば、ハイレベルの信号）場合に、マイクロコンピュータに設けられた入出力ポート５０から、マイクロコンピュータに内蔵される図示せぬプログラム格納のためのメモリの、監視すべきアドレス情報（プログラム格納のためのメモリのアドレス情報はプログラムメモリアドレスとも称される）を入力することで、この入力されたアドレス情報を格納し、出力するものである。
【００４０】
アドレスコンパレータ２２０は、プログラムメモリアドレスバッファ２１０に格納されたアドレス情報と、プログラムカウンタ６０で指示されているアドレス情報とを比較し、一致を検出するものである。プログラムカウンタ６０とは、プログラムの実行時に用いられ、プログラム格納のためのメモリに対して、実行すべき処理の格納先であるアドレス情報を指示するものである。この検出結果は一致信号としてコントロール部２５０へ転送される。一致信号は例えば、ローレベルの場合には検出結果が不一致を、ハイレベルの場合には検出結果が一致を指示するものである。
【００４１】
コントロール部２５０は、アドレスコンパレータ１２０からの一致信号に応答して、第１の許可信号であるイネーブル信号を出力する機能に加え、アドレスコンパレータ２２０からの一致信号に応答して、第２の許可信号であるイネーブル信号を出力する。第２の許可信号としてのイネーブル信号は、例えば、アドレスコンパレータ２２０からの一致信号がハイレベル（一致を検出）の場合には、イネーブル信号はハイレベルとなり、一致信号がローレベル（不一致を検出）の場合には、イネーブル信号はローレベルとなるものとする。
【００４２】
また、コントロール部２５０は、アドレスコンパレータ１２０と２２０が両方とも一致を検出した時（アドレスコンパレータ１２０及び２２０から出力される一致信号それぞれからハイレベルの信号を受信した時）、完了フラグ部１６０にフラグとして”１”をセットするものである。
【００４３】
出力ゲート２３０は、第２の許可信号であるイネーブル信号（つまり、アドレスコンパレータ２２０の一致検出の応答したイネーブル信号）がハイレベルの時に、データバッファ１４０に格納されたデータを入出力ポート２０へ出力するものである。つまり、第２の許可信号であるイネーブル信号がローレベルの時は、出力ゲート２３０はデータバッファ１４０に格納されたデータを入出力ポート２０へ出力しないものである。
【００４４】
このように構成された、データモニタ回路２００の動作について、以下に説明する。
【００４５】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０及びプログラムメモリアドレスバッファ２１０には、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、アドレスコンパレータ１２０及び２２０の一致信号はそれぞれ常にローレベルとなる。よって、コントロール部２５０の２つのイネーブル信号はローレベルとなる。よって、出力ゲート１３０からデータバッファ１４０にはデータの転送が行われることがなく、出力ゲート２３０からデータバッファ１４０のデータが入出力ポート２３０へ転送されることもない。よって、データモニタ回路２００による影響を受けることなく、入出力ポート１０、２０、５０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のままで変化しない。よって、完了フラグ部１６０のフラグの状態を指示する端子が入出力ポートの１つであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００４６】
次に、不良解析のため、所定の処理の実行時における、データの格納のためのメモリにおける所定のアドレス値の状態を監視する場合についてを説明する。
【００４７】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、監視したいアドレス値のアドレス情報を入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。同様に、入出力ポート５０から、条件として、ある所定の処理の実行時であることとした場合、プログラム格納のためのメモリの、その所定の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ２１０に格納する。この時、完了フラグ部１６０も初期状態の”０”にリセットされる。
【００４８】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われる。同様に、プログラムカウンタ６０で指示されるアドレス情報とプログラムメモリアドレスバッファ２１０に格納されているアドレス情報との比較がアドレスコンパレータ２２０にて行われる。
【００４９】
この比較において、アドレスコンパレータ１２０がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部２５０は、出力ゲート１３０に対するイネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０へ転送する。しかしながら、アドレスコンパレータ２２０がアドレス情報の一致を検出していない場合は、コントロール部２５０から出力ゲート２３０をデータ転送可能とするハイレベルのイネーブル信号が供給されていない（つまり、出力ゲート２３０に供給されるイネーブル信号はローレベルのままである）。このため、データバッファ１４０に格納されたデータは入出力ポート２０には出力されない。なお、完了フラグ部１６０も、フラグが”０”のままである。つまり、アドレスコンパレータ２２０が一致を検出していない間は、アドレスコンパレータ１２０が一致を検出する度にデータバッファ１４０の内容は更新される。
【００５０】
次に、アドレスコンパレータ２２０がアドレス情報の一致を検出した場合には、アドレスコンパレータ２２０からハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部２５０は、出力ゲート２３０に対するイネーブル信号をハイレベルにする。このイネーブル信号のハイレベルに応答して、出力ゲート２３０は、この時にデータバッファ１４０に格納されているデータを入出力ポート２０へ出力する。この時、コントロール部２５０は、２つのアドレスコンパレータ１２０、２２０の一致信号がそれぞれハイレベルになったことに応答して、完了フラグ部１６０に対してフラグとして”１”をセットする。
【００５１】
このように、本発明の第２の実施の形態のおけるデータモニタ回路２００では、所定の処理の実行時までに、監視すべきメモリの特定のアドレス情報に書き込み／読み出しされたデータを監視することができるので、より限定した条件での監視を可能としている。よって、不良解析がより確実に、より短時間に行えることができる。
【００５２】
また、第１の実施の形態と比べてにても、大幅な構成の追加はなく、制御を複雑にすることはないので、チップサイズが大型化することもない。
【００５３】
次に、本発明の第３の実施の形態であるデータモニタ回路について図面を用いて以下に説明する。図３は本発明の第３の実施の形態におけるデータモニタ回路３００の回路図である。なお、図３において、図２と同様な構成については、同様な符号を付けている。
【００５４】
図３において、特徴的なのは、第１の選択手段であるアドレスバッファセレクタ３１０、複数（図３中においては説明簡略化のために３つ）の副格納部として第２のアドレス情報手段を構成する３つのプログラムメモリアドレスバッファ３２０、３３０、３４０、第２の選択手段であるアドレスバッファセレクタ３５０がデータモニタ回路の構成として追加され、この追加に伴い変更されたコントロール部３６０を有することである。
【００５５】
アドレスバッファセレクタ３１０はセレクト信号Ｓにより順次プログラムメモリアドレスバッファ３２０、３３０、３４０のいずれか１つを選択し、入出力ポート５０から入力される、マイクロコンピュータに内蔵される図示せぬプログラム格納のためのメモリの、監視すべきアドレス情報を選択された１つのプログラムメモリアドレスバッファに出力する。なお、セレクト信号としては、例えば、２ビットの情報を有する信号であれば３つのプログラムメモリアドレスバッファを選択可能であるが、これに限らない。例えば、セレクト信号Ｓを１ビットの信号とし、クロック信号のように、パルスの数で選択対象を切り換えるものでもよく、この場合、セレクト信号Ｓの代わりにテスト信号Ｔを用いてもよい。
【００５６】
プログラムメモリアドレスバッファ３２０、３３０、３４０は、それぞれテスト信号Ｔにてテストを指示する（例えば、ハイレベルの信号）場合に、アドレスバッファセレクタ３１０を介して入出力ポート５０から、マイクロコンピュータに内蔵される図示せぬプログラム格納のためのメモリの、監視すべきアドレス情報を入力することで、この入力されたアドレス情報を格納し、出力するものである。この時、監視すべきアドレス情報のうち、優先順位の高いものから順にプログラムメモリアドレスバッファ３２０、３３０、３４０の順に格納しておく。
【００５７】
アドレスバッファセレクタ３５０は、順次プログラムメモリアドレスバッファ３２０、３３０、３４０のいずれか１つを選択し、選択されたプログラムメモリアドレスバッファから出力されているアドレス情報をアドレスコンパレータ２２０に出力するものである。アドレスバッファセレクタ３５０は、例えば、テスト信号Ｔのハイレベルにて、初期状態としてプログラムメモリアドレスバッファ３２０を選択するものとする。また、アドレスバッファセレクタ３５０は、アドレスコンパレータ２２０の一致信号毎に、順次プログラムメモリアドレスバッファ３３０、３４０の順に選択するものである。
【００５８】
コントロール部３６０は、出力ゲート１３０に対しては、第２の実施の形態と同様な条件で、出力ゲート１３０へイネーブル信号を出力するが、出力ゲート２３０に対しては、アドレスコンパレータ２２０からの一致信号のハイレベルを３回受信した時（つまり、３つのプログラムメモリアドレスバッファ３２０、３３０、３４０それぞれに格納されたアドレス情報に対して一致を検出した時）、出力ゲート２３０に対するイネーブル信号をハイレベル（つまり、データバッファ１４０に格納されたデータを入出力ポート２０へ出力可能とする）にするものである。
【００５９】
なお、このコントロール部３６０を第２の実施の形態におけるコントロール部２５０とし、コントロール部３６０の上記動作をアドレスコンパレータ２２０に持たせてもよい。つまり、このようにした場合、アドレスコンパレータ２２０は一致を検出する毎に、コントロール部２５０へ転送する一致信号とは別の一致信号にてアドレスバッファセレクタ３５０の選択対象を変更し、３つのプログラムメモリアドレスバッファに格納したアドレス情報の一致をそれぞれ検出した場合に、アドレスコンパレータ２２０は、コントロール部２５０へハイレベルの一致信号を転送するようにすればよい。
【００６０】
このように構成された、データモニタ回路３００の動作について、以下に説明する。
【００６１】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０及び少なくとも初期選択されているプログラムメモリアドレスバッファ３２０には、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、第２の実施の形態と同様に、出力ゲート１３０からデータバッファ１４０にはデータの転送が行われることがなく、出力ゲート２３０からデータバッファ１４０のデータが入出力ポート２３０へ転送されることもない。よって、データモニタ回路３００による影響を受けることなく、入出力ポート１０、２０、５０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のままで変化しない。よって、完了フラグ部１６０のフラグの状態を指示する端子が入出力ポートの１つであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００６２】
次に、不良解析のため、いくつかの所定の処理の実行の後、特定の処理の実行時における、データの格納のためのメモリにおける所定のアドレス値の状態を監視する場合についてを説明する。
【００６３】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、データ格納のためのメモリの、監視したいメモリセルのアドレス情報を入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。同様に、入出力ポート５０から、条件として、いくつかの所定の処理（例えば、まず、第１の処理が実行されることが最優先の条件で、次に、第１の処理の実行後に第２の処理が行われることが次に優先される条件）の実行後に、ある特定の処理（例えば、第１の処理、第２の処理がそれぞれ順次行われ、その後に行われる第３の処理）の実行時であることとした場合、まず、プログラム格納のためのメモリの、第１の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ３２０に格納する。次に、プログラム格納のためのメモリの、第２の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ３３０に格納する。次に、プログラム格納のためのメモリの、第３の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ３４０に格納する。この格納は、アドレスバッファセレクタ３１０の上述の動作により実現可能である。この時、完了フラグ部１６０も初期状態の”０”にリセットされる。
【００６４】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われる。同様に、プログラムカウンタで指示されるアドレス情報とアドレスバッファセレクタ３５０で初期選択されているプログラムメモリアドレスバッファ３２０に格納されているアドレス情報との比較がアドレスコンパレータ２２０にて行われる。
【００６５】
この比較において、アドレスコンパレータ１２０がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部３６０は、出力ゲート１３０に対するイネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０へ転送する。しかしながら、アドレスコンパレータ２２０がアドレス情報の一致を検出していない場合は、コントロール部３６０から出力ゲート２３０をデータ転送可能とするハイレベルのイネーブル信号が供給されていない（つまり、出力ゲート２３０に供給されるイネーブル信号はローレベルのままである）。このため、データバッファ１４０に格納されたデータは入出力ポート２０には出力されない。なお、完了フラグ部１６０も、フラグが”０”のままである。つまり、アドレスコンパレータ２２０が一致を検出していない間は、アドレスコンパレータ１２０が一致を検出する度にデータバッファ１４０の内容は更新される。
【００６６】
次に、アドレスコンパレータ２２０がアドレス情報の一致を検出した場合には、アドレスコンパレータ２２０からハイレベルの一致信号が出力される。ハイレベルの一致信号は、コントロール部３６０に転送される。コントロール部３６０は１回目のアドレスコンパレータ２２０からのハイレベルの一致信号の受信を記憶する。この場合はコントロール部３６０は、出力ゲート２３０に対するイネーブル信号をローレベルのままである。このため出力ゲート２３０は、この時にデータバッファ１４０に格納されているデータを入出力ポート２０へ出力しない。また、アドレスコンパレータ２２０の一致の検出に応答して、アドレスバッファセレクタ３５０は、アドレスコンパレータ２２０に転送するアドレス情報をプログラムメモリアドレスバッファ３３０に格納されているアドレス情報に切り換える。
【００６７】
なお、アドレスコンパレータ２２０が再び一致検出を開始し、プログラムメモリアドレスバッファ３２０、３３０、３４０に格納された全てのアドレス情報に対して一致の検出がされるまでは、アドレスコンパレータ１２０が一致を検出する度にデータバッファ１４０の内容は更新される。
【００６８】
このようなアドレスコンパレータ２２０の一致検出は、一致の検出がされる毎に、対象のプログラムメモリアドレスバッファを切り換えて、プログラムメモリアドレスバッファ３２０、３３０、３４０の順に行われる。
【００６９】
次に、アドレスコンパレータ２２０が既に、プログラムメモリアドレスバッファ３２０及び３３０に対して一致の検出をしており、その後に、アドレスコンパレータ２２０がプログラムメモリアドレスバッファ３４０に格納されたアドレス情報に対して一致を検出した場合には、アドレスコンパレータ２２０からハイレベルの一致信号が出力される。ハイレベルの一致信号はコントロール部３６０に入力される。この時のアドレスコンパレータ２２０からのハイレベルの一致信号は３回目となるので、コントロール部３６０は、出力ゲート２３０に対するイネーブル信号をハイレベルにする。このイネーブル信号のハイレベルに応答して、出力ゲート２３０は、この時にデータバッファ１４０に格納されているデータを入出力ポート２０へ出力する。この時、コントロール部３６０は、アドレスコンパレータ１２０の一致信号がハイレベルになり、アドレスコンパレータ２２０の一致信号が３回ハイレベルになったことに応答して、完了フラグ部１６０に対してフラグとして”１”をセットする。
【００７０】
このように、本発明の第３の実施の形態のおけるデータモニタ回路３００では、いくつかの所定の処理が実行された後に、特定の処理の実行時までに、監視すべきメモリの特定のアドレス情報に書き込み／読み出しされたデータを出力することができるので、より限定した条件（処理に追従した条件）での監視を可能としている。よって、不良解析がより確実に、より短時間に行えることができる。
【００７１】
また、第２の実施の形態と比べてにても、大幅な構成の追加はなく、制御を複雑にすることはないので、チップサイズが大型化することもない。
【００７２】
次に、第４の実施の形態におけるデータモニタ回路について図面を用いて以下に説明する。図４は本発明の第４の実施の形態におけるデータモニタ回路４００の回路図である。なお、図４において、図２と同様な構成については、同様な符号を付けている。
【００７３】
図４において、特徴的なのは、図２のデータモニタ回路２００に比べて、データメモリアドレスバッファ４１０、アドレスコンパレータ４２０、出力ゲート４６０、データバッファ４７０、出力ゲート４８０、データバッファ有効フラグ部４４０が追加され、この追加に伴い変更されたコントロール部４５０を有することである。
【００７４】
データメモリアドレスバッファ４１０は、データメモリアドレスバッファ１１０と同様な機能を有し、入出力ポート７０から入力される、データ格納のための、監視すべきアドレス情報を格納するものである。
【００７５】
アドレスコンパレータ４２０は、アドレスコンパレータ１２０と同様な機能を有し、データメモリアドレスバッファ４１０に格納されたアドレス情報とバスに転送されるアドレス情報とを比較して、一致を検出するものである。
【００７６】
コントロール部４５０は、アドレスコンパレータ１２０、４２０の一致の検出（一致を検出した際に各アドレスコンパレータからそれぞれハイレベルの一致信号を出力）に応答して、それぞれに対応したハイレベルのイネーブル信号を出力するものである。なお、アドレスコンパレータ１２０、４２０が不一致を検出（ローレベルの一致信号を出力）している時は、コントロール部４５０はそれぞれローレベルのイネーブル信号を出力している。
【００７７】
また、コントロール部４５０は、アドレスコンパレータ１２０、４２０の一致検出状態（アドレスコンパレータ１２０のみが一致を検出しているか、アドレスコンパレータ４２０のみが一致を検出しているか、２つのアドレスコンパレータがともに一致を検出しているか、２つのアドレスコンパレータがともに不一致を検出しているか）を指示する情報をデータバッファ有効フラグ部４４０に転送する。この情報は、少なくとも２ビット分の情報があればよい。なお、この情報の転送はアドレスコンパレータ２２０が一致を検出した場合に、コントロール部４５０からデータバッファフラグ部４４０に転送されるものである。データバッファフラグ部４４０の内容は、テスト信号Ｔにて初期化（例えば、”００”）され、マイクロコンピュータの外部端子、例えば、入出力ポートから出力されるものとする。
【００７８】
出力ゲート４６０は、出力ゲート１３０と同様な機能を有し、アドレスコンパレータ４２０における一致の検出の応答してコントロール部４５０から出力されるハイレベルのイネーブル信号に応答して、バスに転送されているデータをデータバッファ４７０へ出力するものである。つまり、アドレスコンパレータ４２０が不一致を検出していることを指示するローレベルのイネーブル信号の時は、バスに転送されているデータをデータバッファ４７０へ出力しない。
【００７９】
データバッファ４７０は、データバッファ１４０と同様な機能を有し、出力ゲート４６０を介して転送されるデータを格納し、出力するものである。
【００８０】
出力ゲート４８０は、出力ゲート２３０と同様な機能を有し、アドレスコンパレータ２２０が一致を検出した際に出力するハイレベルの一致信号に応答して、コントロール部４５０から出力されるイネーブル信号を受けて、データバッファ４７０に格納されたデータを入出力ポート８０へ出力するものである。つまり、アドレスコンパレータ２２０が不一致を検出している場合に、コントロール部４５０が出力するローレベルのイネーブル信号を受信している時は、出力ゲート４８０はデータバッファ４７０に格納されたデータを出力しない。なお、出力ゲート４８０に入力されるイネーブル信号は、出力ゲート２３０に入力されるイネーブル信号と同様である。
【００８１】
つまり、第４の実施の形態におけるデータモニタ回路４００は、第１のアドレス格納手段を複数（図４中では、説明簡略のために２つとしている）の副格納部（データメモリアドレスバッファ１１０、４１０）から構成しているものであり、これに伴い、第１の比較手段（アドレスコンパレータ１２０、４２０）、第１のゲート手段（出力ゲート１３０、４６０）、第１のデータ格納手段（データバッファ１４０、４７０）、第２のゲート手段（出力ゲート２３０、４８０）をそれぞれ複数（対応する数）設けているものである。このため、データを格納するためのメモリの、監視すべきアドレス情報を複数設定することが可能である。
【００８２】
このように構成されたデータモニタ回路４００の動作についてを以下に説明する。
【００８３】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０、４１０は、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、第２の実施の形態と同様に、出力ゲート１３０からデータバッファ１４０へのデータの転送、出力ゲート４６０からデータバッファ４７０へのデータ転送ともに行われることがなく、出力ゲート２３０からデータバッファ１４０のデータが入出力ポート２０へ転送されること、及び出力ゲート４８０からデータバッファ４７０のデータが入出力ポート８０へ転送されることがない。よって、データモニタ回路４００による影響を受けることなく、入出力ポート１０、２０、５０、７０、８０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のまま、データバッファ有効フラグ部４４０の情報も”００”のままで変化しない。よって、完了フラグ部１６０のフラグの状態やデータバッファ有効フラグ部４４０の情報を指示する端子が入出力ポートであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００８４】
次に、不良解析のため、特定の処理の実行時における、データの格納のためのメモリにおける、いくつかの所定のアドレス値の状態を監視する場合についてを説明する。
【００８５】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、データ格納のためのメモリの、監視したいメモリセルのアドレス情報の１つを入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。同様に、入出力ポート７０から、監視したいメモリセルのアドレス情報の他の１つを入力し、このアドレス情報をデータメモリアドレスバッファ４１０に格納する。同様に、入出力ポート５０から、条件として、ある特定の処理の実行時であることとした場合、プログラム格納のためのメモリの、特定の処理が格納されているアドレス情報を入力し、このアドレス情報をデータプログラムメモリアドレスバッファ２１０に格納する。この時、完了フラグ部１６０も初期状態の”０”にリセットされ、データバッファ有効フラグ部４４０の情報も”００”にリセットされる。
【００８６】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われ、転送されているアドレス情報とデータメモリアドレスバッファ４１０に格納されているアドレス情報との比較がアドレスコンパレータ４２０にて行われる。同様に、プログラムカウンタ６０で指示されるアドレス情報とプログラムメモリアドレスバッファ２１０に格納されているアドレス情報との比較がアドレスコンパレータ２２０にて行われる。
【００８７】
この比較において、アドレスコンパレータ１２０（あるいはアドレスコンパレータ４２０）がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部４５０は、出力ゲート１３０（あるいは４６０）に対するイネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０（あるいは４６０）は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０（あるいは４７０）へ転送する。しかしながら、アドレスコンパレータ２２０がアドレス情報の一致を検出していない場合は、コントロール部４５０から出力ゲート２３０及び４８０をデータ転送可能とするハイレベルのイネーブル信号が供給されていない（つまり、出力ゲート２３０及び４８０に供給されるイネーブル信号はローレベルのままである）。このため、データバッファ１４０（あるいは４７０）に格納されたデータは入出力ポート２０（あるいは８０）には出力されない。なお、完了フラグ部１６０も、フラグが”０”のまま、データバッファ有効フラグ部も、”００”のままである。つまり、アドレスコンパレータ２２０が一致を検出していない間は、アドレスコンパレータ１２０（あるいは４２０）が一致を検出する度にデータバッファ１４０（あるいは４７０）の内容は更新される。
【００８８】
次に、アドレスコンパレータ２２０がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部４５０は、出力ゲート２３０及び４８０に対するイネーブル信号をハイレベルにする。このイネーブル信号のハイレベルに応答して、出力ゲート２３０及び４８０は、それぞれ、この時にデータバッファ１４０及び４７０に格納されているデータを入出力ポート２０及び８０へ出力する。この時、コントロール部４５０は、３つのアドレスコンパレータ１２０、４２０、２２０の一致信号がそれぞれハイレベルになったことに応答して、完了フラグ部１６０に対してフラグとして”１”をセットする。
【００８９】
なお、アドレスコンパレータ２２０が一致を検出した時に、アドレスコンパレータ１２０が既に一致を検出しており、アドレスコンパレータ４２０が一度も一致を検出していない場合に、データバッファ有効フラグ部４４０の情報は”０１”となる。また、アドレスコンパレータ２２０が一致を検出した時に、アドレスコンパレータ４２０がともに、既に一致を検出しており、アドレスコンパレータ１２０が一度も一致を検出していない場合に、データバッファ有効フラグ部４４０の情報は”１０”となる。また、アドレスコンパレータ２２０が一致を検出した時に、アドレスコンパレータ１２０、４２０が既に一致を検出している場合に、データバッファ有効フラグ部４４０の情報は”１１”となる。なお、このデータバッファ有効フラグ部４４０の機能を完了フラグ部１６０に持たせて兼用するようにしてもよい。
【００９０】
このように、本発明の第４の実施の形態のおけるデータモニタ回路４００では、所定の処理の実行時までに、監視すべきメモリの複数の特定のアドレス情報に書き込み／読み出しされたデータを出力することができるので、より高速な不良解析を可能としている。よって、不良解析がより確実に、より短時間に行えることができる。
【００９１】
また、第２の実施の形態と比べてにても、大幅な構成の追加はなく、制御を複雑にすることはないので、チップサイズが大型化することもない。
【００９２】
また、データバッファ有効フラグ部４４０により、入出力ポート２０、８０から出力されている情報がどのような状態のものかをただちに知ることができる。
【００９３】
以上、詳細に説明したが、本発明のデータモニタ回路は上記実施の形態の構成に限定されるものではない。例えば、データモニタアドレスバッファやプログラムメモリアドレスバッファは上記実施例の数に限られるものではない。また、各バッファへの入力や各バッファからの出力を入出力ポートを利用するものとしたが、他の端子でもよいことはいうまでもない。また、本発明のデータモニタ回路はマイクロコンピュータに内蔵されるものとして説明したが、本発明のデータモニタ回路と同様な動作が可能であるならば、外部装置としてもよい。また、監視対象となるデータ格納のためのメモリは少なくとも読み出しが行えるものであればよいことは言うまでもない。また、各実施の形態の特徴部分を組み合わせて適用すること（例えば、第３の実施の形態と第４の実施の形態のそれぞれの特徴を有するデータモニタ回路）も可能である。
【００９４】
【発明の効果】
本発明のデータモニタ回路を適用することにより、プログラムの実行中に、不良解決を確実に行うことを実現することができる。
【００９５】
また、本発明は、上記目的を簡単な構成で行うことができる。
【００９６】
また、本発明は、上記目的をより高速に行うことができる。
【００９７】
また、本発明は、上記目的を、複雑な条件に対しても確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すデータモニタ回路１００の回路ブロック図である。
【図２】本発明の第２の実施の形態を示すデータモニタ回路２００の回路ブロック図である。
【図３】本発明の第３の実施の形態を示すデータモニタ回路３００の回路ブロック図である。
【図４】本発明の第４の実施の形態を示すデータモニタ回路４００の回路ブロック図である。
【符号の説明】
１０、２０、５０、７０、８０ 入出力ポート
３０ バス
１００、２００、３００、４００ データモニタ回路
１１０、４１０ データメモリアドレスバッファ
１２０、２２０、４２０ アドレスコンパレータ
２１０、３２０、３３０、３４０ プログラムメモリアドレスバッファ
１４０、４７０ データバッファ
１３０、２３０、４６０、４８０ 出力ゲート
１５０、２５０、３６０、４５０ コントロール部
１６０ 完了フラグ部
４４０ データバッファ有効フラグ部
【発明の属する技術分野】
本発明は、マイクロコンピュータに内蔵され、マイクロコンピュータ内で扱われるデータの格納を行うメモリ手段、例えば、ランダムアクセスメモリ（以下、ＲＡＭと称する）や電気的に消去可能なＲＯＭ（以下、ＥＥＰＲＯＭと称する）等の不良を特定するためのデータモニタ回路に関する。
【０００２】
【従来の技術】
近年、マイクロコンピュータはその集積度、性能が飛躍的に向上している。このマイクロコンピュータは、１つの集積回路チップ（以下、単にチップと称する）に様々な構成要素を集積して構成されている。特に、マイクロコンピュータの構成としては、マイクロコンピュータ内の各構成要素の動作制御を行う中央処理装置、マイクロコンピュータ内で扱われるデータを格納する第１のメモリ手段であるＲＡＭやＥＥＰＲＯＭ等、マイクロコンピュータにおける様々な処理のためのプログラムを格納する第２のメモリ手段である読み出し専用のメモリ（以下、ＲＯＭと称する）、これらメモリにおけるアドレス情報やデータを転送するためのバスがある。
【０００３】
このようなマイクロコンピュータにおいて、内蔵されているデータ格納のためのメモリにおける不良が生じたとする。この不良解析としては、このメモリに対してデータの書き込み／読み出しを実行し、その読み出されたデータの状態によって不良箇所を特定するようにしていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のように単にデータ格納のためのメモリに対してデータの書き込み／読み出しを実行するだけでは不良箇所の発見に時間がかかり、また、不良箇所の発見ができないことがある。例えば、プログラム中に設定されている特定の処理の実行後にデータ格納のためのメモリに不良が生ずる場合、その特定の処理の実行も重要な不良の要因となるためである。このような場合、プログラム中に不良箇所チェック用のプログラムを挿入して、不良現象が再現されるプログラムの実行中に不良箇所を特定できればよい。
【０００５】
しかしながら、プログラムを格納しておくＲＯＭにはマスクＲＯＭを用いること、及び、ワンタイムプログラム（以下、ＯＴＰと称する）型のマイクロコンピュータのように、マイクロコンピュータに内蔵されたメモリ中のプログラムが変更できないものがある。このため、プログラム中にチェック用プログラムを挿入できず、不良解析ができないことになってしまう課題があった。
【０００６】
本発明は、上記課題を解決するため、プログラムの実行中に、不良解決を確実に行うことを目的とする。
【０００７】
また、本発明は、上記目的を簡単な構成で行うことを目的とする。
【０００８】
また、本発明は、上記目的をより高速に行うことを目的とする。
【０００９】
また、本発明は、上記目的を、複雑な条件に対しても確実に行うことを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明のデータモニタ回路は、所定のプログラムに従って、少なくともデータの読み出しがバスを介して行われる第１のメモリ手段に対して、バスに転送されるデータを監視するデータモニタ回路において、メモリ手段の、監視すべきアドレス情報を格納する第１のアドレス格納手段と、所定のプログラムに従って指示されるアドレス情報をバスを介して入力し、第１のアドレス格納手段に格納されたアドレス情報との一致を検出する第１の比較手段と、バスに転送されているデータを格納する第１のデータ格納手段と、第１の許可信号に応答して、バスに転送されているデータを第１のデータ格納手段に転送する第１のゲート手段と、第１の比較手段の検出結果に従って第１の許可信号を出力する制御手段と、を有するものである。
【００１１】
また、本発明のデータモニタ回路は、制御手段は、第１の許可信号の出力とともに第１の比較手段の検出結果を指示する指示情報を出力し、データモニタ回路は、指示情報を格納し、出力する指示情報格納手段を有するものであってもよい。
【００１２】
また、本発明のデータモニタ回路は、所定のプログラムは第２のメモリ手段に格納され、データモニタ回路は、第２のメモリ手段の、監視すべきアドレス情報を格納する第２のアドレス格納手段と、所定のプログラムに対するプログラムカウンタで指示するアドレス情報と第２のアドレス格納手段に格納されたアドレス情報との一致を検出する第２の比較手段と、第２の許可信号に応答して、第１のデータ格納手段に格納されているデータを外部へ出力する第２のゲート手段とを有し、制御手段は、第２の比較手段の検出結果に従って第２の許可信号を出力するものであってもよい。
【００１３】
また、本発明のデータモニタ回路は、第２のアドレス格納手段は、第２のメモリ手段の、監視すべきのアドレス情報を複数格納するｎ個（ただし、ｎは２以上の整数）の副格納部を有し、データモニタ回路は、第１の選択手段、及び第２の選択手段を有し、第１の選択手段により、監視すべきアドレス情報の優先順位の高い順に第１の副格納部から第ｎの副格納部に格納し、第２の選択手段により、第２の比較手段に優先順位の高い順に監視すべきのアドレス情報を、副格納部から転送するものであってもよい。
【００１４】
また、本発明のデータモニタ回路は、第２の選択手段は、第２の比較手段の検出結果に応じて、第２の比較手段に転送する副格納部に格納されたアドレス情報を切り換えるものであってもよい。
【００１５】
また、本発明のデータモニタ回路は、第１のアドレス格納手段は、メモリ手段の、監視すべきアドレス情報を複数格納するｎ個（ただし、２以上の整数）の副格納部を有し、第１の比較手段は、ｎ個の副格納部に格納されたアドレス情報とバスに転送されるアドレス情報とをそれぞれ比較するｎ個の比較部を有し、第１の許可信号は、ｎ個の比較部の検出結果に応じたｎ個の許可信号からなり、第１のデータ格納手段はｎ個の副格納部を有し、第１のゲート手段及び第２のゲート手段は第１のデータ格納手段のｎ個の副格納部にそれぞれ対応したｎ個の副ゲート部を有し、第１のゲート手段のｎ個の副ゲート部はそれぞれｎ個の許可信号の１つに応答してバスに転送されているデータを第１のデータ格納手段のｎ個の副格納部の対応する１つに転送し、第２のゲート手段のｎ個の副ゲート部は第２の許可信号に応答して第１のデータ格納手段に格納されているデータを外部に出力するものであってもよい。
【００１６】
また、本発明のデータモニタ回路は、制御手段は、第２の許可信号の出力とともに第２の比較手段の検出結果を指示する指示情報を出力し、データモニタ回路は、指示情報を格納し、出力する指示情報格納手段を有するものであってもよい。
【００１７】
【発明の実施の形態】
本発明のデータモニタ回路についてを図面を用いて以下に詳細に説明する。図１は本発明の第１の実施の形態におけるデータモニタ回路１００の回路図である。なお、データモニタ回路１００はマイクロコンピュータに内蔵されるものとして示してある。
【００１８】
また、バスはアドレス情報とデータとを共通のバスで転送されるものと、アドレス情報転送用のアドレスバスとデータ転送用のデータバスとをそれぞれ設けるものとあるが、図中では共通のバスで転送されるものとして示している。アドレスバスとデータバスとをそれぞれ設けるものについてはアドレス情報はアドレスバスにて、データはデータバスにて転送されるものとして考慮すれば本発明は適用可能であることはいうまでもない。また、この場合、アドレス情報（データ）を誤ってデータ（アドレス情報）として扱ってしまうことを抑制でき、アドレス情報とデータとを、可能な場合に並行して転送することができよりよい。
【００１９】
図１において、１０、２０はマイクロコンピュータ内部の構成要素（例えば、データモニタ回路１００）と外部とのデータ等の授受を行う入出力ポートである。なお、入出力ポート１０は、本発明においてはデータ等の受信をするだけのものでもよく、入出力ポート２０は、本発明においてはデータ等の送信をするだけのものでもよい。実施の形態においては、入出力ポートを用いれば、端子数の削減されたマイクロコンピュータに対して本発明の適用が可能であることを示している。
【００２０】
また、図１において、３０はバスであり、上述のように、アドレス情報とデータとを共通に転送するものでも、アドレス情報を転送するためのアドレスバスとデータを転送するためのデータバスとがそれぞれ設けられているものでもよい。
【００２１】
次に、データモニタ回路１００について、次に詳細に説明する。データモニタ回路１００は、第１のアドレス格納手段であるデータメモリアドレスバッファ１１０、第１の比較手段であるアドレスコンパレータ１２０、第１のゲート手段である出力ゲート１３０、第１のデータ格納手段であるデータバッファ１４０、制御手段であるコントロール部１５０、及び指示情報格納手段である完了フラグ部１６０を有する。
【００２２】
データメモリアドレスバッファ１１０は、テスト信号Ｔにてテストを指示する（例えば、ハイレベルの信号）場合に、入出力ポート１０から、マイクロコンピュータに内蔵される図示せぬデータの格納のためのメモリの、監視すべきアドレス情報（なお、データの格納のためのメモリのアドレス情報はデータメモリアドレスとも称される）を入力することで、この入力されたアドレス情報を格納し、出力するものである。なお、テスト信号Ｔがテストを指示していない（例えば、ローレベルの信号）場合には、入出力ポート１０から入力される信号はデータメモリアドレスバッファ１１０には格納されない。
【００２３】
アドレスコンパレータ１２０は、プログラムの実行中にバス３０で転送されるアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報とを比較し、その一致を検出するものである。この検出結果は一致信号としてコントロール部１５０へ転送される。一致信号は例えば、ローレベルの場合には検出結果が不一致を、ハイレベルの場合には検出結果が一致を指示するものである。
【００２４】
コントロール部１５０は、アドレスコンパレータ１２０の一致信号に応答して第１の許可信号であるイネーブル信号を出力するものである。例えば、一致信号がハイレベルの場合には、イネーブル信号はハイレベルとなり、一致信号がローレベルの場合には、イネーブル信号はローレベルとなるものとする。
【００２５】
また、コントロール部１５０はハイレベルの一致信号に応答して、完了フラグ部１６０をセットするものとする。ここで、セットとは、フラグを初期状態である”０”から”１”にセットすることをいう。なお、完了フラグ部１６０のリセット（初期状態の”０”にすること）は、例えば、テスト信号Ｔがハイレベルになることに応答して行われるようになるものとする。なお、完了フラグ部１６０のフラグの状態は外部端子、例えば、入出力ポートの１つから確認できるように、出力するものとする。
【００２６】
出力ゲート１３０は、ハイレベルのイネーブル信号に応答して、バスに転送されているデータをデータバッファ１４０へ転送可能とする。つまり、イネーブル信号がローレベルの時には、バスに転送されているデータをデータバッファ１４０へ転送しないようにしている。
【００２７】
データバッファ１４０は、出力ゲート１３０を介して転送されてくるデータを格納し、入出力ポート２０へ出力する。なお、データバッファ１４０の格納内容はテスト信号Ｔのハイレベルを受けることで初期化（通常動作時に影響を与えないような情報にする）されるものとすればよい。
【００２８】
このように、構成されたデータモニタ回路１００の動作について、以下に説明する。
【００２９】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０には、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、アドレスコンパレータ１２０の一致信号は常にローレベルとなる。よって、コントロール部１５０のイネーブル信号はローレベルとなる。よって、出力ゲート１３０からデータバッファ１４０にはデータの転送が行われることがない。よって、データモニタ回路１００による影響を受けることなく、入出力ポート１０、２０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のままで変化しない。よって、完了フラグ部１６０のフラグの状態を指示する端子が入出力ポートの１つであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００３０】
次に、不良解析のため、データの格納のためのメモリにおける所定のアドレス値の状態を監視する場合についてを説明する。
【００３１】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、データ格納のためのメモリの、監視したいメモリセルのアドレス情報を入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。この時、完了フラグ部１６０も初期状態の”０”にリセットされる。
【００３２】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われる。
【００３３】
この比較において、アドレスコンパレータ１２０がアドレス情報の一致を検出した場合には、アドレスコンパレータ１２０からハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部１５０は、イネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０へ転送する。データバッファ１４０はこのデータを格納し、入出力ポート２０へ出力する。なお、この時、コントロール部１５０は、ハイレベルの一致信号を受けたことに応答して、完了フラグ部１６０に対してフラグを”１”にセットする。なお、アドレスコンパレータ１２０が不一致を検出している間は、一致信号、イネーブル信号はローレベルのままであり、完了フラグ部１６０も、フラグが”０”のままである。
【００３４】
このように、完了フラグ部１６０のフラグが”１”になったことを確認することで、データの格納のためのメモリの、監視すべきアドレス情報に対するアクセスが行われたことをただちに知ることができ、また、入出力ポート２０から出力されている情報を確認することで、そのアドレス情報のメモリセルに書き込まれた（あるいは、読み出された）データを知ることができる。
【００３５】
以上のように、本発明の第１の実施の形態のデータモニタ回路１００により、マイクロコンピュータに内蔵されたプログラムを変更することなく、そのプログラムの実行状態にて、監視対象のメモリの所定のアドレス情報に対するデータの監視を行うことができる。
【００３６】
また、上述のように、データモニタ回路としての構成要素を大幅に追加するものでなく、複雑な制御もないので、容易に適用でき、このデータモニタ回路を内蔵しても、チップサイズが大型化することもない。
【００３７】
次に、本発明の第２の実施の形態であるデータモニタ回路について図面を用いて以下に説明する。図２は本発明の第２の実施の形態におけるデータモニタ回路２００の回路図である。なお、図２において、図１と同様な構成については、同様な符号を付けている。
【００３８】
図２において、特徴的なのは、データモニタ回路２００は、第２のアドレス格納手段であるプログラムメモリアドレスバッファ２１０、第２の比較手段であるアドレスコンパレータ２２０、第２のゲート手段である出力ゲート２３０が追加され、これらの追加に応じて変更されたコントロール部２５０を有することである。
【００３９】
プログラムメモリアドレスバッファ２１０は、テスト信号Ｔにてテストを指示する（例えば、ハイレベルの信号）場合に、マイクロコンピュータに設けられた入出力ポート５０から、マイクロコンピュータに内蔵される図示せぬプログラム格納のためのメモリの、監視すべきアドレス情報（プログラム格納のためのメモリのアドレス情報はプログラムメモリアドレスとも称される）を入力することで、この入力されたアドレス情報を格納し、出力するものである。
【００４０】
アドレスコンパレータ２２０は、プログラムメモリアドレスバッファ２１０に格納されたアドレス情報と、プログラムカウンタ６０で指示されているアドレス情報とを比較し、一致を検出するものである。プログラムカウンタ６０とは、プログラムの実行時に用いられ、プログラム格納のためのメモリに対して、実行すべき処理の格納先であるアドレス情報を指示するものである。この検出結果は一致信号としてコントロール部２５０へ転送される。一致信号は例えば、ローレベルの場合には検出結果が不一致を、ハイレベルの場合には検出結果が一致を指示するものである。
【００４１】
コントロール部２５０は、アドレスコンパレータ１２０からの一致信号に応答して、第１の許可信号であるイネーブル信号を出力する機能に加え、アドレスコンパレータ２２０からの一致信号に応答して、第２の許可信号であるイネーブル信号を出力する。第２の許可信号としてのイネーブル信号は、例えば、アドレスコンパレータ２２０からの一致信号がハイレベル（一致を検出）の場合には、イネーブル信号はハイレベルとなり、一致信号がローレベル（不一致を検出）の場合には、イネーブル信号はローレベルとなるものとする。
【００４２】
また、コントロール部２５０は、アドレスコンパレータ１２０と２２０が両方とも一致を検出した時（アドレスコンパレータ１２０及び２２０から出力される一致信号それぞれからハイレベルの信号を受信した時）、完了フラグ部１６０にフラグとして”１”をセットするものである。
【００４３】
出力ゲート２３０は、第２の許可信号であるイネーブル信号（つまり、アドレスコンパレータ２２０の一致検出の応答したイネーブル信号）がハイレベルの時に、データバッファ１４０に格納されたデータを入出力ポート２０へ出力するものである。つまり、第２の許可信号であるイネーブル信号がローレベルの時は、出力ゲート２３０はデータバッファ１４０に格納されたデータを入出力ポート２０へ出力しないものである。
【００４４】
このように構成された、データモニタ回路２００の動作について、以下に説明する。
【００４５】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０及びプログラムメモリアドレスバッファ２１０には、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、アドレスコンパレータ１２０及び２２０の一致信号はそれぞれ常にローレベルとなる。よって、コントロール部２５０の２つのイネーブル信号はローレベルとなる。よって、出力ゲート１３０からデータバッファ１４０にはデータの転送が行われることがなく、出力ゲート２３０からデータバッファ１４０のデータが入出力ポート２３０へ転送されることもない。よって、データモニタ回路２００による影響を受けることなく、入出力ポート１０、２０、５０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のままで変化しない。よって、完了フラグ部１６０のフラグの状態を指示する端子が入出力ポートの１つであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００４６】
次に、不良解析のため、所定の処理の実行時における、データの格納のためのメモリにおける所定のアドレス値の状態を監視する場合についてを説明する。
【００４７】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、監視したいアドレス値のアドレス情報を入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。同様に、入出力ポート５０から、条件として、ある所定の処理の実行時であることとした場合、プログラム格納のためのメモリの、その所定の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ２１０に格納する。この時、完了フラグ部１６０も初期状態の”０”にリセットされる。
【００４８】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われる。同様に、プログラムカウンタ６０で指示されるアドレス情報とプログラムメモリアドレスバッファ２１０に格納されているアドレス情報との比較がアドレスコンパレータ２２０にて行われる。
【００４９】
この比較において、アドレスコンパレータ１２０がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部２５０は、出力ゲート１３０に対するイネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０へ転送する。しかしながら、アドレスコンパレータ２２０がアドレス情報の一致を検出していない場合は、コントロール部２５０から出力ゲート２３０をデータ転送可能とするハイレベルのイネーブル信号が供給されていない（つまり、出力ゲート２３０に供給されるイネーブル信号はローレベルのままである）。このため、データバッファ１４０に格納されたデータは入出力ポート２０には出力されない。なお、完了フラグ部１６０も、フラグが”０”のままである。つまり、アドレスコンパレータ２２０が一致を検出していない間は、アドレスコンパレータ１２０が一致を検出する度にデータバッファ１４０の内容は更新される。
【００５０】
次に、アドレスコンパレータ２２０がアドレス情報の一致を検出した場合には、アドレスコンパレータ２２０からハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部２５０は、出力ゲート２３０に対するイネーブル信号をハイレベルにする。このイネーブル信号のハイレベルに応答して、出力ゲート２３０は、この時にデータバッファ１４０に格納されているデータを入出力ポート２０へ出力する。この時、コントロール部２５０は、２つのアドレスコンパレータ１２０、２２０の一致信号がそれぞれハイレベルになったことに応答して、完了フラグ部１６０に対してフラグとして”１”をセットする。
【００５１】
このように、本発明の第２の実施の形態のおけるデータモニタ回路２００では、所定の処理の実行時までに、監視すべきメモリの特定のアドレス情報に書き込み／読み出しされたデータを監視することができるので、より限定した条件での監視を可能としている。よって、不良解析がより確実に、より短時間に行えることができる。
【００５２】
また、第１の実施の形態と比べてにても、大幅な構成の追加はなく、制御を複雑にすることはないので、チップサイズが大型化することもない。
【００５３】
次に、本発明の第３の実施の形態であるデータモニタ回路について図面を用いて以下に説明する。図３は本発明の第３の実施の形態におけるデータモニタ回路３００の回路図である。なお、図３において、図２と同様な構成については、同様な符号を付けている。
【００５４】
図３において、特徴的なのは、第１の選択手段であるアドレスバッファセレクタ３１０、複数（図３中においては説明簡略化のために３つ）の副格納部として第２のアドレス情報手段を構成する３つのプログラムメモリアドレスバッファ３２０、３３０、３４０、第２の選択手段であるアドレスバッファセレクタ３５０がデータモニタ回路の構成として追加され、この追加に伴い変更されたコントロール部３６０を有することである。
【００５５】
アドレスバッファセレクタ３１０はセレクト信号Ｓにより順次プログラムメモリアドレスバッファ３２０、３３０、３４０のいずれか１つを選択し、入出力ポート５０から入力される、マイクロコンピュータに内蔵される図示せぬプログラム格納のためのメモリの、監視すべきアドレス情報を選択された１つのプログラムメモリアドレスバッファに出力する。なお、セレクト信号としては、例えば、２ビットの情報を有する信号であれば３つのプログラムメモリアドレスバッファを選択可能であるが、これに限らない。例えば、セレクト信号Ｓを１ビットの信号とし、クロック信号のように、パルスの数で選択対象を切り換えるものでもよく、この場合、セレクト信号Ｓの代わりにテスト信号Ｔを用いてもよい。
【００５６】
プログラムメモリアドレスバッファ３２０、３３０、３４０は、それぞれテスト信号Ｔにてテストを指示する（例えば、ハイレベルの信号）場合に、アドレスバッファセレクタ３１０を介して入出力ポート５０から、マイクロコンピュータに内蔵される図示せぬプログラム格納のためのメモリの、監視すべきアドレス情報を入力することで、この入力されたアドレス情報を格納し、出力するものである。この時、監視すべきアドレス情報のうち、優先順位の高いものから順にプログラムメモリアドレスバッファ３２０、３３０、３４０の順に格納しておく。
【００５７】
アドレスバッファセレクタ３５０は、順次プログラムメモリアドレスバッファ３２０、３３０、３４０のいずれか１つを選択し、選択されたプログラムメモリアドレスバッファから出力されているアドレス情報をアドレスコンパレータ２２０に出力するものである。アドレスバッファセレクタ３５０は、例えば、テスト信号Ｔのハイレベルにて、初期状態としてプログラムメモリアドレスバッファ３２０を選択するものとする。また、アドレスバッファセレクタ３５０は、アドレスコンパレータ２２０の一致信号毎に、順次プログラムメモリアドレスバッファ３３０、３４０の順に選択するものである。
【００５８】
コントロール部３６０は、出力ゲート１３０に対しては、第２の実施の形態と同様な条件で、出力ゲート１３０へイネーブル信号を出力するが、出力ゲート２３０に対しては、アドレスコンパレータ２２０からの一致信号のハイレベルを３回受信した時（つまり、３つのプログラムメモリアドレスバッファ３２０、３３０、３４０それぞれに格納されたアドレス情報に対して一致を検出した時）、出力ゲート２３０に対するイネーブル信号をハイレベル（つまり、データバッファ１４０に格納されたデータを入出力ポート２０へ出力可能とする）にするものである。
【００５９】
なお、このコントロール部３６０を第２の実施の形態におけるコントロール部２５０とし、コントロール部３６０の上記動作をアドレスコンパレータ２２０に持たせてもよい。つまり、このようにした場合、アドレスコンパレータ２２０は一致を検出する毎に、コントロール部２５０へ転送する一致信号とは別の一致信号にてアドレスバッファセレクタ３５０の選択対象を変更し、３つのプログラムメモリアドレスバッファに格納したアドレス情報の一致をそれぞれ検出した場合に、アドレスコンパレータ２２０は、コントロール部２５０へハイレベルの一致信号を転送するようにすればよい。
【００６０】
このように構成された、データモニタ回路３００の動作について、以下に説明する。
【００６１】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０及び少なくとも初期選択されているプログラムメモリアドレスバッファ３２０には、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、第２の実施の形態と同様に、出力ゲート１３０からデータバッファ１４０にはデータの転送が行われることがなく、出力ゲート２３０からデータバッファ１４０のデータが入出力ポート２３０へ転送されることもない。よって、データモニタ回路３００による影響を受けることなく、入出力ポート１０、２０、５０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のままで変化しない。よって、完了フラグ部１６０のフラグの状態を指示する端子が入出力ポートの１つであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００６２】
次に、不良解析のため、いくつかの所定の処理の実行の後、特定の処理の実行時における、データの格納のためのメモリにおける所定のアドレス値の状態を監視する場合についてを説明する。
【００６３】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、データ格納のためのメモリの、監視したいメモリセルのアドレス情報を入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。同様に、入出力ポート５０から、条件として、いくつかの所定の処理（例えば、まず、第１の処理が実行されることが最優先の条件で、次に、第１の処理の実行後に第２の処理が行われることが次に優先される条件）の実行後に、ある特定の処理（例えば、第１の処理、第２の処理がそれぞれ順次行われ、その後に行われる第３の処理）の実行時であることとした場合、まず、プログラム格納のためのメモリの、第１の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ３２０に格納する。次に、プログラム格納のためのメモリの、第２の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ３３０に格納する。次に、プログラム格納のためのメモリの、第３の処理が格納されているアドレス情報を入力し、このアドレス情報をプログラムメモリアドレスバッファ３４０に格納する。この格納は、アドレスバッファセレクタ３１０の上述の動作により実現可能である。この時、完了フラグ部１６０も初期状態の”０”にリセットされる。
【００６４】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われる。同様に、プログラムカウンタで指示されるアドレス情報とアドレスバッファセレクタ３５０で初期選択されているプログラムメモリアドレスバッファ３２０に格納されているアドレス情報との比較がアドレスコンパレータ２２０にて行われる。
【００６５】
この比較において、アドレスコンパレータ１２０がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部３６０は、出力ゲート１３０に対するイネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０へ転送する。しかしながら、アドレスコンパレータ２２０がアドレス情報の一致を検出していない場合は、コントロール部３６０から出力ゲート２３０をデータ転送可能とするハイレベルのイネーブル信号が供給されていない（つまり、出力ゲート２３０に供給されるイネーブル信号はローレベルのままである）。このため、データバッファ１４０に格納されたデータは入出力ポート２０には出力されない。なお、完了フラグ部１６０も、フラグが”０”のままである。つまり、アドレスコンパレータ２２０が一致を検出していない間は、アドレスコンパレータ１２０が一致を検出する度にデータバッファ１４０の内容は更新される。
【００６６】
次に、アドレスコンパレータ２２０がアドレス情報の一致を検出した場合には、アドレスコンパレータ２２０からハイレベルの一致信号が出力される。ハイレベルの一致信号は、コントロール部３６０に転送される。コントロール部３６０は１回目のアドレスコンパレータ２２０からのハイレベルの一致信号の受信を記憶する。この場合はコントロール部３６０は、出力ゲート２３０に対するイネーブル信号をローレベルのままである。このため出力ゲート２３０は、この時にデータバッファ１４０に格納されているデータを入出力ポート２０へ出力しない。また、アドレスコンパレータ２２０の一致の検出に応答して、アドレスバッファセレクタ３５０は、アドレスコンパレータ２２０に転送するアドレス情報をプログラムメモリアドレスバッファ３３０に格納されているアドレス情報に切り換える。
【００６７】
なお、アドレスコンパレータ２２０が再び一致検出を開始し、プログラムメモリアドレスバッファ３２０、３３０、３４０に格納された全てのアドレス情報に対して一致の検出がされるまでは、アドレスコンパレータ１２０が一致を検出する度にデータバッファ１４０の内容は更新される。
【００６８】
このようなアドレスコンパレータ２２０の一致検出は、一致の検出がされる毎に、対象のプログラムメモリアドレスバッファを切り換えて、プログラムメモリアドレスバッファ３２０、３３０、３４０の順に行われる。
【００６９】
次に、アドレスコンパレータ２２０が既に、プログラムメモリアドレスバッファ３２０及び３３０に対して一致の検出をしており、その後に、アドレスコンパレータ２２０がプログラムメモリアドレスバッファ３４０に格納されたアドレス情報に対して一致を検出した場合には、アドレスコンパレータ２２０からハイレベルの一致信号が出力される。ハイレベルの一致信号はコントロール部３６０に入力される。この時のアドレスコンパレータ２２０からのハイレベルの一致信号は３回目となるので、コントロール部３６０は、出力ゲート２３０に対するイネーブル信号をハイレベルにする。このイネーブル信号のハイレベルに応答して、出力ゲート２３０は、この時にデータバッファ１４０に格納されているデータを入出力ポート２０へ出力する。この時、コントロール部３６０は、アドレスコンパレータ１２０の一致信号がハイレベルになり、アドレスコンパレータ２２０の一致信号が３回ハイレベルになったことに応答して、完了フラグ部１６０に対してフラグとして”１”をセットする。
【００７０】
このように、本発明の第３の実施の形態のおけるデータモニタ回路３００では、いくつかの所定の処理が実行された後に、特定の処理の実行時までに、監視すべきメモリの特定のアドレス情報に書き込み／読み出しされたデータを出力することができるので、より限定した条件（処理に追従した条件）での監視を可能としている。よって、不良解析がより確実に、より短時間に行えることができる。
【００７１】
また、第２の実施の形態と比べてにても、大幅な構成の追加はなく、制御を複雑にすることはないので、チップサイズが大型化することもない。
【００７２】
次に、第４の実施の形態におけるデータモニタ回路について図面を用いて以下に説明する。図４は本発明の第４の実施の形態におけるデータモニタ回路４００の回路図である。なお、図４において、図２と同様な構成については、同様な符号を付けている。
【００７３】
図４において、特徴的なのは、図２のデータモニタ回路２００に比べて、データメモリアドレスバッファ４１０、アドレスコンパレータ４２０、出力ゲート４６０、データバッファ４７０、出力ゲート４８０、データバッファ有効フラグ部４４０が追加され、この追加に伴い変更されたコントロール部４５０を有することである。
【００７４】
データメモリアドレスバッファ４１０は、データメモリアドレスバッファ１１０と同様な機能を有し、入出力ポート７０から入力される、データ格納のための、監視すべきアドレス情報を格納するものである。
【００７５】
アドレスコンパレータ４２０は、アドレスコンパレータ１２０と同様な機能を有し、データメモリアドレスバッファ４１０に格納されたアドレス情報とバスに転送されるアドレス情報とを比較して、一致を検出するものである。
【００７６】
コントロール部４５０は、アドレスコンパレータ１２０、４２０の一致の検出（一致を検出した際に各アドレスコンパレータからそれぞれハイレベルの一致信号を出力）に応答して、それぞれに対応したハイレベルのイネーブル信号を出力するものである。なお、アドレスコンパレータ１２０、４２０が不一致を検出（ローレベルの一致信号を出力）している時は、コントロール部４５０はそれぞれローレベルのイネーブル信号を出力している。
【００７７】
また、コントロール部４５０は、アドレスコンパレータ１２０、４２０の一致検出状態（アドレスコンパレータ１２０のみが一致を検出しているか、アドレスコンパレータ４２０のみが一致を検出しているか、２つのアドレスコンパレータがともに一致を検出しているか、２つのアドレスコンパレータがともに不一致を検出しているか）を指示する情報をデータバッファ有効フラグ部４４０に転送する。この情報は、少なくとも２ビット分の情報があればよい。なお、この情報の転送はアドレスコンパレータ２２０が一致を検出した場合に、コントロール部４５０からデータバッファフラグ部４４０に転送されるものである。データバッファフラグ部４４０の内容は、テスト信号Ｔにて初期化（例えば、”００”）され、マイクロコンピュータの外部端子、例えば、入出力ポートから出力されるものとする。
【００７８】
出力ゲート４６０は、出力ゲート１３０と同様な機能を有し、アドレスコンパレータ４２０における一致の検出の応答してコントロール部４５０から出力されるハイレベルのイネーブル信号に応答して、バスに転送されているデータをデータバッファ４７０へ出力するものである。つまり、アドレスコンパレータ４２０が不一致を検出していることを指示するローレベルのイネーブル信号の時は、バスに転送されているデータをデータバッファ４７０へ出力しない。
【００７９】
データバッファ４７０は、データバッファ１４０と同様な機能を有し、出力ゲート４６０を介して転送されるデータを格納し、出力するものである。
【００８０】
出力ゲート４８０は、出力ゲート２３０と同様な機能を有し、アドレスコンパレータ２２０が一致を検出した際に出力するハイレベルの一致信号に応答して、コントロール部４５０から出力されるイネーブル信号を受けて、データバッファ４７０に格納されたデータを入出力ポート８０へ出力するものである。つまり、アドレスコンパレータ２２０が不一致を検出している場合に、コントロール部４５０が出力するローレベルのイネーブル信号を受信している時は、出力ゲート４８０はデータバッファ４７０に格納されたデータを出力しない。なお、出力ゲート４８０に入力されるイネーブル信号は、出力ゲート２３０に入力されるイネーブル信号と同様である。
【００８１】
つまり、第４の実施の形態におけるデータモニタ回路４００は、第１のアドレス格納手段を複数（図４中では、説明簡略のために２つとしている）の副格納部（データメモリアドレスバッファ１１０、４１０）から構成しているものであり、これに伴い、第１の比較手段（アドレスコンパレータ１２０、４２０）、第１のゲート手段（出力ゲート１３０、４６０）、第１のデータ格納手段（データバッファ１４０、４７０）、第２のゲート手段（出力ゲート２３０、４８０）をそれぞれ複数（対応する数）設けているものである。このため、データを格納するためのメモリの、監視すべきアドレス情報を複数設定することが可能である。
【００８２】
このように構成されたデータモニタ回路４００の動作についてを以下に説明する。
【００８３】
まず、マイクロコンピュータが通常の動作時には、テスト信号Ｔはローレベルであり、データメモリアドレスバッファ１１０、４１０は、監視すべきアドレス情報が格納されていない（あるいは、通常動作では指定しない無効なアドレス情報を格納しておく）。このため、第２の実施の形態と同様に、出力ゲート１３０からデータバッファ１４０へのデータの転送、出力ゲート４６０からデータバッファ４７０へのデータ転送ともに行われることがなく、出力ゲート２３０からデータバッファ１４０のデータが入出力ポート２０へ転送されること、及び出力ゲート４８０からデータバッファ４７０のデータが入出力ポート８０へ転送されることがない。よって、データモニタ回路４００による影響を受けることなく、入出力ポート１０、２０、５０、７０、８０は通常動作におけるデータの授受を行うことができる。なお、この時、完了フラグも”０”のまま、データバッファ有効フラグ部４４０の情報も”００”のままで変化しない。よって、完了フラグ部１６０のフラグの状態やデータバッファ有効フラグ部４４０の情報を指示する端子が入出力ポートであっても、その入出力ポートでの信号授受が優先されるので問題はない。
【００８４】
次に、不良解析のため、特定の処理の実行時における、データの格納のためのメモリにおける、いくつかの所定のアドレス値の状態を監視する場合についてを説明する。
【００８５】
まず、テスト信号Ｔをハイレベルとし、入出力ポート１０から、データ格納のためのメモリの、監視したいメモリセルのアドレス情報の１つを入力し、このアドレス情報をデータメモリアドレスバッファ１１０に格納する。同様に、入出力ポート７０から、監視したいメモリセルのアドレス情報の他の１つを入力し、このアドレス情報をデータメモリアドレスバッファ４１０に格納する。同様に、入出力ポート５０から、条件として、ある特定の処理の実行時であることとした場合、プログラム格納のためのメモリの、特定の処理が格納されているアドレス情報を入力し、このアドレス情報をデータプログラムメモリアドレスバッファ２１０に格納する。この時、完了フラグ部１６０も初期状態の”０”にリセットされ、データバッファ有効フラグ部４４０の情報も”００”にリセットされる。
【００８６】
この状態で、テスト信号Ｔをローレベルに戻し、通常動作と同様に、内蔵のプログラムを実行させて、マイクロコンピュータを動作させる。プログラムの進行の伴い、監視対象であるデータ格納のためのメモリにはデータの書き込み／読み出しが行われる。この際、データ格納のためのメモリに対して読み出し／書き込みの際にアドレス情報がバスを介して転送されているので、この転送されているアドレス情報とデータメモリアドレスバッファ１１０に格納されているアドレス情報との比較がアドレスコンパレータ１２０にて行われ、転送されているアドレス情報とデータメモリアドレスバッファ４１０に格納されているアドレス情報との比較がアドレスコンパレータ４２０にて行われる。同様に、プログラムカウンタ６０で指示されるアドレス情報とプログラムメモリアドレスバッファ２１０に格納されているアドレス情報との比較がアドレスコンパレータ２２０にて行われる。
【００８７】
この比較において、アドレスコンパレータ１２０（あるいはアドレスコンパレータ４２０）がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部４５０は、出力ゲート１３０（あるいは４６０）に対するイネーブル信号をハイレベルにする。イネーブル信号のハイレベルに応答して、出力ゲート１３０（あるいは４６０）は、一致したアドレス情報に基づき、バスに転送される、データ格納のためのメモリに書き込まれた（あるいは読み出された）データをデータバッファ１４０（あるいは４７０）へ転送する。しかしながら、アドレスコンパレータ２２０がアドレス情報の一致を検出していない場合は、コントロール部４５０から出力ゲート２３０及び４８０をデータ転送可能とするハイレベルのイネーブル信号が供給されていない（つまり、出力ゲート２３０及び４８０に供給されるイネーブル信号はローレベルのままである）。このため、データバッファ１４０（あるいは４７０）に格納されたデータは入出力ポート２０（あるいは８０）には出力されない。なお、完了フラグ部１６０も、フラグが”０”のまま、データバッファ有効フラグ部も、”００”のままである。つまり、アドレスコンパレータ２２０が一致を検出していない間は、アドレスコンパレータ１２０（あるいは４２０）が一致を検出する度にデータバッファ１４０（あるいは４７０）の内容は更新される。
【００８８】
次に、アドレスコンパレータ２２０がアドレス情報の一致を検出した場合には、ハイレベルの一致信号が出力される。ハイレベルの一致信号に応答して、コントロール部４５０は、出力ゲート２３０及び４８０に対するイネーブル信号をハイレベルにする。このイネーブル信号のハイレベルに応答して、出力ゲート２３０及び４８０は、それぞれ、この時にデータバッファ１４０及び４７０に格納されているデータを入出力ポート２０及び８０へ出力する。この時、コントロール部４５０は、３つのアドレスコンパレータ１２０、４２０、２２０の一致信号がそれぞれハイレベルになったことに応答して、完了フラグ部１６０に対してフラグとして”１”をセットする。
【００８９】
なお、アドレスコンパレータ２２０が一致を検出した時に、アドレスコンパレータ１２０が既に一致を検出しており、アドレスコンパレータ４２０が一度も一致を検出していない場合に、データバッファ有効フラグ部４４０の情報は”０１”となる。また、アドレスコンパレータ２２０が一致を検出した時に、アドレスコンパレータ４２０がともに、既に一致を検出しており、アドレスコンパレータ１２０が一度も一致を検出していない場合に、データバッファ有効フラグ部４４０の情報は”１０”となる。また、アドレスコンパレータ２２０が一致を検出した時に、アドレスコンパレータ１２０、４２０が既に一致を検出している場合に、データバッファ有効フラグ部４４０の情報は”１１”となる。なお、このデータバッファ有効フラグ部４４０の機能を完了フラグ部１６０に持たせて兼用するようにしてもよい。
【００９０】
このように、本発明の第４の実施の形態のおけるデータモニタ回路４００では、所定の処理の実行時までに、監視すべきメモリの複数の特定のアドレス情報に書き込み／読み出しされたデータを出力することができるので、より高速な不良解析を可能としている。よって、不良解析がより確実に、より短時間に行えることができる。
【００９１】
また、第２の実施の形態と比べてにても、大幅な構成の追加はなく、制御を複雑にすることはないので、チップサイズが大型化することもない。
【００９２】
また、データバッファ有効フラグ部４４０により、入出力ポート２０、８０から出力されている情報がどのような状態のものかをただちに知ることができる。
【００９３】
以上、詳細に説明したが、本発明のデータモニタ回路は上記実施の形態の構成に限定されるものではない。例えば、データモニタアドレスバッファやプログラムメモリアドレスバッファは上記実施例の数に限られるものではない。また、各バッファへの入力や各バッファからの出力を入出力ポートを利用するものとしたが、他の端子でもよいことはいうまでもない。また、本発明のデータモニタ回路はマイクロコンピュータに内蔵されるものとして説明したが、本発明のデータモニタ回路と同様な動作が可能であるならば、外部装置としてもよい。また、監視対象となるデータ格納のためのメモリは少なくとも読み出しが行えるものであればよいことは言うまでもない。また、各実施の形態の特徴部分を組み合わせて適用すること（例えば、第３の実施の形態と第４の実施の形態のそれぞれの特徴を有するデータモニタ回路）も可能である。
【００９４】
【発明の効果】
本発明のデータモニタ回路を適用することにより、プログラムの実行中に、不良解決を確実に行うことを実現することができる。
【００９５】
また、本発明は、上記目的を簡単な構成で行うことができる。
【００９６】
また、本発明は、上記目的をより高速に行うことができる。
【００９７】
また、本発明は、上記目的を、複雑な条件に対しても確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すデータモニタ回路１００の回路ブロック図である。
【図２】本発明の第２の実施の形態を示すデータモニタ回路２００の回路ブロック図である。
【図３】本発明の第３の実施の形態を示すデータモニタ回路３００の回路ブロック図である。
【図４】本発明の第４の実施の形態を示すデータモニタ回路４００の回路ブロック図である。
【符号の説明】
１０、２０、５０、７０、８０ 入出力ポート
３０ バス
１００、２００、３００、４００ データモニタ回路
１１０、４１０ データメモリアドレスバッファ
１２０、２２０、４２０ アドレスコンパレータ
２１０、３２０、３３０、３４０ プログラムメモリアドレスバッファ
１４０、４７０ データバッファ
１３０、２３０、４６０、４８０ 出力ゲート
１５０、２５０、３６０、４５０ コントロール部
１６０ 完了フラグ部
４４０ データバッファ有効フラグ部
Claims (5)
- 所定のプログラムに従って、少なくともデータの読み出しがバスを介して行われる第１のメモリ手段に対して、該バスに転送されるデータを監視するデータモニタ回路において、
前記メモリ手段の、監視すべきアドレス情報を格納する第１のアドレス格納手段と、
第２のメモリ手段に格納された前記所定のプログラムに従って指示されるアドレス情報をバスを介して入力し、前記第１のアドレス格納手段に格納されたアドレス情報との一致を検出する第１の比較手段と、
バスに転送されているデータを格納する第１のデータ格納手段と、
第１の許可信号に応答して、バスに転送されているデータを前記第１のデータ格納手段に転送する第１のゲート手段と、
前記第２のメモリ手段の、監視すべきアドレス情報を格納する第２のアドレス格納手段と、
前記所定のプログラムに対するプログラムカウンタで指示するアドレス情報と前記第２のアドレス格納手段に格納されたアドレス情報との一致を検出する第２の比較手段と、
第２の許可信号に応答して、前記第１のデータ格納手段に格納されているデータを外部へ出力する第２のゲート手段と、
前記第１の比較手段の検出結果に従って前記第１の許可信号を出力し、前記第２の比較手段の検出結果に従って前記第２の許可信号を出力する制御手段と、
を有することを特徴とするデータモニタ回路。 - 請求項１記載のデータモニタ回路において、前記第２のアドレス格納手段は、前記第２のメモリ手段の、監視すべきアドレス情報を複数格納するｎ個（ただし、ｎは２以上の整数）の副格納部を有し、前記データモニタ回路は、第１の選択手段、及び第２の選択手段を有し、該第１の選択手段により、該監視すべきアドレス情報の優先順位の高い順に第１の副格納部から第ｎの副格納部に格納し、該第２の選択手段により、前記第２の比較手段に優先順位の高い順に監視すべきアドレス情報を、該副格納部から転送することを特徴とするデータモニタ回路。
- 請求項２記載のデータモニタ回路において、前記第２の選択手段は、前記第２の比較手段の検出結果に応じて、該第２の比較手段に転送する前記副格納部に格納されたアドレス情報を切り換えることを特徴とするデータモニタ回路。
- 請求項１記載のデータモニタ回路において、前記第１のアドレス格納手段は、前記メモリ手段の、監視すべきアドレス情報を複数格納するｎ個（ただし、２以上の整数）の副格納部を有し、前記第１の比較手段は、該ｎ個の副格納部に格納されたアドレス情報とバスに転送されるアドレス情報とをそれぞれ比較するｎ個の比較部を有し、前記第１の許可信号は、該ｎ個の比較部の検出結果に応じたｎ個の許可信号からなり、前記第１のデータ格納手段はｎ個の副格納部を有し、前記第１のゲート手段及び前記第２のゲート手段は該第１のデータ格納手段のｎ個の副格納部にそれぞれ対応したｎ個の副ゲート部を有し、該第１のゲート手段のｎ個の副ゲート部はそれぞれ該ｎ個の許可信号の１つに応答してバスに転送されているデータを該第１のデータ格納手段のｎ個の副格納部の対応する１つに転送し、該第２のゲート手段のｎ個の副ゲート部は前記第２の許可信号に応答して該第１のデータ格納手段に格納されているデータを外部に出力することを特徴とするデータモニタ回路。
- 請求項１〜４のいずれか１つに記載のデータモニタ回路において、前記制御手段は、前記第２の許可信号の出力とともに前記第２の比較手段の検出結果を指示する指示情報を出力し、該データモニタ回路は、該指示情報を格納し、出力する指示情報格納手段を有することを特徴とするデータモニタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02313198A JP4008086B2 (ja) | 1998-02-04 | 1998-02-04 | データモニタ回路 |
| US09/192,593 US6289470B1 (en) | 1998-02-04 | 1998-11-17 | Data monitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02313198A JP4008086B2 (ja) | 1998-02-04 | 1998-02-04 | データモニタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11219321A JPH11219321A (ja) | 1999-08-10 |
| JP4008086B2 true JP4008086B2 (ja) | 2007-11-14 |
Family
ID=12101986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02313198A Expired - Fee Related JP4008086B2 (ja) | 1998-02-04 | 1998-02-04 | データモニタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6289470B1 (ja) |
| JP (1) | JP4008086B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7047391B2 (en) | 1998-09-14 | 2006-05-16 | The Massachusetts Institute Of Technology | System and method for re-ordering memory references for access to memory |
| JP3604977B2 (ja) * | 1999-10-14 | 2004-12-22 | Ｎｅｃエレクトロニクス株式会社 | バスインタフェース回路作成装置及び記録媒体 |
| US7612652B2 (en) * | 2003-12-09 | 2009-11-03 | Intelleflex Corporation | Battery activation circuit |
| DE602005007318D1 (de) * | 2005-02-09 | 2008-07-17 | Agilent Technologies Inc | Datenanalyse in zwei Schritten |
| CN101989242B (zh) * | 2010-11-12 | 2013-06-12 | 深圳国微技术有限公司 | 一种提高soc系统安全的总线监视器及其实现方法 |
| WO2013184125A1 (en) * | 2012-06-08 | 2013-12-12 | Hewlett-Packard Development Company, L.P. | Checkpointing using fpga |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3579199A (en) * | 1969-02-03 | 1971-05-18 | Gen Motors Corp | Method and apparatus for fault testing a digital computer memory |
| US4326290A (en) * | 1979-10-16 | 1982-04-20 | Burroughs Corporation | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor |
| US4692897A (en) * | 1984-09-04 | 1987-09-08 | Gte Communication Systems Corporation | Arrangement for dynamic range checking or matching for digital values in a software system |
| US5263143A (en) * | 1988-07-11 | 1993-11-16 | Star Semiconductor Corporation | Real time probe device for internals of signal processor |
| JPH0721769B2 (ja) * | 1988-08-12 | 1995-03-08 | 日本電気株式会社 | マイクロプロセッサの冗長構成による機能監視方式 |
| JPH02105945A (ja) | 1988-10-14 | 1990-04-18 | Mitsubishi Electric Corp | トリガ出力付マイクロコンピユータ |
| JP2630271B2 (ja) * | 1994-09-14 | 1997-07-16 | 日本電気株式会社 | 情報処理装置 |
| JP3235523B2 (ja) * | 1997-08-06 | 2001-12-04 | 日本電気株式会社 | 半導体集積回路 |
| US6134676A (en) * | 1998-04-30 | 2000-10-17 | International Business Machines Corporation | Programmable hardware event monitoring method |
| US6141757A (en) * | 1998-06-22 | 2000-10-31 | Motorola, Inc. | Secure computer with bus monitoring system and methods |
-
1998
- 1998-02-04 JP JP02313198A patent/JP4008086B2/ja not_active Expired - Fee Related
- 1998-11-17 US US09/192,593 patent/US6289470B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11219321A (ja) | 1999-08-10 |
| US6289470B1 (en) | 2001-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6259639B1 (en) | Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory | |
| CA1221466A (en) | Memory subsystem | |
| KR100328357B1 (ko) | 개선된자동메모리테스터용용장성분석기 | |
| US5175831A (en) | System register initialization technique employing a non-volatile/read only memory | |
| JP4008086B2 (ja) | データモニタ回路 | |
| US20080288836A1 (en) | Semiconductor integrated circuit capable of testing with small scale circuit configuration | |
| US6625684B1 (en) | Application specific integrated circuit with dual-mode system for externally accessible data buses and visibility buses | |
| US6240532B1 (en) | Programmable hit and write policy for cache memory test | |
| US7107392B2 (en) | Content addressable memory (CAM) device employing a recirculating shift register for data storage | |
| US7484147B2 (en) | Semiconductor integrated circuit | |
| JP2002312252A (ja) | メモリ診断装置及び診断方法 | |
| US6931492B2 (en) | Method for using a portion of the system cache as a trace array | |
| US6229328B1 (en) | Integrated circuit with a test function implemented by circuitry which identifies the presence of a control signal | |
| US7028237B2 (en) | Internal bus testing device and method | |
| US6240377B1 (en) | Integrated circuit with embedded reprogrammable EEPROM and emulation method to facilitate debugging | |
| US8140921B2 (en) | System for elevator electronic safety device | |
| US6378078B1 (en) | Semiconductor integrated circuit supervising an illicit address operation | |
| US7191323B2 (en) | Information processing unit selecting one of reset vector addresses | |
| US5797032A (en) | Bus for connecting extension cards to a data processing system and test method | |
| US5687341A (en) | Device for speeding up the reading of a memory by a processor | |
| CN110851374B (zh) | 预比对系统及预比对方法 | |
| JPS6329859A (ja) | 記憶保護装置 | |
| US20040153947A1 (en) | Method for writing to a defect address memory, and test circuit having a defect address memory | |
| KR100535251B1 (ko) | 내부 데이터 확인이 가능한 반도체 메모리 장치 내부의병렬 비트 테스트 회로 및 이를 이용한 병렬 비트 테스트방법. | |
| KR0184154B1 (ko) | 원칩 마이크로 컴퓨터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050124 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060923 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060929 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070829 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120907 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |